KR100212403B1 - 수지패키지를 갖는 장치 및 그 제조방법 - Google Patents

수지패키지를 갖는 장치 및 그 제조방법 Download PDF

Info

Publication number
KR100212403B1
KR100212403B1 KR1019960052529A KR19960052529A KR100212403B1 KR 100212403 B1 KR100212403 B1 KR 100212403B1 KR 1019960052529 A KR1019960052529 A KR 1019960052529A KR 19960052529 A KR19960052529 A KR 19960052529A KR 100212403 B1 KR100212403 B1 KR 100212403B1
Authority
KR
South Korea
Prior art keywords
resin
chip
metal film
semiconductor device
package
Prior art date
Application number
KR1019960052529A
Other languages
English (en)
Other versions
KR970030728A (ko
Inventor
요시유키 요네다
가즈토 쓰지
세이이치 오리모
히데히루 사코다
류지 노모토
마사노리 오노데라
주니치 가사이
Original Assignee
아끼구사 나오유끼
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP07290135A external-priority patent/JP3129169B2/ja
Priority claimed from JP7322803A external-priority patent/JP3007833B2/ja
Priority claimed from JP25070796A external-priority patent/JP3181229B2/ja
Priority claimed from JP26760796A external-priority patent/JP3189703B2/ja
Application filed by 아끼구사 나오유끼, 후지쓰 가부시끼가이샤 filed Critical 아끼구사 나오유끼
Publication of KR970030728A publication Critical patent/KR970030728A/ko
Application granted granted Critical
Publication of KR100212403B1 publication Critical patent/KR100212403B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67138—Apparatus for wiring semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833—Details of electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H05K3/305—Affixing by adhesive
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45565—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/4554—Coating
    • H01L2224/45599—Material
    • H01L2224/4569—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/4848—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7865—Means for transporting the components to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85455—Nickel (Ni) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/85498—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/85598—Fillers
    • H01L2224/85599—Base material
    • H01L2224/856—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85663—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09045—Locally raised area or protrusion of insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10977—Encapsulated connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

장치는 칩(111), 및 칩을 밀봉하고 실장측면에 수지돌출부(117, 154, 318)가 배치된 수지패키지(112, 151, 314)를 포함한다. 금속막(113, 155, 315)은 수지돌출부에 각각 설치된다. 접속부(118, 101, 163, 245, 313, 341, 342)는 금속막과 칩의 전극패드를 전기적으로 접속한다.

Description

수지패키지를 갖는 장치 및 그 제조방법
제1(a)도는 종래의 SSOP형의 반도체장치의 단면도.
제1(b)도는 제1(a)도에 도시한 반도체장치의 저면도.
제1(c)도는 제1(a)도에 도시한 반도체장치의 평면도.
제2도는 종래의 BGA형의 반도체장치의 단면도.
제3도는 본 발명의 제1실시예에 의한 반도체장치의 단면도.
제4도는 제3도에 도시한 반도체장치의 제조방법의 단계의 측면도.
제5도는 본 발명의 제1실시예에 의한 반도체장치를 제조하는 데 사용된 리드프레임의 평면도.
제6도는 제3도에 도시한 반도체장치의 제조방법의 다른 단계의 단면도.
제7도는 제6도에 도시한 단계를 완료한 경우에 관찰된 수지패키지의 저면도.
제8도는 본 발명의 제2실시예에 의한 반도체장치의 단면도.
제9도는 제8도에 도시한 반도체장치에 사용된 수지돌출부의 확대사시도.
제10도는 제8도에 도시한 반도체장치에 사용된 수지돌출부의 다른 예의 확대사시도.
제11도는 본 발명의 제2실시예에 의한 반도체장치의 제조방법의 단계의 단면도.
제12도는 본 발명의 제2실시예에 의한 반도체장치의 제조방법의 다른 단계의 단면도.
제13도는 제12도에 도시한 단계를 완성한 후의 패키지의 저면도.
제14도는 본 발명의 제3실시예에 의한 반도체장치의 단면도.
제15도는 본 발명의 제3실시예에 의한 반도체장치에 사용된 수지돌출부의 확대사시도.
제16도는 본 발명의 제3실시예에 의한 반도체장치의 제조방법의 단계의 측면도.
제17도는 본 발명의 제3실시예에 의한 반도체장치에 사용된 리드프레임의 평면도.
제18도는 본 발명의 제2실시예에 의한 반도체장치의 제조방법의 다른 단계의 단면도.
제19도는 본 발명의 제4실시예에 의한 반도체장치의 제조방법의 공정의 단면도.
제20도는 제19도에 도시한 반도체장치의 제조방법의 공정의 측면도.
제21도는 본 발명의 제5실시예에 의한 반도체장치의 단면도.
제22도는 본 발명의 제6실시예에 의한 반도체장치의 단면도.
제23도는 본 발명의 제7실시예에 의한 반도체장치의 단면도.
제25도는 본 발명의 제8실시예에 의한 반도체장치를 제조하는 데 사용된 리드프레임의 평면도.
제26도는 제24도에 도시한 반도체장치를 제조하는 데 사용된 다른 리드프레임의 평면도.
제27도는 본 발명의 제8실시예에 의한 반도체장치의 제조방법의 단계의 단면도.
제28도는 본 발명의 제8실시예에 의한 반도체장치의 단면도.
제29도는 본 발명의 제9실시예에 의한 반도체장치의 단면도.
제30도는 본 발명의 제9실시예에 의한 반도체장치를 제조하는 데 사용된 리드프레임의 평면도.
제31도는 제30도에 도시한 반도체장치의 단면도.
제32도는 본 발명의 제10실시예에 의한 반도체장치의 단면도.
제33도는 본 발명의 제10실시예에 의한 반도체장치의 저면도.
제34도는 본 발명의 제10실시예로서, 그 내부가 수지패키지를 통하여 보여지는 반도체장치의 평면도.
제35도는 단일층의 구조를 갖는 금속막의 단면도.
제36도는 이층의 구조를 갖는 금속막의 단면도.
제37도는 삼층의 구조를 갖는 금속막의 단면도.
제38도는 사층의 구조를 갖는 금속막의 단면도.
제39도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 레지스트 형성 단계의 단면도.
제40도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 레지스트 패턴형성 단계의 단면도.
제41도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 에칭단계의 단면도.
제42(a)도는 리드프레임에 형성된 전원부를 설명하기 위한 평면도.
제42(b)도는 제42(a)도에 도시한 선 A-A의 단면도.
제43도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법에 사용될 수 있는 리드프레임 유니트의 평면도.
제44도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 금속막 형성 단계의 단면도.
제45도는 완성된 리드프레임의 단면도.
제46도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 칩실장 단계의 단면도.
제47도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 접속단계의 단면도.
제48도는 제47도에 도시한 접속단계의 변형예를 도시한 단면도.
제49도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 밀봉단계의 평면도.
제50도는 밀봉단계가 완료된 경우에 관찰된 리드프레임의 단면도.
제51(a)도는 밀봉단계가 완료된 경우에 관찰된 리드프레임의 평면도.
제51(b)도는 밀봉단계가 완료된 경우에 관찰된 리드프레임의 측면도.
제52(a)도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 테이프 배치 단계의 평면도.
제52(b)도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 테이프 배치 단계의 측면도.
제53도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 분리단계의 단면도.
제54(a)도는 밀봉단계가 완료된 경우에 관찰된 반도체장치의 측면도.
제55(a)도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 밀봉단계의 제1변형예의 평면도.
제55(b)도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 밀봉단계의 제2변형예의 평면도.
제55(c)도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 밀봉단계의 제3변형예의 평면도.
제56도는 제55(a)도에 도시한 리드프레임에 대한 테이프 배치단계를 완료한 경우에 관찰된 평면도.
제57(a)도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 밀봉단계의 제4변형예의 평면도.
제57(b)도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 밀봉단계의 제4변형예의 측면도.
제58도는 제57(a)도와 제57(b)도에 도시한 제4변형예가 완성된 경우에 관찰된 리드프레임의 단면도.
제59도는 본 발명의 제10실시예에 의한 반도체장치의 제조방법의 다른 분리단계의 단면도.
제60도는 본 발명의 제11실시예에 의한 반도체장치의 단면도.
제61도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 금속 베이스 형성단계의 단면도.
제62도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 레지스트 형성단계의 단면도.
제63도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 반에칭단계의 단면도.
제64도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 도금단계의 단면도.
제65도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 레지스트 제거단계의 단면도.
제66도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 감광성 수지 코팅단계의 단면도.
제67도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 관통공 형성단계의 단면도.
제68도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 관통 도금단계의 단면도.
제69도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 레지스트 형성단계의 단면도.
제70도는 본 발명의 제11실시예에 의한 반도체장치의 제조방법의 에칭 및 레지스트 제거단계의 단면도.
제71도는 본 발명의 제12실시예에 의한 반도체장치의 단면도.
제72도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 금속 베이스 형성단계의 단면도.
제73도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 레지스트 형성단계의 단면도.
제74도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 반에칭단계의 단면도.
제75도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 반에칭단계의 단면도.
제76도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 레지스트 제거단계의 단면도.
제77도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 감광성 수지 코팅단계의 단면도.
제78도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 창형성단계의 단면도.
제79도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 도금단계의 단면도.
제80도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 레지스트 형성단계의 단면도.
제81도는 본 발명의 제12실시예에 의한 반도체장치의 제조방법의 에칭 및 레지스트 제거단계의 단면도.
제82도는 본 발명의 제13실시예에 의한 반도체장치의 단면도.
제83도는 본 발명의 제14실시예에 의한 반도체장치의 단면도.
제84(a)도는 제83도에 도시한 반도체장치의 평면도.
제84(b)도는 제83도에 도시한 반도체장치의 측면도.
제84(c)도는 제83도에 도시한 반도체장치의 저면도.
제85도는 회로기판에 장치를 실장하는 본 발명의 제14실시예에 의한 반도체장치의 단면도.
제86도는 5층의 구조를 갖는 금속막의 단면도.
제87도는 6층의 구조를 갖는 금속막의 단면도.
제88도는 7층의 구조를 갖는 금속막의 단면도.
제89(a),89(b),89(c),89(d), 및 89(e)도는 각각 접속단계의 변형예를 도시한 단면도.
제90(a),90(b),90(c),90(d),90(e),90(f),90(g),90(h) 및 90(i)도는 각각 스터드 범프(stud bump)의 방법을 도시한 측면도.
제91도는 성형단계에 사용된 다이(die)의 단면도.
제92도는 제91도에 도시한 다이의 상부다이의 횡단면도.
제93도는 밀봉단계를 완성한 경우에 관찰된 리드프레임의 단면도.
제94도는 분리단계의 변형예를 도시한 측면도.
제95도는 분리단계의 다른 변형예를 도시한 단면도.
제96도는 런너(rinner) 프레임에 형성된 관통공의 확대사시도.
제98(a)도 및 98(b)도는 각각 런너 프레임에 형성된 관통공의 확대평면도.
제99(a),99(b) 및 99(c)도는 각각 분리단계의 또다른 변형예를 도시한 단면도도.
제100(a)도는 런너 프레임에 형성된 분리홈의 측면도.
제100(b)도는 제100(a)도에 도시한 분리홈의 평면도.
제101도는 런너 프레임에 형성된 분리홈의 확대사시도.
제102(a),102(b),102(c),102(d) 및 102(e)도는 각각 다른 분리단계를 도시한 단면도.
제103(a)도 및 103(b)도는 패키징 단계를 도시한 단면도.
제104도는 본 발명의 제16실시예에 의한 반도체장치의 단면도.
제105도는 본 발명의 제16실시예에 의한 반도체장치의 저면도.
제106도는 회로기판에 장치를 실장하는 반도체장치의 단면도.
제107도는 본 발명의 제17실시예에 의한 반도체장치의 단면도.
제108도는 제107도에 도시한 반도체장치의 저면도.
제109도는 제107도에 도시한 반도체장치로서, 그 내부가 그 패키지를 통하여 보여지는 평면도.
제110도는 본 발명의 제18실시예에 의한 반도체장치의 단면도.
제111도는 제110도에 도시한 반도체장치의 저면도.
제112도는 본 발명의 제18실시예에 의한 회로기판상에 배치된 반도체장치의 단면도.
제113도는 제112도에 도시한 것과 다른 배치의 단면도.
제114도는 반도체장치가 회로기판에 대해 경사져 있는 것으로서, 제112도와 제113도에 도시된 것과 다른 배치의 단면도.
제115도는 본 발명의 제18실시예에 의한 회로기판상에 실장된 반도체장치의 단면도.
제116도는 본 발명의 제19실시예에 의한 반도체장치의 단면도.
제117도는 제116도에 도시한 반도체장치로서, 그 내부가 그 수지패키지를 통하여 보여지는 평면도.
제118도는 단일층의 구조를 갖는 금속막의 단면도.
제119도는 이층의 구조를 갖는 금속막의 단면도.
제120도는 삼층의 구조를 갖는 금속막의 단면도.
제121도는 사층의 구조를 갖는 금속막의 단면도.
제122도는 본 발명의 제19실시예에 의한 반도체장치의 제조방법의 레지스트 코팅단계의 단면도.
제123도는 본 발명의 제19실시예에 의한 반도체장치의 제조방법의 레지스트 형성단계의 단면도.
제124도는 본 발명의 제19실시예에 의한 반도체장치의 제조방법의 금속막 형성단계의 단면도.
제125도는 완성된 리드프레임의 단면도.
제126도는 본 발명의 제19실시예에 의한 반도체장치의 제조방법의 칩실장단계의 단면도.
제127도는 본 발명의 제19실시예에 의한 반도체장치의 제조방법의 접속단계의 단면도.
제128도는 제127도에 도시한 접속단계의 변형예를 도시한 단면도.
제129도는 밀봉단계가 완성된 경우에 관찰된 리드프레임의 단면도.
제130도는 본 발명의 제19실시예에 의한 반도체장치의 제조방법의 분리단계의 단면도.
제131도는 제130도에 도시한 분리단계의 변형예의 단면도.
제132(a)도는 본 발명의 제20실시예에 의한 반도체장치의 단면도.
제132(b)도는 제132도에 도시한 반도체장치로서, 그 내부가 그 수지패키지를 통하여 보여지는 평면도.
제133도는 본 발명의 제21실시예에 의한 반도체장치의 단면도.
제134도는 본 발명의 제22실시예에 의한 반도체장치의 단면도.
제135도는 본 발명의 제23실시예에 의한 반도체장치의 단면도.
제136(a)도는 제135도에 도시한 장치에 사용된 바와 같은 범프를 이용하는 것으로서, 제133도에 도시한 반도체장치의 변형예의 단면도.
제136(b)도는 제136(a)도에 도시한 구조의 변형예의 단면도.
제137도는 제135도에 도시한 장치에 사용된 바와 같은 범프를 이용하는 것으로서, 제134도에 도시한 반도체장치의 변형예의 단면도.
제138도는 제137도에 도시한 구조의 변형예의 단면도.
제139(a)도는 제138도에 도시한 장치의 칩의 노광표면에 핀을 갖는 열방사부재를 부착하는 반도체장치의 단면도.
제140도는 제138도에 도시한 구조에 절연부재를 설치하는 반도체장치의 단면도.
제141(a),141(b) 및 141(c)도는 각각 이방성의 도전성 수지를 이용하는 반도체장치의 단면도.
본 발명은 일반적으로 반도체장치등의 수지패키지를 갖는 장치에 관한 것으로서, 특히 고밀도 실장에 관한 리드리스(leadless)표면 실장형태의 수지밀봉 반도체장치에 관한 것이다.
더우기, 본 발명은 이러한 반도체장치의 제조방법에 관한 것이다.
최근에, 전자장치의 소형화에 의해 수지밀봉형 패키지로 부터 연장되는 리드의 피치(pitch)의 감소가 요구되고 있다. 그러므로, 리드피치를 더 감소시킬 수가 있는 수지밀봉형 패키지의 새로운 구조와 이러한 구조의 제조방법을 제공하는 것이 요망된다.
제1(a),1(b),1(c)도는 종래의 수지밀봉형 패키지를 갖는 반도체장치의 도면이다. 장치는 수지 1, 칩 2, 외부리드 3, 금과 알루미늄(Au-Al)의 합금으로 된 본딩와이어(bonding wire) 4, 및 다이패드(die pad) 5를 포함한다. 제1(a),1(b),1(c)도에 도시한 패키지는 SSOP(Shrink Small Outline Package)라 불린다. 외부리드 3은 갈매기날개형상으로 구부려져 있고 회로기판상에 실장되어 있다.
제2도는 다른 형태의 반도체장치의 단면도이다. 제2도에 도시한 장치는 땜납볼(solder ball) 6 및 수지 1과 땜납볼 6에 의해 밀봉된 칩 2가 제공되는 실장베이스(mount base) 7을 포함한다. 제2도에 도시한 패키지는 BGA(Ball Grid Array)형이라 불리고, 땜납볼 6은 실장베이스 7상에 제동된 단자로서 작용한다.
제1(a),1(b),1(c)도에 도시한 SSOP형 패키지는 외부리드 3과 일체로 형성된 내부리드 8을 배열하는 데 큰 영역 9를 필요로 하고 외부리드 3을 배열하는 데 큰 영역을 필요로 하는 결점이 있다. 그러므로, SSOP형 패키지는 큰 실장영역을 필요로 한다.
제2도에 도시한 BGA형 패키지는 실장베이스 7을 필요로 하기 때문에 값이 비싸다.
본 발명의 일반적인 목적은 상기의 결정을 제거한 수지패키지장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 보다 특정의 목적은 보다 작은 실장영역을 요구하는 저렴한 수지패키지장치 및 그 제조방법을 제공하는 데 있다.
본 발명의 상기 목적은 칩(111), 칩을 밀봉하는 수지패키지(112, 151, 314), 수지패키지의 실장측면에 배치된 수지돌출부(117, 154, 318)을 갖는 수지패키지, 수지돌출부에 각각 제공된 금속막(113, 155, 315), 및 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(118, 101, 163, 245, 313, 341, 342)로 구성되는 장치에 의해 달성된다.
장치는 금속막의 각각이 금속재료로 된 단일층(113A)이도록 구성될 수도 있다.
장치는 금속막의 각각이 적층되는 다수의 금속층(113B-113D, 213E-213G)로 이루어지도록 구성될 수도 있다.
장치는 접속부가 각각 전극패드와 금속막에 접합되는 본딩와이어(118)로 이루어지도록 구성될 수도 있다.
장치는 접속부가 각각 본딩와이어(118), 및 금속막에 각각 설치된 본딩볼(101, 245)로 이루어지고 전극패드와 본딩볼에 본딩와이어가 접합되도록 구성될 수도 있다.
장치는 수지돌출부가 일체로 형성되게 수지패키지가 성형패키지이도록 구성될 수도 있다.
장치는 수지패키지가 칩을 설치한 제1수지부(153), 및 칩을 피복하는 제2수지부(152)를 포함하도록 구성될 수도 있다.
장치는 접속부가 각각 본딩와이어(118)과 제1수지부에 설치되어 수지돌출부에서 금속막으로 연장되는 접속전극(156)으로 이루어지고, 본딩와이어가 전극패드와 접속전극에 접합되도록 구성될 수도 있다.
장치는 수지돌출부(154)는 각각 접소전극이 금속막으로 연장되는 관통공(157)을 갖도록 구성될 수도 있다.
장치는 금속막(315)이 각각 수지패키지에 의해 밀봉되고 칩쪽으로 연장되는 리드부(3151)와 리드부에 접합되는 본딩와이어를 포함하는 접속부를 갖도록 구성될 수도 있다.
장치는 수지패키지에 의해 밀봉되는 열방사부재(34)로 더 이루어지고 열방사부재에 칩이 설치되게 구성될 수도 있다.
장치는 접속부재가 각각 칩(311)의 전극패드(312)와 금속막(315)사이에 설치된 범프(342)로 이루어지도록 구성될 수도 있다.
장치는 금속막(315)이 각각 수지패키지에 의해 밀봉되고 칩쪽으로 연장되는 리드부(3151)를 갖고, 접속부가 칩(311)의 전극패드(312)와 금속막의 리드부(3151)사이에 설치된 범프(342)를 포함하도록 구성될 수도 있다.
장치는 금속막(315)이 각각 수지패키지에 의해 밀봉되고 칩쪽으로 연장되며, 요부(343)를 갖는 리드부(3151)를 갖고, 접속부는 요부(343)내에 배치되고 칩(311)의 전극패드(312)와 금속막의 리드부(3151)사이에 설치되는 범프(342)를 포함하도록 구성될 수도 있다.
장치는 전극패드가 설치되는 표면의 반대쪽의 칩(311)의 이면이 그 실장측면과 반대측의 수지패키지의 표면에서 노출되도록 구성될 수도 있다.
장치는 칩의 이면에 부착된 열방사부재(345)로 더 이루어지도록 구성될 수도 있다.
장치는 전극패드가 설치되는 칩의 표면에 설치된 절연부재로 더 이루어지도록 구성될 수도 있다.
장치는 접속부가 소정의 압력하에 함께 접합되는 전기적 도전성 수지함유 도전성 입자(348)로 이루어지도록 구성될 수도 있다.
또한, 본 발명의 상기 목적은 칩(111), 칩을 밀봉하고 제1수지부(153)과 제2수지부(152)를 갖는 수지패키지(151)로 구성되되, 칩이 제1수지부(153)상에 설치되고 제2수지부에 의해 피복되며; 또한 본딩와이어(118)와 접속전극(172)을 갖는 접속부(118, 172)로 구성된, 접속전극은 제1수지부(153)상에 설치되고 그로부터 돌출하여 있고; 또한 접속부의 접속전극에 각각 설치된 금속막(155)으로 구성되는 장치에 의해서도 달성된다.
또한, 본 발명의 상기 목적은 칩(111), 칩을 밀봉하고 제1수지부(183)과 제2수지부(182)를 갖되, 제1수지부(183)상에 칩이 설치되어 제2수지부에 의해 피복되고 제1수지부가 관통공(184)을 갖도록 된 수지패키지(181); 제1수지부(182)상에 설치되어 각각 관통공을 덮는 전극부(185); 및 칩의 전극패드와 전극부(185)를 접속하는 접속부(118)로 구성되는 장치에 의해서도 달성된다.
장치는 제1수지부가 수지테이프(183)로 이루어지도록 구성될 수도 있다.
장치는 접속부가 각각 전극패드의 전극부(185)에 접합되는 본딩와이어로 이루어지도록 구성될 수도 있다.
또한, 본 발명의 상기 목적은 칩(211); 칩을 밀봉하고, 수지패키지의 실장측면에 배치되어 실장측면에서 하방으로 연장되고 수지패키지의 적어도 일측면에서 횡으로 연장되는 수지돌출부(217, 217B)를 갖는 수지패키지(212); 수지돌출부에 각각 설치된 금속막(2130); 및 칩의 전극패드와 금속막을 전기적으로 접속하는 접속부(218)로 구성되는 장치에 의해서도 달성된다.
장치는 금속막의 각각이 금속재료로 된 단일층(113A)이도록 구성될 수도 있다.
장치는 금속막의 각각이 적층되는 다수의 금속층(113B-113D, 213E-213G)로 이루어지도록 구성될 수도 있다.
장치는 접속부가 각각 전극패드와 금속막에 접합되는 본딩와이어(118)로 이루어지도록 구성될 수도 있다.
장치는 접속부가 각각 본딩와이어(218), 및 금속막에 각각 설치된 본딩볼(101, 245)로 이루어지고 전극패드와 본딩볼에 본딩와이어가 접합되도록 구성될 수도 있다.
장치는 수지돌출부가 일체로 형성되게 수지패키지가 성형패키지이도록 구성될 수도 있다.
장치는 수지돌출부(217)가 수지패키지의 다수의 측면에서 횡으로 연장되도록 구성될 수도 있다.
장치는 수지패키지(212)에 설치된 지지부재(253)로 더 이루어지고 지지부재(253)가 회로기판상에 수직으로 실장된 장치를 지지하도록 구성될 수도 있다.
또한, 본 발명의 상기 목적은 칩(211); 칩을 밀봉하고 수지패키지의 실장측면에 배치되어 실장면에서 하방으로 연장되고 수지패키지의 측면과 거의 같은 높이인 수지돌출부(291A, 291B)를 갖는 수지패키지(212); 수지돌출부에 각각 설치된 금속막(290A, 290B); 및 칩의 전극패드와 금속막을 전기적으로 접속하는 접속부(218)로 구성되는 장치에 의해서도 달성된다.
장치는 수지돌출부가 제1돌출부(291A)와 제1돌출부보다 횡으로 더 길어 칩아래로 연장되는 제2돌출부(291B)로 이루어지고, 금속막이 제1돌출부상에 설치된 제1금속막(290A)와 제2돌출부상에 설치된 제2금속막(290B)로 이루어지도록 구성될 수도 있다.
장치는 수지패키지의 실장측면에 제공되는 스페이서(spacer)(293)로 더 이루어져, 수지패키지의 측면이 회로기판에 접하도록 장치가 회로기판상에 지지될 때 스페이서가 다른 장치와 접촉하여 있도록 구성될 수도 있다.
장치는 스페이서가 열방사부재이도록 구성될 수도 있다.
또한, 본 발명의 상기 목적은 수지패키지에 의해 밀봉된 칩을 각각 갖는 장치의 제조방법으로서, (a) 각각 금속막(113)을 갖는 요부(122)를 갖는 베이스(121)를 갖는 리드프레임(120)을 형성하고, (b) 리드프레임상에 칩(111)을 실장하고, (c) 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(118, 101, 163, 245)를 설치하고, (d) 수지를 성형하여 성형된 수지패키지가 각각 리드프레임에 의해 지지된 금속막과 칩을 피복하고, (e) 요부의 대응부분인 수지돌출부에 설치된 금속막과 함께 리드프레임에서 성형된 수지패키지를 분리하는 단계로 구성되는 상기의 제조방법에 의해서도 달성된다.
방법은 단계(e)가 리드프레임을 에칭하여서 리드프레임을 용해하는 단계로 이루어지도록 할 수도 있다.
방법은 단계(e)가 리드프레임을 성형된 수지패키지와 기계적으로 분리하는 단계로 이루어지도록 할 수도 있다.
방법은 단계(e)가 실행되기 전에 성형된 수지패키지에 테이프부재를 제공하는 단계로 더 이루어지도록 할 수도 있다.
방법은 단계(c)가 금속막에 본딩볼을 제공하는 제1단계와 본딩볼과 칩의 전극패드에 본딩와이어를 접합하는 제2단계로 이루어지고, 본딩볼과 본딩와이어가 접속부에 상당하도록 할 수도 있다.
방법은 단계(d)가 성형된 수지패키지가 함께 접합되게 수지를 성형할 수도 있다.
방법은 단계(d)가 성형된 수지패키지가 서로 분리되게 수지를 성형할 수도 있다.
본 발명의 상기 목적은 칩(311); 칩을 밀봉하고 수지패키지의 실장측면을 갖는 수지패키지(314); 수지패키지에 각각 설치되어 실장측면과 동일 높이에 있고 그로부터 노출되는 금속막(315); 및 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(313, 101, 342)로 구성되는 장치에 의해 달성된다.
장치는 접속부가 각각 본딩와이어(313)와 금속막에 각각 설치된 본딩볼(101)로 이루어지고 본딩와이어가 전극패드와 본딩볼에 접합되도록 할 수도 있다.
장치는 금속막의 각각이 금속재료로 된 단일층(315A)이도록 할 수도 있다.
장치는 금속막의 각각이 적층되는 다수의 금속층(315B-315D)로 이루어지도록 할 수도 있다.
장치는 접속부가 각각 금속막(315)과 칩(311)의 전극패드(312)사이에 설치된 범프(342)로 이루어지도록 할 수도 있다.
본 발명의 상기 목적은 수지패키지에 의해 밀봉된 칩을 각각 갖는 장치의 제조방법으로서, (a) 금속막(315)이 형성되는 베이스(321)를 갖는 리드프레임(320)을 형성하고, (b) 리드프레임상에 칩을 실장하고, (c) 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(313, 101)를 설치하고, (d) 성형된 수지패키지가 리드프레임에 의해 지지된 금속막과 칩을 덮도록 수지를 성형하고, (e) 칩이 성형된 수지패키지의 실장측면에서 노출되도록 금속막과 함께 리드프레임에서 성형된 수지패키지를 분리하는 단계로 구성되는 상기의 제조방법에 의해서 달성된다.
방법은 단계(e)가 리드프레임을 에칭하여서 리드프레임을 용해하는 단계로 이루어지도록 할 수도 있다.
방법은 단계(e)가 리드프레임을 성형된 수지패키지와 기계적으로 분리하는 단계로 이루어지도록 할 수도 있다.
본 발명의 기타 목적, 특징 및 이점은 첨부한 도면에 의거한 이하의 상세한 설명으로 부터 명백시된다.
제3도는 본 발명의 제1실시예에 의한 반도체장치를 도시한 것이다. 제3도에 도시한 장치는 칩 11, 전극패드 12, 본딩와이어 13, 수지패키지 14, 와이어노출부 15, 및 땜납볼 16을 포함한다.
칩 11은 반도체칩, 표면음향파(SAW)칩, 다중칩 모듈등일 수도 있다. 명세서에 있어서, 칩(후술하는 칩을 포함함)은 반도체칩이고, 상기 칩을 포함하는 수지패키지 장치는 반도체장치이다. 그러나, SAW칩이 패키지된 경우에는, 이러한 수지패키지장치 SAW장치등이라 불린다.
본딩와이어 13의 단부를 와이어 접합제에 의해 칩 11상에 설치된 전극패드 12에 접합하고 본딩와이어 13의 타단부를 수지패키지 14의 저면에 형성된 와이어노출부 15에서 노출한다. 와이어노출부 15의 직경은 본딩와이어 13의 것보다 크다. 본딩와이어 13의 노출된 단부는 수지패키지의 저면과 동일한 높이에 있다. 땜납볼 16은 와이어 13의 단부가 수지패키지 14에서 노출되는 와이어노출부 15에서 본딩와이어 13에 접합된다.
상기 구조는 SSOP에 대해 필요로 하는 내부리드와 외부리드를 요구하지 않으므로, 내부리드가 배열되는 리드연장영역외에 외부리드에 의해 점유되는 영역도 형성할 필요가 없다. 더우기, 제3도에 도시한 구조는 BGA형태에서 땜납볼을 제공할 필요가 있는 실장베이스가 필요하지 않는다. 그러므로, 본 발명의 제1실시예에 의한 반도체장치는 보다 작은 실장영역을 필요로 하고 저렴하다.
이제, 제3도에 도시한 반도체장치의 제조방법에 대하여 설명한다.
제4도에 도시한 바와 같이, 칩 11을 다이부착제 18에 의해 리드프레임 17상에 실장한다. 리드프레임 17은 구리합금등의 합금으로 형성되고, 0.1-0.2㎜ 두께이다. 다음에, 본딩와이어 13을 칩 11상의 전극패드 12와 리드프레임 17의 소저의 부분에 접합한다. 상기 소정의 부분은 Au, Ag, Pd등으로 도금된다.
다음에, 제5도에 도시한 바와 같이, 칩 11을 실장하는 리드프레임 17을 다이(도시하지 않음)내에 수납하고 나서, 수지 성형에 의해 밀봉한다. 이 단계에서, 성형된 수지는 와이어노출부 15를 둘러싸는 금형라인 19에 의해 표시된 영역까지 제공된다.
그 후에, 제6도에 도시한 바와 같이, 수지패키지 14를 리드프레임 17과 분리한다. 분리단계는 수지패키지 14의 선형팽창계수와 리드프레임 17사이의 차이에 근거한 공정, 또는 수지패키지 14와 리드프레임 17이 덜밀접한 접착으로 접합되는 다른 공정을 이용하여 실행될 수가 있다. 예를들어, 리드프레임 17의 표면을 도금하거나 평탄하게 한다. 상기 공정에 의해, 분리공정을 용이하게 할수가 있다.
제7도는 분리공정의 실행후의 패키지의 저면도이다. 와이어노출부 15는 칩 11을 둘러싸도록 배치되어 있다. 와이어의 단부가 접합공정시에 못대가리형상으로 압착되어 와이어노출부 15의 각각의 영역은 본딩와이어 13의 각각의 단면의 영역보다 크다.
제7도에 도시한 상태에서, 접합을 행할 수도 있다. 또는 제3도에 도시한 바와 같이 와이어노출부 15에 땜납볼 16을 제공할 수가 있다. 땜납볼 16은 미리 땜납의 볼(약φ0.5-φ0.8)을 형성하여, 용제가 도포되어 있는 와이어노출부 15내에 볼을 넣고, 리플로우(reflow) 열처리를 행함으로써 형성될 수 있으므로, 구형의 땜납볼 16을 형성할 수가 있다.
이제, 제8도-제13도를 참조하여 본 발명의 제2실시예에 의한 반도체장치 및 그 제조방법에 대하여 설명한다. 이들 도면에서, 이전에 설명한 도면들에 도시된 것과 같은 구성부분에 대하여는 동일한 참조숫자를 부여하였다.
제8도는 본 발명의 제2실시예에 의한 반도체장치를 도시한 것으로서, 예를들어 0.05-1.00㎜ 만큼 패키지의 저면(실장측)에서 돌출한 수지돌출부 21을 갖는다. 본딩와이어 13은 수지돌출부 21의 저면에서 노출되어 있다. 와이어돌출부 15의 각각의 영역은 본딩와이어 13의 각각의 단면의 영역보다 크다.
수지돌출부 21은 제9도에 도시한 직사각형의 평행육면체형, 제10도에 도시한 원통형, 또는 임의의 형상을 가질수도 있다.
땜납볼 16은 와이어노출부 15에 접합되어 있다. 수지돌출부 21에 의하여 땜납볼 16은 패키지의 저변과 동일 높이에 있지 않다. 이 구조는 패키지의 굴곡 또는 변형에 의해 영향받지 않는다. 더우기 상기 구조는 몇개의 땜납볼을 접속하는 땜납의 브리지(bridge)의 발생 가능성을 감소 시킨다.
본 발명의 제2실시예에 의한 반도체장치는 다음과 같이 제조될 수가 있다.
제11도에 도시한 바와 같이, 다이아부착제 18에 의해 리드프레임 17상에 칩 11을 실장한다. 다음에, 리드프레임 17상에 형성된 요부 22와 칩 11상에 설치된 전극패드를 본딩와이어 13에 의해 함께 접합한다. 와이어본딩을 가능하게 하기 위하여 리드프레임 17상에 형성된 요부 22의 저면을 도금한다.
다음에, 본 발명의 제1실시예와 같은 방식으로, 칩 11은 실장하는 리드프레임 17을 다이(도시하지 않음) 내에 수납하고 나서, 수지로 성형에 의해 밀봉한다. 이 공정에서, 본 발명의 제12실시예의 경우에서처럼, 수지는 와이어노출부 15를 둘러싸는 영역까지 성형된다.
그후에, 제12도에 도시한 바와 같이, 본 발명의 제1실시예와 같은 방식으로 리드프레임 17에서 수지패키지 14를 분리한다.
제13도는 분리 공정의 실행후의 패키지의 저면도이다. 칩 11을 둘러싸도록 수지돌출부 15내의 와이어 노출부 15를 배치한다. 와이어노출부 15의 각각의 영역은 본딩와이어 13의 각각의 단면의 영역보다 크다.
제13도에 도시한 상태에서, 회로기판상에 제공된 랜드(land)에 땜납 페이스트(paste)를 도포하고 나서 회로기판상에 패키지를 실장할 수도 있다.
또는, 제8도에 도시한 땜납볼 16을 와이어노출부 15에 제공할 수도 있다.
땜납볼 16을 와이어노출부 15에 제공할 수도 있다. 본 발명의 제1실시예에서 사용된 것과 마찬가지로 땜납볼 16을 형성할 수가 있다.
이제, 제14-18도를 참조하여 본 발명의 제3실시예에 의한 반도체장치 및 그 제조방법에 대하여 설명한다.
이들 도면에서, 이전에 설명한 도면들에 도시된 것과 같은 구성부분에 대해서는 동일한 참조 숫자를 부여 하였다.
제14도는 본 발명의 제3실시예에 의한 반도체장치를 도시한 것으로서 수지패키지 14내에 형성된 요부 23과 땜납 매립부 24를 갖는다.
땜납볼 16은 땜납 매립부 24에 의하여 본딩와이어 13에 접속되어 있다.
제15도는 땜납볼 16을 설치하고 땜납 매립부 24를 형성하기전에 관찰한 패키지를 도시한 것이다. 요부 23의 저부는 패키지의 저면보다 낮은 0.05-0.20㎜이다. 본딩와이어 13의 단부는 요부 23의 저부에서 노출되어 있다. 와이어 노출부의 각각의 영역은 본딩와이어 13의 각각의 단면의 영역보다 크다. 요부 23은 직사각형의 평행 육면체형, 원통형, 또는 임의의 형상을 가질수도 있다.
땜납 매립부 24는 땜납볼 16과 와이어 노출부 15사이에 형성되어 있다. 땜납볼 16과 와이어 노출부 15사이에 형성되어 있다. 땜납 매립부 24에 의하여, 본 발명의 제1 및 제2실시예의 것과 비교하여, 땜납볼 16과 와이어 노출부 15를 접합하는 강도를 향상시킬 수가 있다. 이는 본딩와이어 13의 큰 단부 13c이 땜납 매립부 24에 접합되고, 땜납볼 16이 땜납 매립부 24의 전체 노출 표면에 접합될 수 있기 때문이다.
이하에 제14도에 도시한 반도체장치의 제조방법을 설명한다.
제16도에 도시한 바와 같이, 다이부착제 18에 의해 리드프레임 17상에 칩 11을 실장한다. 다음에, 리드프레임 17상에 형성된 돌출부 25외 칩 11상에 설치된 전극패드를 본딩와이어 13에 의해 함께 접합한다. 와이어본딩을 가능하에 하기위하여 리드프레임 17상에 형성된 돌출부 25를 도금한다.
돌출부 25를 규정하기 위하여 돌출부 25를 제외하고 제17도에 도시된 사선으로 표시한 바와 같이 리드프레임 17에 대하여 반 에칭단계를 행한다. 또는 스탬핑(stamping)공정을 사용하여 돌출부 25를 형성할 수가 있다.
스탬핑공정에서, 말단 형성영역에 펀치를 제공하고 리드프레임 17은 가소성으로 변형된다.
다음에, 본 발명의 제1실시예와 마찬가지로, 칩 11을 실장하는 리드프레임 17을 다이(도시하지 않음)내에 수납하고 나서, 수지 성형에 의해 밀봉한다. 이 공정에서는, 성형된 수지는 본 발명의 제1실시예의 경우에서 처럼 와이어 노출부 15를 둘러싸는 영역까지 연장되어 있다.
그 후에, 제18도에 도시한 바와 같이, 본 발명의 제1실시예와 마찬가지로 리드프레임 17에서 수지패키지를 분리한다.
제13도는 분리 공정의 실행후의 패키지내의 저면도이다.
제13도는 본 발명의 제2실시예에 관한 상기한 설명에서 사용된 것이다. 제2 및 제3실시예에서 사용된 패키지의 저면도에서는 요부와 돌출부를 식별할 수가 없다. 칩 11을 둘러싸여 위하여 요부 23내에 노출된 와이어 노출부 15를 배치한다. 와이어 노출부 15의 각각의 영역은 본 발명의 제1실시예의 경우에서처럼, 본딩와이어 각각의 단면의 영역보다 크다.
제14도에 도시한 와이어 노출부 15에 설치된 땜납볼 16은 회로기판상에 반도체장치를 실장하는데 필요시된다. 요부 23내에 땜납볼을 직접 넣고 리플로우 열처리후에 구형상으로 형성하여 땜납볼 16을 형성할 수가 있다.
이 단계에서, 땜납은 땜납 매립부 24내에 제공된다. 또는, 스크린 인쇄공정에 의해 땜납 페이스트를 땜납 매립부 24내에 매립할 수가 있고 그곳에 땜납볼을 제공하여 가열하여서 땜납볼을 구형상으로 형상화한다.
이제, 제19도-20도를 참조하여 본 발명의 제4실시예에 의한 반도체장치에 대하여 설명한다. 이들도면에서, 이전에 설명한 도면들에 도시한 것과 같은 구성부분에 대하여는 동일한 참조 숫자를 부여하였다.
본 발명의 제4실시예는, 본딩볼(범프) 26이 본딩와이어 13의 단부와 땜납볼 16사이에 제공되어 있다는 점에서 제1실시예와는 다르다. 와이어 노출부 15의 각각의 영역의 본딩와이어 13의 각각의 단면의 영역보다 크다.
그러므로, 본딩와이어 13과 땜납볼 16사이에 보다 신뢰할만한 접촉을 할수가 있다.
제19도에 도시한 장치는 다음과 같이 제조된다.
제20도를 참조하여, 리드프레임 17상에 칩 11을 실장하고나서, 와이어 접합체에 의해 칩 11상에 설치된 전극패드와 리드프레임 17상에 설치된 본딩볼 26에 본딩와이어 13을 접합한다. 리드프레임 17상에 칩 11을 실장한 후와 본딩와이어 13을 접합하기전에 리드프레임 17상의 소정의 위치에 본딩볼 26을 설치한다.
다음에, 본 발명의 제1실시예와 마찬가지로, 칩 11을 실장하는 리드프레임 17을 다이(도시하지 않음)내에 수납하고 나서, 수지 성형에 의해 밀봉한다. 그후에 본 발명의 제1실시예와 마찬가지로 리드프레임 17에서 수지패키지 14를 분리한다. 이 상태에서, 장치를 회로기판상에 실장할 수도 있다. 또는, 제19도에 도시한 바와 같이, 와이어 노출부 15에 땜납볼 16을 설치할 수도 있다. 땜납볼 16은 본 발명의 제1실시예와 마찬가지로 형성될 수가 있다.
이제, 제21도를 참조하여 본 발명의 제5실시예에 의한 반도체장치에 대하여 설명한다. 제21도에 도시한 반도체장치는 제8도에 도시한 본 발명의 제2실시예와 제19도에 도시한 제4실시예와의 조합에 해당한다.
제21도에, 이전에 설명한 도면들에 도시된 것과 구성 부분들에 대하여는 동일한 참조 숫자를 부여하였다.
본 발명의 제5실시예는, 본딩볼 26이 수지돌출부 21의 저면에서 노출되고 땜납볼 16이 노출된 본딩볼 26에 연결되어 있도록 한 특징을 갖는다. 이 구조는 패키지의 굴곡에 의해 영향받지 않는다. 더우기, 상기 구조는 몇개의 땜납볼을 연결하는 땜납의 브리지의 발생 가능성을 감소시킨다. 더우기, 본딩볼 26은 본딩와이어 13의 단부보다 크므로, 회로기판상에 장치를 실장할때 보다 신뢰할만한 접촉을 이룰 수 있다.
이제, 제22도와 제23도를 참조하여, 본 발명의 제6실시예에 의한 반도체장치에 대하여 설명한다. 이들 도면에서 이전에 설명한 도면들에 도시된 것과 같은 구성 부분에 대하여는 동일한 참조 숫자를 부여하였다.
본 발명의 제6실시예는 실작용의 단자로서 작용하는 제22도에 도시한 바와 같은 본딩볼 27이 상기한 땜납볼 16대신에 설치되도록 한 특징을 갖는다. 각 본딩볼 27은 수지패키지 14의 저면에서 돌출한 돌출부를 갖는다.
돌출부의 길이는 예를들면, 10마이크론이다. 그러므로, 본딩볼 27은 땜납볼 16과 같이 어떠한 땜납볼도 필요하지 않는다. 즉, 본딩볼 27을 회로기판에 직접 실장할 수도 있다.
제22도에 도시한 반도체장치는 다음과 같이 제조된다.
제23도를 참조하여, 본 발명의 제1-제4실시예의 경우에서 처럼, 칩 11을 다이부착제 18에 의해 리드프레임 17상에 실장한다. 다음에, 칩 11상에 설치된 전극패드와 리드프레임 17상에 형성된 요부 28에 본딩와이어 13을 접합한다. 요부 28의 직경은 본딩볼 27의 직경보다 작다. 요부 28에 대하여 본딩볼 27을 압착할 때, 본딩볼 27을 요부 28내에 부분적으로 삽입 하므로 본딩볼 27과 요부 28과의 관계는 제23도에 도시된 바와 같다. 와이어본딩을 가능하게 하기 위하여 리드프레임 17에 형성된 요부 28의 저면을 도금한다.
다음에, 본 발명의 제1실시예와 마찬가지로, 칩 11을 실장하는 리드프레임 17을 다이(도시하지 않음)내에 수납하고 나서, 수지 성형에 의해 밀종한다. 그후에, 본 발명의 제1실시예와 마찬가지로 리드프레임 17에서 수지패키지 14를 분리한다.
이제, 제24도를 참조하여, 제24도에 도시한 장치가 본딩볼 29를 이용한다는 것 이외에 제3실시예의 구조와 거의 같은 구조를 갖는 본 발명의 제7실시예에 의한 반도체장치에 대하여 설명한다.
제24도에 도시한 바와 같이, 땜납볼 16은 땜납 매립부 24를 통하여 본딩와이어 13에 연결되어 있다. 더우기, 땜납 매립부 24와 본딩와이어 13에는 본딩볼 29가 설치되어 있다. 본딩볼 29는 본딩와이어 13의 단부보다 크기가 크므로, 접촉할 수 있는 신뢰성이 증대될 수가 있다. 더우기, 땜납 매립부 24에 의하여, 그에 땜납볼 16을 접합하는 강도를 향상시킬 수가 있다.
이제, 제25도-제28도를 참조하여, 본 발명의 제8실시예에 의한 반도체장치 및 그 제조방법에 대하여 설명한다. 상기한 본 발명의 제1-제7실시예에 있어서는, 칩 11은 수지패키지 14의 저면에서 노출된다. 본 발명의 제8실시예에서는 칩 11은 제26도-28도에 도시한 바와 같이, 다이 스테이지 32상에 실장되어, 수지패키지 14의 저면에서 노출되었다.
제28도에 도시한 반도체장치는 다음과 같이 제조될 수가 있다.
칩을 다이부착제에 의해 리드프레임 31의 다이 스테이지 32상에 실장한다. 다음에, 리드프레임 30상에 리드프레임 31을 적층하여 스포트 용접에 의해 고정한다. 다음에 칩 11상의 전극패드와 리드프레임 30상의 소정의 위치에 본디 와이어 13을 접합한다.
와이어본딩을 가능하게 하기 위하여 리드프레임 30의 소정의 위치 또는 리드프레임 30 전체를 도금한다.
제25도에 도시한 바와 같이, 리드프레임30과 31을 다이(도시하지 않음)내에 수납하고 나서 수지 성형에 의해 밀봉한다. 이 공정에서, 성형된 수지는 와이어 노출부 15를 둘러 싸는 영역까지 연장된다.
그 후에, 수지패키지 14에서 리드프레임 30만을 기계적으로 분리한다.
그 다음에, 본 발명의 제1실시예의 경우에서처럼, 땜납볼 16을 설치한다.
이제 제29-31도를 참조하여, 본 발명의 제9실시예에 의한 반도체장치 및 그 제조방법에 대하여 설명한다. 이들도면에서, 이전에 설명한 도면들에 도시된 것과 동일한 구성부분에 대하여는 동일한 참조 숫자를 부여하였다.
제29도에 도시한 바와 같이, 칩 11상의 전극패드 12에 주로 pb-Sn을 함유하는 땜납 와이어 34를 접합하여 제1 볼 35를 형성한다. 땜납 와이어 34는 리드프레임 33을 관통하고 칩 11이 실장되는 그 표면과 반대측의 리드프레임의 표면에 제2 볼 36을 형성한다.
회로기판상에의 제29도의 반도체장치의 실장은 회로기판상의 푸트 프린트(foot print)에 제2 볼 36을 납땜함으로써 완성된다. 땜납 와이어 34의 단부가 회로기판에 전기적인 접속을 위해 제2 볼 36을 형성하므로 와이어본딩 공정과 회로기판에 전기적인 접속용의 단자를 형성하는 공정을 동시에 실행한다.
제29도에 도시한 반도체장치는 다음과 같이 제조될 수가 있다.
제30도에 도시한 바와 같이, 리드프레임 33의 중앙부분을 반에칭하여 각 다이스테이지의 주변부가 남아있도록 반에칭 공정을 행한다. 그러므로 반에칭 된 영역 37이 형성된다.
리드프레임 33은, 제30도외 제31도에 도시한 바와 같이, 관통공 38을 갖는다. 다음에, 칩 11을 다이부착제에 의해 리드프레임 33의 다이 스테이지상에 실장한다.
다음에, 먼저 땜납 와이어 34를 칩 11상에 전극패드 12에 접합하고 나서, 리드프레임 33상의 소정의 위치에 접합한다. 두번째 본딩 공정에서는, 스파크(spark)에 의해 형성된 땜납볼을 캐피러리(capillary: 도시하지 않음)의 단부에 의하여 관통공 38에 대해 밀어내므로, 땜납볼이 관통공 38에서 표면에 형성된다.
그후에, 칩 11을 실장하는 리드프레임 33을 다이내에 수납하고 나서, 수지성형에 의해 밀봉한다. 이 공정에서는, 성형된 수지는 제2 볼 36을 둘러싸는 영역까지 연장된다. 그 다음에, 리드프레임 33에서 수지패키지 14를 분리한다.
이제 본 발명의 제10실시예에 의한 반도체장치 110의 단면도이고, 제33도는 그 저면도이며, 제34도는 후술하는 수지패키지 112를 통하여 보여지는 반도체장치 110의 평면도이다.
반도체장치 110은 주로 칩 111, 수지패키지 112 및 금속막 113으로 구성된다. 다수의 전극패드 114는 칩 111의 상면에 설치되어 칩 고정수지 115상에 실장된다. 칩 111은 반도체 칩, SAW칩, 다중칩 모듈일수도 있다.
후술하는 바와 같이, 에폭시수지등을 성형하여 수지패키지 112를 형성한다. 수지패키지 112를 형성하기 위하여 포팅(potting)을 사용할 수가 있다.
수지패키지 112와 일체로 형성되는 수지돌출부 117은 수지패키지 112의 저면(실장측면)의 소정의 위치에 배치된다.
수지돌출부 117은 예를들면 0.8㎜인 간격으로 배열된다.
수지돌출부 117을 각각 피복하도록 금속막 113을 형성한다. 금속막 113과 전극패드 114에 사이에 본딩와이어 118이 설치되므로 금속막 113과 칩 11이 함께 전기적으로 접속된다.
금속막 113에 본딩와이어 118의 접합성을 향상시키기 위하여 상술한 본딩볼 26과 같은 본딩볼 101을 설치한다. 금속막 113의 직경에 대하여는 이후에 설명한다.
이렇게 형성된 반도체장치 110은 SSOP에 사용되는 어떠한 내부 및 외부리드를 필요하지 않으므로, 내부 리드를 안내하는 영역과 외부 리드가 연장되는 공간을 형성할 필요가 없다. 그러므로, 소형화된 반도체장치를 제공할 수가 있다. 더우기, 반도체장치 110은 BGA형태에서 사용되는 어떠한 땜납볼도 필요로 하지 않고 저렴하다. 또한, 수지돌출부 117과 금속막 113은 마치 BGA형의 장치의 땜납 범프로서 작용하는 것처럼 서로 협력하므로, 고 실장밀도를 얻을 수가 있다. 더우기 반도체장치 110은 수지패키지 112이 굴곡 또는 변형에 의해 영향받지 않는다.
이제, 제35-38도를 참조하여, 금속막 113에 대하여 설명한다. 이들 도면은 금속막 113의 하나를 확대한 도면이다.
상술한 바와 같이, 금속막 113은 수지돌출부 117을 피복하고 본딩와이어 118에 의해 칩 111에 전기적으로 접속되어 있다. 금속막 113은 외무 접속용의 단지로서 작용하고 땜납에 의해 회로기판상에 형성된 전극부분에 접속되어 있다.
금속막 113은 단일의 금속층 또는 다수의 적층된 금속층으로 형성될 수가 있다. 제35도는 단일의 금속층으로 형성되는 금속막 113A를 도시한 것이고, 제36도-38도는 각각 다수의 금속층으로 형성되는 금속막 113B, 113C 및 113D를 도시한 것이다.
금속막 113(113A-113D)의 재료는 이하의 점을 고려하여 선택되어야 한다.
금속막 113의 내부부분은 본딩와이어 118에 접합되어야 하고, 그 외부 부분은 회로기판상의 전극에 땜납되어야 한다. 그러므로 금속막 113의 내부부분(최내층)이 양호한 땜납볼을 갖는 것이 요구된다. 상기한 요구조건(이하 막요건이라 함)은 이하의 재료에 의해 충족될 수가 있다.
제35도에 도시한 금속막 113A의 재료가 양호한 접합성과 땜납성 모두를 갖는것이 요구된다. 이러한 재료로는 예를들면, 은(Ag) 또는 팔라듐(Pd)을 들 수 있다.
제36도에 도시한 금속막 113B는 외부층 113B-1과 내부층 113B-2로 구성된다. 예를들어, 막 요건을 충족시킬 수 있도록 외부층 113B-1-은 팔라듐(Pd)으로 형성되고, 내부층 113B-2는 금(Au)로 형성될 수가 있다.
제37도에 도시한 금속막 113C는 외부층 113C-1, 중간층 113C-2-및 내부층 113C-3으로 구성된다. 예를들어, 막요건을 충족시킬 수 있도록 외부층 113C-1-은 금(Au)로 형성되고, 중간층 113C-2는 니켈(NI)로 형성되고, 내부층 113C-2는 금(Au)로 형성될 수가 있다.
또는, 이하의 조합을 이용할 수도 있다.
상기의 조합은 막 요건을 충족시키고 중간층 113C-2로 인하여 외부층 113C-1과 내부층 113C-3를 접합하는 능력을 향상시킨다.
제38도에 도시한 금속막 113D는 외부층 113C-1, 제1중간층 113D-2, 제2중간층 113D-3 및 내부층 113D-4로 구성된다.
이들층은 이하의 재료로 형성될 수가 있다.
상기의 조합은 막 요건을 충족하고 중간층 113D-2와 113D-3으로 인해 외부층 113D-1과 내부층 113D-4를 접합하는 능력을 향상시킨다.
이제, 본 발명의 제10실시예에 의한 반도체장치 110의 제조방법에 대하여 설명한다. 예를들어, 외부층 113C-1, 중간층 113C-2 및 내부층 113C-3으로 구성된 3층 구조의 금속막 113C가 구비된 반도체장치의 110에 대하여 이하에 설명한다.
반도체장치 110은 제45도에 도시한 리드프레임 120을 사용하여 제조된다. 리드프레임 120은 다수의 요부 122를 갖는 전기 도전성 금속부재 121을 갖는다. 금속막 113C는 각각 요부 122내에 형성된다. 요부 122는 수지돌출부 117이 돌출되어야 하는 위치에 대응하도록 위치된다.
수지돌출부 117을 결합하도록 금속막 113C를 형성한다.
후술하는 바와 같이, 다수의 반도체장치의 110을 제조하도록 리드프레임 120을 구성한다. 그러므로, 금속부재 121은 제42(a)도에 도시한 바와 같이 다수의 요부 122와 다수의 금속막 113C를 갖고, 제42(a)도에서 참조 숫자 123은, 리드프레임 120을 다루는 도구가 결합하는 도구 결합 구멍을 표시한 것이다.
반도체장치의 110의 제조방법을 설명하기 전에 먼저, 제39도-제45도를 참조하여 리드프레임 12의 제조방법에 대하여 설명한다.
제39도에 도시한 바와 같이, 구리등의 전기 도전성 재료로 된 판형의 금속부재 121을 준비한다. 금속부재 121의 상하면에 에칭 레지스트 막 124를 형성한다.(레지스트 도포단계) 에칭 레지스트막 124는 간광성 수지로 되고, 스피너(spinner)에 의해 소정의 두께로 제공된다. 또는, 에칭 레지스트막 124를 제공하기 전에 스탬핑등에 의해 도구 결합 구멍 123을 형성하는 금속부재를 사용하는 것이 가능하다.
그 다음에, 에치 레지스트 막 124상에 형성된 마스크(도시하지 않음)을 사용하여 노출단계를 행한다. 이어서, 요부 122와 도구 결합 구멍 123의 위치에 대응하는 에칭 레지스트 막 124의 부분을 제거하도록 형상 단계를 행한다. 그러므로 124의 부분을 제거하도록 현상 단계를 행한다. 그러므로, 제40도에 도시한 바와 같이 레지스트 패턴 124A가 형성된다.(레지스트 패턴 형성단계) 이 레지스트 패턴 형성 단계에서는, 전원부 125(제42(a)도 및 제42(b)도)를 형성해야 하는 에칭 레지스트 막 24의 부분을 제거한다. 이 전원부 125를 후술하는 금속막 형성 단계에서 도금한다. 상기 교대적인 금속부재를 사용하는 경우에는, 도구 결합구멍 123을 형성하는데 대해 그안에 창을 형성할 필요가 없다.
상기 레지스트 패턴 형성단계에 이어서, 레지스트 패턴 124a를 형성하는 금속부재 121을 에칭한다.(에칭단계) 에칭단계에서는, 전원부 125와 요부 122에 대응하는 금속부재 121의 부분을 그 상면에서 반에칭한다. 더우기, 도구 결합구멍 123에 대응하는 금속부재 121을 구리로 하는 경우에, 에칭단계에서 사용된 에칭제는 예를들면, 염화철이다.
그러므로, 제41도에 도시한 바와 같이, 금속부재 121의 소정의 위치에 요부 122와 도구 결합구멍 123을 형성한다. 제42(a)도 및 제42(b)도에 도시한 바와 같이, 금속부재 121에 전원부 125를 형성한다. 반에칭공정을 의해 규정된 요부 122의 깊이는 금속부재 121의 두께의 69%와 같게 된다.
전원부 125는 금속부재 121의 단부내에 그 종방향으로 위치된다. 전원부 125에서 금속부재 121이 노출된다. 그러므로 전원부 125를 도금함으로써, 금속부재 121을 소정의 전위로 설정할 수가 있다. 제42(b)도는 제42(a)도에 도시한 선A-A의 단면도이다.
제42(a)도에서, 파선으로 표시된 블럭은 각각 반도체장치 110이 형성되는 위치를 표시한다. 제42(a)도에 도시한 금속부재 121에서, 34개 반도체장치 110을 유도할 수가 있다. 다수의 반도체장치 110의 각각에 대해 다수의 요부 122를 형성한다.
단일 금속부재에서 더 많은 반도체장치 110을 형성하기 위하여, 제43도에 도시한 바와 같은 리드프레임 유니트를 사용한다. 리드프레임 유니트 128은 프레임 126 및, 금속부재 121의 각각의 2개의 반대측면에 그 종방향으로 설치된 접합부 127에 의해 프레임 126에 접합된 다수의 금속부재 121을 갖는다. 리드프레임 유니트 128내에 전원부 125를 형성하여 접합부 127에 의하여 금속부재 121 모두에 전기를 공급할 수가 있다.
리드프레임 유니트를 128의 사용에 의해 반도체장치 110의 제조방법의 효율성이 향상될 수가 있다. 더우기, 제42(a)도에 도시한 구조에 비하여, 간소화된 레지스트 패턴 형성단계와 간소화된 에칭단계를 이용할 수가 있다.
에칭 단계후에, 간략히 한 금속막 형성단계를 행하여 금속막 113C를 형성한다. 본 발명의 제10실시예에서는 금속막 113C를 형성한다. 본 발명의 제10실시예에서는, 금속막 113C를 도금하여 형성한다. 예를들면, 도금실내에 금속부재 121을 넣는 전해도금법을 이용할수가 있다. 이 단계에서는, 상술한 전원부 125를 동시에 도금한다.
금속막 113C의 외부층 113C-1, 중간층 113C-2, 및 내부층 113C-3으로 구성되므로, 이들 3개의 층의 각각에 대하여 도금단계를 행한다. 외부층 113C-1, 중간층 113C-2 및 내부층 113C-3이 각각 금(Au), 팔라듐(Pd), 및 금(Au)로 형성되면, 도금 단계는 금으로 내부층 113C-1의 도금을 개시한다.
다음에, 중간층 113C-2를 팔라듐(Pd)로 도금하고 나서, 외부층 113C-3을 금(Au)로 도금한다. 도금 시간을 조절하여 층 113C-1-113C-3의 각각의 두께를 규제할수가 있다. 제44도는 금속막 113C가 형성되는 금속부재 121을 도시한 것이다.
후술하는 바와 같이, 수지패키지 112와 함께 금속막 113C를 리드프레임 120과 분리할 필요가 있다. 그러므로, 금속막 113C는 금속부재 121에서 원활하게 분리될 수 있는 성질을 갖는 것이 요구된다. 상기점을 감안하여, 전기 도전성 페이스트와 같이 분리 공정을 용이하게 하는 재료는 금속막 113C가 요부 122내에 형성되기전에 요부 122에 제공된다. 그러므로, 금속막 113C는 상기 재료상에 형성된다.
금속막 113C는 증발공정과 스퍼터린공정과 같이 도금공정 이외의 박막형성공정에 의해 형성될 수가 있다.
요부 122이외에, 금속부재 121이 도구결합구멍 123에서 노출되므로, 금속막 113C와 같은 구조를 갖는 막이 금속막 도금 단계에서 도구 결합부 123의 각각에 형성된다. 그러나, 도구 결합부 123이 구체적으로 도구와 결합되어 그 위치에 사용되고 금속부재 121을 조정하기 때문에 문제는 없다.
다음에, 레지스트 제거단계를 행하여 레지스트 패턴 124a(에칭 레지스트막 124)를 제거한다. 그러므로 제45도에 도시한 리드프레임 120이 형성된다.
상술한 바와 같이, 리드프레임 120은 레지스트 도포단계, 레지스트 패턴형성단계, 에칭단계, 금속막형성단계 및 레지스트 제거단계를 포함하는 간단한 순서에 의해 형성될 수가 있다.
이제, 제46도-제59도를 참조하여, 상술한 공정으로 제조된 리드프레임 120을 사용한 반도체장치 110의 제조방법에 대하여 설명한다.
제46도에 도시한 바와 같이, 칩 고정수지 115는 칩 111을 놓아야 하는 리드프레임 120의 부분에 제공된다. 다음에 칩고정 115상에 칩 111을 실장한다.(칩실장 단계) 칩고정수지 115는 절연성을 갖고 접착제로서 작용한다. 그래서, 칩 111은 칩고정수지 115의 접착력에 의해 리드프레임 120에 고정한다.
칩 실장단계후에, 리드프레임 120을 와이어본딩장치에 로딩한다. 제47도에 도시한 바와 같이, 칩 111상에 설치된 전극패드 114와 금속막 113C(특히, 내부층 113C-3) 사이에 본딩와이어 118을 설치한다. 그러므로, 칩 111과 금속막 113C를 함께 전기적으로 접속한다. 와이어본딩 공정에서는, 먼저 본딩와이어 118의 단부를 전극패드 114에 접합하고(제1접합단계), 그 타단부 금속막 113C에 접합한다.
또는 제48도에 도시한 바와 같이, 먼저 와이어 118의 단부를 금속막 113C에 접합하고, 두번째로 그 타단부를 전극패드 114에 접합한다. 이는 본딩와이어 118의 높이를 감소시킬 수가 있다. 이것에 의해 반도체장치의 110의 두께가 감소된다.
더우기, 제32도에 도시한 바와 같이 상술한 본딩볼 101을 이용할 수가 있다. 이 경우에 본딩와이어 118을 본딩볼 101에 접합한다.
전극패드 114는 금속막 113C가 배치되는 간격보다 작은 간격으로 배치된다. 더우기, 제1접합을 행하는 영역은 제2접합을 행하는 영역보다 크다.
그러므로, 먼저 금속막 113C에 제1접합을 행하고, 두번째로 전극패드 114에 제2접합을 행함으로써 본딩와이어 118을 고밀도로 배치할 수가 있다.
접합단계 후에, 리드프레임 120상에 수지 129를 형성하여 칩 111을 밀봉하여서 수지패키지 112를 형성하도록 밀봉단계를 행한다. 이하의 설명에서는, 수지패키지 112는 성형에 의해 형성된다. 또는 도금 공정을 이용할 수가 있다.
제49도는 리드프레임 120을 다이에 적재하고 수지를 성형한 직후에 관찰한 상태를 개략적으로 도시한 것이다. 제49도에서, 참조 숫자 130은 컬(curl), 131은 런너(runner), 132는 게이트(gate)를 표시한 것이다. 제49도에 도시한 바와 같이, 다수의 수지패키지 112는 리드프레임 120상에 형성되어 있다. 밀봉단계 직후의 상태에서, 게이트 132에 배치된 수지 129의 부분에 의해 수지패키지 112를 접합한다. 이후에, 이러한 수지부분을 온 게이트(on-gate) 수지부분이라 한다.
제50도는 하나의 반도체장치 110에 대응하는 수지패키지 112의 하나의 확대단면도이다. 제50도에 도시한 바와 같이, 수지 129는 다이(상부다이)의 캐버티(cavity: 도시하지 않음)에 의해 소정의 형상으로 형성되며, 리드프레임 120은 하부다이로서 작용한다. 수지 129를 요부 122(특히 금속 113C에 의해 각각 규정된 요홈)내에 충전하여 요부 122의 대응부분인 상기한 수지돌출부 117을 형성한다. 이 상태에서, 수지패키지 112를 리드프레임 120에 채워 넣는다.
수지패키지 112를 형성한 후에, 온 게이트 수지, 런너 131에 남아있는 수지 및 컬 130을 제거한다. 그러므로 제51(a)도 및 제51(b)도에 도시한 바와 같이, 상술한 바와같이, 리드프레임 120에 수지패키지 112를 채워넣어서, 수지패키지 112를 서로 분리하는 경우에도 리드프레임 120에서 탈착하지 않는다.
밀봉단계에 이어서, 테이프 배열단계를 행한다. 이 단계에서는, 제52(a)도와 제52(b)도에 도시한 바와 같이, 수지패키지 112의 5상단에 테이프 부재 133을 배열한다. 테이프 부재 133은 접착제로 도포된 표면과, 후에 실행되는 분리단계에서 사용되는 에칭제에 의해 손상될 수 없는 베이스 테이프를 갖는다. 테이프 부재 133은 수지패키지 112를 함께 접합하여 리드프레임 120에서 수지패키지 112를 분리하는 경우에도 테이프 부재 133에 의해 수지패키지 112를 지지한다.
수지패키지 112를 형성하기 전에 테이프 부재 133을 적당한 시간으로 배열할 수가 있다. 예를들면, 밀봉단계 이전에 다이내에 테이프 부재 133을 배열할 수가 있다. 이 경우에 수지패키지 112를 형성할때, 수지패키지 112를 테이프 부재 133에 의해 함께 접합한다.
테이프 배열단계에 이어서, 수지패키지 112를 리드프레임 120에서 분리하도록 분리단계를 행한다. 제53도는 리드프레임 120을 에칭제에 넣고서 용해하는 분리단계를 도시한 것이다. 분리단계에서 사용된 에칭제는 리드프레임 120만을 용해할 수 있고 금속막 113C를 용해할 때, 수지패키지 112를 리드프레임 120에서 분리한다. 상기한 분리단계는 수지패키지 112를 리드프레임 120에서 확실히 용이하게 분리할 수가 있다.
제54(a)도 및 제54(b)도는 분리단계를 완료한 경우의 반도체장치 110을 도시한 것이다. 이때에, 반도체장치 110은 테이프 부재 133에 의해 지지된다.
그러므로 분리단계후에 칩 110을 조정하는 것이 용이하다. 테이프 부재 133을 감아 선적하는 경우에는, 칩 또는 전자부품이 경우에서 처럼 회로기판에 반도체장치 110을 자동적으로 실장하는 것이 가능하다.
상기한 제조방법은 종래의 제조방법에 필요한 리드절단 단계와 리드형상단계(갈매기 날개로의 형상)를 필요로 하지 않으므로 간단하다.
이제 상기한 반도체장치 110의 제조방법의 변형예에 대하여 설명한다.
제55(a)도는 밀봉단계의 제1변형예를 도시한 것이다. 상기 방법에 있어서, 수지패키지 112는 제49도를 참조하여 설명한 온 게이트 수지부에 의해 접합된다. 온 게이트 수지부를 제51(a)도와 제51(b)도에 도시한 바와 같이 제거하고 테이프 부재 133을 제52(a)도와 제52(b)도에 도시한 바와 같이 배열한다.
상술한 바와 같이, 분리된 수지패키지 112를 각각의 원래위치로 유지하기 위해 테이프 부재 133을 사용한다.
제1변형예에서는, 테이프 부재 133 대신에, 수지패키지 112를 함께 접합하는 수지 접합부재로서 런너 131에 남아있는 수지 129와 온 게이트 수지부를 사용한다. 이후에, 이러한 수지 접합부재는 런너 프레임 134이라 불린다. 그러므로 온 게이트 수지부와 런너 131에 남아있는 수지 129를 효율적으로 활용하는 것이 가능하다. 반도체장치 110을 선적할 때는 런너 프레임 134를 제거하여야 한다. 이 경우에, 선적전에 제56도에 도시한 바와 같이 테이프 부재 133을 제공하고, 런너프레임 134를 제거한다(수지접합부재 제거단계).
선적전에 테이프부재 133을 제공함으로써 분리단계와 반도체장치 110의 시험단계에서 테이프 부재 133이 선적하는 상태에서 반도체장치 110을 선적하는 경우에 유효하다.
제55(b)도는 제55(a)도에 도시한 밀봉단계의 변형예를 도시한 것으로서, 런너 프레임 134가 횡과 종으로 연장되어 있다.
제55(c)도는 제55(a)도에 도시한 밀봉단계의 다른 변형예를 도시한 것으로서, 수지프레임 112는 런너프레임 134에 의해 횡과 종으로 지지된다. 제거된다. 제거될 수지는 온 게이트 수지부와 런너프레임으로서 효율적으로 활용될 수가 있다.
제57(a), 57(b)도 및 제58도는 밀봉단계의 제4변형예를 도시한 것이다. 본 발명의 상기한 제10실시예에 있어서, 밀봉단계를 완료할 때 수지패키지 112를 서로 분리한다. 제4변형예에 있어서는, 밀봉단계를 완료할 때 수지패키지 112를 함께 접합한다.
제57(a)도 및 제57(b)도는 제4변형예에서의 밀봉단계를 완료할 때의 리드프레임 120을 도시한 것이다. 이들 도면에 도시한 바와 같이, 수지패키지 112를 판형의 초콜렛처럼 접합한다. 인접한 수지패키지 112의 경계에는 홈 135가 있다. 그러므로, 테이프부재 133이 없이 수지패키지 112의 원래 위치를 유지할 수가 있다. 수지패키지 112는 분리단계를 용이하게 하는 홈 135에서 서로 분리될 수가 있다.
제58도는 제57(a)도는 제57(b)도에 도시한 수지패키지 112를 형성하는데 사용되는 다이 136을 도시한 것이다. 제58도에 도시한 바와 같이, 다이 136을 도시한 것이다. 제58도에 도시한 바와 같이, 다이 136의 상부다이는 홈 135에 대우하는 다이 136의 하부다이 139는 리드프레임 120이 놓여지는 요부 140을 갖는다. 간단한 구조를 갖는 다이 136을 사용함으로써 제57도와 제57(b)도에 도시한 바와 같이 함께 접합한 수지패키지 112를 형성할 수가 있다.
제59도는 분리단계의 변형예를 도시한 것이다. 상기한 분리단계는 에칭을 이용한다. 대신에, 변형예는 리드프레임 20을 용해하기 수지패키지 112를 리드프레임 120에서 기계적으로 분리하는데 있다. 변형예는 어떠한 에칭제도 필요로 하지 않고 분리단계를 위해 짧은 시간이 필요하다.
한편, 기계적인 분리공정에 의해 금속막 113C가 수지돌출부 117에서 확실히 이동되는지를 고려하여야 한다. 상기의 가능성은 기계적인 분리공정을 용이하게 하는 부재를 요부 122내에 미리 제공함으로써 해결될 수가 있다.
이제 본 발명의 제11실시예에 의한 반도체장치에 대하여 설명한다.
제60도는 본 발명의 제11실시예에 의한 반도체장치 150을 도시한 것이다. 이 도면에서, 반도체장치 110에 대하여 이전에 설명한 도면들에 도시한 것과 같은 구성부분에 대하여는 동일한 참조숫자를 부여하였다.
반도체장치 150은 상부 수지층 152와 하부 수지층 153으로 구성된 2층 구조를 갖는 수지패키지 151을 갖는다는 특징을 갖는다. 다수의 수지돌출부 154는 하부 수지층 153의 소정의 위치에 형성된다. 예를들면 팔라듐(Pd)으로 된 단일층 구조를 각각 갖는 금속막 155는 각각 수지돌출부 154를 덮는다.
접속전극 156은 하부 지지층 153에 설치되고 하부 수지층 153에 형성된 관통공 157를 통하여 연장되는 하부 연장부 162를 갖는다. 하부 연장부 162의 단부는 대응하는 금속막 155에 전기적으로 접속된다. 접속전극 156은 각각 하부 수지층 153에 위치된 상부 접합부 163을 갖는다. 본딩와이어 118은 상부 접합부 163에 접합된다.
상부수지층 152와 하부 수지층 153은 동일한 물질 또는 다른 재료로 형성될 수가 있다. 예를들면, 칩 111을 실장하는 하부 수지층 153은 양호한 열저항성과 양호한 기계적 강도를 갖는 수지로 형성된다. 상부 수지층 152는 양호한 열방사선성질을 갖는 수지로 형성된다. 그러므로, 칩 111의 특성을 향상시킬 수가 있다.
3개의 수지층 이상으로 구성되는 수지패키지를 이용하는 것이 가능하다.
이제, 제61도-제70도를 참조하여, 본 발명의 제11실시예에 의한 반도체장치 150의 제조방법에 대하여 설명한다. 반도체장치 150의 제조방법은 반도체장치 110의 제조방법에서 사용되지 않은 접속전극 156과 금속막 155를 형성하는 단계를 갖는다. 반도체장치 150의 다른 부분의 제조단계는 반도체장치 110의 제조단계중 대응하는 단계와 같은 수가 있다. 그러므로 이하의 설명은 금속막 155와 접속전극 156의 단계에 주목한다.
제61도에 도시한 바와 같이, 구리(Cu)등으로 된 파형의 금속부재 121을 준비한다. 금속부재 121의 상하면에 감광수지로 된 에칭 레지스트 막을 형성한다.(레지스트 도포단계)
다음에, 에칭 레지스트 막에 설치된 마스크를 이용하여 노광공정을 행한다. 그후에, 요부의 대응하는 에칭 레지스트 막의 부분을 제거하기 위하여 현상공정을 행한다. 그러므로 제62도에 도시한 레지스트 패턴 124A를 얻을 수가 있다.(레지스트 패턴형성단계)
레지스트 패턴 형성단계후에, 레지스트패턴 124A를 형성하는 금속부재 121을 에칭한다(에칭단계). 에칭단계에 있어서, 금속부재 121은 그 상면에만 반 에칭된다. 그러므로 제62도에 도시한 부분 B의 확대도인 제63도에 도시한 바와 같이, 요부 158은 상부 레지스트 패턴 124a에 의해 규정된 요홈형성부에 형성된다.
에칭단계는 금속막 155이 도금하여 형성되는 금속막형성 단계에 이어진다.
금속부재 121을 도금 실내에 넣고 전해도금을 행한다. 본 발명의 실시예의 사용된 금속막 155의 각각은 팔라듐(Pd) 단일층 구조를 갖는다. 그러므로 일단 도금단계를 행함으로써 금속막 155를 형성할 수가 있다. 제64도는 요부 158내에서 금속막 155를 형성할 수가 있다. 제64도는 요부 158내에서 금속막 155이 도금된 상태의 금속부재 121을 도시한 것이다.
금속막 155는 증발공정과 같이, 도금공정이외의 박막형성공정에 의해 형성될 수가 있다.
금속막 155를 형성한 후에, 레지스트 패턴막 124a를 제거하는 레지스트 제거단계를 행한다. 그러므로, 제65도에 도시한 리드프레임 159가 형성된다.
다음에 이렇게 형성된 리드프레임 159를 사용하여 반도체장치 150을 제조한다.
먼저, 도금된 요부 155가 형성되는 표면에 하부 수지층 153을 형성한다.
제66도에 도시한 바와 같이, 요부 155내의 하부 수지층 153의 부분은 수지돌출부 154를 형성한다.
그후에 제67도에 도시한 바와 같이, 하부 수지층 153의 수지돌출부 154에 관통공 157을 형성한다. 그러므로 금속막 155가 관통공 157을 통하여 노출된다.
다음에, 제68도에 도시한 바와 같이, 하부 수지층 153의 표면 전체에 전기 도전성 금속막 160을 소정의 두께로 형성된다. 상술한 접속전극 156은 금속막 160에서 인출된다. 금속막 160은 비전해도금, 증발 또는 스퍼터링에 의해 형성된다. 금속막 160의 형성공정중에, 금속막 160은 관통공 157내에 충전되어, 제69도에 도시한 바와 같이 하부 연장부 162가 형성된다. 그러므로, 금속막 160과 금속막 155가 함께 전기적으로 접속된다.
이어서, 금속막 160상에 에칭 레지스트 막을 도포하고 노광 및 현상단계를 행한다. 다음에, 제69도에 도시한 바와 같이 접속전극 156이 형성되어야 하는 위치에 레지스트 패턴 161을 형성한다. 다음에, 금속막 160을 에칭하여 레지스트 패턴 161이 마스크로서 작용한다. 그러므로, 접속전극 156이 형성되어야 하는 부분을 제외하고 금속막 160이 제거된다.
제70도에 도시한 바와 같이, 금속막 155에 하부 연장부 162가 접속되고 와이어 118이 접합되는 상부 접합부 163이 하부 수지층 153에 대해 연장되는 구조를 갖는 접속전극 156가 형성된다.
접속전극 156을 형성하는 단계에 이어서 나머지의 제조단계는 제46도-제54(b)도를 참조하여 설명한 대응하는 단계와 같고 그 설명은 생략한다.
이제 본 발명의 제12실시예에 의한 반도체장치에 대하여 설명한다.
제71도는 본 발명의 제12실시예에 의한 반도체장치 170을 도시한 것이다. 제71도에서 반도체장치 150의 것과 동일한 구성부분에 대하여 동일한 참고숫자를 부여하였다.
반도체장치 170은 상부 수지층 152와 하부 수지층 153을 포함하는 2층구조의 수지패키지 151을 갖고, 접속전극 172에 일체로 형성된 금속돌출부 171을 갖는다. 금속돌출부 171은 수지돌출부 154대신에 사용된다. 예를들어 팔라듐(Pd)으로 된 단일층 금속막 155는 금속돌출부 171의 각각에 제공된다.
하부 수지층 153에는 접속전극 172가 제공된다. 금속돌출부 171은 하부수지층 153에 형성된 창(관통공)을 통하여 대응하는 금속막 155에 전기적으로 접속된다. 접속전극 172의 상부부분인 접합부 174에 본딩와이어 118을 접합하고 하부 수지층 153 상면에 연장된다.
반도체장치 170은 반도체장치150의 경우에서 처럼 2층구조의 수지패키지 151을 가지므로, 반도체장치 170의 특성을 향상시킬 수 있다. 더우기, 금속막 155가 금속돌출부 171에 직접 접속되어있기 때문에 금속돌출부 171과 금속막 155사이에 임피던스를 감소시킬 수가 있다. 수지패키지 151은 2층 구조에 한정되지 않고 3층 이상으로 이루어지는 구조를 가질수도 있다.
이제 제72도-제81도를 참조하여 반도체장치 170의 제조방법에 대하여 설명한다. 이 방법은 금속막 155와 접속전극 172를 형성하는 단계에서 특정의 특징을 갖고, 반도체장치의 150의 제조방법의 것과 거의 같은 그 밖의 단계를 갖는다. 그러므로, 이하의 설명은 특히 금속막 155와 접속전극 172를 형성하는 단계에 관한 것이다.
제72도에 도시한 바와같이, 구리(Cu)등으로 된 판형의 금속부재 121을 준비한다. 다음에, 금속부재 121의 2개의 반대면에 감광성 수지로 된 에칭 레지스트 막을 제공한다. 그 다음에, 에칭 레지스트 막을 노광ㆍ현상처리하여, 제73도에 도시한 바와 같이 요부 158이 형성되어야 하는 위치에 배치되는 창을 갖는 레지스트 124a를 형성할 수가 있다.
레지스트 패턴 124a가 형성하는 금속부재 121을 에칭한다.(에칭단계) 이 에칭단계에서 금속부재 121을 그 사면에서만 에칭한다. 그러므로, 제73도에 도시한 부분 C의 확대 단면도인 제74도에 도시한 바와같이 금속부재 121에 요부 158이 형성된다.
에칭단계의 완료후에, 금속막형성단계를 행하여 제75도에 도시한 바와 같이 금속 155를 도금하여 요부 158내에 형성한다. 도금공정 이외에 증발 또는 스퍼터링 공정을 이용할 수가 있다. 다음에, 레지스트 제거단계에 의해 레지스트 패턴 124a를 제거하여, 제76도에 도시한 리드프레임 159를 형성할 수가 있다.
다음에, 리드프레임 159에서 반도체장치 170을 끌어낸다. 제77도에 도시한 바와 같이, 요부 158이 형성되는 금속부재 121의 표면에 하부 수지층 153을 형성한다. 그후에, 제78도에 도시한 바와 같이, 요부 158에 대응하는 하부 수지층 153의 부분을 제거하여, 그 안에 창 또는 관통공 173을 형성한다. 창 173을 통하여 금속부재 121을 노출한다.
그 후에, 하부 수지층 153의 표면 전체에 전기 도전성 금속막 160을 소정의 두께로 형성한다. 금속막 160은 비전해도금, 증발 또는 스퍼터링에 의해 형성될 수가 있다. 금속막 160을 충전하여 금속돌출부 171을 제79도에 도시한 바와 같이 형성한다. 그러므로 금속막 160과 금속막 156가 함께 전기적으로 접속된다.
창 173과 영역은 관통공 157의 직경보다 크므로, 금속돌출부 171과 금속막 155사이에 큰 접촉 영역을 얻을수 가 있다. 그러므로, 금속돌출부 171과 금속막 155는 하부 임피던스로 함께 전기적으로 접촉될 수가 있다.
금속막 160의 형성후에, 에칭 레지스트 막을 퇴적하여 노광현상공정을 행한다. 그러므로 접속전극 172가 형성되어야 하는 위치에 배치된 레지스트 패턴 161을 형성한다. 다음에, 레지스트 패턴 161이 마스크로서 작용하도록 금속막 160을 에칭한다. 그러므로 마스크에 의해 덮어진 부분을 제외하고 금속막 160이 제거된다.
그러므로 제81도에 도시한 바와 같이, 접속전극 172를 형성하고 금속막 155에 금속돌출부 171이 접속되는 구조를 갖는 접속전극 172와 와이어 118이 접합되는 접합부 174는 하부 수지층 153에 대해 연장된다.
접속전극 172를 형성하는 단계에 이어지는 나머지의 제조단계는 제46도-제54(b)도를 참조하여 설명한 대응하는 단계와 동일하고, 그 설명을 생략한다.
이제, 제82도를 참조하여 본 발명의 제13실시예에 의한 반도체장치의 180에 대하여 설명한다. 제82도에서 동일한 참조 숫자를 부여하였다.
반도체장치 180은 상부 수지층 182와 하부 수지층 183으로 구성된 수지패키지 181을 갖고, 하부 수지층 183은 절연수지 테이프에 의해 형성된다. 창 184는 수지 테이프 183에의 소정의 위치에 형성되고, 수지 테이프 183의 하면(실장면)에 외부 전극막 185이 형성되어 전극막 185가 창 184를 덮는다. 창 184를 통하여 전극막 185에 본딩와이어 118이 접합된다.
반도체장치 180은 2층 구조에 의한 향상된 특성과 리드프레임 120 또는 159대신에 사용된 수지 테이프 183으로 인한 비용절감을 갖는다.
이제, 본 발명의 제14실시예에 의한 반도체장치에 대하여 설명한다. 제83도는 본 발명의 제14실시예에 의한 반도체장치 210의 단면도이다. 제84(a)도는 반도체장치 210의 단면도이고, 제84(b)도는 그 정면도, 제84(c)도는 그 저면도이다.
반도체장치 210은 칩 211, 수지패키지 212, 및 금속막 213을 포함하는 간단한 구조를 갖는다. 칩고정수지 215에 상에 실장되는 칩 211의 상면에는 다수의 전극패드 214가 형성되어 있다. 칩 211은 반도체 칩, SAW칩, 다중칩 모듈일 수도 있다.
수지패키지 212는 에폭시 수지를 성형(또는 포팅: potting)하여 형성되고 수지패키지 212의 다른 부분과 일체로 형성된 수지돌출부 217을 갖는다.
수지돌출부 217은 수지패키지 212의 저면(실장측면) 216에서 하방으로 돌출하고 또한 그 측면 212q에서 횡으로 돌출하여 있다.
수지돌출부 217은 예를들어 대략 0.8㎜인 간격으로 배열되어 있다.
금속막 213을 제공하여 각각의 수지돌출부 217을 덮는다. 금속막 213과 전극패드 214사이에 본딩와이어 218을 설치하여 함께 전기적으로 접속한다.
금속막 213은 제35-38도에 도시하는 바와 같이 구성될 수가 있다. 금속막 213은 후술하는 바와 같이 구성될 수도 있다.
이렇게 형성된 반도체장치 210은 SSOP에 사용되는 어떠한 내부 및 외부리드도 필요하지 않는다. 그러므로, 내부 리드를 인출하는 영역과 외부 리드가 연장되는 공간을 형성할 필요가 없다. 그러므로 소형화된 반도체장치를 제공할 수가 있다. 더우기, 반도체장치 210은 BGA형태에서 사용되는 어떠한 땜납볼도 필요하지 않아서 저렴하다. 더우기, 수지돌출부 217과 금속막 213은 마치 BGA형 장치의 땜납범프로서 작용되는 것처럼 서로 협력하므로 고실장밀도를 얻을 수가 있다. 더우기, 반도체장치 210은 수지패키지 212의 굴곡 또는 변형에 의해 영향받지 않는다.
반도체장치의 210은 제85도를 참조하여 설명하는 바와 같이 다른 이점이 있다. 제85도를 참조하여 반도체장치 210은 금속막 213의 위치에 대응하는 위치에 접속전극 251을 설치하는 회로기판 250상에 실장된다. 금속막 213을 접속전극 251에 땜납한다. 참조숫자 219는 땜납부분을 표시한 것이다.
땜납부분 219는 금속막 213을 따라 횡으로 연장되고 수지패키지 212에서 횡으로 돌출하여 있다. 그러므로, 땜납부분 219는 제85도에 표시한 바와 같이 시각적으로 검사된다. 이점은 반도체장치 210이 회로기판 250상에 적당히 실장되어 땜납되는지를 판단하는 시험을 용이하게 한다.
각각의 금속막 213은 상술한 막 요건을 충족시키는 제86도, 제87도 및 제88도에 도시한 다층구조의 하나를 가질수가 있다.
제86도는 외부층 213E-1, 제1중간층 213E-2, 제2중간층 213E-3, 제3중간층 213E-4, 및 내부층 213E-5로 구성되는 5층 구조를 갖는 금속막 213E를 도시한 것이다. 이들층은 이하의 조합으로 형성될 수가 있다.
제87도는 외부층 213F-1, 제1중간층 213F-2, 제2중간층 213F-3, 제3중간층 213F-4, 제4중간층 213F-5 및 내부층 213F-6으로 구성되는 6층 구조를 갖는 금속막 213F를 도시한 것이다.
이들층은 이하의 조합으로 형성될 수가 있다.
제88도는 외부층 213G-1, 제1중간층 213G-2, 제2중간층 213G-3, 제3중간층 213G-4, 제4중간층 213G-5, 제5중간층 213G-6, 및 내부층 213G-7으로 구성되는 7층 구조를 갖는 금속막 213G를 도시한 것이다. 이들층은 이하의 조합으로 형성될 수가 있다.
제86도, 제87도 및 제88도에서는 상술한 본딩볼 101이 도시되어 있다. 본딩볼 101을 사용할 수 있거나 제83도에 도시한 바와 같이 생략할 수가 있다.
반도체장치 210은 제39도-제59도를 참조하여 설명한 것과 마찬가지로 제조될 수가 있다.
본딩볼 101대신에 이하에 설명하는 바와 같이 스터드(stud)볼 또는 스터드 범프를 사용할 수도 있다.
제89(a)도는 제46도를 참조하여 설명한 칩실장단계가 완료된 경우에 관찰한 상태를 도시한 것이다. 상술한 바와 같이 제조된 리드프레임 220은 제37도에 도시한 3층 구조를 갖는 금속막 213C가 제공되는 요부 222를 포함한다. 전극패드 214를 갖는 칩 211은 칩 고정수지 215상에 실장된다.
제89(b)도는 금속막 213C의 내벽에 스터드 범프 245가 설치되는 상태를 도시한 것이다. 스터드 범프 245의 형성후에, 제89(c)도에 도시한 바와 같이, 목표(target)전극 패드 214의 바로위에 위치하도록 캐피러리 246을 이동한다. 이 상태에서, 본딩와이어 218을 전극패드 214에 접합한다.(제1접합) 다음에, 목표 스터드 범프 245의 바로위에 위치되도록 캐피러리 246을 이동한다. 이 이동에 의해 본딩와이어 218은 스터드 범프 245의 바로 위의 위치까지 연장된다.
다음에, 제89(d)도에 도시한 바와 같이, 스터드 범프 245에 의해 캐퍼러리 246을 압착하여, 스터드 범프 245에 본딩와이어 218을 접합한다.(제2접합)
상기의 공정을 반복적으로 행하여, 제89(e)도에 도시한 바와 같이 본딩와이어 218에 의해 전극패드214와 스터드 범프 245(금속막 213C)를 전기적으로 접속한다.
스터드 범프 245의 사용에 의해 본딩볼 101의 사용의 경우에서 처럼 접합의 신뢰성이 향상된다. 즉, 스터드 범프 245에 본딩와이어 218을 확실히 접합할 수가 있으므로, 본딩와이어 218과 금속막 213C사이에 전기 접속이 상당히 신뢰할 수가 있다.
스터드 범프 245는 제90(a)도-제90(i)도에 도시한 바와 같이 형성될 수가 있다. 이하의 설명에서는 본딩와이어 218로서 금와이어를 사용한다. 편의상 제90(a)도-제90(i)도는 금속막 213C과 그 근접부를 도시한 것이다.
먼저, 제90(a)도에 도시한 바와 같이, 캐피러리 245를 이동하여 금속막 213C위에 위치시킨다. 다음에, 와이어본딩 장치에 설치된 스파크 봉(도시하지 않음)을 사용하여 스파크를 발생시켜서, 볼(예를들어, 90㎛의 직경을 가짐)을 와이어 218의 단부에 형성한다.
다음에, 제90(b)도에 도시한 바와 같이, 캐피러리 245를 하강하여 볼 247을 압착한다. 이 상태에서, 볼 247을 금속막 213C에 예를들어 초음파 용접에 의해 접합한다. 캐피러리 245에 의해 볼 247을 압착하여 더 변형시켜서 볼 247은 직경 10-120㎛, 높이 30-40㎛을 갖는다.
상기의 접합단계에 이어서, 제90(c)도에 도시한 바와 같이, 캐피러리 246을 볼 247에서 약 300㎛만큼 상승시킨다. 다음에, 제90(d)도에서 도시한 바와 같이, 캐피러리 246을 약 40-50㎛만큼 횡으로 이동시킨다. 그러므로 볼 247의 중앙에서 횡으로 벗어난 편차위치에 캐피러리 246이 위치된다.
그후에, 제90(e)도에 도시한 바와 같이, 편차위치를 유지하면서 캐피러리 246을 하강시켜 볼 247을 압착한다. 다음에, 와이어 28을 체결하는 상태에서(와이어 218의 금성을 행하지 않음) 제90(e)도에 도시한 바와 같이 캐피러리 246을 상승시킨다. 그래서 와이어 218을 절단하여 스터드 범프 245를 형성한다.
상기와 같이 스터드 범프 245를 형성함에 있어서, 캐피러리 245는 볼 247을 압착하므로, 스터드 범프 245와 금속막 213C사이의 밀접한 접촉이 이루어질 수가 있다. 더우기, 볼 247은 보다 넓은 영역을 갖도록 제작되어 있다. 더우기, 볼 247은 보다 넓은 영역을 갖도록 제작되어 있다. 그러므로 제90(g)도-제90(i)도에 도시한 바와 같이, 볼 247의 넓은 영역은 접합 공정을 확실하게 행하게 할수가 있다. 와이어 218과 스터드 범프 245는 동일한 물질(금)을 갖고 우수한 접합성이 얻어질 수가 있다. 그러므로, 와이어 218과 스터드 범프 245사이의 접합의 신뢰성을 상당히 향상시킬 수가 있다.
제90(f)도를 참조하여 설명한 바와 같이, 볼 247을 압착한 후에 캐피러리 246가 상승됨에 따라 와이어 218이 캐피러리 246에 의해 절단된다. 이때에, 캐피러리 246은 편차위치에 있다. 그러므로 접합은 볼 247에서 상방으로 연장되는 돌출부 248(나머지의 와이어)의 존재에 의하여 영향받지 않는다.
와이어 218은 금에 한정되지 않고 절연 부재에 의해 도포된 금코어 와이어를 갖는 도포 금와이어로 형성할 수가 있다. 이러한 도포 와이어를 사용하면 와이어 218과 다른 부분과의 단락이 방지될 수가 있다. 그러므로 와이어 218을 고밀도로 배열하는 것이 요구되는 경우에는 도포된 본딩와이어를 사용하는 것이 바람직하다.
이전에 설명한 바와 같이, 반도체장치 210은 반도체장치 110과 같은 방식으로 제조될 수가 있다. 그러나, 성형단계에서 사용된 다이는 반도체장치 210의 제조방법에서 사용된 다이의 형상과 약간 다른 형상을 갖는다. 이는 수지돌출부 217의 각각이 제85도에 도시한 바와 같이 패키지 212에서 횡으로 연장되어 있기 때문이다.
제91도는 성형에 의해 수지패키지 212를 형성하는 데 사용되는 상부 다이 256과 하부 다이 257을 도시한 것이다. 상부 다이 256은 모서리 부분 258a를 갖는 캐버티 258을 갖는다. 모서리 부분 258은 요부 222위에 위치되어, 상부 다이 256에 의해 요부 222가 부분적으로 덮어진다. 그러므로 제91도에의 D에 위치하여야 하는 횡연장 부분을 각각 갖는 수지돌출부 217이 형성될 수가 있다.
제92도에 도시한 바와 같이, 상부 다이 256은 게이트 232를 갖고, 수지를 공급하여 화살표로 표시한 바와 같이 게이트 232를 통과한다.
그러므로, 수지패키지 212는 제50도에 대응하는 제93도에 도시한 바와 같이 형성된다. 다수의 수지패키지 212는 리드프레임 220상에 형성된다.
참조 숫자 223은 제50도에 도시한 도구 결합부에 대응하는 도구 결합부를 표시한 것이다.
제53도에 도시한 분리단계 대신에 제94도에 도시한 다른 분리단계를 이용할 수가 있다.
제94도에 도시한 에칭단계 260은 이송릴(feed reel) 261, 에칭 챔버 262, 및 감김릴(take up reel) 263을 포함한다. 수지패키지 212가 설치되는 다수의 리드프레임 220은 이송릴 261에 감겨지는 테이프 부재 233에 부착된다.
에칭챔버 262에는 에칭제 주입용의 노즐 264가 형성되어 있다. 테이프 부재 233은 이송릴 261에서 이송되어 에칭 챔버 262에 공급되는 데, 이 에칭챔버는 노즐 264에 대향하는 리드프레임 262를 에칭한다. 에칭공정에 의하여 금속막 231C를 에칭한다. 에칭공정에 의하여, 금속막 231C를 제외하고 리드프레임 220에서 분리된다.
테이브 부재 233은 에칭제에 의해 영향받지 않는 재료를 형성 수지패키지 212를 지지한다. 수지패키지 212를 지지하는 테이프 부재 233은 에칭챔버 262에서 나와 감김릴 263에 의해 감겨진다. 상기 에칭장치를 사용함으로써, 패키지 212를 리드프레임 220에서 자동적으로 분리하는 것이 가능하다.
제94도에 도시한 에칭장치를 사용하여 본 발명의 다른 실시예에 의한 반도체장치를 제조할 수가 있다.
제53도는 또는 59도에 도시한 분리한 분리단계 대신에 제95도에 도시한 분리단계를 사용할 수가 있다. 제95도에 도시한 분리단계는 수지패키지 212를 고정도구 294에 의해 지지하는 방식으로 리드프레임 220을 에칭하는 단계를 사용한다. 제95도에 도시한 바와 같이, 고정도구 294는 판형의 베이스 295와 직립상태의 고정핀 296으로 구성되어 있다. 리드프레임 220과 런너프레임 234는 제96도에 도시한 바와 같이 관통공 297과 298을 갖는다. 특히, 관통공 297은 리드프레임 220내에 형성되고 관통공 298은 런너프레임 234내에 형성된다. 제96도에 도시한 바와 같이, 관통공 297과 298은 단일의 구멍을 각각 형성할 수 있도록 연결되어 있다. 고정도구 294에 제공된 고정핀 296은 관통공 297과 298내에 삽입될 수가 있다.
제97도는 런너프레임 234내에 형성된 1개의 관통공 298을 도시한 것이다. 제98(a)도 및 제98(b)도는 런너프레임 234내에 형성된 관통공 298을 도시한 것이다. 링부 299는 런너프레임 234에 형성되고 링부 299에는 관통공 298이 형성되어 있다. 그러므로 링부 299에 관통공 298을 갖는 런너프레임 234가 관통공 298에서 파손되거나 수지패키지 212가 분리단계중에 분리될 수 있는 가능성은 없다.
다시 제95도와 관련하여, 고정핀 296은 관통공 297과 298내에 삽입되어 수지패키지 212는 베이스 295에 접하게 된다. 그러므로 리드프레임 220과 고정도구 294의 상대적 이동이 방지된다. 상태에서, 수지패키지 212, 런너프레임 234 및 리드프레임 220은 제94도에 도시한 에칭챔버 262내에 고정도구 294를 따라 삽입된다. 에칭제는 고압으로 주입되어 리드프레임 220이 용해된다. 이 공정중에, 고압의 에칭제가 수지패키지 212와 런너프레임 234에 인가된다. 그러나 고정도구 294는 수지패키지 212와 런너프레임 234를 확실히 지지하므로 에칭제의 주입으로 인하여 이들 구성요소의 어떠한 변위도 야기될 수가 없다. 이들 구성요소가 변위되는 경우에는 그 구성요소를 원래 위치대로 복귀시킬 필요가 있다. 고정도구 294는 에칭제에 의해 영향받지 않는 재료로 형성되므로 반복적으로 사용될 수가 있다.
제99(a)도, 제99(b)도 및 제99(c)도는 또 다른 분리단계를 도시한 것이다. 이전에 설명한 바와 같이, 런너프레임 234를 선적전에 제거하여야 한다. 제99(a)도, 제99(b)도 및 제99(c)도에 도시한 분리단계는 런너프레임 234를 제거하는 특정의 단계를 갖는다. 고정도구 294A는 분리단계시의 수지패키지 212와 런너프레임 234을 유지하는데 사용된다. 고정도구 294A는 베이스 295상에 수직으로 직립하는 벽부 2100을 갖는다. 벽부 2100은 다수의 수납부 2101과 2102를 규정한다. 제99(a)도에 도시한 바와 같이, 수지패키지 212는 수지패키지 수납부 2101에 접하여 있고, 런너프레임 234는 런너프레임 수납부 2102에 접하여 있다.
수지패키지 212(런너프레임 234)와 리드프레임 220을 고정도구 294A에 의해 지지하는 상태에서, 벽 돌출부 2100은 수지패키지 212와 런너프레임 234가 함께 접합되는 부분에 접하여 있다.
상기의 부분은 다른 부분보다 얇고, 다른 두꺼운 부분 만큼 강한 기계강도를 갖지 않는다. 그러나 비교적 얇은 부분은 고압의 에칭제의 주입에 의해 파손되지 않는 기계강도를 갖는다.
런너프레임 234에는 홈 2103이 형성되어 있다. 제100(a)도, 제100(b)도 및 제101도에 도시한 바와 같이 홈 2103은 런너프레임 234의 중앙에 연장되어 있다. 홈 2103을 갖는 부분은 다른부분보다 기계적으로 약하지만 런너프레임 234가 파손되지 않는 기계강도를 갖는다.
상기 분리단계에서, 고정도구 294A는 제99(a)도에 도시한 바와 같이 위치된다. 수지패키지 212가 런너프레임 234의 높이와 다른 높이를 가지므로 수지패키지 212와 런너프레임 234의 배치는 단차부를 형성한다. 벽부 2100은 단차부의 요부에 결합되므로, 수지패키지 212는 원래위치에서 벗어나는 일이 방지될 수가 있다.
제99(a)도에 도시한 바와 같이, 그물망(mesh)부재 2104에 의해 에칭제가 통과된다. 그러므로 그물망 부재 2104는 리드프레임 220을 에칭하는 단계에 영향을 끼치지 않는다. 더우기, 그물망 부재 2104를 밀어 넣어 고정도구 294A에 대하여 리드프레임 220을 압착시킨다. 그러므로, 수지패키지 212, 런너프레임 234 및 리드프레임 220은 고정도구 294A에 의해 확실하게 지지될 수가 있다. 그러므로 에칭공정시에 리드프레임 220의 어떠한 위치오차의 발생도 방지할 수가 있다.
제9(b)도는 리드프레임 220과 그물망 부재 2104를 에칭공정에 의해 제거한 상태를 도시한 것이다.
제99(b)도에서, 수지패키지 212와 런너프레임 234를 함께 접합한다. 더우기 수지패키지 212는 수납부 2101에 접하여 있고 런너프레임 234는 수납부 2101에 접하여 있다.
다음에, 수지패키지 212와 런너프레임 234를 압착하여 벽부 2100이 수지패키지 212와 런너프레임 234사이에 접합부와 접촉하게 된다. 접합부는 다른 부분보다 얇으므로, 수지패키지 212에 어떠한 여분의 응력도 없이 제99(c)도에 도시한 바와 같이 쉽게 파손된다.
수지패키지 212(반도체장치 210)는 수납부 2101내에 수납될 수가 있고 파손된 런너프레임 234는 수납부 2102내에 수납될 수가 있다. 이와 같이, 반도체장치 210과 런너프레임 234는 자동적으로 분리하여 수납될 수가 있어서, 제조공정이 간소화될 수가 있다.
제102(a)-102(e)도는 또 다른 분리단계를 도시한 것이다. 제102(a)도는 수지패키지 212가 리드프레임 220에 의해 지지되는 상태를 도시한 것이다.
런너프레임 234는 형성되어 있지 않다. 제102(b)도에 도시한 바와 같이, 쉬트(sheet) 부재를 설치하여 밀봉단계의 실행후와 리드프레임 220의 제거전에 수지패키지 212를 덮는다. 쉬트부재 2105에는 어떠한 접착제도 구비되어 있지 않은 반면에 상기한 테이프 부재 233에는 접착제가 구비되어 있다.
다음에, 제120(c)도에 도시한 바와 같이, 쉬트부재 2105를 진공 흡수공정에 의해 수지패키지 212에 부착한다.(쉬트부재 흡수단계) 그러므로 수지패키지 212의 형상과 정합되도록 쉬트부재 2105가 변형되어 그에 부착된다. 그래서, 수지패키지 212는 쉬트부재 2105에 의해 지지된다. 쉬트부재 2105에 의해 수지패키지 212를 지지하기 위하여 접착제는 사용되지 않는다.
다음에, 리드프레임 220과 쉬트부재 2105에 의해 지지된 패키지를 에칭챔버 262내에 넣고 리드프레임 220을 에칭한다. 제102(d)도는 에칭공정을 완료한 경우에 관찰한 상태를 도시한 것이다. 수지패키지 212는 쉬트부재 2105에 의해 지지되어 있다.
마지막으로 제102(e)도에 도시한 바와 같이, 쉬트부재 2105에 의해 지지된 수지패키지 212는 패키지 수납 부재용기 2106내에 수납되고, 수지패키지 212를 하나씩 내리 누르도록 수납도구 2107을 구동한다. 각각의 수지패키지 212를 쉬트부재 2105에서 분리하고 나서, 용기 2106내에 수납한다.(수지패키지 수납단계)
쉬트부재 2105에 의해 수지패키지 212를 지지하는데는 접착제를 사용하지 않아서 상기 패키지 수납공정을 쉽게 행할 수가 있다.
용기 2106을 사용하는 것 대신에 제103(a)도, 제103도에 도시한 바와 같은 패킹(packing) 공정을 행할 수가 있다. 제102(d)도에 도시한 어셈블리(assembly)를 얻은 후에, 패키지 212에 제2쉬트부재 2108을 설치하여 패키지 212를 제1 및 제2 쉬트부재 2105 및 2108에 의해 패킹시킨다(패킹단계). 제103(a)도 및 제103(b)도에 도시한 어셈블리는 패킹된 제품에 의해 취급될 수가 있다.
이제, 제104도를 참조하여 본 발명의 제15실시예에 의한 반도체장치를 설명한다. 제104도에서, 본 발명의 제14실시예의 것과 동일한 구성부분에 대하여는 동일한 참고 숫자를 부여하였다.
제104도에 도시한 반도체장치 210A는 수지패키지 212의 일측면에 수지돌출부 217A의 배치는 리드프레임 220에 요부 222의 위치를 적절히 선택함으로써 쉽게 규정할 수가 있다.
반도체장치 210A는 다음과 같이 회로기판 250상에 실장될 수가 있다. 제104도에 도시한 바와 같이, 전기 도체가 제공되는 관통공 252를 회로기판 250에 형성하여 관통공 252가 수지돌출부 217에 대한다. 수지돌출부 217A를 관통공 252내에 삽입하여 반도체장치 210A가 수직으로 직립한다. 다음에, 수지돌출부 217A상에 각각 형성된 금속막 213을 관통공 252내에 형성된 도체에 납땜한다. 상기한 실방방식은 반도체장치 210A가 수직으로 실장되므로 실장밀도를 증대시킨다. 더우기, 반도체장치 210A의 외측에서, 금속막 213과 관통공 252내의 도체와의 접속의 땜납상태를 검사하는 것이 쉽다.
제105도는 본 발명의 제16실시예에 의한 반도체장치 210B의 평면도이고, 제106도는 회로기판 250상에 실장된 반도체장치 210B를 도시한 것이다. 이들 도면에서 이전에 설명한 도면들에 도시한 것과 같은 구성부분에서 설명한 도면들에 도시한 것과 같은 구성부분에 대하여는 동일한 참고 숫자를 부여하였다.
반도체장치 210C는 횡으로 길이가 다른 수지돌출부 291A와 291B가 제공되어 있는 특징을 갖는다. 특히, 제1수지돌출부 291A는 비교적 짧은 길이를 갖고, 제2수지돌출부 291B는 비교적 짧은 길이를 갖고, 제2수지돌출부 291B는 비교적 긴 길이를 갖고, 제2수지돌출부 291B는 비교적 긴 길이를 갖는다. 금속막 290A는 각각 제1수지돌출부 291A에 형성되고, 금속막 290B는 각각 제1수지돌출부 291A에 형성되고, 금속막 290B는 각각 제2수지돌출부 291B에 형성된다. 금속막 290A는 횡방향으로 비교적 짧고, 금속막 290B는 횡방향으로 비교적 길다.
제2돌출부 291B는 횡방향으로 비교적 길다. 제2돌출부 291B와 제2금속막 290B는 칩 211아래에 연장되어 있다.
수지돌출부 291A와 291B의 상기 배열에 의해 금속막 290A쪽으로 본딩와이어 218의 경로선택이 용이해진다. 제107도에 도시한 바와 같이, 본딩와이어 218은 칩 211의 2측면에서 금속막 290A와 290B로 연장되어 있다.
한편, 제104도에 도시한 바와 같이 본딩와이어 218은 칩 211의 일측면만을 통하여 경로선택될 수가 있다. 그러므로, 제104도에 도시한 칩 211상에 형성된 전극패드 214가 칩 211의 일측면에 정렬될 수가 있다. 제107도-제109도에 도시한 구조에 있어서, 전극패드 214는 칩 211의 4측면에 배열될 수가 있다. 이 경우에서도, 수지패키지 212의 일측면에 제공된 금속막으로서는 본딩와이어 218의 경로를 쉽게 선택할 수가 있다.
장치 210C가 장치 210A의 전극패드 214의 것과 같은 전극패드 214의 수를 갖는 경우에는, 장치 210C의 전극패드 214는 장치 210A의 전극패드의 것보다 큰 간격으로 배열될 수가 있다. 즉, 장치 210C는 동일한 간격에서 장치 210A보다 큰 전극패드 214의 수를 가질 수가 있다. 더우기, 전극패드 214와 금속막 290A, 290B를 비교적 짧은 본딩와이어 218에 의하여 연결할 수가 있다. 그러므로 와이어 218과의 단락 및 와이어 218의 임피던스의 증가를 방지할 수가 있다.
제110도는 본 발명의 제18도 실시예에 의한 반도체장치 210D의 단면도이고, 제111도는 반도체장치 210D의 저면도이다. 이들 도면에서 이전에 설명한 도면에 도시한 것과 같은 구성에 대하여는 동일한 참고 숫자를 부여하였다.
반도체장치 210D는 수지돌출부 291A가 수지패키지 212의 측면 212a과 거의 같은 높이에 있다. 이 수지돌출부 291A는 수지패키지 212의 일측면에 정렬되어 있고 동일한 횡방향 길이를 갖는다. 그러므로 290A가 수지패키지 212의 일측면에 정렬되어 있고, 동일한 횡방향 길이를 갖는다. 그러므로 금속막 290A가 수지패키지 212의 일측면에 정렬된다.
수지돌출부 291A가 측면 212a와 거의 같은 평면에 있는 경우에도, 수지패키지 212의 측면에서, 금속막 290A와 회로기판 사이의 땜납의 상태를 시각적으로 검사할 수가 있다.
반도체장치 210D는 제112도에 도시한 바와 같이 실장될 수가 있다. 다수의 반도체장치 210D는 수직으로 직립하도록 단계적으로 배열된다. 이 상태에서, 반도체장치 210D를 지지하기 위하여 반도체장치 210에 각각 지지부재 292를 설치한다. 지지부재 292는 예를들면, 수지(접착제)일수 있고, 제105도와 제106도에 도시한 지지부재 253과는 다른 것이다. 즉, 지지부재 292는 수지패키지 212에서 분리된 부재이고, 이 수지패키지와 일체로 형성되어 있지 않다. 그러므로 지지부재 292의 위치를 임의의 시간에서 임의적으로 선택할 수가 있다.
반도체장치 210D가 수직으로 직립하고 단계적으로 배치되면, 그사이에 공간이 형성된다. 반도체장치 210D를 회로기판 250에 실장하여 고정하기 전에 상기 공간사이에 스페이서(spacer) 293을 설치한다. 스페이서 293은 반도체장치 210D를 회로기판 250상에 수직으로 확실히 직립하고 실장의 신뢰성을 향상시키도록 하는 기능을 한다.
제113도에 도시한 실장방식은 제112도에 도시한 스페이서 293 대신에 열방사부재 293A를 사용하는 것을 특징으로 한다. 열방사부재 293A는 스페이서로서 기능하는 것 이외에 반도체장치 210D에 의해 발생된 열을 방사한다. 양호한 열방사 성능을 얻기 위하여는 열방사부재 293A는 열전도성이 양호한 재료로 형성되는 것이 바람직하다. 단계적으로 밀접하게 배치되는 210D에 의해 발생된 열을 효율적으로 유효하게 방사시키는 것이 가능하다. 그러므로 반도체장치 210D의 동작의 신뢰성을 향상시킬 수가 있다.
제114도는 또 다른 실장방식을 도시한 것이다. 반도체장치 210D는 서로 접촉하여 있다. 이는 반도체장치 210D를 회로기판 250상에 경사진 상태로 직립시킴으로써 달성된다. 반도체장치 210은 회로기판 250에 대하여 각 θ로 경사져 있다. 반도체장치의 210D는 지지부재 292에 의해 지지된다. 제114도에 도시한 실장방식은 반도체장치 210D를 실장하는데 필요한 스페이서가 필요없고 적은 수의 부품을 필요로 한다. 그러나 제114도에 도시한 실장방법의 열방사성능은 제113도에 도시한 실장방법의 것만큼 양호하지 않을 수도 있다.
다수의 반도체장치 210C는 제115도에 도시한 바와 같이 회로기판 250상에 수직으로 직립하도록 단계적으로 배치될 수가 있다. 이 경우에 제2수지돌출부 291B는 스페이서와 열방사부재로서 기능한다. 그러므로 어떠한 스페이서와 열방사부재도 사용될 필요가 없다.
이제 제116도 및 제117도를 참조하여 본 발명의 제19실시예에 대하여 설명한다. 제116도는 이러한 반도체장치를 제117도에 도시한 파선을 따라 취한 단면도이다.
제117도는 내부가 수지패키지를 통하여 보여지는 그 평면도이다.
제116도에 도시한 반도체장치 310은 칩 311, 전극패드 312, 본딩와이어 313, 수지패키지 314, 및 금속막 315를 포함한다. 칩 311은 반도체 칩, SAW칩, 다중칩 모듈일수도 있다. 본딩와이어 313의 단부를 칩 311상의 전극패드 312에 접합하고, 수지 성형에 의해 형성된 수지패키지 314의 저면에서 노출되는 금속막 315에 그 타단부를 접합한다. 금속막 315는 수지패키지 314의 저면과 거의 같은 높이에 있다. 각각의 금속막은 예를들면, 0.4㎜의 폭, 0.75㎜의 길이, 10㎛의 높이를 갖고, 예를들어 0.65㎜인 간격으로 배치되어 있다.
상기의 구조는 SSOP에 필요한 내부리드와 외부리드를 필요로 하지 않으므로, 내부 리드가 배치되는 선두 영역과 외부영역리드에 의해 점유되는 영역을 형성할 필요가 없다. 더우기, 제3도에 도시한 구조는 BGA형태에서 땜납볼을 설치하는데 필요한 실장 베이스를 필요로 하지 않는다. 그러므로 본 발명의 제1실시예에 의한 반도체장치는 보다 작은 실장영역을 필요로하여 저렴하다.
금속막 315는 상술한 금속막 113과 213의 경우에서 처럼 단층구조 또는 다층구조를 가질 수가 있다. 금속막 315는 상술한 막요건을 충족시키는 것이 요구된다.
제118도는 단층구조를 갖는 금속막 315A의 확대 단면도이다. 금속막 315A는 예를들면, 은(Ag) 또는 팔라듐(Pd)로 구성될 수가 있다.
제119도는 외부층 315B-과 내부층 315B-2로 이루어지는 2층 구조를 갖는 금속막 315B의 확대 단면도이다. 예를들면, 외부층 315B-1은 0.05-2㎛의 두께를 갖는 팔라듐층이고, 내부층 315B-2는 10Å-0.5㎛ 두께를 갖는 금층이다. 외부층 315B-1은 금일수도 있고, 내부층 315B-2는 팔라듐일 수도 있다.
제120도는 외부층 315C-1, 중간층 315C-2, 내부층 315C-3으로 이루어지는 3층 구조를 갖는 금속막 315C의 확대 단면도이다. 예를들어. 이들 층은 다음과 같이 구성될 수가 있다. 외부층 315C-1는 10Å-0.5㎛ 두께를 갖는 금층이고, 중간층 315C-2는 0.5-20㎛두께를 갖는 니켈층이며, 내부층 315C-3은 0.1-0.5㎛두께를 갖는 금층이다.
이하의 다른 조합도 사용될 수가 있다.
제21도는 외부층 315D-1, 제1중간층 315D-2, 제2중간층 315D-3, 및 내부층 315D-4로 이루어지는 4층 구조를 갖는 금속막 315D의 확대 단면도이다. 예를들면, 4층구조는 다음과 같다. 외부층 315D-1은 5-20㎛두께를 갖는 땜납층이고, 제1중간층 315D-2는 1-20㎛두께를 갖는 니켈층이다. 제2중간층 315D-3은 0.05-2㎛두께를 갖는 팔라듐층이고, 내부층 315D-4는 10Å-0.5㎛두께를 갖는 금층이다.
다른 예에 의하면 외부층 315D-1은 0.5-2㎛두께를 갖는 팔라듐층이고, 제1중간층 315D-2는 1-20㎛두께를 갖는 니켈층이다. 제2중간층 315d-3은 0.05-2㎛두께를 갖는 니켈층이다. 제2중간층 315D-3은 0.05-2㎛두께를 갖는 팔라듐층이고, 내부층 315D-4는 10Å-0.5㎛두께를 갖는 금층이다.
이하의 다른 조합도 사용될 수 있다.
교대적으로, 제86도를 참조하여 설명한 물질로 각각 이루어진 5층구조 또는 제87도를 참조하여 설명한 물질로 각각 이루어진 6층구조를 갖는 금속막 315를 형성하는 것이 가능하다.
본딩와이어 313의 단부를 접합하는 상술한 본딩볼 101을 이용하는 것이 가능하다.
상술한 반도체장치 310은 제125도에 도시한 바와 같이 리드프레임 320을 사용하여 형성될 수가 있다. 다수의 반도체장치 310을 동시에 제조하기 위하여는, 리드프레임 320을 제42(a)도에 도시한 바와 같이 구성하거나, 제42도에 도시한 다수의 리드프레임을 갖는 제43도에 도시된 리드프레임 유니트를 사용한다.
리드프레임 320은 다음과 같이 구성될 수가 있다. 제122도에 도시한 바와 같이, 레지스트 도포단계를 행하여 도구 결합구멍 323(제42(a)도에 도시한 구멍 123에 해당함)을 갖는 금속부재 321의 2개의 대향면에 에칭 레지스트 막 324를 형성한다.
다음에 제123도에 도시한 레지스트 패턴 324a를 갖는 구조를 얻기 위하여 노광 현상단계를 행한다. 노광 단계에서는 금속막 315의 위치에 상응하는 창을 갖는 마스크를 에칭 레지스트 막 324의 노광부분을 제거한다. 제42(a)도에 도시한 전원부 125에 상응하는 에칭 레지스트 막 324의 부분도 노광 현상단계에 의해 제거한다.
그후에, 금속막 형성 4단계를 행하여 제124(a)도에 도시한 구조를 형성한다.
상기의 단계는 예를들면 제42(a)도에 도시한 전원부 125에 도금전극을 설치하고 도금실내에 금속부재 321을 넣는 도금 공정이다.
제124도에 도시한 구조는 외부층 315C-1, 중간층 315C-2, 내부층 315C-3을 갖는 3층구조 315C이다. 이 경우에, 금속부재 321을 금으로 도금하여 내부층 351C-3을 형성한다. 다음에, 내부층 351C-3을 팔라듐으로 도금하여 중간층 351C-2를 형성한다. 그 다음에 351C-1을 형성한다. 상기 3개층의 각각의 두께는 도금시간을 조절함으로써 규제될 수가 있다.
나중에 행해지는 분리단계에서는, 금속막 351C를 리드프레임 320과 함께 수지패키지 312에서 분리하는 것이 필요하다. 그러므로 금속막 351C가 금속부재 321에서 원활하게 분리될 수가 있는 성질을 갖는 것이 요구된다.
상기의 점을 고려하여, 전기 도전성 페이스트와 같이 분리공정을 용이하게 하는 재료를 금속막 351C가 형성되기 전에 금속부재 321의 노광부에 제공한다. 그러므로 금속막 351C가 재료상에 형성된다.
금속막 315C는 증발공정과 스퍼터링공정과 같이 도금공정 이외의 박막형성공정에 의해 형성될 수가 있다.
다음에, 레지스트 제거단계에 의해 레지스트 패턴 324a(에칭레지스트 막 324)를 제거하여, 제125도에 도시한 리드프레임 320을 형성할 수가 있다.
반도체장치 310은 제125도에 도시한 리드프레임을 사용하여 제조될 수가 있다.
제126도에 도시한 바와 같이, 리드프레임 320상의 소정의 위치에 칩 고정수지 316을 제공하여 칩 고정수지 316상에 칩 311을 놓는 칩 실장단계를 행한다. 칩 고정수지 316의 접착성으로 인하여 리드프레임 320상에 칩 311을 실장한다.
다음에, 리드프레임 320을 와이어본딩 장치에 적재하여 본딩와이어 313을 제127도에 도시한 바와 같이 설치한다. 특히, 본디 와이어 313을 전극패드 312와 금속막 315에 접합한다. 와이어를 접합하는 순서에 대해 이전에 설명한 것은(제1 및 제2접합) 본딩와이어 313의 접합을 위해 유효하다. 예를들면, 본딩와이어 313의 단부를 먼저 금속막 315C에 접합하고, 두번째로 그 타단부를 전극패드 312에 접합하면, 제128도에 도시한 본딩와이어 313의 높이가 제127도에 도시한 역의순서로 접합된 본딩와이어 313의 높이보다 낮을 수가 있다.
그 다음에, 제49도를 참조하여 설명한 것과 마찬가지로 성형단계를 행한다. 성형 단계후에 관찰한 리드프레임 320은 상술한 제51(a)도와 제51(b)도에 도시한 바와 같다.
그후에, 제52(a)도 및 제52(b)도를 참조하여 설명한 것과 마찬가지로 테이프 배열단계를 행한다.
다음에, 상술한 제53도에 도시한 분리단계를 해당하는 분리(에칭) 단계를 제130도에 도시한 바와 같이 행한다. 참조 숫자 333은 상술한 제53도에 도시한 테이프 부재 133에 해당하는 테이프부재를 표시한 것이다.
리드프레임 320을 테이프부재 333에 의해 지지한 후에 관찰한 반도체장치 310은 상술한 제54(a)도 및 제54(b)도에 도시한 바와 같다.
제131도에 도시한 또 다른 분리단계를 상술한 제59도에 도시한 바와 마찬가지로 행할 수가 있다.
상술한 제조단계에서, 반도체장치 310이 제조될 수가 있다.
제132(a)도 및 132(b)도는 본 발명의 제20실시예에 의한 반도체장치 310B를 도시한 것이다. 이들 도면에서, 반도체장치 310의 것과 같은 구성부분에 대하여는 동일한 참고 숫자를 부여하였다. 반도체장치 310B는 다음과 같이 반도체장치 310의 것과 같은 구성부분에 대하여는 동일한 참고 숫자를 부여하였다. 반도체장치 310B는 다음과 같이 반도체장치 310과는 다르다. 금속막 315는 수지패키지 314의 부분인 수지돌출부 318상에 형성된다. 수지패키지 314의 저면에 절연막 317이 형성되고, 더우기 금속막 315는 칩 311쪽으로 연장되는 리드부 3151를 갖는다. 수지돌출부 318은 회로기판상에 반도체장치 310B를 실장할 때에 수지패키지 314의 굴곡을 흡수할 수가 있고 인접한 금속막의 땜납 브리지의 발생을 방지할 수가 있다. 칩 311쪽으로 연장되는 인출부 3151은 금속막 315을 배치하는 간격을 크게 할 수가 있다.
이 잇점은 수지패키지 314의 저면 전체에 수지돌출부 318을 배치하는 영역범프 형태에 특히 유효하다. 이 경우에, 영역범프는 작은 간격으로 배치된 요부에 와이어를 접합함이 없이 감소된 간격으로 배치될 수가 있다.
절연막 317은 회로기판상에 반도체장치 310B를 실장할 때 땜납되는 영역을 구정짓는다. 더우기, 절연막 317는 인출부 3151의 산화로 인한 반도체장치 310B의 열화를 방지한다. 더우기, 절연막 317은 땜납브리지의 발생을 방지한다.
반도체장치 310B는 반도체장치 310의 제조와 거의 같은 공정으로 제조될 수가 있다. 수지돌출부 318은 레지스트 패턴 324a를 제공하는 금속부재 321을 반에칭에 의해 규정될 수가 있다(제123도). 반에칭에 의하여 제41도에 도시한 요부 122와 같은 요부를 형성할 수가 있다. 와이어 본딩을 제47도에 도시한 바와 같이 행할 수가 있다. 인출부 3151을 구정하는데 사용된 패턴화 레지스트막을 잔류시킴으로써 절연막 317을 형성할 수가 있다.
제133도는 본 발명의 제21실시예에 의한 반도체장치 310C를 도시한 것이다. 제133도에서, 제132(a)도 및 제132(b)도에 도시한 반도체장치 310B의 것과 동일한 구성부분에 대하여는 동일한 참고숫자를 부여하였다. 반도체장치 310B에는 열방사부재 340이 설치되어 있다. 열방사부재 340은 열전도성이 양호한 부재로 이루어져 있다. 절연막 317이 방열을 방지할 수 있기 때문에 제132(a)도에 도시한 절연막 317을 생략하는 것이 바람직하다.
리드프레임의 소정의 부분에 열방사부재 340을 부착하고 나서, 열방사부재 340에 칩 311을 고정한다. 열방사부재 340을 사용하면 대량의 전력을 소비하는 칩을 실장하는 것이 가능하다.
제134도는 본 발명의 제22실시예에 의한 반도체장치 310D를 도시한 것이다. 제134도에서 반도체장치 310B와 310C의 것과 동일한 구성부분에 대하여는 동일한 참조 숫자를 부여하였다. 반도체장치 310D는 금속막 315의 인출부 3151로 교체되는 범프 또는 본딩볼 341을 사용한다. 범프 341은 돌출부에 설치되어 금속막 315에 접속되어 있다. 제134도에 도시한 구조는 수지돌출부 318을 좁은 간격으로 배치하지 않는 경우에 유효하다. 범프 341은 금속막 315에 본딩와이어 313을 보다 확실히 접속할 수가 있다. 제133도에 도시한 것과 마찬가지로 열방사부재 340을 반도체장치 310D에 사용할 수가 있다.
제135도는 본 발명의 제23실시예에 의한 반도체장치 310E를 도시한 것이다. 제135도에서 이전에 설명한 도면들에 도시된 것과 같은 구성부분에 대하여는 동일한 참조 숫자를 부여하였다. 반도체장치 310E는 전극패드 312와 금속막 315를 접속하는 본딩와이어를 사용하지 않는다. 이러한 본딩와이어 대신에 범프 342를 사용하여 전극패드 312와 금속막 315를 전기 접속한다. 범프 342의 사용에 의하여 반도체장치의 높이를 감소시키고 박형의 패키지를 제공할 수가 있다. 범프 342는 와이어본딩보다 빠른 플립칩 본딩에 의해 제공될 수가 있다.
그러므로 전극패드 312와 금속막 315를 함께 접속하는데 필요한 시간을 단축시킬수 가 있다.
반도체장치 310E는 다음의 점을 제외하고는 반도체장치 310의 제조와 거의 마찬가지로 제될 수가 있다. 칩 311을 리드프레임 320상에 실장할 때, 플립칩 본딩을 행하여 범프 342를 통하여 금속막 315에 전극패드 312 또는 금속막 315의 어느 한쪽에 실행될 수가 있다.
반도체장치 310F를 도시한 제136(a)도에 도시한 바와 같이, 제132도에 도시한 반도체장치 310B의 본딩와이어 313을 범프 342로 교체할 수가 있다.
플립칩 본딩은 금속막 315의 인출부 3151에 대해 행해진다. 수지돌출부 318상에 제공된 금속막 315를 배치하는 간격을 증가시킬 수가 있다.
제136(b)도는 제136(a)도에 도시한 구조의 변형인 반도체장치 310G를 도시한 것이다. 제136(b)도를 참조하여, 금속막 315의 인출부 3151에 요부 343을 형성하고, 범프 342를 설치하여 플립칩 본딩에 의해 요부 343을 결합한다. 요부 343을 사용하면 범프 342의 위치결정이 용이해진다.
제136(a)도 및 136(b)도에 도시한 구조에서는, 절연막 317을 생략할 수가 있다.
제137도는 수지돌출부 318에 범프 342를 설치한 반도체장치 310H를 도시한 것이다. 전극패드 312를 범프 342에 직접 접속하기 위하여 수지돌출부 318의 높이는 범프 342의 높이보다 작다. 범프 342를 리드프레임에 형성된 요부와 결합하여 범프 342의 위치결정이 용이해질 수가 있다.
제138도는 칩 311의 이면을 수지패키지 314에서 노광한 반도체장치 310I의 외부에 방사하는 것이 가능하다. 제138도에 도시한 구조는 제135도, 제136(a)도, 제136(b)도에 도시한 반도체장치에 적용될 수가 있다.
제139(a)도는 접착제 344에 의해 열방사부재 345를 칩 311의 이면에 부착한 반도체장치 310J를 도시한 것이다. 열방사부재 345에 의해 열방사 성능이 용이해질 수가 있다.
제139(b)도는 다수의 핀 346을 갖는 열방사부재 345를 갖는 반도체장치 310K를 도시한 것이다. 열방사 성능이 더 용이해질 수가 있다.
제140도는 수지패키지 314의 저면과 동일 평면인 절연부재 347을 갖는 반도체장치 310L을 도시한 것이다. 절연부재 347은 테이프, 접착제 등으로 형성될 수가 있다. 칩 311과 리드프레임 320사이의 갭이 매우 작기때문에 성형수지가 갭을 수지 성형단계에 넣는 것이 곤란할 수도 있다는 가능성을 고려하여 절연부재 347을 설치한다. 이 경우에, 밀봉은 결함이 있을 수도 있다.
칩 311의 소자 형성면에 미리 설치된 절연부재 347은 갭이 성형수지를 완전이 채우는 경우에도 밀봉의 발생을 방치한다. 플립칩 본딩을 행하기 전에 칩 311 또는 리드프레임 320의 어느 한쪽에 절연부재 347을 설치할 수가 있다.
제141(a)도는 범프 342와 금속막 315가 이방성의 전기적 도전성 수지 348에 의해 전기적, 기계적으로 접합되는 반도체장치 310M을 도시한 것이다.
범프 342는 칩 311상의 전극패드에 설치되어 있다.
제141(c)도에 도시한 바와 같이, 금속막 315상에 범프 342를 설치할 수가 있다. 또는 전극패드상에 범프 342a와 금속막 315상에 범프 342를 설치할 수가 있다. 또는 전극패드상에 범프 342a와 금속막 315상에 범프 342b를 설치할 수가 있다. 범프 342, 342a 및 342b를 덮도록 수지 348이 제공된다.
수지 342에 압력을 인가할 때, 수지 348에 포함된 미세 도체(도전성 입자)가 범프 342와 금속막 315사이에 함께 접합되도록 형성되어 전기 접속을 이룰수가 있다.
제141(b)도에 도시한 바와 같이, 리드프레임 320의 금속막 315의 측면에 범프 342가 설치되어 있다. 제141(c)도에 도시한 바와 같이, 칩 311상의 전극패드에는 범프 342a가 설치되어 있고 금속막 315상에는 범프 342b가 설치되어 있다.
이방성의 전기적 도전성 수지 342를 사용함으로써 회로기판상에 반도체장치를 실장할 때 발생할 수도 있는 인접한 범프 사이에 단락을 방지할 수가 있다.
본 발명은, 구체적으로 설명한 실시예에 한정되지 않고 본 발명의 범위에서 벗어남이 없이 변화와 변경을 행할수도 있다.

Claims (49)

  1. 칩(111), 상기칩을 밀봉하고 실장측면에 수지돌출부(117, 154, 318)가 배치된 수지패키지(112, 151, 314), 수지돌출부에 각각 형성된 금속막(113, 155, 315) 및 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(118, 101, 163, 245, 313, 341, 342)로 구성되는 것을 특징으로 하는 장치.
  2. 제1항에 있어서, 상기 금속막의 각각이 금속물질로 된(113A)인 것을 특징으로 하는 장치.
  3. 제1항에 있어서, 상기 금속막의 각각이 적층되는 다수의 금속층(113B-113D, 213E-213G)로 구성되는 것을 특징으로 하는 장치.
  4. 제1항에 있어서, 상기 접속부가 각각 전극패드와 금속막에 접합되는 본딩와이어(118)로 구성되는 것을 특징으로 하는 장치.
  5. 제1항에 있어서, 상기 접속부가 각각 본딩와이어(118)와, 금속막에 각각 설치된 본딩볼(101, 245)로 구성되고, 본딩와이어가 전극패드와 본딩볼에 접합되는 것을 특징으로 하는 장치.
  6. 제1항에 있어서, 상기 수지패키지가 수지돌출부를 일체로 형성하도록 한 성형패키지인 것을 특징으로 하는 장치.
  7. 제1항에 있어서, 상기 수지패키지가 칩을 설치되는 제1수지부(153)과 칩을 덮는 제2수지부(152)를 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서, 상기 접속부가 각각 본딩와이어(118)과, 상기 제1수지부상에 설치되고 금속막에서 수지돌출부로 연장되는 접속전극(156)으로 구성되고, 상기 본딩와이어가 전극패드와 접속전극에 접합되는 것을 특징으로 하는 장치.
  9. 칩(111), 상기 칩을 밀봉하고, 칩이 설치되는 제1수지부(153)와 칩을 덮는 제2수지부(152)를 갖는 수지패키지(151), 본딩와이어(118)와, 제1수지부(153)상에 설치되어 그로부터 돌출하는 접속전극(172)을 갖는 접속부(118, 172), 상기 접속부의 접속전극에 각각 형성된 금속막(155)으로 구성된 것을 특징으로 하는 장치.
  10. 칩(111), 상기 칩을 밀봉하고, 칩이 설치되고 관통공을 갖는 제1수지부(183)와 칩을 덮는 제2수지부(182)를 갖는 수지패키지(181), 상기 제1수지부(182)에 설치되어 각각 관통공을 덮는 전극부(185), 및 전극부(185)와 상기 칩의 전극패드를 접속하는 접속부(118)로 구성되는 것을 특징으로 하는 장치.
  11. 제10항에 있어서, 상기 제1수지부가 수지 테이프(183)로 구성되는 것을 특징으로 하는 장치.
  12. 제10항에 있어서, 상기 접속부가 각각 전극패드와 전극부(185)에 접합하는 본딩와이어로 구성되는 것을 특징으로 하는 장치.
  13. 칩(211), 상기 칩을 밀봉하고, 실장측면에 배치된 수지돌출부(217, 217B)를 갖되, 이 수지돌출부가 수지패키지의 실장측면에서 하방으로 연장되고 그 적어도 일측면에서 횡으로 연장되는 수지패키지(212), 수지돌출부에 각각 형성된 금속막(213), 및 금속막과 상기 칩의 전극패드를 전기적으로 접속하는 접속부(218)로 구성되는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 상기 금속막의 각각이 금속물질로 된 단층(113A)인 것을 특징으로 하는 장치.
  15. 제13항에 있어서, 상기 금속막의 각각이 적층되는 다수의 금속층(113B-113D, 213E-213G)로 구성되는 것을 특징으로 하는 장치.
  16. 제13항에 있어서, 상기 접속부가 각각 전극패드와 금속막에 접합되는 본딩와이어(218)로 구성되는 것을 특징으로 하는 장치.
  17. 제13항에 있어서, 상기 접속부가 각각 본딩와이어(218)와 금속막에 각각 설치된 본딩볼(101, 245)로 구성되고, 본딩와이어가 전극패드와 본딩볼에 접합되는 것을 특징으로 하는 장치.
  18. 제13항에 있어서, 상기 수지패키지가 수지돌출부를 일체로 형성하도록 한 성형패키지인 것을 특징으로 하는 장치.
  19. 제13항에 있어서, 상기 수지돌출부(217)가 상기 수지패키지의 다수의 측면에서 횡으로 연장되는 것을 특징으로 하는 장치.
  20. 제13항에 있어서, 상기 수지돌출부(217b)가 상기 수지패키지의 일측면에서만 횡으로 연장되는 것을 특징으로 하는 장치.
  21. 제19항에 있어서, 상기 수지패키지(212)에 설치되어 회로기판상에 수직으로 실장되는 장치를 지지하는 지지부재(253)로 구성되는 것을 특징으로 하는 장치.
  22. 칩(211), 상기 칩을 밀봉하고, 실장측면에서 배치된 수지돌출부(291A, 291B)를 갖되, 이 수지돌출부가 수지패키지의 실장측면에서 하방으로 연장되고, 그 측면과 거의 동일 평면에 있는 수지패키지(212), 수지돌출부에 각각 형성된 금속막(290A, 290B), 및 금속막과 상기 칩의 전극패드를 전기적으로 접속하는 접속부(218)로 구성되는 것을 특징으로 하는 장치.
  23. 제22항에 있어서, 상기 수지돌출부가 제1돌출부(291A)와 제1돌출부보다 횡방향으로 더 길어 칩아래로 연장되는 제2돌출부(291B)로 구성되고, 상기 금속막이 제1돌출부상에 형성된 제1금속막(290A)과 제2돌출부상에 형성된 제2금속막(290B)로 구성되는 것을 특징으로 하는 장치.
  24. 제22항에 있어서, 수지패키지의 실장측면에 설치되는 스페이서(293)로 더 구성되어 스페이서가 회로기판상에 장치를 지지할 때에 다른 장치와 접촉하여 수지패키지의 상기 측면이 회로기판에 접하는 것을 특징으로 하는 장치.
  25. 제24항에 있어서, 상기 스페이서가 열방사부재인 것을 특징으로 하는 장치.
  26. 수지패키지에 의해 밀봉된 칩을 각각 갖는 장치의 제조방법에 있어서, (a) 금속막(113)을 각각 갖는 요부(122)를 갖는 베이스(121)를 갖는 리드프레임(120)을 형성하고, (b) 리드프레임상에 칩(111)을 실장하고, (c) 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(118, 101, 163, 245)를 설치하고, (d) 수지를 성형하여 성형된 수지가 각각 칩과 리드프레임에 의해 지지된 금속막을 덮고, (e) 요부의 상대물인 수지돌출부에 형성된 금속막과 함께 성형된 수지패키지를 리드프레임에서 분리하는 단계로 구성되는 것을 특징으로 하는 장치의 제조방법.
  27. 제26항에 있어서, 상기 단계 (e)는 리드프레임을 에칭하여 리드프레임을 용해하는 단계로 구성되는 것을 특징으로 하는 장치의 제조방법.
  28. 제26항에 있어서, 상기 단계 (e)는 성형된 수지패키지와 금속막에서 리드프레임을 기계적으로 분리하는 단계로 구성되는 것을 특징으로 하는 장치의 제조방법.
  29. 제26항에 있어서, 상기 단계 (e)는 실행하기 전에 성형된 수지패키지에 테이프를 설치하는 단계로 더 구성되는 것을 특징으로 하는 장치의 제조방법.
  30. 제26항에 있어서, 상기 단계 (c)는 금속막에 본딩볼을 설치하는 제1단계와 본딩볼과 칩의 전극패드에 본딩와이어를 접합하는 제2단계로 구성되되, 본딩볼과 본딩와이어가 상기 접속부에 상응하는 것을 특징으로 하는 장치의 제조방법.
  31. 제26항에 있어서, 상기 단계 (d)가 수지를 형성하여 성형된 수지패키지가 함께 접합되는 것을 특징으로 하는 장치의 제조방법.
  32. 제26항에 있어서, 상기 단계 (d)가 수지를 형성하여 성형된 수지패키지가 서로 분리되는 것을 특징으로 하는 장치의 제조방법.
  33. 칩(311), 상기 칩을 밀봉하고 실장측면을 갖는 수지패키지(314), 금속막이 실장측면과 동일평면이고 그로부터 노출되도록 수지패키지에 각각 형성된 금속막(315) 및, 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(313, 101, 342)로 구성되는 것을 특징으로 하는 장치의 제조방법.
  34. 제33항에 있어서, 상기 접속부가 각각 본딩와이어(313) 및 금속막에 각각 형성된 본딩볼(101)로 구성되고, 본딩와이어가 전극패드와 본딩볼에 접합되는 것을 특징으로 하는 장치의 제조방법.
  35. 제33항에 있어서, 상기 금속막의 각각이 금속물질로 된 단층(315A)인 것을 특징으로 하는 장치의 제조방법.
  36. 제33항에 있어서, 상기 금속막의 각각이 적층되는 다수의 금속층(315B-315B)으로 구성되는 것을 특징으로 하는 장치의 제조방법.
  37. 제33항에 있어서, 상기 접속부가 금속막(315)과 칩(311)의 전극패드(312) 사이에 설치된 범프(342)로 각각 구성되는 것을 특징으로 하는 장치의 제조방법.
  38. 수지패키지에 의해 밀봉된 칩을 각각 갖는 장치의 제조방법에 있어서, (a) 금속막(315)이 형성되는 베이스(321)는 리드프레임(320)을 형성하고, (b) 리드프레임상에 칩(311)을 실장하고, (c) 금속막과 칩의 전극패드를 전기적으로 접속하는 접속부(313, 101)를 설치하고, (d) 수지를 성형하여 성형된 수지패키지가 각각 칩과 리드프레임에 의해 지지된 금속막을 덮고, (e) 금속막과 함께 성형된 수지패키지를 리드프레임에서 분리하여 성형된 수지패키지의 실장측면에서 칩을 노출하는 단계로 구성되는 것을 특징으로 하는 장치의 제조방법.
  39. 제38항에 있어서, 상기 단계 (e)가 리드프레임을 에칭하여 리드프레임을 용해하는 단계로 구성되는 것을 특징으로 하는 장치의 제조방법.
  40. 제38항에 있어서, 상기 단계 (e)가 성형된 수지패키지와 금속막에서 리드프레임을 기계적으로 분리하는 단계로 구성되는 것을 특징으로 하는 장치의 제조방법.
  41. 제1항에 있어서, 상기 금속막(315)이 각각 수지패키지에 의해 밀봉되고 칩쪽으로 연장되는 리드부(3151)을 갖고, 상기 접속부가 상기 리드부에 접합되는 본딩와이어를 포함하는 것을 특징으로 하는 장치의 제조방법.
  42. 제41항에 있어서, 수지패키지에 의해 밀봉된 열방사부재(340)로 더 구성되어, 칩이 상기 열방사부재상에 설치되는 것을 특징으로 하는 장치.
  43. 제1항에 있어서, 상기 접속부재가 각각 금속막(315)과 칩(311)의 전극패드(312) 사이에 설치된 범프(342)로 구성되는 것을 특징으로 하는 장치.
  44. 제1항에 있어서, 상기 금속막(315)이 각각 수지패키지에 의해 밀봉되고 칩쪽으로 연장되는 리드부(3151)을 갖고, 상기 접속부가 금속막의 리드부(3151)와 칩(311)의 전극패드(312) 사이에 설치된 범프(342)를 포함하는 것을 특징으로 하는 장치.
  45. 제1항에 있어서, 상기 금속막(315)이 각각 수지패키지에 의해 밀봉되고 칩쪽으로 연장되며 요부(343)를 갖는 리드부(3151)를 갖고, 상기 접속부가 상기 요부(343)내에 배치되고 금속막의 리드부(3151)와 칩(311)의 전극패드(312) 사이에 설치되는 범프(342)를 포함하는 것을 특징으로 하는 장치.
  46. 제43항에 있어서, 전극패드가 설치되는 표면과 반대인 칩(311)의 이면이 수지패키지의 실장측면과 반대인 그 표면에서 노출되는 것을 특징으로 하는 장치.
  47. 제46항에 있어서, 칩의 이면에 부착된 열방사부재(345)로 구성되는 것을 특징으로 하는 장치.
  48. 제4항에 있어서, 전극패드가 설치되는 칩의 표면에 설치된 절연부재로 더 구성되는 것을 특징으로 하는 장치.
  49. 제43항에 있어서, 상기 접속부가 소정의 압력하에 함께 접합된 도전성 입자(348)를 포함하는 전기적 도전성 수지로 구성되는 것을 특징으로 하는 장치.
KR1019960052529A 1995-11-08 1996-11-07 수지패키지를 갖는 장치 및 그 제조방법 KR100212403B1 (ko)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
JP95-290135 1995-11-08
JP07290135A JP3129169B2 (ja) 1995-11-08 1995-11-08 半導体装置及びその製造方法
JP95-322803 1995-12-12
JP7322803A JP3007833B2 (ja) 1995-12-12 1995-12-12 半導体装置及びその製造方法及びリードフレーム及びその製造方法
JP96-183838 1996-07-12
JP18383896 1996-07-12
JP25070796A JP3181229B2 (ja) 1996-07-12 1996-09-20 半導体装置及びその製造方法及びその実装方法及びリードフレーム及びその製造方法
JP96-250707 1996-09-20
JP96-267607 1996-10-08
JP26760796A JP3189703B2 (ja) 1996-10-08 1996-10-08 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
KR970030728A KR970030728A (ko) 1997-06-26
KR100212403B1 true KR100212403B1 (ko) 1999-08-02

Family

ID=27528854

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960052529A KR100212403B1 (ko) 1995-11-08 1996-11-07 수지패키지를 갖는 장치 및 그 제조방법

Country Status (5)

Country Link
US (3) US6072239A (ko)
EP (5) EP1291911A1 (ko)
KR (1) KR100212403B1 (ko)
CN (2) CN1307698C (ko)
TW (1) TW348306B (ko)

Families Citing this family (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US6821821B2 (en) * 1996-04-18 2004-11-23 Tessera, Inc. Methods for manufacturing resistors using a sacrificial layer
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
US6198172B1 (en) * 1997-02-20 2001-03-06 Micron Technology, Inc. Semiconductor chip package
JP2915892B2 (ja) * 1997-06-27 1999-07-05 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US6861735B2 (en) * 1997-06-27 2005-03-01 Matsushita Electric Industrial Co., Ltd. Resin molded type semiconductor device and a method of manufacturing the same
US6300686B1 (en) * 1997-10-02 2001-10-09 Matsushita Electric Industrial Co., Ltd. Semiconductor chip bonded to a thermal conductive sheet having a filled through hole for electrical connection
JPH11312749A (ja) * 1998-02-25 1999-11-09 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JP3862411B2 (ja) * 1998-05-12 2006-12-27 三菱電機株式会社 半導体装置の製造方法及びその構造
JP3764587B2 (ja) 1998-06-30 2006-04-12 富士通株式会社 半導体装置の製造方法
US6291894B1 (en) * 1998-08-31 2001-09-18 Micron Technology, Inc. Method and apparatus for a semiconductor package for vertical surface mounting
JP3455685B2 (ja) * 1998-11-05 2003-10-14 新光電気工業株式会社 半導体装置の製造方法
JP3169919B2 (ja) * 1998-12-21 2001-05-28 九州日本電気株式会社 ボールグリッドアレイ型半導体装置及びその製造方法
JP2000195984A (ja) * 1998-12-24 2000-07-14 Shinko Electric Ind Co Ltd 半導体装置用キャリア基板及びその製造方法及び半導体装置及びその製造方法
KR100379835B1 (ko) * 1998-12-31 2003-06-19 앰코 테크놀로지 코리아 주식회사 반도체패키지및그제조방법
JP4362163B2 (ja) * 1999-04-06 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
TW471145B (en) * 1999-06-21 2002-01-01 Noge Electric Ind Co Ltd Package for resin packaging and substrate for terminal formation
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
JP2001068586A (ja) * 1999-08-25 2001-03-16 Fujitsu Ltd 半導体装置
US6451627B1 (en) 1999-09-07 2002-09-17 Motorola, Inc. Semiconductor device and process for manufacturing and packaging a semiconductor device
JP3691993B2 (ja) 1999-10-01 2005-09-07 新光電気工業株式会社 半導体装置及びその製造方法並びにキャリア基板及びその製造方法
TW429494B (en) * 1999-11-08 2001-04-11 Siliconware Precision Industries Co Ltd Quad flat non-leaded package
US6342730B1 (en) * 2000-01-28 2002-01-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
DE10004410A1 (de) * 2000-02-02 2001-08-16 Infineon Technologies Ag Halbleiterbauelement mit an der Unterseite befindlichen Kontakten und Verfahren zur Herstellung
US6238952B1 (en) 2000-02-29 2001-05-29 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
WO2001067513A1 (fr) 2000-03-09 2001-09-13 Fujitsu Limited Dispositif a semi-conducteurs, araignee de connexions, et procedes de fabrication correspondants
US6452268B1 (en) 2000-04-26 2002-09-17 Siliconware Precision Industries Co., Ltd. Integrated circuit package configuration having an encapsulating body with a flanged portion and an encapsulating mold for molding the encapsulating body
WO2001093327A1 (en) * 2000-06-02 2001-12-06 Tyco Electronics Amp Gmbh Semiconductor component, electrically conductive structure therefor, and process for production thereof
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP2002076831A (ja) * 2000-08-28 2002-03-15 Nec Corp リードフレームおよびそれを使用するｓａｗフィルタ
DE10047135B4 (de) * 2000-09-22 2006-08-24 Infineon Technologies Ag Verfahren zum Herstellen eines Kunststoff umhüllten Bauelementes und Kunststoff umhülltes Bauelement
SG112799A1 (en) 2000-10-09 2005-07-28 St Assembly Test Services Ltd Leaded semiconductor packages and method of trimming and singulating such packages
US6686258B2 (en) 2000-11-02 2004-02-03 St Assembly Test Services Ltd. Method of trimming and singulating leaded semiconductor packages
DE10059178C2 (de) * 2000-11-29 2002-11-07 Siemens Production & Logistics Verfahren zur Herstellung von Halbleitermodulen sowie nach dem Verfahren hergestelltes Modul
US6414521B1 (en) * 2001-02-01 2002-07-02 Lattice Semiconductor Corp. Sense amplifier systems and methods
JP3718131B2 (ja) * 2001-03-16 2005-11-16 松下電器産業株式会社 高周波モジュールおよびその製造方法
JP4014912B2 (ja) * 2001-09-28 2007-11-28 株式会社ルネサステクノロジ 半導体装置
DE10151941A1 (de) * 2001-10-22 2003-01-02 Infineon Technologies Ag Chipmodul und Chipkarte oder Speicherkarte
DE10151940A1 (de) * 2001-10-22 2003-02-13 Infineon Technologies Ag Chipkarte und Inlay für Chipkarte
US7202556B2 (en) * 2001-12-20 2007-04-10 Micron Technology, Inc. Semiconductor package having substrate with multi-layer metal bumps
JP2003224239A (ja) * 2002-01-29 2003-08-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
JP2003318358A (ja) * 2002-04-24 2003-11-07 Mitsubishi Electric Corp 半導体メモリモジュール
JP2004103860A (ja) * 2002-09-10 2004-04-02 Fujitsu Ltd 半導体装置、カメラモジュール及びその製造方法
US20040257193A1 (en) * 2002-10-18 2004-12-23 Shipley Company, L.L.C. Resistive material
US20040084508A1 (en) * 2002-10-30 2004-05-06 Advanpack Solutions Pte. Ltd. Method for constraining the spread of solder during reflow for preplated high wettability lead frame flip chip assembly
JP3897704B2 (ja) * 2003-01-16 2007-03-28 松下電器産業株式会社 リードフレーム
US7423340B2 (en) * 2003-01-21 2008-09-09 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US20050184368A1 (en) * 2003-01-21 2005-08-25 Huang Chien P. Semiconductor package free of substrate and fabrication method thereof
US7271493B2 (en) * 2003-01-21 2007-09-18 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US20050194665A1 (en) * 2003-01-21 2005-09-08 Huang Chien P. Semiconductor package free of substrate and fabrication method thereof
TWI241000B (en) * 2003-01-21 2005-10-01 Siliconware Precision Industries Co Ltd Semiconductor package and fabricating method thereof
US7342318B2 (en) * 2003-01-21 2008-03-11 Siliconware Precision Industries Co., Ltd. Semiconductor package free of substrate and fabrication method thereof
US7425759B1 (en) * 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US6894382B1 (en) * 2004-01-08 2005-05-17 International Business Machines Corporation Optimized electronic package
JP4885426B2 (ja) * 2004-03-12 2012-02-29 ルネサスエレクトロニクス株式会社 半導体記憶装置、半導体装置及びその製造方法
TWI235440B (en) * 2004-03-31 2005-07-01 Advanced Semiconductor Eng Method for making leadless semiconductor package
JP2005314749A (ja) * 2004-04-28 2005-11-10 Shinei Hitec:Kk 電子部品及びその表面処理方法
US7371459B2 (en) 2004-09-03 2008-05-13 Tyco Electronics Corporation Electrical devices having an oxygen barrier coating
TWI247367B (en) 2004-12-02 2006-01-11 Siliconware Precision Industries Co Ltd Semiconductor package free of carrier and fabrication method thereof
US7245024B2 (en) * 2005-01-21 2007-07-17 Delphi Technologies, Inc. Electronic assembly with reduced leakage current
US7271496B2 (en) * 2005-02-04 2007-09-18 Stats Chippac Ltd. Integrated circuit package-in-package system
KR100738730B1 (ko) 2005-03-16 2007-07-12 야마하 가부시키가이샤 반도체 장치의 제조방법 및 반도체 장치
US7439100B2 (en) * 2005-08-18 2008-10-21 Semiconductor Components Industries, L.L.C. Encapsulated chip scale package having flip-chip on lead frame structure and method
US7919717B2 (en) * 2005-08-19 2011-04-05 Honeywell International Inc. Three-dimensional printed circuit board
US20070132075A1 (en) * 2005-12-12 2007-06-14 Mutsumi Masumoto Structure and method for thin single or multichip semiconductor QFN packages
US20070216033A1 (en) * 2006-03-20 2007-09-20 Corisis David J Carrierless chip package for integrated circuit devices, and methods of making same
US7656173B1 (en) 2006-04-27 2010-02-02 Utac Thai Limited Strip socket having a recessed portions in the base to accept bottom surface of packaged semiconductor devices mounted on a leadframe for testing and burn-in
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8492906B2 (en) * 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8487451B2 (en) * 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
WO2007127202A1 (en) * 2006-04-28 2007-11-08 Sandisk Corporation Molded sip package with reinforced solder columns
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US7714453B2 (en) * 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US20070278629A1 (en) * 2006-06-06 2007-12-06 International Business Machines Corporation Method and structure for improving the reliability of leadframe integrated circuit packages
US20080073757A1 (en) * 2006-09-25 2008-03-27 Steven Alfred Kummerl Semiconductor dies and methods and apparatus to mold lock a semiconductor die
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
TWI611565B (zh) * 2006-09-29 2018-01-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8137417B2 (en) 2006-09-29 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Peeling apparatus and manufacturing apparatus of semiconductor device
US8304874B2 (en) * 2006-12-09 2012-11-06 Stats Chippac Ltd. Stackable integrated circuit package system
US7635913B2 (en) * 2006-12-09 2009-12-22 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US9711343B1 (en) 2006-12-14 2017-07-18 Utac Thai Limited Molded leadframe substrate semiconductor package
CN100433322C (zh) * 2006-12-25 2008-11-12 南通大学 一种无引线集成电路芯片封装
SG147330A1 (en) 2007-04-19 2008-11-28 Micron Technology Inc Semiconductor workpiece carriers and methods for processing semiconductor workpieces
CN101335217B (zh) * 2007-06-29 2010-10-13 矽品精密工业股份有限公司 半导体封装件及其制法
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US7948066B2 (en) * 2007-12-26 2011-05-24 Stats Chippac Ltd. Integrated circuit package system with lead locking structure
US7872345B2 (en) * 2008-03-26 2011-01-18 Stats Chippac Ltd. Integrated circuit package system with rigid locking lead
US8063470B1 (en) 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US7977779B2 (en) * 2008-06-10 2011-07-12 Stats Chippac Ltd. Mountable integrated circuit package-in-package system
US8283209B2 (en) 2008-06-10 2012-10-09 Stats Chippac, Ltd. Semiconductor device and method of forming PiP with inner known good die interconnected with conductive bumps
US9177898B2 (en) * 2008-06-25 2015-11-03 Stats Chippac Ltd. Integrated circuit package system with locking terminal
US8455988B2 (en) * 2008-07-07 2013-06-04 Stats Chippac Ltd. Integrated circuit package system with bumped lead and nonbumped lead
US7944043B1 (en) * 2008-07-08 2011-05-17 Amkor Technology, Inc. Semiconductor device having improved contact interface reliability and method therefor
US8134242B2 (en) * 2008-08-04 2012-03-13 Stats Chippac Ltd. Integrated circuit package system with concave terminal
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US8039311B2 (en) * 2008-09-05 2011-10-18 Stats Chippac Ltd. Leadless semiconductor chip carrier system
US7812449B2 (en) * 2008-09-09 2010-10-12 Stats Chippac Ltd. Integrated circuit package system with redistribution layer
US8652881B2 (en) * 2008-09-22 2014-02-18 Stats Chippac Ltd. Integrated circuit package system with anti-peel contact pads
US8106502B2 (en) * 2008-11-17 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with plated pad and method of manufacture thereof
US20100123230A1 (en) * 2008-11-20 2010-05-20 Frederick Rodriguez Dahilig Integrated circuit packaging system having bumped lead and method of manufacture thereof
US8334764B1 (en) 2008-12-17 2012-12-18 Utac Thai Limited Method and apparatus to prevent double semiconductor units in test socket
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
US8810015B2 (en) * 2009-06-14 2014-08-19 STAT ChipPAC Ltd. Integrated circuit packaging system with high lead count and method of manufacture thereof
US9449900B2 (en) * 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US8803300B2 (en) * 2009-10-01 2014-08-12 Stats Chippac Ltd. Integrated circuit packaging system with protective coating and method of manufacture thereof
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US9240526B2 (en) 2010-04-23 2016-01-19 Cree, Inc. Solid state light emitting diode packages with leadframes and ceramic material
US9006031B2 (en) * 2011-06-23 2015-04-14 Stats Chippac, Ltd. Semiconductor device and method of forming EWLB package with standoff conductive layer over encapsulant bumps
US8847370B2 (en) * 2011-10-10 2014-09-30 Texas Instruments Incorporated Exposed die package that helps protect the exposed die from damage
TWI446501B (zh) 2012-01-20 2014-07-21 矽品精密工業股份有限公司 承載板、半導體封裝件及其製法
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US9449905B2 (en) 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9006034B1 (en) 2012-06-11 2015-04-14 Utac Thai Limited Post-mold for semiconductor package having exposed traces
TWI642094B (zh) 2013-08-06 2018-11-21 半導體能源研究所股份有限公司 剝離方法
TWI663722B (zh) 2013-09-06 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 發光裝置以及發光裝置的製造方法
US9937698B2 (en) 2013-11-06 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Peeling method and light-emitting device
US10242953B1 (en) 2015-05-27 2019-03-26 Utac Headquarters PTE. Ltd Semiconductor package with plated metal shielding and a method thereof
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US9799829B2 (en) 2014-07-25 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Separation method, light-emitting device, module, and electronic device
US20160104688A1 (en) * 2014-10-09 2016-04-14 International Rectifier Corporation Robust and Reliable Power Semiconductor Package
US9805955B1 (en) 2015-11-10 2017-10-31 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
CN106910519B (zh) * 2015-12-31 2022-12-16 中山市江波龙电子有限公司 一种固态硬盘存储模块及固态硬盘
US10259207B2 (en) 2016-01-26 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Method for forming separation starting point and separation method
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US10242926B2 (en) * 2016-06-29 2019-03-26 Alpha And Omega Semiconductor (Cayman) Ltd. Wafer level chip scale package structure and manufacturing method thereof
US10748830B2 (en) * 2016-09-20 2020-08-18 Mitsubishi Electric Corporation Semiconductor device
US20180190575A1 (en) * 2017-01-05 2018-07-05 Stmicroelectronics, Inc. Leadframe with lead protruding from the package
CN109967747B (zh) * 2019-04-03 2021-02-19 深圳第三代半导体研究院 一种多层金属膜及其制备方法
US10849235B1 (en) * 2020-05-20 2020-11-24 Tactotek Oy Method of manufacture of a structure and structure

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5947749A (ja) * 1982-09-10 1984-03-17 Hitachi Ltd レジンパツケ−ジ型半導体装置
JPS59208756A (ja) * 1983-05-12 1984-11-27 Sony Corp 半導体装置のパツケ−ジの製造方法
JPH0244146B2 (ja) * 1983-05-18 1990-10-02 Nippon Erekutoropureiteingu Enjinyaazu Kk Tsumikasanejotainotanzakujometsukibutsunobunrisochi
JPS6086851A (ja) * 1983-10-19 1985-05-16 Nec Corp 樹脂封止型半導体装置
JPS61135131A (ja) * 1984-12-06 1986-06-23 Nec Corp 樹脂封止型半導体装置
US4635356A (en) * 1984-12-28 1987-01-13 Kabushiki Kaisha Toshiba Method of manufacturing a circuit module
JPS61237454A (ja) * 1985-04-15 1986-10-22 Toshiba Corp 電子部品
JPH0325410Y2 (ko) * 1985-08-10 1991-06-03
JPH01125941A (ja) * 1987-11-11 1989-05-18 Mitsubishi Electric Corp 半導体装置のリードフレーム
JP2571944B2 (ja) 1987-11-25 1997-01-16 京セラ株式会社 チップキャリア
JPH01161724A (ja) * 1987-12-18 1989-06-26 Citizen Watch Co Ltd 表面実装用半導体装置の製造方法
JPH01179334A (ja) * 1988-01-05 1989-07-17 Citizen Watch Co Ltd 半導体素子の実装方法
JP2661196B2 (ja) * 1988-10-21 1997-10-08 松下電器産業株式会社 集積回路装置とその製造方法およびそれを用いたｉｃカード
US4935797A (en) * 1988-10-31 1990-06-19 International Business Machines Corporation Heterojunction bipolar transistors
JP2738568B2 (ja) * 1989-09-06 1998-04-08 新光電気工業株式会社 半導体チップモジュール
JP2840316B2 (ja) * 1989-09-06 1998-12-24 新光電気工業株式会社 半導体装置およびその製造方法
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH03178152A (ja) * 1989-12-06 1991-08-02 Sony Chem Corp モールドｉｃおよびその製造方法
CA2034703A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
JPH03240260A (ja) 1990-02-19 1991-10-25 Matsushita Electric Ind Co Ltd 集積回路装置の製造方法
JPH0770806B2 (ja) * 1990-08-22 1995-07-31 株式会社エーユーイー研究所 超音波溶着による電子回路およびその製造方法
EP0537982A2 (en) * 1991-10-14 1993-04-21 Fujitsu Limited Semiconductor device having improved leads
JPH05129473A (ja) * 1991-11-06 1993-05-25 Sony Corp 樹脂封止表面実装型半導体装置
JPH05218509A (ja) * 1992-01-30 1993-08-27 New Japan Radio Co Ltd 光半導体装置
JPH05251455A (ja) * 1992-03-04 1993-09-28 Toshiba Corp 半導体装置
FR2691836B1 (fr) * 1992-05-27 1997-04-30 Ela Medical Sa Procede de fabrication d'un dispositif a semi-conducteurs comportant au moins une puce et dispositif correspondant.
JP3259377B2 (ja) * 1992-11-06 2002-02-25 ソニー株式会社 半導体装置
US5521427A (en) * 1992-12-18 1996-05-28 Lsi Logic Corporation Printed wiring board mounted semiconductor device having leadframe with alignment feature
JPH06209054A (ja) * 1993-01-08 1994-07-26 Mitsubishi Electric Corp 半導体装置
JPH06310563A (ja) * 1993-01-20 1994-11-04 Toshiba Corp 半導体装置および半導体装置の製造方法
US5355283A (en) * 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
JPH0758161A (ja) * 1993-08-10 1995-03-03 Nippon Steel Corp フィルムキャリヤ及びこのフィルムキャリヤを用いた半導体装置
FR2709020B1 (fr) * 1993-08-13 1995-09-08 Thomson Csf Procédé d'interconnexion de pastilles semi-conductrices en trois dimensions, et composant en résultant.
DE69426347T2 (de) * 1993-09-29 2001-05-17 Matsushita Electric Ind Co Ltd Verfahren zum Montieren einer Halbleiteranordnung auf einer Schaltungsplatte und eine Schaltungsplatte mit einer Halbleiteranordnung darauf
JPH07161746A (ja) * 1993-12-07 1995-06-23 Fujitsu Ltd 半導体装置及びその製造方法
US5410451A (en) * 1993-12-20 1995-04-25 Lsi Logic Corporation Location and standoff pins for chip on tape
JP3250900B2 (ja) * 1994-02-14 2002-01-28 富士通株式会社 半導体装置及びその製造方法及びリードフレーム
JPH07235618A (ja) * 1994-02-25 1995-09-05 Mitsui Toatsu Chem Inc 多端子半導体パッケージ
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
JP3361881B2 (ja) * 1994-04-28 2003-01-07 株式会社東芝 半導体装置とその製造方法
JPH07307409A (ja) * 1994-05-12 1995-11-21 Fujitsu Ltd 半導体装置及びその製造方法
US5523628A (en) * 1994-08-05 1996-06-04 Hughes Aircraft Company Apparatus and method for protecting metal bumped integrated circuit chips during processing and for providing mechanical support to interconnected chips
JP3233535B2 (ja) * 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
EP0971405A3 (de) * 1994-09-23 2000-05-10 Siemens S.A. Verfahren zur Herstellung eines Substrates für ein Polymer Stud Grid Array
US5581122A (en) * 1994-10-25 1996-12-03 Industrial Technology Research Institute Packaging assembly with consolidated common voltage connections for integrated circuits
US5567984A (en) * 1994-12-08 1996-10-22 International Business Machines Corporation Process for fabricating an electronic circuit package
KR100349896B1 (ko) * 1994-12-28 2002-12-26 삼성에스디아이 주식회사 집적회로칩의실장구조체및그실장방법
US5633535A (en) * 1995-01-27 1997-05-27 Chao; Clinton C. Spacing control in electronic device assemblies
JP3863213B2 (ja) * 1996-03-27 2006-12-27 株式会社ルネサステクノロジ 半導体装置
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer

Also Published As

Publication number Publication date
EP0773584B1 (en) 2015-04-15
US7144754B2 (en) 2006-12-05
US6072239A (en) 2000-06-06
US6856017B2 (en) 2005-02-15
CN1307698C (zh) 2007-03-28
US20040219719A1 (en) 2004-11-04
US20030006503A1 (en) 2003-01-09
KR970030728A (ko) 1997-06-26
EP1291911A1 (en) 2003-03-12
EP1284501A1 (en) 2003-02-19
CN1152797A (zh) 1997-06-25
EP1261026A1 (en) 2002-11-27
TW348306B (en) 1998-12-21
EP0773584A3 (en) 2000-02-02
CN1215537C (zh) 2005-08-17
EP1284502A1 (en) 2003-02-19
CN1549317A (zh) 2004-11-24
EP0773584A2 (en) 1997-05-14

Similar Documents

Publication Publication Date Title
KR100212403B1 (ko) 수지패키지를 갖는 장치 및 그 제조방법
US6329711B1 (en) Semiconductor device and mounting structure
US6573121B2 (en) Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US5900676A (en) Semiconductor device package structure having column leads and a method for production thereof
US5939779A (en) Bottom lead semiconductor chip stack package
US4974057A (en) Semiconductor device package with circuit board and resin
JP3176542B2 (ja) 半導体装置及びその製造方法
US6177718B1 (en) Resin-sealed semiconductor device
US6806560B2 (en) Semiconductor device and method for fabricating same
JP5271949B2 (ja) 半導体装置
EP1137066A2 (en) Semiconductor device and process of production of same
JP2000294719A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
KR100240748B1 (ko) 기판을 갖는 반도체 칩 패키지와 그 제조 방법 및 그를 이용한적층 패키지
EP0874400A1 (en) Semiconductor device
JP2000307045A (ja) リードフレームおよびそれを用いた樹脂封止型半導体装置の製造方法
JP2015073120A (ja) 半導体装置の製造方法
JP3129169B2 (ja) 半導体装置及びその製造方法
JP2956659B2 (ja) 半導体装置およびそのリードフレーム
US6429517B1 (en) Semiconductor device and fabrication method thereof
JP4038021B2 (ja) 半導体装置の製造方法
JPH0917910A (ja) 半導体装置及びその製造方法、検査方法、実装基板
KR950014120B1 (ko) 반도체 패키지의 제조방법
KR100277882B1 (ko) 고집적회로 반도체 패키지 스택 및 그 제조방법
JPH07326690A (ja) 半導体装置用パッケージおよび半導体装置
JPS59121959A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 18

EXPY Expiration of term