JPS59121959A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS59121959A JPS59121959A JP22868182A JP22868182A JPS59121959A JP S59121959 A JPS59121959 A JP S59121959A JP 22868182 A JP22868182 A JP 22868182A JP 22868182 A JP22868182 A JP 22868182A JP S59121959 A JPS59121959 A JP S59121959A
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はりピーテッドインライン（ＲＩ’Ｔ）型のパッ
ケージに係り、特にリードフレームに載置された半導体
チップ、ワイヤ、内リード部等の全面を樹脂により封止
するようにモールディングを施された半導体装置とその
製造方法に関する。
ケージに係り、特にリードフレームに載置された半導体
チップ、ワイヤ、内リード部等の全面を樹脂により封止
するようにモールディングを施された半導体装置とその
製造方法に関する。
（２）技術の背景
近年、半導体装置自体の集積度の向上とともに実装密度
や実装の信頼性等の改善にも注目が集まり、また半導体
装置の発達に伴う低価格化により半導体チップコストを
越えるパッケージコストの出現等により、ＩＣパンケー
ジに対する関心は一層高まっている。
や実装の信頼性等の改善にも注目が集まり、また半導体
装置の発達に伴う低価格化により半導体チップコストを
越えるパッケージコストの出現等により、ＩＣパンケー
ジに対する関心は一層高まっている。
なお、一般にＩＣの外容器はパッケージと称するが単に
外装に留まらず、例えば絶縁保護やＬＳＩ等での放熱効
果等の機能も具備するものである。
外装に留まらず、例えば絶縁保護やＬＳＩ等での放熱効
果等の機能も具備するものである。
（３）従来技術と問題点
所定の各装置への実装性を高めるうえで例えばパッケー
ジの形状や外部リードの間隔、長さ等は大きな要因を形
成している。半導体集積回路を収納スるＩＣパンケージ
の一つとしてパ・ノケージ部下面からほぼ鉛直下方に複
数の外部リードビンが導出されるＲＩＴ形がある。
ジの形状や外部リードの間隔、長さ等は大きな要因を形
成している。半導体集積回路を収納スるＩＣパンケージ
の一つとしてパ・ノケージ部下面からほぼ鉛直下方に複
数の外部リードビンが導出されるＲＩＴ形がある。
第１図（ａ）乃至（Ｃ）は各々従来のＲＩＴ形の半導体
パンケージの平面図、裏面図、側面図をそれぞれ示す。
パンケージの平面図、裏面図、側面図をそれぞれ示す。
同図において、例えばセラミ・ツクにて形成されるパン
ケージベース部１上のダイス用ステージ部２にチップ部
３が固定されており、ワイヤ４を介して内リード部５が
チップ部３の電極と接続されている。そして、足状に伸
びた内リード部５をなす個所の一部に一致してパ・ノケ
ージベース部１に孔６が複数設けられており、孔６に挿
入されて内リード部５とつながっている外リードピン部
７を介して他との電気的接続を図ることが可能となって
いる。またパッケージベース部１の上側にキャップ部（
回路）が設けられて外との不必要な電気的接触を阻止し
ている。この様なＲ１，Ｔ形はＤＩＴ形と比べ入出力ピ
ン数も多くとれ、多ビンパッケージの小型化に通してい
る。
ケージベース部１上のダイス用ステージ部２にチップ部
３が固定されており、ワイヤ４を介して内リード部５が
チップ部３の電極と接続されている。そして、足状に伸
びた内リード部５をなす個所の一部に一致してパ・ノケ
ージベース部１に孔６が複数設けられており、孔６に挿
入されて内リード部５とつながっている外リードピン部
７を介して他との電気的接続を図ることが可能となって
いる。またパッケージベース部１の上側にキャップ部（
回路）が設けられて外との不必要な電気的接触を阻止し
ている。この様なＲ１，Ｔ形はＤＩＴ形と比べ入出力ピ
ン数も多くとれ、多ビンパッケージの小型化に通してい
る。
しかしながら、この従来のＲＩＴＩＣパンケージセラミ
ックよりつくられるパッケージベース部１の上に内リー
ドを配設し、多数の外リードピン７をパンケージベース
部１を雪道して設け、パンケージベース部１°の上面に
キャンプ部を設けるという工程を各半導体装置ごとに遂
−行わねばならず、製造工程に時間がかかっていた。す
なわちセラミックよりバソう゛−ジベース部１を構成し
たものは、コストがかかるので量産化に難点があった。
ックよりつくられるパッケージベース部１の上に内リー
ドを配設し、多数の外リードピン７をパンケージベース
部１を雪道して設け、パンケージベース部１°の上面に
キャンプ部を設けるという工程を各半導体装置ごとに遂
−行わねばならず、製造工程に時間がかかっていた。す
なわちセラミックよりバソう゛−ジベース部１を構成し
たものは、コストがかかるので量産化に難点があった。
また、チップ部３と内リード部５とワイヤ４による接続
に際し、例えばワイヤボンディング時に発生するストレ
スがワイヤに加わるためにワイヤがステージ部２にショ
ートして、電気的障害が発生する場合が起きていた。こ
の障害は例えばチップの一辺の長さに対して、ワイヤの
長さが長いほど発生する割合が大きいという欠点があっ
た。
に際し、例えばワイヤボンディング時に発生するストレ
スがワイヤに加わるためにワイヤがステージ部２にショ
ートして、電気的障害が発生する場合が起きていた。こ
の障害は例えばチップの一辺の長さに対して、ワイヤの
長さが長いほど発生する割合が大きいという欠点があっ
た。
（４）発明の目的
そして本発明の目的は、半導体チップ部、ワーイヤ、内
す−ド部等をプラスティックにより封止し、また内リー
ド部にあらかじめ島状の部分を形成して外リード部を前
記島状の部分に接着して一体化してなる信頼性の高いし
かも低コストの半導体装置及びその製造方法を提供する
ことにある。
す−ド部等をプラスティックにより封止し、また内リー
ド部にあらかじめ島状の部分を形成して外リード部を前
記島状の部分に接着して一体化してなる信頼性の高いし
かも低コストの半導体装置及びその製造方法を提供する
ことにある。
（５）発明の構成
本発明は半導体チップ及びその電極に電気的に接続され
た複数の内リードが樹脂封止されて成る、 第一の基
体と、複数の外リードピンが配設され、前記第一の基体
に対向して結合された第２の基体とを具備し、前記内リ
ードと前記外リードピンが接触する様に、前記内リード
は部分的に樹脂から表出し、前記外リードピンは前記第
２の基体の両面に突出していることを特徴とする半導体
装置を提供することによって達成される。
た複数の内リードが樹脂封止されて成る、 第一の基
体と、複数の外リードピンが配設され、前記第一の基体
に対向して結合された第２の基体とを具備し、前記内リ
ードと前記外リードピンが接触する様に、前記内リード
は部分的に樹脂から表出し、前記外リードピンは前記第
２の基体の両面に突出していることを特徴とする半導体
装置を提供することによって達成される。
（６）発明の実施例
以下本発明を用いた実施例について図面と共に説明する
。
。
第２図は本発明にかかる半導体装置に使用するリードフ
レームの平面図、第３図（ａ）乃至Ｉｆ）は本発明を用
いた一実施例についての製造工程を説明するための斜視
図である。図中８は、ステージ部、９はクイバー、１０
はスプロケット穴、１１はリードフレーム、Ｉ２は内リ
ード、１３はランドである。
レームの平面図、第３図（ａ）乃至Ｉｆ）は本発明を用
いた一実施例についての製造工程を説明するための斜視
図である。図中８は、ステージ部、９はクイバー、１０
はスプロケット穴、１１はリードフレーム、Ｉ２は内リ
ード、１３はランドである。
尚、第１図と同一部分には同一符号を付して重複説明は
避ける。
避ける。
本実施例においては、第２図示す様な、内リード部を構
成するための多連リードフレーム１１を使用する。かか
るリードフレーム１１は、例えばＦｅとＮｉの合金であ
る４２ａｌｌｏｙ等にて形成する。
成するための多連リードフレーム１１を使用する。かか
るリードフレーム１１は、例えばＦｅとＮｉの合金であ
る４２ａｌｌｏｙ等にて形成する。
尚、これは所定の型でプレスして打ち抜いて形成しても
、またエツチングで形成してもよい。このとき、多連リ
ードフレーム １１の足部分は内リード１２の途中に幅
広のランド１３を有するように形成する。
、またエツチングで形成してもよい。このとき、多連リ
ードフレーム １１の足部分は内リード１２の途中に幅
広のランド１３を有するように形成する。
以下第３図により、本実施例の製造工程を説明する。ま
ず、リードフレーム１１のチップ用ステージ部２に例え
ば ＡｇペーストまたはＡｕ等により半導体チンプ３を
付ける。（第３図（ａ））更に内リー ド部１２の先端
と半導体チップ３のパッド部との電気的接続を図るため
にワイヤ４をボンディングする。尚、ワイヤとして例え
ばへ又線の場合には超音波等により接続を行ったり、ま
た例えばＡｕ線の場合にはネイルヘッドにより熱圧着に
て接続を図る。（第３図（ｂ））次に半導体チップ３．
内リード１２．ワイヤ４とを一体に例えばエポキシ樹脂
によって封止し、半導体パ、７ケージ本体を構成する樹
脂封止部つまりモールディング部１４を形成する。この
とき外リード１６との電気接続を行うために樹脂は、内
リード１２の各ランド１３の裏面を被覆しないようにす
る。（第３図（Ｃ））そしてモールディング部１４から
外側にはみ出した不要なリードフレーム部１１の部分を
切断除去して整形を行う（第３図（ｄ））尚、第３図（
ｄｌはモールディング部の断面図である。
ず、リードフレーム１１のチップ用ステージ部２に例え
ば ＡｇペーストまたはＡｕ等により半導体チンプ３を
付ける。（第３図（ａ））更に内リー ド部１２の先端
と半導体チップ３のパッド部との電気的接続を図るため
にワイヤ４をボンディングする。尚、ワイヤとして例え
ばへ又線の場合には超音波等により接続を行ったり、ま
た例えばＡｕ線の場合にはネイルヘッドにより熱圧着に
て接続を図る。（第３図（ｂ））次に半導体チップ３．
内リード１２．ワイヤ４とを一体に例えばエポキシ樹脂
によって封止し、半導体パ、７ケージ本体を構成する樹
脂封止部つまりモールディング部１４を形成する。この
とき外リード１６との電気接続を行うために樹脂は、内
リード１２の各ランド１３の裏面を被覆しないようにす
る。（第３図（Ｃ））そしてモールディング部１４から
外側にはみ出した不要なリードフレーム部１１の部分を
切断除去して整形を行う（第３図（ｄ））尚、第３図（
ｄｌはモールディング部の断面図である。
次に、例えば樹脂よりなる外リード用支持部材１５に凋
リード１６を直交するように貫通して形成する。（第３
図（ｅ）） そして、モールディング部１４のランド１３と外リード
用支持部材１５の外リードピン１６とが接着するように
配設し、最後にバンド１７を締めつけてモールディング
部１４と外リードピン用支持部材 １５とを一体化する
。以上によってチップ部は外リード部まで電気的接続は
完了したことになる。（第３図（ｆ）） 第４図（ａｌには、第３図ｉｆ）に示した本発明にかか
る半導体装置の一実施例の断面図を示す。モールディン
グ部１４の外リードピン１６に対応する部分には貫通孔
１８が形成されてもよい。これは、第５図に拡大して示
すように、外リードピン１６をモ−ルディング部１４に
押圧したとき、ランド１３を貫通孔１８内に窪み込むこ
とを可能とするためである。尚、リードフレーム１１及
び外り一ドピンの表面は１６ともに金（Ａｕ）または錫
（Ｓ ｎ）または鉛／錫（Ｐｂ／Ｓｎ）よりメッキされ
ている。また、外リード１６とリードフレーム１１のラ
ンド１３とはハンダ付けによって複数の組が一度に接着
できるので、製造工程の高速化が図れる。
リード１６を直交するように貫通して形成する。（第３
図（ｅ）） そして、モールディング部１４のランド１３と外リード
用支持部材１５の外リードピン１６とが接着するように
配設し、最後にバンド１７を締めつけてモールディング
部１４と外リードピン用支持部材 １５とを一体化する
。以上によってチップ部は外リード部まで電気的接続は
完了したことになる。（第３図（ｆ）） 第４図（ａｌには、第３図ｉｆ）に示した本発明にかか
る半導体装置の一実施例の断面図を示す。モールディン
グ部１４の外リードピン１６に対応する部分には貫通孔
１８が形成されてもよい。これは、第５図に拡大して示
すように、外リードピン１６をモ−ルディング部１４に
押圧したとき、ランド１３を貫通孔１８内に窪み込むこ
とを可能とするためである。尚、リードフレーム１１及
び外り一ドピンの表面は１６ともに金（Ａｕ）または錫
（Ｓ ｎ）または鉛／錫（Ｐｂ／Ｓｎ）よりメッキされ
ている。また、外リード１６とリードフレーム１１のラ
ンド１３とはハンダ付けによって複数の組が一度に接着
できるので、製造工程の高速化が図れる。
第４図（ａ）において樹脂封止はリードフレーム１１の
上面全体と、下面の中心部つまり半導体チップ３の下部
とを一体化するように行われている。
上面全体と、下面の中心部つまり半導体チップ３の下部
とを一体化するように行われている。
第４図（ｂｌ、 （Ｃ）には第３図ｔｅｌに示した外リ
ード用支持部材１５の断面及び裏面を示す。この外リー
ド用支持材１５の中央部は 半導体チンプ３の下部のモ
ールディング部１４を収納するために中空に構成する。
ード用支持部材１５の断面及び裏面を示す。この外リー
ド用支持材１５の中央部は 半導体チンプ３の下部のモ
ールディング部１４を収納するために中空に構成する。
第６図（ａｌ乃至（Ｃ）は本発明の他の一実施例を示す
図であり、（ａ）は全体の断面図（ｂ）は支持部材部の
断面図（Ｃ１はその裏面の図である。同図において第４
図と同一部分には同一符号を付して重複説明は略す。
この実施例においては、リードフレーム１１の下面全体
も、上面全体と一体的に樹脂封止して、モールディング
部１４を形成する。ここではモールディング部１４の貫
通孔１８はリードフレーム１１の下部に形成し、この貫
通孔工８には外リードピン１６が挿入されてハンダ付け
される。
図であり、（ａ）は全体の断面図（ｂ）は支持部材部の
断面図（Ｃ１はその裏面の図である。同図において第４
図と同一部分には同一符号を付して重複説明は略す。
この実施例においては、リードフレーム１１の下面全体
も、上面全体と一体的に樹脂封止して、モールディング
部１４を形成する。ここではモールディング部１４の貫
通孔１８はリードフレーム１１の下部に形成し、この貫
通孔工８には外リードピン１６が挿入されてハンダ付け
される。
外リード用支持部材１５は中空部のない平板状に構成さ
れる。
れる。
また製造工程しては、第３図とほぼ同じ方法で可能であ
る。
る。
（７）発明の効果
以上、本発明を用いると、ＲＩＴのパンケージ製造に際
してプラスティック等の樹脂を金型に流し込んで形成す
ることにより、多連リードフレームに載置された複数間
の半導体チップに対応する複数個の半導体パンケージを
同時に構成できるので、容易に量産化が可能でまたコス
トダウンも図ることが可能である。また更に、チ・ノブ
部、ワイヤ、内リード部のパッケージに際し一度に樹脂
を充填して封止するために不必要なショートや断線も阻
止でき、また振動にも強いため信頼性は飛躍的に向上し
幅広い分野への応用が可能となる。
してプラスティック等の樹脂を金型に流し込んで形成す
ることにより、多連リードフレームに載置された複数間
の半導体チップに対応する複数個の半導体パンケージを
同時に構成できるので、容易に量産化が可能でまたコス
トダウンも図ることが可能である。また更に、チ・ノブ
部、ワイヤ、内リード部のパッケージに際し一度に樹脂
を充填して封止するために不必要なショートや断線も阻
止でき、また振動にも強いため信頼性は飛躍的に向上し
幅広い分野への応用が可能となる。
第１図（ａｌ乃至（ｃ＋は従来用いられている半導体パ
ッケージの平面図、裏面図、側面図、第２図は、本発明
にかかるリードフレームの平面図、第３図（ａｌ乃至げ
）は本発明の製造工程を説明する斜視図、第４図（ａｌ
、 （ｂ）は第３図に示す本発明の一実施例のそれぞれ
断面図、同図（Ｃ１は裏面図、第５図は第３図の実施例
におけるモールディング部と外リードピン支持部材との
部分拡大図、第６図（ａｌ、 （ｂｌは本発明の他の実
施例の断面図、同図（Ｃ）は裏面図である。 １・・・パンケージヘース部、 ２・・・ダイス用ステ
ージ、 ３・・・半導体チップ、 ４・・・ワイヤ、
５・・・内リード部、 ６．１８゜・・・貫通孔、
７・・・外リードピン部、１１・・・リードフレーム、
１２・・・内り−ド、 １３・・・ランド、
１４・・・モールディング部、 １５・・・外リード
用支持部材、１６・・・外リードピン、 １７・・・
クリ・ノブ。 算 １ （１２） （Ｃ） （ｂ） 竿 ３ 口 非 ３ 図 第 ４ 口 等 ５ 圀 ｉ４ 、θ
ッケージの平面図、裏面図、側面図、第２図は、本発明
にかかるリードフレームの平面図、第３図（ａｌ乃至げ
）は本発明の製造工程を説明する斜視図、第４図（ａｌ
、 （ｂ）は第３図に示す本発明の一実施例のそれぞれ
断面図、同図（Ｃ１は裏面図、第５図は第３図の実施例
におけるモールディング部と外リードピン支持部材との
部分拡大図、第６図（ａｌ、 （ｂｌは本発明の他の実
施例の断面図、同図（Ｃ）は裏面図である。 １・・・パンケージヘース部、 ２・・・ダイス用ステ
ージ、 ３・・・半導体チップ、 ４・・・ワイヤ、
５・・・内リード部、 ６．１８゜・・・貫通孔、
７・・・外リードピン部、１１・・・リードフレーム、
１２・・・内り−ド、 １３・・・ランド、
１４・・・モールディング部、 １５・・・外リード
用支持部材、１６・・・外リードピン、 １７・・・
クリ・ノブ。 算 １ （１２） （Ｃ） （ｂ） 竿 ３ 口 非 ３ 図 第 ４ 口 等 ５ 圀 ｉ４ 、θ
Claims (6)
- （１）半導体チップ及びその電極に電気的に接続された
複数の内リードが樹脂封止されて成る第一の基体と、複
数の外°リードピンが配設され、前記第一の基体に対向
して結合された第２の基体とを具備し、前記内リードと
前記外リードビンが接触する様に、前記内リードは部分
的に樹脂から表出し、前記外リードピンは前記第２の基
体の両面に突出していることを特徴とする半導体装置。 - （２）前記内リードは、前記樹脂から表出する部分に幅
広のランド部を有することを特徴とする特許請求の範囲
第１項記載の半導体装置。 - （３）前記第一の基体は、前記ランド部に対応した部分
に穴を有し、前記第一の基体に対向する側に突出した外
リードビン先端がリード前記ランド部を前記穴に陥没係
合させてなることを特徴とする特許請求の範囲第２項記
載の半導体装置。 - （４）前記第一の基体は中央に突出部を有し、前記第２
の基体は前記突出部が挿入されるように中央に凹部を有
することを特徴とする特許請求の範／ 囲第汁項記載の半導体装置。 - （５）複数の内リードを有するリードフレームに複数の
半導体チップを取付ける工程、前記半導体チップの電極
と前記内リードを電気的に接続する工程、前記内リード
が部分的に樹脂から表出する様に前記リードフレームを
樹脂封止して、第１の゛基体を形成する工程、前記内リ
ードが樹脂から表出する部分に対向する様に複数の外リ
ードピンが配設された第２の基体を形成する工程、前記
第１の基体と第２の基体とを結合して、一体化し、前記
内リードと前記外リードとを接触させる工程を含むこと
を特徴とする半導体装置の製造方法。 - （６）前記内リードは前記外リードピンとの接触部を除
いて全体にわたって樹脂封止され、前記第一の基体には
内リードの前記接触部に対応して穴が形成されてなり、
前記は前記穴に前記外リードピンが挿入されてなること
を特徴とする特許請求の範囲第＋記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22868182A JPS59121959A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22868182A JPS59121959A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121959A true JPS59121959A (ja) | 1984-07-14 |
Family
ID=16880139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22868182A Pending JPS59121959A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194655A (ja) * | 1985-11-20 | 1987-08-27 | アンプ―アクゾ コーポレイション | 電子装置用接続パツケ−ジ及びその製造方法 |
| JPS63265452A (ja) * | 1986-12-26 | 1988-11-01 | Toshiba Corp | 半導体装置 |
-
1982
- 1982-12-28 JP JP22868182A patent/JPS59121959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62194655A (ja) * | 1985-11-20 | 1987-08-27 | アンプ―アクゾ コーポレイション | 電子装置用接続パツケ−ジ及びその製造方法 |
| JPS63265452A (ja) * | 1986-12-26 | 1988-11-01 | Toshiba Corp | 半導体装置 |
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