JPS61237454A - 電子部品 - Google Patents

電子部品

Info

Publication number
JPS61237454A
JPS61237454A JP60079770A JP7977085A JPS61237454A JP S61237454 A JPS61237454 A JP S61237454A JP 60079770 A JP60079770 A JP 60079770A JP 7977085 A JP7977085 A JP 7977085A JP S61237454 A JPS61237454 A JP S61237454A
Authority
JP
Japan
Prior art keywords
insulating resin
chip
printed substrate
recessed section
melted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60079770A
Other languages
English (en)
Inventor
Yoshitaka Fukuoka
義孝 福岡
Yoichi Shinohara
洋一 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP60079770A priority Critical patent/JPS61237454A/ja
Publication of JPS61237454A publication Critical patent/JPS61237454A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、基板上にＩＣチップ等の電子素子を実装して
、絶縁性樹脂により封止してなる電子部品に関する。
［発明の技術的前ｊｔｌ］ 一般に、プリント基板等の基板上に実装されたＩＣチッ
プ等の電子素子部品は、外気からの遮断、および外力か
らの保護のために、種々の方法で封止されている。
たとえば第５図および第６図に示すように、電子素子を
実装した電子部品１として、プリント基板２上にＩＣチ
ップ３をダイボンディングし、プリント基板２上の導体
パターン４とＩＣチップ３のパッドとを金ワイヤ５によ
りワイヤボンディングし、プリント基板２上のＩＣチッ
プ３の実装領域６に設けられた貫通孔７ａ、７ｂに、枠
体８をその２本の脚部９ａ　、９ｂを挿入することによ
り固着して、さらにプリント基板２上の枠体８の内側に
、非導電性エポキシ樹脂等の絶縁性樹脂１０のペレット
を配置し、このベレットをブリベイクして融解させ、さ
らにポストベイクして硬化さＶ。
ＩＣチップ３を封止したものが知られている。
［背景技術の問題点］ しかしながら、上述したような電子部品１を製造する工
程において、絶縁性樹脂１０のプリベイク時に、融解し
た絶縁性樹脂１０がプリント基板２の貫通孔７ａ、７ｂ
からプリント基板２の裏面に漏洩し、治具の載置面とプ
リント基板２との間に侵入して硬化してしまい、プリン
ト基板２を冶具から外す際にプリント基板２や実装され
ている他の部品を破壊、することがあるという問題があ
った。
また枠体８の脚部９ａ　、９ｂを貫通孔７ａ１７ｂに挿
入する際に脚部９ａ　１９ｂが金ワイヤ５に接触して、
金ワイヤ５が変形あるいは切断されてしまうことがある
という問題もあった。
［発明の目的］ 本発明は、このような事情に対処してなされたもので、
ＩＣチップの封止工程において必要以外の場所に絶縁性
樹脂が漏洩することがなく、また金ワイヤが損われるこ
ともない電子部品の提供を目的としている。
［発明の概要１ すなわち本発明の電子部品は、基板上の所定の位置に電
子素子を実装し、この電子素子に、融解した絶縁性樹脂
を被着させ固化させてなる電子部品において、前記基板
上の前記電子素子が実装されている領域の周囲に前記絶
縁性樹脂の固化以前の流延を規制する凹部が刻設されて
いることを特徴としている。
［発明の実施例］ 以下、本発明の実施例の詳細を図面に基づいて説明する
。
第１図は本発明の一実施例の構成を示す縦断面図、第２
図は第１図を図中上方から見た平面図である。
各図に示すように本実施例の電子部品１１は、パターン
配線されたプリント基板１２の所定の位置にＩＣチップ
１３がダイボンディングされ、プリント基板１２上の導
体パターン１４とＩＣチップ１３のパッドとが金ワイヤ
１５によりワイヤボンディングされている。
またプリント基板１２上のＩＣチップ１３の実装領域の
周囲には、この領域をとり囲むように凹部１７が刻設さ
れている。
そしてこの電子部品１１において、１Ｃチツプ１３を封
止する場合には、プリント基板１２上の凹部１７の内側
に、絶縁性樹脂１６のベレットを載置し、プリベイクし
て融解させる。
このとき本実施例の電子部品１１は、ＩＣチップ１３の
実装領域の周囲に凹部１７が刻設されているので、融解
した絶縁性樹脂１６が凹部１７より外方に流延しない。
また凹部１７には貫通孔が存在しないので絶縁性別ｇｌ
′ｒ１６がプリント基板１２の裏側に漏洩することもな
い。
この状態で融解した絶縁性樹脂１６をポストベイクして
固化させるとＩＣチップ１３が封止される。
上述したように本実施例の電子部品１１は、貫通部のな
い凹部１７により融解した絶縁性樹脂１６の流延が規制
されるので、必要以外の場所に絶縁性樹脂１６が漏洩す
ることがない。さらに従来の電子部品における枠体の脚
部の挿入ような、部材の挿入を伴なわないので金ワイヤ
１５に不要な外力が加わらず、それが変形したり切断さ
れるようなことがない。
なお本実施例では、融解した封止用の絶縁性樹脂の流延
を防ぐために凹部１７を設けているが、たとえば第３図
および第４図に示すように、凹部１７に枠体１８を嵌入
して、絶縁性樹脂１６の流延を規制する効果を一層高め
てもよい。
さらに本発明はＩＣチップが実装されている電子部品に
限らず、他のチップ部品が実装されている電子部品にも
幅広く適用することができる。
［発明の効果］ 以上説明したように本発明の電子部品は、基板上の電子
素子が実装されている領域の周囲に封止用の絶縁性樹脂
の固化以前の流延を規制する貫通部を有しない凹部が刻
設されているので、封止工程において必要以外の場所に
絶縁性樹脂が漏洩しない。したがって基板を始めとする
構成部品が破壊されることがない。
さらにまた封止工程中において金ワイヤに不要な外力が
加わらないので、金ワイヤが変形あるいは切断されるこ
ともない。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示す縦断面図、第２
図はその平面図、第３図は本発明の他の実施例の構成を
示す縦断面図、第４図はその平面図、第５図は従来の電
子部品の構成を示す縦断面図、第６図はその平面図であ
る。 １１・・・・・・・・・電子部品 １２・・・・・・・・・プリント基板 １３・・・・・・・・・ＩＣチップ １４・・・・・・・・・導体パターン １５・・・・・・・・・金ワイＡア １６・・・・・・・・・絶縁性樹脂 １７・・・・・・・・・凹部 １８・・・・・・・・・枠体 出願人　　　　　　株式会社　東芝 代理人弁理士　　　須　山　佐　− 第１図 第３図 第４図 第５図 第６図

Claims (1)

    【特許請求の範囲】
  1. （１）基板上の所定の位置に電子素子を実装し、この電
    子素子に、融解した絶縁性樹脂を被着させ固化させてな
    る電子部品において、前記基板上の前記電子素子が実装
    されている領域の周囲に前記絶縁性樹脂の固化以前の流
    延を規制する凹部が刻設されていることを特徴とする電
    子部品。
JP60079770A 1985-04-15 1985-04-15 電子部品 Pending JPS61237454A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60079770A JPS61237454A (ja) 1985-04-15 1985-04-15 電子部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60079770A JPS61237454A (ja) 1985-04-15 1985-04-15 電子部品

Publications (1)

Publication Number Publication Date
JPS61237454A true JPS61237454A (ja) 1986-10-22

Family

ID=13699439

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60079770A Pending JPS61237454A (ja) 1985-04-15 1985-04-15 電子部品

Country Status (1)

Country Link
JP (1) JPS61237454A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2670930A1 (fr) * 1990-12-21 1992-06-26 Bull Cp8 Procede de realisation du module electronique d'un objet portatif tel qu'une carte a microcircuits, module et cartes obtenus par la mise en óoeuvre du procede.
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
EP1204301A2 (de) * 2000-10-23 2002-05-08 Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co. Aufbau zur Bildung einer Eingangsschaltung zur Aufnahme und Verarbeitung eines elektrischen Signals
JP2009200250A (ja) * 2008-02-21 2009-09-03 Nec Corp 半導体素子の実装構造

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2670930A1 (fr) * 1990-12-21 1992-06-26 Bull Cp8 Procede de realisation du module electronique d'un objet portatif tel qu'une carte a microcircuits, module et cartes obtenus par la mise en óoeuvre du procede.
US6072239A (en) * 1995-11-08 2000-06-06 Fujitsu Limited Device having resin package with projections
US6856017B2 (en) 1995-11-08 2005-02-15 Fujitsu Limited Device having resin package and method of producing the same
US7144754B2 (en) 1995-11-08 2006-12-05 Fujitsu Limited Device having resin package and method of producing the same
EP1204301A2 (de) * 2000-10-23 2002-05-08 Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co. Aufbau zur Bildung einer Eingangsschaltung zur Aufnahme und Verarbeitung eines elektrischen Signals
EP1204301A3 (de) * 2000-10-23 2004-03-24 Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co.KG. Aufbau zur Bildung einer Eingangsschaltung zur Aufnahme und Verarbeitung eines elektrischen Signals
JP2009200250A (ja) * 2008-02-21 2009-09-03 Nec Corp 半導体素子の実装構造

Similar Documents

Publication Publication Date Title
US7224073B2 (en) Substrate for solder joint
TWI272705B (en) Heat spreader and package structure utilizing the same
JPH0855938A (ja) 半導体装置及びその製造方法
JP2000323623A (ja) 半導体装置
JP2003017518A (ja) 混成集積回路装置の製造方法
JP2009124095A (ja) 半導体パッケージ及びその実装方法
KR19980015059A (ko) 리드 프레임을 이용한 칩 스케일 패키지 제조 방법
US6501160B1 (en) Semiconductor device and a method of manufacturing the same and a mount structure
JPH0455341B2 (ja)
JP3366062B2 (ja) オーバモールド形半導体装置及びその製造方法
US6246117B1 (en) Semiconductor device comprised of a ball grid array and an insulating film with preformed land openings
JP3281859B2 (ja) 混成集積回路装置の製造方法
JPS61237454A (ja) 電子部品
KR20010070124A (ko) 배선의 레이아웃이 향상된 칩 스케일 패키지
JPH098186A (ja) 半導体集積回路装置およびその製造方法
US6331738B1 (en) Semiconductor device having a BGA structure
JP3847432B2 (ja) 樹脂封止半導体装置及びその製造方法
JP3855478B2 (ja) 半導体装置
JPH0732216B2 (ja) 半導体装置
JP2755719B2 (ja) 樹脂封止型半導体装置の製造方法
JPH0629427A (ja) 半導体搭載用基板
JPH02202042A (ja) 樹脂封止型半導体装置
JP4062445B2 (ja) 半導体装置の製造方法
KR100481424B1 (ko) 칩 스케일 패키지의 제조 방법
JPH0222886A (ja) 混成集積回路