JP3855478B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マザー基板に実装する半導体装置に関する。特には、マザー基板に半導体装置を実装する際の実装強度を向上させた半導体装置に関する。
【0002】
【従来の技術】
図6は、従来の半導体装置をマザー基板(実装基板)に実装した状態を示す断面図である。この半導体装置はCSP(Chip Size Package) である。
マザー基板101の上には半田バンプ103を介してCSP105が実装されている。このCSP105は、図示せぬインターポーザー基板と、その上に載置された半導体チップと、から構成されている。
【0003】
図7は、図6に示すCSPを製造する際にCSPの樹脂封止を行うための型枠の一部を示す平面図である。この型枠107は、一つのCSPを樹脂109で封止する封止枠110に囲まれた型111が縦横に複数並んで構成されている。
【0004】
このような型枠107の型111それぞれに半導体チップが載置されたインターポーザー基板をセットし、型111の内に樹脂109を流し込むことにより、CSPの樹脂封止を行うものである。
【0005】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、CSP105の下面にのみ電極を形成しているので、マザー基板101にCSPを実装する際、該電極とマザー基板101とを半田103により固定するだけである。このため、半田付けによる実装強度が十分ではなく、図6に示すようなマザー基板101の下方からのストレスやCSP105の側面からのストレスに弱い。つまり、このようなストレスが加えられると、マザー基板101からCSP105が外れてしまうことがある。
【0006】
本発明は上記のような事情を考慮してなされたものであり、その目的は、マザー基板に半導体装置を実装する際の実装強度を向上させた半導体装置を提供することにある。
【0007】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、インターポーザー基板と、インターポーザー基板の上面に載置された半導体チップと、インターポーザー基板の下面に設けられた電極と、インターポーザー基板の側面に設けられた電極とを有し、インターポーザー基板の下面に設けられた電極が半導体チップと電気的に接続され、インターポーザー基板の側面に設けられた電極が半導体チップと電気的に接続されていないことを特徴とする。
【0008】
上記半導体装置では、インターポーザー基板の下面及び側面に、半田によってマザー基板に固定するための電極を設けているため、本半導体装置をマザー基板に実装する際、該電極とマザー基板とを半田付けすることにより固定することができる。このため、半導体装置を実装する際の実装強度を上げることができる。従って、マザー基板に半導体装置を実装した場合、ストレスに対して強くすることができ、実装した半導体装置が容易にマザー基板から外れることがない。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図1(a)は、本発明の第1の実施の形態による半導体装置を示す側面構成図であり、図1(b)は、図1(a)に示す半導体装置の平面構成図であり、図1(c)は、図1(b)に示す半導体装置の要部を示す斜視図である。この半導体装置はCSPである。
【0012】
図1(a)に示すように、インターポーザー基板1の上面には半田バンプ3を介して半導体チップ5が載置されている。この半導体チップ5の下面、側面の一部及びインターポーザー基板1の上面の一部は樹脂7により封止されている。また、インターポーザー基板1の下面には複数の電極9が形成されており、これら電極9はマザー基板(実装基板)に実装する際に半田付けするためのものである。
【0013】
図1(b)に示すように、インターポーザー基板1は平面形状が四角形をしている。インターポーザー基板1の側面の4つの角(端面)には、半田付けが可能な部材11が形成されている。この部材11は、例えば基板1の下面にある電極9と同じ材料により形成しても良い。
【0014】
部材(電極)11は、図1(a)の半導体装置(CSP)をマザー基板に実装する際に該マザー基板上のパッド13と半田付け15をするためのものである。従って、電極11は半導体チップ5に電気的に接続されていない。図1(b)では、電極11とマザー基板上のパッド13との半田付け15について1か所だけ図示しているが、マザー基板に実装する際には残りの3か所についても半田付けを行う。
【0015】
上記実施の形態によれば、インターポーザー基板1の端面に部材(電極)11を形成しているため、CSPをマザー基板に実装する際、インターポーザー基板1の下面の電極9だけでなく、端面の電極11についても半田付け15によりマザー基板に固定することができる。このため、CSPを実装する際の実装強度を上げることができる。つまり、マザー基板とCSPの電極との半田付けの固着力を上げることができる。従って、マザー基板に半導体装置を実装した場合、従来の半導体装置に比べてストレスに対して強くすることができ、実装した半導体装置が容易にマザー基板から外れることがない。
【0016】
また、電極11をインターポーザー基板1の側面に形成しているので、CSPをマザー基板に実装した後に、電極11とマザー基板のパッド13とに必要に応じて半田付けを追加する追加半田を行うことができる。
【0017】
尚、上記第1の実施の形態では、部材(電極)11を半導体チップ5に電気的に接続していないが、電極11を半導体チップ5に配線等を介して電気的に接続させることも可能である。
【0018】
図2は、本発明の第2の実施の形態による半導体装置を示す平面構成図であり、図1と同一部分には同一符号を付し、異なる部分についてのみ説明する。尚、この図では半導体チップを省略してある。
【0019】
インターポーザー基板1の4つの側面の各中央近傍には、半田付けが可能な部材(電極)11が形成されている。
【0020】
上記第2の実施の形態においても第1の実施の形態と同様の効果を得ることができる。
【0021】
図3は、本発明の第3の実施の形態による半導体装置を示す平面構成図であり、図1と同一部分には同一符号を付し、異なる部分についてのみ説明する。尚、この図では半導体チップを省略してある。
【0022】
インターポーザー基板1の4つの側面のうちの向い合う2つの側面全体には、半田付けが可能な部材(電極)11が形成されている。
【0023】
上記第3の実施の形態においても第1の実施の形態と同様の効果を得ることができる。
【0024】
尚、上記第3の実施の形態では、電極11の全体に半田付け15をしているが、電極11の一部分に半田付けをすることも可能である。
【0025】
図4(a)は、本発明の第4の実施の形態による半導体装置を示す側面構成図であり、図4(b)は、図4(a)に示す半導体装置の平面構成図であり、図4(c)は、図4(b)に示す半導体装置の要部を示す斜視図である。この半導体装置はCSPである。
【0026】
図4(a)に示すように、ベース基板(インターポーザー基板)21の上面には樹脂封止パッケージ23が形成されている。この樹脂封止パッケージ23の内部には半導体チップ(図示せず)が配置されている。即ち、半導体チップは樹脂23により封止されている。また、ベース基板21の下面には複数の半田バンプ25が形成されており、これら半田バンプ25は実装基板に実装する際にランドパッドに半田付けするためのものである。
【0027】
図4(b)に示すように、樹脂封止パッケージ23及びベース基板21は平面形状が四角形をしている。ベース基板21の側面の4つの角(端面)には、半田付けが可能な部材(例えば電極)27が形成されている。樹脂封止パッケージ23の側面の4つの角(端面)には、樹脂を付けない部分29が形成されている。即ち、図4(c)に示すように、上記電極27の直上には樹脂23を付けない部分29が形成されている。この部分29は樹脂封止パッケージ23の端面に凹部を設けたものである。これにより、電極27は十分に露出される。
【0028】
部材(電極)27は、図4(a)のCSPを実装基板に実装する際に該実装基板上のランドパッドと半田付けをするためのものである。従って、電極27は半導体チップに電気的に接続されていない。
【0029】
上記第4の実施の形態においても第1の実施の形態と同様の効果を得ることができる。
【0030】
さらに、パッケージ23の端面即ち電極(部材)27の直上に樹脂を付けない部分29を形成することにより、電極27を樹脂23で塞ぐことがない。これにより、CSPを実装基板に実装する際、電極27についても半田付けにより実装基板に固定することができる。
【0031】
すなわち、CSPの半田付け強度を上げるためにベース基板21の端面に電極27を形成するが、従来の樹脂封止型のCSPのようにパッケージの端面に樹脂を付けない部分を形成しないと、電極27が樹脂23で封止されてしまう。すると、ベース基板21の端面に電極27を形成しても、この電極27を実装基板に半田付けする際に半田の乗りが悪くなり、電極27を使用することができなくなる。従って、パッケージ23の端面に部分的に樹脂を付けないようにすることによって、電極27を半田付けできるようになり、電極27に半田がよく乗るようになる。よって、CSPの樹脂封止型パッケージにおいてもコーナー電極27の形成が可能となり、端面補強電極付CSPが実現できる。
【0032】
尚、上記第4の実施の形態では、ベース基板21の端面に部材(電極)27を形成しているため、該部材27の直上に位置する樹脂封止パッケージ23の端面に樹脂を付けない部分29を形成しているが、第2又は第3の実施の形態のようにベース基板の側面の端面以外の部分に部材(電極)を形成する場合は、その部材の直上に位置する樹脂封止パッケージの側面に樹脂を付けない部分を形成することとする。これにより、部材が樹脂で塞がれることはない。
【0033】
図5(a)は、図4(a)に示すCSPを製造する際にCSPの樹脂封止を行うためのモールド成型型枠の一部を示す平面図であり、図5(b)は、図5(a)に示すモールド成型型枠の要部を示す斜視図である。
【0034】
このモールド成型型枠31は、図5(a)に示すように、一つのCSPを樹脂封止する封止枠33に囲まれたモールド部35が縦横に複数並んで構成されている。図5(b)に示すように、封止枠33においてモールド部35の側面の角(端面)を形成する部分には、モールド部35の内側に向いた丸みを有する凸部37が形成されている。
【0035】
このようなモールド成型型枠31のモールド部35それぞれに半導体チップが載置されたベース基板を挿入(セット)し、モールド部35の内部に樹脂を流し込むことにより、CSPの樹脂封止を行うものである。この樹脂封止の際、封止枠33に凸部37を設けているため、パッケージの4コーナーに樹脂を付けない部分29を形成することができる。
【0036】
【発明の効果】
以上説明したように本発明によれば、インターポーザー基板の側面に、半田によってマザー基板に固定するための部材を設けている。したがって、マザー基板に半導体装置を実装する際の実装強度を向上させた半導体装置を提供することができる。
【図面の簡単な説明】
【図1】図1(a)は、本発明の第1の実施の形態による半導体装置を示す側面構成図であり、図1(b)は、図1(a)に示す半導体装置の平面構成図であり、図1(c)は、図1(b)に示す半導体装置の要部を示す斜視図である。
【図2】本発明の第2の実施の形態による半導体装置を示す平面構成図である。
【図3】本発明の第3の実施の形態による半導体装置を示す平面構成図である。
【図4】図4(a)は、本発明の第4の実施の形態による半導体装置を示す側面構成図であり、図4(b)は、図4(a)に示す半導体装置の平面構成図であり、図4(c)は、図4(b)に示す半導体装置の要部を示す斜視図である。
【図5】図5(a)は、図4(a)に示すCSPを製造する際にCSPの樹脂封止を行うためのモールド成型型枠の一部を示す平面図であり、図5(b)は、図5(a)に示すモールド成型型枠の要部を示す斜視図である。
【図6】従来の半導体装置をマザー基板(実装基板)に実装した状態を示す断面図である。
【図7】図6に示すCSPを製造する際にCSPの樹脂封止を行うための型枠の一部を示す平面図である。
【符号の説明】
1…インターポーザー基板、3…半田バンプ、5…半導体チップ、7…樹脂、9…電極、11…部材、13…パッド、15…半田付け、21…ベース基板(インターポーザー基板)、23…樹脂封止パッケージ、25…半田バンプ、
27…部材(電極)、29…樹脂を付けない部分、31…モールド成型型枠、
33…封止枠、35…モールド部、37…凸部、101…マザー基板、
103…半田バンプ、105…CSP、107…型枠、109…樹脂、
110…封止枠、111…型。
Claims (3)
- インターポーザー基板と、
前記インターポーザー基板の上面に載置された半導体チップと、
前記インターポーザー基板の下面に設けられた電極と、
前記インターポーザー基板の側面に設けられた電極とを有し、
前記インターポーザー基板の下面に設けられた電極が前記半導体チップと電気的に接続され、前記インターポーザー基板の側面に設けられた電極が前記半導体チップと電気的に接続されていない
ことを特徴とする半導体装置。 - 前記半導体チップが、前記インターポーザー基板上に樹脂封止されていることを特徴とする請求項1に記載の半導体装置。
- 前記側面に設けられた電極の直上に、前記半導体チップを封止するための樹脂が設けられていないことを特徴とする請求項2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20226198A JP3855478B2 (ja) | 1998-02-04 | 1998-07-16 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2347798 | 1998-02-04 | ||
JP10-23477 | 1998-02-04 | ||
JP20226198A JP3855478B2 (ja) | 1998-02-04 | 1998-07-16 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11288978A JPH11288978A (ja) | 1999-10-19 |
JP3855478B2 true JP3855478B2 (ja) | 2006-12-13 |
Family
ID=26360836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20226198A Expired - Lifetime JP3855478B2 (ja) | 1998-02-04 | 1998-07-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3855478B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4341187B2 (ja) | 2001-02-13 | 2009-10-07 | 日本電気株式会社 | 半導体装置 |
JP2002252311A (ja) * | 2001-02-26 | 2002-09-06 | Kyocera Corp | 電子部品搭載用基板 |
US9241408B2 (en) | 2010-12-28 | 2016-01-19 | Murata Manufacturing Co., Ltd. | Electronic component |
-
1998
- 1998-07-16 JP JP20226198A patent/JP3855478B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11288978A (ja) | 1999-10-19 |
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Date | Code | Title | Description |
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RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050308 |
|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060607 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060802 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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