KR100186917B1 - 전압레벨 변환회로 - Google Patents

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KR100186917B1
KR100186917B1 KR1019950006534A KR19950006534A KR100186917B1 KR 100186917 B1 KR100186917 B1 KR 100186917B1 KR 1019950006534 A KR1019950006534 A KR 1019950006534A KR 19950006534 A KR19950006534 A KR 19950006534A KR 100186917 B1 KR100186917 B1 KR 100186917B1
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히로시게 히라노
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모리시다 요이치
마쯧시다 덴기 산교 가부시끼가이샤
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Abstract

전압레벨 변환회로에 있어서, 입력신호의 전압원이 저전압인 경우 또는 입력신호의 전압원과 전압레벨 변환회로의 전압원과의 전위차가 클 경우에 온 상태로 되기 쉬운 P 채널형 MOS 트랜지스터의 소스와, 전압레벨변환회로의 전압원간에 P 채널형 MOS 트랜지스터(조기 컷오프 회로)를 배치하고, 이 P 채널형 MOS 트랜지스터의 게이트에 전압레벨변환회로의 입력신호를 입력한다. 따라서, 이 P 채널형 MOS 트랜지스터는 상기 온 상태로 되기 쉬운 P 채널형 MOS 트랜지스터 보다도 조기에 오프 상태로 되므로 전압레벨변환회로의 출력신호의 전압레벨을 신속하게 ''L'' 레벨에 확정할 수 있다.

Description

전압레벨 변환회로
제1도는 본 발명의 전압레벨 변환회로의 제1실시예의 구성도.
제2도는 본 발명의 전압레벨 변환회로의 제1실시예의 동작 타이밍도.
제3도는 본 발명의 전압레벨 변환회로의 제1실시예의 구성도.
제4도는 본 발명의 전압레벨 변환회로의 제2실시예의 구성도.
제5도는 본 발명의 전압레벨 변환회로의 제2실시예의 동작 타이밍도.
제6도는 본 발명의 전압레벨 변환회로의 제3실시예의 구성도.
제7도는 본 발명의 전압레벨 변환회로의 제3실시예의 동작 타이밍도.
제8도는 본 발명의 전압레벨 변환회로의 제4실시예의 구성도.
제9도는 본 발명의 전압레벨 변환회로의 제4실시예의 동작 타이밍도.
제10도는 본 발명의 전압레벨 변환회로의 제5실시예의 구성도.
제11도는 본 발명의 전압레벨 변환회로의 제5실시예의 동작 타이밍도.
제12도는 본 발명의 전압레벨 변환회로의 제6실시예의 구성도.
제13도는 본 발명의 전압레벨 변환회로의 제6실시예의 동작 타이밍도.
제14도는 본 발명의 전압레벨 변환회로의 제7실시예의 구성도.
제15도는 본 발명의 전압레벨 변환회로의 제7실시예의 동작 타이밍도.
제16도는 본 발명의 전압레벨 변환회로의 제8실시예의 구성도.
제17도는 본 발명의 전압레벨 변환회로의 제9실시예의 구성도.
제18도는 본 발명의 전압레벨 변환회로의 제10실시예의 구성도.
제19도는 본 발명의 전압레벨 변환회로의 제11실시예의 구성도.
제20도는 본 발명의 전압레벨 변환회로의 제12실시예의 구성도.
제21도는 본 발명의 전압레벨 변환회로의 제13실시예의 구성도.
제22도는 본 발명의 전압레벨 변환회로의 제14실시예의 구성도.
제23도는 본 발명의 전압레벨 변환회로의 제14실시예의 동작 타이밍도.
제24도는 본 발명의 전압레벨 변환회로의 제14실시예의 기본 구성도.
제25도는 본 발명의 전압레벨 변환회로의 제15실시예의 구상도.
제26도는 본 발명의 전압레벨 변환회로의 제16실시예의 구성도.
제27도는 본 발명의 전압레벨 변환회로의 제17실시예의 구성도.
제28도는 본 발명의 전압레벨 변환회로의 제17실시예의 동작 타이밍도.
제29도는 본 발명의 전압레벨 변환회로의 제18실시예의 구성도.
제30도는 본 발명의 전압레벨 변환회로의 제18실시예의 동작 타이밍도.
제31도는 종래의 전압레벨 변환회로의 구성도.
제32도는 종래의 전압레벨 변환회로의 기본 구성도.
제33도는 종래의 전압레벨 변환회로의 동작 타이밍도.
제34도는 다른 종래의 전압레벨 변환회로의 구성도.
(발명의 배경)
본 발명은 전압레벨 변환회로의 개량에 관한 것이다.
복수의 전압원을 사용하는 반도체 장치에 있어서는 신호의 전위레벨을 각각 전압원의 전위레벨로 변환하기 위하여 전압레벨 변환회로가 필요하다.
종래의 전압레벨 변환회로에 대하여 설명한다.
제31도는 종래의 전압레벨 변환회로의 회로구성을 나타낸 도면, 제33도 종래의 전압레벨 변환회로의 동작 타이밍도이다. 동도면에 있어서, I30은 입력신호, 030 은 출력신호, VCC 는 제1 의 전압원, VPP 는 제2의 전압원, VSS는 접지전압원, 3001 은 전압레벨 변환회로, Qn3001∼Qn3002 는 N 채널형 MOS 트랜지스터, Qp3001∼Qp3002 는 P 채널형 MOS 트랜지스터, N3001 은 노드명이다.
제31도의 회로구성에 대하여 설명한다. 입력신호(I30)가 N 채널형 MOS 트랜지스터(Qn3001)의 소스와 N 채널형 MOS 트랜지스터(Qn3002)의 게이트에 접속되어 있다. 또, N 채널형 MOS 트랜지스터(Qn3001)의 게이트가 제1 의 전압원(VCC)에 접속되고, N 채널형 MOS 트랜지스터(Qn3002)의 소스가 접지전압원(VSS)에 접속되어 있다. P 채널형 MOS 트랜지스터(Qp3001)의 소스와 P 채널형 MOS 트랜지스터(Qp3002)의 소스가 제2 의 전압원(VPP)에 접속되고, N 채널형 MOS 트랜지스터(Qn3001)의 드레인과 P 채널형 MOS 트랜지스터(Qp3001)의 드레인과 P 채널형 MOS 트랜지스터(Qp3002)의 게이트가 접속되어 있다.
또, 출력신호(030)가 N 채널형 MOS 트랜지스터(Qn3002)의 드레인과 P 채널형 MOS 트랜지스터(Qp3001)의 게이트와 P 채널형 MOS 트랜지스터(Qp3002)의 드레인에 접속된 구성이다.
제32도는 상기 제31도의 전압레벨 변환회로의 기본구성을 나타낸다. 제32도의 구성이 제31도의 구성과 다른 점은 N 채널형 MOS 스외치 소자(Qn3001)의 게이트에 입력신호를 반전회로(INV32)로 반전한 신호를 공급하고, 소스를 입력신호의 전압원(VSS)에 접속하고, 드레인을 P 채널형 MOS 트랜지스터(Qp3202)에 접속한 점이다. 환언하면, 상기 제31도의 구성은 N 채널형 MOS 스위치 소자(Qn3001)의 접속구성에 의해 반전회로(INV32)를 생략한 구성이고, 제32도의 기본구성과 제31도의 구성과는 동작이 동일하다. 따라서, 이하 제31도의 구성의 동작에 대해서만 설명한다.
이하, 제33도의 동작 타이밍도를 참조하여 그 동작에 대하여 설명한다. 입력신호(I30)가 L(Low) 레벨일 때, 노드(N3001)는 L 레벨이고, N 채널형 MOS 트랜지스터(Qn3002)는 오프, P 채널형 MOS 트랜지스터(Qp3002)는 온이고. 출력신호(030)가 제2의 전압원(VPP)에서 H 레벨이고, P 채널형 MOS 트랜지스터(Qp3001)는 완전하게 오프한다. 입력신호(I30)가 L 레벨에서 H 레벨로 천이하면 N 채널형 MOS 트랜지스터(Qn3002)는 완전하게 온, 노드(N3001)는 제1의 전압원(VCC)에서 N 채널형 MOS 트랜지스터(Qn3001)의 임계치(Vtn)만큼 낮은 전위(VCC-Vtn)로되고, P 채널형 MOS 트랜지스터(Qp3002)는 대략 오프로 된다. 다음은 출력신호(030)가 L 레벨로 되고, P 채널형 MOS 트랜지스터(Qp3001)가 완전하게 온 하고, 노드(N300l)는 제2의 전압원(VPP)의 전위로 되고, P 채널형 MOS 트랜지스터(Qp3002)는 완전하게 오프로 된다.
제34도는 다른 전압레벨 변환회로를 나타낸다 이 전압레벨 변환회로는 입력신호의 진폭의 최대치 및 최소치의 쌍방을 증폭하여 큰 진폭의 신호를 출력하는 회로이다. 그 구성은 입력신호를 반전하는 신호 반전회로(50)와 이 신호 반전회로의 출력신호 및 상기 입력신호를 받고서 입력신호의 진폭의 최대치를 증폭하는 정(正)레벨 시프터(51)와, 상기 신호 반전회로(50)의 출력신호 및 상기 입력신호를 받고서 입력신호의 진폭의 최소치를 증폭하는 부(負)레벨 시프터(52)와, 상기 정 및 부의 양 레벨 시프터(51, 52)의 출력을 수신하여 그 출력을 합성하는 정·부 레벨 시프터(53)를 구비한다.
그러나, 상기와 같은 제31도 및 제33도의 종래 구성의 전압레벨 변환회로에서는 상기 설명한 것과 같이 입력신호(I30)가 L 레벨에서 H 레벨로 천이할때 N 채널형 MOS 트랜지스터(Qn3002)는 완전하게 온, P 채널형 MOS 트랜지스터(Qp3002)는 대략 오프 상태에 있다. 특히, 제1의 전압원(VCC)이 저전압일 때나 제1의 전압원(VCC)과 제2 의 전압원(VPP)의 전위차가 클 때에는 P 채널형 MOS 트랜지스터(Qp3002)는 온 상태로 된다. 이 때문에, N 채널형 MOS 트랜지스터(Qn3002)와 P 채널형 MOS 트랜지스터(Qp3002)를 통하여 제2 의 전압원(VPP)으로부터 접지전압원(VSS)으로 관통전류가 흐르고, 출력신호(030)의 전압레벨을 L 레벨을 확정할 수 없다고 하는 과제가 있었다.
또, 제34도의 종래 전압레벨 변환회로에서는 3개의 레벨 시프터를 필요로 하고, 구성 트랜지스터수가 많은 동시에, 정 및 부의 레벨 시프터를 행한 후에 그 양 출력을 합성하는 구성이기 때문에 동작이 지연되는 결점이 있다.
본 발명의 목적은 상술한 전압레벨 변환회로에 있어서, 입련신호의 전압원이 저전압인 경우나, 입력신호의 전압원과 전압레벨 변환회로의 전압원과의 전위차가 큰 경우이더라도 입력신호가 L 레벨에서 H 레벨로 천이할 때에는 오프 상태로 해야 할 MOS 트랜지스터를 확실하게 오프 상태로 제어하고 전압레벨 변환회로의 출력신호의 전압레벨을 L 레벨로 확정하는 동시에, 관통전류가 흐르는 것을 확실하게 방지하는데 있다.
또, 본 발명의 다른 목적은 입력신호의 최대 진폭치 및 최소 진폭치의 쌍방을 1 단위 레벨 시프트를 가지고 증폭할 수 있는 전압레벨 변환회로를 제공하여 레벨 시프터의 동작속도의 향상을 도모하는 동시에, 구성 트랜지스터수를 적게 하여 구성을 간단하게 하는 것에 있다.
이상의 목적을 달성하기 위해, 본 발명의 전압레벨 변환회로에서는 입력신호가 L 레벨에서 H 레벨로 천이할 때에는 오프 상태로 하여야 할 MOS 트랜지스터의 게이트에 적극적으로 전하를 공급하고, 이 MOS 트랜지스터를 확실하게 오프 상태로 제어한다.
또, 본 발명의 전압레벨 변환회로에서는 입력신호가 L 레벨에서 H 레벨로 천이할 때에는 오프 상태로 하여야할 MOS 트랜지스터가 온 상태로 되어도 특별회로를 설치하고, 이 특별회로에 의해 전압레벨 변환회로의 출력신호를 L 레벨로 확정한다.
또한, 본 발명의 전압레벨 변환회로에서는 복수개의 전압레벨 변환부를 설치하고, 입력신호의 전위를 단계적으로 레벨 시프트하는 것에 의해 입력신호의 전압원과 전압레벨 변환회로의 전압원의 전위차가 큰 경우이더라도 전압레벨 변환회로의 출력신호의 전위를 확정한다.
더욱이 본 발명의 전압레벨 변환회로에서는 입련신호의 최대 진폭치를 증폭하는 레벨 시프터와 입력신호의 최소 진폭치를 증폭하는 레벨 시프터를 적절하게 조합시켜 1 단위 레벨 시프트를 가지고 증폭한다.
즉, 본 발명의 전압레벨 변환회로는 입력신호를 반전하는 신호 반전회로와 상기 입력신호의 전위보다도 높은 전위의 전압원을 전원으로 하는 레벨 시프터로 되고, 상기 레벨 시프터는 동일 도전형의 제1 및 제 2의 MOS 트랜지스터와 상기 MOS 트랜지스터와는 반대의도전형의 제1 및 제 2 의 MOS 스위치 소자와 전하 공급회로로 되고, 상기 양 MOS 트랜지스터는 소스가 상기 전압원에 접속되고, 상기 제 1 의 MOS 트랜지스터는 드레인이 제 2 의 MOS 트랜지스터의 게이트 및 제 1 의 MOS 스위치 소자에 접속되고, 상기 제 2 의 MOS 트랜지스터는 드레인이 상기 제 1의 MOS 트랜지스터의 게이트 및 제 2 의 MOS 스위치 소자에 접속되고, 상기 제 1 의 MOS 스위치 소자는 접지전위를 상기 제 2 의 MOS 트랜지스터의 게이트에 공급하고 또는 그 공급을 정지하고, 상기 제2 의 MOS 스위치 소자는 접지되고, 상기 제 l 및 제2 의 MOS 스위치 소자중 어느 한쪽은 상기 신호 반전회로에의 입력신호로 제어되고, 다른 쪽은 상기 신호 반전회로의 출력신호로 제어되며, 상기 제 2 의 MOS 트랜지스터의 드레인의 전위가 상기 레벨 시프터의 출력신호이고 상기 전하 공급회로는 상기 신호 반전회로에의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제 2 의 MOS 트랜지스터의 게이트에 정전하를 공급하는 것을 특징으로 한다.
또, 본 발명의 전압레벨 변환회로는 입력신호를 반전하는 신호 반전회로와, 상기 신호 반전회로에의 입력신호의 전외보다도 높은 전위의 전압원을 전원으로 하는 레벨 시프터로 되고 상기 레벨 시프터는 동일 도전형의 제 1 및 제 2 의 MOS 트랜지스터와 상기 MOS 트랜지스터와는 반대의 도전형의 제 1 및 제 2 의 MOS 스위치 소자와 조기 컷 오프회로로 되고, 상기 양 MOS 트랜지스터는 소스가 상기 전압원에 접속되고, 상기 제1 의 MOS 트랜지스터는 드레인이 제 2 의 MOS 트랜지스터의 게이트 및 제 1 의 MOS 스위치 소자에 접속되고, 상기 제 2 의 MOS 트랜지스터는 드레인이 상기 제 1 의 MOS 트랜지스터의 게이트 및 제 2 의 MOS 스위치 소자에 접속되고, 상기 제 1 의 MOS 스위치 소자는 접지전위를 상기 제 2 의 MOS 트랜지스터의 게이트에 공급하고 또는 공급을 정지하고, 상기 제 2 의 MOS 스위치 소자는 접지되고, 상기 제 1 및 제 2 의 MOS 스위치 소자중 어느 한쪽은 상기 신호 반전회로의 입력신호로 제어되고, 다른 쪽은 상기 신호 반전회로의 출력신호로 제어되고, 상기 제 2 의 MOS 트랜지스터의 드레인의 전위가 상기 레벨 시프터의 출력신호이고, 상기 조기 컷오프회로는 상기 전압원과 상기 제 2 의 MOS 트랜지스터의 소스 사이 상기 제 2 의 MOS 트랜지스터의 드레인과 상기 제 1 의 MOS 트랜지스터의 게이트 사이, 상기 전압원과 상기 제 1 의 MOS 트랜지스터의 소스 사이, 상기 제 1 의 MOS 트랜지스터의 드레인과 상기 제 2 의 MOS 트랜지스터의 게이트 사이의 어느 하나에 배치되고, 상기 신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제 2 의 MOS 트랜지스터의 오프 타이밍 보다도 조기에 오프하는 것을 특징으로 한다.
더욱이, 본 발명의 전압레벨 변환회로는 상기 직렬로 접속된 복수개의 전압레벨 변환부를 구비한 전압레벨 변환회로에 있어서, 상기 각 전압레벨 변환부는 소정 전위의 신호를 입력하고, 이 입력신호의 전위보다도 높은 전위의 신호를 출력하는 것이고, 최초 단위 전압레벨 변환부는 외부신호를 입력신호로 하고, 최초 단위 전압레벨 변환회로 이외의 전압레벨 변환부는 전단에 위치하는 전압레벨 변환부의 출력신호를 입력신호로 하고, 상기 각 전압레벨 변환부는 자기출력신호의 전압원으로 되는 전압원을 가지고, 이들의 전압원은 후단에 위치하는 것일수록 높은 전위를 발생하는 것을 특징으로 한다.
또, 본 발명의 전압레벨 변환회로는 소정 진폭의 신호를 입력하고, 이 입력신호의 진폭보다도 큰 진폭의 신호를 출력하는 전압레벨 변환회로로서, 제 1 의 N 채널형 MOS 스위치 소자 및 제 1 의 P 채널형 MOS 스위치 소자와, 제 1 및 제 2 의 N 채널형 MOS 트랜지스터 및 제 1 및 제 2 의 P 채널형 MOS 트랜지스터와, 상기 입력신호의 전압원으로 되는 제 1 및 제 2 의 전압원과, 상기 출력신호의 전압원으로 되는 제 3 및 제 4 의 전압원을 구비하고, 상기 제 1 의 N 채널형 MOS 스위치 소자는 상기 제 2 의 P 채널형 MOS 트랜지스터의 게이트에 접속되고, 이 게이트에 상기 입력신호의 전위에 따라서 상기 제 1 의 전압원의 전위를 공급하고 또는 그 공급을 차단하고, 상기 제 1 의 P 채널형 MOS 스위치 소자는 상기 제 2 의 N 채널형 MOS 트랜지스터의 게이트에 접속되고, 이 게이트에 상기 입력신호의 전위에 따라서 상기 제 2 의 전압원의 전위를 공급하고 또는 그 공급을 차단하고, 상기 제 1 의 P 채널헝 MOS 트랜지스터의 드레인과 상기 제 2 의 P 채널형 MOS 트랜지스터의 게이트가 접속되고, 상기 제 1 의 N 채널형 MOS 트랜지스터의 드레인과 상기 제 2 의 N 채널형 MOS 트랜지스터의 게이트가 접속되고 상기 제 l 및 제 2 의 P 채널형 MOS 트랜지스터에 소스가 상기 제 3 의 전압원에 접속되고, 상기 제 1 및 제 2 의 N 채널형 MOS 트랜지스터의 소스가 상기 제 4 의 전압원에 접속되고, 상기 제 1 의 P 채널형 MOS 트랜지스터의 게이트와 상기 제 2 의 P 채널형 MOS 트랜지스터의 드레인과 상기 제 1 의 N 채널형 MOS 트랜지스터의 게이트와 상기 제 2 의 N 채널형 MOS 트랜지스터의 드레인이 공통하여 접속되고, 상기 공통 접속점의 전위를 상기 출력신호로 하는 것을 특징으로 한다.
상기의 구성에 의해, 본 발명의 전압레벨 변환회로에서는 입력신호가 L 레벨에서 H 로 천이할 때에는 전하 공급회로가 제 2 의 MOS 트랜지스터의 게이트에 전하를 공급하므로 제 2 의 MOS 트랜지스터의 오프 상태가 완전 오프상태에 접근한다. 따라서, 입력신호의 전압원(VCC)이 저전압일 때나 이 입력신호의 전압원(VCC)과 레벨 시프터의 전압원(VPP)과의 전위차가 클 때이더라도 확실하게 출력신호가 L 레벨로 확정한다. 또, 레벨 시프터의 전압원(VPP)으로부터 접지(VSS)로 흐르는 관통전류를 유효하게 제한할 수 있다.
또, 본 발명의 전압레벨 변환회로에서는 입력신호가 L 에서 H 레벨로 천이할 때에는 제 2 의 MOS 트랜지스터의 오프 타이밍 보다도 조기에 조기 컷오프회로가 컷오프하므로 입력신호의 전압원(VCC)이 저전압인 경우 또는 이 입력신호의 전압원(VCC)과 레벨 시프터의 전압원(VPP)과의 전위차가 클 경우에 제 2 의 MOS 트랜지스터가 확실하게 오프 상태로 되지 않아도 확실하게 출력신호가 L 레벨로 확정한다. 또, 레벨 시프터의 전압원(VPP)으로부터 접지(VSS)로 흐르는 관통전류를 유효하게 제한할 수 있다.
더욱이, 본 발명의 전압레벨 변환회로에서는 직렬 접속된 복수개의 전압레벨 변환부를 사용하여 입력신호의 전위를 레벨 시프터의 전압원(VPP)의 전위에 까지 단계적으로 변환하므로 입력신호의 전압원(VCC)과 전압레벨 변환회로의 전압원(VPP)과의 전위차가 큰 경우에도 전압레벨 변환회로의 출력신호의 전압레벨을 확정할 수 있다.
더욱이, 본 발명의 전압레벨 변환회로에서는 1 단의 레벨 시프트에 의해 입력신호의 진폭을 크게 변환하고, 큰 진폭의 신호를 출력하므로 전압레벨의 변환동작이 빠름과 동시에 필요한 트랜지스터 수를 적게 제한할 수가 있다.
(발명의 개요)
본 발명의 상기 목적과 신규 특징은 다음의 상세한 설명을 첨부도면을 참조 하여보면 보다 명백하게 된다.
(실시예)
이하, 본 발명에 대한 바람직한 각 실시예를 첨부도면에 따라서 설명한다.
(제 1 실시예)
본 발명의 전압레벨 변환회로의 제 1 의 실시예에 대하여 설명한다.
제1도 및 제3도는 회로구성을 나타내는 도면, 제2도는 동작 타이밍도 이다. 제1도 및 제3도에 있어서. I1, S1 은 입력신호, 01은 출력신호, 101은 전압레벨 변환회로(레벨 시프터), 301은 신호발생회로(전하 공급회로), VCC 는 제 1 의 전압원(입력신호의 전압원), VPP 는 제 2 의 전압원(전압레벨 변환회로의 전압원), VSS 는 접지전압원이다.
제l도의 전압레벨 변환회로(101)에서, QMO1은 N 채널형 MOS 트랜지스터(제1의 N 채널형 스위치 소자), QMO2는 N 채널형 MOS 트랜지스터(제 2 의 N 채널형 스위치 소자), Qp101 은 P 채널형 MOS 트랜지스터(제 1 의 P 채널형 MOS 트랜지스터), Qp102 는 P 채널형 MOS 트랜지스터(제 2 의 P 채널형 MOS 트랜지스터)이다.
제3의 신호발생회로(전하 공급회로)(301)에 dlT어서, Qn301 은 N 채널형 MOS 트랜지스터(제3의 N 채널형 MOS 트랜지스터), C301 은 커패시터, MO1, N301∼N303은 노드명, 30은 부정회로, 31은 지연회로, 32 는 NOR 게이트이다.
제1도의 회로구성에 대하여 설명한다. 입력신호(I1)는 N 채널형 MOS 트랜지스터(QMO1)의 소스와 N 채널형 MOS 트랜지스터(QMO2)의 게이트에 접속되고, N 채널형 MOS 트랜지스터(QMO1)의 게이트가 입력신호(S1)에 접속되어 있다. N 채널형 MOS 트랜지스터(QMO2)의 소스는 접지전압원(VSS)에 접속되고, P 채널형 MOS 트랜지스터(Qp101)의 소스와 P 채널형 MOS 트랜지스터(Qp102)의 소스가 제 2 의 전압원(VPP)에 접속되어 있다. N 채널형 MOS 트랜지스터(QMOl)의 드레인과 P 채널형 MOS 트랜지스터(Qp101)의 드레인과 P 채널형 MOS 트랜지스터(Qp102)의 게이트가 접속되고, 출력신호(01)가 N 채널형 MOS 트랜지스터(QMO2)의 드레인과 P 채널형 MOS 트랜지스터(Qp101)의 게이트와 P 채널형 MOS 트랜지스터(Qp192)의 드레인에 접속되어 있다.
제3도의 회로구성에 대하여 설명한다. 입력신호(I1)의 부정신호가 노드(N302)에, 노드(N302)와 역상의 지연신호가 노드(N303)에, 노드 (N302)와 (N303)의 NOR(논리합의 부정)가 노드(N301)로 취출된다. 노드(N301)와 입력신호(S1)간에 커패시터(C301)가 접속되고, N 채널형 MOS 트랜지스터(Qn301)의 드레인에 입력신호(S1)가 접속되고, N 채널형 MOS 트랜지스터(Qn301)의 소스와 게이트가 제 1 의 전압원(VCC)에 접속되어 있다.
더욱이, 상술한 바와 같이 N 채널헝 MOS 트랜지스터(QMO1)의 접속 구성에 의해 입력신호(11)를 반전하는 신호 반전회로를 겸용하고 있다.
이하, 제2도의 동작 타이밍도를 참조하여 그 동작에 대하여 설명한다.
우선, 입력신호(I1)가 L 레벨일 때 신호발생회로(301)에 있어서는 노드(N301)는 L 레벨로, 입력신호(S1)는 제 1 의 전압원(VCC)에서 N 채널형 MOS 트랜지스터(Qn301)의 임계치(Vtn)만큼 낮은 전위(VCC-Vtn)이다. 전압레벨 변환회로(101)에 있어서는 노드(MO1)는 L 레벨이고, N 채널형 MOS 트랜지스터(QMO2)는 오프, P 채널형 MOS 트랜지스터(Qp102)는 온 이고, 출력신호(01)가 제 2 의 전압원(VPP)으로 되어 H 레벨이고, P 채널형 MOS 트랜지스터(Qp101)는 완전하게 오프한다. 다음은 입력신호(I1)가 L 레벨에서 H 레벨로 천이하면 신호발생회로(301)에 있어서는 노드(N302)에서 노드(N303)의 지연시간의 사이에 노드(N301)는 L 레벨에서 H 레벨의 펄스신호를 발생한다.
이 때문에, 커패시터(C301)틀 통하여 노드(N301)와 접속된 입력신호(S1)는 전위(VCC-Vtn)로부터 전위(2×VCC-Vtn )의 펄스신호를 발생한다. 전압레벨 변환회로(101)에 있어서는 입력신호(I1)가 H 레벨이므로 N 채널형 MOS 트랜지스터(QMO2)는 완전하게 온, 노드(MO1)는 입력신호(S1)가 전위(VCC-Vtn)일 때, 전위(VCC-2×Vtn)로 되나, 입력신호(S1)가 전위(2×VCC-Vtn)로 되었을 때에는 전위(2×VCC-Vtn)와, 제 1 의 전압원(VCC)중의 낮은 쪽의 전압으로 된다. 예를들면, VCC =1.5V, Vtn = 0.7V 로 하면, 노드(MO1)는 전위 VCC 로 된다. 이와 같이 노드(MO1)가 VCC 로 되기 때문에 P 채널형 MOS 트랜지스터(Qp102)는 대략 오프로 된다. 다음은 출력신호(01)가 L 레벨로 되고, P 채널형 MOS 트랜지스터(Qp101)가 완전하게 온 하고, 노드(MO1)는 제2 의 전압원(VPP)의 전위로 되고, P 채널형 MOS 트랜지스터(Qp102)는 완전하게 오프로 된다.
이 전압레벨 변환회로(101)의 특징은 입력신호(I1)가 L 레벨에서 H 레벨로 천이할 때 입력신호(S1)를 제 1 의 전압원(VCC) 이상으로 승압하고, 노드(MO1)를 제 1 의 전압원(VCC)의 전위로 하는 것에 의해 P 채널형 MOS 트랜지스터(Qp102)를 대략오프로 된다. 이것에 의해, N채널형 MOS트랜지스터(QMO2)와 P 채널형 MOS 트랜지스터(Qp102)를 통하여 제 2 의 전압원(VPP)으로부터 접지 전압원(VSS)으로 흐르는 관통전류를 억제할 수가 있는 동시에, 출력신호(01)의 전압레벨을 재빨리 L 레벨로 확정할 수가 있다. 특히, 제 1 의 전압원(VCC)이 저전압일 때나 제 1 의 전압원(VCC)과 제 2 의 전압원(VPP)의 전위차가 클 때에도 출력신호(1)의 전압레벨을 재빨리 L 레벨로 확정할 수 있다.
(제 2 실시예 )
본 발명의 전압레벨 변환회로의 제 2 의 실시예에 대하여 설명한다.
제1도 및 제4도는 회로구성을 나타내는 도면, 제5도는 동작 타이밍도 이다. 제 1 도 및 제4도에 있어서, I1, I4, S1 은 입력신호, 01 은 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원 101 은 전압레벨 변환회로, 401 은 신호발생회로, QMO1∼QMO2, Qn401 은 N 채널형 MOS 트랜지스터(제 3 의 N 채널형 MOS 트랜지스터), Qp101∼Qp102 는 P 채널형 MOS 트랜지스터, 40 은 부정회로, 41 은 지연회로, 42 는 NOR 게이트, C401 은 커패시터, MO1, N401∼N402 는 노드명이다.
제1도의 회로구성에 대해서는 제 1 의 실시예와 동일하다.
제4도의 신호발생회로에 대하여 설명한다. 입력신호(I4)의 부정신호가 노드(N402)에 취출되어 노드(N402)와 역상의 지연신호(I1)로 하고, 노드(N402)와 입력신호(I1)와의 NOR 가 노드(N401)에 취출된다. 노드(N401)와 입력신호(S1)간에 커패시터(C401)가 접속되고, N 채널형 MOS 트랜지스터(Qn401)의 드레인에 입력신호(S1)가 접속되고, N 채널형 MOS 트랜지스터(Qn401)의 소스와 게이트가 제 1 의 전압원(VCC)에 접속되어 있다.
제5도의 동작 타이밍도를 참조하여 동작에 대하여 설명한다. 우선, 입력신호(I4)가 L 레벨일 때 신호발생회로(401)에 있어서는 입력신호(I1)는 L 레벨로, 노드(MO1)는 L 레벨로, 입력신호(S1)는 제 1 의 전압원(VCC)에서 N 채널형 MOS 트랜지스터(Qn401)의 임계치(Vtn)만큼 낮은 전위(VCC-Vtn)이다. 전압레벨 변환회로(101)에 있어서는 제 1 의 실시예와 동일하게 노드(N401)는 L 레벨이고 N 채널형 MOS 트랜지스터(QMO2)는 오프, P 채널형 MOS 트랜지스터(Qp102)는 온 이고, 출력신호(01)가 제 2 의 전압원(VPP)으로 H 레벨이고, P 채널형 MOS 트랜지스터(Qp101)는 완전하게 오프한다.
다음은 입력신호(I4)가 L 레벨에서 H 레벨로 천이하면 신호발생회로(401)에 있어서는 노드(N402)로부터의 입력신호(I1)의 지연시간 사이에 노드(N401)는 L 레벨로부터 H 레벨의 펄스신호를 발생한다. 이 때문에, 커패시터(C401)를 통하여 노드(N401)와 접속된 입력신호(S1)는 전위(VCC-Vtn)에서 전위(2 × VCC -Vtn)의 펄스신호를 발생한다. 전압레벨 변환회로(101)에 있어서는, 입력신호(I1)가 입력신호(I4)에서 지연되어 L 레벨에서 H 레벨로 천이하고, N 채널형 MOS 트랜지스터(QMO2)는 완전하게 온 한다. 노드(MO1)는 입력신호(Sl)가 이미 전위(VCC-Vtn)에서 전위(VCC-2×Vtn)로 되어있기 때문에 전위(2×VCC-Vtn)와 VCC 중의 낮은 쪽의 전압으로 된다. 예를들면, VCC = 1.5V, Vtn = 0.7V 로 하면 노드(MO1)는 전위(VCC)로 된다. 이와 같이 노드(MO1)가 전위(VCC)로 되기 때문에 P 채널형 MOS 트랜지스터(Qp102)는 대략 오프로 된다. 다음에 출력신호(01)가 L 레벨로 되고. P 채널형 MOS 트랜지스터(Qp101)가 완전하게 온 하고, 노드(MO1)는 제 2 의 전압원(VPP)의 전위로 되고, P 채널형 MOS 트랜지스터(Qp102)는 완전하게 오프로 된다.
이 전압레벨 변환회로(101)의 특징은 입력신호(I1)가 L 레벨에서 H 레벨로 천이할 때 입력신호(S1)는 이미 제 1 의 전압원(VCC) 이상으로 승압되어 있고, 제 l 의실시예 보다도 빨리 노드(MO1)를 제 1 의 전압원(VCC)의 전위로 하는 것에 의해 P 채널형 MOS 트랜지스터(Qp102)를 대략 오프시킨다. 이것에 의해 N 채널형 MOS 트랜지스터(QMO2)와 P 채널형 MOS 트랜지스터(Qp102)를 통하여 제 2 의 전압원(VPP)으로부터 접지전압원(VSS)으로 흐르는 관통전류를 억제하는 동시에 출력신호(01)의 전압레벨을 재빨리 L 레벨로 확정할 수 있다. 특히 제 1 의 전압원(VCC)이 저전압일 때나 제 1 의 전압원(VCC)과 제 2 의 전압원(VPP)의 전위차가 클 때에는 출력신호(01)의 전압레벨을 재빠르게 L 레벨로 확정할 수 있다.
(제 3 실시예 )
본 발명의 전압레벨 변환회로의 제3실시예에 대하여 설명한다.
제6도는 회로구성을 나타내는 도면, 제7도는동작 타이밍도이다. I6은 입력신호, 06은 출력신호, VCC 는 제 1 의 전압원, VPP는 제 2 의 전압원, VSS는 접지전압원, 601 은 전압레벨 변환회로, Qn601∼Qn602 는 N 채널형 MOS 트랜지스터, Qp601∼Qp602 는 P 채널형 MOS 트랜지스터, C601 은 커패시터, 61 은 신호지연회로, N601∼N602 는 노드명이다.
제6도의 회로구성에 대하여 설명한다. 입력신호(I6)가 N 채널형 MOS 트랜지스터(Qn601)의 소스와 N 채널형 MOS 트랜지스터(Qn602)의 게이트에 접속되어 있다. N 채널형 MOS 트랜지스터(Qn601)의 게이트가 VCC 에 접속되고, N 채널형 MOS 트랜지스터(Qn602)의 소스가 VSS 에 접속되어 있다. 또, P 채널형 MOS 트랜지스터(Qp601)의 소스와 P 채널형 MOS 트랜지스터(Qp602)의 소스가 제 2 의 전압원(VPP)에 접속되어 있다.
N 채널형 MOS 트랜지스터(Qn60l)의 드레인과 P 채널형 MOS 트랜지스터(Qp601)의 드레인과 P 채널형 MOS 트랜지스터(Qp602)의 게이트가 접속되고, 출력신호(06)가 N 채널형 MOS 트랜지스터(Qn602)의 드레인과 P 채널형 MOS 트랜기스터(Qp601)의 게이트와 P 채널형 MOS 트랜지스터(Qp602)의 드레인에 접속되어 있다. 입력신호(I6)와 동상으로 지연된 신호는 노드(N602)에 취출되고 노드(N601)아 노드(N602)간에 커패시터(C601)가 접속되어 있다.
상기 신호지연회로(61)와 커패시터(C60l)와의 직렬회로에 의해 신호 승압회로(62)를 구성한다.
제7도의 동작 타이밍도를 참조하여 동작에 대하여 설명한다. 우선. 입력신호(I6)가 L 레벨일 때 노드(N601)는 L 레벨, 노드(N602)는 L 레벨, N 채널형 MOS 트랜지스터(Qn602)는 오프, P 채널형 MOS 트랜지스터(Qp602)는 온 이고, 출력신호(06)가 제 2 의 전압원(VPP)의 전위로 H 레벨이고, P 채널형 MOS 트랜지스터(Qp601)는 완전하게 오프한다. 다음은, 입력신호(I6)가 L 레벨에서 H 레벨로 천이하면 노드(N601)는 전위(VCC-Vtn)로 된다. 그 후 노드(N602)가 L 레벨에서 H 레벨로 천이하고, 노드(N601)는 전위(2×VCC-Vtn)로 된다.
입력신호(I6)가 H 레벨이므로 N 채널형 MOS 트랜지스터(Qn602)는 완전하게 온, 노드(N601)는 전위(2×VCC-Vtn)로 되고, P 채널형 MOS 트랜지스터(Qp602)는 대략 또는 완전하게 오프로 된다. 다음에 출력신호(06)가 L 레벨로 되고, P 채널형 MOS 트랜지스터(Qp601)가 완전하게 온 하고, 노드(N601)는 제 2 의 전압원(VPP)
의 전위로 되고, P 채널형 MOS 트랜지스터(Qp602)는 완전하게 오프로 된다.
이 전압레벨 변환회로(601)의 특징은. 입력신호(I6)가 L 레벨에서 H 레벨로 천이할 때 노드(N601)가 전위(2×VCC-Vtn)와 같이 VCC 이상으로 하는 것에 의해 P 채널형 MOS 트랜지스터(Qp602)를 대략 오프 시킬 수가 있고, 따라서 N 채널형 MOS 트랜지스터(Qn602)와 P 채널형 MOS 트랜지스터(Qp602)틀 통하여 제 2 의 전압원(APP)으로부터 접지전압원(VSS)으로 흐르는 관통전류를 억제할 수가 있다. 또 출력신호(06)의 전압레벨을 신속히 L 레벨로 확정할 수 있다. 특히, 제 1 의 전압원(VCC)이 저전압일 때나 제 1 의 전압원(VCC)과 제 2 의 전압원(VPP)과의 전위차가 클 때에도 출력신호(06)의 전압레벨을 신속하게 L 레벨로 확정할 수 있다.
(제 4 실시예)
본 발명의 전압레벨 변환회로의 제4실시예에 대하여 설명한다. 이 제4실시예는 상기 제2실시예와 제3실시예를 합친 것이다.
제8도는 회로구성을 나타내는도면, 제9도는 동작 타이밍도이다. I8, S8 은 입력신호, 08 은 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원, 801 은 전압레벨 변환회로, Qn801∼Qn802 는 N 채널형 MOS 트랜지스터, Qp801∼Qp802 는 P 채널형 MOS 트랜지스터, C801 은 커패시터, N801∼N802 는 노드명이다.
제8도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(801)는 입력신호(I8)가 N 채널형 MOS 트랜지스터(Qn801)의 소스와 N 채널형 MOS 트랜지스터(Qn802)의 게이트에 접속되어 있다. N 채널형 MOS 트랜지스터(Qn801)의 게이트가 입력신호(S8)에 접속되고, N 채널형 MOS 트랜지스터(Qn802)의 소스가 접지전압원(VSS)에 접속되고, P 채널형 MOS 트랜지스터(Qp801)의 소스와 P 채널형 MOS 트랜지스터(Qp802)의 소스가 제2 의 전압원(VPP)에 접속되어 있다.
또, N 채널형 MOS 트랜지스터(Qn801)의 드레인과 P 채널형 MOS 트랜지스터 (Qp801)의 드레인과 P 채널형 MOS 트랜지스터(Qp802)의 게이트가 접속되어 있다. 출력신호(08)가 N 채널형 MOS 트랜지스터(Qn802)의 드레인과 P 채널형 MOS 트랜지스터(Qp801)의 게이트와 P 채널형 MOS 트랜지스터(Qp802)의 드레인에 접속되고, 입력신호(I8)와 동상으로 지연된 신호가 노드(N802)에 취출되어 노드(N801)와 노드(N802)간에 커패시터(C801)가 접속되어 있다. 입력신호 I8 과 S8 의 관계는 상기 제 2 의실시예에 표시한 제4도의 입력신호(I1)가 입력신호(I8)에 상당하고, 입력신호(S1)가 입력신호(S8)에 상당하는 회로이다.
제9도의 동작 타이밍도를 참조하여 동작에 대하여 설명한다. 여기서, 제8도의 입력신호(I8, S8)는제4도의입력신호(I1, S1)가입력된다 우선, 제4도의 신호발생희로(401)에 있어서, 입력신호(I4)가 L 레벨일 때 신호 I8(I1)은 L 레벨로, 노드(N401)는 L 레벨로, 입력신호 S8(S1)은 제1 의 전압원(VCC)에서 N 채널형 MOS 트랜지스터(Qn401)의 임계전위(Vtn)만큼 낮은 전위(VCC-Vtn)이다.
제8도의 전압레벨 변환회로(801)에 있어서는 입력신호(I8)가 L 레벨로, 노드(N801)는 L 레벨, 노드(N802)는 L 레벨, N 채널형 MOS 트랜지스터(Qn802)는 오프, P 채널형 MOS 트랜지스터(Qp802)는 온 이고, 출력신호(08)가 제2 의 전압원(VPP)으로 H 레벨이고, P 채널형 MOS 트랜지스터(Qp801)는 완전하게 오프한다. 다음은 입력신호(I4)가 L 레벨에서 H 레벨로 천이하면 제4도의 신호발생회로(401)에 있어서 노드(N402)에서 입력신호 I8(I1)의 지연시간 사이에 노드(N401)는 L 레벨에서 H 레벨로 되는 펄스신호를 발생한다. 이 때문에 커패시터(C401)를 통하여 노드(N40l)와 접속된 입력신호 S8(S1)은 전위(VCC-Vtn)에서 전위(2×VCC-Vtn)의 펄스산호를 발생한다.
제8도의 전압레벨 변환회로(801)에 있어서는 입력산호(I8)가 입력신호(I4)에서 지연하여 L 레벨에서 H 레벨로 천이하고 N 채널형 MOS 트랜지스터(Qn802)는 완전히 온 하고 있다. 노드(N801)는 입력산호(S8)가 이미 전위(VCC-Vtn)에서 전위(VCC-2×Vtn)로 되어있기 때문에 전위(2×VCC-Vtn)와 제 1 의 전압원(VCC)의 전위중 낮은쪽의 전압으로 된다 예를들면, VCC = 1.5V, Vtn = 0.7V로 하면 노드(N801)는 제 1 의 전압원(VCC)의 전위로 된다. 그후, 노드(N802)가 L 레벨에서 H 레벨로 천이하고, 노드(N801)는 전위(2×VCC)로 된다 이 때문에, P 채널형 MOS 트랜지스터(Qp802)는 대략 오프로 된다. 다음은 출력신호(08)가 L 레벨로 되고, P 채널형 MOS 트랜지스터(Qp801)가 완전하게 온 하고, 노드(N801)는 제 2 의 전압원(VPP)의 전위로 되고, P 채널형 MOS 트랜지스터(Qp802)는 완전하게 오프로 된다.
이 전압레벨 변환회로(801)의 특징은 상기 제 2 의 실시예와 제 3 의 실시예 각각의 특징을 가지고 입력신호(I8)가 L 레벨에서 H 레벨로 천이할 때 출력신호(08)의 전압레벨을 신속하게 L 레벨로 확정할 수 있다.
(제 5 실시예)
본 발명의 전압레벨 변환회로의 제5실시예에 대하여 설명한다.
제10도는 회로구성을 나타내는 도면, 제11도는 동작 타이밍도이다. 제10도에 있어서, I10 은 입력신호, 010 은 출력신호, VCC 는 제 1 의 전압원, VPP는 제 2 의 전압원, VSS 는 접지전압원, 1001 은 전압레벨 변환회로, QMO01, QMO02 는 N 채널형 MOS 트랜지스터, QMO03 은 N 채널형 MOS 트랜지스터(제 4 의 N 채널형 MOS 트랜지스터), Qp1001, Qp1002 는 P 채널형 MOS 트랜지스터 Qp1003은 P 채널형 MOS 트랜지스터(제 3 의 P 채널형 MOS 트랜지스터), Qp1004 는 P 채널형 MOS 트랜지스터(제 5 의 P 채널형 MOS 트랜지스터), Qp1005 는 P 채널형 MOS 트랜지스터(제 4 의 P 채널형 MOS 트랜지스터), MO01∼MO03 은 노드명이다.
제10도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(1001)는 입력신호(I10)가 N 채널형 MOS 트랜지스터(QMO01)의 소스와 N 채널형 MOS 트랜지스터(QMO02)의 게이트에 접속되고, 노드(MO02)가 N 채널형 MOS 트랜지스터(QMO01)의 게이트와 P 채널형 MOS 트랜지스터(Qp1004)의 드레인과 P 채널형 MOS 트랜지스터(Qp1005)의 드레인에 접속되어 있다.
또, N 채널형 MOS 트랜지스터(QMO02)의 소스가 접지전압원(VSS)에 접속되고, P 채널형 MOS 트랜지스터(Qp1001)∼ P 채널형 MOS 트랜지스터(Qp1003), P 채널형 MOS 트랜지스터(Qp1005) 의 소스가 제 2 의 전압원(VPP)에 접속되어 있다. P 채널형 MOS 트랜지스터(Qp1004)의 소스가 제 1 의 전압원(VCC)에 접속되고, 노드(MO01)가 N 채널형 MOS 트랜지스터(QMO01)의 드레인과 P 채널형 MOS 트랜지스터(Qp1001)의 드레인과 P 채널형 MOS 트랜지스터(Qp1002)의 게이트에 접속되어 있다.
또, 출력신호(010)가 N 채널형 MOS 트랜지스터(QMO02)의 드레인과 P 채널형 MOS 트랜지스터(Qp1001)의 게이트와 P 채널형 MOS 트랜지스터(Qp1004)의 게이트와 P 채널형 MOS 트랜지스터(Qp1002)의 드레인과 P 채널형 MOS 트랜지스터(Qp1003)의 게이트와 N 채널형 MOS 트랜지스터(QMO03)의 게이트에 접속되어 있다. 로드(MO03)가 P 채널형 MOS 트랜지스터(Qp1003)의 드레인과 N 채널형 MOS 트랜지스터(QMO03)의 드레인과 P 채널형 MOS 트랜지스터(QMO05)의 게이트에 접속되고, N 채널형 MOS 트랜지스터(QMO03)의 소스가 접지전압원(VSS)에 접속된 회로구성이다.
상기 제 3 내지 제 5 의 P 채널형 MOS 트랜지스터(Qp1003∼Qp1005) 및 제 4 의 N 채널형 MOS 트랜지스터(QMO03)에 의해 전위제어회로(전하 공곱회로)(100)를 구성한다.
제11도의 동작 타이밍도를 참조하여 동작에 대하여 설명한다. 우선, 입력신호(I10)가 L 레벨일 때 노드(MO01)는 L 레벨, N 채널형 MOS 트랜지스터(QMO02)는 오프, P 채널형 MOS 트랜지스터(Qp1002)는 온 이다. 출력신호(010)는 제 2 의 전압원(VPP)으로 H 레벨이다. 이때 N 채널형 MOS 트랜지스터(QMO03)는 온, P 채널형 MOS 트랜지스터(Qp1003)는 오프이고, 노드(MO03)는 L 레벨이므로 P 채널형 MOS 트랜지스터(Qp1001), P 채널형 MOS 트랜지스터(Qp1004)는 완전하게 오프, P 채널형 MOS 트랜지스터(Qp1005)는 온 으로 되어있다. 노드(MO02)는 제 2 의 전압원(VPP)의 전위이다.
다음은 입력신호(I10)가 L 레벨에서 H 레벨에 천이하면 노드(MO01)는 전위(VPP-Vtn)와 VCC중 전압이 낮은 쪽이 된다. 예를들면, VPP = 3.0V, VCC =1.5V, Vtn = 0.7V 로 하면 노드(MO01)는 VCC = 1.5V 로 된다. 이 후, N 채널형 MOS 트랜지스터(QMO02)는 온, P 채널형 MOS 트랜지스터(Qp1002)는 대략 오프로 된다. 또, 출력신호(010)는 L 레벨, N 채널형 MOS 트랜지스터(QMO03)는 오프, P 채널형 MOS 트랜지스터(Qp1003)는 온으로 된다. 이때, 노드(MO03)는 전위(VPP)로, P 채널형 MOS 트랜지스터(Qp1001)와 P 채널형 MOS 트랜지스터(Qp1004)는 온, P 채널형 MOS 트랜지스터(Qp1005)는 오프로 되고, 노드(MO01)는 제 2 의 전압원(VPP)의 전위로 된다. 더욱이, 노드(MO02)는 제 1 의 전압원(VCC)의 전위로 되고, P 채널형 MOS 트랜지스터(Qp1002)는 완전하게 오프한다.
이 전압레벨 변환회로의 특징은 입력신호(I10)가 L 레벨에서 H 레벨로 천이할 때 노드(MO02)가 제 1 의 전압원(VCC) 이상의 전위이고 노드(MO01)를 제 1 의 전압원(VCC)으로 하는 것에 의해 P 채널형 MOS 트랜지스터(Qp1002)를 대략 오프시킨다. 이것에 의해 N 채널형 MOS 트랜지스터(QMO02)와 P 채널형 MOS 트랜지스터(Qp1002)를 통하여 제 2 의 전압원(VPP)로부터 접지전압원(VSS)으로 흐르는 관통전류를 억제하는 동시에 출력신호(010)의 전위레벨을 신속하게 L 레벨로 확정할 수 있는 것이다. 특히, 제 1 의 전압원(VCC)이 저전압일 때나 제 1 의 전압원(VCC)과 제 2 의 전압원(VPP)과의 전위차가 클 때에도 출력신호(010)의 전압레벨을 신속하게 L 레벨로 확정할 수 있다.
(제 6 실시예)
본 발명의 전압레벨 변환회로의 제6실시예에 대하여 설명한다.
제12도는 회로구성을 나타낸 도면, 제13도는 동작 타이밍도이다. I12 는 입력신호, 012 는 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원, 1201 은 전압레벨 변환회로, Qn1201 및 Qn1202 는 N 채널형 MOS 트랜지스터, Qn1203 은 N 채널형 MOS 트랜지스터(제 5 의 N 채널형 MOS 트랜지스터), Qn1204 는 N 채널형 MOS 트랜지스터(제 6 의 N 채널형 MOS 트랜지스터(제 3 의 N 채널형 MOS 스위치 소자)), Qp1201 및 Qp1202 는 P 채널형 MOS 트랜지스터, Qp1203 은 P 채널형 MOS 트랜지스터(제 6 의 P 채널형 MOS 트랜지스터) N1201, N1203은 노드명이다.
제12도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(1201)는 입력신호(I12)가 N 채널형 MOS 트랜지스터(Qn1201)의 소스와 N 채널형 MOS 트랜지스터(Qn1204)의 소스와 N 채널형 MOS 트랜지스터(Qn1202)의 게이트에 접속되어 있다. N 채널형 MOS 트랜지스터(QM202)의 소스와 N 채널형 MOS 트랜지스터(Qn1203)의 소스가 접지전압원(VSS)에 접속되고, P 채널형 MOS 트랜지스터(Qp1201)의 소스와 P 채널형 MOS 트랜지스터(Qp1202)의 소스가 제 2 의 전압원(VPP)에 접속되고, P 채널형 MOS 트랜지스터(Qp1203, Qp1204)의 소스가 제 1 의 전압원(VCC)에 접속되어 있다.
또, 노드(N1201)가 N 채널형 MOS 트랜지스터(Qn1201)의 드레인과 N 채널형 MOS 트랜지스터(Qn1204)의 드레인과 P 채널형 MOS 트랜지스터(Qp1201)의 드레인과 P 채널형 MOS 트랜지스터(Qp1202)의 게이트에 접속되어 있다. 또. 출력신호(012)가 N 채널형 MOS 트랜지스터(Qn1202)의 드레인과 P 채널형 MOS 트랜지스터(Qp1201)의 게이트와 P 채널형 MOS 트랜지스터(Qp1202)의 드레인과 P 채널형 MOS 트랜지스터(Qp1203)의 케이트와 N 채널형 MOS 트랜지스터(Qn1203)의 게이트에 접속되어 있다. 노드(N1203)가P 채널형 MOS트랜지스터(Qp1203)의 드레인과 N 채널형 MOS 트랜지스터(Qn1203)의 드레인과 N 채널형 MOS 트랜지스터(Qn1204)의 게이트에 접속된 회로구성이다.
상기 제 5 및 제 6 의 N 채널형 MOS 트랜지스터(Qn1203 Qn1204) 밋 제 6 의 P 채널형 MOS 트랜지스터(Qp1203)에 의해 전위제어회로(전하 공급회로)(120)를 구성한다.
제13도의 동작 타이밍도를 참조하여 동작에 대하여 설명한다. 우선, 입력신호(I12)가 L 레벨일 때 노드(N1201)는 L 레벨, N 채널형 MOS 트랜지스터(Qn1202)는 오프, P 채널형 MOS 트랜지스터(Qp1202)는 온이다. 출력신호(012)가 제 2 의 전압원(VPP)에서 H 레벨이다. 이때, N 채널형 MOS 트랜지스터(Qn1203)는 온, P 채널형 MOS 트랜지스터(Qp1203)는 오프이고, 노드(N1203)는 L 레벨이다. 또, N 채널형 MOS 트랜지스터(Qn1201)는 온, N 채널형 MOS 트랜지스터(Qn1204)는 오프, P 채널형 MOS 트랜지스터(Qp1201)는 오프이다.
다음은, 입력신호(I12)가 L 레벨에서 H 레벨로 천이하면 처음은 출력신호(012)가 제2 의 전압원(VPP)의 전위이기 때문에 노드(N1201)는 전위(VPP-Vtn)와 제 1의 전압원(VCC)의 전위중 전압이 낮은쪽이 된다. 예를들면. VPP=3.0V, VCC =1.5V, Vtn =0.7V로 하면 노드(N1201)는 VCC =1.5V 로 된다.
그 후, N 채널형 MOS 트랜지스터(Qn1202)는 온, P 채널형 MOS 트랜지스터(Qp1202)는 대략 오프이고, 출력신호(012)가 L 레벨로 되고, N 채널형 MOS 트랜지스터(Qn1203)는 오프, P 채널형 MOS 트랜지스터(Qp1203)는 온 으로 되고, 노드(N1203)는 제 1 의 전압원(VCC)의 전위로 되고, N 채널형 MOS 트랜지스터(Qn1201)는 오프, N 채널형 MOS 트랜지스터(Qn1204)는 온, P 채널형 MOS 트랜지스터(Qp1201)는 온으로 되고, 노드(N1201)는 제 2 의 전압원(VPP)의 전위로 되고, P 채널형 MOS 트랜지스터(Qp1202)는 완전하게 오프한다.
이 전압레벨 변환회로의 특징은 입력신호(I12)가 L 레벨에서 H 레벨로 천이할 때 노드(M201)를 제 1 의 전압원(VCC)의 전위로 하는 것에 의해 P 채널형 MOS 트랜지스터(Qp1202)를 대략 오프시키게 된다. 이것에 의해 N 채널형 MOS 트랜지스터(Qn1202)와 P 채널형 MOS 트랜지스터(Qp1202)를 통하여 제 2 의 전압원(VPP)으로부터 접지전압원(VSS)으로 흐르는 관통전류를 억제하는 동시에 출력신호(012)의 전압레벨을 신속하게 L 레벨로 확정할 수 있다. 특히, 제 l 의 전압원(VCC)이 저전압일 때나 제 1 의 전압원(VCC)과 제 2 의 전압원(VPP)과의 전위차가 클 때에도 출력신호(012)의 전압레벨을 신속하게 L 레벨로 확정할 수 있다.
(제 7 실시예)
본 발명의 전압레벨 변환회로의 제7실시예에 대하여 설명한다.
제14도는회로구성을 나타내는 도면, 제15도는 동작 타이밍도이다. I14는 입력신호, 014 는 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원, 1401 은 전압레벨 변환회로, Qn1401 및 Qn1402 는 N 채널형 MOS 트랜지스터, Qn1404 는 N 채널형 MOS 트랜지스터(제 7 의 N 채널형 MOS 트랜지스터), Qp1401∼Qp1402 는 P 채널형 MOS 트랜지스터, N1401 은 노드명이다.
제14도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(1401)는 입력신호(I14)가 N 채널형 MOS 트랜지스터(Qn1401)의 소스와 N 채널형 MOS 트랜지스터 (Qn1404)의 소스와 N 채널형 MOS 트랜지스터(Qn1404)의 게이트와 N 채널형 MOS 트랜지스터(Qn1402)의 게이트에 접속되어 있다. N 채널형 MOS 트랜지스터(Qn1402)의 소스가 접지전압원(VSS)에 접속되고 P 채널형 MOS 트랜지스터(Qp1401)의 소스와 P 채널형 MOS 트랜지스터(Qp1402)의 소스가 제 2 의 전압원(VPP)에 접속되어 있다.
또, 노드(N1401)가 N 채널형 MOS 트랜지스터(Qn1401)의 드레인과 N 채널형 MOS 트랜지스터(Qn1404)의 드레인과 P 채널형 MOS 트랜지스터(Qp1401)의 드레인과 P 채널형 MOS 트랜지스터(Qp1402)의 게이트에 접속되어 있다. 더욱이, 출력신호(014)는 N 채널형 MOS 트랜지스터(Qn1402)의 드레인과 P 채널형 MOS 트랜지스터(Qp1401)의 게이트와 P 채널형 MOS 트랜지스터(Qp1402)의 드레인과 N 채널형 MOS 트랜지스터(Qn1401)의 게이트에 접속되어 있다.
상기 제 7 의 N 채널형 MOS 트랜지스터(Qn1404)에 의해 전위제어회로(전하 공급회로)(140)를 구성하고 있다.
제15도의 동작 타이밍도를 참조하여 동작에 대하여 설명한다. 우선, 입력신호(I14)가 L 레벨일 때, 노드(N1401)는 L 레벨, N 채널형 MOS 트랜지스터(Qn1402)는 오프, N 채널형 MOS 트랜지스터(Qn1404)는 오프, P 채널형 MOS 트랜지스터(Qp1402)는 온이다. 출력신호(014)가 제2 의 전압원(VPP)에서 H 레벨이다. P 채널형 MOS 트랜지스터(Qp1401)는 오프, N 채널형 MOS 트랜지스터(Qn1401)는 온 이다. 다음은, 입력신호(I14)가 L 레벨에서 H 레벨로 천이하면 N 채널형 MOS 트랜지스터(Qn1402)는 온, 처음에는 출력신호(014)가 제2 의 전압원(VPP)이기 때문에 노드(N1401)는 전위(VPP-Vtn)와 VCC 중 전압이 낮은쪽이 된다. 예를들면, VPP = 3.0V. VCC =1.5V, Vtn = 0.7V 로 하면 노드(N1401)는 VCC =1.5V 로 된다.
이후, P 채널형 MOS 트랜지스터(Qp1402)는 대략 오프로 되고, 출력신호(014)가 L 레벨로 된다. 더욱이 P 채널형 MOS 트랜지스터(Qp1401)는 온 N 채널형 MOS 트랜지스터(Qn1401)는 오프. 노드(N1401)는 제 2 의 전압원(VPP)의 전위로 되고, P 채널형 MOS 트랜지스터(Qp1402)는 완전하게 오프로 된다.
이 전압레벨 변환회로의 특징은 입력신호(I14)가 L 레벨에서 H 레벨로 천이할 때 노드(N1401)를 제 1 의 전압원(VCC)의 전위로 하는 것에 의해 P 채널형 MOS 트랜지스터(Qp1402)를 대략 오프 시킬수 가 있다. 이것에 의해 N 채널형 MOS 트랜지스터(Qn1402)와 P 채널형 MOS 트랜지스터 (Qp1402)를 통하여 제 2 의 전압원(VPP)으로부터 접지전압원(VSS)으로 흐르는 관통전류를 억제하는 동시에 출력신호(014)의 전압레벨을 신속하게 L 레벨로 확정할 수 있다. 특히, 제 1 의 전압원(VCC)이 저전압일 때나 제 1 의 전압원(VCC)과 제 2 의 전압원(VPP)과의 전위차가 클 때에도 출력신호(014)의 전압레벨을 신속하게 L 레벨로 확정할 수 있다.
(제 8 실시예)
본 발명의 전압레벨 변환회로의 제8실시예에 대하여 설명한다.
제16도는 회로구성을 나타낸도면이다. 동도면에 있어서, I16 은 입력신호, 016 은 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원, 1601 은 전압레벨 변환회로(레벨 시프터), Qn1601 은 N 채널형 MOS 트랜지스터(제 1 의 N 채널형 MOS 스위치 소자), Qn1602 는 N 채널형 MOS 트랜지스터(제 2 의 N 채널형 MOS 스위치 소자), Qp1601 은 P 채널형 MOS 트랜지스터(제 1 의 P 채널형 MOS 트랜지스터), Qp1602 는 P 채널형 MOS 트랜지스터(제 2 의 P 채널형 MOS 트랜지스터) Qp1603 은 P 채널형 MOS 트랜지스터(제 7 의 P 채널형 MOS 트랜지스터) N1601 은 노드명이다.
제16도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(1601)는 입력신호(I16)가 N 채널형 MOS 트랜지스터(Qp1601)의 소스와 N 채널형 MOS 트랜지스터(Qn1602)의 게이트와 P 채널형 MOS 트랜지스터(Qp1603)의 게이트에 접속되어 있다. 또, N 채널형 MOS 트랜지스터(Qn1601)의 게이트가 제 1 의 전압원(VCC)에 접속되고, N 채널형 MOS 트랜지스터(Qn1602)의 소스는 VSS 에 접속되어 있다. 더욱이, 노드(N1601)는 N 채널형 MOS 트랜지스터(Qn1601)의 드레인과 P 채널형 MOS 트랜지스터(Qp1601)의 드레인과 P 채널형 MOS 트랜지스터(Qp1602)의 게이트에 접속되어 있다.
P 채널형 MOS 트랜지스터(Qp1601)의 소스와 P 채널형 MOS 트랜지스터(Qp1603)의 소스가 제 2 의 전압원(VPP)에 접속되고, P 채널형 MOS 트랜지스터(Qp1603)의 드레인이 P 채널형 MOS 트랜지스터(Qp1602)의 소스에 접속되어 있다. 더욱이, 출력신호(016)가 N 채널형 MOS 트랜지스터(Qn1602)의 드레인과 P 채널형 MOS 트랜지스터(Qp1601)의 게이트와 P 채널형 MOS 트랜지스터(Qp1602)의 드레인에 접속된 회로구성이다.
이미 설명한 바와 같이, N 채널형 MOS 스위치 소자(Qn1601)의 접속 구성에 의해 입력산호(I16)를 반전하는 신호 반전회로를 겸용하고 있다.
또, 제 7 의 N 채널형 MOS 트랜지스터(Qp1603)에 의해 조기 컷오프회로(160)를 구성하고 있다.
제16도의 전압레벨 변환회로의 특징은 P 채널형 MOS 트랜지스터(Qp1602)의 소스와 제2 의 전압원(VPP)간에 P 채널형 MOS 트랜지스터(Qp1603)가 접속되고, P 채널형 MOS 트랜지스터(Qp1603)의 게이트가 입력신호(I16)인 것에 의하여 입력신호(I16)가 제l 의 전압원(VCC)일 때 노드(N1601)는 전위(VCC - Vtn)이고, P 채널형 MOS 트랜지스터(Qp1602)의 오프상태 보다도 더욱 P 채널형 MOS 트랜지스터(Qp1603)는 오프상태로 되고, 출력신호(016)의 전압레벨을 신속하게 L 레벨로 확정할 수 있는 것이다. 예를들면, VCC=3V, VPP=12V일 때 약1/2의 시간으로 확정할 수 있다. 또, 전압레벨이 신속하게 확정되기 때문에 관통 소비전류를 억제할 수도 있다.
(제 9 실시예)
본 발명의 전압레벨 변환회로의 제9실시예에 대하여 설명한다.
제17도는회로구성을나타낸 도면이다. I17은 입력신호, 017은 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원, 1701은 전압레벨 변환회로, Qn1701 ∼ Qn1702 는 N 채널형 MOS 트랜지스터, Qp1701 및 Qp1702 는 P 채널형 MOS 트랜지스터, Qp1703 은 P 채널형 MOS 트랜지스터(제 7 의 P 채널형 MOS 트랜지스터), N1701 은 노드명이다.
제17도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(1701)는 입력신호(I17)가 N 채널형 MOS 트랜지스터(Qn1701)의 소스와 N 채널형 MOS 트랜지스터(Qn1702)의 게이트와 P 채널형 MOS 트랜지스터(Qp1703)의 게이트에 접속되고, N 채널형 MOS 트랜지스터(Qn1701)의 게이트가 VCC 에 접속되어 있다. N 채널형 MOS 트랜지스터(Qn1702)의 소스는 접지전압원 VSS 에 접속되고, 노드(N1701)는 N 채널형 MOS 트랜지스터(Qn1701)의 드레인과 P 채널형 MOS 트랜지스터(Qp1701)의 드레인과 P 채널형 MOS 트랜지스터(Qp1702)의 게이트에 접속되어 있다.
또, P 채널형 MOS 트랜지스터(Qp1701)의 소스와 P 채널형 MOS 트랜지스터(Qp1702)의 소스가 제 2 의 전압원(VPP)에 접속되어 있다. 또, P 채널형 MOS 트랜지스터(Qp1702)의 드레인이 P 채널형 MOS 트랜지스터(Qp1703)의 소스에 접속되어 있다. 더욱이, 출력신호(017)는 N 채널형 MOS 트랜지스터(Qn1702)의 드레인과 P 채널형 MOS 트랜지스터(Qp1701)의 게이트와 P 채널형 MOS 트랜지스터(Qp1703)의 드레인에 접속되어 있다.
상기 제 7 의 P 채널형 MOS 트랜지스터(Qp1703)에 의해 조기 컷오프회로(170)를 구성하고 있다.
제17도의 전압레벨 변환회로(1701)의 특징은 제 8 의실시예와 동일하고 P 채널형 MOS 트랜지스터(Qp1703)의 소스와 제 2 의 전압원(VPP)간에 P 채널형 MOS 트랜지스터(Qp1702)가 접속되고, P 채널형 MOS 트랜지스터(Qp1703)의 게이트가 입력신호(I17)인 것으로서 입력신호(I17)가 제 1 의 전압원(VCC)일 때 노드(N1701)는 전위(VCC-Vtn)이고, P 채널형 MOS 트랜지스터(Qp1702)의 오프상태 보다도 더욱 P 채널형 MOS 트랜지스터(Qpl703)는 오프상태로 된다 이것에 의해 출력신호(017)의 전압레벨을 신속하게 L 레벨로 확정할 수 있는 것이다.
더욱이, 상기 제 8 및 제 9 의실시예에서는 각 제 3 의 P 채널형 트랜지스터(Qn1603, Qp1703)를 제 2 의 P 채널형 트랜지스터(Qp1602, Qp1701)와 직렬로 접속하였으나, 그 외에 도시되어 있지 않으나 이 각 제 3 의 P 채널형 트랜지스터(Qp1603, Qp1703)를 제 1 의 P 채널형 트랜지스터(Qp1601, Qp1701)와 직렬로 접속하여도 같은 효과를 얻을 수 있다.
(제 10 실시예)
본 발명의 전압레벨 변환회로의 제 10 의실시예에 대하여 설명한다. 이 제 10 실시예는 상기 제 5 의실시예와 제8 의실시예를 합성한 것이다.
제18도는회로구성을나타내는도면이다.I18은입력신호, 018은 출력 신호, VCC 는 제 1 의 전압원, VPP 는 제2 의 전압원, VSS 는 접지전압원, 1801은 전압레벨 변환회로, Qn1801∼Qn1803 은 N 채널형 MOS 트랜지스터. Qp1801∼Qp1806 은 P 채널형 MOS 트랜지스터, N1801∼N1803 은 노드명이다.
제18도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(1801)는 입력신호(I18)가 N 채널형 MOS 트랜지스터(Qn1801)의 소스와 N 채널형 MOS 트랜지스터(Qn1802)의 게이트와 P 채널형 MOS 트랜지스터(Qp1806)의 게이트에 접속되고, 노드(N1802)가 N 채널형 MOS 트랜지스터(Qn1801)의 게이트와 P 채널형 MOS 트랜지스터(Qp1804)의 드레인과 P 채널형 MOS 트랜지스터(Qp1805)의 드레인에 접속되어 있다. 또, N 채널형 MOS 트랜지스터(Qn1802)의 소스는 접지전압원(VSS)에 접속되고, P 채널형 MOS 트랜지스터(Qp1801), P 채널형 MOS 트랜지스터(Qp1803), P 채널형 MOS 트랜지스터(Qp1805∼Qp1806)의 소스는 제 2 의 전압원(VPP)에 접속된다.
P 채널형 MOS 트랜지스터(Qp1804)의 소스가 제1 의 전압원(VCC)에 접속되고, 노드(N1801)가 N 채널형 MOS 트랜지스터(Qn1801)의 드레인과 P 채널형 MOS 트랜지스터(Qp1801)의 드레인과 P 채널형 MOS 트랜지스터(Qp1802)의 게이트에 접속되어 있다. 또, P 채널형 MOS 트랜지스터(Qp1802)의 소스와 P 채널형 MOS 트랜지스터(Qpl806)의 드레인이 접속되고. 출력신호(018)는 N 채널형 MOS 트랜지스터(Qp1802)의 드레인과 P 채널형 MOS 트랜지스터(Qp1801)의 게이트와 P 채널형 MOS 트랜지스터(Qp1804)의 게이트와 P 채널형 MOS 트랜지스터(Qp1802)의 드레인과 P 채널형 MOS 트랜지스터(Qp1803)의 게이트와 N 채널형 MOS 트랜지스터(Qn1803)의 게이트에 접속되어 있다. 또, 노드(N1803)는 P 채널형 MOS 트랜지스터(Qp1803)의 드레인과 N 채널형 MOS 트랜지스터(Qn1803)의 드레인과 P 채널형 MOS 트랜지스터(Qpl805)의 게이트에 접속되고, N 채널형 MOS 트랜지스터(QM803)의 소스가 접지전압원(VSS)에 접속된 회로구성이다.
이 전압레벨 변환회로(1801)의 특징은 상기 제5 의실시예와 제 8 의실시예의 양 특징을 구비하고 입력신호(I18)가 L 레벨에서 ''H 레벨로 천이할 때 출력신호(018)의 전압레벨을 보다 신속하게 L 레벨로 확정할 수 있는 것이다.
(제 11 실시예)
본 발명의 전압레벨 변환회로의 제 11 실시예에 대하여 설명한다. 이 제 11 실시예는 상기 제 7 실시예와 제 9 실시예를 합성한 것이다.
제19도는회로구성을나타내는도면이다. I19는입력신호, Q19는출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원 1901은 전압레벨 변환회로, Qn1901∼Qn1902, Qn1904 는 N 채널형 MOS 트랜지스터, Qp1901∼Qp1903 은 P 채널형 MOS 트랜지스터, N1901 은 노드명이다.
제l9도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(1901)는 입력신호(I19)가 N 채널형 MOS 트랜지스터(Qn1901)의 소스와 N 채널형 MOS 트랜지스터(Qp1904)의 소스와 N 채널형 MOS 트랜지스터(Qn1904)의 게이트와 N 채널형 MOS 트랜지스터(Qn1902)의 게이트와 P 채널형 MOS 트랜지스터(Qp1903)의 게이트에 접속되어 있다. N 채널형 MOS 트랜지스터(Qn1903)의 소스는 접지전압원(VSS)에 접속되고, P 채널형 MOS 트랜지스터(Qp1901)의 소스와 P 채널형 MOS 트랜지스터(Qp1902)의 소스가 제 2 의 전압원(VPP)에 접속되어 있다.
노드(N1901)는 N 채널형 MOS 트랜지스터(Qn1901)의 드레인과 N 채널형 MOS 트랜지스터(Qn1904)의 드레인과 P 채널형 MOS 트랜지스터(Qp1901)의 드레인과 P 채널형 MOS 트랜지스터(Qp1902)의 게이트에 접속되고, P 채널형 MOS 트랜지스터(Qp1902)의 드레인과 P 채널형 MOS 트랜지스터(Qp1903)의 소스가 접속되어 있다. 더욱이, 출력신호(019)는 N 채널형 MOS 트랜지스터(Qn1902)의 드레인과 P 채널형 MOS 트랜지스터(Qp1901)의 게이트와 P 채널형 MOS 트랜지스터(Qp1903)의 드레인과 N 채널형 MOS 트랜지스터(Qn1901)의 게이트에 접속되어 있다.
이 전압레벨 변환회로(1901)의 특징은 상기 제 5 실시예와 제 8 실시예의 양 특성을 구비하고 입력신호(I19)가 L 레벨에서 H'' 레벨로 천이할 때 출력신호(019)의 전압레벨을 보다 신속하게 L 레벨로 확정할 수 있는 것이다.
(제 12 실시예)
본 발명의 전압레벨 변환회로의 제 12 실시예에 대하여 설명한다. 이 제 12 실시예는 복수개의 전압레벨 변환부에 의해 구성된 것이다.
제20도는 회로구성을 나타낸 도면이다. I20 은 입력신호, 020 은 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원 2011∼(2013)은 전압레벨 변환부, 2001 은 상기 전압레벨 변환부(2011∼2013)로 구성된 전압레벨 변환부, Qn2001∼Qn2032 는 N 채널형 MOS 트랜지스터, Qp2011∼Qp2032 는 P 채널형 MOS 트랜지스터 N2001∼N2004 는 노드명이다.
제20도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(2001)는 전압레벨 변환부(2011∼2013)와 2개의 N 채널형 MOS 트랜지스터(Qn2001, Qn2002)로 구성되어 있고, 전압레벨 변환부(2011)에 의해 입력신호의 제 1 의 전압원(VCC)을 노드(N2001)의 전압레벨전위(VPP-2×Vtn)로 변환하고, 전압레벨 변환부(2012)에 의해 노드(N2001)의 전압레벨(VPP-2×Vtn)을 노드(N2002)의 전압레벨(VPP-Vtn)로 변환하고, 전압레벨 변환부(2013)에 의해 노드(N2001)의 전압레벨(VPP-Vtn)을 출력신호의 제 2 의 전압원(VPP)으로 변환한다. 여기에도시된 전압레벨 변환부(2011∼2013)는 제30도의 종래예와 동일한 것이다.
노드(N2002)는 게이트와 소스가 제2 의 전압원(VPP)에 접속된 N 채널형 MOS 트랜지스터(Qn2002)의 드레인이고, 노드(N2001)는 게이트와 소스가 노드(N2002)에 접속된 N 채널형 MOS 트랜지스터(Qn2001)의 드레인이다. 이 실시예에서는 전압레벨 변환부(2011∼2013)를 제22도의 종래예의 것으로 구성하고 있으나 상기 표시한 본 발명의 전압레벨 변환회로의 제 1 실시예 ∼ 제 11 실시예로 구성하는 것도 가능하다.
이 전압레벨 변환회로의 특징은 복수개의 전압레벨 변환부에 의해 입력신호의 제 1 의 전압원(VCC)의 전위를 복수의 전압레벨을 통하여 출력신호의 제 2 의 전압원(VPP)의 전위로 변환하기 위해 제 1 의 전압원(VCC)과 제 2 의 전압윈(VPP)의 전위차가 클 때에도 확실하게 출력신호의 전압레벨을 확정할 수 있다.
(제 13 실시예)
본 발명의 전압레벨 변환회로의 제 13 실시예에 대하여 설명한다. 이 제 13 실시예는 복수개의 전압레벨 변환부로 구성된 것이다.
제21도는 회로구성을 나타낸 도면이다. 동도면에 있어서, I21 은 입력신호, 021 은 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원, 2111∼2113 은 전압레벨 변환부, 2114 및 2115 는 부정회로(논리회로), 210l 은 전압레벨 변환회로, Qn2101∼Qn2151 은 N 채'널형 MOS 트랜지스터, Qp2111∼Qp2151 은 P 채널형 MOS 트랜지스터, N2101∼N2106 은 노드명이다. 전압레벨 변환부(2111)에 있어서, P 채널형 MOS 트랜지스터(Qp2113) 및 N 채널형 MOS 트랜지스터(Qn2113)에 의해 전위확정수단(211)을 구성하고, 전압레벨 변환부(2112)에 있어서 P 채널형 MOS 트랜지스터(Qp2123) 및 N 채널형 MOS 트랜지스터(Qn2123)에 의해 전위확정수단(212)을 구성하고 전압레벨 변환부(2113)에 있어서 P 채널형 MOS 트랜지스터(Qp2133) 및 N 채널형 MOS 트랜지스터(Qn2133)에 의해 전위확정수단(213)을 구성한다.
제21도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(2101)는 전압레벨 변환부(2111∼2113)와 부정회로(2114∼2115)와 MOS 트랜지스터로 구성되어 있다. 전압레벨 변환부(2111)에 의해 입력신호의 제 1 의 전압원(VCC)의 전위를 노드(N2101)의 전압레벨(VPP-2×Vtn)르 변환하고, 전압레벨 변환부(2112)에 의해 노드(N2101)의 전압레벨(VPP-2×Vtn)을 노드(N2102)의 전압레벨(VPP-Vtn)로 변환하고, 전압레벨 변환부(2113)에 의해 노드(N2101)의 전압레벨(VPP-Vtn)을 출력신호이 제 2 의 전압원(VPP)으로 변환하는 것이다.
우선, 여기에도시된 전압레벨 변환부(2111∼2113)의 회로구성에 대하여 설명한다. 전압레벨 변환부(2111∼2113)는 모두 같은 회로구성이므로 전압레벨 변환부(2113)를 들어 설명한다. 제1 의 입력신호인 노드(N2104)는N 채널형 MOS 트랜지스터(Qn2131)의 소스와 N 채널형 MOS 트랜지스터(Qn2132)의 게이트에 접속되어 있다. 또, N 채널형 MOS 트랜지스터(Qn2131)의 게이트가 제 l 의 입력신호의 전압레벨인 노드(N2102)에 접속되고, 제 2 의 입력신호인 노드(N2106)가 N 채널형 MOS 트랜지스터(Qn2133)의 게이트와 P 채널형 MOS 트랜지스터(Qp2133)의 게이트에 접속되어 있다.
N 채널형 MOS 트랜지스터(Qn2131)의 드레인과 P 채널형 MOS 트랜지스터(Qp2132)의 게이트와 P 채널형 MOS 트랜지스터(Qp2131)의 드레인은 접속되고, P 채널형 MOS 트랜지스터(Qp2132)의 드레인과 P 채널형 MOS 트랜지스터(Qp2133)의 소스가 접속되어 있다. 더욱이, 출력신호(021)는 N 채널형 MOS 트랜지스터(Qn2133)의 드레인과 P 채널형 MOS 트랜지스터(Qp2133)의 드레인과 P 채널형 MOS 트랜지스터(Qp2131)의 게이트에 접속되어 있다.
N 채널형 MOS 트랜지스터(Qn2132)의 소스와 N 채널형 MOS 트랜지스터(Qn2133)의 소스는 접지전압원(VSS)에 접속되고, P 채널형 MOS 트랜지스터(Qp2131)의 소스와 P 채널형 MOS 트랜지스터(Qp2132)의 소스는 출력신호의 전압레벨인 제 2 의 전압원(VPP)에 접속되어 있다. 또 부정회로(2114∼2115)는 제 1 의 전압원(VCC)을 전압원으로 하는 부정회로이다.
다음은 전압레벨 변환회로(2101)의 구성에 대하여 설명한다.
노드(Qn2102)는 게이트와 소스가 제 2 의 전압원(VPP)에 접속된 N 채널형 MOS
트랜지스터(Qn2102)의 드레인이다. 노드(N2101)는 게이트와 소스가 노드(N2102)에 접속된 N 채널형 MOS 트랜지스터(Qn2101)의 드레인이다.
전압레벨 변환부(2111)에 있어서, 제 1 의 입력신호와 제 2 의 입력신호로서 입력신호(I21)가 접속되어 있다. N 채널형 MOS 트랜지스터(Qn2111)의 게이트는 제 1 의 입력신호의 전압레벨인 제 1 의 전압원(VCC)에 접속되고 P 채널형 MOS 트랜지스터(Qp2111)의 소스와 P 채널형 MOS 트랜지스터(Qp2112)의 소스가 출력신호의 전압레벨인 노드(N2101)에 접속되고, 출력신호로서 노드(N2103)의 전위를 출력으로 한다. 부정회로(2114)에 있어서, 입력신호로서 입력신호(I21)가 접속되고, 출력신호로서 노드(N2105)의 전위를 출력으로 한다. 전압레벨 변환부(2112)에 있어서, 제 l 의 입력신호로서 입력신호(I21)가 접속되고, 제 2 의 입력신호로서 노드(N2105)의 전위가 접속되어 있다.
또. N 채널형 MOS 트랜지스터(Qn2121)의 게이트가 제 1 의 입력신호의 전압레벨인 노드(N2101)의 전위에 접속되고, P 채널형 MOS 트랜지스터(Qp2121)의 소스와 P 채널형 MOS 트랜지스터(Qp2122)의 소스는 출력신호의 전압레벨인 노드(N2102)에 접속되고, 출력신호로서 노드(N2104)의 전위를 출력으로 한다. 부정회로(2115)에 있어서, 입력신호로서 노드(N2105)의 전위가 접속되고. 출력신호로서 노드(N2106)의 전위를 출력으로 한다. 전압레벨 변환부(2113)에 있어서는 제 1 의 입력신호로서 노드(N2104)가 접속되고 제 2 의 입력신호로서 노드(N2106)가 접속되고, 채널형 MOS 트랜지스터(Qn2131)의 게이트가 제 1 의 입력신호의 전압레벨인 노드(N2102)에 접속되어 있다.
P 채널형 MOS 트랜지스터(Qp2131)의 소스와 P 채널형 MOS 트랜지스터 (Qp2132)의 소스가 출력신호의 전압레벨인 제 2 의 전압원(VPP)에 접속되어 있다. 더욱, 출력신호(021)를 출력으로 한다. 이실시예의 전압레벨 변환부(2111∼2l13)는 여기서 표시한 회로 구성외에 상기 표시한 본 발명의 전압레벨 변환회로의 제 1 의 실시예 ∼ 제 11 의 실시예와의 합성회로 구성으로 하는 것도 가능하다.
이 전압레벨 변환회로의 특징은 제 12 의 실시예와 동일하게 복수개의 전압레벨 변환부에 의해 입력신호의 제 1 의 전압원(VCC)을 복수의 전압레벨을 통하여 출력신호로 되는 제 2 의 전압원(VPP)으로 변환하기 때문에 제 1 의 전압원(VCC)과 제 2 의 전압원(VPP)과의 전위차가 클 때에도 확실하게 출력신호의 전압레벨을 확정할 수 있다.
또, 예를들면 전압레벨 변환부(2111)의 출력신호의 전압레벨인 노드(N2101)의 전압레벨이 낮아서 출력신호로 되는 노드(N2103)의 전위인 H 레벨의 전압레벨이 불충분한 경우에도 전압레벨 변환부(2112)에 제 2 의 입력신호로서 전압레벨이 제 1 의 전압원(VCC)인 신호를 입력하는 것에 의해 각 전압레벨 변환부(2112)를 확실하게 동작시킬 수가 있고, 전압레벨 변환회로(2101)의 출력신호의 전압레벨을 확정할 수 있다.
(제 14 실시예)
본 발명의 전압레벨 변환회로의 제14실시예에 대하여 설명한다.
제22도는 회로구성을 나타내는도면이다. 동도면에 있어서, 2210 은 부정회로, 2201 은 전압레벨 변환회로, I22B 는 부정회로(2210)의 입력신호, I22 는 전압레벨 변환회로(2201)의 입력신호, 022 는 출력신호, VCC 는 제 2 의 전압원, VPP는 제 3 의 전압원, VSS 는 접지전압원(제 1 의 전압원), VBB 는 제 4 의 전압원, Qn2200 은 N 채널형 MOS 트랜지스터(제 1 의 N 채널형 MOS 스위치 소자), Qn2201은 N 채널형 MOS 트랜지스터(제 1 의 N 채널형 MOS 트랜지스터), Qn2202 는 N 채널형 MOS 트랜지스터(제 2 의 N 채널형 MOS 트랜지스터), Qn2210 은 N 채널형 MOS 트랜지스터이다.
또, Qp2200 은 P 채널형 MOS 트랜지스터(제 1 의 P 채널형 MOS 스위치 소자) Qp2201 은 P 채널형 MOS 트랜지스터(제 1 의 P 채널형 MOS 트랜지스터) Qp2202 는 P 채널형 MOS 트랜지스터(제 2 의 P 채널형 MOS 트랜지스터), Qp2210 은 P 채널형 MOS 트랜지스터이다. N2201∼N2202 는 노드명이다.
제22도의 전압레벨 변환회로의 구성에 대하여 설명한다.
부정회로(2210)는 신호(I22B)를 입력하고 I22 를 출력신호로 하는 N 채널형 MOS 트랜지스터(Qn2210)와 P 채널형 MOS 트랜지스터(Qp2210)로 구성된 회로이고, 전원은 접지전압원(VSS)과 제 2 의 전압원(VCC)이다.
전압레벨 변환회로(2201)는 입력신호(I22)가 N 채널형 M0S 트랜지스터(Qn2000)의 소스와 P 채널형 MOS 트랜지스터(Qp2200)의 소스에 접속되고, 노드(N2201)가 N 채널형 MOS 트랜지스터(Qn2200)의 드레인과 P 채널형 MOS 트랜지스터(Qp2201)의 드레인과 P 채널형 MOS 트랜지스터(Qp2202)의 게이트에 접속되고 노드(N2202)가 P 채널형 MOS 트랜지스터(Qp2200)의 드레인과 N 채널형 MOS 트랜지스터(Qn2201)의 드레인과 N 채널형 MOS 트랜지스터(Qn2202)의 게이트에 접속된다.
또, 출력신호(022)가 P 채널형 MOS 트랜지스터(Qp2201)의 게이트와 P 채널형 MOS 트랜지스터(Qp2202)의 드레인과 N 채널형 MOS 트랜지스터(Qn2201)의 게이트와 N 채널형 MOS 트랜지스터(Qn2202)의 드레인에 접속되고, P 채널형 MOS 트랜지스터(Qp2201, Qp2202)의 소스는 제 3 의 전압원(VPP)에 접속되고, N 채널형 MOS 트랜지스터(Qn2201, Qn2202)의 소스는 제 4 의 전압원(VBB)에 접속된 구성이다.
이 전압레벨 변환회로(2201)는 제23도의 동작 타이밍도에 표시된 것과 같이 접지전압원(제 1 의 전압원)(VSS)과 제 2 의 전압원(VCC)의 진폭의 입력신호를 제 3 의 전압원 VPP)과 제 4 의 전압원(VBB)의 진폭신호로 변환하는 것이다.
이 전압레벨 변환회로의 특징은 적은 회로구성(계 6 개의 MOS 트랜지스터)으로서 입력신호의 진폭의 최대치 및 최소치의 쌍방을 모두 증폭하여 큰 진폭의 신호를 출력할 수 있는데 있다.
더욱이, 상기 제22도에 표시한 전압레벨 변환회로 구성의 기본은 제 24 도에 도시한구성으로 된다. 제24도의 기본구성과 제22도의 구성의 상이점은 다음과 같다. 즉 제24도의 기본구성은 제22도의 부정회로(2210)를 가지지 않는다. 또, 제24도의 기본구성에서는 N 채널형 MOS 스위치 소자(Qn2200')의 게이트에 입력신호를 공급하고 소스를 입력신호의 전압원(VSS)에 접속하고, 드레인을 P 채널형 M0S 트랜지스터(Qp2202)에 접속하고 있다. 제24도의 기본 구성에서는 P 채널형 MOS 스위치 소자(Qp2200')의 게이트에 입력신호를 공급하고, 소스를 입력신호의 다른 전압원(VCC)에 접속하고 드레인을 N 채널형 MOS 트랜지스터(Qn2202)에 접속하고 있다. 제24도의 기본구성과 제22도의 구성은 그 동작이 동일하다.
(제 15 실시예)
본 발명의 전압레벨 변환회로의 제15실시예에 대하여 설명한다.
제25도는 회로구성을 나타내는도면이다. 이 실시예는 제 14 의 실시예와 제 8 의 실시예를 합성한 구성이다. 2401 은 전압레벨 변환회로, I24 는 전압레벨 변환회로(2401)의 입력신호, 024 는 출력신호, VSS 는 접지전압원(제 1 의 전압원), VCC 는 제 2 의 전압원, VPP 는 제 3 의 전압원, VBB 는 제 4 의 전압원, Qn2400∼Qn2402 는 N 채널형 MOS 트랜지스터, Qn2403 은 N 채널형 MOS 트랜지스터(제 3 의 N 채널형 MOS 트랜지스터), Qp2400∼Qp2402 는 P 채널형 MOS 트랜지스터, Qp2403 은 P 채널형 MOS 트랜지스터(제 3 의 P 채널형 MOS 트랜지스터), N2401∼N2402 는 노드명이다.
제 25 도의 회로구성에 대하여 설명한다. 전압레벨 변환회로(2401)는 입력신호(I24)가 N 채널형 MOS 트랜지스터(Qn2400)의 소스와 P 채널형 MOS 트랜지스터(Qp2400)의 소스와 P 채널형 MOS 트랜지스터(Qp2403)의 게이트와 N 채널형 MOS 트랜지스터(Qn2403)의 게이트에 접속되고, 노드(N2401)가 N 채널형 MOS 트랜지스터(Qn2400)의 드레인과 P 채널형 MOS 트렌지스터(Qp2401)의 드레인과 P 채널형 MOS 트랜지스터(Qp2402)의 게이트에 접속되고, 노드(N2402)가 P 채널형 MOS 트랜지스터(Qp2400)의 드레인과 N 채널형 MOS 트랜지스터(Qn2101)의 드레인과 N 채널형 MOS 트랜지스터(Qn2401)의 게이트에 접속된다.
또, 출력산호(024)가 P 채널형 MOS 트랜지스터(Qp2401)의 게이트와 P 채널형 MOS 트랜지스터(Qp2402)의 드레인과 N 채널형 MOS 트랜지스터(Qn2401)의 게이트와 N 채널형 MOS 트랜지스터(Qn2402)의 드레인에 접속되고, P 채널형 MOS 트랜지스터(Qp2401, Qp2403)의 소스는 제 3 의 전압원(VPP)에 접속되고, N 채널형 MOS 트랜지스터(Qn2201, Qn2203)의 소스는 제 4 의 전압원(VBB)에 접속되고, P 채널형 MOS 트랜지스터(Qp2402)의 소스와 P 채널형 MOS 트랜지스터(Qp2403)의 드레인이 접속되고, N 채널형 MOS 트랜지스터(Qn2402)의 소스와 N 채널형 MOS 트랜지스터(Qn2403)의 드레인이 접속된다.
상기 제3 의 P 채널형 MOS 트랜지스터(Qp2403)에 의해 제 1 의 조기 컷오프 회로(251)를 구성하고, 상기 제 3 의 N 채널형 MOS 트랜지스터(Qn2403)에 의해 제 2 의 조기 컷오프회로(252)를 구성한다.
이 전압레벨 변환회로(2401)는 제 14 의 실시예와 동일하게 접지전압원(제 1 의 전압원)(VSS)과 제 2 의 전압원(VCC)과의 진폭의 입력신호를 제 3 의 전압원 (VPP)과 제 4 의 전압원(VBB)의 진폭으로 변환하는 것이다. 또, P 채널형 MOS 트랜지스터(Qp2403)나 N 채널형 M0S 트랜지스터(Qn2403)에 의해 출력신호(024)를 고속으로 전압원(VPP) 또는 전압원(TBB)으로 할 수가 있다.
(제 16 실시예)
본 발명의 전압레벨 변환회로의 제 16 실시예에 대하여 설명한다.
제26도는 회로 구성을 나타낸 도면이다. 이 실시예는 제 14 의 실시예와 제 9 의실시예를 합성한 구성이다. 동도면에 있어서, 2501 은 전압레벨 변환회로, I25 는 전압레벨 변환회로(2501)의 입력신호 025 는 출력신호, VCC 는 제 1 의 전압원, VPP 는 제 2 의 전압원, VSS 는 접지전압원, VBB 는 제 3 의 전압원, Qn2500∼Qn2502 는 N 채널형 MOS 트랜지스터, Qn2503 은 N 채널형 MOS 트랜지스터(제 3 의 N 채널형 MOS 트랜지스터), Qp2500∼Qp2502 는 P 채널형 MOS 트랜지스터, Qp2503 은 P 채널형 MOS 트랜지스터(제 3 의 P 채널형 MOS 트랜지스터), N2501∼N2502 는 노드명이다.
제26도의 회로구성에 대해서는 제 15 의 실시예의 P 채널형 MOS 트랜지스터(Qp2402, Qp2403)의 직렬접속의 순번과, N 채널형 MOS 트랜지스터(Qn2402, Qn2403)의 직렬접속의 순번의 각각을 교체한 것이다.
상기 제 3 의 P 채널형 MOS 트랜지스터(Qp2503)에 의해 제 1 의 조기 컷오프 회로(261)를 구성하고, 상기 제 3 의 N 채널형 MOS 트랜지스터(Qn2503)에 의해 제 2 의 조기 컷오프회로(262)를 구성한다.
이 전압레벨 변환회로(2501)는 제 15 의 실시예와 동일하게 접지전압원(VSS)과 제 2 의 전압원(VCC)과의 진폭의 입력신호를 제 3 의 전압원(VPP)과 제 4 의 전압원(VBB)의 진폭으로 변환하는 것이다. 또 P 채널형 MOS 트랜지스터(Qn2503)나 N 채널형 MOS 트랜지스터(Qn2503)에 의해 출력신호(025)틀 고속으로 전압원(VPP) 또는 전압원(VBB)으로 할 수가 있다.
(제 17 실시예)
본 발명의 전압레벨 변환회로의 제 17실시예에 대하여 설명한다.
제27도는 회로구성을 나타내는 도면이다. 이 실시예는 제 1 의 전압원과 제 2 의 전압원과 제 3 의 전압원을 가지고 입력신호가 제 1 의 전압원의 전압과 제 2 의 전압원의 전압으로 입력되고, 출력신호가 제 2 의 전압원의 전압과 제 3 의 전압원의 전압으로 출력되고, 제 2 의 전압원의 전압이 제 1 의 전압권의 전압과 제 2 의 전압원의 전압간에 있는 전압레벨 변환회로이다. 2601 은 전압레벨 변환회로, 2610 은 부정회로, I26 은 전압레벨 변환회로(2601)의 입력신호, 025 는 부정회로(2610)의 출력신호, VCC 는 제 1 의 전압원 VSS 는 접지전압원 VBB 는 제 2 의 전압원, Qn2601∼Qn2610 은 N 채널형 MOS 트랜지스터, Qp2601∼Qp2610 은 P 채널형 MOS 트랜지스터, N2601∼N2602 는 노드명이다.
제27도의 회로구성에 대하여 설명한다. 우선, 전압레벨 변환회로(2601)는 입력신호(I26)가 P 채널형 MOS 트랜지스터(Qp2601)어 소스와 P 채널형 MOS 트랜지스터(Qp2602)의 게이트와 N 채널형 MOS 트랜지스터(Qn2603)의 게이트에 접속되고, 노드(N2601)가 P 채널형 MOS 트랜지스터(Qp2601)의 드레인과 N 채널형 MOS 트랜지스터(Qn2601)의 드레인과 N 채널형 MOS 트랜지스터(Qp2602)의 게이트에 접속되고, 노드(N2602)가 P 채널형 MOS 트랜지스터(Qp2602)의 드레인과 N 채널형 MOS 트랜지스터(Qn2602)의 드레인과 N 채널형 MOS 트랜지스터(Qn2601)의 게이트에 접속되고, P 채널형 MOS 트랜지스터(Qp2602)의 소스가 제 2 의 전압원(VPP)이 접속되고, N 채널형 MOS 트랜지스터(Qn2601과 Qn2602)의 소스가 제 3 의 전압원(VBB)에 접속되고, N 채널형 MOS 트랜지스터(Qn2602)의 소스와 N 채널형 MOS 트랜지스터(Qn2603)의 드레인이 접속된 구성이다. 부정회로(2610)는 P 채널형 MOS 트랜지스터(Qn2610)와 N 채널형 MOS 트랜지스터(Qn2610)로 구성되고, 노드(N2602)를 입력으로 하고 026을 출력으로 하고 있다. 부정회로(2610)의 P 채널형 M0S 트랜지스터(Qp2610)의 소스는 접지전압원(VSS)에 접속되고 N 채널헝 MOS 트랜지스터(Qn2610)의 소스는 제 3 의 전압원(VBB)에 접속된다.
제 17 의 실시예의 전압레벨 변환회로는 제28도의 동작 타이밍에 표시된 것과 갈이 제 1 의 전압원(VCC)과 접지전압원(VSS)의 진폭의 입력신호를 접지전압원(VSS)과 제 3 의 전압원(VBB)의 진폭으로 변환하는 것이다.
(제 18 실시예)
본 발명의 전압레벨 변환회로의 제 18 실시예에 대하여 설명한다.
제29도는 회로구성을 나타낸 도면이다. 이 실시예는 제 1 의 전압원(VSS)과 제 2 의 전압원(VCC)과 제 3 의 전압원(VPP)를 가지고, 입력신호가 제 1 의 전압원(VSS)의 전압과 제 2 의 전압원(VCC)의 전압으로 입력되고, 출력신호가 제 3 의 전압원(VPP)의 전압과 제 2 의 전압원(VCC)의 전압으로 출력되고, 제 3 이 전압원(VPP)의 전압이 제 2 의 전압윈(VCC)의 전압보다도 높은 전압레벨 변환회로이다.
동도면에 있어서, 1701 은 전압레벨 변환회로, 2810 은 부정회로 I28 은 전압레벨 변환회로(2801)의 입력신호 017 은 전압레벨 변환회로(1701)의 출력신호이고, 또한 부정회로(2810)의 입력신호, 028 은 부정회로(2810)의 출력신호, VSS 는 접지전압원(제 1 의 전압원) VCC 는 제 2 의 전압원 VPP 는 제 3 의 전압원, Qn2801∼Qn2810 은 N 채널형 MOS 트랜지스터, Qp2801∼Qp2810 은 P 채널형 MOS 트랜지스터, N1701 은 노드명이다.
제29도의 회로구성에 대하여 설명한다. 우선, 전압레벨 변환회로 (1701)는 제 9 의 실시예에 표시된 회로와 동일한 것이다. 부정회로(2810)는 P 채널형 MOS 트랜지스터(Qp2810)와 N 채널형 MOS 트랜지스터(Qn2810)fh서 구성되고, 신호(017)를 입력으로 하고 신호(028)를 출력으로 하고 있다. 부정회로(2810)의 P 채널형 MOS 트랜지스터(Qp2810)의 소스는 제 3 의 전압원(VPP)에 접속되고, N 채널형 MOS 트랜지스터(Qn2810)의 소스는 제 2 의 전압원(VCC)에 접속된다.
제 18 의 실시예의 전압레벨 변환회로는 제30도의 동작 타이밍도에 표시되는 것과 같이 제 2 의 전압원(VCC)과 접지전압원(VSS)의 진폭의 입력신호를 제 3 의 전압원(VPP)과 제 2 의 전압원(VCC)의 진폭으로 변환하는 것이다.
상술한 실시예는 어디까지나 1실시예로서 이들 실시예의 합성으로 구성되는 것은 말할 것도 없고 다른 회로와 합성한 것도 본 발명에 포함된다.

Claims (31)

  1. (정정)
    입력신호를 반전하는 신호 반전회로와, 상기 입력신호의 전위보다도 높은 전위의 전압원을 전원으로 하는 레벨 시프터로 되고,
    상기 레벨 시프터는 동일도전형의 제 1 및 제 2 의 MOS 트랜지스터와, 상기 MOS 트랜지스터와 반대의 도전형의 제 1 및 제 2 의 MOS 스위치 소자와, 전하 공급회로 이루어지고,
    상기 양 MOS 트랜지스터는 소스가 상기 전압원에 접속되고,
    상기 제 1 의 MOS 트랜지스터는 드레인이 제 2 의 MOS 트랜지스터의 게이트 및 제 1 의 MOS 스위치 소자에 접속되고,
    상기 제 2 의 MOS 트랜지스터는 드레인이 상기 제 1 의 MOS 트랜지스터의 게이트 및 제 2 의 MOS 스위치 소자에 접속되고,
    상기 제 1 의 MOS 스위치 소자는 접지전위를 상기 제 2 의 MOS 트랜지스터의 게이트에 공급하거나 또는 그 공급을 정지하며,
    상기 제 2 의 MOS 스위치 소자는 접지되고,
    상기 제 1 및 제 2 의 MOS 스위치 소자중 어느 한쪽은 상기 상호 반전회로로의 입력신호에 의해 제어되고, 다른 쪽은 상기 신호 반전회로의 출력신호로 제어되고,
    상기 제 2 의 MOS 트랜지스터의 드레인의 전위가 상기 레벨 시프터의 출력신호이고,
    상기 전하 공급회로는 상기 신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제 2 의 MOS 트랜지스터의 게이트에 전하를 공급하는 것을 특징으로 하는 전압레벨 변환회로.
  2. (정정)
    제 1항에 있어서,
    제 1 의 MOS 스위치 소자는 소스에 신호 반전회로로의 입력신호가 입력되고, 이 제 1 의 MOS 스위치 소자에 의해 신호 반전회로를 겸용하는 것을 특징으로 하는 전압레벨 변환회로.
  3. (정정)
    제 2 항에 있어서,
    제 l 및 제 2 의 MOS 트랜지스터는 P 채널형 트랜지스터로 되고,
    제 1 및 제 2 의 MOS 스위치 소자는 N 채널형 트랜지스터로 되는 것을 특징으로 하는 전압레벨 변환회로.
  4. (정정)
    제 3 항에 있어서,
    전하 공급회로는,
    신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 신호반전회로로의 입력신호의 전위를 넘는 전위의 신호를 발생하고 이 신호를 제 1 의 N 채널형 MOS 스위치 소자의 게이트에 입력하는 신호발생회로인 것을 특징으르 하는 전압레벨 변환회로.
  5. (정정)
    제 4 항에 있어서,
    신호발생회로는,
    신호 반전회로로의 입력신호를 반전하는 부정회로와,
    상기 부정회로의 출력신호를 소정시간 지연하여 반전하는 지연회로와,
    상기 부정회로의 출력신호와 상기 지연회로의 출력신호의 논리합을 부정한 신호를 얻는 NOR 게이트와,
    상기 신호 반전회로로의 입력신호의 전압원에 소스 및 게이트가 접속된 제 3 의 N 채널형 MOS 트랜지스터와,
    상기 제 3 의 N 채널형 MOS 트랜지스터의 드레인과 상기 NOR 게이트간에 배치된 커패시터로 되고,
    상기 제 3 의 N 채널형 MOS 트랜지스터의 드레인에 상기 신호 반전회로로의 입력신호의 전위를 넘는 전위의 신호를 발생시키는 것을 특징으로 하는 전압레벨 변환회로.
  6. (정정)
    제 3 항에 있어서,
    전하 공급회로는,
    신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이하기 이전에, 상기 신호 반전회로로의 입력신호의 전위를 넘는 전위의 신호를 발생하고 이 신호를 제 1 의 N 채널형 MOS 스위치 소자의 게이트에 입력하는 신호발생회로인 것을 특징으로 하는 전압레벨 면환회로.
  7. (정정)
    제 3 항에 있어서,
    전하 공급회로는,
    신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 신호 반전회로로의 입력신호의 전위를 넘는 전위의 신호를 발생하고, 이 신호를 제 2 의 P 채널형 MOS 트랜지스터의 게이트에 입력하는 신호 승압회로인 것을 특징으로 하는 전압레벨 변환회로.
  8. (정정)
    제 3 항에 있어서,
    전하 공급회로는,
    신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이하기 이전에, 상기 신호 반전회로로의 입력신호의 전위를 넘는 전위의 신호를 발생하고, 이 신호를 제 1 의 N 채널형 MOS 스위치 소자의 게이트에 입력하는 신호발생회로와,
    신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 신호 반전회로로의 입력신호의 전위를 넘는 전위의 신호를 발생하고. 이 신호를 제 2 의 P 채널형 MOS 트랜지스터의 게이트에 입력하는 신호 승압회로로 구성되는 것을 특징으로 하는 전압레벨 변환회로.
  9. (정정)
    제 6 항 또는 제 8 항에 있어서,
    신호발생회로는,
    이 신호발생회로로의 입력신호를 반전하는 부정회로와,
    상기 부정회로의 출력신호를 소정시간 지연하여 반전하는 지연회로와,
    상기 부정회로의 출력신호와 상기 지연회로의 출력신호와의 논리합을 부정한 신호를 얻는 NOR 게이트와,
    신호 반전회로로의 입력신호의 전압원에 소스 및 게이트가 접속된 제 3 의 N 채널형 MOS 트랜지스터와,
    상기 제 3 의 N 채널형 MOS 트랜지스터의 드레인과 상기 NOR 게이트간에 배치된 커패시터로 구성되고,
    상기 지연회로의 출력신호를 상기 신호 반전회로의 입력신호로 하고,
    상기 제 3 의 N 채널형 MOS 트랜지스터의 드레인에 상기 신호 반전회로로의 입력신호의 전위를 넘는 전위의 신호를 발생시키는 것을 특징으로 하는 전압레벨 변환회로.
  10. (정정)
    제 7 항 또는 제 8 항에 있어서.
    제 1 의 N 채널형 MOS 스위치 소자는 게이트에 신호 반전회로로의 입력신호의 전압원이 접속되고,
    신호승압회로는 신호 반전회로로의 입력신호를 지연하는 신호지연회로와 커패시터의 직렬회로로 구성되고, 상기 직렬회로의 커패시터는 제 2 의 P 채널형 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 전압레벨 변환회로.
  11. (정정)
    제 3 항에 있어서,
    전하 공급회로는,
    신호 반전회로로의 입력신호가 L 레벨일 때에 제 1 의 N 채널형 MOS 트랜지스터의 게이트의 전위를 레벨 시프터의 출력신호의 전압원의 전위로 제어하고, 상기 신호 반전회로로의 입력신호가 H 레벨일 때에 상기 제 1 의 N 채널형 MOS 트랜지스터의 게이트의 전위를 신호 반전회로로의 입력신호의 전압원의 전위로 제어하는 전위 제어회로인 것을 특징으로 하는 전압레벨 변환회로.
  12. (정정)
    제 3 항에 있어서,
    전하 공급회로는,
    신호 반전회로로의 입력신호가 L 레벨일 때에 제 1 의 N 채널형 MOS 트랜지스터의 게이트의 전위를 레벨 시프터의 출력신호의 전압원의 전위로 제어하고, 상기 신호 반전회로로의 입력신호가 H 레벨일 때에 상기 제 1 의 N 채널형 MOS 트랜지스터의 게이트의 전위를 접지전위로 제어하며, 상기 제 1 의 N 채널형 MOS 트랜지스터에 병렬 접속된 제 3 의 N 채널형 MOS 스위치 소자를 구비하고, 상기 제 3 의 N 채널형 MOS 스위치 소자의 게이트의 전위를 상기 신호 반전회로로의 입력신호가 L 레벨시에 접지전위로 제어하고, 상기 신호 반전회로로의 입력신호가 H 레벨일 때에 상기 신호 반전회로로의 입력신호의 전압원의 전위로 제어하는 전위 제어회로인 것을 특징으로 하는 전압레벨 변환회로.
  13. (정정)
    입력신호를 반전하는 신호 반전회로와, 상기 신호 반전회로로의 입력신호의 전위보다도 높은 전위의 전압원을 전원으로 하는 레벨 시프터로 구성되고,
    상기 레벨 시프터는 동일 도전형의 제 1 및 제 2 의 MOS 트랜지스터와, 상기 MOS 트랜지스터와 반대의 도전형의 제 1 및 제 2 의 MOS 스위치 소자와, 조기 컷오프 회로로 구성되고,
    상기 양 MOS 트랜지스터는 소스가 상기 전압원에 접속되고,
    상기 제 1 의 MOS 트랜지스터는 드레인이 제 2 의 MOS 트랜지스터의 게이트 및 제 1 의 MOS 스위치 소자에 접속되고,
    상기 제 2 의 MOS 트랜지스터는 드레인이 상기 제 1 의 MOS 트랜지스터의 게이트 및 제 2 의 MOS 스위치 소자에 접속되고,
    상기 제 1 의 MOS 스위치 소자는 접지전위를 상기 제 2 의 MOS 트랜지스터의 게이트에 공급하거나 또는 그 공급을 정지하고,
    상기 제 2 의 MOS 스위치 소자는 접지되고,
    상기 제 1 및 제 2 의 MOS 스위치 소자중 어느 한쪽은 상기 신호 반전회로로의 입력신호로 제어되고, 다른 쪽은 상기 신호 반전회로의 출력신호로 제어되고,
    상기 제 2 의 MOS 트랜지스터의 드레인의 전위가 상기 레벨 시프터의 출력신호이고,
    상기 조기 컷오프 회로는 상기 전압원과 상기 제 2 의 MOS 트랜지스터의 소스 사이, 상기 제 2 의 MOS 트랜지스터의 드레인과 상기 제 1 의 MOS 트랜지스터의 게이트 사이, 상기 전압원과 상기 제 1 의 M0S 트랜지스터의 소스 사이, 상기 제 1의 MOS 상기 제 2 의 MOS 트랜지스터의 게이트 사이의 어느 하나에 배치되고, 상기 신호 반전회로로의 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제 2 의 MOS 트랜지스터의 오프 타이밍 보다도 조기에 오프하는 것을 특징으로 하는 전압레벨 변환회로.
  14. (정정)
    제 13 항에 있어서,
    제 1 의 MOS 스위치 소자는 소스에 신호 반전회로로의 입력신호가 입력되고, 이 제 1 의 MOS 스위치 소자에 의해 신호 반전회로를 겸용하는 것을 특징으로 하는 전압레벨 변환회로.
  15. 제 14 항에 있어서,
    제 1 및 제 2 의 MOS 트랜지스터는 P 채널형 트랜지스터로 되고,
    제 1 및 제 2 의 MOS 스위치 소자는 N 채널형 트랜지스터로 되는 것을 특징으로 하는 전압레벨 변환회로.
  16. (정정)
    제 15 항에 있어서,
    조기 컷오프 회로는 제 2 의 P 채널형 트랜지스터와 동일 도전형의 제 7 의 P 채널형 트랜지스터로 되고 이 제 7 의 P 채널형 트랜지스터는 게이트에 신호 반전회로로의 입력신호가 입력되는 것을 특징으로 하는 전압레벨 변환회로.
  17. (정정)
    제 16 항에 있어서,
    레벨 시프터는 추가로 전하 공급회로를 구비하고,
    상기 전하 공급회로는 신호 반전회로로의 입력신호가 L 테벨에서 H 레벨로 천이할 때에 상기 제 2 의 MOS 트랜지스터의 게이트에 정전하를 공급하는 것을 특징으로 하는 전압레벨 변환회로.
  18. (정정)
    제 11 항에 있어서,
    전하 공급회로는,
    직렬접속된 제 3 의 P 채널형 MOS 트랜지스터 및 제 4 의 N 채널형 MOS 트랜지스터와, 제 4 및 제 5 의 P 채널형 MOS 트랜지스터를 구비하고,
    상기 제 3 의 P 채널형 MOS 트랜지스터 및 제 4 의 N 채널형 MOS 트랜지스터는 모두 게이트에 레벨 시프터의 출력신호가 공급되고. 상기 제 3 의 P 채널형 MOS 트랜지스터는 레벨 시프터의 전압원에 접속되는 한편, 상기 제 4 의 N 채널형 MOS 트랜지스터는 접지되고,
    상기 제 4 의 P 채널형 MOS 트랜지스터는 소스가 레벨 시프터의 전압원에 접속되고, 게이트가 상기 제 3 의 P 채널형 MOS 트랜지스터와 제 4 의 N 채널형 MOS 트랜지스터의 접속점에 접속되고. 드레인이 제 1 의 N 채널형 MOS 스위치 소자의 게이트에 접속되고,
    상기 제 5 의 P 채널형 NI0S 트랜지스터는 소스가 신호 반전회로로의 입력신호의 전압원에 접속되고, 게이트에 레벨 시프터의 출력신호가 공급되고, 드레인 이 제 1 의 N 채널형 MOS 스위치 소자의 게이트에 접속되는 것을 특징으로 하는 전압레벨 변환회로.
  19. (정정)
    제 12 항에 있어서,
    전하 공급회로는,
    직렬접속된 제 6 의 P 채널형 MOS 트랜지스터 및 제 5 의 N 채널형 MOS 트랜지스터와, 제 6 의 N 채널형 MOS 트랜지스터를 구비하고,
    상기 제 6 의 P 채널형 MOS 트랜지스터 및 제 5 의 N 채널형 MOS 트랜지스터는 모두 게이트에 레벨 시프터의 출력신호가 공급되고, 상기 제 6 의 P 채널형 MOS 트랜지스터는 신호 반전회로로의 입력신호의 전압원에 접속되는 한편, 상기 제 5 의 N 채널형 MOS 트랜지스터는 접지되고,
    상기 제 6 의 N 채널형 MOS 트랜지스터는 소스에 신호 반전회로로의 입력신호가 공급되고 게이트가 상기 제 6 의 P 채널형 MOS 트랜지스터와 제 5 의 N 채널형 MOS 트랜지스터의 접속점에 접속되고, 드레인이 제 1 의 N 채널형 MOS 스위치 소자의 드레인에 접속되고,
    상기 제 1 의 N 채널형 MOS 스위치 소자는 게이트에 레벨 시프터의 출력이 공급되는 것을 특징으로 하는 전압레벨 변환회로.
  20. (정정)
    제 12 항에 있어서,
    전하 공급회로는 제 7 의 N 채널형 MOS 트랜지스터로 되고,
    상기 제 7 의 N 채널형 MOS 트랜지스터는 소스 및 게이트에 신호 반전회로로의 입력신호가 공급되고, 드레인이 제 1 의 N 채널형 MOS 스위치 소자의 드레인에 접속되고,
    상기 제 1 의 N 채널형 MOS 스위치 소자는 게이트에 레벨 시프터의 출력이 공급되는 것을 특징으로 하는 전압레벨 변환회로.
  21. (정정)
    직렬로 접속된 복수개의 전압레벨 변환부를 구비한 전압레벨 변환회로에 있어서,
    상기 각 전압레벨 변환부는 동일 도전형의 제 1 및 제 2 MOS 트랜지스터와, 상기 MOS 트랜지스터 또는 반대 도전형의 MOS 스위치 소자와, 자기의 출력신호로 되는 전위를 가지며 후단에 위치하는 것일 수록 높은 전위를 발생하는 전압원을 구비하며,
    상기 제 1 MOS 트랜지스터는 게이트가 상기 제 2 MOS 트랜지스터의 드레인에, 소스가 상기 전압원에, 드레인이 상기 제 2 MOS 트랜지스터의 게이트에 각각 접속되고,
    상기 제 2 MOS 트랜지스터는 소스가 상기 전압원에 드레인이 상기 MOS 스위치 소자의 한쪽 단자에 각각 접속되며,
    상기 MOS 스위치는 다른 쪽의 단자가 접지에 접속되고,
    상기 제 1 MOS 트랜지스터와 상기 제 2 MOS 트랜지스터에 의해 자동 증폭회로가 형성되며, 상기 제 2 MOS 트랜지스터와 상기 MOS 스위치 소자에 의해 버퍼회로가 형성되는 구성으로 되며,
    상기 복수의 전압레벨 변환부중, 최초 단의 전압레벨 변환부는 외부신호를 입력신호로 하고, 최초 단의 전압레벨 변환회로 이외의 전압레벨 변환부는 전단에 위치하는 전압레벨 변환부의 출력신호를 입력신호로 하고, 이 입력신호의 전위보다 높은 전위의 출력신호를 출력하는 것을 특징으로 하는 전압레벨 변환회로.
  22. (정정)
    제 21 항에 있어서,
    최초단의 전압레벨 변환부 이외의 전압레벨 변환부는 각각 논리회로를 가지고,
    상기 복수개의 논리회로는 직렬 접속되어 각각 최초 단의 전압레벨 변환부로의 입력신호의 전위를 발생하는 전압원을 전압원으로 하고,
    최초단의 논리회로는 최초단의 전압레벨 변환부로의 입력신호를 입력신호로 하고,
    상기 최초단의 논리회로 이외의 논리회로는 전단에 위치하는 논리회로의 출력신호를 입력신호로 하고,
    상기 최초단의 전압레벨 변환부 이외의 전압레벨 변환부는 각각
    자기의 논리회로의 출력신호를 수신하여 자기 출력신호의 전위를 조기에 확정하는 전위 확정회로를 구비하는 것을 특징으로 하는 전압레벨 변환회로.
  23. 제 22 항에 있어서,
    논리회로는 입력신호를 반전하는 부정회로로 되는 것을 특징으로 하는 전압레벨 변환회로
  24. (정정)
    제 13 항에 있어서,
    레벨 시프터의 출력신호의 부정신호를 생성하는 부정회로를 구비하고,
    상기 부정회로는,
    신호 반전회로로의 입력신호의 전압원의 전위 이상의 전위의 제 2 의 전압원 및 이 제 2 의 전압원의 전위보다도 높은 전위의 제 3 의 전압원을 전압원으로 하고,
    레벨 시프터의 출력신호가 H 레벨일 때 상기 제 3 의 전압원을 전압원으로 하는 신호를 출력하고, 상기 레벨 시프터의 출력신호가 L 레벨일 때 상기 제 2의 전압원을 전압원으로 하는 신호를 출력하는 것을 특징으로 하는 전압레벨 변환회로.
  25. (정정)
    소정 진폭의 신호를 입력하고, 이 입력신호의 진폭보다도 큰 진폭의 신호를 출력하는 전압레벨 변환회로에 있어서,
    제 1 의 N 채널형 MOS 스위치 소자 및 제 1 의 P 채널형 MOS 스위치 소자와,
    제 1 및 제 2 의 N 채널형 MOS 트랜지스터 및 제 1 및 제 2 의 P 채널형 MOS 트랜지스터와,
    상기 입력신호의 전압원으로 되는 제 1 및 제 2 의 전압원과, 상기 출력신호의 전압원으로 되는 제 3 및 제 4 의 전압원을 구비하고,
    상기 제 1 의 N 채널형 MOS 스위치 소자는 상기 제 2 의 P 채널형 MOS 트랜지스터의 게이트에 접속되고, 이 게이트에 상기 입력신호의 전위에 따라서 상기 제 1 의 전압원의 전위를 공급하거나 그 공급을 차단하고,
    상기 제 1 의 P 채널형 MOS 스위치 소자는 상기 제 2 의 N 채널형 MOS 트랜지스터의 게이트에 접속되고, 이 게이트에 상기 입력신호의 전위에 따라서 상기 제 2 의 전압원의 전위를 공급하거나 공급을 차단하고,
    상기 제 1 의 P 채널형 MOS 트랜지스터의 드레인과 상기 제 2 의 P 채널형 MOS 트랜지스터의 게이트가 접속되고,
    상기 제 1 의 N 채널형 MOS 트랜지스터의 드레인과 상기 제 2 의 N 채널형 MOS 트랜지스터의 게이트가 접속되고,
    상기 제 1 및 제 2 의 P 채널형 MOS 트랜지스터의 소스가 상기 제 3 의 전압원에 접속되고,
    상기 제 1 및 제 2 의 N 채널형 MOS 트랜지스터의 소스가 상기 제 4 의 전압원에 접속되고,
    상기 제 1 의 P 채널형 M0S 트랜지스터의 게이트와. 상기 제 2 의 P 채널형 MOS 트랜지스터의 드레인과, 상기 제 1 의 N 채널형 MOS 트랜지스터의 게이트와, 상기 제 2 의 N 채널형 MOS 트랜지스터의 드레인이 공통으로 접속되고,
    상기 공통 접속점의 전위를 상기 출력신호로 하는 것을 특징으로 하는 전압레벨 변환회로.
  26. 제 25 항에 있어서,
    입력신호를 반전하는 부정회로를 가지고,
    제 1 의 N 채널형 MOS 스위치 소자 및 제 1 의 P 채널형 MOS 스위치 소자는 그 각 소스에 상기 부정회로의 출력신호가 입력되고,
    상기 제 1 의 N 채널형 MOS 스위치 소자는 게이트가 입력신호의 제 2 의 전압원에 접속되고, 드레인이 제 2 의 P 채널형 MOS 트랜지스터의 게이트에 접속되고,
    상기 제 1 의 P 채널형 MOS 스위치 소자는 게이트가 입력신호의 제 1 의 전압원에 접속되고, 드레인이 제 2 의 N 채널형 MOS 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 전압레벨 변환회로.
  27. (정정)
    제 25 항에 있어서,
    제 l 및 제 2 의 조기 컷오프 회로를 추가로 구비하고,
    상기 제 1 의 조기 컷오프 회로는 출력신호의 제 3 의 전압원과 제 2 의 P 채널형 MOS 트랜지스터의 소스 사이, 상기 제 2 의 P 채널형 MOS 트랜지스터의 드레인과 제 l 의 P 채널형 MOS 트랜지스터의 게이트 사이, 상기 출력신호의 제 3 의 전압원과 상기 제 1 의 P 채널형 MOS 트랜지스터의 소스 사이, 상기 제 1 의 P 채널형 MOS 트랜지스터의 드레인과 상기 제 2 의 P 채널형 MOS 트랜지스터의 게이트 사이의 어느 하나에 배치되고, 입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제 2 의 P 채널형 MOS 트랜지스터의 오프 타이밍 보다도 조기에 오프하고,
    상기 제 2 의 조기 컷오프 회로는 출력신호의 제 4 의 전압원과 제 2 의 N 채널형 MOS 트랜지스터의 소스 사이, 상기 제 2 의 N 채널형 MOS 트랜지스터의 드레인과 제 1 의 N 채널형 MOS 트랜지스터의 게이트 사이, 상기 출력신호의 제 4 의 전압원과 상기 제 1 의 N 채널형 MOS 트랜지스터의 소스 사이, 상기 제 1 의 N 채널형 MOS 트랜지스터의 드레인과 상기 제 2 의 N 채널형 MOS 트랜지스터의 게이트 사이의 어느 하나에 배치되고,
    입력신호가 L 레벨에서 H 레벨로 천이할 때에 상기 제 2 의 N 채널형 MOS 트랜지스터의 오프 타이밍 보다도 조기에 오프하는 것을 특징으로 하는 전압레벨 변환회로.
  28. 제 27 항에 있어서,
    제 1 의 조기 컷오프 회로는 제 3 의 P 채널형 트랜지스터로 되고, 이 제 3 의 P 채널형 트랜지스터는 게이트에 전압레벨 변환회로의 입력신호가 입력되는 것을 특징으로 하는 전압레벨 변환회로.
  29. 제 27 항에 있어서,
    제 2 의 조기 컷오프 회로는 제 3 의 N 채널형 트랜지스터로 되고, 이 제 3 의 N 채널형 트랜지스터는 게이트에 전압레벨 변환회로의 입력신호가 입력되는 것을 특징으로 하는 전압레벨 변환회로.
  30. (신설)
    제 17 항에 있어서,
    전하 공급회로는,
    직렬접속된 제 3 의 P 채널형 MOS 트랜지스터 및 제 4 의 N 채널형 MOS 트랜지스터와, 제 4 및 제 5 의 P 채널형 MOS 트랜지스터를 구비하고,
    상기 제 3 의 P 채널형 MOS 트랜지스터 및 제 4 의 N 채널형 MOS 트랜지스터는 모두 게이트에 레벨 시프터의 출력신호가 공급되고, 상기 제 3 의 P 채널형 MOS 트랜지스터는 레벨 시프터의 전압원에 접속되는 한편, 상기 제 4 의 N 채널형 MOS 트랜지스터는 접지되고,
    상기 제 4 의 P 채널형 MOS 트랜지스터는 소스가 레벨 시프터의 전압원에 접속되고, 게이트가 상기 제 3 의 P 채널형 MOS 트랜지스터와 제 4 의 N 채널형 MOS 트랜지스터의 접속점에 접속되고, 드레인이 제 1 의 N 채널형 MOS 스위치 소자의 게이트에 접속되고,
    상기 제 5 의 P 채널형 MOS 트랜지스터는 소스가 신호 반전회로로의 입력신호의 전압원에 접속되고, 게이트에 레벨 시프터의 출력신호가 공급되고, 드레인 이 제 1 의 N 채널형 MOS 스위치 소자의 게이트에 접속되는 것을 특징으로 하는 전압레벨 변환회로.
  31. (신설)
    제 17 항에 있어서,
    전하 공급회로는 제 7 의 N 채널형 MOS 트랜지스터로 되고,
    상기 제 7 의 N 채널형 MOS 트랜지스터는 소스 및 게이트에 신호 반전회로로의 입력신호가 공급되고, 드레인이 제 1 의 N 채널형 MOS 스위치 소자의 드레인에 접속되고,
    상기 제 1 의 N 채널형 MOS 스위치 소자는 게이트에 레벨 시프터의 출력이 공급되는 것을 특징으로 하는 전압레벨 변환회로.
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