KR20010004019A - 씨모스 출력 버퍼 회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 출력 버퍼 회로에 있어서, 출력단의 CMOS 트랜지스터의 구동 신호를 조절함으로써 피크 전류를 감소시키는 CMOS 출력 버퍼 회로에 관한 것이다.
본 발명은 피크 전류를 감소시키는 CMOS 출력 버퍼 회로에 있어서, 인에이블 신호와 데이터 신호를 입력받아 출력부를 구동하기 위한 신호를 발생하는 입력부; 상기 입력부에서 제공되는 신호에 따라 출력 신호를 발생하는 출력부; 전원 전압의 변화를 검출하여 레퍼런스 신호를 발생하는 전원 전압 검출부; 및, 상기 전원 전압 검출부의 레퍼런스 신호에 따라 출력부의 구동 신호를 조절하는 제어부를 포함한다.

Description

씨모스 출력 버퍼 회로{CMOS output buffer}
본 발명은 반도체 장치의 출력 버퍼(Output Buffer) 회로에 관한 것으로서, 보다 구체적으로는 출력단의 CMOS 트랜지스터(Complementary Metal Oxide Semiconductor Transistor)의 입력 전압을 제어함으로써 피크 전류(Peak Current)를 감소시키는 CMOS 출력 버퍼 회로에 관한 것이다.
일반적으로, CMOS 출력 버퍼 회로는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진 다수의 CMOS 트랜지스터가 병렬로 연결되어 있다. 이와 같은 CMOS 출력 버퍼 회로에 있어서, 전원 전압이 높은 고전압 조건일 때, 출력단의 CMOS 트랜지스터의 구동 전류가 커지게 되어 이로 인해 회로에 오동작을 일으키기도 한다.
도 1은 종래의 CMOS 출력 버퍼 회로를 도시한 것이다. 도 1을 참조하면, 종래의 CMOS 출력 버퍼 회로는 인에이블 신호(poe)와 인버터(NOT1)를 통해 데이터 신호(sj)를 입력으로 받는 NAND 게이트(NA)와, 상기 인에이블 신호(poe)와 데이터 신호(sj)를 각각 인버터(NOT1, NOT2)를 통해 입력받는 NOR 게이트(NOR)와, 상기 NAND 게이트(NA) 및 NOR 게이트(NOR)의 출력 신호를 인버터(NOT3, NOT4)를 통해 각각 제공받아 출력 신호(dout1)를 발생하기 위한 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)로 구성된 CMOS 트랜지스터로 이루어진다.
상기한 바와 같은 종래의 CMOS 출력 버퍼 회로는 인에이블 신호(poe)가 로우 상태로 인가되는 경우에는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)가 모두 턴-오프(Turn-Off)되어 출력 버퍼 회로의 동작을 수행하지 않고, 상기 인에이블 신호(poe)가 하이 상태로 인가되는 경우에 버퍼 동작을 수행한다.
인에이블 신호(poe)가 하이 상태로 인가되는 경우에 상기 NAND 게이트(NA)와 NOR 게이트(NOR)는 데이터 신호(sj)와 동일한 레벨의 신호를 출력한다. 즉, 데이터 신호(sj)가 하이 상태로 인가되는 경우에는 상기 NAND 게이트(NA)와 NOR 게이트(NOR)는 모두 하이 상태의 신호를 출력하고, 데이터 신호(sj)가 로우 상태로 인가되는 경우에는 상기 NAND 게이트(NA)와 NOR 게이트(NOR)는 모두 로우 상태의 신호를 출력한다. 상기 NAND 게이트(NA)와 NOR 게이트(NOR)의 출력 신호는 인버터(NOT3, NOT4)에 의해 반전되어(aa, bb) 각각 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 게이트 단자에 인가된다.
결국, 인에이블 신호(poe)가 하이 상태인 경우에, NOR 게이트(NOR)와 NAND 게이트(NA), 그리고 다수의 인버터(NOT1, NOT2, NOT3, NOT4)에 의해 데이터 신호(sj)의 반전된 신호(aa, bb)가 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)의 게이트 단자에 인가되어 상기 PMOS 트랜지스터(P1) 또는 NMOS 트랜지스터(N1)를 구동시켜서 출력 신호(dout1)를 발생한다. 이 때, 상기 PMOS 트랜지스터(P1)의 입력 신호(aa)가 로우 상태일 때는 하이 상태의 출력 신호(dout1)가 발생하고, NMOS 트랜지스터(N1)의 입력 신호(bb)가 하이 상태일 때는 로우 상태의 출력 신호(dout1)가 발생하기 때문에 결과적으로, 입력되는 데이터 신호(sj)와 동일한 레벨(Level)의 신호가 출력 신호(dout1)로서 발생된다.
그러나, 상기와 같은 CMOS 출력 버퍼 회로는 일반적으로 구동 능력이 큰 PMOS 트랜지스터와 NMOS 트랜지스터를 출력단에 사용하기 때문에, 전원 전압이 높은 고전압 상태에서 상기 PMOS 트랜지스터 또는 NMOS 트랜지스터가 턴-온되어 출력 신호를 발생시키는 경우에는 큰 피크 값을 갖는 구동 전류가 흐르게 되는데, 이러한 높은 피크 전류는 노이즈를 발생하게 되고, 회로의 오동작을 야기시키는 원인이 되는 것이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 출력단의 CMOS 트랜지스터의 구동 신호를 조절함으로써 피크 전류를 감소시키는 CMOS 출력 버퍼 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 CMOS 출력 버퍼 회로도,
도 2는 본 발명의 실시예에 따른 피크 전류를 감소시키는 CMOS 출력 버퍼 회로도,
도 3은 종래의 CMOS 출력 버퍼 회로와 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로에 있어서, 입력 신호의 변화에 따른 전압의 변화를 시뮬레이션한 도면,
도 4는 종래의 CMOS 출력 버퍼 회로와 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로에 있어서, 입력 신호의 변화에 따른 구동 전류의 변화를 시뮬레이션한 도면.
(도면의 주요 부분에 대한 부호의 명칭)
10: 입력부 20: 출력부
30: 전원 전압 검출부 40: 제어부
41, 42: 제어 수단 NOT1, ... , NOT7: 인버터
P1, ... , P7: PMOS 트랜지스터 N1, ... , N6: NMOS 트랜지스터
T1, T2, T3: 전달 게이트 NOR: NOR 게이트
NA: NAND 게이트 R: 저항
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 인에이블 신호와 데이터 신호를 입력받아 출력부를 구동하기 위한 신호를 발생하는 입력부; 상기 입력부에서 제공되는 신호에 따라 출력 신호를 발생하는 출력부; 전원 전압의 변화를 검출하여 레퍼런스 신호를 발생하는 전원 전압 검출부; 및, 상기 전원 전압 검출부의 레퍼런스 신호에 따라 출력부의 구동 신호를 조절하는 제어부를 포함하는 것을 특징으로 한다.
상기 전원 전압 검출부는 전원 전압이 낮은 저전압 조건일 때 제어부의 동작을 차단하고, 전원 전압이 높은 고전압 조건일 때 상기 제어부가 동작되도록 하여 출력부의 CMOS 트랜지스터의 구동 신호를 제어하는 것을 특징으로 한다.
상기 제어부는 전원 전압이 높은 고전압 조건일 때, 출력단의 CMOS 트랜지스터의 입력 신호와 출력 신호를 상기 CMOS 트랜지스터의 입력단에 피드 백(Feed Back)시켜서 상기 CMOS 트랜지스터를 제어하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 피크 전류를 감소시키는 CMOS 출력 버퍼 회로를 도시한 것이다. 도 2를 참조하면, 본 발명은 인에이블 신호(poe)와 데이터 신호(sj)를 입력받아 출력부(20)를 구동하기 위한 신호(cc, dd)를 발생하는 입력부(10); 상기 입력부(10)에서 제공되는 신호(cc, dd)에 따라 출력 신호(dout2)를 발생하는 출력부(20); 전원 전압의 변화를 검출하여 레퍼런스 신호(Vref, Vrefb)를 발생하는 전원 전압 검출부(30); 및, 상기 전원 전압 검출부(30)의 레퍼런스 신호(Vref, Vrefb)에 따라 출력부(20)의 입력 전압(cc, dd)을 조절하는 제어부(40)로 이루어진다.
상기 입력부(10)와 출력부(20)의 구성 및 동작은 도 1에 도시된 종래의 CMOS 출력 버퍼 회로의 구성 및 동작과 동일하다.
상기 전원 전압 검출부(30)는 소오스(Source)에 전원 전압(Vcc)이 인가되고 게이트(Gate)로 칩 선택 신호(Chip Select Signal: csbb)를 입력받는 제 6 PMOS 트랜지스터(P6)와 상기 제 6 PMOS 트랜지스터(P6)의 드레인(Drain)에 직렬로 연결된 제 7 PMOS 트랜지스터(P7)와 상기 제 7 PMOS 트랜지스터(P7)의 드레인에 직렬로 연결된 저항(R)으로 이루어지는데, 상기 제 7 PMOS 트랜지스터(P7)의 출력 노드(n1)에 다수의 인버터(NOT5, NOT6, NOT7)가 직렬로 연결되어 있다. 이 때, 상기 제 7 PMOS 트랜지스터(P7)의 게이트는 드레인과 연결되고, 기판(Substrate)은 소오스와 연결되어 저항으로서의 역할을 한다.
전원 전압(Vcc)이 상승하면 제 1 노드(n1)의 전압도 따라서 상승하는데 레퍼런스 신호(Vref)는 상기 제 1 노드(n1)의 반전 신호를 사용하기 위하여 홀수 번째 인버터(NOT7)를 통해서 선택하고, 반전 레퍼런스 신호(Vrefb)는 짝수 번째 인버터(NOT6)를 통해서 선택된다.
상기 전원 전압 검출부(30)는 칩 선택 신호(csbb)가 로우 상태로 인가될 때, 동작을 수행하여 레퍼런스 신호(Vref, Vrefb)를 발생하고, 상기 칩 선택 신호(csbb)가 하이 상태로 인가되는 경우에는 동작을 수행하지 않는다.
상기 제어부(40)는 출력부(20)의 제 1 PMOS 트랜지스터(P1)를 제어하기 위한 제 1 제어 수단(41)과, 출력부(20)의 제 1 NMOS 트랜지스터(N1)를 제어하기 위한 제 2 제어 수단(42)과, 상기 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)를 상기 제 1 제어 수단(41)으로 피드 백 시키기 위한 제 1 전달 게이트(T1)와, 상기 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)를 상기 제 2 제어 수단(42)으로 피드 백 시키기 위한 제 2 전달 게이트(T2)와, 출력부(20)의 출력 신호(dout2)를 상기 제 1 및 제 2 제어 수단(41, 42)으로 피드 백 시키기 위한 제 3 전달 게이트(T3)로 이루어진다.
상기 제 1 내지 제 3 전달 게이트(T1, T2, T3)는 PMOS 트랜지스터와 NMOS 트랜지스터가 각각 병렬로 연결되어 있는데, PMOS 트랜지스터의 게이트에는 전원 전압 검출부(30)의 레퍼런스 신호(Vref)가 인가되고, NMOS 트랜지스터의 게이트에는 전원 전압 검출부(30)의 반전 레퍼런스 신호(Vrefb)가 인가된다.
상기 제 1 제어 수단(41)은 소오스가 전원 전압에 연결된 제 2 PMOS 트랜지스터(P2)와 드레인이 출력부(20)의 제 1 PMOS 트랜지스터(P1)의 입력 단자에 연결된 제 3 PMOS 트랜지스터(P3)가 직렬로 연결되는데, 상기 제 2 PMOS 트랜지스터(P2)의 게이트 단자에는 출력부(20)의 출력 신호(dout2)가 제 3 전달 게이트(T3)를 통하여 제공되고, 제 3 PMOS 트랜지스터(P3)의 게이트 단자에는 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)가 제 1 전달 게이트(T1)를 통하여 제공된다.
이 때, 상기 제 2 및 제 3 PMOS 트랜지스터(P2, P3)의 온/오프를 제어하기 위하여 전원 전압이 소오스에 연결되고, 반전 레퍼런스 신호(Vrefb)가 게이트에 인가되는 제 4 및 제 5 PMOS 트랜지스터(P4, P5)의 출력 단자가 상기 제 2 및 제 3 PMOS 트랜지스터(P2, P3)의 게이트 단자에 연결된다.
상기 제 2 제어 수단(42)은 드레인이 출력부(20)의 제 1 NMOS 트랜지스터(N1)의 입력 단자에 연결된 제 2 NMOS 트랜지스터(N2)와 소오스가 접지 전원에 연결된 제 3 NMOS 트랜지스터(N3)가 직렬로 연결되는데, 상기 제 2 NMOS 트랜지스터(N2)의 게이트 단자에는 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)가 제 2 전달 게이트(T2)를 통하여 제공되고, 제 3 NMOS 트랜지스터(N3)의 게이트 단자에는 출력부(20)의 출력 신호(dout2)가 제 3 전달 게이트(T3)를 통하여 제공된다.
이 때, 상기 제 2 및 제 3 NMOS 트랜지스터(N2, N3)의 온/오프를 제어하기 위하여 접지 전원이 소오스에 연결되고, 레퍼런스 신호(Vref)가 게이트에 인가되는 제 4 및 제 5 NMOS 트랜지스터(N4, N5)의 드레인이 상기 제 2 및 제 3 NMOS 트랜지스터(N2, N3)의 게이트에 연결된다.
상기와 같은 구조를 갖는 본 발명의 CMOS 출력 버퍼 회로는 데이터 신호(sj)에 의해 입력부(10)의 출력 신호(cc, dd)가 로우 상태로 천이하여 출력부(20) 제 1 PMOS 트랜지스터(P1)가 턴-온되는 경우에는 제 1 제어 수단(41)의 제 2 및 제 3 PMOS 트랜지스터(P2, P3)를 턴-온시켜서 상기 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)를 서서히 로우 상태로 천이시킴으로써 제 1 PMOS 트랜지스터(P1)를 통하여 흐르는 구동 전류를 감소시킨다.
반대로, 입력부(10)의 출력 신호(cc, dd)가 하이 상태로 천이하여 출력부(20)의 제 1 NMOS 트랜지스터(N1)가 턴-온되는 경우에는 제 2 제어 수단(42)의 제 2 및 제 3 NMOS 트랜지스터(N2, N3)를 턴-온시켜서 상기 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)를 서서히 하이 상태로 천이시킴으로써 제 1 NMOS 트랜지스터(N1)를 통하여 흐르는 구동 전류를 감소시키는 것이다.
상기한 바와 같은 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로의 동작을 자세히 설명하면 다음과 같다.
칩 선택 신호(csbb)가 로우 상태로 인가되어 전원 전압 검출부(30)가 동작하는 경우에, 전원 전압(Vcc)이 낮은 저전압 상태일 때는 제 1 노드(n1)에서 로우 상태의 신호가 출력되고, 레퍼런스 신호(Vref)와 반전 레퍼런스 신호(Vrefb)는 각각 하이 상태와 로우 상태가 되어 제어부(40)의 제 1 내지 제 3 전달 게이트(T1, T2, T3)가 모두 턴-오프된다.
이 때, 제 1 제어 수단(41)에서 반전 레퍼런스 신호(Vrefb)를 입력으로 하는 제 4 및 제 5 PMOS 트랜지스터(P4, P5)가 턴-온되어 하이 상태의 신호를 제 2 및 제 3 PMOS 트랜지스터(P2, P3)의 게이트로 인가하기 때문에 상기 제 2 및 제 3 PMOS 트랜지스터(P2, P3)는 턴-오프된다.
제 2 제어 수단(42)에서는 레퍼런스 신호(Vref)를 입력으로 하는 제 4 및 제 5 NMOS 트랜지스터(N4, N5)가 턴-온되어 로우 상태의 신호를 제 2 및 제 3 NMOS 트랜지스터(N2, N3)의 게이트 단자로 인가하기 때문에 상기 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 턴-오프된다.
따라서, 본 발명에 따른 CMOS 출력 버퍼 회로는 전원 전압(Vcc)이 낮은 저전압 상태에서는 종래의 CMOS 출력 버퍼 회로와 동일한 동작을 수행한다.
반대로 전원 전압(Vcc)이 높은 고전압 상태일 때는 제 1 노드(n1)의 전압도 전원 전압(Vcc)에 따라 증가하는데, 인버터(NOT5, NOT6, NOT7)를 통과한 레퍼런스 신호(Vref)는 로우 상태로 되고 반전 레퍼런스 신호(Vrefb)는 하이 상태가 되어서 제 1 내지 제 3 전달 게이트(T1, T2, T3)는 턴-온된다.
이 때, 제 1 제어 수단(41)에서 하이 상태의 반전 레퍼런스 신호(Vrefb)를 입력으로 하는 제 4 및 제 5 PMOS 트랜지스터(P4, P5)와 제 2 제어 수단(42)에서 로우 상태의 레퍼런스 신호(Vref)를 입력으로 하는 제 4 및 제 5 NMOS 트랜지스터(N4, N5)가 모두 턴-오프되어 제 2 및 제 3 PMOS 트랜지스터(P2, P3)와 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 출력부(20)의 구동 신호(cc, dd)와 출력 신호(dout2)에 의해 턴-온 또는 턴-오프 된다.
먼저, 데이터 신호(sj)가 로우 상태에서 하이 상태로 천이하는 경우를 살펴보면, 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)는 하이 상태에서 로우 상태로 천이하고 출력 신호(dout2)는 로우 상태에서 하이 상태로 천이하게 된다. 상기에서, 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)가 로우 상태로 천이하기 이전에 하이 상태로 있고, 출력 신호(dout2)가 로우 상태로 있는 경우에, 상기 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)는 제 1 전달 게이트(T1)를 통하여 제 3 PMOS 트랜지스터(P3)를 턴-오프 시키고, 출력 신호(dout2)는 제 3 전달 게이트(T3)를 통하여 제 2 PMOS 트랜지스터(P2)를 턴-온시키게 된다.
제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)가 하이 상태에서 로우 상태로 천이하고 아직 출력 신호(dout2)가 로우 상태로 있는 경우에, 제 3 PMOS 트랜지스터(P3)는 제 1 전달 게이트(T1)를 통해 전달된 로우 상태의 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)에 의해 턴-온되어 상기 제 2 및 제 3 PMOS 트랜지스터(P2, P3)는 모두 턴-온된다. 따라서, 상기 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)는 턴-온된 제 2 및 제 3 PMOS 트랜지스터(P2, P3)에 의해 느리게 로우 상태로 천이된다. 그 후에, 출력 신호(dout2)가 하이 상태로 천이되면, 제 2 PMOS 트랜지스터(P2)가 턴-오프되어 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)는 완전하게 로우 상태로 천이된다.
따라서, 데이터 신호(sj)가 로우 상태에서 하이 상태로 천이하는 경우에 제 1 PMOS 트랜지스터(P1)의 구동 신호(cc)는 하이 상태에서 서서히 로우 상태로 천이함으로써 피크 전류를 감소시키게 된다.
반대로, 데이터 신호(sj)가 하이 상태에서 로우 상태로 천이하는 경우를 살펴보면, 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)는 로우 상태에서 하이 상태로 천이하고 출력 신호(dout2)는 하이 상태에서 로우 상태로 천이하게 된다. 상기에서, 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)가 하이 상태로 천이하기 이전에 로우 상태로 있고, 출력 신호(dout2)가 하이 상태로 있는 경우에, 로우 상태의 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)는 제 2 전달 게이트(T2)를 통하여 제 2 NMOS 트랜지스터(N2)를 턴-오프 시키고, 하이 상태의 출력 신호(dout2)는 제 3 전달 게이트(T3)를 통하여 제 3 NMOS 트랜지스터(N3)를 턴-온시키게 된다.
제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)가 로우 상태에서 하이 상태로 천이하고 아직 출력 신호(dout2)가 하이 상태로 있는 경우에, 제 2 NMOS 트랜지스터(N2)는 제 2 전달 게이트(T2)를 통해 전달된 로우 상태의 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)에 의해 턴-온됨으로써 상기 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 모두 턴-온된다. 따라서, 상기 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)는 모두 턴-온된 제 2 및 제 3 NMOS 트랜지스터(N2, N3)에 의해 느리게 하이 상태로 천이된다. 그 후에, 출력 신호(dout2)가 로우 상태로 천이되면, 제 3 NMOS 트랜지스터(N3)가 턴-오프되어 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)는 완전하게 하이 상태로 천이된다.
따라서, 데이터 신호(sj)가 하이 상태에서 로우 상태로 천이하는 경우에 제 1 NMOS 트랜지스터(N1)의 구동 신호(dd)는 로우 상태에서 서서히 하이 상태로 천이함으로써 피크 전류를 감소시키게 된다.
도 3은 종래의 CMOS 출력 버퍼 회로와 본 발명에 따른 CMOS 출력 버퍼 회로에 있어서, 데이터 신호(sj)와 인에이블 신호(poe)에 따른 출력부(20) 구동 신호(aa, bb, cc, dd)의 변화를 나타낸 것이다. 도 3을 참조하면, 종래의 CMOS 출력 버퍼 회로에 있어서 제 1 PMOS 트랜지스터(P1)의 구동 신호(aa)와 제 1 NMOS 트랜지스터(N1)의 구동 신호(bb)가 모두 급격하게 천이하지만, 본 발명에 따른 CMOS 출력 버퍼 회로는 종래의 CMOS 출력 버퍼 회로에 비해서 서서히 천이하는 것을 볼 수 있다.
도 4는 종래의 CMOS 출력 버퍼 회로와 본 발명에 따른 CMOS 출력 버퍼 회로에 있어서, 데이터 신호(sj)와 인에이블 신호(poe)에 따른 구동 전류의 변화를 도시한 것이다. 도 4를 참조하면, 제 1 PMOS 트랜지스터(P1)의 구동 신호가 하이 상태에서 로우 상태로 천이하는 경우와 제 1 NMOS 트랜지스터(N1)의 구동 신호가 로우 상태에서 하이 상태로 천이하는 경우에 있어서, 종래의 CMOS 출력 버퍼 회로에 흐르는 구동 전류(51, 52)에 비해서 본 발명에 따른 CMOS 출력 버퍼 회로에 흐르는 구동 전류(53, 54)가 상당히 감소함을 볼 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명의 CMOS 출력 버퍼 회로에 따르면, 전원 전압이 높은 고전압 상태에서 데이터 신호가 천이하는 경우에 흐르는 피크 전류를 감소시킴으로써, 그에 따른 노이즈를 줄이고 회로의 안정적인 동작을 확보할 수 있다는 장점이 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 피크 전류를 감소시키는 CMOS 출력 버퍼 회로에 있어서,
    인에이블 신호와 데이터 신호를 입력받아 출력부를 구동하기 위한 신호를 발생하는 입력부;
    상기 입력부에서 제공되는 신호를 입력으로 하여 출력 신호를 발생하는 출력부;
    전원 전압을 검출하여 레퍼런스 신호를 발생하는 전원 전압 검출부; 및,
    상기 전원 전압 검출부의 레퍼런스 신호에 따라 출력부의 구동 신호를 조절하는 제어부를 포함하는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  2. 제 1 항에 있어서, 상기 입력부는
    인에이블 신호와 인버터를 통해 데이터 신호를 입력으로 받는 NAND 게이트와,
    상기 인에이블 신호와 데이터 신호를 각각 인버터를 통해 입력받는 NOR 게이트와,
    상기 NAND 게이트 및 NOR 게이트의 출력 신호를 인버터를 통해 각각 출력부로 제공하는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  3. 제 1 항에 있어서, 상기 출력부는
    입력부에서 제공되는 신호에 따라 출력 신호를 발생하기 위한 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 CMOS 트랜지스터로 이루어지는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  4. 제 1 항에 있어서, 상기 전원 전압 검출부는
    소오스에 전원 전압이 인가되고 게이트로 칩 선택 신호를 입력받는 제 1 PMOS 트랜지스터와,
    상기 제 1 PMOS 트랜지스터의 드레인에 소오스가 연결되고, 기판이 소오스에 연결된 제 2 PMOS 트랜지스터와,
    상기 제 2 PMOS 트랜지스터의 드레인에 연결된 저항과,
    상기 제 2 PMOS 트랜지스터의 출력 단자에 직렬로 연결된 다수의 인버터로 이루어져서,
    상기 다수의 인버터 중에서 홀수 번째의 인버터와 짝수 번째의 인버터를 통해서 각각 레퍼런스 신호가 제공되는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  5. 제 1 항에 있어서, 상기 제어부는
    출력부의 PMOS 트랜지스터를 제어하기 위한 제 1 제어 수단과,
    출력부의 NMOS 트랜지스터를 제어하기 위한 제 2 제어 수단과,
    상기 PMOS 트랜지스터의 구동 신호를 상기 제 1 제어 수단으로 피드 백 시키기 위한 제 1 전달 게이트와,
    상기 NMOS 트랜지스터의 구동 신호를 상기 제 2 제어 수단으로 피드 백 시키기 위한 제 2 전달 게이트와,
    출력부의 출력 신호를 상기 제 1 및 제 2 제어 수단으로 피드 백 시키기 위한 제 3 전달 게이트로 이루어지는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  6. 제 5 항에 있어서, 상기 제 1 내지 제 3 전달 게이트는
    PMOS 트랜지스터와 NMOS 트랜지스터가 각각 병렬로 연결되어 있고,
    PMOS 트랜지스터의 게이트에는 전원 전압 검출부에서 홀수 번째의 인버터를 통과한 레퍼런스 신호가 인가되고,
    NMOS 트랜지스터의 게이트에는 전원 전압 검출부에서 짝수 번째의 인버터를 통과한 레퍼런스 신호가 인가되는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  7. 제 5 항에 있어서, 상기 제 1 제어 수단은
    소오스가 전원 전압에 연결된 제 1 PMOS 트랜지스터와,
    드레인이 출력부의 PMOS 트랜지스터의 입력 단자에 연결된 제 2 PMOS 트랜지스터가 직렬로 연결되어서,
    상기 제 1 PMOS 트랜지스터의 게이트 단자에는 출력부의 출력 신호가 제 3 전달 게이트를 통하여 제공되고,
    상기 제 2 PMOS 트랜지스터의 게이트 단자에는 출력부의 PMOS 트랜지스터의 구동 신호가 제 1 전달 게이트를 통하여 제공되며,
    전원 전압이 소오스에 연결되고, 전원 전압 검출부의 짝수 번째의 인버터를 통과한 레퍼런스 신호가 게이트에 인가되는 제 3 및 제 4 PMOS 트랜지스터의 출력 단자가 상기 제 1 및 제 2 PMOS 트랜지스터의 게이트 단자에 연결되는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  8. 제 5 항에 있어서, 상기 제 2 제어 수단은
    드레인이 출력부의 NMOS 트랜지스터의 입력 단자에 연결된 제 1 NMOS 트랜지스터와,
    소오스가 접지 전원에 연결된 제 2 NMOS 트랜지스터가 직렬로 연결되어서,
    상기 제 1 NMOS 트랜지스터의 게이트 단자에는 출력부의 NMOS 트랜지스터의 구동 신호가 제 2 전달 게이트를 통하여 제공되고,
    상기 제 2 NMOS 트랜지스터의 게이트 단자에는 출력부의 출력 신호가 제 3 전달 게이트를 통하여 제공되며,
    접지 전원이 소오스에 연결되고, 전원 전압 검출부의 홀수 번째의 인버터를 통과한 레퍼런스 신호가 게이트 단자에 인가되는 제 3 및 제 4 NMOS 트랜지스터의 출력 단자가 상기 제 1 및 제 2 NMOS 트랜지스터의 게이트 단자에 연결되는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
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* Cited by examiner, † Cited by third party
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CN109639119A (zh) * 2018-08-29 2019-04-16 厦门元顺微电子技术有限公司 应用于dc-dc变换器的驱动电路

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