JPH01204520A - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JPH01204520A JPH01204520A JP63029598A JP2959888A JPH01204520A JP H01204520 A JPH01204520 A JP H01204520A JP 63029598 A JP63029598 A JP 63029598A JP 2959888 A JP2959888 A JP 2959888A JP H01204520 A JPH01204520 A JP H01204520A
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- JP
- Japan
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- fet
- gate
- power supply
- circuit
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 230000005669 field effect Effects 0.000 claims abstract description 14
- 230000010354 integration Effects 0.000 abstract 2
- 238000010438 heat treatment Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 1
- 101150079361 fet5 gene Proteins 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ制御回路に用いられるレベル変換回路
に関し、特に電界効果トランジスタ（以下、ＦＥＴと略
称する）を用いたレベル変換回路に関するものである。
に関し、特に電界効果トランジスタ（以下、ＦＥＴと略
称する）を用いたレベル変換回路に関するものである。
従来のレベル変換回路の一例を第３図に示して説明する
。同図において、１は入力端子、２は出力端子、３は第
１の電源端子、４は第２の電源端子、５はＰチャネルの
第１のＦＥＴ、６はＮチャネルの第２のＦＩＴであシ、
また、１０はＰチャネルのＦＥＴ、１１は抵抗である。
。同図において、１は入力端子、２は出力端子、３は第
１の電源端子、４は第２の電源端子、５はＰチャネルの
第１のＦＥＴ、６はＮチャネルの第２のＦＩＴであシ、
また、１０はＰチャネルのＦＥＴ、１１は抵抗である。
すなわち、このレベル変換回路は、入力端子１がゲート
接地の第１のＦＥＴ５のソースに接続されるとともに、
第１の電源端子３にソース接地した第２のＦＥＴ６のゲ
ートが第１０ＦＥＴ５のドレインに接続され、この第２
のＦＥＴ６のゲート・ソース間に抵抗１１が接続されて
抵抗バイアス回路が構成されている。また、第２の電源
端子４にソース接地し７（ＦＥＴＩＯのゲ−トが入力端
子１に接続され、そのドレインが出力端子２と共に第２
のＦＥＴ６のドレインに接続されている。
接地の第１のＦＥＴ５のソースに接続されるとともに、
第１の電源端子３にソース接地した第２のＦＥＴ６のゲ
ートが第１０ＦＥＴ５のドレインに接続され、この第２
のＦＥＴ６のゲート・ソース間に抵抗１１が接続されて
抵抗バイアス回路が構成されている。また、第２の電源
端子４にソース接地し７（ＦＥＴＩＯのゲ−トが入力端
子１に接続され、そのドレインが出力端子２と共に第２
のＦＥＴ６のドレインに接続されている。
次に上記回路の動作について説明する。ここで、正電源
が第２の電源端子４に、負電源が第１の電源端子３にそ
れぞれ供給されていて、ロジックの入力信号が入力端子
１に入力されるものとする。
が第２の電源端子４に、負電源が第１の電源端子３にそ
れぞれ供給されていて、ロジックの入力信号が入力端子
１に入力されるものとする。
しかして、入力信号が正電源電圧と同電圧つまり「Ｈ」
の時、ゲート接地のＰチャネルの第１のＦＥＴ５がオン
し、第１の電源端子３にソース接地したＮチャネルの第
２のＦＥＴ６のゲートが順バイアス電圧となりオンする
。一方、第２の電源端子４にノース接地したＰチャネル
ＮのＦＥＴ１０のゲートは逆バイアス電圧なのでオフし
、出力端子２には負電源電圧が出力される。
の時、ゲート接地のＰチャネルの第１のＦＥＴ５がオン
し、第１の電源端子３にソース接地したＮチャネルの第
２のＦＥＴ６のゲートが順バイアス電圧となりオンする
。一方、第２の電源端子４にノース接地したＰチャネル
ＮのＦＥＴ１０のゲートは逆バイアス電圧なのでオフし
、出力端子２には負電源電圧が出力される。
次に、入力信号がｒｔＪの時、第１のＦＥＴ５がオフし
、抵抗１１により第２のＦＥＴ６のゲートは負電源電圧
つまシ逆バイアス電圧とカリオフする。
、抵抗１１により第２のＦＥＴ６のゲートは負電源電圧
つまシ逆バイアス電圧とカリオフする。
一方、ＦＥＴ１０のゲートは頑バイアス電圧なのでオン
し、出力端子２には正電源電圧が出力される。
し、出力端子２には正電源電圧が出力される。
従来のレベル変換回路は以上のように構成されているの
で、抵抗１１のために入力信号がｒｎＪ。
で、抵抗１１のために入力信号がｒｎＪ。
時、入力抵抗が低く発熱し易すくなシ、第１っまシ初段
のＦＥＴ５が駆動能力のある空信号ＦＥＴでなければな
らず、ＩＣ化の際チップ寸法が大きくなっていた。また
、入力信号が「Ｈ」→ｒＬＪの時、第２のＦＥＴ ６の
ゲート電圧は抵抗１１によりゆっ〈シと逆バイアス電圧
になるので、スイッチング時間が遅く、かつ逆バイアス
になるまでバッファＦＥＴであるＦＥＴｌ０と第２のＦ
ＥＴ６ともオン状態にあシ貫通電流が流れ、信頼性が悪
いなどの問題点があった。
のＦＥＴ５が駆動能力のある空信号ＦＥＴでなければな
らず、ＩＣ化の際チップ寸法が大きくなっていた。また
、入力信号が「Ｈ」→ｒＬＪの時、第２のＦＥＴ ６の
ゲート電圧は抵抗１１によりゆっ〈シと逆バイアス電圧
になるので、スイッチング時間が遅く、かつ逆バイアス
になるまでバッファＦＥＴであるＦＥＴｌ０と第２のＦ
ＥＴ６ともオン状態にあシ貫通電流が流れ、信頼性が悪
いなどの問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、入力抵抗を高く、発熱量が小さく、初段のＦＥ
Ｔが小信号ＦＥＴで構わなくしてＩＣ化し易すくすると
ともに、スイッチング時間が速く、かつ貫通電流を押え
て信頼性の向上ができるレベル変換回路を得ることを目
的とする。
もので、入力抵抗を高く、発熱量が小さく、初段のＦＥ
Ｔが小信号ＦＥＴで構わなくしてＩＣ化し易すくすると
ともに、スイッチング時間が速く、かつ貫通電流を押え
て信頼性の向上ができるレベル変換回路を得ることを目
的とする。
本発明に係るレベル変換回路は、入力端子をゲート接地
の第１のＦＥＴのソースに接続し、第１の電源端子にソ
ース接地した第２のＦＥＴのゲートをを前記第１のＦＥ
Ｔのドレインに接続して々るレベル変換回路において、
前記第２のＦＥＴのゲート・ソース間にソース接地の第
３のＦＥＴを接続し、該第３のＦＥＴのゲート・ソース
間にソース接地の第４のＦｇＴを接続して、該第４のＦ
ＥＴのゲートを前記第２のＦＥＴのゲートに接続し、か
つ第２の電源端子にソース接地した第５のＦＥＴのゲー
トを前記入力端子に接続するとともに、そのドレインを
前記第３のＦＥＴのゲートに接続することによシ、前記
第３及び第４．第５のＦＥＴからなるＦＥＴスイッチン
グ回路を抵抗バイアス回路に代えて構成したものである
。
の第１のＦＥＴのソースに接続し、第１の電源端子にソ
ース接地した第２のＦＥＴのゲートをを前記第１のＦＥ
Ｔのドレインに接続して々るレベル変換回路において、
前記第２のＦＥＴのゲート・ソース間にソース接地の第
３のＦＥＴを接続し、該第３のＦＥＴのゲート・ソース
間にソース接地の第４のＦｇＴを接続して、該第４のＦ
ＥＴのゲートを前記第２のＦＥＴのゲートに接続し、か
つ第２の電源端子にソース接地した第５のＦＥＴのゲー
トを前記入力端子に接続するとともに、そのドレインを
前記第３のＦＥＴのゲートに接続することによシ、前記
第３及び第４．第５のＦＥＴからなるＦＥＴスイッチン
グ回路を抵抗バイアス回路に代えて構成したものである
。
本発明においては、第２のＦＥＴの抵抗バイアス回路に
代えてＦＥＴスイッチング回路を構成することにより、
このスイッチング回路は入力信号がしかも発熱が小さく
なるので、第１のＦＥＴが小信号ＦＥＴでよいことにな
る。
代えてＦＥＴスイッチング回路を構成することにより、
このスイッチング回路は入力信号がしかも発熱が小さく
なるので、第１のＦＥＴが小信号ＦＥＴでよいことにな
る。
また、入力信号がｒＨＪ→［、Ｊの時オフ−オンするこ
とによυ、第２のＦＥＴのゲートが速く逆バイアス電圧
になる。このため、スイッチング時間が速く、貫通電流
も小さくなシ信頼性が向上する。
とによυ、第２のＦＥＴのゲートが速く逆バイアス電圧
になる。このため、スイッチング時間が速く、貫通電流
も小さくなシ信頼性が向上する。
以下、本発明の一実施例を図について説明する。
第１図において、ｌは入力端子、２は出力端子、３は第
１の電源端子、４は第２の電源端子、５はＰチャネルの
第１のＦＥＴ、６はＮチャネルの第２のＦＩＴである。
１の電源端子、４は第２の電源端子、５はＰチャネルの
第１のＦＥＴ、６はＮチャネルの第２のＦＩＴである。
また、７はＮチャネルの第３のＦＥＴ、 ８は同じくＮ
チャネルの第４のＦＥＴ、９はＰチャネルの＄５のＦＥ
Ｔ、１０はＰチャネルのＦＥＴであシ、これら第３のＦ
ＥＴ７と第４０Ｆ’ＥＴ８及び第５のＦＥＴ９からＦＥ
Ｔスイッチング回路が構成されている。
チャネルの第４のＦＥＴ、９はＰチャネルの＄５のＦＥ
Ｔ、１０はＰチャネルのＦＥＴであシ、これら第３のＦ
ＥＴ７と第４０Ｆ’ＥＴ８及び第５のＦＥＴ９からＦＥ
Ｔスイッチング回路が構成されている。
すなわち、この実施例が第３図の従来例のものと異なる
点は、抵抗１１の代わシとして、第２のＦＥＴ７を接続
し、この第３のＦＥＴ７のゲート・ソース間に第４のＦ
ＥＴ８を接続するとともに、そのゲートを第２のＦＥＴ
６のゲー）Ｋ接続する。そして、第２の電源端子４にソ
ース接地した第５のＦＥＴ９のゲートを入力端子１に接
続するとともに、そのドレインを第３のＦＥＴ７のゲー
トに接続したことでおる。なお、図中、同一符号は同一
または相当部分を示している。
点は、抵抗１１の代わシとして、第２のＦＥＴ７を接続
し、この第３のＦＥＴ７のゲート・ソース間に第４のＦ
ＥＴ８を接続するとともに、そのゲートを第２のＦＥＴ
６のゲー）Ｋ接続する。そして、第２の電源端子４にソ
ース接地した第５のＦＥＴ９のゲートを入力端子１に接
続するとともに、そのドレインを第３のＦＥＴ７のゲー
トに接続したことでおる。なお、図中、同一符号は同一
または相当部分を示している。
次に、上記実施例構成の動作について説明する。
ここで、入力信号がｒＬＪ→ｒＨＪの時、第２の電源端
子４にソース接地したＰチャネルの第５のＦＥＴ９はオ
フし、第１のＦＥＴ５はオンするが、第１の電源端子３
にソース接地したＮチャネルの第３のＦＥＴ７のゲート
電圧は、順バイアス電圧を保持しているのでオンしたま
まである。これによシ、第１の電源端子３にソース接地
し九Ｎチャネルの第４のＦＥＴ８のゲート電圧は正電源
電圧と負電源電圧の中間電圧になりオンし、第３のＦＥ
Ｔ７はオフし、更に高い順バイアス電圧が第４のＦＥＴ
８と第２のＦＥＴ６のゲートに印加され、これらはとも
に完全にオンする。従って、この第４のＦＥＴ８と第３
のＦＥＴ７からなるループ動作は、加速度的になされる
ためにスイッチング時間は速くなる。また、初期におい
て第１のＦＥＴ５と第２のＦＥＴ６がオンするが、小信
号ＦＥＴでドレイン・ソース間抵抗が大きいので、貫通
電流は小さくなる。
子４にソース接地したＰチャネルの第５のＦＥＴ９はオ
フし、第１のＦＥＴ５はオンするが、第１の電源端子３
にソース接地したＮチャネルの第３のＦＥＴ７のゲート
電圧は、順バイアス電圧を保持しているのでオンしたま
まである。これによシ、第１の電源端子３にソース接地
し九Ｎチャネルの第４のＦＥＴ８のゲート電圧は正電源
電圧と負電源電圧の中間電圧になりオンし、第３のＦＥ
Ｔ７はオフし、更に高い順バイアス電圧が第４のＦＥＴ
８と第２のＦＥＴ６のゲートに印加され、これらはとも
に完全にオンする。従って、この第４のＦＥＴ８と第３
のＦＥＴ７からなるループ動作は、加速度的になされる
ためにスイッチング時間は速くなる。また、初期におい
て第１のＦＥＴ５と第２のＦＥＴ６がオンするが、小信
号ＦＥＴでドレイン・ソース間抵抗が大きいので、貫通
電流は小さくなる。
この時、ＦＥＴ１０は逆バイアスでオフし、出力端子２
には負電源電圧が出力される。
には負電源電圧が出力される。
次に入力信号がｒＨＪ→ｒＬＪの時、第５のＦＥＴ９は
オンし、第１０ＦＥＴ５はオフするが、第４０ＦＥＴ８
のゲートは順バイアス電圧を保持しているのでオンした
ままである。これによシ、第３のＦＥＴ７のゲート電圧
は正電源電圧と負電源電圧の中間電圧となりオンし、さ
らに完全な逆バイアス電圧が第４のＦＥＴ８と第２のＦ
ＥＴ６のゲートに印加され、とも釦完全にオフする。こ
の際、前記と同じくスイッチング時間は速く、第５のＦ
ＥＴ９と第４のＦＥＴ８の貫通電流も小さくなる。
オンし、第１０ＦＥＴ５はオフするが、第４０ＦＥＴ８
のゲートは順バイアス電圧を保持しているのでオンした
ままである。これによシ、第３のＦＥＴ７のゲート電圧
は正電源電圧と負電源電圧の中間電圧となりオンし、さ
らに完全な逆バイアス電圧が第４のＦＥＴ８と第２のＦ
ＥＴ６のゲートに印加され、とも釦完全にオフする。こ
の際、前記と同じくスイッチング時間は速く、第５のＦ
ＥＴ９と第４のＦＥＴ８の貫通電流も小さくなる。
この時、ＦＥＴ１０はｊ＠バイアスでオンし、出力端子
２には正電源電圧が出力される。
２には正電源電圧が出力される。
なお、上記実施例ではトランジスタ素子にＦＥＴを用い
た回路を示したが、バイポーラ・トランジスタに置き換
えてもよい。
た回路を示したが、バイポーラ・トランジスタに置き換
えてもよい。
また、上記実施例では第２の電源端子４の電源電圧は、
入力信号の「Ｈ」と同電圧であったが、第２図に示す如
く、第２のＦＥＴ６のバイアス回路と対称に、ＦＥＴ１
３〜１６からなるＦＥＴ１０のバイアス回路を設けるこ
とによって、第３の電源端子１２の電源電圧と第１の電
源端子３の電源電圧のレベルをもつパルスにレベル変換
することができる。
入力信号の「Ｈ」と同電圧であったが、第２図に示す如
く、第２のＦＥＴ６のバイアス回路と対称に、ＦＥＴ１
３〜１６からなるＦＥＴ１０のバイアス回路を設けるこ
とによって、第３の電源端子１２の電源電圧と第１の電
源端子３の電源電圧のレベルをもつパルスにレベル変換
することができる。
以上のように、本発明によれば、レベル変換回路におい
て抵抗バイアス回路をＦＩＴスイッチング回路に変える
ことにより、入力抵抗が高く、発熱量も小さく、かつバ
イアス回路のＦＥＴが小信号ＦＥＴで構わないのでＩＣ
化し易すくなる。また、スイッチング時間が速く、貫通
電流も小さいので、信頼性の良いものが得られる効果が
ある。
て抵抗バイアス回路をＦＩＴスイッチング回路に変える
ことにより、入力抵抗が高く、発熱量も小さく、かつバ
イアス回路のＦＥＴが小信号ＦＥＴで構わないのでＩＣ
化し易すくなる。また、スイッチング時間が速く、貫通
電流も小さいので、信頼性の良いものが得られる効果が
ある。
第１図は本発明の一実施例によるレベル変換回路を示す
回路図、第２図は本発明の他の実施例を示すレベル変換
回路を示す回路図、第３図は従来のレベル変換回路の一
例を示す回路図である。
回路図、第２図は本発明の他の実施例を示すレベル変換
回路を示す回路図、第３図は従来のレベル変換回路の一
例を示す回路図である。
Claims (1)
- 入力端子をゲート接地の第１の電界効果トランジスタの
ソースに接続し、第１の電源端子にソース接地した第２
の電界効果トランジスタのゲートを前記第１の電界効果
トランジスタのドレインに接続してなるレベル変換回路
において、前記第２の電界効果トランジスタのゲート・
ソース間にソース接地の第３の電界効果トランジスタを
接続し、該第３の電界効果トランジスタのゲート・ソー
ス間にソース接地の第４の電界効果トランジスタを接続
して、該第４の電界効果トランジスタのゲートを前記第
２の電界効果トランジスタのゲートに接続し、かつ第２
の電源端子にソース接地した第５の電界効果トランジス
タのゲートを前記入力端子に接続するとともに、そのド
レインを前記第３の電界効果トランジスタのゲートに接
続したことを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029598A JPH01204520A (ja) | 1988-02-10 | 1988-02-10 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029598A JPH01204520A (ja) | 1988-02-10 | 1988-02-10 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204520A true JPH01204520A (ja) | 1989-08-17 |
Family
ID=12280513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029598A Pending JPH01204520A (ja) | 1988-02-10 | 1988-02-10 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204520A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440242A (en) * | 1992-05-27 | 1995-08-08 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | CMOS pull-up input network |
-
1988
- 1988-02-10 JP JP63029598A patent/JPH01204520A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440242A (en) * | 1992-05-27 | 1995-08-08 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | CMOS pull-up input network |
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