DE2741821C2 - Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere CMOS-FET - Google Patents
Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere CMOS-FETInfo
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Description
von Eingangssignalen zugeordneten Pegeln in den Binärzuständen der Ausgangssignale zugeordnete andere
Pegel, wobei eine Eingangsstufe in Form einer aus zwei einander parallelgeschalteten komplementären
Feldeffekttransistoren vorgesehen ist, aus.
Der Erfindungsgegenstand ist dadurch gekennzeichnet, daß je eine Eingangsklemme und eine Ausgangsklemme
vorgesehen ist, daß die Eingangssttife als Eingangsinverter ausgeführt ist, der eingangsseitig mit
der Eingangsklemme und ausgangsseitig mit einem ersten Meßpunkt verbunden ist, daß dieser erste
Meßpunkt jeweils mit der Gate-Elektroue eines ersten
Eingangstransistors und eines zweiten Eingangstransistors verbunden ist, daß die Source-Elektroden eines der
Transistoren des Eingangsinverters, nämlich eines ersten Eingangsinvertertransistors, und des ersten
Eingangstransistors auf ein erstes Betriebsspannungspotential und die Source-Elektroden des anderen der
UClUCIl I I dliaiaiui cn ucs L!.fMgaiig3iiiT<_i ιν,ι a, ιιαιιιιΐ\.ιι
eines zweiten Eingangsinvertertransistors, und des zweiten Eingangstransistors auf ein zweites Betriebsspannungspotential
gelegt sind, daß der Pegelkonverter nur Gate-Potentiale für getrennt ansteuerbare Ausgangstransistoren,
nämlich einen ersten Ausgangstransistor und einen zweiten Ausgangstransistor, schaltet,
deren Drain-Elektroden gemeinsam mit einem zweiten Meßpunkt verbunden sind, daß mit dem an diesem
zweiten Meßpunkt entstehenden Ausgangssignal ein aus einem ersten Ausgangsinvertertransistor und einem
zweiten Ausgangsinvertertransistor gebildeter Ausgangsinverter ansteuerbar ist, dessen Ausgang die
Ausgangsklemme bildet daß der Ausgangsinverter rein kapazitiv anzusteuern ist und daß dem Pegelkonverter
und dem Ausgangsinverter gemeinsam ein drittes Betriebsspannungspotential und ein viertes Betriebsspannungspotential
zuzuführen isL
Der erfindungsgemäße Pegelkonverter bietet den Vorteil, daß sowohl erdunsymmetrische als auch
erdsymmetrische Pegelpaare in erdunsymmetrische oder erdsymmetrische mit gegenüber denen der
Eingangssignale höheren oder niedrigeren Pegelwerten umeesetzt werden können, da eingangsseitig und
ausgangsseitig je zwei unterschiedliche Betriebsspannungspotentiale verwendbar sind. Durch die rein
kapazitive Ansteuerung des Ausgangsinverters wird außerdem eine vernachlässigbare kleine Ruheverlustleistung
verbraucht, so daß eine kompakte Bauweise ermöglicht ist
Im Folgenden wird die Erfindung anhand mehrerer. ein Ausführungsbeispiel für die Erfindung betreffender
Figuren erläutert
F i g. 1 zeigt die Schaltung eines Ausführungsbeispiels
für den erfindungsgemäßen: Pegelkonverter mit einem ersten Eingangstransistor 71, einem zweiten Erngangstransistor
TZ ersten, zweiten, dritten, vierten Steuertransistoren 73, TA, TS. TB. einem ersten Eingangsmvertertransistor
TT, einem zweiten Eingangsinvertertransistor
78, einem ersten Ausgangstransistor 79, einem zweiten Ausgangstransistor Γ10. einem ersten
Ausgangsinvertertransistor TU und einem zweiten Ausgangsinvertertransistor TX2, sowie einer Eingangsklemme / einer Ausgangsklemrae Q, einem ersten
Meßpunkt /', einem zweiten Meßpunkt Q', Anschlußpunkten für ein erstes, zweites, drittes, viertes
Betriebsspannungspotemiai USi, USZ US 3, US 4, drei Widerständen Kl,Ä2,«3 und einem Gate-Kondensator
CQ'.
F i g. 2 zeigt in Form eines Diagramms die Spannungsverläufe
an der Eingangsklemme /, dem ersten Meßpunkt /', dem zweiten Meßpunkt Q' und der
Ausgangsklemme Q für einen trapezförmigen, posiviten Eingangsimpuls.
Fig.3 zeigt das Hystereseverhalten des erfindungsgemäßen
Pegelkonverters.
F i g. 4 zeigt die Abhängigkeit der Hysteresespannung von verschiedenen Betriebsspannungspotentialen.
F i g. 5, 6 und 7 erläuterte jeweils für je einen ίο typischen Betriebsfall, nämlich Bi, BZ B3, das
Schaltverhalten des erfindungsgemäßen Pegelkonverters.
Fig. 8 zeigt ein Belegungsbeispiel eines mit sechs Pegelkonvertern bestückten 16-pin-Dual-in-Line-Gehäuses.
Wie bereits erläutert, zeigt F i g. 1 die Schaltung eines Ausfuhrungsbeispiels für den erfindungsgemäßen Pegelkonverter
mit einem ersten Eingangstransistor Ti, einem -yti/«iitAn Pincranvctrancictnr T"2 t*r*if>n 7WPItPn
dritten, vierten Steuertransistoren T3, 74, T5, 76,
einem ersten Eingangsinvertertransistor TT, einem
zweiten Eingangsinvertertransistor 78, einem ersten Ausgangstransistor 79, einem zweiten Ausgangstransistor
710, einem ersten Ausgangsinvertertransistor 711
und einem zweiten Ausgangsinvertertransistor 712, sowie einer Eingangsklcmme /. einer Ausgangsklemme
Q, einem ersten Meßpunkt /' einem zweiten Meßpunkt Q', Anrrhlußpunkten für ein erstes, zweites, drittes,
viertes Betriebsspannungspotential US\, USZ US3,
W USA, drei Widerständen Rl, Rl, R3 und einem
Gate-Kondensator CQ'.
Die Ausgangsklemme /ist jeweils mit der Steuergate-Elektrode des ersten Eingangsinvertertransistors 77
und des zweiten Eingangsinvertertransistors 78 verbunden. Die Drain-Elektroden dieser beiden Transistoren
sind gemeinsam auf den ersten Meßpunkt /'und die Steuergate-Elektrode des ersten Eingangstransistors
71 bzw. des zweiten Eingangstransistors 72 geführt. Die Source-Elektrode des ersten Eingangsinvertertransistors
77 ist auf das erste Betriebsspannungspotential USi, die Source-Elektrode des zweiten Eingangsinvertertransistors
78 auf das zweite Betriebsspannungspotentiai L/52 gelegt. Die Source-hlektrode des ersten
Eingangstransistors 71 liegt auf dem ersten Betriebsspannungspotentiaf
USi, die Source-EIektrode des zweiten Eingangstransistors 72 auf dem zweiten
Betriebsspannungspotential US2. Die Drain-Elektrode des ersten Eingangstransistors 71 ist über einen ersten
Widerstand R i mit der Drain-Elektrode des zweiten
to Steuertransistors 74 und mit der Steuergate-Elektrode
des vierten Steuertransistors 76 verbunder Die Drain-Elektrode des zweiten Eingangstransistors 72 ist
über einen zweiten Widerstand R 2 mit der Drain-Elektrode des ersten Steuertransistors 73 und mit der
Steuergate-Elektrode des dritten Steuertransistors 75 verbunden. Die Drain-Elektroden des dritten Steuertransistors
75 bzw. des vierten Steuertransistors 76 sind über einen dritten Widerstand R 3 miteinander
verbunden. An die Drain-Elektrode des dritten Steuertransistors 75 sind außerdem die jeweiligen Steuergate-EIektroden
des zweiten Steuertransistors 74 und des ersten Ausgangstransistors 79 angeschlossen. In der
gleichen Art ist die Drain-Elektrode des vierten Steuertransistors 76 jeweils mit der Steuergate-Elektrode
des ersten Steuertransistors 73 und des zweiten Ausgangstransisiors 710 verbunden. Die Drain-Elektroden
des ersten Ausgangstransistors 79 und des zweiten Ausgangstransistors 710 sind gemeinsam mit
dem zweiten Meßpunkt Q'und den Steuergate-Elektroden
des ersten Ausgangsinvertertransistors TII und
des zweiten Ausgangsinvertertransistors 7" 12 verbunden. Die Drain Elektrode des ersten Ausgangsinvertertransistors
711 und die des zweiten Ausgangsiransistors 712 sind gemeinsam an die Ausgangsklemme Q
angeschlossen. Die jeweiligen Source-Elektroden des ersv-:i Steuertransistors 73, des dritten Steuertransistors
75, des ersten Ausgangstransistors 79 und des ersten Ausgangsinvertertransiston» TU sind gemeinsam
auf das dritte Betriebsspannungi.potential US 3
gelegt. Die jeweiligen Source-Elektroden des zweiten Steuertransistors TA, des vierten Steuertransistors 7"6,
des zweiten Ausgangstransistors TiO und des zweiten Ausgangsinvertertransistors 712 sind gemeinsam auf
das vierte Betriebsspannungspotential USA gelegt. Außerdem sind der zweite Meßpunkt Q' und die
Steuergate-Elektroden der beiden Ausgangsinvertertransistoren
7*1!, 7!2 über den Gste-Kondersssior CQ'
auf das dritte Betriebsspannungspotential US3 gelegt. Die in der symmetrischen Schaltungsanordnung sich
jeweils in den einzelnen Stufen entsprechenden Transistoren sind zueinander komplementär ausgebildet.
So sind die Transistoren ΓΙ, 73, 75, TT, T9 und
7Ί1 n-Kanal CMOS-FET, die Transistoren Γ2, TA, 76.
TS, riOund 712 p-Kanal CMOS-FET.
Bei der angegebenen Schaltungsanordnung handelt es sich um einen Pegelkonverter, dessen Ausgang nur
Gate-Spannungen, nicht aber die eigentlichen Ausgangssignale liefert. Zunächst entsteht jeweils ein
Vo abausgangssignal an dem zweiten Meßpunkt Q'. Durch die getrennte Ansteuerung der beiden Ausgangstransistoren
79 und 710 wird vermieden, daß diese Transistoren gleichzeitig leiten und die Übertragungskennlinie einen Versatz erhält. Es entsteht jedoch eine
Hysterese, die durch den Eingangsinverter mit den Eingangsinvertertransistoren 77 und 78 verringert
wird. Dieser Effekt wird später erläutert. Der Ausgangsinverter stellt mit den beiden Ausgangsinvertertransistoren
711, 712 eine rein kapazitive Belastung des eigentlichen Pegelkonverters dar. Wenn während eines
Pegelübergangs die beiden Ausgangstransistoren 79 und / 10 gesperrt sind, würde eine ohmsche Belastung
des zweiten Meßpunkts Q' die Übertragungskennlinie ändern und damit die Verwendbarkeit des Pegelkonverters
einschränken.
Im folgenden wird die Wirkungsweise des Pegelkonverters an Hand der F i g. 1 und 2 im einzelnen erläutert.
Dabei werden Laufzeiten vernachlässigt und für die MOSFETs einheitliche Schwellenspannungen von ±2
Volt angenommen. Die Versorgungsspannung kann beispielsweise 16 Volt betragen. (USX = US3 = OV.
US2 = USA - 16 V). Es wird ein trapezförmiger positiver Eingangsimpuls angenommen.
55
Zeitpunkt 10:
Die Transistoren 78, 71 76, 79 und 712 leiten.
Der Signalpegel am Ausgang befindet sich im Η-Bereich.
Zeitpunkt f 1:
Mit dem Erreichen der Schwellenspannung beginnt 77 ebenfalls zu leiten. Sein Drain-Source-Widerstand
weist jedoch noch so hohe Werte auf, daß 72 keine ausreichende Gate-Spannung erhält
Zeitpunkt ί 2:
72 beginnt zu leiten. Er führt schließlich 75 eine positive Gate-Spannung zu. Damit sperrt zunächst
79 und der zweite Meßpunkt (?'wird vorübergehend potentialfrei.
Zeitpunkt 13:
Nun sperrt 71. Das Steuer-Gate von 76 erhält über 74 und R1 hohes Potential und sperrt
ebenfalls. Daraufhin leitet 710, der über /?3 und 75 eine hohe Gate-Spannung erhält (- 16 V). Das
Ausgangssignai geht in den L-Bereich über.
Zeitpunkt /4:
Der Ruhezustand wird erreicht. Zwischen den Anschlüssen der Versorgungsspannung liegen nur
noch gesperrte Transistoren. Damit kann die auftretende Verlustleistung vernachlässigt wrden.
Zeitpunkt <5:
Die Änderung des Signalpegels an der Eingangsklemme/hat zunächst noch keine Auswirkung.
Zeitpunkt r6:
78 beginnt zu leiten, wodurch die Gate-Source-SpsP!riUMg
von 7a lärigssm ansteigt. ι^αίΓηΐ tcitct
schließlich auch 76, und 710 wird gesperrt. Nun tritt kurzzeitig wieder Potentialfreiheit an dem
zweiten Meßpunkt Q' auf. 73 leitet und bewirkt, daß 75 gleichzeitig mit 72 gesperrt wird.
Zeitpunkt Π:
79 erhält über 76 und R 3 eine hohe Gate-Spannung. Das Ausgangssignal geht vom L- zum
Η-Bereich über. Danach tritt der Ruhezustand wieder ein.
F i g. 3 zeigt, wie bereits erläutert, das Hystercseverhalten des erfindungsgemäßen Pegelkonverters. Die
Übertragungskennlinie wurde für einen großen Signalhub (25 V) dargestellt, weil dabei die Hysterese
besonders deutlich auftritt. Eine vorhandene Hysterese verbessert die statische Störsicherheit und beeinflußt
eine Schaltung nur dann nachteilig, wenn sie zu groß wird. Sie entsteht dadurch, daß derjenige Transistor, der
den neuen Signalpegel bestimmt, immer erst leidet, nachdem das Eingangssignal mehr als die Hälfte des
Signalhubes durchlaufen hat Soll ein Ausgangstransistor 79 (TiO) leiten, so muß zuerst ein Eingangstransistor
72 (Ti) und damit der zugehörige Steuertransistor 75 (T6) gesperrt sein. Die Schwellenspannung der
Transistoren beeinflußt dem nach unmittelbar die Breite der Hysterese UH, die durch den Eingangsinverter
beträchtlich verringert wird, vergl. Fig.4, in der wie
bereits erläutert, die Abhängigkeit von verschiedenen Betriebsspannungspotentialen US gezeigt ist. Die
Kennlinie 1) gibt dabei das Hystereseverhalten an, das der Pegelkonverter ohne vorgeschalteten Eingangsinverter
zeigt Kennlinie 2) zeigt das Hystereseverhalten bei einem Pegelkonverter gemäß F i g. 1.
Zur weiteren Erläuterung der Wirkungsweise des Pegelkonverters sind, wie bereits erwähnt, mit den
F i g. 5, 6 und 7 drei typische Betriebsfälle dargestellt. Die Betriebsfälle Sl, vergl. Fig.5, und 52, vergl.
Fig.6, behandeln jeweils eine unsymmetrische Pegelumsetzung,
bei der nur ein Pegelbereich (H- oder L-Pegel) verändert wird, während im Betriebsfall 53,
vergl. F i g. 7, ein Signal erzeugt wird, das bezogen auf das Erdpotential symmetrische Pegel hat Um die
Darstellung zu vereinfachen, ist das jeweilige Zeitdiagramm nur für die kritischen Betriebsfälle gezeigt bei
denen kleine Signalhübe in große umgesetzt werden sollen. Außerdem ist eines der vier Betriebsspannungssignaie,
nämiich USi, immer Null. Damit liegt der L-Pegel des Eingangssignals immer bei 0 Volt Da der
Signalpegel immer einem BetriebsspannunKSDOtential
entspricht, variiert der Η-Pegel des Eingangssignals immer mit LAS 2.
Für die Betriebsspannungspotentiale gelten folgende Bedingungen: Ihre kleinste Differenz muß zur einwandfreien
Funktion des Pegelkonverters folgende typische Werte aufweisen:
LAS2--LAS1>3,5V
LAS4-LASj>3,5V
LAS4-LASj>3,5V
LAS4- US 1> 3,5 V
US2- US3> 3,5 V
US2- US3> 3,5 V
Ihre größte Differenz darf die Durchbruchspannun- to
gen der verwendeten Transistoren nicht überschreiten. Dafür gelten folgende typische Werte:
US2- US 1<25 V
USA- US3 <25 V
USA- US3 <25 V
US A-US \< 25 V
LAS2-LAS3<25V
LAS2-LAS3<25V
IS
Die erste Bedingung hängt wesentlich von der Schwellenspannung der verwendeten Transistoren ab.
Diese Schwellenspannung unterschreitet in integrierten Schaltungen in aller Regel einen Wert von 3 Volt. Die
zweite Bedingung ergibt sich aus den typischen Daten der verwendeten Transistoren. Die zulässigen Drain-Source-
und Gate-Source-Spannungen betragen für beide in dem gezeigten Ausführungsbeispiel benutzten
Transistorlypen 25 Volt.
Änderung des H-Bereichs
(Betriebsfall B 1, vergl. F i g. 5):
(Betriebsfall B 1, vergl. F i g. 5):
Die Betriebsspannungspotentiale LASl und US 3 werden nicht geändert. Das Zeitdiagramm zeigt die
Umsetzung des Η-Bereichs von 3,5 Volt auf 25 Volt.
Eine andere Darstellung erfolgt in der Übertragungskennlinie. Außerdem ist der Variationsbereich in
Abhängigkeit von den beiden Betriebsspannungspotentialen US2, LAS4 gezeigt. Die eingetragenen Punkte
kennzeichnen die Lage von H- und L-Pegel. Die schraffierte Fläche stellt den geometrischen Ort für alle
zulässigen Arbeitspunkte dar.
Änderung des L-Bereichs
(Betriebsfall B2, vergl. Fig.6):
(Betriebsfall B2, vergl. Fig.6):
Hier werden US4 und USi konstant gelassen. Der
Ausgangs-L-Pegel wird geändert. Unter den gegebenen
gezeigt. Sie sind jedoch ebenfalls mit der erfindungsgemäßen Schaltung durchführbar. Dazu sind ebenfalls die
weiter oben angegebenen Bedingungen einzuhalten.
Im übrigen erlaubt der erfindungsgemäße Pegelkonverter,
die vier Betriebsspannungspotentiale unter Einhaltung der oben angegebenen Bedingungen so zu
wählen, daß entweder das erste Betriebsspannungspotential USi positiv und das zweite Betriebsspannungspotential
US2 negativ ist oder das erste Betriebsspannungspotential
US 1 und das zweite Betriebsspannungspotential US 2 positiv sind, wobei das erste Betriebsspannungspotential
t/51 höher liegt als das zweite Betriebsspannungspotential US2 oder das erste Betriebsspannungspotential
US 1 und das zweite Betriebsspannungspotential US 2 negativ sind, wobei das erste
Betriebsspannungspotential US 1 höher liegt als das zweite Betriebsspannungspotential US2, oder das dritte
Betriebsspannungspotential US3 positiv und das vierte Betriebsspannungspotential US4 negativ ist oder das
dritte Betriebsspannungspotential US3 und das vierte Betriebsspannungspotential US4 positiv sind, wobei
das dritte Betriebsspannungspotential US3 höher liegt als das vierte Betriebsspannungspotential US4, oder
das dritte Betriebsspannungspotential US3 und das vierte Betriebsspannungspotential US4 negativ sind,
wobei das dritte Betriebsspannungspotential US3 höher liegt als das vierte Betriebsspannungspotential
US 4, oder das erste Betriebsspannungspotential LASl
Null und das zweite Betriebsspannungspotential LAS2 negativ ist oder das zweite Betriebsspannungspotential
US2 Null und das erste Betriebsspannungspotential
LASl positiv ist oder das dritte Betriebsspannungspotential
LAS3 NUII und das vierte Betriebsspannungspotential LAS 4 negativ ist oder das vierte Betriebsspannungspotential
US4 Null und das dritte Betriebsspannungspotential LAS3 positiv ist oder das erste
Betriebsspannungspotential LASl und das dritte Betriebsspannungspotential LAS3 Null sind oder das erste
Betriebsspannungspotential USi und das vierte Betriebsspannungspotential
LAS4 Null sind oder das zweite Betriebsspannungspotential LAS2 und das dritte Betriebsspannungspotential
LAS3 Null sind oder das
— 21,5 Volt erreicht, wie sie im Zeitdiagramm und in der
Übertragungskennlinie dargestellt sind. Da hier die «5 Änderungen der Betriebsspannungspotentiale gegensinnig
verlaufen, wird der (schraffierte) zulässige Arbeitsbereich zu einem Dreieck. Die eingetragenen
Punkte kennzeichnen wieder das im Zeitdiagramm und in der Übertragungskennlinie dargestellte Beispiel.
Gleichzeitige Änderung von H- und L-Pegel
(Betriebsfall 53, vergl. F i g. 7):
(Betriebsfall 53, vergl. F i g. 7):
Das Zeitdiagramm und die Übertragungskennlinie zeigen ein Beispiel für den Fall der symmetrischen
Pegelumsetzung. Wenn die Betriebsspannungspotentiale LAS2, US3 und LAS4 variiert werden, ergibt sich der
zulässige Arbeitsbereich des Pegelkonyerters als Parallelogramm.
Die obere Fläche legt den Η-Pegel, die untere den L-Pegel fest Die eingetragenen Punkte
kennzeichnen das Zeitdiagramm angegebene Beispiel.
Andere Betriebsfälle, bei denen das erste Betriebsspannungspotential
LASl variiert wird, sind nicht Betriebsspannungspotential LAS4 Null sind oder das
erste Betriebsspannungspotential LASl und das dritte Betriebsspannungspotential LAS3 gleich sind oder das
erste Betriebsspannungspotential LAS 1 und das vierte Betriebsspannungspotential LAS4 gleich sind oder das
zweite Betriebsspannungspotential LAS2 und das dritte
Betriebsspannungspotential LAS 3 gleich sind oder das zweite Betriebsspannungspotential LAS2 und das vierte
Betriebsspannungspotential LAS4 gleich sind.
F i g. 8 zeigt, wie bereits erwähnt, ein Belegungsbeispiel für einen mehrere Pegelkonverter umfassenden
Baustein. Es können sechs in integrierter Schaltkreistechnik ausgeführte Pegelkonverter in einem If--pin-Dual-in-line-Gehäuse
untergebracht werden. Di'j Anschlußstifte zusammengehöriger Versorgungsspannungen
liegen nebeneinander, weil dadurch die Auslösung von gedruckten Schaltungen vereinfacht wird.
Ein anderes Ausführungsbeispiel für den erfindungsgemäßen Pegelkonverter ist mit diskreten CMOS-FET
und weiteren diskreten Schaltungselementen realisiert.
Hierzu 7 Blatt Ze;chnungen
Claims (21)
1. Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere CMOS-FET, zum
Umsetzen von den Binärzeichen von Eingangssignalen zugeordneten Pegeln in den Binärzuständen der
Ausgangssignale zugeordnete andere Pegel, wobei eine Eingangsstufe in Form von aus zwei einander
parallelgeschalteten komplementären Feldeffekttransistoren vorgesehen ist, dadurch gekennzeichnet,
daß je eine Eingangsklemme (J) und eine Ausgangsklemme (Q) vorgesehen ist, daß die
Eingangsstufe als Eingangsinverter ausgeführt ist, der eingangsseitig mit der Eingangsklemme (J) und
ausgangsseitig mit einem eisten Meßpunkt (J') verbunden ist, daß dieser erste Meßpunkt (J') jeweils
mit der Gate-Elektrode eines ersten Eingangstransistors (Tl) und eines zweiten Eingangstransistors
(T2) verbunden ist, daß die Source-Elektroden eines der Transistoren des Eingangsinverters, nämlich
eines ersten Eingangsinvertertransistors (TT), und des ersten Eingangstransistors (Ti) auf ein erstes
Betriebsspannungspotential (USt) und die Source-Elektroden
des anderen der beiden Transistoren des Eingangsinverters, nämlich eines zweiten Eingangsinvertertransistors
(TS), und das zweiten Eingangstransistors (T2) auf ein zweites Betriebsspannungspotential
(US2) gelegt sind, daß der Pegelkonverter nur Gate-Potentiale für getrennt ansteuerbare
Ausgangstransistoren, nämlich einen ersten Ausgangstransistor (T9) und einen zweiten Ausgangstransistor
(TiO), schaket, de.—η Drain-Elektroden
gemeinsam mit einem zweiten Meßpunkt (Q') verbunden sind, daß mit dem «n diesem zweiten
Meßpunkt (Q',)entstehenden Ausgangssignal ein aus
einem ersten Ausgangsinvertertransistor (TU) und einem zweiten Ausgangsinvertertransistor (T 12)
gebildeter Ausgangsinverter ansteuerbar ist, dessen Ausgang die Ausgangsklemme (Q) bildet, daß der
Ausgangsinverter rein kapazitiv anzusteuern ist und daß dem Pegelkonverter und dem Ausgangsinverter
gemeinsam ein drittes Betriebsspannungspotentia' (USI) und ein viertes Betriebsspannungspotential
(USA) zuzuführen ist.
2. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das erste Betriebsspannungspotential
(USX) positiv und das zweite Betriebsspannungspotential (US2) negativ ist.
3. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das erste Betriebsspannungspotential
(USY) und das zweite Betriebsspannungspotential
(US 2) positiv sind, wobei das erste Betriebsspannungspotential (USi) höher liegt als
das zweite Betriebsspannungspotential (US 2).
4. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das erste Betriebsspannungspotential
(USi) und das zweite Betriebsspannungspotential (US 2) negativ sind, wobei das erste
Betriebsspannungspotential (USi) höher liegt als das zweite Betriebsspannungspotential (US2).
5. Pegelkonverter nach Anspruch I, dadurch gekennzeichnet, daß das dritte Betriebsspannungspotential
(US3) positiv und das vierte Betriebsspannungspotential (USA) negativ ist.
6. Pegelkonverter nach Anspruch I, dadurch gekennzeichnet, daß das dritte Betriebsspannungspotential
(US3) und das vierte Betriebsspannungs
potential (USA) positiv sind, wobei das dritte Betriebsspannungspotential (US3) höher liegt als
das vierte Betriebsspannungspotential (USA),
7. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das dritte Betriebsspannungspotential
(USi) und das vierte Betriebsspannungspotential (USA) negativ sind, wobei das dritte
Betriebsspannungspotentia] (US3) höher liegt als das vierte Betriebsspannungspotential (USA).
8. Pegelkonverter nach Anspruch 1, dadurch
gekennzeichnet, daß das erste Betriebsspannungspotential (US 1) Null und das zweite Betriebsspannungspotential
(US 2) negativ ist
9. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Betriebsspannungspotential
(US2) Null und das erste Betriebsspannungspotential
(US i) positiv ist.
10. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das dritte Betriebsspannungspotential
(US3) Null und das vierte Betriebsspannungspotential (USA) negativ ist.
11. Pegelkonverter nach Anspruch i, dadurch
gekennzeichnet, daß das vierte Betriebsspannungspotential (USA) Null und das dritte Betriebsspannungspotential
(US3) positiv ist.
12. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das erste Betriebsspannungspotential
(USi) und das dritte Betriebsspannungspotential
(US3) Null sind.
13. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das erste Betriebsspannungspotential
(US I) und das vierte Betriebsspannungspotential (USA) Null sind.
14. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Betriebsspannungspotential
(US2) und das dritte Betriebsspannungspotential (US3) Null sind.
15. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß das zweite Betriebsspannungspotential
(US 2) und das vierte ■ü.Jtriebsspannungspotential(OS4)
Null sind.
16. Pegelkonverter nach einem der Ansprüche 2 bis II, dadurch gekennzeichnet, daß das erste
Betriebsspannungspotential (USi) und das dritte
Betriebsspannungspotential (US3) gleich sind.
17. Pegelkonverter nach einem der Ansprüche 2 bis 11, dadurch gekennzeichnet, daß das erste
Betriebsspannungspotential (USi) und das vierte Betriebsspannungspotential (USA) gleich sind.
18. Pegelkonverter nach einem der Ansprüche 2 bis 11, dadurch gekennzeichnet, daß das zweite
Betriebsspannungspotential (US2) und das dritte Betriebsspannungspotential (US3) gleich sind.
19. Pegelkonverter nach einem der Ansprüche 2 bis ti, dadurch gekennzeichnet, daß das zweite
Betriebsspannungspotential (US2) und das vierte Betriebsspannungspotential (USA) gleich sind.
20. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Meßpunkt (Q') ma
die Steuergate-Elektroden des ersten Ausgangsinvertertransistors
(TW) und des zweiten Ausgangsinvertertransistors
(T i2) über einen Gate-Kondensator (CQ') auf das dritte Betriebsspannungspotential
(US3) gelegt sind.
21. Pegelkonverter nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Meßpunkt (Q')w\a
die Steuergate-Elektroden des ersten Ausgangsinvertertransistors (T 11) und des zweiten Ausgangsin-
vertertransistors (T\2) ober einen Gate-Kondensator
(CQ') auf das vierte Betriebsspannungspotential (US 4) gelegt sind.
Die Erfindung betrifft einen Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere
CMOS-FET, zui.i Umsetzen von den Binärzuständen von Eingangssignalen zugeordneten Pegeln in den
Binärzuständen der Ausgangssignale zugeordnete andere Pegel.
Solche Pegelkonverter werden u. a. in elektronischen
Datenverarbeitungsanlagen, insbesondere Fernsprechvermittlungsanlagen, benötigt, bei denen in verschiedenen
Funktionsbereichen Schaltkreise verschiedener Technologien verwendet werden.
Für das Anpassen solcher Schaltkreise aneinander sind Anpassungsstufen bzw. Pegelkonverter sowohl in
diskreter als auch in integrierter Schaltkrcistechnik bekannt So ist z. B. in dem Firmendruck »Siemens
Integrierte Halbleiterschaltungen Datenbuch H)71/72«
der Siemens Aktiengesellschaft, Bestel!-Nr. B 12/1087 auf Seite 223 das Prinzipschaltbild einer Anpassungsstufe
für TTL (zum Anpassen eines TTL-Ausgangs an einen MOS-Eingang und zum Anpassen eines MOS-Ausgangs
an einen TTL-Eingang) angegeben. Mit Hilfe dieser Anpassungsstufe werden positive Informationen verarbeitet
und wieder ausgegeben. Bei Anliegen einer positiven Information am Eingang wird der nachgeordnete
Transistor in seinen leitenden Zustand gesteuert, wodurch die positive Information über einen ersten
Widerstand, der mit einem zweiten Widerstand einen Spannungsteiler bildet, an den Eingang eines MOS-Schaltkreises
geliefert wird. Eine negative Information kommt für den MOS-Schaltkreis dadurch zustande, daß
der dem Eingang der Anpassungsstufe nachgeordnete Transistor durch eine entsprechende Information am
Ausgang des TTL-Schaltkreises gesperrt wird, wodurch der Eingang des MOS-Schaltkreises über den zweiten
Widerstand auf das fest an der Anpassungsstufe liegende negative Potential gelegt wird.
In »bauteile report« der Siemens Aktiengesellschaft, 11. Jahrgang, Heft 4, Oktober 1973, Seite 96, ist in Bild 9
eine Schaltungsanordnung zur Pegelwandlung angegeben, der ebenfalls das Prinzip zugrunde liegt, nach dem
das einer bestimmten Information entsprechende Potential einem Spannungsteiler, der aus einem ersten
und einem zweiten Widerstand gebildet ist, entnommen wird. Dazu wird der erste Widerstand über einen von
einem Ausgang eines LSL(TTL)-Schaltkreises steuerbaren Transistor an ein positives Potential gelegt. Im
nichtleitenden Zustand dieses Transistors wird der Eingang des anzupassenden MOS-Schaltkreises über
den zweiten Widerstand auf das fest an diesem Widerstand liegende negative Potential gelegt.
Aus der deutschen Offenlegungsschrift 25 34 181 ist eine Schaltungsanordnung zur Anpassung von Spannungspegeln
mit Komplementär-Feldeffekttransistoren, insbesondere zur Umsetzung von Binärzuständen
zugeordneten Pegelpaaren an den Nahtstellen von logischen Verknüpfungsschaltkreisen mit voneinander
verschiedenen Schaltpegelverhältnissen bekannt. Diese bekannte Schaltungsanordnung ist gekennzeichnet
durch eine Eingangss'ufe in Form einer aus zwei parallel
zueinander geschalteten Komplementär-Feldeffekttransistoren aufgebauter. Torschaltung, für deren
Steuerung eine Rückkopplungsverbindung vom Schaltungsausgang vorgesehen ist, eine an die steuerbare
Torschaltung anschließende, hinsichtlich der eingangsseitigen Spannungsabergänge verstärkend wirkende
Verriegelungsscbaltung, vorzugsweise in Form einer
bistabilen Kippschaltung vom Flip-Flop-Typ, sowie eine mit der Verriegelungsschaltung verbundene, an sich
bekannte Ausgangsstufe aus zwei hinsichtlich ihrer Steueranschlüsse parallel zueinander und hinsichtlich
ihrer Schaltstrecken in Reihe zwischen die die Ausgangspegel bestimmenden Spannungsquellen geschalteten
Komplementär-Feldeffekttransistoren, wobei der Verbindungspunkt der beiden Schaltstrecken
den Schaltausgang darstellt
Eine andere, aus der deutschen Auslegeschrift 25 42 398 bekannte Schaltungsanordnung zum Umsetzen
von Pegeln digitaler Zeichen, insbesondere zum Anpassen von Ausgängen einer Schaltkreisfamilie an
Eingänge einer anderen Schaltkreisfamilie, ist dadurch gekennzeichnet, daß sowohl ein erstes Potential mittels
eines ersten Ausgangs-Transistors al.«- ^ach ein zweites
Potential mittels eines zweiten Ausgangs-Transistors an
den Ausgang schaltbar ist daß der leitende Zustand des ersten Ausgangs-Transistors den nichtleitenden Zustand
des zweiten Ausgangs-Transistors bedingt daß der leitende Zustand des zweiten Ausgangs-Transistors
den nichtleitenden Zustand des ersten Ausgangs-Transistors bedingt daß das Anschalten des ersten Potentials
und des zweiten Potentials an den Ausgang über niederohmige Widerstände erfolgt und daß am Eingang
ein dem ersten Potential oder dem zweiten Potential ungleiches Potential zugeführt wird.
Diese bekannten Schaltungsanordnungen haben entweder den Nachteil, daß sie die den Informationen
entsprechenden Potentiale nur relativ hochohmig an die Eingänge anzupassender Schaltkreise legen können
oder daß sie nicht universell als Anpassungsglieder zwischen Einrichtungen aus unterschiedlichen Schaltkreisfamilien
einsetzbar sind. Solchen bekannten Schaltungsanordnungen,
die ihre Ausgangssignale relativ hochohmig abgeben, haftet insbesondere der Nachteil
an, daß sich im Zusammenhang mit technologisch bedingten Eingangskapazitäten von nachgeordneten
digitalen Schaltungen in vielen Fällen unei wünschte, teilweise die Funktion einer Schaltungsanordnung
gefährdende Verminderungen der Flankensteilheit ergeben. Verschiedenen anderen bekannten Schaltungsanordnungen haftet der Nachteil an, daß ihre Übertragungskennlinie
einen diskontinuierlichen Verlauf hat bzw. daß Eingangssignale mit relativ flachen Impulsflanken
nicht korrekt umgesetzt werden.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen Pegelkonverter zu schaffen, der die
verschiedenen Nachteile bekannter Schaltungsanordnungen vermeidet und universell verwendbar ist.
Es sollen sowohl erdunsymmetrische als auch erdsymmetrische Eingangssignale in erdunsymmetrische
oder erdsymmetrische Ausgangssignale und/oder hohe Eingangssignalpegel in niedrige Ausgangssignalpegel
oder niedr.ge Eingangssignalpegel in hohe Ausgangssig.ialpegel umgesetzt werden können. Die
Ruheverlustleistung des zu schaffenden Pegelkonverters soll vernachlässigbar klein sein. womU eine große
Packungsdichte für hybride Schaltungen bzw. eine
6·) Integrierbarkeit gegeben ist.
Die Erfindung geht von einem Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere
CMOS-FET, zum Umsetzen von den Binärzuständen
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772741821 DE2741821C2 (de) | 1977-09-16 | 1977-09-16 | Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere CMOS-FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19772741821 DE2741821C2 (de) | 1977-09-16 | 1977-09-16 | Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere CMOS-FET |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2741821B1 DE2741821B1 (de) | 1979-03-22 |
| DE2741821C2 true DE2741821C2 (de) | 1979-11-29 |
Family
ID=6019157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19772741821 Expired DE2741821C2 (de) | 1977-09-16 | 1977-09-16 | Pegelkonverter mit komplementären Feldeffekttransistoren, insbesondere CMOS-FET |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2741821C2 (de) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0082208B1 (de) * | 1981-12-17 | 1985-11-21 | Deutsche ITT Industries GmbH | Integrierter CMOS-Schaltkreis |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
-
1977
- 1977-09-16 DE DE19772741821 patent/DE2741821C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2741821B1 (de) | 1979-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8339 | Ceased/non-payment of the annual fee |