JPWO2016163319A1 - 半導体素子及びその製造方法 - Google Patents
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Abstract
本発明の半導体素子１は、表裏導通型基板２の表側電極３ａ及び裏側電極３ｂ上に無電解ニッケルリンめっき層４及び無電解金めっき層５が形成されている。表側電極３ａ及び裏側電極３ｂは、アルミニウム又はアルミニウム合金から形成されている。また、裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４の厚さに対する表側電極３ａ上に形成された無電解ニッケルリンめっき層４の厚さの割合は、１．０以上３．５以下である。本発明の半導体素子１は、半田付けによって実装する際に、半田内部に空孔が発生することを防止することができる。
Description
本発明は、半導体素子及びその製造方法に関する。詳細には、本発明は、表裏導通型の半導体素子、特に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ダイオードなどに代表される電力変換用のパワー半導体素子及びその製造方法に関する。
従来、表裏導通型の半導体素子をモジュールに実装する場合、半導体素子の裏側電極が基板等に半田付けされ、半導体素子の表側電極がワイヤボンディングされてきた。しかしながら、近年、製造時間短縮及び材料費削減の観点から、半導体素子の表側電極に金属電極を直接半田付けする実装方法が用いられることが多くなっている。半導体素子の表側電極はアルミニウム又はアルミニウム合金から一般に形成されているため、半田付けを行うためには、半導体素子の表側電極上にニッケル膜、金膜などを形成することが必要とされる。
ニッケル膜は、半田付け時にスズ系の半田と反応して減少するため、ニッケル膜を数μｍレベルで厚膜化する必要がある。しかしながら、蒸着又はスパッタのような真空成膜方式を用いる場合、通常、最大で１．０μｍ程度の厚さしか得られない。また、無理にニッケル膜を厚膜化しようとすると、製造コストが上昇してしまう。そこで、低コストで高速且つ厚膜化が可能な成膜方法として、めっき技術が注目されている。
めっき技術としては、アルミニウム又はアルミニウム合金から形成される電極（以下「Ａｌ電極」と略す）表面にのみ選択的にめっき層を形成することができる無電解めっき法がある。無電解めっき法としては、パラジウム触媒法及びジンケート法が一般に利用されている。
パラジウム触媒法は、Ａｌ電極の表面にパラジウムを触媒核として析出させ、無電解めっき層を形成する。パラジウム法は、Ａｌ電極のエッチング量が少なく、無電解めっき層の表面の平滑性が良好である一方、パラジウムが貴金属であるため、製造コストが上昇する。
また、ジンケート法は、Ａｌ電極の表面において亜鉛をＡｌと置換させることで触媒核として析出させ、無電解めっき層を形成する。この方法に用いられるジンケート液は安価であるため、広く採用されつつある。
パラジウム触媒法は、Ａｌ電極の表面にパラジウムを触媒核として析出させ、無電解めっき層を形成する。パラジウム法は、Ａｌ電極のエッチング量が少なく、無電解めっき層の表面の平滑性が良好である一方、パラジウムが貴金属であるため、製造コストが上昇する。
また、ジンケート法は、Ａｌ電極の表面において亜鉛をＡｌと置換させることで触媒核として析出させ、無電解めっき層を形成する。この方法に用いられるジンケート液は安価であるため、広く採用されつつある。
実際、特許文献１には、半導体素子のＡｌ電極の表面に選択的にニッケルめっき層及び金めっき層をジンケート法によって形成することが提案されている。
表裏導通型の半導体素子をモジュールに実装する場合、常温で基板に半田を載せ、その上に半導体素子をさらに載せた後、リフロー炉で加熱することにより、半導体素子の裏側電極が基板に半田付けされる。このとき、半田中のフラックス、電極に形成されためっき膜に含まれた水素又は水分などが気体として生じる。これらの気体が半田内部に残存したままになると空孔（ボイド）となる。半田内部の空孔は、電気伝導又は熱伝導を阻害するため、半導体素子の動作不良が生じる原因となる。半田内部の空孔を除去するためには、半田付け時に半導体素子に微振動などを与える必要があるが、複数の半導体素子を基板上に実装する場合、複雑な装置が必要となる上、生産性も低下する。
本発明は、上記のような問題を解決するためになされたものであり、半田付けによって実装する際に、半田内部に空孔が発生することを防止することが可能な半導体素子及びその製造方法を提供することを目的とする。
本発明者らは、上記のような問題を解決すべく鋭意研究した結果、電極及びめっき層の材料を選択して用いると共に、めっき層の厚さを制御することにより、半田付け前に半導体素子の表面を内側にして半導体素子を意図的に反らせ、これにより、半田内部の空孔を外部に排出させ易くすることが可能であることを見出し、本発明を完成するに至った。
すなわち、本発明は、表裏導通型基板の表側電極及び裏側電極上に無電解ニッケルリンめっき層及び無電解金めっき層が形成された半導体素子であって、前記表側電極及び前記裏側電極がアルミニウム又はアルミニウム合金から形成されており、且つ前記裏側電極上に形成された前記無電解ニッケルリンめっき層の厚さに対する前記表側電極上に形成された前記無電解ニッケルリンめっき層の厚さの割合が１．０以上３．５以下であることを特徴とする半導体素子である。
また、本発明は、表裏導通型基板に表側電極及び裏側電極を形成した後、前記表側電極及び前記裏側電極の両方を同時に、ジンケート法を用いて無電解ニッケルリンめっき及び無電解金めっきする半導体素子の製造方法であって、前記表側電極及び前記裏側電極がアルミニウム又はアルミニウム合金から形成されており、且つ前記裏側電極の表面積に対する前記表側電極の表面積の割合を０．３以上０．８５以下にすることを特徴とする半導体素子の製造方法である。
また、本発明は、表裏導通型基板に表側電極及び裏側電極を形成した後、前記表側電極及び前記裏側電極の両方を同時に、ジンケート法を用いて無電解ニッケルリンめっき及び無電解金めっきする半導体素子の製造方法であって、前記表側電極及び前記裏側電極がアルミニウム又はアルミニウム合金から形成されており、且つ前記裏側電極の表面積に対する前記表側電極の表面積の割合を０．３以上０．８５以下にすることを特徴とする半導体素子の製造方法である。
本発明によれば、半田付けによって実装する際に、半田内部に空孔が発生することを防止することができる半導体素子及びその製造方法を提供することができる。
以下、本発明の半導体素子及びその製造方法の好適な実施の形態につき図面を用いて説明する。
実施の形態１．
図１は、本実施の形態の半導体素子の断面図である。
図１において、本実施の形態の半導体素子１は、表裏導通型基板２と、表裏導通型基板２の一方の主面（表面）に形成された表側電極３ａと、表裏導通型基板２の他方の主面（裏面）に形成された裏側電極３ｂと、表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４と、無電解ニッケルリンめっき層４上に形成された無電解金めっき層５とを含む。また、表側電極３ａ上には保護膜６が設けられている。
図１は、本実施の形態の半導体素子の断面図である。
図１において、本実施の形態の半導体素子１は、表裏導通型基板２と、表裏導通型基板２の一方の主面（表面）に形成された表側電極３ａと、表裏導通型基板２の他方の主面（裏面）に形成された裏側電極３ｂと、表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４と、無電解ニッケルリンめっき層４上に形成された無電解金めっき層５とを含む。また、表側電極３ａ上には保護膜６が設けられている。
本実施の形態の半導体素子１は、半田付けによって実装する際に、半田内部に空孔が発生することを防止するために、半田付け前に半導体素子１の表面を内側にして半導体素子１を意図的に反らせていることを特徴とする。なお、図１では、半導体素子１の反りは表していない。
半導体素子１に反りを与えるためには、表裏導通型基板２よりも大きな線膨張係数を有する電極及びめっき層を表裏導通型基板２に設ける必要がある。したがって、本実施の形態の半導体素子１では、電極としてアルミニウム又はアルミニウム合金から形成される表側電極３ａ及び裏側電極３ｂ、めっき層として無電解ニッケルリンめっき層４及び無電解金めっき層５を選択している。なお、表裏導通型基板２に一般に用いられるシリコンの線膨張係数は約２．３ｐｐｍ／℃であるのに対し、アルミニウムの線膨張係数は約２３ｐｐｍ／℃、ニッケルリンの線膨張係数は約１２〜１３ｐｐｍ／℃、金の線膨張係数は約１４．２ｐｐｍ／℃である。
次に、半導体素子１の表面を内側にした反りを半導体素子１に与えるためには、半導体素子１の表面の電極及びめっき層の厚さを半導体素子１の裏面の電極及びめっき層の厚さよりも大きくする必要がある。その中でも、電極及びめっき層の中で最も厚く且つ厚さの制御が容易な無電解ニッケルリンめっき層４の厚さを制御することが、半導体素子１の生産性の観点から好ましい。したがって、表側電極３ａに形成される無電解ニッケルリンめっき層４の厚さを裏側電極３ｂ上に形成される無電解ニッケルリンめっき層４の厚さよりも大きくすればよい。
具体的には、裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４の厚さに対する表側電極３ａ上に形成された無電解ニッケルリンめっき層４の厚さの割合を１．０以上３．５以下、好ましくは１．０５以上３．５以下、より好ましくは１．２以上３．４以下とする必要がある。当該割合が１．０未満であると、半導体素子１の反りが十分でなく、半田付け時に半田内部に空孔が生じる。一方、当該割合が３．５を超えると、半導体素子１の反りが大きくなり過ぎ、半田付け後に反りが半導体素子１に残ってしまう。
具体的には、裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４の厚さに対する表側電極３ａ上に形成された無電解ニッケルリンめっき層４の厚さの割合を１．０以上３．５以下、好ましくは１．０５以上３．５以下、より好ましくは１．２以上３．４以下とする必要がある。当該割合が１．０未満であると、半導体素子１の反りが十分でなく、半田付け時に半田内部に空孔が生じる。一方、当該割合が３．５を超えると、半導体素子１の反りが大きくなり過ぎ、半田付け後に反りが半導体素子１に残ってしまう。
表裏導通型基板２としては、特に限定されず、Ｓｉ基板、ＳｉＣ基板、ＧａＡｓ化合物系基板などの当該技術分野において公知の半導体基板を用いることができる。表裏導通型基板２は、拡散層（図示していない）を有しており、ＰＮジャンクション、ゲート電極などの半導体素子１の動作を司る機能を備えている。
表側電極３ａ及び裏側電極３ｂは、上記で説明したように、アルミニウム又はアルミニウム合金から形成される。
アルミニウム合金としては、特に限定されず、当該技術分野において公知のものを用いることができる。アルミニウム合金は、アルミニウムよりも貴な元素を含有することが好ましい。アルミニウムよりも貴な元素を含有させることにより、ジンケート法によって無電解ニッケルリンめっきを行う際に、当該元素の周囲に存在するアルミニウムから電子が流れ易くなるため、アルミニウムの溶解が促進される。そして、アルミニウムが溶解した部分に亜鉛が集中して析出し、無電解ニッケルリンめっき層４の形成の起点となる亜鉛の析出量が多くなるため、無電解ニッケルリンめっき層４が形成され易くなる。
アルミニウム合金としては、特に限定されず、当該技術分野において公知のものを用いることができる。アルミニウム合金は、アルミニウムよりも貴な元素を含有することが好ましい。アルミニウムよりも貴な元素を含有させることにより、ジンケート法によって無電解ニッケルリンめっきを行う際に、当該元素の周囲に存在するアルミニウムから電子が流れ易くなるため、アルミニウムの溶解が促進される。そして、アルミニウムが溶解した部分に亜鉛が集中して析出し、無電解ニッケルリンめっき層４の形成の起点となる亜鉛の析出量が多くなるため、無電解ニッケルリンめっき層４が形成され易くなる。
アルミニウムよりも貴な元素としては、特に限定されないが、例えば、鉄、ニッケル、スズ、鉛、ケイ素、銅、銀、金、タングステン、コバルト、白金、パラジウム、イリジウム、ロジウムなどが挙げられる。これらの元素の中でも、銅、ケイ素、鉄、ニッケル、銀、金が好ましい。また、これらの元素は、単独又は２種以上を組み合わせて用いることができる。
アルミニウム合金中のアルミニウムよりも貴な元素の含有量は、特に限定されないが、好ましくは５質量％以下、より好ましくは０．０５質量％以上３質量％以下、さらに好ましくは０．１質量％以上２質量％以下である。
アルミニウム合金中のアルミニウムよりも貴な元素の含有量は、特に限定されないが、好ましくは５質量％以下、より好ましくは０．０５質量％以上３質量％以下、さらに好ましくは０．１質量％以上２質量％以下である。
表側電極３ａ及び裏側電極３ｂに用いられるアルミニウム合金に含有されるアルミニウムよりも貴な元素は同一であっても異なっていてもよい。しかしながら、表側電極３ａを形成するアルミニウム合金に含有される元素を、裏側電極３ｂを形成するアルミニウム合金に含有される元素よりも貴とすることにより、表側電極３ａに形成される無電解ニッケルリンめっき層４の厚さを裏側電極３ｂ上に形成される無電解ニッケルリンめっき層４の厚さよりも大きくし易くなる。
表側電極３ａ及び裏側電極３ｂの厚さは、特に限定されないが、半導体素子１の表面を内側にした反りを半導体素子１に与える観点から、表側電極３ａの厚さが裏側電極３ｂの厚さよりも大きいことが好ましい。
表側電極３ａの厚さは、一般的には１μｍ〜８μｍ、好ましくは２μｍ〜７μｍ、より好ましくは３μｍ〜６μｍである。
裏側電極３ｂの厚さは、一般的には０．１μｍ〜４μｍ、好ましくは０．５μｍ〜３μｍ、より好ましくは０．８μｍ〜２μｍである。
表側電極３ａの厚さは、一般的には１μｍ〜８μｍ、好ましくは２μｍ〜７μｍ、より好ましくは３μｍ〜６μｍである。
裏側電極３ｂの厚さは、一般的には０．１μｍ〜４μｍ、好ましくは０．５μｍ〜３μｍ、より好ましくは０．８μｍ〜２μｍである。
表側電極３ａ及び裏側電極３ｂ上に形成される無電解ニッケルリンめっき層４は、特に限定されず、各種組成のものを用いることができる。
無電解ニッケルリンめっき層４中のリン濃度は、一般的に１５質量％以下、好ましくは１質量％〜１２質量％、より好ましくは３質量％〜１０質量％である。この無電解ニッケルリンめっき層４中のリン濃度は、無電解ニッケルリンめっき層４の厚さが厚くなるほど低くなる傾向にある。
無電解ニッケルリンめっき層４中のリン濃度は、一般的に１５質量％以下、好ましくは１質量％〜１２質量％、より好ましくは３質量％〜１０質量％である。この無電解ニッケルリンめっき層４中のリン濃度は、無電解ニッケルリンめっき層４の厚さが厚くなるほど低くなる傾向にある。
表側電極３ａ及び裏側電極３ｂ上に形成される無電解ニッケルリンめっき層４の厚さは、上記で説明したような厚さの割合を有していれば特に限定されない。
表側電極３ａ上に形成される無電解ニッケルリンめっき層４の厚さは、一般的には３μｍ〜１０μｍ、好ましくは４μｍ〜９μｍ、より好ましくは３μｍ〜８μｍである。
裏側電極３ｂ上に形成される無電解ニッケルリンめっき層４の厚さは、一般的に１μｍ〜７μｍ、好ましくは１．５μｍ〜６μｍ、より好ましくは２μｍ〜５μｍである。
表側電極３ａ上に形成される無電解ニッケルリンめっき層４の厚さは、一般的には３μｍ〜１０μｍ、好ましくは４μｍ〜９μｍ、より好ましくは３μｍ〜８μｍである。
裏側電極３ｂ上に形成される無電解ニッケルリンめっき層４の厚さは、一般的に１μｍ〜７μｍ、好ましくは１．５μｍ〜６μｍ、より好ましくは２μｍ〜５μｍである。
無電解ニッケルリンめっき層４上に形成される無電解金めっき層５の厚さは、特に限定されず、一般に０．１μｍ以下、好ましくは０．０１μｍ〜０．０８μｍ、より好ましくは０．０２μｍ〜０．０５μｍである。
また、半導体素子１の表面を内側にした反りを半導体素子１に与える観点から、表面の無電解金めっき層５の厚さが裏面の無電解金めっき層５の厚さよりも大きいことが好ましい。
また、半導体素子１の表面を内側にした反りを半導体素子１に与える観点から、表面の無電解金めっき層５の厚さが裏面の無電解金めっき層５の厚さよりも大きいことが好ましい。
保護膜６としては、特に限定されず、当該技術分野において公知のものを用いることができる。
上記のような構造を有する半導体素子１は、半導体素子１の表面を内側にした反りを有する。
具体的には、半導体素子１の反り量は、好ましくは０．２ｍｍ〜２ｍｍ、より好ましくは０．３ｍｍ〜１．８ｍｍ、さらに好ましくは０．４ｍｍ〜１．６ｍｍである。このような範囲の反り量であれば、半田付けによって半導体装置１を実装する際に、半田内部に空孔が発生することを防止することができる。
ここで、半導体素子１の反り量とは、半導体素子１の裏面を下にして定盤上に配置した際に、反り上がった半導体素子１の端部の定盤表面からの距離のことを意味する。
具体的には、半導体素子１の反り量は、好ましくは０．２ｍｍ〜２ｍｍ、より好ましくは０．３ｍｍ〜１．８ｍｍ、さらに好ましくは０．４ｍｍ〜１．６ｍｍである。このような範囲の反り量であれば、半田付けによって半導体装置１を実装する際に、半田内部に空孔が発生することを防止することができる。
ここで、半導体素子１の反り量とは、半導体素子１の裏面を下にして定盤上に配置した際に、反り上がった半導体素子１の端部の定盤表面からの距離のことを意味する。
上記のような構造を有する半導体素子１は、表裏導通型基板２に表側電極３ａ及び裏側電極３ｂを形成した後、表側電極３ａ及び裏側電極３ｂの両方を同時に、ジンケート法を用いて無電解ニッケルリンめっき及び無電解金めっきすることによって製造される。
表側電極３ａ及び裏側電極３ｂの両方を同時に無電解ニッケルリンめっきし、半導体素子１の表面を内側にした反りを半導体素子１に与えるためには、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．３以上０．８５以下、好ましくは０．５以上０．８５以下、より好ましくは０．６以上０．８以下にする必要がある。
具体的には、図２に示すように、表面積が異なる表側電極３ａ及び裏側電極３ｂを形成した表裏導通型基板２を無電解ニッケルリンめっき液１０に浸漬すればよい。なお、図２では、保護膜６については省略している。表側電極３ａ及び裏側電極３ｂの表面積に上記のような差を設けることにより、表側電極３ａ及び裏側電極３ｂにおける無電解ニッケルリンめっき層４の形成速度を変化させることができるので、表側電極３ａ及び裏側電極３ｂに異なる厚さの無電解ニッケルリンめっき層４を形成することができる。
表側電極３ａ及び裏側電極３ｂの両方を同時に無電解ニッケルリンめっきし、半導体素子１の表面を内側にした反りを半導体素子１に与えるためには、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．３以上０．８５以下、好ましくは０．５以上０．８５以下、より好ましくは０．６以上０．８以下にする必要がある。
具体的には、図２に示すように、表面積が異なる表側電極３ａ及び裏側電極３ｂを形成した表裏導通型基板２を無電解ニッケルリンめっき液１０に浸漬すればよい。なお、図２では、保護膜６については省略している。表側電極３ａ及び裏側電極３ｂの表面積に上記のような差を設けることにより、表側電極３ａ及び裏側電極３ｂにおける無電解ニッケルリンめっき層４の形成速度を変化させることができるので、表側電極３ａ及び裏側電極３ｂに異なる厚さの無電解ニッケルリンめっき層４を形成することができる。
また、表側電極３ａ及び裏側電極３ｂにおける無電解ニッケルリンめっき層４の形成速度を変化させるためには、バスロードを変化させてもよい。ここで、バスロードとは、無電解ニッケルリンめっきが行われる電極の表面積（ｄｍ2）をめっき液の容量（Ｌ）で除した値を意味する。表側電極３ａのバスロードは、好ましくは０．２ｄｍ2／Ｌ〜２ｄｍ2／Ｌ、より好ましくは０．３ｄｍ2／Ｌ〜１．５ｄｍ2／Ｌである。裏側電極３ｂのバスロードは、好ましくは１．０ｄｍ2／Ｌ〜１０ｄｍ2／Ｌ、より好ましくは２．０ｄｍ2／Ｌ〜９．０ｄｍ2／Ｌである。
また、表側電極３ａ及び裏側電極３ｂにおける無電解ニッケルリンめっき層４の形成速度を変化させるためには、図３に示すように、裏側電極３ｂと対向する位置にダミー材１１を配置して無電解ニッケルリンめっきを行ってもよい。なお、図３では、保護膜６については省略している。このような方法で無電解ニッケルリンめっきを行うことにより、表側電極３ａと裏側電極３ｂとの間の無電解ニッケルリンめっき層４の形成速度の差を大きくすることができる。
ダミー材１１としては、無電解ニッケルリンめっき層４が形成され易い材料であれば特に限定されない。ダミー材１１の例としては、鉄、白金、金、ニッケル、コバルト、銀又はそれらの合金などが挙げられる。それらの中でも、鉄、白金、金、ニッケル、コバルトが好ましい。
裏側電極３ｂとダミー材１１との距離は、特に限定されないが、好ましくは２ｍｍ〜２０ｍｍ、より好ましくは３ｍｍ〜１５ｍｍ、さらに好ましくは４ｍｍ〜１２ｍｍ、最も好ましくは５ｍｍ〜１０ｍｍである。
裏側電極３ｂとダミー材１１との距離は、特に限定されないが、好ましくは２ｍｍ〜２０ｍｍ、より好ましくは３ｍｍ〜１５ｍｍ、さらに好ましくは４ｍｍ〜１２ｍｍ、最も好ましくは５ｍｍ〜１０ｍｍである。
また、表側電極３ａ及び裏側電極３ｂにおける無電解ニッケルリンめっき層４の形成速度を変化させるためには、図４に示すように、表側電極３ａ及び裏側電極３ｂを形成した複数の表裏導通型基板２を準備し、表裏導通型基板２の裏側電極３ｂ同士を対向させて無電解ニッケルリンめっきを行ってもよい。なお、図４では、保護膜６については省略している。このような方法で無電解ニッケルリンめっきを行うことにより、表側電極３ａと裏側電極３ｂとの間の無電解ニッケルリンめっき層４の形成速度の差を大きくすることができる上、複数の複数の表裏導通型基板２に形成された表側電極３ａ及び裏側電極３ｂに無電解ニッケルリンめっきを同時に行うことができるため、生産性も向上する。
裏側電極３ｂの間の距離は、特に限定されないが、好ましくは２ｍｍ〜５０ｍｍ、より好ましくは３ｍｍ〜４０ｍｍ、さらに好ましくは４ｍｍ〜３５ｍｍ、最も好ましくは５ｍｍ〜３０ｍｍである。
表裏導通型基板２に表側電極３ａ及び裏側電極３ｂを形成する方法としては、当該技術分野において公知であるため、当該説明は省略し、ジンケート法を用いた無電解ニッケルリンめっき及び無電解金めっきについて以下に説明する。
表裏導通型基板２に形成された表側電極３ａ及び裏側電極３ｂ上に無電解ニッケルリンめっき層４及び無電解金めっき層５を形成する場合、一般に、プラズマクリーニング工程、脱脂工程、酸洗い工程、第１ジンケート処理工程、ジンケート剥離工程、第２ジンケート処理工程、無電解ニッケルリンめっき工程、無電解金めっき工程が順番に行われる。各工程の間は、十分な水洗を行い、前工程の処理液又は残渣が次工程に持ち込まれないようにするべきである。以下、各工程の概略を説明する。
表裏導通型基板２に形成された表側電極３ａ及び裏側電極３ｂ上に無電解ニッケルリンめっき層４及び無電解金めっき層５を形成する場合、一般に、プラズマクリーニング工程、脱脂工程、酸洗い工程、第１ジンケート処理工程、ジンケート剥離工程、第２ジンケート処理工程、無電解ニッケルリンめっき工程、無電解金めっき工程が順番に行われる。各工程の間は、十分な水洗を行い、前工程の処理液又は残渣が次工程に持ち込まれないようにするべきである。以下、各工程の概略を説明する。
プラズマクリーニング工程では、表裏導通型基板２に形成された表側電極３ａ及び裏側電極３ｂをプラズマクリーニングする。プラズマクリーニングは、表側電極３ａ及び裏側電極３ｂに強固に付着した有機物残渣、窒化物又は酸化物をプラズマで酸化分解するなどによって除去し、表側電極３ａ及び裏側電極３ｂと、めっきの前処理液又はめっき液との反応性を確保するために行われる。プラズマクリーニングは、表側電極３ａ及び裏側電極３ｂの両方に対して行われるが、表側電極３ａを重点的に行うことが好ましい。また、プラズマクリーニングの順番としては、特に限定されないが、裏側電極３ｂをプラズマクリーニングした後に、表側電極３ａをプラズマクリーニングすることが好ましい。その理由は、半導体素子１の表側には、表側電極３ａと共に有機物で構成された保護膜６が存在しており、この保護膜６の残渣が表側電極３ａに付着していることが多いためである。
脱脂工程では、表側電極３ａ及び裏側電極３ｂの脱脂を行う。脱脂は、表側電極３ａ及び裏側電極３ｂの表面に付着した軽度の有機物、油脂分、酸化膜を除去するために行われる。一般に、脱脂は、表側電極３ａ及び裏側電極３ｂに対してエッチング力が強いアルカリ性の薬液を用いて行われる。脱脂工程により、油脂分は鹸化される。また、鹸化されない物質については、アルカリ可溶の物質が当該薬液に溶解し、アルカリ可溶でない物質が表側電極３ａ及び裏側電極３ｂのエッチングによってリフトオフされる。
酸洗い工程では、表側電極３ａ及び裏側電極３ｂを酸洗いする。酸洗いは、表側電極３ａ及び裏側電極３ｂの表面を中和すると共にエッチングによって荒らし、後工程における処理液の反応性を高め、めっきの付着力を向上させるために行われる。
第１ジンケート処理工程では、表側電極３ａ及び裏側電極３ｂをジンケート処理する。ここで、ジンケート処理とは、表側電極３ａ及び裏側電極３ｂの表面をエッチングして酸化膜を除去しつつ亜鉛の皮膜を形成する処理である。一般的には、亜鉛が溶解した水溶液（ジンケート処理液）に、表側電極３ａ及び裏側電極３ｂを浸漬すると、表側電極３ａ及び裏側電極３ｂを構成するアルミニウム又はアルミニウム合金よりも亜鉛の方が、標準酸化還元電位が貴であるため、アルミニウムがイオンとして溶解する。このとき生じた電子により、亜鉛イオンが表側電極３ａ及び裏側電極３ｂの表面で電子を受け取り、表側電極３ａ及び裏側電極３ｂの表面に亜鉛の皮膜が形成される。
ジンケート剥離工程では、表面に亜鉛の皮膜が形成された表側電極３ａ及び裏側電極３ｂを硝酸に浸漬し、亜鉛を溶解させる。
第２ジンケート処理工程では、ジンケート剥離工程によって得られた表側電極３ａ及び裏側電極３ｂをジンケート処理液に再度浸漬する。これにより、アルミニウム及びその酸化膜を除去しつつ、表側電極３ａ及び裏側電極３ｂの表面に亜鉛の皮膜が形成される。
上記のジンケート剥離工程及び第２ジンケート処理工程を行う理由は、表側電極３ａ及び裏側電極３ｂの表面を平滑にするためである。なお、ジンケート処理工程及びジンケート剥離工程の繰り返しは、回数を増やすほど、表側電極３ａ及び裏側電極３ｂの表面が平滑になり、均一な無電解ニッケルリンめっき層４及び無電解金めっき層５が形成される。ただし、表面平滑性と生産性とのバランスを考慮すると、ジンケート処理を２回行うことが好ましく、３回行うことがより好ましい。
第２ジンケート処理工程では、ジンケート剥離工程によって得られた表側電極３ａ及び裏側電極３ｂをジンケート処理液に再度浸漬する。これにより、アルミニウム及びその酸化膜を除去しつつ、表側電極３ａ及び裏側電極３ｂの表面に亜鉛の皮膜が形成される。
上記のジンケート剥離工程及び第２ジンケート処理工程を行う理由は、表側電極３ａ及び裏側電極３ｂの表面を平滑にするためである。なお、ジンケート処理工程及びジンケート剥離工程の繰り返しは、回数を増やすほど、表側電極３ａ及び裏側電極３ｂの表面が平滑になり、均一な無電解ニッケルリンめっき層４及び無電解金めっき層５が形成される。ただし、表面平滑性と生産性とのバランスを考慮すると、ジンケート処理を２回行うことが好ましく、３回行うことがより好ましい。
無電解ニッケルリンめっき工程では、亜鉛の皮膜が形成された表側電極３ａ及び裏側電極３ｂを無電解ニッケルリンめっき液１０に浸漬することにより、無電解ニッケルリンめっき層４を形成する。亜鉛の皮膜が形成された表側電極３ａ及び裏側電極３ｂを無電解ニッケルリンめっき液１０に浸漬すると、最初は、亜鉛の方がニッケルよりも標準酸化還元電位が卑であるため、表側電極３ａ及び裏側電極３ｂ上にニッケルが析出する。続いて、表面がニッケルで覆われると、無電解ニッケルリンめっき液１０中に含まれる還元剤の作用によって、自触媒的にニッケルが析出する。この自触媒的析出時には、還元剤（次亜リン酸）の成分がめっき膜に取り込まれるため、合金としての無電解ニッケルリンめっき層４が形成される。また、還元剤の濃度が高いと、無電解ニッケルリンめっき層４は非晶となる。また、無電解ニッケルリンめっき中には常に水素ガスが発生し続けるため、無電解ニッケルリンめっき層４中には水素が吸蔵される。
無電解金めっき工程では、無電解ニッケルリンめっき層４を形成した表側電極３ａ及び裏側電極３ｂを無電解金めっきすることにより、無電解金めっき層５を形成する。無電解金めっきは、一般的に置換型と呼ばれる方法によって行われる。置換型の無電解金めっきは、無電解金めっき液中に含まれる錯化剤の作用により、無電解ニッケルリンめっき層４のニッケルと金が置換することで行われる。なお、無電解金めっきは、無電解ニッケルリンめっき層４の表面が金で被覆されてしまうと反応が停止するため、無電解金めっき層５を厚くすることは難しく、その厚さは最大で０．０８μ、一般的に０．０８μｍ程度である。ただし、半田付け用として利用する場合は、無電解金めっき層５の厚さは、上記の値でも小さすぎるということはない。
以下、実施例により本発明の詳細を説明するが、これらによって本発明が限定されるものではない。
（実施例１）
実施例１では、図１に示す構造を有する半導体素子１を作製した。
まず、表裏導通型基板２として、拡散層の厚さが７０μｍのＳｉ基板（１４ｍｍ・１４ｍｍ）を準備した。
次に、Ｓｉ基板の表面に、表側電極３ａとしてのアルミニウム電極（厚さ５μｍ）及び保護膜６を形成し、Ｓｉ基板の裏面に裏側電極３ｂとしてのアルミニウム電極（厚さ１μｍ）を形成した。ここで、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．６０とした。
次に、下記の表１に示す条件にて各工程を行うことによって半導体素子１を得た。なお、無電解ニッケルリンめっきは、図２に示す方法にて行った。また、各工程の間には、純水を用いた水洗を行った。
（実施例１）
実施例１では、図１に示す構造を有する半導体素子１を作製した。
まず、表裏導通型基板２として、拡散層の厚さが７０μｍのＳｉ基板（１４ｍｍ・１４ｍｍ）を準備した。
次に、Ｓｉ基板の表面に、表側電極３ａとしてのアルミニウム電極（厚さ５μｍ）及び保護膜６を形成し、Ｓｉ基板の裏面に裏側電極３ｂとしてのアルミニウム電極（厚さ１μｍ）を形成した。ここで、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．６０とした。
次に、下記の表１に示す条件にて各工程を行うことによって半導体素子１を得た。なお、無電解ニッケルリンめっきは、図２に示す方法にて行った。また、各工程の間には、純水を用いた水洗を行った。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さを、市販の蛍光Ｘ線膜厚測定装置を用いて測定した。その結果、表側電極３ａ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さはそれぞれ７．１μｍ及び０．０３μｍであった。また、裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さはそれぞれ３．９μｍ及び０．０３μｍであった。
次に、表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４のリン濃度について、無電解ニッケルリンめっき層４を酸又はアルカリを含む水に溶解させた後、ＩＣＰを用いて測定した。その結果、表側電極３ａ上に形成された無電解ニッケルリンめっき層４のリン濃度が６．９質量％、裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４のリン濃度が８．２質量％であった。
次に、作製した半導体素子１の裏面を下にして定盤上に置き、反り上がった半導体素子１の端部の定盤表面からの距離を半導体素子１の反り量として測定した。その結果、反り量は０．７ｍｍであった。
実施例１の結果を下記の表２にまとめる。
次に、表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４のリン濃度について、無電解ニッケルリンめっき層４を酸又はアルカリを含む水に溶解させた後、ＩＣＰを用いて測定した。その結果、表側電極３ａ上に形成された無電解ニッケルリンめっき層４のリン濃度が６．９質量％、裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４のリン濃度が８．２質量％であった。
次に、作製した半導体素子１の裏面を下にして定盤上に置き、反り上がった半導体素子１の端部の定盤表面からの距離を半導体素子１の反り量として測定した。その結果、反り量は０．７ｍｍであった。
実施例１の結果を下記の表２にまとめる。
（実施例２）
実施例２では、図１に示す構造を有する半導体素子１を作製した。
まず、表裏導通型基板２として、拡散層の厚さが７０μｍのＳｉ基板（１４ｍｍ・１４ｍｍ）を準備した。
次に、Ｓｉ基板の表面に、表側電極３ａとしてのアルミニウム合金電極（厚さ５μｍ）及び保護膜６を形成し、Ｓｉ基板の裏面に裏側電極３ｂとしてのアルミニウム合金電極（厚さ１μｍ）を形成した。ここで、アルミニウム合金電極には、下記の表３に示すようにして所定の元素を所定の割合で含有させた。また、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．６０とした。
実施例２では、図１に示す構造を有する半導体素子１を作製した。
まず、表裏導通型基板２として、拡散層の厚さが７０μｍのＳｉ基板（１４ｍｍ・１４ｍｍ）を準備した。
次に、Ｓｉ基板の表面に、表側電極３ａとしてのアルミニウム合金電極（厚さ５μｍ）及び保護膜６を形成し、Ｓｉ基板の裏面に裏側電極３ｂとしてのアルミニウム合金電極（厚さ１μｍ）を形成した。ここで、アルミニウム合金電極には、下記の表３に示すようにして所定の元素を所定の割合で含有させた。また、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．６０とした。
次に、実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表４に示す。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表４に示す。
（実施例３）
実施例３では、図１に示す構造を有する半導体素子１を作製した。
実施例３では、表側電極３ａ及び裏側電極３ｂに用いるアルミニウム合金の種類を変えて実験を行った。アルミニウム合金は、下記の表５に示すようにして所定の元素を所定の割合で含有させた。また、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．６０とした。
実施例３では、図１に示す構造を有する半導体素子１を作製した。
実施例３では、表側電極３ａ及び裏側電極３ｂに用いるアルミニウム合金の種類を変えて実験を行った。アルミニウム合金は、下記の表５に示すようにして所定の元素を所定の割合で含有させた。また、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．６０とした。
次に、実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表６に示す。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表６に示す。
（実施例４）
実施例４では、図１に示す構造を有する半導体素子１を作製した。
実施例４では、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合及びバスロードを変えて実験を行った。当該表面積の割合及びバスロードを変えたこと以外は実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表７に示す。
実施例４では、図１に示す構造を有する半導体素子１を作製した。
実施例４では、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合及びバスロードを変えて実験を行った。当該表面積の割合及びバスロードを変えたこと以外は実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表７に示す。
（実施例５）
実施例５では、図１に示す構造を有する半導体素子１を作製した。
実施例５では、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．７０としたこと、及び無電解ニッケルリンめっきを図３に示す方法にて行ったこと以外は実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。なお、無電解ニッケルリンめっきの際のダミー材１１としては、下記の表８に示す材料を用いた。また、裏側電極３ｂとダミー材１１との距離は、下記の表８に示す通りとした。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表８に示す。
実施例５では、図１に示す構造を有する半導体素子１を作製した。
実施例５では、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．７０としたこと、及び無電解ニッケルリンめっきを図３に示す方法にて行ったこと以外は実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。なお、無電解ニッケルリンめっきの際のダミー材１１としては、下記の表８に示す材料を用いた。また、裏側電極３ｂとダミー材１１との距離は、下記の表８に示す通りとした。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表８に示す。
（実施例６）
実施例６では、図１に示す構造を有する半導体素子１を作製した。
実施例６では、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．７０としたこと、及び無電解ニッケルリンめっきを図４に示す方法にて行ったこと以外は実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。なお、裏側電極３ｂの間の距離は、下記の表９に示す通りとした。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表８に示す。
実施例６では、図１に示す構造を有する半導体素子１を作製した。
実施例６では、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合を０．７０としたこと、及び無電解ニッケルリンめっきを図４に示す方法にて行ったこと以外は実施例１と同じ方法及び条件にて各工程を行うことによって半導体素子１を得た。なお、裏側電極３ｂの間の距離は、下記の表９に示す通りとした。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。その結果を下記の表８に示す。
（実施例７）
基板に半田を載せ、その上に実施例１〜６で得られた半導体素子１をさらに載せた後、リフロー炉で加熱することにより、半導体素子１の裏側電極３ｂを基板に半田付けした。その結果、半田部分に空孔が存在しないと共に、半田付けされた半導体素子１の反りがないことを確認した。
基板に半田を載せ、その上に実施例１〜６で得られた半導体素子１をさらに載せた後、リフロー炉で加熱することにより、半導体素子１の裏側電極３ｂを基板に半田付けした。その結果、半田部分に空孔が存在しないと共に、半田付けされた半導体素子１の反りがないことを確認した。
（実施例８）
実施例８では、表側電極３ａ及び裏側電極３ｂに形成された無電解ニッケルリンめっき層の厚さを変えたこと、並びに裏側電極３ｂに対する表側電極３ａの表面積の割合を変えたこと以外は実施例１と同じ方法及び条件を用いて図１に示す構造を有する半導体素子１を作製した後、実施例７と同じ方法によって半導体素子１の裏側電極３ｂを基板に半田付けした。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。また、半田部分における空孔の有無を評価した。これらの結果を下記の表１０に示す。
実施例８では、表側電極３ａ及び裏側電極３ｂに形成された無電解ニッケルリンめっき層の厚さを変えたこと、並びに裏側電極３ｂに対する表側電極３ａの表面積の割合を変えたこと以外は実施例１と同じ方法及び条件を用いて図１に示す構造を有する半導体素子１を作製した後、実施例７と同じ方法によって半導体素子１の裏側電極３ｂを基板に半田付けした。
表側電極３ａ及び裏側電極３ｂ上に形成された無電解ニッケルリンめっき層４及び無電解金めっき層５の厚さ、及び半導体素子１の反り量を実施例１と同様にして測定した。また、半田部分における空孔の有無を評価した。これらの結果を下記の表１０に示す。
表１０に示されるように、裏側電極３ｂ上に形成された無電解ニッケルリンめっき層の厚さに対する表側電極３ａ上に形成された無電解ニッケルリンめっき層の厚さの割合が１．０以上であると半田部分に空孔が発生しなかった（サンプル８−１〜８−３）のに対し、当該割合が１．０未満であると半田部分に空孔が発生した（サンプル８−４）。
また、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合が０．８５以下であると半田部分に空孔が発生しなかった（サンプル８−１〜８−３）のに対し、当該割合が０．８５を超えると半田部分に空孔が発生した（サンプル８−４）。
また、裏側電極３ｂの表面積に対する表側電極３ａの表面積の割合が０．８５以下であると半田部分に空孔が発生しなかった（サンプル８−１〜８−３）のに対し、当該割合が０．８５を超えると半田部分に空孔が発生した（サンプル８−４）。
以上の結果からわかるように、本発明によれば、半田付けによって実装する際に、半田内部に空孔が発生することを防止することができる半導体素子及びその製造方法を提供することができる。
なお、本国際出願は、２０１５年４月６日に出願した日本国特許出願第２０１５−０７７５２８号に基づく優先権を主張するものであり、これらの日本国特許出願の全内容を本国際出願に援用する。
１ 半導体素子、２ 表裏導通型基板、３ａ 表側電極、３ｂ 裏側電極、４ 無電解ニッケルリンめっき層、５ 無電解金めっき層、６ 保護膜、１０ 無電解ニッケルリンめっき液、１１ ダミー材。
Claims (8)
- 表裏導通型基板の表側電極及び裏側電極上に無電解ニッケルリンめっき層及び無電解金めっき層が形成された半導体素子であって、
前記表側電極及び前記裏側電極がアルミニウム又はアルミニウム合金から形成されており、且つ
前記裏側電極上に形成された前記無電解ニッケルリンめっき層の厚さに対する前記表側電極上に形成された前記無電解ニッケルリンめっき層の厚さの割合が１．０以上３．５以下であることを特徴とする半導体素子。 - 前記表側電極及び前記裏側電極を形成する前記アルミニウム合金は、アルミニウムよりも貴な元素を含有することを特徴とする請求項１に記載の半導体素子。
- 前記表側電極を形成する前記アルミニウム合金に含有される前記元素は、前記裏側電極を形成する前記アルミニウム合金に含有される前記元素よりも貴であることを特徴とする請求項２に記載の半導体素子。
- 表裏導通型基板に表側電極及び裏側電極を形成した後、前記表側電極及び前記裏側電極の両方を同時に、ジンケート法を用いて無電解ニッケルリンめっき及び無電解金めっきする半導体素子の製造方法であって、
前記表側電極及び前記裏側電極がアルミニウム又はアルミニウム合金から形成されており、且つ
前記裏側電極の表面積に対する前記表側電極の表面積の割合を０．３以上０．８５以下にすることを特徴とする半導体素子の製造方法。 - 前記表側電極及び前記裏側電極を形成する前記アルミニウム合金は、アルミニウムよりも貴な元素を含有することを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記表側電極を形成する前記アルミニウム合金に含有される前記元素は、前記裏側電極を形成する前記アルミニウム合金に含有される前記元素よりも貴であることを特徴とする請求項５に記載の半導体素子の製造方法。
- 前記裏側電極と対向する位置にダミー材を配置して無電解ニッケルリンめっきを行うことを特徴とする請求項４〜６のいずれか一項に記載の半導体素子の製造方法。
- 前記表側電極及び前記裏側電極を形成した複数の前記表裏導通型基板を準備し、複数の前記表裏導通型基板の前記裏側電極同士を対向させて無電解ニッケルリンめっきすることを特徴とする請求項４〜６のいずれか一項に記載の半導体素子の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| WO2024065293A1 (zh) * | 2022-09-28 | 2024-04-04 | 泉州三安半导体科技有限公司 | 一种发光二极管及发光装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005179724A (ja) * | 2003-12-18 | 2005-07-07 | Meltex Inc | 無電解めっき装置 |
| JP2005200687A (ja) * | 2004-01-14 | 2005-07-28 | Murata Mfg Co Ltd | 無電解めっき方法 |
| JP2011066341A (ja) * | 2009-09-18 | 2011-03-31 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2011077460A (ja) * | 2009-10-02 | 2011-04-14 | Toyota Motor Corp | 半導体装置と、その製造方法 |
| JP2013194291A (ja) * | 2012-03-21 | 2013-09-30 | Mitsubishi Electric Corp | 半導体装置およびその半導体装置の製造方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102556A (ja) * | 1981-12-14 | 1983-06-18 | Mitsubishi Electric Corp | 半導体装置 |
| JP2003068959A (ja) * | 2001-08-22 | 2003-03-07 | Denso Corp | 半導体装置 |
| JP3767585B2 (ja) * | 2003-07-11 | 2006-04-19 | 株式会社デンソー | 半導体装置 |
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| US7993983B1 (en) * | 2003-11-17 | 2011-08-09 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with chip and encapsulant grinding |
| JP4992428B2 (ja) * | 2004-09-24 | 2012-08-08 | イビデン株式会社 | めっき方法及びめっき装置 |
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| JP2009249659A (ja) * | 2008-04-02 | 2009-10-29 | Nippon Mektron Ltd | 電気めっき装置及び電気めっき方法 |
| US7838332B2 (en) * | 2008-11-26 | 2010-11-23 | Infineon Technologies Ag | Method of manufacturing a semiconductor package with a bump using a carrier |
| JP5483906B2 (ja) * | 2009-03-04 | 2014-05-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP5452130B2 (ja) * | 2009-08-20 | 2014-03-26 | 株式会社デンソー | 半導体装置の製造方法 |
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| JP2015050347A (ja) * | 2013-09-02 | 2015-03-16 | トヨタ自動車株式会社 | 半導体装置及びその製造方法 |
| JP2015053455A (ja) * | 2013-09-09 | 2015-03-19 | 株式会社東芝 | 電力用半導体装置及びその製造方法 |
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005179724A (ja) * | 2003-12-18 | 2005-07-07 | Meltex Inc | 無電解めっき装置 |
| JP2005200687A (ja) * | 2004-01-14 | 2005-07-28 | Murata Mfg Co Ltd | 無電解めっき方法 |
| JP2011066341A (ja) * | 2009-09-18 | 2011-03-31 | Toyota Motor Corp | 半導体装置の製造方法 |
| JP2011077460A (ja) * | 2009-10-02 | 2011-04-14 | Toyota Motor Corp | 半導体装置と、その製造方法 |
| JP2013194291A (ja) * | 2012-03-21 | 2013-09-30 | Mitsubishi Electric Corp | 半導体装置およびその半導体装置の製造方法 |
Non-Patent Citations (1)
| Title |
|---|
| MAKOTO HINO: "Effect of Zincate Treatment on Adhesion of Electroless Ni-P Coatingonto Various Aluminum Alloys", MATERIALS TRANSACTIONS, vol. Vol. 50, No. 9 (2009), JPN6016016204, 2009, JP, pages 2235 - 2241, ISSN: 0003664066 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11264245B2 (en) * | 2018-01-19 | 2022-03-01 | Mitsubishi Electric Corporation | Method for manufacturing semiconductor device |
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