JP6020040B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP6020040B2
JP6020040B2 JP2012236658A JP2012236658A JP6020040B2 JP 6020040 B2 JP6020040 B2 JP 6020040B2 JP 2012236658 A JP2012236658 A JP 2012236658A JP 2012236658 A JP2012236658 A JP 2012236658A JP 6020040 B2 JP6020040 B2 JP 6020040B2
Authority
JP
Japan
Prior art keywords
film
semiconductor substrate
plating
layer
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012236658A
Other languages
English (en)
Other versions
JP2014086667A (ja
Inventor
坂口　庄司
庄司 坂口
ソフィヤ イダユ
ソフィヤ イダユ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012236658A priority Critical patent/JP6020040B2/ja
Priority to US14/051,186 priority patent/US8906795B2/en
Priority to CN201310476134.6A priority patent/CN103794487B/zh
Publication of JP2014086667A publication Critical patent/JP2014086667A/ja
Application granted granted Critical
Publication of JP6020040B2 publication Critical patent/JP6020040B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1603—Process or apparatus coating on selected surface areas
    • C23C18/1605—Process or apparatus coating on selected surface areas by masking
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/1601—Process or apparatus
    • C23C18/1633—Process of electroless plating
    • C23C18/1646—Characteristics of the product obtained
    • C23C18/165—Multilayered product
    • C23C18/1651—Two or more layers only obtained by electroless plating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/32—Coating with nickel, cobalt or mixtures thereof with phosphorus or boron
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C18/00—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating
    • C23C18/16—Chemical coating by decomposition of either liquid compounds or solutions of the coating forming compounds, without leaving reaction products of surface material in the coating; Contact plating by reduction or substitution, e.g. electroless plating
    • C23C18/31—Coating with metals
    • C23C18/42—Coating with noble metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02—Electroplating of selected surface areas
    • C25D5/022—Electroplating of selected surface areas using masking means
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C25D5/12—Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54493—Peripheral marks on wafers, e.g. orientation flats, notches, lot number
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置の製造方法に関する。
一般に、電力変換装置などに用いられるパワー半導体素子としては、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのスイッチング動作を行う素子や、これらの素子と組み合わせて使用されるＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）などがある。
例えば、ＩＧＢＴは、ＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性と、を有するパワー半導体素子である。以下に、ＩＧＢＴの構造について説明する。ＩＧＢＴには、パンチスルー（ＰＴ：Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）型、ノンパンチスルー（ＮＰＴ：Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）型、および、フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）型などの構造がある。
ＰＴ型ＩＧＢＴは、ｐ+半導体基板の表面にｎバッファ層とｎ-活性層とをエピタキシャル成長させたエピタキシャル基板を用いて作製（製造）される。例えば、耐圧が６００Ｖクラスの素子の場合、活性層の厚さは１００μｍ程度で十分であり、ｐ+半導体基板を含むエピタキシャル基板の総厚さは２００〜３００μｍ程度になる。また、ＰＴ型ＩＧＢＴは、エピタキシャル基板を用いて作製されるため、コストが高い。
一方、ＮＰＴ型ＩＧＢＴやＦＳ型ＩＧＢＴについては、フローティングゾーン（ＦＺ）法による半導体インゴットから切り出されてなる半導体基板（以下、ＦＺ基板とする）を用いる方法が知られている。エピタキシャル基板およびＦＺ基板のいずれの半導体基板を用いた場合においても、これらのＩＧＢＴにおいては、基板裏面側に低ドーズ量の浅いｐ+コレクタ層が形成される。例えば、ＮＰＴ型ＩＧＢＴおよびＦＳ型ＩＧＢＴの構成について説明する。
図１２は、従来のＮＰＴ型ＩＧＢＴの構成を示す断面図である。図１２に示すように、ＦＺ基板よりなるｎ-半導体基板をｎ-ドリフト層１０１とし、その一方の主面（以下、おもて面とする）側にｐ+ベース領域１０２およびｎ+エミッタ領域１０３が選択的に設けられている。ｎ-ドリフト層１０１は、活性層としての機能を有する。基板のおもて面上には、ゲート酸化膜１０４を介してゲート電極１０５が設けられている。エミッタ電極１０６は、ｎ+エミッタ領域１０３およびｐ+ベース領域１０２に接触しているとともに、層間絶縁膜１０７によりゲート電極１０５から絶縁されている。ｎ-半導体基板の他方の主面（以下、裏面とする）には、ｐ+コレクタ層１０８およびコレクタ電極１０９が設けられている。
図１３は、従来のＦＳ型ＩＧＢＴの構成を示す断面図である。図１３に示すように、ＦＺ基板おもて面側の素子構造は、図１２に示すＮＰＴ型ＩＧＢＴの素子構造と同様である。ＦＳ型ＩＧＢＴがＮＰＴ型ＩＧＢＴと異なる点は、ＦＺ基板の裏面側において、ｎ-ドリフト層１０１とｐ+コレクタ層１０８との間にｎバッファ層１１０が設けられている点である。このように、ＮＰＴ型ＩＧＢＴおよびＦＳ型ＩＧＢＴでは、ＦＺ基板を用いることによって、ＰＴ型ＩＧＢＴよりも基板の総厚さが大幅に薄くなる。
具体的には、ＦＳ型ＩＧＢＴの場合、基板の総厚さが５０μｍ〜２００μｍとなる。より具体的には、例えば、６００Ｖ耐圧クラスのパワー半導体素子の場合、基板の総厚さが８０μｍ程度である。ＦＺ基板を用いることで、基板の総厚さを調整することにより正孔の注入率を制御することができるため、ライフタイム制御を行わなくても高速スイッチングを実現することができる。また、ＦＺ基板はエピタキシャル基板よりも安価であるため、コストが低くなる。
このようなパワー半導体素子（チップ）の実装において、パワー半導体素子の各電極は、絶縁基板上の回路パターンや板状の導体（以下、外部端子とする）などに接続される。例えば、基板の裏面側のコレクタ電極（裏面電極）をはんだ接合によって外部端子と接続し、基板のおもて面側のエミッタ電極（おもて面電極）をアルミワイヤを用いたワイヤボンディングによって外部端子と接続する方法が公知である。また、モジュールパッケージの高密度実装化、電流密度の向上、スイッチング速度の高速化のための配線容量低減、半導体素子の冷却効率の向上などのため、おもて面電極をはんだ接合によって外部端子と接合する方法が提案されている。
パワー半導体素子のおもて面電極と外部端子とをワイヤボンディングではなく、はんだ接合によって接続することで、ワイヤボンディングにおいてワイヤの取り回しに必要とした空間を削除することができ、モジュールパッケージの容積を極小化することができる。また、パワー半導体素子と外部端子との接合部の配線容量を極小化することができる。
さらに、パワー半導体素子のおもて面電極と外部端子とをはんだ接合することよって、ワイヤボンディングで生じていたワイヤの抵抗による電流制限がなくなるため、電流密度を向上させることができる。また、おもて面電極および裏面電極がそれぞれ外部端子（例えば銅板）と接続されるため、パワー半導体素子を冷却水などで直接冷却することも可能となり、パワー半導体素子の冷却効率を大幅に改善することができる。
パワー半導体素子のおもて面電極と外部端子とをはんだ接合するためには、おもて面電極の表面にはんだ濡れ性のよい金属層（例えばニッケル）を設ける必要がある。パワー半導体素子のおもて面電極と外部端子とをはんだ接合する方法として、おもて面電極の表面に、めっき処理によりはんだ濡れ性のよい金属層を形成することが提案されている（例えば、下記特許文献１参照）。
めっき処理により金属層を形成する方法として、例えば無電解めっき法が公知である。しかしながら、半導体基板のおもて面においてダイシングライン（半導体基板の切り代）が露出している場合、無電解めっき処理によりダイシングライン表面にもめっき層が形成され、めっき層を介しておもて面電極電位と基板電位とが同電位になってしまう。また、素子構造が形成されない半導体基板（ウェハ）の外周部にもめっき層が形成され、さらには、半導体基板の裏面にまでめっき層が形成される虞がある。
半導体基板の外周部や裏面にまでめっき層が形成された場合、半導体基板のおもて面側に形成されるめっき層にばらつきが生じるという問題がある。このようなめっき層のばらつきを抑制する方法として、基板のおもて面側のダイシングラインや基板側面を、絶縁膜や樹脂で覆う方法が提案されている（例えば、下記特許文献２，３参照。）。
しかしながら、ダイシングラインを絶縁膜や樹脂で覆う場合においても、例えば、無電解めっき処理によりニッケル層を形成する（以下、無電解ニッケルめっき処理とする）際の前処理として行うダブルジンケート処理の鉛置換処理後の洗浄が不十分なために残る亜鉛の残査や、めっき液中の浮遊物などが核になって、めっき液に対して活性化されていない半導体基板の裏面側にめっき層が形成される虞がある。
このように本来意図しない部分（例えば半導体基板の裏面電極）に異常析出されためっき層（例えばニッケル層）が、めっき液中における半導体基板の揺動によって剥離し、めっき液中に落下することがある。そして、この落下しためっき層（ニッケル層）が核になって、めっき槽内で、めっき層を構成する金属（ニッケル）の連続的な析出が始まるため、めっき液中の、めっき層を構成する金属の濃度（ニッケル濃度）が低下してしまう。
無電解めっき処理では、事前に測定した析出速度からめっき処理時間を決定している。このため、めっき液の組成が変わってしまった場合、事前に測定した析出速度と異なる析出速度で無電解めっき処理が行われ、予め決定しためっき処理時間では所望の厚さのめっき層が得られなくなる。したがって、めっき槽を洗浄し、めっき液を入れ替えなければならないという問題が生じる。
このような問題を解消するため、半導体基板のおもて面側のみにめっき層を形成する方法として、めっき液が基板の裏面側に回り込まないような構造の専用治具によって、半導体基板を固定してめっき処理を行う方法が提案されている。また、別の方法として、半導体基板の裏面や側面など、めっき層を形成しない部分にレジストを塗布することで保護膜を形成して、その後に、無電解めっき処理を行う方法が提案されている。
また、半導体基板の表面を部分的に覆った状態で所定の処理を行う方法として、半導体基板の被処理面とは反対側の面に接着剤液を塗布し、この接着剤液を予備乾燥させて流動性を低減させ、接着層としての形状維持を可能とした後、サポートプレートを貼り付ける方法が提案されている（例えば、下記特許文献４参照。）。
また、別の方法として、半導体ウェハの表面側素子構造部側の面に、ＰＥＴ基板を貼り合わせた後、ＰＥＴ基板を貼り合わせた状態のまま、半導体ウェハの裏面に裏面構造を作製する方法が提案されている（例えば、下記特許文献５参照。）。
また、別の方法として、半導体ウェハの被処理面とは反対側の面に接着層を形成した後、光吸収剤と熱分解性樹脂とを含む光熱変換層が予め形成されたガラス等の光透過性支持体を接着層を介して半導体ウェハに貼り付ける方法が提案されている（例えば、下記特許文献６参照。）。
また、別の方法として、半導体基板の側面をテープで覆った状態のまま、半導体基板の主面に薬液を用いた処理を行う方法が提案されている（例えば、下記特許文献７〜９参照。）。また、別の方法として、半導体基板の一方の主面にテープを貼り付けた後、半導体基板の他方の主面にめっき処理を行う方法が提案されている（例えば、下記特許文献１０参照。）。
特開２００５−１９７９８号公報 特開２００６−１５６７７２号公報 特許第３８３１８４６号公報 特開２００５−１９１５５０号公報 特開２００７−３１７９６４号公報 特開２００４−６４０４０号公報 特開２０１１−２１９５０３号公報 特開２０１１−２２２５４１号公報 特開２００６−３５２０７８号公報 特開２０１１−２２２８９８号公報
しかしながら、半導体基板の厚さが例えば３０μｍ〜２００μｍ程度と薄い場合、めっき処理前までの工程によって半導体基板に反りが生じている。このため、めっき液が半導体基板の裏面側に回り込まないような構造の専用治具に挟み込んで半導体基板を固定する場合、半導体基板を専用治具に取り付ける際に半導体基板が割れたり欠けたりする虞がある。したがって、半導体基板を専用治具に挟み込んで固定する作業は自動化が難しく、作業員による手作業となるため、時間と手間がかかり、大量生産することができないといった問題がある。
また、めっき層を形成しない半導体基板の裏面側をレジスト膜で保護する方法では、半導体基板の裏面側に先に形成される金属層（裏面電極）とレジストとの密着性が低いため、８０℃前後の温度でめっき層を形成する無電解めっき処理によって裏面電極からレジストが剥離してしまう。さらに、無電解めっき処理中にレジスト中の有機溶剤などの成分がめっき液中に溶解し、めっき液を汚染する虞がある。
めっき液が有機溶剤などで汚染された場合、めっき層と金属層との密着不良、めっき層表面が部分的に突出した状態になる（めっき層のふくれ）、めっき層が析出しない、析出速度の遅延、めっき表面の光沢ムラや白濁、めっき層の異常析出などの問題が生じる。このため、汚染されためっき液の交換とめっき槽の洗浄とが必要となる。また、レジストは高価であるためパワー半導体素子の製造コストが高くなるという問題がある。
さらに、半導体基板が２００μｍ以下と薄い場合、半導体基板裏面に塗布されたレジストを硬化させたときに発生する応力によって半導体基板が反ってしまい、半導体基板の自動搬送が困難であるといった問題がある。これらの問題は、無電解めっき処理によってニッケル層を形成する場合（無電解ニッケルめっき処理）に限らず、無電解めっき処理によって金めっき層など他の金属層を形成する場合においても同様に生じる。
また、上記特許文献４，５では、サポートプレートを半導体基板から剥離させる際に、サポートプレートと半導体基板との間の接着層をアルコールで溶解させる必要があるため、サポートプレートには非接着面から接着面に通じる小さな孔が全面に形成されている。
このため、上記特許文献４を適用して無電解めっき処理を行った場合、無電解めっき処理で用いる硝酸（強酸）や水酸化ナトリウム溶液（強アルカリ）などの薬液がサポートプレートの孔を通じて接着層に達してしまう。これにより、接着層が溶解して接着力が失われるため、半導体基板からサポートプレートが剥離してしまう。また、溶解した接着層によってめっき液が汚染されてしまう。
また、上記特許文献６では、半導体基板に貼り付ける光透過性支持体にガラスを用い、かつ、半導体基板表面との接着層から光透過性支持体を剥離するために、光透過性支持体の接着面に予め光吸収剤と熱分解性樹脂とを含む光熱変換層が形成されている。この方法では、光透過性支持体の価格が高い、光透過性支持体であるガラスに光熱変換層を形成するコストが高い、光透過性支持体をリサイクル（分解した光熱変換層を洗浄）するコストが高いなどの理由により製造コストの上昇を招くという問題がある。また、上記特許文献６では、光透過性支持体を半導体基板から剥離した後に、半導体基板に残る接着層をピールテープ等で剥離する必要がある。
この発明は、上述した従来技術による問題点を解消するため、半導体基板の一方の主面側にめっき処理を行う際に、半導体基板の他方の主面側にめっき層が異常析出することを防止する半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、半導体基板の一方の主面側に低コストで安定してめっき層を形成することができる半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、半導体基板の他方の主面の外周部が前記半導体基板の他方の主面の中央部よりも研削によって所定の幅厚い前記半導体基板の一方の主面側にめっき処理によってめっき層を形成する半導体装置の製造方法であって、次の特徴を有する。まず、前記半導体基板の一方の主面側に第１電極を形成し、前記半導体基板の他方の主面側に第２電極を形成する電極形成工程を行う。次に、前記電極形成工程後、前記めっき処理時における前記第２電極への前記めっき層の析出を抑制するための第１フィルムが、前記半導体基板の他方の主面の外周部と前記半導体基板の他方の主面の中央部との段差と、前記半導体基板の他方の主面の外周部のうち前記半導体基板の一方の主面に平行な平坦部とに沿うように、前記第１フィルムを、前記半導体基板の他方の主面に貼り付ける第１フィルム貼り付け工程を行う。次に、前記第１フィルム貼り付け工程後、前記めっき処理時における前記半導体基板の外周部への前記めっき層の析出を抑制するための第２フィルムの端部が前記平坦部を覆うように、前記第２フィルムを、前記半導体基板の外周部に貼り付ける第２フィルム貼り付け工程を行う。次に、前記第２フィルム貼り付け工程後、前記めっき処理によって前記半導体基板の一方の主面側に前記第１電極に接する前記めっき層を形成するめっき工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２フィルム貼り付け工程では、前記半導体基板の一方の主面から他方の主面に跨って前記第２フィルムを前記半導体基板の外周部に貼り付けることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２フィルム貼り付け工程では、前記第１フィルムの端部に前記第２フィルムの端部が重なるように、前記第２フィルムを前記半導体基板の外周部に貼り付けることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１フィルム貼り付け工程後、または、前記第１フィルムを貼り付けながら、前記半導体基板の他方の主面と前記第１フィルムとの間に残留する空気を外部へ押し出すことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２フィルム貼り付け工程後、または、前記第２フィルムを貼り付けながら、前記半導体基板の外周部と前記第２フィルムとの間に残留する空気を外部へ押し出すことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１フィルム貼り付け工程後、前記第２フィルム貼り付け工程前に、前記半導体基板の結晶軸方向を示すノッチ部またはオリエンテーションフラット部に、前記半導体基板の平面形状が円形状となるように樹脂部材または固形部材を設けることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１フィルムは、前記めっき処理の温度に対する耐熱性を有することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１フィルムの耐熱温度は、１００℃以上であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２フィルムは、前記めっき処理の温度に対する耐熱性を有することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２フィルムの耐熱温度は、１００℃以上であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記めっき工程では、前記第１電極上に複数のめっき層を順に積層することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記めっき工程は、少なくとも、無電解めっき処理により前記第１電極上にニッケル層を形成する工程、または、電解めっき処理により前記第１電極上にニッケル層を形成する工程を含むことを特徴とする。
上述した発明によれば、半導体基板の他方の主面（裏面）および外周部をそれぞれ第１，２フィルムにより覆った状態で、半導体基板の一方の主面（おもて面）にめっき処理を行うことで、半導体基板の、めっき層を形成しない裏面および側面にめっき液が触れることを防止することができる。
また、上述した発明によれば、半導体基板のおもて面から裏面に跨るように半導体基板の外周部に第２フィルムを貼り付けることで、めっき槽中のめっき液、または、第２フィルムの短手方向端部から接着層に浸透しためっき液に半導体基板の側面が触れることを防止することができる。また、第１フィルムの端部と重なるように第２フィルムを貼り付けることで、第１フィルムと第２フィルムとの間からめっき液が浸透することを防止することができる。
また、上述した発明によれば、半導体基板の平面形状が円形状となるように、半導体基板のノッチ部またはオリエンテーションフラット部に樹脂部材などを設けることで、半導体基板と第２フィルムとの間に残留する空気を少なくすることができる。また、半導体基板と第２フィルムとの間に残留する空気を押し出すように第２フィルムを貼り付けることで、半導体基板と第２フィルムとの間に残留する空気をさらに少なくすることができる。これにより、後に行われる８０℃程度でのめっき処理において、半導体基板と第２フィルムとの間に残留する空気が膨張することによって第２フィルムが剥がれることを抑制することができる。
また、上述した発明によれば、高価なレジストを用いずに、安価なＦＺ基板にめっき処理を行うことができる。また、上記特許文献６のように、高価な光透過性支持体を用いずに安価なＦＺ基板にめっき処理を行うことができ、光透過性支持体のリサイクルを行う必要がなくなる。したがって、パワー半導体素子の製造コストを低くすることができる。
本発明にかかる半導体装置の製造方法によれば、半導体基板の一方の主面側にめっき処理を行う際に、半導体基板の他方の主面側にめっき層が異常析出することを防止することができるという効果を奏する。また、本発明にかかる半導体装置の製造方法によれば、半導体基板の一方の主面側に低コストで安定してめっき層を形成することができるという効果を奏する。
実施の形態にかかる半導体装置の製造方法により製造される半導体装置の構成を示す断面図である。 実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 図２に示すフローチャートにおける製造途中の状態を示す平面図である。 図２に示すフローチャートにおける製造途中の状態を示す断面図である。 従来のＮＰＴ型ＩＧＢＴの構成を示す断面図である。 従来のＦＳ型ＩＧＢＴの構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
まず、実施の形態にかかる半導体装置の製造方法により作製（製造）される半導体装置について、例えばプレーナゲート構造のフィールドストップ（ＦＳ）型ＩＧＢＴを例に説明する。図１は、実施の形態にかかる半導体装置の製造方法により製造される半導体装置の構成を示す断面図である。図１に示すように、例えばＦＺ基板よりなるｎ-半導体基板をｎ-ドリフト層１とし、その一方の主面（おもて面）の表面層にｐ+ベース領域２が選択的に設けられている。ｐ+ベース領域２の内部には、ｎ+エミッタ領域３が選択的に設けられている。ｎ-ドリフト層１は、活性層としての機能を有する。
ｐ+ベース領域２の、ｎ-ドリフト層１とｎ+エミッタ領域３とに挟まれた部分の表面にはゲート酸化膜４を介してゲート電極５が設けられている。エミッタ電極６は、ｎ+エミッタ領域３およびｐ+ベース領域２に接触しているとともに、層間絶縁膜７によりゲート電極５から絶縁されている。エミッタ電極（第１電極）６は、例えば、アルミニウム（Ａｌ）を主成分とする金属層であるのが好ましい。その理由は、エミッタ電極６とｎ-半導体基板（ＦＺ基板）との密着性を向上させることができるからである。
また、エミッタ電極６は、例えば、シリコン（Ｓｉ）を０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下の含有率で含むアルミニウムシリコン（ＡｌＳｉ）層であるのが好ましい。その理由は、次のとおりである。エミッタ電極６をアルミニウム層とした場合、エミッタ電極６の形成時やその後の熱処理時に、エミッタ電極６からｎ-半導体基板（シリコン）中に突出する金属のスパイク（アルミニウムスパイク）が生じる。このアルミニウムスパイクがｐ+ベース領域２やｎ+エミッタ領域３に達した場合、電気的特性が劣化する。エミッタ電極６をアルミニウムシリコン層とすることで、アルミニウムスパイクを防止することができる。
エミッタ電極６の表面には、ニッケルめっき層１１および金めっき層１２が順に積層されている。ニッケルめっき層１１および金めっき層１２は、エミッタ電位を有し、エミッタ電極６として機能する。ニッケルめっき層１１は、図示省略した外部端子をはんだ接合する際にはんだとの密着性を向上させる。金めっき層１２は、ニッケルめっき層１１の酸化を防止する。ニッケルめっき層１１の厚さは、例えば５μｍ程度であってもよい。金めっき層１２の厚さは、例えば０．０３μｍ程度であってもよい。
ｎ-半導体基板の他方の主面（裏面）には、ｐ+コレクタ層８およびコレクタ電極（第２電極）９が設けられている。コレクタ電極９は、例えば、アルミニウム層、チタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層が順に積層されてなる。図１において、コレクタ電極９の金属層構造については図示省略する（図４〜９においても同様）。コレクタ電極９を構成する金属層のうち、アルミニウム層は、例えば、０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下の含有率でシリコンを含有するアルミニウムシリコン層であるのがよい。その理由は、次のとおりである。
コレクタ電極９をアルミニウム層とした場合、上述したエミッタ電極６と同様に、コレクタ電極９からｎ-半導体基板中に突出するアルミニウムスパイクが生じる。このアルミニウムスパイクがｎバッファ層１０とｐ+コレクタ層８とのｐｎ接合に達した場合、逆漏れ電流不良など電気的特性が劣化する。コレクタ電極９を構成するアルミニウム層をアルミニウムシリコン層とすることで、アルミニウムスパイクを防止することができる。コレクタ電極９を構成するアルミニウム層は、設けられていなくてもよい。
また、コレクタ電極９を構成する金属層のうちチタン層、ニッケル層および金層は、次の機能を有する。コレクタ電極９と外部端子とをはんだ接合するチップ実装時に、ニッケル層および金層ははんだに溶融し（はんだ食われ）、下層のアルミニウム層が露出される虞がある。はんだとアルミニウム層（アルミニウムシリコン層）とは密着性が乏しいため、アルミニウム層とニッケル層との間にチタン層を設けることにより、アルミニウム層が露出されることを防止することができる。また、チタン層は、ニッケル層中のニッケルがアルミニウム層中へ拡散するのを防止する。
ニッケル層は、図示省略した外部端子をはんだ接合する際にはんだとの密着性を向上させる。また、ニッケル層は、膜応力が強いため、ニッケル層を形成することによってｎ-半導体基板に生じる応力が抑制されるように、例えば０．７μｍ程度と比較的薄く設けるのがよい。金層は、ニッケル層の酸化を防止する。ｎ-ドリフト層１とｐ+コレクタ層８との間には、ｎバッファ層１０が設けられている。
次に、実施の形態にかかる半導体装置の製造方法について、図１に示すＦＳ型ＩＧＢＴを作製する場合を例に説明する。図２は、実施の形態にかかる半導体装置の製造方法の概要を示すフローチャートである。図３〜９，１１は、図２に示すフローチャートにおける製造途中の状態を示す断面図である。図１０は、図２に示すフローチャートにおける製造途中の状態を示す平面図である。図１０は、図７に示すｎ-半導体基板をおもて面側から見た状態を示す。図１１は、図７に示すｎ-半導体基板を異なる形状とした場合を示す。
まず、例えば６００μｍの厚さのＦＺ基板よりなるｎ-半導体基板（ウェハ）のおもて面に、ｐ+ベース領域２、ｎ+エミッタ領域３、ゲート酸化膜４、ゲート電極５、エミッタ電極６および層間絶縁膜７などからなるおもて面素子構造を形成する（ステップＳ１）。エミッタ電極６は、例えば蒸着法またはスパッタ法によって形成される。ここまでの状態が図３に示されている。図３では、ｎ-ドリフト層１となるｎ-半導体基板を符号１で示す。また、ｐ+ベース領域２およびｎ+エミッタ領域３を図示省略する（以下、図４〜９においても同様）。
次に、ｎ-半導体基板１の裏面を研削（バックグラインド）し、例えば１００μｍ程度になるまでｎ-半導体基板１を薄化する（ステップＳ２）。次に、研削によってｎ-半導体基板１の裏面に生じた損傷の除去、およびｎ-半導体基板１にかかる応力の緩和を図るために、エッチングによって、ｎ-半導体基板１の裏面全面を均一に除去し、ｎ-半導体基板１の厚さをさらに２０μｍ程度に薄くする（ステップＳ３）。
ステップＳ３におけるエッチングは、ウェットエッチングであってもよいし、ドライエッチングであってもよい。また、スピンエッチャーを用いてエッチングを行うことにより、ｎ-半導体基板１のおもて面側にエッチングによるダメージが生じることを防止することができる。エッチャントとしては、例えば、硝酸（ＨＮＯ3）または硝酸を主成分とする混酸を用いる。
次に、ｎ-半導体基板１を清浄した後、ｎ-半導体基板１の研削された裏面に２種類のイオンを順に注入した後（ステップＳ４）、ｎ-半導体基板１に注入されたイオンを活性化させるための熱処理を行い（ステップＳ５）、ｎ-半導体基板１の裏面側にｎバッファ層１０およびｐ+コレクタ層８を形成する。ここまでの状態が図４に示されている。次に、ｐ+コレクタ層８の表面層に形成された自然酸化膜などの表面硬化層を希フッ酸（ＨＦ）によって除去する（ステップＳ６）。
次に、蒸着法またはスパッタ法によって、ｐ+コレクタ層８の表面にアルミニウム層、チタン層、ニッケル層および金層を順に積層し、これらの金属層が積層されてなるコレクタ電極９を裏面電極として形成する（ステップＳ７）。ここまでの状態が図５に示されている。コレクタ電極９は、ｎ-半導体基板１の裏面全体に形成し、パターニングを行わない。したがって、蒸着法あるいはスパッタ法を適用することで、複数の金属層を連続して形成することができ、生産性を向上させることができる。
次に、ｎ-半導体基板１の裏面全体、すなわちコレクタ電極９の表面全体に第１フィルム２１を貼り付ける（ステップＳ８）。第１フィルム２１は、フィルム基材および接着層（不図示）からなり、第１フィルム２１の接着層側をｎ-半導体基板１裏面に貼り付ける。ここまでの状態が図６に示されている。ステップＳ８において、第１フィルム２１をｎ-半導体基板１の裏面に貼り付けた後、または第１フィルム２１をｎ-半導体基板１の裏面に貼り付けながら、例えばｎ-半導体基板１の裏面に第１フィルム２１を機械的に押し付けることで、ｎ-半導体基板１と第１フィルム２１との間に残留する空気を押し出してもよい。
また、ｎ-半導体基板の裏面を研削して薄くする際に、ｎ-半導体基板の裏面の中央部のみを薄くし、外周部を所定の幅で厚く残した基板を用いることもある。このように外周部を所定の幅で厚く残した基板（以下、リブ形状のｎ-半導体基板２０とする）は、外周部が補強部材として作用するため、ｎ-半導体基板２０の裏面の中央部を薄く研削しても、ｎ-半導体基板２０の強度を保つことができる。
このようなリブ形状のｎ-半導体基板２０を用いる場合であっても、ｎ-半導体基板２０の中央部の薄く研削される領域のおもて面側には、上記と同様にステップＳ１においておもて面素子構造を形成し、ステップＳ２においてｎ-半導体基板２０の中央部を薄く研削した後に、ステップＳ３以降の工程を行ってパワー半導体チップが形成される。
このリブ形状のｎ-半導体基板２０に対しても、ステップＳ８において裏面の中央部および外周部に第１フィルム２１を貼りつける。このときｎ-半導体基板２０の裏面の中央部と外周部との段差２０ａと、ｎ-半導体基板２０の外周部の基板主面に平行な平坦部２０ｂとに沿うように第１フィルム２１を貼り付ける。リブ形状のｎ-半導体基板２０とした場合の断面図は図１１に示す。
第１フィルム２１の直径は、ｎ-半導体基板１の直径と同程度、またはｎ-半導体基板１の直径よりも例えば１ｍｍ程度小さく、好ましくは０.５ｍｍ小さくするのがよい。その理由は、ｎ-半導体基板１に第１フィルム２１を貼り付けた後、ｎ-半導体基板１の外周部よりも外側に第１フィルム２１が飛び出している場合、ｎ-半導体基板１の外周部に貼り付ける第２フィルム２３を貼り付けづらく、ｎ-半導体基板１と第２フィルム２３との間に空気が残留しやすくなるからである。
また、第１フィルム２１の貼り付けは、減圧雰囲気、好ましくは真空雰囲気のチャンバー（不図示）内で行うのがよい。減圧雰囲気において第１フィルム２１を貼り付けることにより、第１フィルム２１とｎ-半導体基板１との間に空気が残留することを防止することができる。
また、リブ形状のｎ-半導体基板２０とした場合、第１フィルム２１の剛性によっては、段差２０ａに完全に追従されずに、第１フィルム２１がリブ形状のｎ-半導体基板２０の裏面全面に貼り付かない場合がある。図１１に、第１フィルム２１の段差２０ａと第１フィルム２１との間に生じる空間を矢印Ａで示す。このような空間が残る場合であっても、第１フィルム２１は、減圧雰囲気で貼り付けているため、ｎ-半導体基板２０と第１フィルム２１との間に残存する空気はきわめて少ない。そのため、後述のめっき工程で薬液に浸漬した場合でも、この部分が大きく膨張することはない。あるいは、リブ形状のｎ-半導体基板２０を用いる場合は、チャンバー内の真空度を高めに設定することで、矢印Ａで示す空間をきわめて小さくすることができる。
第１フィルム２１の接着層（不図示）は、例えば、紫外線（ＵＶ）を照射することにより接着力が低下する接着剤を用いてもよい。すなわち、第１フィルム２１は、例えば１０μｍ〜５０μｍの厚さの紫外線透過性のＵＶフィルムであってもよい。第１フィルム２１のフィルム基材として、例えば、ポリエチレンテレフタレート（ＰＥＴ）や、ポリイミド、ポリオレフィン、ポリカーボネート、塩化ビニル、ポリプロピレン、ＡＢＳ樹脂（Ａｃｒｙｌｏｎｉｔｒｉｌｅ Ｂｕｔａｄｉｅｎｅ Ｓｔｙｒｅｎｅ ｃｏｐｏｌｙｍｅｒ）、ナイロン、ポリウレタンでできたフィルムを用いてもよい。
第１フィルム２１は、後述するめっき処理のめっき液に対する耐薬品性や、めっき液の温度への耐熱性を有するものを用いる。具体的には、後述するめっき処理においてめっき液は例えば８０℃程度であるため、第１フィルム２１は、例えば１００℃程度の耐熱性を有するのが好ましい。後述する第２フィルム２３および樹脂部材２２についても、第１フィルム２１と同様に、めっき処理のめっき液に対する耐薬品性や、めっき液の温度への耐熱性を有するものを用いる。
次に、ｎ-半導体基板１の側面に設けられた結晶軸の方向を示すＶ字状の切れ込み（ノッチ部）１ａに樹脂部材２２を埋め込むことで、ノッチ部１ａが設けられていることによってｎ-半導体基板１の外周部側面に生じる隙間を埋める（ステップＳ９）。具体的には、ｎ-半導体基板１の平面形状が円形状になるように、ノッチ部１ａに樹脂部材２２を埋め込む。ｎ-半導体基板１にオリエンテーションフラット部（不図示）が形成されている場合においても、ｎ-半導体基板１の平面形状が円形状になるようにオリエンテーションフラット部に樹脂部材または固形部材を設ける。
次に、ｎ-半導体基板１の外周部に第２フィルム２３を貼り付ける（ステップＳ１０）。第２フィルム２３は、フィルム基材および接着層（不図示）からなり、第２フィルム２３の接着層側をｎ-半導体基板１の外周部に貼り付ける。具体的には、第２フィルム２３は略矩形状をなし、第２フィルム２３の短手方向においてｎ-半導体基板１の外周部のおもて面から裏面にわたってｎ-半導体基板１側面を覆うように、かつ、第２フィルム２３の長手方向においてｎ-半導体基板１の外周を少なくとも１周するように第２フィルム２３を貼り付ける。
具体的には、第２フィルム２３の短手方向の一方の端部２３ａはｎ-半導体基板１のおもて面上に位置し、第２フィルム２３の短手方向の他方の端部２３ｂはｎ-半導体基板１の裏面上に位置する。すなわち、第２フィルム２３は、ｎ-半導体基板１のおもて面から裏面に跨って、ｎ-半導体基板１の側面を覆うように貼り付けられている。また、第２フィルム２３の短手方向の他方の端部２３ｂは、ｎ-半導体基板１の裏面に貼り付けられた第１フィルム２１の端部と重なるのが好ましい。
第２フィルム２３の長手方向の両端部２３ｃ，２３ｄどうしは、例えば１ｃｍ〜５ｃｍ程度重なり合うのが好ましい。ここまでの状態の平面図が図１０に示されている。ｎ-半導体基板１に第２フィルム２３を貼り付けた状態の断面図が図７に示されている。図１０において、第２フィルム２３が二重に重なり合った部分の、一重目の第２フィルム２３を示す破線よりも粗い破線は、ｎ-半導体基板１の輪郭を示している。また、図１０に示すように、第２フィルム２３がノッチ部１ａを覆う部分を二重に重ね合わせてもよい。ノッチ部１ａを覆う部分を二重にすることで、ノッチ部１ａに空気が残留していても、後述のめっき液の浸透を抑制することができる。
リブ形状のｎ-半導体基板２０とした場合においても、裏面全面が平坦なｎ-半導体基板１と同様に第２フィルム２３を貼り付ける。このとき、第２フィルム２３の短手方向の他方の端部２３ｂは、ｎ-半導体基板２０外周部の平坦部２０ｂを完全に覆うのが好ましい。リブ形状のｎ-半導体基板２０とした場合の、ここまでの状態が図１１に示されている。第２フィルム２３の貼り付け方法の一例については後述する。
後述するめっき処理においてめっき液は例えば８０℃程度であるため、ｎ-半導体基板１をめっき液に浸漬した場合、第１，２フィルム２１，２３とｎ-半導体基板１との間に残留する空気が膨張する。上述したように第１フィルム２１は減圧雰囲気でｎ-半導体基板１の裏面に貼り付けられるため、第１フィルム２１とｎ-半導体基板１との間に残留する空気は少なく、この空気が膨らむことによって第１フィルム２１が剥がれる可能性は少ない。リブ形状のｎ-半導体基板２０とした場合においても、減圧雰囲気で第１フィルム２１が貼り付けられることにより、第１フィルム２１とｎ-半導体基板２０の段差２０ａとの間に残留する空気が膨らむことによって第１フィルム２１が剥がれる可能性は少ない。
一方、第２フィルム２３は、大気中でｎ-半導体基板１の側面に貼り付けられるため、ｎ-半導体基板１側面に形成されたノッチ部１ａに空気が残留することになる。したがって、後述するめっき処理においてめっき液にｎ-半導体基板１を浸漬した際にノッチ部１ａに残留する空気が膨張した場合、ノッチ部１ａに面した箇所から第２フィルム２３が剥がれる可能性がある。その理由は、ノッチ部１ａから第２フィルム２３の長手方向の両端部２３ａ，２３ｂまでの第２フィルム２３の長さが短いからである。上述したようにノッチ部１ａの隙間を樹脂部材２２によって埋めた後に、ｎ-半導体基板１の第２フィルム２３を貼り付けることで、ノッチ部１ａに残留する空気を少なくすることができる。
また、第２フィルム２３をｎ-半導体基板１の外周部に貼り付けた後、または第２フィルム２３をｎ-半導体基板１の外周部に貼り付けながら、例えばｎ-半導体基板１の外周部に第２フィルム２３を機械的に押し付けることで、ｎ-半導体基板１と第２フィルム２３との間に残留する空気を押し出してもよい。特に、ノッチ部１ａにおいて第２フィルム２３とｎ-半導体基板１との間に空気が残留しやすい。このため、少なくとも空気が残留しやすい部分において、例えばｎ-半導体基板１の外周部に第２フィルム２３を機械的に押し付けて、ｎ-半導体基板１と第２フィルム２３との間に残留する空気を押し出すのが好ましい。
あるいは、第２フィルム２３の、ノッチ部１ａを覆う部分に小さな穴（不図示）を空けて、ピンセット等で押さえ付けることで、ノッチ部１ａに残留する空気を押し出してもよい。具体的には、例えば、第２フィルム２３の、ｎ-半導体基板１のおもて面側または裏面側に貼り付けられている部分で、かつＶ字状のノッチ部１ａの頂点付近を覆う部分に小さな穴を空ける。そして、第２フィルム２３を介してｎ-半導体基板１のおもて面と裏面とに接触してｎ-半導体基板１を挟み込むピンセット等によってｎ-半導体基板１を挟み込み、ノッチ部１ａに残留する空気を押し出してもよい。このとき、第２フィルム２３の、ｎ-半導体基板１のおもて面側に貼り付けられている部分の接着層と、同じくｎ-半導体基板１の裏面側に貼り付けられている部分の接着層どうしが貼り合せられるため、ノッチ部１ａに残留する空気を押し出すために空けた小さな穴は第２フィルム２３の接着層で塞がれる。これによって、後述のめっき工程における薬液の侵入を防ぐことができる。リブ形状のｎ-半導体基板２０を用いる場合も同様に適用可能である。
ｎ-半導体基板１の外周部に第２フィルム２３を貼り付ける方法として、例えば、ｎ-半導体基板１を吸着するための真空チャックを備えたステージ（不図示）にｎ-半導体基板１を固定し、ステージを回転させながら第２フィルム２３を貼り付ければよい。そして、ステージを１回転させて第２フィルム２３の長手方向の両端部２３ｃ，２３ｄどうしを重ね合わせた状態で第２フィルム２３をカットする。第２フィルム２３の長手方向の両端部２３ｃ、２３ｄどうしを重ね合わせた箇所（以下、出っ張り部とする、不図示）を設けることで、後述するめっき処理後に第２フィルム２３を剥離しやすくなる。第２フィルム２３を剥離する方法については後述する。
第２フィルム２３の接着層（不図示）は、例えば、アクリル系の接着剤を用いてもよいし、第１フィルム２１の接着層と同様に紫外線を照射することにより接着力が低下する接着剤を用いてもよい。第２フィルム２３のフィルム基材の厚さは、例えば、１０μｍ〜１００μｍ程度であってもよい。第２フィルム２３のフィルム基材として、例えば、ｎ-半導体基板１の円周状の側面に隙間ができないように、ある程度伸縮性を有する基材を用いるのが好ましい。具体的には、第２フィルム２３のフィルム基材として、例えば、ポリエチレンテレフタレート（ＰＥＴ）や、ポリイミド、ポリオレフィン、ポリカーボネート、塩化ビニル、ポリプロピレン、ＡＢＳ樹脂、ナイロン、ポリウレタンなどでできたフィルムを用いてもよい。
ポリエチレンテレフタレート（ＰＥＴ）や、ポリイミド、ポリオレフィン、ポリカーボネート、塩化ビニル、ポリプロピレン、ＡＢＳ樹脂、ナイロン、ポリウレタンでできたフィルムは、耐熱性・耐薬品性を有するため、第１，２フィルム２１，２３に適用するのに適している。特に、ポリイミドフィルムは、耐熱性・耐薬品性に優れており、第１，２フィルム２１，２３に好適である。ナイロンフィルムは、上述した他の材料でできたフィルムに比べると耐熱性・耐薬品性が若干劣るが安価である。このため、ナイロンフィルムは、第１，２フィルム２１，２３内部へ浸透した薬液が接着層に達しない程度にめっき液への浸漬時間が短い場合に適用可能である。
また、例えば後述するめっき処理によって形成されるめっき層の厚さが薄く、めっき液への浸漬時間が短い場合には、第１，２フィルム２１，２３として安価なポリエチレンテレフタレートフィルムを用いてもよい。第１，２フィルム２１，２３としてポリエチレンテレフタレートフィルムを用いる場合、ポリエチレンテレフタレートフィルムの厚さを厚くすることで、フィルム内部へ浸透した薬液が接着層に達するまでの時間を長くすることはできるが、後述するようにフィルムの剛性が高くなり、ｎ-半導体基板１側面への貼り付けが難しくなるため好ましくない。したがって、第１，２フィルム２１，２３は、ｎ-半導体基板１の形状に追従して変形可能な剛性を有するのが好ましい。これにより、例えばｎ-半導体基板１に反りが生じている場合であっても、第１，２フィルム２１，２３とｎ-半導体基板１との間に空気が残留することを抑制することができる。
次に、一般的な方法で、例えば８０℃程度の温度で無電解めっき処理の前処理を行う。次に、例えば無電解めっき処理によって、ｎ-半導体基板１のおもて面全体、すなわちエミッタ電極６の表面全体にニッケルめっき層１１を積層した後、さらにニッケルめっき層１１の表面全体に金めっき層１２を積層する（ステップＳ１１）。ここまでの状態が図７に示されている。ニッケルめっき層１１は、後の工程におけるエミッタ電極６と外部端子とをはんだ接合するチップ実装時にはんだに溶融するが、コレクタ電極９を構成するニッケル層に比べて厚く、エミッタ電極６と外部端子とはんだ接合後に例えば２μｍ程度残るように設計すればよい。
ニッケルめっき層１１の厚さを上記範囲とすることで、チップ実装時にニッケルめっき層１１がはんだに溶融した場合でも、下層のエミッタ電極６が露出しない。このため、はんだとの密着性の低いアルミニウム層からなるエミッタ電極６にはんだが達することはない。ニッケルめっき層１１を所望の厚さで形成するには、例えば、ニッケルめっき層１１の析出速度などから、ニッケルめっき層１１の所望の厚さを得るための処理時間を算出し、この処理時間に基づいて無電解めっき処理を行えばよい。
次に、ｎ-半導体基板１の外周部から第２フィルム２３を剥離する（ステップＳ１２）。ここまでの状態が図８に示されている。具体的には、例えば、ｎ-半導体基板１の外周部に第２フィルム２３を貼り付けた場合と同様に、真空チャックを備えたステージ上にｎ-半導体基板１を固定する。そして、第２フィルム２３の出っ張り部をピックアップ装置などによってピックアップした状態で、第２フィルム２３を貼り付けたときとは逆回転にステージを回転させることで第２フィルム２３を剥離する。次に、ｎ-半導体基板１のノッチ部１ａに埋め込んだ樹脂部材２２を取り除く（ステップＳ１３）。
ここで、第２フィルム２３を剥離する工程（ステップＳ１２）または後述の第１フィルム２１を剥離する工程（ステップＳ１４）において、ｎ-半導体基板１からフィルムを剥離する際に、ｎ-半導体基板１のノッチ部１ａに埋め込んだ樹脂部材２２が第２フィルム２３または第１フィルム２１に貼りついた状態で、ｎ-半導体基板１から除去することができる場合は、ステップＳ１３を省略することができる。その理由は、ステップＳ１２またはステップＳ１４の工程が、ｎ-半導体基板１のノッチ部１ａに埋め込んだ樹脂部材２２を取り除く工程（ステップＳ１３）を兼ねるためである。
ノッチ部１ａに埋め込んだ樹脂部材２２が、ｎ-半導体基板１のノッチ部１ａに強固に固着している場合、上記のステップＳ１３を省略し、樹脂部材２２をｎ-半導体基板１のノッチ部１ａに残したままとしてもよい。その理由は、ｎ-半導体基板１のおもて面にめっき層を形成した後の工程で、ｎ-半導体基板１の結晶軸方向の位置決めが必要ない場合には、ノッチ部１ａを用いないためである。例えば、ｎ-半導体基板１からパワー半導体チップを個片化する際のダイシング工程では、ダイシングラインに沿って切断するため、ノッチ部１ａを位置合わせには用いない。また、ｎ-半導体基板１の外周部分は、パワー半導体チップが形成されずに破棄される領域であるので、樹脂部材２２が残っていても差し支えない。
次に、ｎ-半導体基板１の裏面から第１フィルム２１を剥離する（ステップＳ１４）。ここまでの状態が図９に示されている。第１フィルム２１として例えばＵＶフィルムを用いた場合、まず、第１フィルム２１側から第１フィルム２１の接着層にＵＶ光を照射し、接着層の接着力を弱める。そして、例えば第１フィルム２１の端部近傍に別の接着層付きフィルムを貼り付けて、この接着層付きフィルムを持ち上げることで接着層付きフィルムとともに第１フィルム２１を簡単に剥離することができる。以上の工程により、図１に示すＦＳ型ＩＧＢＴが完成する。
上述したステップＳ１１においては、無電解めっき法によるめっき処理を行う場合を例に説明しているが、これに限るものではない。例えば、電解めっき法によるめっき処理を行ってもよい。電解めっきによってｎ-半導体基板１のエミッタ電極６上にめっき層を形成するためには、エミッタ電極６を陰極（−）とし、エミッタ電極６とめっき液との間で電流を流す必要がある。エミッタ電極６を陰極とするためには、エミッタ電極６を直流電源の負極に電気的に接続する必要がある。このため、まず、ｎ-半導体基板１のおもて面に蒸着法やスパッタ法などによってエミッタ電極６に接するＵＢＭ（Ｕｎｄｅｒ Ｂａｒｒｉｅｒ Ｍｅｔａｌ）層を形成する。このＵＢＭ層が、エミッタ電極６とめっき液との間で電流を流すための電極となる。ＵＢＭ層としては、チタン層、ニッケル層、クロム（Ｃｒ）層または銅（Ｃｕ）層などを形成すればよい。
次に、ｎ-半導体基板１のおもて面側にレジストを塗布した後、レジスト膜をパターニングして、ｎ-半導体基板１おもて面のめっき層を形成しない部分にレジストを残す。次に、ｎ-半導体基板１の裏面全体、すなわちコレクタ電極９の表面全体に第１フィルム２１を貼り付ける。次に、ｎ-半導体基板１のノッチ部１ａに樹脂部材２２を埋め込んだ後、ｎ-半導体基板１の外周部に第２フィルム２３を貼り付ける。次に、ｎ-半導体基板１のおもて面に形成したＵＢＭ層を直流電源の負極に接続して電解めっきを行い、ｎ-半導体基板１のエミッタ電極６上に所望の厚さのめっき層（ニッケルめっき層１１および金めっき層１２など）を順に形成する。次に、第１，２フィルム２１，２３および樹脂部材２２を取り除く。次に、ｎ-半導体基板１のおもて面のレジスト膜を剥離した後、エッチングによってＵＢＭ層を除去する。
上述した電界めっき法によりめっき層を形成する方法では、蒸着法やスパッタ法によってＵＢＭ層を形成するため、ＵＢＭ層がｎ-半導体基板１の側面にも形成され、コレクタ電極９と導通される虞がある。上述したように電解めっき処理前に、ｎ-半導体基板１の裏面および外周部を第１，２フィルム２１，２３で覆うことにより、ｎ-半導体基板１の裏面および側面がめっき液に触れることがない。これにより、ＵＭＢ層がコレクタ電極９に導通することで、コレクタ電極９上に意図しないめっき層が形成されることを防止することができる。
ｎ-半導体基板１の裏面に第１フィルム２１を貼り付ける工程、ｎ-半導体基板１のノッチ部１ａに樹脂部材２２を埋め込む工程、ｎ-半導体基板１の側面に第２フィルム２３を貼り付ける工程は、電解めっき処理前までに行われればよく、例えば、ＵＢＭ層の形成前や、ｎ-半導体基板１おもて面へのレジスト塗布の前などに行ってもよい。ただし、ｎ-半導体基板１のおもて面側に行う各工程の連続性などを勘案した場合、電解めっき処理直前に行うのが効率的である。
エミッタ電極６の表面に形成されるめっき層は、ニッケルめっき層１１、金めっき層１２に限らず、種々変更可能である。例えば、エミッタ電極６の表面に形成されるめっき層は、無電解めっきニッケル−リン合金めっきや、置換金めっき、無電解金めっき、無電解ニッケル−パラジウム（Ｐｄ）−リン合金めっき、無電解ニッケル−ホウ素（Ｂ）合金めっき、無電解ニッケル−リン−ＰＴＦＥ（フッ素樹脂）複合めっき、無電解ニッケル−ホウ素−黒鉛（Ｃ）複合めっき、無電解銅めっき、無電解銀（Ａｇ）めっき、無電解パラジウムめっき、無電解白金（Ｐｔ）めっき、無電解ロジウム（Ｒｈ）めっき、無電解ルテニウム（Ｒｕ）めっき、無電解コバルト（Ｃｏ）めっき、無電解コバルト−ニッケル合金めっき、無電解コバルト−ニッケル−リン合金めっき、無電解コバルト−タングステン（Ｗ）−リン合金めっき、無電解コバルト−すず（Ｓｎ）−リン合金めっき、無電解コバルト−亜鉛（Ｚｎ）−リン合金めっき、無電解コバルト−マンガン（Ｍｇ）−リン合金めっき、無電解すずめっき、無電解はんだめっきであってもよい。
また、ニッケルめっき層１１および金めっき層１２は、エミッタ電極６の表面だけでない、例えばゲート電極５の表面にも形成してもよい。この場合、ゲート電極５の表面に形成されるニッケルめっき層１１および金めっき層１２は、エミッタ電極６の表面に形成されるニッケルめっき層１１および金めっき層１２と同様の方法で形成すればよい。また、ゲート電極５の表面に形成されるニッケルめっき層１１および金めっき層１２は、エミッタ電極６の表面に形成されるニッケルめっき層１１および金めっき層１２と同時に形成してもよい。
以上、説明したように、実施の形態によれば、ｎ-半導体基板の裏面および外周部をそれぞれ第１，２フィルムにより覆った状態でｎ-半導体基板のおもて面にめっき処理を行うことで、ｎ-半導体基板の、めっき層を形成しない裏面および側面にめっき液が触れることを防止することができる。これにより、ｎ-半導体基板の、めっき層を形成しない裏面および側面にめっき層が異常析出することを防止することができる。したがって、ｎ-半導体基板のおもて面側に形成されるめっき層にばらつきが生じることを防止することができ、ｎ-半導体基板のおもて面側に安定してめっき層を形成することができる。
また、実施の形態によれば、ｎ-半導体基板のおもて面から裏面に跨るようにｎ-半導体基板の外周部に第２フィルムを貼り付けることで、めっき槽中のめっき液、または、第２フィルムの短手方向端部から接着層に浸透しためっき液にｎ-半導体基板の側面が触れることを防止することができる。また、第２フィルムの長手方向の端部が重なるようにｎ-半導体基板の外周部に第２フィルムを貼り付けることで、第２フィルムの長手方向端部から接着層に浸透しためっき液にもｎ-半導体基板の側面が触れることを防止することができる。また、第１フィルムの端部と重なるように第２フィルムを貼り付けることで、第１フィルムと第２フィルムとの間からめっき液が浸透することを防止することができる。これにより、ｎ-半導体基板の、めっき層を形成しない側面にめっき層が異常析出することを防止することができる。したがって、ｎ-半導体基板のおもて面側に形成されるめっき層にばらつきが生じることを防止することができ、ｎ-半導体基板のおもて面側に安定してめっき層を形成することができる。
また、実施の形態によれば、ｎ-半導体基板の平面形状が円形状となるように、ｎ-半導体基板のノッチ部またはオリエンテーションフラット部に樹脂部材などを設けることで、ｎ-半導体基板と第２フィルムとの間に残留する空気を少なくすることができる。また、ｎ-半導体基板と第２フィルムとの間に残留する空気を押し出すように第２フィルムを貼り付けることで、ｎ-半導体基板と第２フィルムとの間に残留する空気をさらに少なくすることができる。これにより、後に行われる８０℃程度でのめっき処理において、ｎ-半導体基板と第２フィルムとの間に残留する空気が膨張することによって第２フィルムが剥がれることを抑制することができる。
また、実施の形態によれば、高価なレジストを用いずに、安価なＦＺ基板にめっき処理を行うことができる。また、上記特許文献６のように、高価な光透過性支持体を用いずに安価なＦＺ基板にめっき処理を行うことができ、光透過性支持体のリサイクルを行う必要がなくなる。これにより、パワー半導体素子の製造コストを低くすることができる。したがって、ＦＺ基板のおもて面側に低コストで安定してめっき層を形成することができる。
以上において本発明は種々変更可能であり、上述した実施の形態において、例えば半導体装置の各部の構成や構成材料および半導体基板を保護するフィルムの構成材料等は要求される仕様等に応じて種々設定される。例えば、エミッタ電極としてアルミニウムシリコン層を形成する場合を例に説明したが、アルミニウムシリコン層の上に蒸着法やスパッタ法によってニッケル層を形成し、このニッケル層の表面にめっき層を形成してもよい。また、上述した実施の形態に記載した第１，２フィルムとｎ-半導体基板との間に残留する空気を押し出す方法は一例であり、種々変更可能である。
また、例えば、第１フィルムは、ｎ-半導体基板の裏面に接着層となる硬化型樹脂を塗布した後、硬化型樹脂に裏面保護フィルムを密着させ、硬化型樹脂を硬化させることで構成されてもよい。また、上述した実施の形態ではＦＳ型ＩＧＢＴを製造する場合を例に説明したが、これに限らず、本発明は例えばＰＴ型ＩＧＢＴや、ＮＰＴ型ＩＧＢＴ、パワーＭＯＳＦＥＴ、ＦＷＤに適用してもよい。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置の製造方法は、半導体基板の両主面にそれぞれ電極が設けられ、一方の主面に設けられた電極上にめっき層が設けられたパワー半導体装置に有用である。
１，２０ ｎ-ドリフト層（ｎ-半導体基板）
１ａ ノッチ部
２ ｐ+ベース領域
３ ｎ+エミッタ領域
４ ゲート酸化膜
５ ゲート電極
６ エミッタ電極
７ 層間絶縁膜
８ ｐ+コレクタ層
９ コレクタ電極
１０ ｎバッファ層
１１ ニッケルめっき層
１２ 金めっき層
２０ａ 半導体基板裏面の中央部と外周部との段差
２１ 第１フィルム
２２ 樹脂部材
２３ 第２フィルム

Claims (12)

  1. 半導体基板の他方の主面の外周部が前記半導体基板の他方の主面の中央部よりも研削によって所定の幅厚い前記半導体基板の一方の主面側にめっき処理によってめっき層を形成する半導体装置の製造方法であって、
    前記半導体基板の一方の主面側に第１電極を形成し、前記半導体基板の他方の主面側に第２電極を形成する電極形成工程と、
    前記電極形成工程後、前記めっき処理時における前記第２電極への前記めっき層の析出を抑制するための第１フィルムが、前記半導体基板の他方の主面の外周部と前記半導体基板の他方の主面の中央部との段差と、前記半導体基板の他方の主面の外周部のうち前記半導体基板の一方の主面に平行な平坦部とに沿うように、前記第１フィルムを前記半導体基板の他方の主面に貼り付ける第１フィルム貼り付け工程と、
    前記第１フィルム貼り付け工程後、前記めっき処理時における前記半導体基板の外周部への前記めっき層の析出を抑制するための第２フィルムの端部が前記平坦部を覆うように、前記第２フィルムを前記半導体基板の外周部に貼り付ける第２フィルム貼り付け工程と、
    前記第２フィルム貼り付け工程後、前記めっき処理によって前記半導体基板の一方の主面側に前記第１電極に接する前記めっき層を形成するめっき工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第２フィルム貼り付け工程では、前記半導体基板の一方の主面から他方の主面に跨って前記第２フィルムを前記半導体基板の外周部に貼り付けることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２フィルム貼り付け工程では、前記第１フィルムの端部に前記第２フィルムの端部が重なるように、前記第２フィルムを前記半導体基板の外周部に貼り付けることを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 前記第１フィルム貼り付け工程後、または、前記第１フィルムを貼り付けながら、前記半導体基板の他方の主面と前記第１フィルムとの間に残留する空気を外部へ押し出すことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置の製造方法。
  5. 前記第２フィルム貼り付け工程後、または、前記第２フィルムを貼り付けながら、前記半導体基板の外周部と前記第２フィルムとの間に残留する空気を外部へ押し出すことを特徴とする請求項１〜４のいずれか一つに記載の半導体装置の製造方法。
  6. 前記第１フィルム貼り付け工程後、前記第２フィルム貼り付け工程前に、前記半導体基板の結晶軸方向を示すノッチ部またはオリエンテーションフラット部に、前記半導体基板の平面形状が円形状となるように樹脂部材または固形部材を設けることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置の製造方法。
  7. 前記第１フィルムは、前記めっき処理の温度に対する耐熱性を有することを特徴とする
    請求項１〜６のいずれか一つに記載の半導体装置の製造方法。
  8. 前記第１フィルムの耐熱温度は、１００℃以上であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置の製造方法。
  9. 前記第２フィルムは、前記めっき処理の温度に対する耐熱性を有することを特徴とする請求項１〜８のいずれか一つに記載の半導体装置の製造方法。
  10. 前記第２フィルムの耐熱温度は、１００℃以上であることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置の製造方法。
  11. 前記めっき工程では、前記第１電極上に複数のめっき層を順に積層することを特徴とする請求項１〜１０のいずれか一つに記載の半導体装置の製造方法。
  12. 前記めっき工程は、少なくとも、無電解めっき処理により前記第１電極上にニッケル層を形成する工程、または、電解めっき処理により前記第１電極上にニッケル層を形成する工程を含むことを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置の製造方法。
JP2012236658A 2012-10-26 2012-10-26 半導体装置の製造方法 Active JP6020040B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012236658A JP6020040B2 (ja) 2012-10-26 2012-10-26 半導体装置の製造方法
US14/051,186 US8906795B2 (en) 2012-10-26 2013-10-10 Semiconductor device manufacturing method
CN201310476134.6A CN103794487B (zh) 2012-10-26 2013-10-12 半导体器件制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012236658A JP6020040B2 (ja) 2012-10-26 2012-10-26 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2014086667A JP2014086667A (ja) 2014-05-12
JP6020040B2 true JP6020040B2 (ja) 2016-11-02

Family

ID=50547633

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012236658A Active JP6020040B2 (ja) 2012-10-26 2012-10-26 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8906795B2 (ja)
JP (1) JP6020040B2 (ja)
CN (1) CN103794487B (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789108B (zh) * 2014-12-16 2019-02-12 中芯国际集成电路制造(上海)有限公司 功率晶体管芯片的制作方法及功率晶体管芯片
JP6550741B2 (ja) * 2014-12-17 2019-07-31 富士電機株式会社 半導体装置の製造方法
JP6500481B2 (ja) * 2015-02-17 2019-04-17 富士電機株式会社 半導体装置の製造方法
WO2016163319A1 (ja) * 2015-04-06 2016-10-13 三菱電機株式会社 半導体素子及びその製造方法
WO2016199241A1 (ja) 2015-06-10 2016-12-15 富士機械製造株式会社 部品実装機の制御装置および制御方法
WO2018047551A1 (ja) 2016-09-09 2018-03-15 富士電機株式会社 半導体装置製造方法及び半導体装置
JP7358107B2 (ja) * 2019-07-31 2023-10-10 株式会社ディスコ レーザー加工装置
CN111540683A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 功率器件的制作方法
CN111540681A (zh) * 2020-05-29 2020-08-14 上海华虹宏力半导体制造有限公司 应用于igbt芯片的金属化方法
CN111599679B (zh) * 2020-05-29 2023-03-07 上海华虹宏力半导体制造有限公司 半导体器件的金属化方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08311689A (ja) * 1995-05-19 1996-11-26 Electroplating Eng Of Japan Co ウェーハのめっき方法及びそれに用いるシール体
JP3829860B2 (ja) * 2004-01-30 2006-10-04 株式会社デンソー 半導体チップの製造方法
JP2011222541A (ja) * 2008-08-11 2011-11-04 Denki Kagaku Kogyo Kk 半導体加工方法及び粘着テープ
WO2010018767A1 (ja) * 2008-08-11 2010-02-18 電気化学工業株式会社 半導体加工方法及び粘着テープ
JP2010103310A (ja) * 2008-10-23 2010-05-06 Toyota Motor Corp 半導体装置の製造方法
JP5428362B2 (ja) * 2009-02-04 2014-02-26 富士電機株式会社 半導体装置の製造方法
US20130071967A1 (en) * 2011-09-21 2013-03-21 Atomic Energy Council-Institute Of Nuclear Energy Research Method for Making a Nickel Film for Use as an Electrode of an N-P Diode or Solar Cell

Also Published As

Publication number Publication date
CN103794487B (zh) 2018-05-15
CN103794487A (zh) 2014-05-14
US8906795B2 (en) 2014-12-09
JP2014086667A (ja) 2014-05-12
US20140120716A1 (en) 2014-05-01

Similar Documents

Publication Publication Date Title
JP6020040B2 (ja) 半導体装置の製造方法
JP5428362B2 (ja) 半導体装置の製造方法
US9666437B2 (en) Method for manufacturing semiconductor device
US10395967B2 (en) Method for manufacturing semiconductor device
US7977775B2 (en) Semiconductor device and manufacturing method of the same
US9117801B2 (en) Semiconductor devices having a glass substrate, and method for manufacturing thereof
JP5415650B2 (ja) 炭化珪素半導体装置及びその製造方法
JP2007019412A (ja) 半導体装置およびその製造方法
CN110676165A (zh) 半导体器件和制造半导体器件的方法
JP3339552B2 (ja) 半導体装置及びその製造方法
CN105895523B (zh) 半导体装置的制造方法
US10892253B2 (en) Semiconductor device manufacturing method and semiconductor device
JP2014075565A (ja) 化合物半導体装置の製造方法
US7368380B2 (en) Method of manufacturing semiconductor device
US9589926B2 (en) Method of manufacturing semiconductor device
WO2009142077A1 (ja) 半導体装置の製造方法
JP3941915B2 (ja) 半導体装置の製造方法
JP5194767B2 (ja) 半導体装置の製造方法
JP2005217012A (ja) 半導体装置及びその製造方法
TWI388072B (zh) 氮化物發光二極體之製造方法及其結構
CN118825061A (zh) 半导体器件和电接触件
JPH08116002A (ja) 半導体装置の製造方法、及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160815

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160919

R150 Certificate of patent or registration of utility model

Ref document number: 6020040

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250