JP2003068959A - 半導体装置 - Google Patents

半導体装置

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JP2003068959A JP2001251554A JP2001251554A JP2003068959A JP 2003068959 A JP2003068959 A JP 2003068959A JP 2001251554 A JP2001251554 A JP 2001251554A JP 2001251554 A JP2001251554 A JP 2001251554A JP 2003068959 A JP2003068959 A JP 2003068959A
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Kuniaki Masamitsu
真光  邦明
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Abstract

(57)【要約】 【課題】 半導体装置の製造工程において、半導体素子
にかかる引っ張り応力を低減して、半導体素子にクラッ
クや割れが発生することを極力防止する。 【解決手段】 本発明の半導体装置は、放熱板の上に半
導体素子12を半田付けして成るものにおいて、半導体
素子12の上面のうちの少なくとも外周部に金属製の電
極19を形成するように構成したものである。この構成
の場合、半導体素子の上面外周部の電極19の熱膨張係
数が半導体チップ12の熱膨張係数よりも大きいことか
ら、電極19が半導体チップ12よりも収縮し、半導体
素子12に圧縮応力が残るようになる。この状態で、半
導体素子12に引っ張り応力が作用すると、残留圧縮応
力と引っ張り応力が相殺するので、半導体素子12が耐
えられる引っ張り応力が残留圧縮応力の分だけ強くな
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、放熱板の上に半導
体素子を載置して半田付けするように構成された半導体
装置に関する。
【0002】
【従来の技術】この種の半導体装置の製造工程の一例
を、図10に示す。この図10に示すように、まず、半
導体プロセスにより製造された半導体チップ1を、ヒー
トシンク2の上に載置して半田付けする工程を実行す
る。続いて、半導体チップ1の上面に形成された電極
と、リードフレーム3との間をワイヤーボンディング
(W/B)する工程を実行する。そして、半導体チップ
1、ヒートシンク2及びリードフレーム3全体を樹脂4
でモールドする工程を実行する。これにより、半導体装
置5が製造される。
【0003】この半導体装置5においては、ヒートシン
ク2の下面が樹脂4から露出しており、半導体チップ1
で発生した熱をヒートシンク2を通して良好に放熱させ
ることができる。このため、上記半導体装置5は、発熱
量の多い高耐圧・大電流用の半導体装置に適している。
【0004】
【発明が解決しようとする課題】上記半導体装置5の製
造工程においては、2つの問題点がある。まず、1つの
問題点は、半導体チップ1の熱膨張係数とヒートシンク
2の熱膨張係数が大きく異なるため(例えばSiの熱膨
張係数は3〜4ppm/℃であり、例えばCuの熱膨張
係数は17ppm/℃である)、半田付け直後は、ヒー
トシンク2は半導体チップ1よりも縮む。このため、半
田付け後においては、図11に示すように、反りを発生
し、この反った状態では、次の各部位に応力が作用す
る。
【0005】具体的には、半導体チップ1の中央部1a
においては、図11にて矢印で示すような圧縮応力がか
かる。そして、半導体チップ1の端部1b、1bにおい
ては、図11にて矢印で示すような引っ張り応力がかか
る。更に、半導体チップ1とヒートシンク2を接合する
半田6の端部6a、6aにおいては、せん断応力がかか
る。
【0006】上記応力のうち、半導体チップ1の端部1
bにかかる引っ張り応力の大きさが、半導体チップ1の
強度を越えると、半導体チップ1の電極が剥離したり、
図12に示すように、半導体チップ1に水平クラック1
cが発生したりすることがあった。
【0007】次に、半田付けの工程実行後、常温で加工
する工程(例えばワイヤーボンディング工程等)が例え
ば4時間以上続くと、半田6の端部6aにかかるせん断
応力により、半田6がゆるんでいき(いわゆるクリー
プ)、半導体チップ1全体にかかる応力が次第に低減し
ていく(図13参照)。
【0008】この状態の半導体チップ1が加熱される
と、例えば、樹脂4でモールド成形する工程を実行する
と、180℃程度に加熱される。すると、上記熱膨張係
数の違いから、ヒートシンク2は半導体チップ1よりも
膨張するため、半導体チップ1に引っ張り応力が発生す
る(図13参照)。そして、この引っ張り応力の大きさ
が半導体チップ1の強度を越えると、半導体チップ1が
割れてしまうという問題点があった。尚、上記チップ割
れの現象は、半導体チップの端部やコーナー部から中心
に向かって進行することがわかっている。
【0009】そこで、本発明の目的は、半導体装置の製
造工程において、半導体素子にかかる引っ張り応力を低
減することができ、半導体素子にクラックや割れが発生
することを極力防止できる半導体装置を提供することに
ある。
【0010】
【課題を解決するための手段】請求項1の発明によれ
ば、半導体素子の上面のうちの少なくとも外周部に金属
製の電極を形成したので、この電極の熱膨張係数が半導
体チップの熱膨張係数よりも大きいことから、電極が半
導体チップよりも収縮する。このため、半導体素子に圧
縮応力が残るようになる。この状態で、半導体素子に引
っ張り応力が作用すると、上記残留圧縮応力と引っ張り
応力が相殺することから、半導体素子が耐えられる引っ
張り応力が上記残留圧縮応力の分だけ強くなる。即ち、
半導体素子の引っ張り応力に対する強度が見かけ上増す
ことになる。従って、半導体装置の製造工程において、
半導体素子にかかる引っ張り応力を低減することがで
き、半導体素子にクラックや割れが発生することを防止
できる。
【0011】請求項2の発明によれば、前記電極を、前
記半導体素子と密着性の良い金属からなる下地電極と、
この下地電極の上に形成された金属製の上部電極とから
構成したので、電極を半導体素子に強く固着することが
できると共に、電極の高さ寸法(厚み寸法)を容易に調
節することができる。
【0012】そして、請求項1または2記載の半導体装
置は、前記半導体素子の下面の面粗度Raが0.01μ
m以上である構成(請求項3の発明)に対して、特に有
効である。また、請求項4の発明のように、前記電極の
厚み寸法は5μm以上あることが好ましい構成である。
【0013】請求項5の発明によれば、前記半導体素子
の上面に形成された電極の厚み寸法と、前記半導体素子
の下面に形成された電極の厚み寸法がほぼ等しくなるよ
うに構成したので、半導体装置の製造工程において、ウ
エハの反りを低減することができ、ウエハの取扱性を向
上させることができる。
【0014】
【発明の実施の形態】以下、本発明の第1の実施例につ
いて、図1ないし図8を参照しながら説明する。まず、
図3は、本実施例の半導体装置11の全体構成を概略的
に示す縦断面図である。この図3に示すように、本実施
例の半導体装置11は、半導体チップ(半導体素子)1
2、下側ヒートシンク(放熱板)13と、上側ヒートシ
ンク14と、ヒートシンクブロック15とを備えて構成
されている。
【0015】上記半導体チップ12は、例えばIGBT
やサイリスタ等のパワー半導体素子から構成されてい
る。半導体チップ12の形状は、本実施例の場合、図4
(a)に示すように、例えば矩形状の薄板状である。ま
た、下側ヒートシンク13、上側ヒートシンク14及び
ヒートシンクブロック15は、例えばCuやAl等の熱
伝導性及び電気伝導性の高い金属で構成されている。そ
して、ヒートシンクブロック15は、図4(a)に示す
ように、半導体チップ12よりも1回り小さい程度の大
きさの矩形状の板材である。
【0016】また、下側ヒートシンク13は、図4
(a)に示すように、全体として例えばほぼ長方形状の
板材であり、端子部13aが後方へ向けて延びるように
突設されている。更に、上側ヒートシンク14は、図4
(d)に示すように、全体として例えばほぼ長方形状の
板材で構成されており、端子部14aが後方へ向けて延
びるように突設されている。
【0017】そして、上記構成の場合、図3に示すよう
に、半導体チップ12は、下側ヒートシンク13の上に
接合部材である例えば半田16を介して接合されてい
る。そして、ヒートシンクブロック15は、半導体チッ
プ12の上に接合部材である例えば半田16を介して接
合されている。更に、上側ヒートシンク14は、ヒート
シンクブロック15の上に接合部材である例えば半田1
6を介して接合されている。尚、上記各半田16の層の
厚み寸法は、例えば100〜200μm程度となるよう
に構成されている。
【0018】上記構成においては、半導体チップ12で
発生した熱は、その両面からヒートシンク13、14及
びヒートシンクブロック15を介して放熱される構成と
なっている。また、下側ヒートシンク13及び上側ヒー
トシンク14は、半導体チップ12の下面及び上面に設
けられた主電極(例えばコレクタ電極やエミッタ電極
等)に半田16を介して電気的にも接続されている。
【0019】ここで、半導体チップ12の上面の様子
を、図1に示す。この図1に示すように、半導体チップ
12の上面には、エミッタ電極(エミッタパッド)17
が設けられていると共に、複数例えば5個の制御端子用
電極(例えばゲート電極等)118が設けられている。
【0020】更に、半導体チップ12の上面の外周部に
は、矩形枠状をなす金属製の電極19が設けられてい
る。更にまた、半導体チップ12の下面の全面には、図
2に示すように、コレクタ電極20が設けられている。
上記各電極17、18、19、20は、例えばTi、A
l、Ni、Au、Cu等の金属製の膜であり、半導体チ
ップ12の表面に密着する特性(密着性)に優れている
と共に、半田付け性にも優れている。
【0021】そして、各電極17、18、19、20の
熱膨張係数は、半導体チップ12の熱膨張係数よりも大
きい。具体的には、Tiの熱膨張係数は11.8ppm
/℃、Alの熱膨張係数は23ppm/℃、Niの熱膨
張係数は13.4ppm/℃、Auの熱膨張係数は14
ppm/℃、Cuの熱膨張係数は17ppm/℃であ
る。これに対して、Siの熱膨張係数は3〜4ppm/
℃である。尚、上記各電極17、18、19、20は、
スパッタやめっき等の方法で半導体チップ12に形成さ
れている。
【0022】また、本実施例の場合、半導体チップ12
の上面側の電極17、18、19の厚み寸法と、半導体
チップ12の下面側の電極20の厚み寸法とが、ほぼ等
しくなるように構成されている。尚、両者の厚み寸法が
異なるように構成しても良い。更に、半導体チップ12
の上面の外周部の電極19に、ガードリングとしての機
能を持たせるように構成することが好ましい。
【0023】そして、本実施例においては、上記したよ
うに、半導体チップ12の上面及び下面に電極17、1
8、19、20を設けたので、半導体チップ12に圧縮
応力が残留する。これは、電極17、18、19、20
の熱膨張係数が、半導体チップ12の熱膨張係数よりも
大きいためである。即ち、半導体チップ12に電極1
7、18、19、20を形成するときは、半導体チップ
12及び電極17、18、19、20は高温状態(例え
ばスパッタを実行する場合、例えば150℃程度の温度
状態)となる。
【0024】この高温状態から温度が低下していくと、
図5(a)に示すように、電極17、18、19、20
の方が、半導体チップ12よりも大きく収縮する。この
ため、半導体チップ12及び電極17、18、19、2
0が室温状態となると、電極17、18、19、20の
金属膜の収縮力により半導体チップ12は本来の大きさ
(図5(b)中の破線参照)よりも圧縮され、半導体チ
ップ12に圧縮応力が残留するのである。この場合、電
極17、18、19、20の金属膜の厚み寸法を大きく
するほど、残留圧縮応力が大きくなることがわかってい
る。
【0025】ここで、半導体チップ12の厚み寸法を例
えば250μmとし、例えば150℃において、半導体
チップ12の上面に厚み寸法が例えば5μmのAlの電
極17、18、19をスパッタで形成し、半導体チップ
12の下面に厚み寸法が例えば20μmのCuの電極2
0をスパッタで形成した場合、半導体チップ12に残留
する圧縮応力が37MPaとなることを、本発明者は試
作や実験等で確認している。尚、スパッタを実行すると
きの温度は、上記150℃よりも高く設定しても良い
し、低く設定しても良い。
【0026】また、半導体チップ12の上面のエミッタ
電極17は、図3に示すように、半田16を介してヒー
トシンクブロック15ひいては上側ヒートシンク14に
接続されている。また、制御端子用電極(ゲート電極
等)18は、リードフレーム21にワイヤー22を介し
てワイヤーボンディングされている。更に、半導体チッ
プ12の下面のコレクタ電極20は、半田16を介して
下側ヒートシンク13に接続されている。
【0027】一方、下側ヒートシンク13の端子部13
aと、上側ヒートシンク14の端子部14aは、互いの
位置がずれるように、即ち、対向しないように構成され
ている。上記構成の場合、下側ヒートシンク13の上面
と上側ヒートシンク14の下面との間の距離は、例えば
1〜2mm程度になるように構成されている。
【0028】そして、図3に示すように、一対のヒート
シンク13、14の隙間、並びに、半導体チップ12及
びヒートシンクブロック15の周囲部分には、樹脂(例
えばエポキシ樹脂等)23がモールド(充填封止)され
ている。また、ヒートシンク13、14の表面、並び
に、半導体チップ12及びヒートシンクブロック15の
周囲部分(端面部)には、図示しないポリアミド樹脂が
塗布されている。このポリアミド樹脂は、モールド樹脂
23とヒートシンク13、14との密着力、モールド樹
脂23と半導体チップ12との密着力、並びに、モール
ド樹脂23とヒートシンクブロック15との密着力を強
化するためのものである。
【0029】尚、半導体チップ12の制御端子用電極1
8等にワイヤーボンディングされたリードフレーム21
も、樹脂23によってモールドされている。尚、リード
フレーム21とワイヤー22の表面にも、ポリアミド樹
脂を塗布しておくことが好ましい。
【0030】次に、上記した構成の半導体装置11の製
造方法(即ち、製造工程)について、図4を参照して簡
単に説明する。まず、図4(a)及び(b)に示すよう
に、下側ヒートシンク13の上面に、半導体チップ12
とヒートシンクブロック15を半田付けする工程を実行
する。この場合、下側ヒートシンク13の上面に半田箔
24を介して半導体チップ12を載せると共に、このチ
ップ12の上に半田箔24を介してヒートシンクブロッ
ク15を載せる。この後、加熱装置(リフロー装置)に
よって上記半田箔24、24を溶融させてから、硬化さ
せる。
【0031】続いて、図4(c)に示すように、チップ
12の制御端子用電極(例えばゲート電極等)18とリ
ードフレーム21(図4にては2個のみ図示)とをワイ
ヤーボンディングする工程を実行する。次いで、図4
(d)及び(e)に示すように、ヒートシンクブロック
15の上に上側ヒートシンク14を半田付けする工程を
実行する。この場合、図4(d)に示すように、ヒート
シンクブロック15の上に半田箔24を介して上側ヒー
トシンク14を載せる。そして、加熱装置によって上記
半田箔24を溶融させてから、硬化させる。
【0032】このとき、上側ヒートシンク14の上に例
えば重り25等を載置することにより、上側ヒートシン
ク14を下方へ向けて加圧するように構成されている。
これと共に、上側ヒートシンク14と下側ヒートシンク
13との間に、スペーサ治具(図示しない)を取り付け
ることにより、上側ヒートシンク14と下側ヒートシン
ク13との間の距離を予め決められた設定距離に保持す
るように構成されている。
【0033】尚、半田箔24が溶融する前の状態では、
上側ヒートシンク14と下側ヒートシンク13との距離
は、スペーサ治具の設定距離よりも大きくなるように構
成されている。そして、半田箔24が溶融すると、重り
25等の加圧力により、溶融した半田層の部分が薄くな
り、上側ヒートシンク14と下側ヒートシンク13との
距離がスペーサ治具の設定距離と等しくなる。このと
き、半田層は、適度な薄さまで薄くなるように構成され
ている。そして、溶融した半田層が硬化すれば、半導体
チップ12とヒートシンク13、14とヒートシンクブ
ロック15の接合及び電気的接続が完了する。
【0034】次いで、ポリアミド樹脂を、一対のヒート
シンク13、14の表面、並びに、半導体チップ12及
びヒートシンクブロック15の周囲部分等に塗布する工
程を実行する。この場合、ポリアミド樹脂を塗布する具
体的方法としては、ポリアミド樹脂塗布用のディスペン
サのノズルからポリアミド樹脂を滴下したり噴霧したり
する塗布方法や、ディッピング(浸漬)塗布方法等を使
用すれば良い。尚、ワイヤー22やリードフレーム21
の表面にも、ポリアミド樹脂を塗布しておくことが好ま
しい。
【0035】この後、上記塗布したポリアミド樹脂が乾
燥したら、図3に示すように、ヒートシンク13、14
の隙間、並びに、半導体チップ12及びヒートシンクブ
ロック15の周囲部分等を、樹脂23でモールドする工
程を実行する。この場合、上述したように半田付けし且
つポリアミド樹脂を塗布したヒートシンク13、14、
半導体チップ12及びヒートシンクブロック15等の構
成を、図示しない成形型の内部に収容すると共に、樹脂
23を注入(充填)する。これにより、一対のヒートシ
ンク13、14の隙間、並びに、チップ12及びヒート
シンクブロック15の周囲部分等に、樹脂23が充填さ
れる。そして、上記樹脂23が硬化した後、成形型内か
ら半導体装置11を取り出せば、半導体装置11が完成
する。
【0036】このような構成の本実施例においては、半
導体チップ12の上面及び下面に金属製の電極17、1
8、19、20を形成したので、これら電極17、1
8、19、20の熱膨張係数が半導体チップ12の熱膨
張係数よりも大きいことから、半導体チップ12に圧縮
応力が残留するようになる。そして、半導体チップ12
に残留圧縮応力がある状態で、半導体チップ12に引っ
張り応力が作用したとすると、上記残留圧縮応力と引っ
張り応力が相殺することから、半導体チップ12が耐え
られる引っ張り応力が上記残留圧縮応力の分だけ強くな
る。
【0037】このため、半導体チップ12の引っ張り応
力に対する強度が、実質的に(即ち、見かけ上)増すこ
とになる。従って、半導体装置11の製造工程におい
て、半導体チップ12にかかる引っ張り応力を低減する
ことができ、半導体チップ12にクラックや割れが発生
することを防止できる。以下、残留圧縮応力と引っ張り
応力との関係を、図6を参照しながら、具体的に説明す
る。
【0038】図6において、縦軸は半導体チップ12に
発生する応力(または半導体チップ12に作用する応
力)を示しており、プラス方向は引っ張り応力であるこ
とを示し、マイナス方向は圧縮応力であることを示して
いる。さて、半導体チップ12の引っ張り応力に対する
強度は、一般的に100MPa程度であるから、残留圧
縮応力がない従来構成の半導体チップは、図6におい
て、矢印Aで表すことができる。
【0039】これに対して、残留圧縮応力が例えば37
MPa(−37MPa)存在する本実施例の半導体チッ
プ12は、図6において、矢印Bで表すことができる。
この本実施例の半導体チップ12の実質的な引っ張り応
力強度(見かけの引っ張り応力強度)は、(100+3
7)MPaとなり、従来構成のものより、かなり大きく
なる。また、上記残留圧縮応力が例えば37MPa存在
する本実施例の半導体チップ12は、前述したようにし
て、半導体チップ12の厚み寸法を例えば250μmと
し、例えば150℃において、半導体チップ12の上面
に例えば5μmのAlの電極17、18、19をスパッ
タで形成し、半導体チップ12の下面に厚み寸法が例え
ば20μmのCuの電極20をスパッタで形成した半導
体チップである。
【0040】尚、半導体チップ12の圧縮応力に対する
強度は、一般的に500MPa程度であるから、上記残
留圧縮応力が37MPaの半導体チップ12は、圧縮応
力の限界強度にほど遠いことから、上記残留圧縮応力が
存在しても実用上何の問題もない。更に、半導体チップ
12の残留圧縮応力は、低温になるほど大きくなる傾向
にあるが、室温の残留圧縮応力が37MPaの半導体チ
ップ12は、最低の製品環境温度である例えば−40℃
になったときに、その残留圧縮応力が57MPa程度に
なるが、この値は圧縮応力の限界強度にほど遠いことか
ら、上記残留圧縮応力が存在しても実用上何の問題もな
い。
【0041】また、上記実施例においては、半導体チッ
プ12の上面及び下面に電極17、18、19、20を
形成したので、温度変化に応じて半導体チップ12が膨
張または収縮する場合に、電極17、18、19、20
の熱膨張係数に応じた膨張または収縮が半導体チップ1
2に加わることになる。このため、半導体チップ12全
体(電極17、18、19、20を含めた複合系)とし
ての実質的な(見かけ上の)熱膨張係数は、大きくな
り、電極17、18、19、20の熱膨張係数、ひいて
は、ヒートシンク13、14、15の熱膨張係数に近付
くことになる。
【0042】具体的には、上述した残留圧縮応力が37
MPa存在する半導体チップ12の場合、熱膨張係数が
4.2ppm/℃から5.8ppm/℃へと大きくな
る。この結果、半導体チップ12とヒートシンク13、
14、15とを接合する半田16に加わるせん断応力
(即ち、半田接合の塑性(せん断)歪み)が低減するこ
とから、信頼性を向上でき、寿命を長くすることができ
る。
【0043】一方、ウエハをダイシングして個々のチッ
プに切断分離する場合に、チップのダイシング面やチッ
プのエッジに傷が付いたり、割れたりする表面欠陥が発
生することがある。これに対して、上記実施例によれ
ば、半導体チップ12の上面のうちの外周部に金属製の
電極19を形成したので、半導体チップ12の外周部の
強度が増すことから、上記表面欠陥の発生を極力防止す
ることができる。即ち、ダイシング時のチッピングを抑
制することができる。
【0044】また、上記実施例においては、半導体チッ
プ12の上面側の電極17、18、19の厚み寸法と、
半導体チップ12の下面側の電極20の厚み寸法とを、
ほぼ等しくするように構成した。このため、図7及び図
8に示すように、ウエハ26に多数の半導体チップ12
を製造するときに、ウエハ26の上面及び下面に形成す
る電極の厚み寸法がほぼ等しくなる。従って、ウエハ2
6の反りを低減することができ、半導体プロセスにおけ
るウエハ26の取扱性を向上させることができる。
【0045】尚、上記実施例においては、半導体チップ
12の下面の面粗度Raを例えば0.01μmとした
が、面粗度Raを0.01μm以上としても良い。この
場合、面粗度Raを大きくすると、チップ12が熱応力
等によって割れ易くなるので、半導体チップ12の上面
及び下面に電極17、18、19、20を設けることに
よる有効性が高くなる。
【0046】図9は、本発明の第2の実施例を示すもの
である。尚、第1の実施例と同一構成には、同一符号を
付している。この第2の実施例では、図9に示すよう
に、各電極17、19、20を、半導体チップ12と密
着性の良い金属からなる下地電極17a、19a、20
aと、この下地電極17a、19a、20aの上に半田
27を介して接合された金属製の上部電極17b、19
b、20bとから構成したものである。また、制御端子
用電極18についても、図示していないが、同様にして
下地電極と上部電極とから構成している。
【0047】この構成の場合、下地電極17a、19
a、20aは、例えばTiやTiN等の金属で構成され
ており、半導体チップ12の上面または下面にスパッタ
やめっき等によって成膜されている。そして、上部電極
17b、19b、20bは、例えばCuやAlやNi等
の金属箔(半田付け可能な金属箔)で構成されており、
この金属箔を上記下地電極17a、19a、20aの上
に半田27付けしている。尚、半田27としては、Au
−Sn系やSn−Sb系等の半田材を使用している。
【0048】上述した以外の第2の実施例の構成は、第
1の実施例の構成と同じ構成となっている。従って、第
2の実施例においても、第1の実施例とほぼ同じ作用効
果を得ることができる。特に、第2の実施例によれば、
電極17、19、20を、半導体チップ12と密着性の
良い金属からなる下地電極17a、19a、20aと、
この下地電極17a、19a、20aの上に形成された
金属製の上部電極17b、19b、20bとから構成し
たので、電極17、19、20を半導体チップ12に強
く固着することができると共に、電極17、19、20
の高さ寸法(電極膜の厚み寸法)を容易に調節すること
ができる。
【0049】尚、上記第2の実施例では、下地電極17
a、19a、20aの上に上部電極17b、19b、2
0bを半田接合するように構成したが、他のろう付け方
法で接合するように構成しても良い。
【0050】また、上記各実施例では、半導体チップ1
2を一対のヒートシンク13、14で挟む構成に適用し
たが、これに限られるものではなく、1個のヒートシン
クの上面に半導体チップを載置して半田接合し、全体を
樹脂モールドする構成に適用しても良い。
【0051】更に、上記各実施例においては、半導体チ
ップ12としてIGBTに適用したが、これに限られる
ものではなく、例えばMOSFETや他の半導体素子に
適用しても良い。MOSFETに適用した構成において
は、エミッタ電極14はソース電極となり、コレクタ電
極はドレイン電極となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す半導体チップの上
面図
【図2】半導体チップの縦断面図
【図3】半導体装置の縦断面図
【図4】半導体装置の製造工程を示す図
【図5】熱膨張係数の相違で半導体チップに圧縮応力が
発生する様子を説明する図
【図6】半導体チップに発生する圧縮応力と引っ張り応
力との関係を説明する図
【図7】ウエハの上面図
【図8】ウエハの部分縦断面図
【図9】本発明の第2の実施例を示す図2相当図
【図10】従来構成を示すものであり、半導体装置の製
造工程を示す図
【図11】半導体チップに作用する応力を示す図
【図12】半導体チップに水平クラックが発生する様子
を示す図
【図13】半導体チップに発生する圧縮応力と引張り応
力とを説明する図
【符号の説明】
11は半導体装置、12は半導体チップ(半導体素
子)、13は下側ヒートシンク(放熱板)、14は上側
ヒートシンク、15はヒートシンクブロック、16は半
田、17はエミッタ電極、18は制御端子用電極、19
は電極、20はコレクタ電極、23は樹脂、24は半田
箔、26はウエハ、27は半田を示す。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 放熱板の上に半導体素子を半田付けして
    成る半導体装置において、 前記半導体素子の上面のうちの少なくとも外周部に金属
    製の電極を形成したことを特徴とする半導体装置。
  2. 【請求項2】 前記電極は、前記半導体素子と密着性の
    良い金属からなる下地電極と、この下地電極の上に形成
    された金属製の上部電極とから構成されていることを特
    徴とする請求項1記載の半導体装置。
  3. 【請求項3】 前記半導体素子の下面の面粗度Raが
    0.01μm以上であることを特徴とする請求項1また
    は2記載の半導体装置。
  4. 【請求項4】 前記電極の厚み寸法が5μm以上である
    ことを特徴とする請求項1ないし3のいずれかに記載の
    半導体装置。
  5. 【請求項5】 前記半導体素子の上面に形成された電極
    の厚み寸法と、前記半導体素子の下面に形成された電極
    の厚み寸法がほぼ等しくなるように構成したことを特徴
    とする請求項1ないし4のいずれかに記載の半導体装
    置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042754A (ja) * 2005-08-01 2007-02-15 Nichicon Corp パワーモジュール
US7755187B2 (en) 2006-06-05 2010-07-13 Denso Corporation Load driving device
JP2011193007A (ja) * 2011-04-21 2011-09-29 Fuji Electric Co Ltd 半導体チップおよびこれを用いた半導体装置
JP2013135100A (ja) * 2011-12-27 2013-07-08 Toyota Motor Corp 半導体装置の製造方法
JP2018061053A (ja) * 2015-04-06 2018-04-12 三菱電機株式会社 半導体素子及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007042754A (ja) * 2005-08-01 2007-02-15 Nichicon Corp パワーモジュール
JP4555187B2 (ja) * 2005-08-01 2010-09-29 ニチコン株式会社 パワーモジュールおよびその製造方法
US7755187B2 (en) 2006-06-05 2010-07-13 Denso Corporation Load driving device
US8102047B2 (en) 2006-06-05 2012-01-24 Denso Corporation Load driving device
JP2011193007A (ja) * 2011-04-21 2011-09-29 Fuji Electric Co Ltd 半導体チップおよびこれを用いた半導体装置
JP2013135100A (ja) * 2011-12-27 2013-07-08 Toyota Motor Corp 半導体装置の製造方法
JP2018061053A (ja) * 2015-04-06 2018-04-12 三菱電機株式会社 半導体素子及びその製造方法

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