JPWO2002082540A1 - 半導体装置及びその製造方法及び半導体基板 - Google Patents
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Abstract
Description
本発明は半導体装置及びその製造方法及び半導体基板に係り、特に複数の半導体チップを同一パッケージ内に配設するMCP(マルチチップパッケージ)構造の半導体装置及びその製造方法及びこれに用いる半導体基板に関する。
近年の電子機器・装置の小型化に伴い、半導体装置に対する小型化及び実装密度の向上への要求は増大する傾向にある。この要求に応える手段として、複数の半導体チップを同一パッケージ内に配設するMCP構造の半導体装置が注目されている。
一方において、半導体装置に対する低コスト化の要望も高く、これを実現するためには、高い歩留りを持って半導体装置を製造する必要がある。更に、半導体装置には、高い信頼性も要求されている。
よって、上記の各要求を満足しうる半導体装置の実現が望まれている。
背景技術
上記のように、電子機器の小型化に伴い、半導体装置の小型化に対する要求は著しく、従来のリードフレームを用いた半導体装置から、インターポーザ上に半導体チップを搭載し、ワイヤーボンディング法等を用いて半導体チップとインターポーザを接続し、外部接続端子としての半田ボールをインターポーザの下に設けることにより、パッケージサイズをリードフレームタイプよりも大幅に縮小したCSP(チップサイズパッケージ)構造の半導体装置が主流となってきている。更に、CSPは、実装密度を向上させるために、1パッケージ内に複数の半導体素子を積み重ねて構成するMCP構造を採ることにより、更なる小型化を図ることができる。
従来、この種の半導体装置としては、▲1▼特開平4−7867号公報に開示されたものがある。同公報に開示された半導体装置は、携帯機器などに搭載される複数の半導体チップ(例えば、DRAM)を積層的に同一パッケージ内にMCP技術により搭載し、これにより実装面積の小面積化を図る構成とされている。
また、他の従来の半導体装置としては、▲2▼特開平11−145403号公報に開示されたものがある。同公報に開示された半導体装置は、異なる機能を有する複数の半導体機能領域(例えば、ロジックLSI領域とDRAM領域)を同一ウエハプロセスで製造し、これを平面的に同一の半導体装置内に1チップとして搭載し、これにより実装面積の小面積化を図る構成とされている。また、半導体チップは、異種の半導体領域を並べて配置しており、各異種半導体領域を画成するスクライブラインには配線を通し、これにより各異種半導体領域を電気的に接続する構成としている。更に、異種半導体領域は、ウエハ上で上下左右のどちらへでも領域単位で切断可能であり、スクライブの切断位置を変えることで歩留りの向上を図ることができる構成となっている。
また、他の従来の半導体装置としては、▲3▼特開平11−354714号公報に開示されたものがある。同公報に開示された半導体装置は、異なる機能を有する複数の半導体チップを積層的に同一パッケージ内にMCP技術により搭載し、これにより実装面積の小面積化を図る構成とされている。
しかしながら、上記した各従来技術では、次に述べるような問題点があった。
(a)▲1▼の半導体装置では、同一機能を有した半導体チップ(メモリチップ)を1パッケージ化しただけの構成であるため、この各半導体チップを制御するための制御用LSIは上記半導体装置の外部に別個に設ける必要がある。このため、制御用LSIと上記半導体装置との間の配線長が長くなり、制御用LSIの制御信号に遅延や減衰が発生するという問題点があった。
(b)上記した▲2▼の半導体装置では、同一プロセスで異機能の半導体領域を製造するため、一方の領域形成には不要であるプロセスであっても、他方の領域形成に必要な場合には行なう必要が生じる。即ち、例えばロジックLSI領域とDRAM領域のものを1パッケージ化する場合、DRAM領域形成にはセル形成プロセスが必要であるが、ロジックLSI領域の形成にはセルの形成は不要である。よって、ロジックLSIとDRAMを別個に形成する構成に比べ、▲2▼の半導体装置ではスループットが低下してしまうという問題点がある。
また、スクライブで上下左右のどちらにも切断位置を変えられるのはよいが、そのスクライブラインに配線が形成されているため、切断したときに配線の切断部が露出してしまい、この部分に腐食等が発生して信頼性が低下してしまう。
(c)上記した▲3▼の半導体装置では、複数の半導体チップ間の信号を接続する場合、一度リードフレームを介して接続する必要がある。このため、信号のインダクタンス,キャパシタンスが大きくなり、信号の遅延やノイズが発生するおそれがあり、また組み立ても煩雑になるという問題点がある。
一方、携帯機器等の小型化電子機器に要求される実装面積削減において、従来のMCP技術やワンチップ化技術においては、次のような問題点がある。
(d)単純に複数の半導体チップを同一パッケージ内にワンパッケージ化すると、MCP全体としての電力は各半導体チップの総和となるため、ジャンクション温度が上昇してしまい、動作速度が遅くなってしまう。例えば、半導体チップがDRAMであった場合にはデータ保持時間が短くなったり、またチップ内に形成されたトランジスタの耐圧が悪化する等の問題点があった。
(e)複数の半導体チップを積層でワンパッケージ化する場合、端子位置に制約が生じ(例えば、ワイヤーボンディング性から端子をチップの端部に配設する等)る。このため、当該半導体チップをMCP構造とは異なる半導体装置(例えば、リードオンチップ構造の半導体装置)に単体で使用しようとした場合、上記の端子位置の制約により、半導体装置への搭載が困難になる場合が生じる。
(f)例えば、半導体チップとして32MDRAMを2チップで64Mの記憶容量を実現していたものを、ワンチップ化で64MDRAMを実現しようとした場合、プロセス歩留りが低いときには、32MDRAMの半導体チップの歩留りに対し、64MDRAMの歩留りは低下してしまうという問題点がある。
(g)MCPにおいて、内部で複数の半導体チップを接続する場合、その内のある半導体チップの信号がMCP内部のみで閉じてしまうと、当該半導体チップからの情報(例えば、当該半導体チップのチップコード情報等)がMCPの外部から読み出せなくなってしまう。
(h)複数の半導体チップをワンパッケージ化する場合、各々の半導体チップの試験はウエハ状態で実施する。このため、各半導体チップの端子に対する試験用プローブの当接回数が増加して端子ダメージが大きくなる。これにより、組み立て時において、端子にワイヤーをボンディングしようとしても、ボンディング強度が低下してしまい、MCPの信頼性が低下してしまうという問題点があった。
(i)複数の半導体チップをワンパッケージ化する場合、端子数が増加することにより端子間ピッチが狭くなる。このため、ワイヤーボンディング時に隣接するワイヤー間でショートする可能性が高くなり、MCPの信頼性が低下してしまう。
(j)複数の半導体チップを積層する場合、各半導体チップのチップサイズが大きく異なると、各半導体チップ間に配設されるボンディングワイヤーが長くなり過ぎて組み立てできなくなるおそれがある。このため、積層される半導体チップの何れかに無駄な領域を形成し、チップサイズを合わせることが行なわれているが、この構成ではMCPのコストが上昇してしまう。
(k)複数の半導体チップをワンパッケージ化すると、各々の半導体チップを外部から制御できる信号がすくなくなるため、テストモード等の複雑な制御が行ない難くなる。特に、MCPをバーンインする場合には、各々の半導体チップに適した条件のバーンイン試験を実施する必要があるが、これを実現するには半導体チップ毎に試験制御条件を設定する必要が生じ、テストモード等の複雑な制御が更に困難となる。
(l)複数の半導体チップをワンパッケージ化する場合、レーザヒューズ窓が設けられている半導体チップが下層に位置すると、積層時に上層に位置する半導体チップによりレーザヒューズ窓が塞がれてしまう。このため、上層に位置する半導体チップとレーザヒューズ窓との間に空隙が発生し、加熱時等にこの空隙内の空気が膨張してクラック等が発生するおそれがあり、MCPの信頼性が低下してしまう。
(m)メモリとロジックをワンチップ化したシステムLSIを製造しようとした場合、ロジックとメモリでは製造プロセスが異なり、製造工程が増加して生産性及びコストの面で不利となる。また、大容量のメモリをシステムLSIに組み込もうとした場合、チップサイズが大きくなり小型化に反すると共に、ウエハの歩留り及び有効数の減少からコスト高になるという問題点がある。更に、システムLSIは、メモリ単体及びロジック単体の設計に比べ、膨大な開発時間とコストを必要としてしまう。
発明の開示
本発明は、上述した従来技術の問題点を解決する、改良された有用な半導体装置及びその製造方法及び半導体基板を提供することを総括的な目的としている。
本発明のより詳細な目的は、複数の半導体チップを同一パッケージ内に積層するMCP構造の半導体装置において、性能向上、コスト削減、及び歩留りの向上を実現することを目的とする。
この目的を達成するため、本発明は、第1機能を備えた第1の半導体チップと、第2機能を備えた第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、前記第1の半導体チップは切断されていないスクライブラインを有することを特徴とするものである。
本発明では、第1の半導体チップは切断されていないスクライブラインを有する構成とされている。即ち、第1の半導体チップは、2つの機能チップが接合され一体化した構成とされている。このため、分離された2個の半導体チップを搭載する構成に比べ、ウエハから第1の半導体チップを切り出す際のダイシング(切断)回数を低減でき、ダイシング処理の効率の向上及びダイシングソーの長寿命化を図ることができる。
また、同一パッケージ内に分離された2個の機能チップを別個に搭載する構成とすると、第2の半導体チップも加えて3個の半導体チップをパッケージ内に搭載する処理が必要となるが、本発明によれば、2個の半導体チップの配設処理で済むため、半導体装置の製造工程を簡単化することができる。更に、3個の半導体チップを積層する構成に比べ、半導体装置の薄型化を図ることができる。
また本発明は、上記半導体装置において、前記第1の半導体チップと前記第2の半導体チップとを前記パッケージ内に積層し、かつ、前記第1の半導体チップと前記第2の半導体チップの内、大きな面積を有する半導体チップを積層方向に対する下層に配置したことを特徴とするものである。
本発明によれば、積層された状態において、第1の半導体チップの端子形成領域及び第2の半導体チップに形成された端子領域を確実に露出させることができ、第1の半導体チップに形成された端子及び第2の半導体チップに形成された端子に確実にワイヤー等の配線を接続することができる。
また本発明は、上記半導体装置において、前記第1機能と第2機能を異なる機能としたことを特徴とするものである。
本発明によれば、高機能を有する半導体装置を歩留りよく、低コストで、かつ短期間で開発・製造することができる。即ち、例えば第1機能をロジックとし、第2機能をメモリとした場合を想定すると、ロジック回路及びメモリ回路をワンチップ化したシステムLSIに比べ、これと同等の機能を有する半導体装置を歩留りよく、低コストで、かつ短期間で開発・製造することが可能となる。
また本発明は、上記半導体装置において、前記第1の半導体チップをメモリチップとし、かつスクライブラインで画成された第1の機能チップと第2の機能チップを同一構成としたことを特徴とするものである。
本発明によれば、メモリチップである第1の半導体チップをスクライブラインで画成された第1の機能チップと第2の機能チップとにより構成し、この第1の機能チップと第2の機能チップを同一構成としたため、例えば第1の半導体チップに64Mbitの記憶容量を持たせたい場合、第1及び第2の機能チップの記憶容量をそれぞれ32Mbitとすることにより所望の記憶容量を実現することができる。
これにより、プロセス的な実力が低いライン(古い工場のライン等)では64Mbitの半導体チップを製造する場合に比べ、スクライブラインをダイシングして32Mbitの半導体チップを製造する方が歩留りは向上する。また、プロセス的な実力の高いライン(新しい工場のライン)では、スクライブをダイシングせず製造することでアセンブリコストなどを低減できる。よって、本発明によれば、プロセス的実力の異なる複数の工場で製造したとしても、第1の半導体チップの製造歩留りを向上させアセンブリコストを低減させることができる。
また本発明は、上記半導体装置において、前記第1の半導体装置をメモリチップとすると共に、前記第2の半導体チップをロジックチップとし、かつ、前記ロジックチップと外部接続端子との間には電源配線と信号配線を配設し、前記メモリチップと前記外部接続端子との間には電源配線のみを配設し、前記メモリチップと前記ロジックチップとの間には信号配線のみを配設したことを特徴とするものである。
本発明によれば、電源配線を除き、メモリチップから引き出される全ての信号配線はロジックチップに接続される。これにより、メモリチップは外部からではなくロジックチップにより直接制御されることとなり、また信号配線の長さも短くすることができるため、メモリチップの動作速度を速めることができ、かつ配線容量も小さくなるので、消費電流も削減することができる。
また、上記の目的を達成するために、本発明は、外部接続端子を有する支持基板と、該支持基板上に積層配置された複数の半導体チップと、該複数の半導体チップを封止するパッケージとを具備する半導体装置であって、前記複数の半導体チップから引き出される配線の内、前記外部接続端子に接続されない配線は、各半導体チップ間で直接接続されていることを特徴とするものである。
本発明によれば、複数の半導体チップから引き出される外部接続端子に接続されない配線を、各半導体チップ間で直接接続したことにより、インターポーザ(例えば、リードフレーム等)を介して各半導体チップ間を接続する構成に比べ、寄生インダクタンスや容量が低減されるため、配線における信号の減衰及び遅延の発生を抑制し、かつ消費電流を削減することができる。また、減衰を考慮して信号の出力を高める必要がなくなるため、ジャンクション温度を下げることができ、これにより信号速度の高速化及びチップ上に形成されるトランジスタの耐圧向上を図ることができる。
また本発明は、上記半導体装置において、前記複数の半導体チップの内、一の半導体チップをメモリチップとすると共に該メモリチップに積層される他の半導体チップをロジックチップとし、かつ、前記ロジックチップと外部接続端子との間には電源配線と信号配線を配設し、前記メモリチップと前記外部接続端子との間には電源配線のみを配設し、前記メモリチップと前記ロジックチップとの間には信号配線のみを配設したことを特徴とするものである。
本発明によれば、電源配線を除き、メモリチップから引き出される全ての信号配線はロジックチップに接続される。これにより、メモリチップは外部からではなくロジックチップにより直接制御されることとなり、また信号配線の長さも短くすることができるため、メモリチップの動作速度を速めることができ、かつ配線容量も小さくなるので、消費電流も削減することができる。
また、上記の目的を達成するために、本発明は、半導体チップとして機能する第1の機能チップと、半導体チップとして機能すると共に前記第1の機能チップに対し隣接配置される第2の機能チップと、前記第1の機能チップ及び第2の機能チップをそれぞれ画成するスクライブラインとを具備する半導体基板であって、前記第1の機能チップと前記第2の機能チップの配置は、切断処理する前記スクライブラインの選定により、前記第1の機能チップ単体のみの切り出し、または前記第2の機能チップのみの切り出し、または前記第1の機能チップと第2の機能チップを組み合わせた領域での切り出しが可能な配置とされていることを特徴とするものである。
本発明によれば、切断処理するスクライブラインを適宜選定し、第1の機能チップ単体のみの切り出した場合には、第1の機能チップ単体を搭載した半導体装置を実現できる。また、第2の機能チップのみのを切り出した場合には、第2の機能チップ単体を搭載した半導体装置を実現できる。
また、第1の機能チップと第2の機能チップを組み合わせた領域で切り出した場合には、第1及び第2の機能チップを搭載した半導体装置を実現できる。更に、第1の機能チップと第2の機能チップを切り出す際、各機能チップの向きも考慮して切断することにより、異なる向きで第1及び第2の機能チップを搭載した半導体装置を実現することができる。このように、切断処理するスクライブラインを適宜選定することにより、種々の形態の半導体装置を製造することが可能となる。
また本発明は、上記半導体基板において、前記スクライブラインの配設位置には、隣接する機能チップ間を接続する配線を形成しない構成としたことを特徴とするものである。
本発明では、スクライブラインの配設位置に配線が形成されていないため、スクライブラインで半導体基板を切断しても、切断面に配線は現れない。よって、耐湿性の向上を図れると共に、配線に腐食が発生することを防止でき、半導体基板を切断することにより製造される半導体チップの信頼性を向上させることができる。
また本発明は、上記半導体基板において、前記スクライブラインの内、切断されないスクライブラインの幅を、切断されるスクライブラインの幅に比べて狭く設定したことを特徴とするものである。
本発明によれば、切断されないスクライブライン(即ち、半導体チップに残るスクライブライン)の幅が狭くなるため、半導体基板にいわゆるデットスペースが形成されることを抑制でき、1枚の半導体基板に形成される機能チップの数を増大することができる。
また、上記の目的を達成するために、本発明は、第1機能を備えた第1の半導体チップと、第2機能を備えた第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、前記第1の半導体チップは切断されていないスクライブラインを有し,かつ該スクライブラインの配設位置には配線が設けられていないことを特徴とするものである。
本発明によれば、第1の半導体チップは切断されていないスクライブラインを有するため、第1の半導体チップは2つの機能チップが接合され一体化した構成とされている。このため、分離された2個の半導体チップを搭載する構成に比べ、ウエハから第1の半導体チップを切り出す際のダイシング(切断)回数を低減でき、ダイシング処理の効率の向上及びダイシングソーの長寿命化を図ることができる。
また、同一パッケージ内に分離された2個の機能チップを別個に搭載する構成とすると、第2の半導体チップも加えて3個の半導体チップをパッケージ内に搭載する処理が必要となるが、本発明によれば、2個の半導体チップの配設処理で済むため、半導体装置の製造工程を簡単化することができる。
また、スクライブラインの配設位置に配線が形成されていないため、第1の半導体チップにスクライブラインを形成しても、第1の半導体チップの耐湿性が劣化したり、スクライブラインに起因して内部配線に腐食が発生するようなことはない。
また、上記の目的を達成するために、本発明は、半導体チップとして機能する第1の機能チップと、半導体チップとして機能すると共に前記第1の機能チップに対し隣接配置される第2の機能チップと、前記第1の機能チップ及び第2の機能チップをそれぞれ画成するスクライブラインとを具備する半導体基板であって、前記第2の機能チップは、前記第1の機能チップを180度回転させた構成とされていることを特徴とするものである。
本発明によれば、半導体基板は第1の機能チップと第2の機能チップを隣接配置しており、かつ第2の機能チップは、第1の機能チップを180度回転させた構成とされているため、半導体基板から第1の機能チップと第2の機能チップの対を切り出す場合、切り出しの自由度を向上させることができる。
これにより、プロセス歩留りが低く半導体基板に不良チップが発生したとしても、この不良チップを避けつつ第1及び第2の機能チップの対を多数とることが可能となり、歩留りの向上を図ることができる。
また、上記の目的を達成するために、本発明は、第1の機能チップと第2の機能チップとが切断されていないスクライブラインを介して接合された構成の第1の半導体チップと、第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、前記第1の半導体チップを構成する第2の機能チップは、前記第1の機能チップを180度回転させた構成とされていることを特徴とするものである。
本発明によれば、第1の半導体チップを構成する第2の機能チップが第1の機能チップを180度回転させた構成とされているため、第2の半導体チップを搭載するときに方向性を無くすることができる。これにより、半導体装置の製造時において第2の半導体チップを搭載する際、一々その向きを確認する必要がなくなり、組み立て作業の簡単化を図ることができる。
また、上記の目的を達成するために、本発明は、外部接続端子を有する支持基板と、該支持基板上に積層配置された複数の半導体チップと、該複数の半導体チップを封止するパッケージとを具備し、前記複数の半導体チップから引き出される配線の内、前記外部接続端子に接続されない配線を各半導体チップ間で直接接続する構成とされた半導体装置であって、前記外部接続端子と接続される半導体チップの端子に第1静電保護回路を設けると共に、前記外部接続端子に接続されない配線が接続される一対の端子の内、一方の端子にのみ第2静電保護回路を設ける、もしくは前記一対の端子の両方に前記第2の静電保護回路を設けることを特徴とするものである。
本発明によれば、外部接続端子と接続される半導体チップの端子に第1静電保護回路を設けることにより、外部接続端子から静電気が入来しても、この静電気により半導体チップが損傷することを防止できる。
また、外部接続端子に接続されない配線が接続される一対の端子では、その内の一方の端子にのみ後述する第1静電保護回路より小さな第2静電保護回路を設ける、もしくは前記一対の端子の両方に前記第2の静電保護回路を設ける構成としたため、双方に第1静電保護回路を設ける構成に比べ、半導体装置の小型化を図ることができる。尚、試験時等において外部から電気的接触が行なわれるおそれがない端子については、静電保護回路を設ける必要はない。
また本発明は、上記半導体装置において、前記外部接続端子と接続される半導体チップの端子に設けられる第1静電保護回路の形状に比べ、前記外部接続端子に接続されない配線が接続される端子に設けられる第2静電保護回路の形状を小さく設定してなることを特徴とするものである。
本発明によれば、大なる静電気の入来が予想される外部接続端子と接続される半導体チップの端子に設けられる第1静電保護回路の形状を大きくして保護能力を向上させている。これに対し、外部接続端子に接続されない、換言すれば大なる静電気の入来のない配線が接続される端子に設けられる第2静電保護回路は、保護能力の低い小さな形状のものを用いている。
このように、入来が予想される静電気の強さに対応して静電保護回路の保護能力を選定することにより、静電気による半導体チップの損傷防止と、半導体チップの小型化を両立させることができる。
また、上記の目的を達成するために、本発明は、積層配置されると共に、外部と情報或いは電源の授受を行なう複数の端子を備えた半導体チップを設けて成る半導体装置であって、前記端子を少なくとも一例に列設すると共に、前記端子に試験プローブが接触する第1領域と、外部と情報或いは電源の授受を行なう配線が接続される第2領域とを設け、前記第1領域と前記第2領域が、前記端子を一列に列設した状態において、千鳥状に配置されるよう構成したことを特徴とするものである。
本発明によれば、端子に試験プローブが接触する第1領域と、配線が接続される第2領域とを設け、この第1領域と第2領域が千鳥状となるよう配置したことにより、端子上における試験プローブが接触する位置と、配線が接続される位置とを異なる位置とすることができる。
よって、試験用プローブの当接回数が増加して端子ダメージが大きくなっても、組み立て時において配設接続(ワイヤーボンディング)される位置はダメージが生じていないため、配線の接続強度を高めることができる。これにより、半導体装置の信頼性を向上させることができる。
また、第1領域と第2領域が千鳥状となるよう配置されることにより、配線が接続される第2領域の実質的な離間距離を広げることができる。これにより、第2領域に配線(ワイヤー)を配設した場合、隣接する配線間でショートが発生することを防止することができる。
また本発明は、上記半導体装置において、前記端子は、前記一列に配列された第1方向に対して延在する第1辺と、前記第1方向と垂直な第2方向に延在すると共に前記第1辺よりも長い第2辺とを有する形状とされていることを特徴とするものである。
本発明によれば、端子形状をその配列方向に対して垂直方向に長い辺を有する長方形形状としているため、端子上における試験プローブが接触する位置と配線が接続される位置とを分離しつつ、かつ端子間ピッチを狭ピッチ化することができる。
また本発明は、上記半導体装置の製造方法であって、前記第1領域に試験プローブを接触させることにより前記半導体チップの試験を行なう試験工程と、該試験工程の終了後に前記第2領域に外部と配線を接続する配線工程とを有することを特徴とするものである。
本発明によれば、試験工程において試験用プローブの当接により端子の第1領域にダメージが発生しても、配線工程では端子上の第1領域と異なる第2領域(ダメージが生じていない領域)に配設が接続されるため、配線を確実に端子に接続させることができる。
また、上記の目的を達成するために、本発明は、外部接続端子を有する支持基板上に積層配置された第1の半導体チップと第2の半導体チップとを設けてなり、該第1及び第2の半導体チップがひとつのパッケージに封止された構成の半導体装置において、前記第1の半導体チップをメモリチップとすると共に下層に配置し、かつ、前記第2の半導体チップをロジックチップとすると共に前記第1の半導体チップの上層に配置したことを特徴とするものである。
本発明によれば、ロジックチップである第2の半導体チップがメモリチップである第1の半導体チップの上層に配置されているため、外界より放射線(α線)が半導体装置に入射されても、ロジックチップが上層に存在するため、放射線(α線)はロジックチップで遮蔽されメモリチップに及ぶことを抑制することができる。このため、メモリチップにおいてソフトエラーが発生することを防止できる。
また、上記の目的を達成するために、本発明は、外部接続端子を有する支持基板上に積層配置されたメモリチップとロジックチップとを設けてなり、該メモリチップとロジックチップがひとつのパッケージに封止された構成の半導体装置であって、前記メモリチップにメモリチップ試験用の試験用端子を設け、該試験用端子を前記外部接続端子に直接接続した構成としたことを特徴とするものである。
通常メモリチップには試験時(例えば、バーンイン等)において自己診断を行なう試験用論理素子が設けられている。しかしながら、メモリチップの端子を全てロジックチップに接続する構成では、ロジックチップを介してメモリチップに設けられた試験用論理素子を駆動するか、試験用論理素子をロジックチップ内に設ける必要がある。この構成では、ロジックチップの構成が複雑となり、ロジックチップの開発工数が増大し、またチップサイズも大きくなってしまう。
しかしながら本発明によれば、メモリチップにメモリチップ試験用の試験用端子を外部接続端子に直接接続する構成としたことにより、外部接続端子及び試験用端子を介してロジックチップを介することなく直接メモリチップの試験を実施することが可能となる。これにより、ロジックチップの開発工数が増大及びチップサイズの大型化を防止しつつ、メモリチップの試験を確実に行なうことができる。
また、上記の目的を達成するために、本発明は、相互間の位置決めを行なうためのアライメントマークが形成された第1及び第2の半導体チップを一つのパッケージに積層配置した構成の半導体装置であって、前記アライメントマークをチップ表面に積層形成されたカバー膜に形成したことを特徴とするものである。
本発明によれば、チップ表面に積層形成されたカバー膜にアライメントマークを形成したことにより、例えばカバー膜に凹部或いは凸部を形成する等の簡単な処理でアライメントマークを実現できる。よって、アライメントマークを容易かつ安価に形成することができる。また、そのアライメントマークを半導体チップのパッドと共有することにより、チップサイズの削減もできる。そのパッドは、凹部などによりカバー膜の穴の面積が小さくなる場合があるので、ボンディングしない試験用パッドなどを選定するとよい。
また本発明は、上記半導体装置において、前記アライメントマークと半導体チップのパッドとを共有する構成としたことを特徴とするものである。
また本発明は、上記半導体装置において、前記アライメントマークと半導体チップのパッドとを共有すると共に、前記パッドを非ボンディングパッドとしてなることを特徴とするものである。
また本発明は、上記半導体装置において、前記第1の半導体チップに設けられるアライメントマークと、前記第2の半導体チップに設けられるアライメントマークを同一形状としたことを特徴とするものである。
本発明によれば、第1及び第2の半導体チップに設けられる各アライメントマークを同一形状としているため、認識装置によるアライメントマークの認識精度を向上させることができる。
即ち、第1及び第2の半導体チップを一つのパッケージに積層配置した構成では、第1の半導体チップに形成されたアライメントマークと、第2の半導体チップに形成されたアライメントマークの高さに相違が生じる。仮に、この各アライメントマークの形状がそれぞれ異なる場合を想定すると、配設高さの異なりかつ形状の異なるアライメントマークを認識しようとした場合、焦点深度の深い高精度の認識装置を用いる必要がある。
これに対し、第1及び第2の半導体チップに設けられる各アライメントマークを同一形状とした場合、認識装置は同一形状の認識を行なえばよいため、焦点深度が若干ずれたとしても、認識装置から出力される認識形状信号は類似したものとなるため、アライメントマークの認識を精度良く行なうことができる。
また、上記の目的を達成するために、本発明は、一つのパッケージ内において、第2の半導体チップを第1の半導体チップ上に積層配置した構成の半導体装置であって、
前記第1の半導体チップに冗長用のヒューズ窓を形成すると共に、
該ヒューズ窓の配設位置を前記第1の半導体チップに形成された端子と前記第2の半導体チップに形成された端子との離間位置、または前記第1の半導体チップの外周縁と前記第2の半導体チップの外周縁との間の端子の存在しない位置、または前記第1の半導体チップの端子形成位置よりも外周位置のいずれか一の位置に設けたことを特徴とするものである。
本発明によれば、第2の半導体チップを第1の半導体チップ上に積層配置した際、ヒューズ窓は第1及び第2の半導体チップが重なった領域以外の位置に形成されることとなる。即ち、第1及び第2の半導体チップを積層しても、ヒューズ窓は必ず外部に露出した状態となる。
これにより、ヒューズ窓が第1及び第2の半導体チップが重なった領域内に配置された際に発生するクラックを防止することができる。また、ヒューズ窓を利用した冗長処理を第1及び第2の半導体チップを積層した後に実施することも可能となる。更に、冗長処理を終了した後にヒューズ窓を樹脂等により埋めることも可能であり、ヒューズ窓から半導体装置内に水分等が侵入することを防止できる。
また、上記の目的を達成するために、本発明は、複数の半導体チップを一つのパッケージ内に積層実装した構成の半導体装置であって、前記半導体チップの内、少なくとも下層に位置する半導体装置の上層に位置するチップが積層される領域にカバー膜を形成したことを特徴とするものである。
本発明によれば、少なくとも下層に位置する半導体装置の上層に位置するチップが積層される領域にカバー膜を形成したことにより、上層用の半導体チップを積層しても、下層に位置する半導体チップに形成された回路はカバー膜により保護されるため、損傷するようなことはない。
また、上記の目的を達成するために、本発明は、メモリチップとロジックチップを一つのパッケージに実装した半導体装置において、前記メモリチップと前記ロジックチップとの間に前記メモリチップのテスト用の信号配線を直接配設すると共に、前記ロジックチップにテスト用の予備回路を配設し、該予備回路を介して前記テスト用の信号を前記パッケージに設けられた外部接続端子に供給する構成としたことを特徴とするものである。
通常メモリチップには試験時(例えば、バーンイン等)において自己診断を行なう試験用論理素子が設けられている。この試験用論理素子と接続されたメモリチップのテスト用の信号配線は、ロジックチップに直接接続される。また、ロジックチップにテスト用の予備回路を配設し、この予備回路を介してテスト用の信号をパッケージに設けられた外部接続端子に供給する。
よって本発明によれば、メモリチップとロジックチップを一つのパッケージに実装した構成であっても、外部接続端子を用いてメモリチップに対する試験を実施することができる。この際、外部接続端子とメモリチップとの間には、ロジックチップに設けられた予備回路が設けられているため、この予備回路を用いることにより、外部接続端子をメモリチップと接続するモードと、ロジックチップ内の回路に接続するモードとの切替え処理を行なうことも可能となる。
また、上記の目的を達成するために、本発明は、複数の半導体チップを一つのパッケージに積層実装した構成の半導体装置であって、下層に位置する前記半導体チップに配設されると共に上層に位置する半導体チップに接続される端子の配設位置を、前記上層に位置する半導体チップの外周縁に近接配置したことを特徴とするものである。
本発明によれば、下層に位置する半導体チップに配設され上層に位置する半導体チップに接続される端子が、上層に位置する半導体チップの外周縁の近接配置に配設されているため、上層に位置する半導体チップと下層に位置する半導体チップとの間に配設される配線長を短くすることができ、インピーダンスの低減及び信号速度の向上、及び消費電流の削減を図ることができる。
また、上記の目的を達成するために、本発明は、複数の半導体チップを一つのパッケージに積層実装した構成の半導体装置であって、下層に位置する前記半導体チップに配設されると共に上層に位置する半導体チップに接続される端子の配設位置を、前記上層に位置する半導体チップの外周縁に近接配置すると共に、前記下層に位置する半導体チップに形成された端子の列設位置を挟んだ両側に、論理回路群を形成したことを特徴とするものである。
本発明によれば、上層に位置する半導体チップと下層に位置する半導体チップとの間に配設される配線長を短くすることができ、インピーダンスの低減及び信号速度の向上、及び消費電流の削減を図ることができる。また、下層に位置する半導体チップに形成された端子の列設位置を挟んだ両側に論理回路群を形成したことにより、半導体チップにいわゆるデットスペースが形成されることを防止でき、配線長を短くしても半導体装置の小型化を図ることができる。
また本発明は、上記半導体装置において、隣接する一対の前記端子の離間位置に、前記論理回路群間を接続する接続配線を設けたことを特徴とするものである。
本発明によれば、隣接する一対の端子の離間位置を利用して論理回路群間を接続する接続配線を設けたことにより、ワイヤーボンディング等の面倒な配線処理を行なうことなく、下層に位置する半導体チップの形成時に同時に論理回路群間を接続する接続配線を形成することができる。よって、半導体装置の製造工程の簡単化及びコスト低減を図ることができる。
また、上記の目的を達成するために、本発明は、第1機能を備えた第1の半導体チップと、第2機能を備えた第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、前記第1の半導体チップを複数の機能チップに分割すると共に空間部を設けて配置し、前記第2の半導体チップを前記分割された複数の機能チップの上部に積層配置したことを特徴とするものである。
本発明によれば、第1の半導体チップと第2の半導体チップが同一形状であったとしても、第1の半導体チップを複数の機能チップに分割し空間部を設けて配置することにより、実質的に第1の半導体チップの配設面積(空間部を含む)を第2の半導体チップの面積よりも広くすることができる。これにより、第1の半導体チップ上に第2の半導体チップを積層しても、下層に位置する第1の半導体チップの端子を露出させることができ、各チップ間及びチップと外部接続端子との接続を行なうことができる。
また本発明は、上記半導体装置において、前記第1の半導体装置をメモリチップとすると共に、前記第2の半導体チップをロジックチップとし、かつ、前記メモリチップを分割する際、記憶容量により分割することを特徴とするものである。
本発明では、第1の半導体装置であるメモリチップを分割する際、記憶容量により分割する。即ち、例えば第1の半導体チップに64Mbitの記憶容量を持たせたい場合には、分割後のメモリチップがそれぞれ32Mbitの記憶容量を有するようメモリチップを分割する。これにより、64Mbitの半導体チップを製造する場合に比べ、32Mbitの半導体チップを製造する方が歩留りは向上するため、半導体装置の製造歩留りを向上させることができる。
また本発明は、上記半導体装置において、前記空間部の離間距離を樹脂封止時に封止樹脂が進入可能な距離に設定したことを特徴とするものである。
本発明では、複数の機能チップ間に空間部が形成される。このため、封止樹脂を形成する際、この空間部に空隙が形成されると、実装時等の加熱時において空隙内の空気が膨張してクラック等が発生するおそれがある。
しかしながら、空間部の離間距離を樹脂封止時に封止樹脂が進入可能な距離に設定することにより、空間部を封止樹脂で満たすことができ、空隙が発生することを防止できる。これにより、加熱時においてクラック等の損傷が発生することを抑制でき、半導体装置の信頼性を向上させることができる。
また本発明は、上記半導体装置において、前記第1の半導体チップの厚さを前記第2の半導体チップの厚さよりも大きく設定したことを特徴とするものである。
本発明によれば、第1の半導体チップよりも第2の半導体チップの厚さを大きくしたことにより、空間部の高さが高くなり、封止樹脂の空間部への充填性を向上させることができる。これにより、空間部を封止樹脂で確実に満たすことができ、よって加熱時においてクラック等の損傷が発生することを抑制できるため、半導体装置の信頼性を向上させることができる。
また本発明は、上記半導体装置において、前記分割された機能チップの側部に前記空間部を閉塞するよう第3のチップを配設し、かつ、前記分割された機能チップ及び前記第3のチップに囲まれる部分にダイボンディング材を充填した構成としたことを特徴とするものである。
本発明によれば、分割された機能チップの側部に第3のチップを配設することにより空間部を各チップで囲うように閉塞し、この各チップで囲まれた部分にダイボンディング材を充填することにより、空間部をダイボンディング材で埋めることができる。
このように、空間部がダイボンディング材で埋められることにより、空間部内に空隙が発生することを防止でき、よって加熱時においてクラック等の損傷が発生することを抑制でき、半導体装置の信頼性を向上させることができる。
また本発明は、上記半導体装置において、前記テスト用の信号が通常複数の制御信号の組み合わせでメモリの動作モードが実行されるコマンドを表した信号であることを特徴とするものである。
また本発明は、上記半導体装置において、前記テスト用の信号が、メモリ全体を非活性にする制御信号、メモリの入力や出力端子を非活性にする信号、バーンイン時の制御信号、もしくはメモリ内の制御情報信号のいずれか一の信号であることを特徴とするものである。
また本発明は、上記半導体装置において、前記下層に位置する半導体チップに形成された端子の端子列設位置を挟んだ両側に、前記論理回路群の信号線が配設されたことを特徴とするものである。
また、上記の目的を達成するために、本発明は、第1の機能を備えた複数の半導体チップと、第2の機能を備えた第2の半導体チップとを、一つのパッケージに封止した構成としたことを特徴とするものである。
また本発明は、上記半導体装置において、前記第1の機能を備えた複数の半導体チップと前記第2の半導体チップとを、前記パッケージ内に積層したことを特徴とするものである。
また本発明は、上記半導体装置において、前記第1の機能と前記第2の機能を異なる機能としたことを特徴とするものである。
また本発明は、上記半導体装置において、前記第1の機能を備えた半導体チップをメモリチップとすると共に、前記第2の半導体チップをロジックチップとし、かつ、前記ロジックチップと外部接続端子との間には電源配線と信号配線を配設し、前記メモリチップと前記外部接続端子との間には電源配線のみを配設し、前記メモリチップと前記ロジックチップとの間には、信号配線のみを配設したことを特徴とするものである。
発明を実施するための最良の形態
以下、本発明の実施例を図面に基づいて説明する。
図1及び図2は、本発明の第1実施例である半導体装置10Aを示す図である。図1は半導体装置10Aの断面図であり、図2は半導体装置10Aの樹脂パッケージ16を取り除いた状態の平面図である。
半導体装置10Aは、大略すると第1の半導体チップ11A,第2の半導体チップ12A,基板13,樹脂パッケージ16,及び半田ボール17等により構成されている。各図に示すように、本実施例に係る半導体装置10Aは、第1の半導体チップ11A上に第2の半導体チップ12Aが積層されたMCP(マルチチップパッケージ)タイプの半導体装置である。
先ず、第1の半導体チップ11Aについて説明する。
第1の半導体チップ11Aはメモリチップであり、基板13上に配設された構成とされている。この第1の半導体チップ11Aは、図3に示すように、スクライブライン21を挟んで配設された第1の機能チップ30Aと第2の機能チップ31Aとにより構成されている。また、第1の半導体チップ11Aは、その上面(第2の半導体チップ12Aが搭載される面)に第1のパッド19、第1のアライメントマーク22,及びカバー膜28が設けられた構成とされている。
第1及び第2の機能チップ30A,31Aは同一構成とされたDRAMであり、第2の機能チップ31Aは第1の機能チップ30Aに対して180度回転した状態で配置されている(図9参照)。また、第1及び第2の機能チップ30A,30Bは、いずれも32Mbitの記憶容量を有した構成とされている。従って、第1の半導体チップ11A全体では、64Mbit(32Mbit×2)の大容量を有したメモリとなる。
ここで、64Mbitの大容量を有する半導体チップを製造しようとした場合、プロセス的実力のないライン(古い向上のライン)では、ウエハ歩留りが悪く、全体としての半導体チップの製造コストが上昇してしまうことが考えられる。これに対し、32Mbitの容量を有する半導体チップの製造は、64Mbitの半導体チップに比べてウエハ歩留りがよく、製造コストの低減を図ることができる。
よって、本実施例のように、プロセス的実力の高いライン(新しい向上のライン)では、32Mbitの記憶容量を有した第1及び第2の機能チップ30A,31Aを組み合わせ全体として64Mbitとすることにより、大容量の第1の半導体チップ11Aを低コストで実現することができる。
一方、第1の半導体チップ11Aに形成されるスクライブライン21は、図6に拡大して示すように、チップ上に形成されている絶縁膜29及びカバー膜28に溝形成した構成とされている。このスクライブライン21は切断されておらず、よって第1の機能チップ30Aと第2の機能チップ31Aは一体化された構成となっている。
また、絶縁膜29のスクライブライン21が形成された近傍位置には、ガイドリング26が形成されている。このガイドリング26は、スクライブライン21の形成位置から水分等が第1の半導体チップ11A内に浸入するのを防止する機能を奏している。
また、第1の半導体チップ11Aのスクライブライン21の形成位置には、各機能チップ30A,30Bを構成する配線は配設されていない。よって、第1の半導体チップ11Aにスクライブライン21を形成しても、第1の半導体チップ11Aを構成する配線及び回路は絶縁膜29及びカバー膜28に被覆されており、外部に露出することはない。従って、スクライブライン21から第1の半導体チップ11A内に水分等が浸入することはなく、第1の半導体チップ11Aの耐湿性を維持でき、内部配線・回路に腐食が発生することを防止できる。
また、上記したように、スクライブライン21は切断されていないため、第1の半導体チップ11Aを構成する第1及び第2の機能チップ30A,31Aは接合し一体化した構成とされている。この第1及び第2の機能チップ30A,31Aは、必ずしも一体化する必要はないが、第1及び第2の機能チップ30A,31Aを分離させた構成とするには、各機能チップ30A,31Aを分離するダイシング処理(切断処理)が必要となる。
これに対し、本実施例のように第1及び第2の機能チップ30A,31Aを一体化した構成によれば、ウエハから第1の半導体チップ11A(第1及び第2の機能チップ30A,31Aを)を切り出す際のダイシング回数を低減でき、ダイシング処理の効率の向上及びダイシングソーの長寿命化を図ることができる。
また、第1の半導体チップ11Aを2個の機能チップに分離すると、第2の半導体チップ12Aも加えて合計3個の半導体チップをパッケージ内に搭載する必要が生じ、半導体装置の組み立て処理が面倒となる。これに対して本実施例では、2個の半導体チップの配設処理で済むため、半導体装置10Aの組み立て処理を簡単化することができる。
尚、第1の半導体チップ11Aを2個の機能チップに分離し、半導体装置を3個の半導体チップにより構成した場合、この3個の半導体チップを3段に積層することも考えられる。しかしながら、この構成では半導体装置が高背化してしまう。よって、第1の半導体チップ11Aを分離した構成とした場合であっても、分離した各機能チップは同一平面上に配置することが望ましい。
一方、第1のパッド19は、第1の半導体チップ11Aの外周近傍位置に形成されている。具体的には、第2の半導体チップ12Aを第1の半導体チップ11Aに搭載したとき、露出する部位に配設されている。この第1のパッド19は、第2ワイヤー15により第2の半導体チップ12Aの第2のパッド18に接続される。
第1のアライメントマーク22は、第2の半導体チップ12Aを第1の半導体チップ11Aに積層する際、各チップ11A,12Aの位置決めを行なうのに用いられるものである。本実施例では、図4に示すように、第1の半導体チップ11Aの上面に形成されたカバー膜28にL字開口25を形成することにより第1のアライメントマーク22Aを形成している。即ち、第1のアライメントマーク22Aは、カバー膜28に形成された構成とされている。
カバー膜28は、例えばポリイミド等の樹脂で形成されているため、エッチング処理により容易にL字開口25を形成することができる。また、カバー膜28の前記した第1のパッド19の形成位置には、第2ワイヤー15と第1のパッド19とを接続可能とするために開口が形成されている。
よって、第1のアライメントマーク22Aを構成するL字開口25と、第1のパッド19上に形成される開口を1回のエッチング処理により同時に形成することができる。これにより、第1のアライメントマーク22Aを形成するために独自にエッチング処理を行なう必要がないため、工数及びコストの低減を図ることができる。
また、本実施例では、第1のアライメントマーク22Aの認識性を向上させるため、L字開口25の下部にL字状金属膜24を配設している。このL字状金属膜24は、金属光沢を有しているため、認識装置(例えば、カメラ)等により第1のアライメントマーク22Aを確認する際、その認識精度を向上させることができる。
図4に示す例では、L字状金属膜24はL字開口25の形状より若干大きな形状としている。この例では、L字状金属膜24とL字開口25との境界部から第1の半導体チップ11A内に水分等が浸入するおそれがあるため、第1のアライメントマーク22Aの形成位置近傍にガイドリング26を設けた構成としている。しかしながら、図5Aに示すように、L字開口25に対して矩形状金属膜27の面積を広くとることにより、ガイドリング26を不要とすることもできる。
尚、本実施例ではカバー膜28にL字開口25を形成することにより第1のアライメントマーク22Aを形成したが、カバー膜28に凸部を形成することによりアライメントマークを実現する構成とすることも可能である。また、そのアライメントマークを図5Bに示すように、パッドと共有することでチップサイズの削減も可能である。アライメントマークは、そのカバー開口部の面積が小さい場合もあるので、大きな開口が必要なボンディングパッドよりもプローブなどが当たる試験専用パッドとした方がよりよい。
前記したように、カバー膜28はポリイミド等の絶縁性を有する樹脂により形成されている。本実施例では、カバー膜28は第1の半導体チップ11Aの上面全面に形成されている。
通常、半導体チップの回路形成面にはSiO2等の絶縁膜が形成され回路形成面を保護している。第1の半導体チップ11Aも、図6に示されるように、回路形成面80に絶縁膜29が形成されている。本実施例では、この絶縁膜29の上部に、更にカバー膜28が形成された構成とされている。
本実施例のように積層タイプのMCPの場合、第1の半導体チップ11Aの回路形成面80上に第2の半導体チップ12Aを搭載するため、単に絶縁膜29のみによる保護では、搭載時に回路形成面80が損傷するおそれがある。しかしながら、カバー膜28を設けることにより、回路形成面80は絶縁膜29とカバー膜28の双方により保護されるため、第2の半導体チップ12Aの搭載時において、第1の半導体チップ11Aの回路形成面80が損傷することを確実に防止することができる。よって、カバー膜28を設けることにより、半導体装置10Aの信頼性を向上させることができる。
尚、上記の説明から明らかなように、カバー膜28は必ずしも第1の半導体チップ11Aの全面に形成する必要はなく、少なくとも下層に位置する第1の半導体チップ11Aにおいて、上層となる第2の半導体チップ12Aが積層される領域に形成すれば、上記の効果を実現することができる。
次に、第2の半導体チップ12Aについて説明する。
第2の半導体チップ12Aは、第1の半導体チップ11Aの上層に接着剤を用いて搭載される。また、第2の半導体チップ12Aは、図2に示すように第2のパッド18及び第2のアライメントマーク23が形成されている。
この第2の半導体チップ12Aは、ロジックチップである。即ち、第2の半導体チップ12Aは、前記した第1の半導体チップ11Aとは異なる機能を有した半導体チップである。このように本実施例では、一つのパッケージ内にメモリ機能(第1の機能)を有する第1の半導体チップ11Aと、ロジック機能(第2の機能)を有する第2の半導体チップ12Aとを一つのパッケージ内に配設したことにより、半導体装置10AはシステムLSIと同等の機能を奏することとなる。
ところで、ロジック回路及びメモリ回路をワンチップ化したシステムLSIは、開発・製造に長時間を要すると共に、製造歩留りが汎用半導体チップに比べ低いことが知られている。しかしながら、本実施例のように各機能を分離し、一つのパッケージ内にメモリ機能を有する第1の半導体チップ11Aと、ロジック機能を有する第2の半導体チップ12Aとを一つのパッケージ内に配設することにより、高機能を有する半導体装置10Aを歩留りよく、低コストで、かつ短期間で開発・製造することができる。
一方、第2のパッド18は、後に詳述するように、第1ワイヤー14及び第2ワイヤー15により、第1の半導体チップ11Aに形成された第1のパッド19、或いは基板13に形成された第3のパッド20に接続される。基板13に形成された第3のパッド20は、基板13に形成されたスルーホール及び配線(図示せず)により基板背面に形成された半田ボール17(外部接続端子として機能する)に接続される。即ち、第2の半導体チップ12Aは、第2ワイヤー15及び第3のパッド20等を介して半田ボール17に電気的に接続された構成とされている。
また、第2のアライメントマーク23は、第1の半導体チップ11Aに形成された第1のアライメントマーク22と同一形状とされている。即ち、第2のアライメントマーク23は、先に図4及び図5に示されるように、L字形状を有した構成とされている。
このように、第1の半導体チップ11Aに形成された第1のアライメントマーク22と、第2の半導体チップ12Aに形成された第2のアライメントマーク23を同一形状とすることにより、認識装置による各アライメントマーク22,23の認識精度を向上させることができる。
即ち、第1の半導体チップ11A上に第2の半導体チップ12Aを積層した構成では、必然的に第1の半導体チップ11Aに形成された第1のアライメントマーク22と、第2の半導体チップ12Aに形成された第2のアライメントマーク23の高さに相違が生じる。具体的には、第1のアライメントマーク22が低い位置に、第2のアライメントマーク23が高い位置に位置することとなる。
仮に、この各アライメントマーク22,23の形状がそれぞれ異なる場合には、認識装置は配設高さの異なりかつ形状の異なるアライメントマークを認識する必要がある。このため、焦点深度が深いか、或いは焦点調整を自動的に行ないうる高精度の認識装置を用いる必要があり、設備コストが上昇してしまう。また、一般に用いられている認識装置では、アライメントマークを正確に認識できないおそれがあり、第1の半導体チップ11Aと第2の半導体チップ12Aの位置決めを精度よく行なえないおそれがある。
これに対し、本実施例のように、第1及び第2の半導体チップ11A,12Aに設けられる各アライメントマーク22,23を同一形状とすることにより、認識装置は同一形状の認識を行なえばよいため、焦点深度が若干ずれたとしても、認識装置から出力される認識形状信号は類似したものとなるため、各アライメントマーク22,23の認識を精度良く行なうことができる。よって、設備コストの上昇を伴うことなく,積層される各半導体チップ11A,12Aを精度良く位置決めすることが可能となる。
ここで、第1の半導体チップ11Aと第2の半導体チップ12Aの面積を比較すると、第1の半導体チップ11Aの面積は第2の半導体チップ12Aの面積よりも大きくなっている。即ち、大なる面積を有する第1の半導体チップ11Aの上部に、それより小なる面積を有する第2の半導体チップ12Aが積層された構成とされている。
よって、積層された状態において、第1の半導体チップ11Aに形成された第1のパッド19を確実に露出させることができ、第1のパッド19と第1ワイヤー14の接続を確実に行なうことができる。
また上記したように、本実施例ではメモリチップである第1の半導体チップ11Aの上層に第2の半導体チップ12Aが配設された構成とされている。よって、外界より放射線(α線)が半導体装置10Aに入射されても、ロジックチップである第2の半導体チップ12Aが上層に存在するため、第2の半導体チップ12Aに設けられた金属配線等により放射線(α線)は遮蔽される。
これにより、メモリチップである第1の半導体チップ11Aに放射線(α線)及ぶことを抑制することができる。よって、メモリチップである第1の半導体チップ11Aに形成されている記憶素子部において、電荷の消失や反転が発生することを防止でき、いわゆるソフトエラーが発生することを防止することができる。
尚、図1に示すように、第1の半導体チップ11Aの上部に第2の半導体チップ12Aが積層された状態において、各半導体チップ11A,12Aは樹脂パッケージ16により封止される。よって、第2の半導体チップ12Aが搭載される第1の半導体チップ11Aと異なり、必ずしも第2の半導体チップ12Aの上面にカバー膜28は形成する必要はないが、第2のアライメントマーク23の形成のため、また第2の半導体チップ12Aの保護をより確実とするため、カバー膜28を設けた構成としてもよい。
続いて、第1の半導体チップ11A、第2の半導体チップ12A、及び基板13間に配設される第1ワイヤー14及び第2ワイヤー15の配設の仕方に注目し、以下説明する。
第1の半導体チップ11Aに形成された第1のパッド19、及び第2の半導体チップ12Aに形成された第2のパッド18には、各ワイヤー14,15が接続される。この際、図2に示すように本実施例では、第1の半導体チップ11A及び第2の半導体チップ12Aから引き出されるワイヤー14,15の内、外部接続端子である半田ボール17と接続されない(即ち、第3のパッド20に接続されない)第1ワイヤー14は、第1の半導体チップ11Aと第2の半導体チップ12Aとの間で直接接続された構成とされている。
具体的には、ロジックチップである第2の半導体チップ12Aと、半田ボール17に接続された第3のパッド20との間には、電源配線として機能する第2ワイヤー15、及び信号配線として機能する第2ワイヤー15が配設されている。また、メモリチップである第1の半導体チップ11Aと第2の半導体チップ12Aとの間には、信号配線として機能する第1ワイヤー14が配設された構成とされている。
更に、本実施例では、第1の半導体チップ11Aに対して電源供給を行なう電源ワイヤー81のみ、第1の半導体チップ11Aと第3のパッド20との間に配設した構成としている。尚、第1の半導体チップ11Aに対する電源供給は、第2の半導体チップ12Aから行なうことも可能であり、この構成では電源ワイヤー81は第2の半導体チップ12Aに接続されることとなる。
上記のように本実施例では、第1及び第2の半導体チップ11A,12Aから引き出されるワイヤーの14,15内、第3のパッド20(外部接続端子)に接続されない第1ワイヤー14は、各半導体チップ11A,12A間で直接接続した構成としている。
この接続の際、本実施例の配線構成とは異なる構成として、各半導体チップから引き出されるワイヤー(配線)を全て一旦インターポーザ等(本実施例では基板13)に接続し、その上で再びインターポーザから所定の半導体チップに配線する構成とすることも考えられる。しかしながら、各半導体チップ間の配線接続を、全てインターポーザを経由して行なう構成では、ワイヤー長が長くなり、寄生インダクタンスや容量が増大してしまう。
しかしながら、本実施例では、基板13に形成された第3のパッド20に接続される第2ワイヤー15以外の第1ワイヤー14は、基板13(インターポーザ)に接続することなく、直接各半導体チップ11A,12A間で直接配設される。これにより、インターポーザを介して各半導体チップ間を接続する構成に比べ、ワイヤー長を短くすることができ、寄生インダクタンスや容量が低減されるため、チップ間配線における信号の減衰及び遅延の発生を抑制することができる。また、減衰を考慮して信号の出力を高める必要がなくなるため、ジャンクション温度を下げることができ、これにより信号速度の高速化及びチップ上に形成されるトランジスタの耐圧向上を図ることができる。
ところで、導体チップに外部から静電気が入来すると、チップ内回路が破壊される静電破壊が発生するおそれがある。このため、一般に半導体チップには静電破壊からチップを保護するための静電保護回路(以下、ESD回路という)が設けられている。
本実施例に係る半導体装置10Aに搭載される各半導体チップ11A,11Bにも、図7に示すように、ESD回路32,33が設けられている。このESD回路32,33は、例えば静電気の流れ方向に対して逆接続されたダイオードにより構成されている。
ESD回路32は、第3のパッド20(半田ボール17)と接続される第2の半導体チップ12Aの第2のパッド18に接続するよう設けられている。これにより、半田ボール17,第3のパッド20,及び第2ワイヤー15を介して外部から静電気が入来しても、この静電気はESD回路32により除去されるため、第2の半導体チップ12Aが静電破壊されることを防止できる。
一方、上記のように本実施例では、第1及び第2の半導体チップ11A,12Aから引き出されるワイヤーの14,15内、第3のパッド20(外部接続端子)に接続されない第1ワイヤー14は、各半導体チップ11A,12A間で直接接続した構成としている。従って、この第1ワイヤー14と接続される各パッド18,19は、第3のパッド20に接続される第2のパッド18に比べ、静電気が入来する可能性は低い。
このため、第1ワイヤー14と接続される各パッド18,19についてはESD回路を設ける必要はないとも考えられる。しかしながら、各半導体チップ11A,12Aの試験時には、試験用プローブが接触することにより静電気が入来することも考えられる。
このため、本実施例では、第1ワイヤー14が接続される一対のパッド18,19の内、一方のパッド(本実施例では、第1の半導体チップ11Aに設けられた第1のパッド19)にのみESD回路33を設けた構成としている。この構成とすることにより、第1ワイヤー14が接続される一対のパッド18,19の双方にESD回路を設ける構成に比べ、半導体装置10Aの小型化を図ることができる。
即ち、ESD回路32及びESD回路33は、比較的大きな面積を必要とする回路である。また、近年の半導体装置の他ピン化に伴い、半導体チップのパッド数は増大する傾向にあり、全てのパッドにESD回路を設けた場合、半導体チップは大面積化してしまい、これに伴い半導体装置も大型化してしまう。
そこで本実施例では、上記のように外部接続されない一対のパッド18,19については、いずれか一方のパッド19にのみESD回路33を設ける構成とした。これにより、静電破壊の防止と装置の小型化を両立させることが可能となる。また、回路内における配線の負荷が低減されるため、インダクタンス成分も少なくなることで、入力容量が軽くなり、リンギングも起き難く、信号速度の向上及びノイズ成分の削減を図ることができる。
更に、ESD回路32とESD回路33の大きさに注目すると、第3のパッド20(外部接続端子)と接続される第2のパッド18に設けられるESD回路32の形状に比べ、外部接続されないパッド19に設けられるESD回路33の形状が小さく設定されている。
即ち、ESD回路32は、大なる静電気の入来が予想される第3のパッド20と接続されているため、その形状を大きくして静電保護能力を向上させている。これに対し、ESD回路33は、第3のパッド20に接続されない、換言すれば大なる静電気の入来のない第1のパッド19に接続されているため、保護能力の低い小さな形状のものを用いている。
このように、入来が予想される静電気の強さに対応して各ESD回路32,33の保護能力(形状)を選定することにより、静電気による半導体チップ11A,12Aの損傷防止と、半導体チップ11A,12Aの小型化を両立させることができる。
尚、第2の半導体チップ12Aの試験時やワイヤー配線工程等のアセンブリ時の静電破壊防止に、上述した第1の半導体チップ11AのESD回路33と同様な小さなESD回路を付加することで、更なる製造歩留りの向上が期待できる。この時の半導体チップ12Aのダイサイズロスは、ESD回路32程大きくないので最小限にできる。
ところで、上記した半導体装置10Aでは、第1の半導体チップ11Aに切断されないスクライブライン21が形成され、かつスクライブライン21は第2の半導体チップ12Aの下部に位置することとなるため、樹脂パッケージ16を形成した際にスクライブライン21に空隙が形成されることが懸念される。
しかしながら、スクライブライン21の深さは数μm程度であり(図6では誇張して深く図示している)。また、前記したように第1の半導体チップ11A上に第2の半導体チップ12Aを積層する際、各半導体チップ11A,12A間には接着剤が介装される。
よって、スクライブライン21はこの接着剤により埋められるため、樹脂パッケージ16の形成時にスクライブライン21に空隙が形成されるようなことはない。これにより、実装時等に加熱処理が行われても、樹脂パッケージ16にクラックが発生したり、各半導体チップ11A,12A間に剥離等が発生したりすることを防止できる。
続いて、上記構成とされた半導体装置10Aに用いられる第1の半導体チップ11Aが形成されるウエハ35(半導体基板)について説明する。
図8乃至図10は、第1の半導体チップ11Aが形成されたウエハ35を説明するための図である。前記したように、第1の半導体チップ11Aは第1の機能チップ30Aと第2の機能チップ31Aが組み合わされた構成とされている。このため、図8に示すように、ウエハ35にはスクライブライン21により画成された複数の第1の機能チップ30A及び第2の機能チップ31Aが形成されている。
また前記したように、第1の半導体チップ11Aは切断されないスクライブラインを有する構成とされているため、ウエハ35には切断されないスクライブライン(符号21Aで示す)と、実際に切断されるスクライブライン(符号21Bで示す)とを有した構成とされている。
同図のチップレイアウトでは、横方向に延在するスクライブラインは全て切断されるスクライブライン21Bである。また、縦方向に延在するスクライブラインは、切断されないスクライブライン21Aと切断されるスクライブライン21Bが交互に配設された構成とされている。
ここで、切断されないスクライブライン21Aと切断されるスクライブライン21Bの幅に注目すると、図8に示されるように、切断されないスクライブライン21Aの幅W2は、切断されるスクライブライン21Bの幅W1に比べて狭く設定されている(W1>W2)。
このように、切断されないスクライブライン21A(即ち、第1の半導体チップ11Aに残るスクライブライン)の幅W2を狭くすることにより、ウエハ35にいわゆるデットスペースが形成されることを抑制できる。従って、1枚のウエハ35に形成される第1及び第2の機能チップ30A,31Aの数を増大することができ、第1の半導体チップ11A(機能チップ30A,31A)の製造効率を向上させることができる。
また前記したように、第1の半導体チップ11Aを構成する隣接した一対の機能チップ30A,31Aの配置は、図8及び図9に示されるように、第1の機能チップ30Aに対し第2の機能チップ31Aが相対的に180度回転された構成となっている。即ち、第2の機能チップ31Aのパッド19のレイアウトも、第1の機能チップ30Aのパッド19のレイアウトに対して180度回転したレイアウトとなっている(図9参照)。
これにより、第1の半導体チップ11A(接合された第1及び第2の機能チップ30A,31A)を180度回転させても、回転前と回転後でパッド19のレイアウトは等しくなる。よって、第1の半導体チップ11Aを基板13に配設する際、方向性を無くすることができる。これにより、半導体装置10Aの製造時において、一々第1の半導体チップ11Aの向きを確認する必要がなくなり、組み立て作業を簡単化することができる。
尚、180度回転した各機能チップ30A,31Aをウエハ35上に形成する方法としては、32Mbit用のレチクルを作製しておき、露光時にこのレチクルを180度回転しながら各機能チップ30A,31Aを形成する方法が考えられる。また、一対の機能チップ30A,31Aに対応したレチクルを作製しておき、これにより各機能チップ30A,31Aを一括的に露光する構成としていもよい。
一方、本実施例に係るウエハ35では、切断処理するスクライブライン21(21A,21B)を適宜選定することにより、▲1▼第1の機能チップ30A単体のみの切り出し、▲2▼第2の機能チップ31A単体のみの切り出し、▲3▼第1及び第2の機能チップ30A,31Aとを組み合わせた切り出しで、第1のパッド19が外側に位置する切り出し、▲4▼第1及び第2の機能チップ30A,31Aとを組み合わせた切り出しで、第1のパッド19が中央に位置する切り出し、の4通りの切り出し方が可能となる。この場合、スクライブライン21Aは、スクライブライン21Bと同幅となる。
尚、前記のように第1の機能チップ30Aと第2の機能チップ31Aは、相対的に180度回転させた構成であるため、上記した▲1▼と▲2▼の態様により切り出された半導体チップは同一構成となる。
図10において、第1形態チップ36は、上記の▲3▼の切り出し形態により製造される半導体チップである。この第1形態チップ36は、前記した第1の半導体チップ11Aと同一のものである。また同図において、第2の形態チップ37は、上記▲4▼の切り出し形態により製造される半導体チップである。更に、同図において、第3の形態チップ38は、上記▲1▼または▲2▼の切り出し形態により製造される半導体チップである。
図11は、第2の形態チップ37を用いた半導体装置10Bを示している。同図に示すように、第2の形態チップ37は中央にパッド19が配設された構成であるため、リード39を第2の形態チップ37の上部まで延出させ、ワイヤー40により接続する構成としている。この構成の半導体装置10Bは、いわゆるリード・オン・チップ(LOC)タイプの半導体装置である。尚、この半導体装置10Bでも、第2の形態チップ37の中央に切断されないスクライブライン21が存在している。
また図12は、第3の形態チップ38を用いた半導体装置10Cを示している。リード39はチップの一辺にパッド19が配設された構成であるため、リード39も半導体装置10Cの一辺にのみ配設され、ワイヤー40によりパッド19と接続された構成とされている。この半導体装置10Cは、いわゆるシングル・インライン・パッケージ(SIP)タイプの半導体装置である。このように、切断処理するスクライブライン21を適宜選定することにより、種々の形態の半導体装置10A,10B,10Cを製造することが可能となる。
また、本実施例に係るウエハ35は、スクライブライン21(切断されないスクライブライン21A及び切断されるスクライブライン21Bを含む)の配設位置には、隣接する機能チップ31A,31B間を接続する配線を形成しない構成としている。この構成により、いずれのスクライブライン21で半導体基板35を切断しても、切断面に配線は現れない。よって、分離され個片化された各半導体チップ36(11A),37,38は、耐湿性及び耐腐食性が良好となり信頼性を向上させることができる。
続いて、本発明の第2実施例について説明する。
図13は、第2実施例に係る半導体装置10Dの樹脂パッケージ16を取り除いた状態の平面図である。尚、図13において、先に図1乃至図12を用いて説明した第1実施例に係る半導体装置10Aの構成と同一或いは相応する構成については、同一符号を付してその説明を省略するものとする。また、第3実施例以降の説明についても同様とする。
本実施例に係る半導体装置10Dは、メモリチップである第1の半導体チップ11Aにメモリチップ試験用の試験用端子(以下、情報出力パッド42Aという)を設け、この情報出力パッド42Aを基板13に形成された試験用電極41Aに直接接続する構成としたことを特徴としている(同図に、矢印A1で示す部分を参照)。この試験用電極41Aと情報出力パッド42Aはワイヤー43により接続されている。また、試験用電極41Aは、基板13に設けられた半田ボール17に接続されている。
ところで、通常メモリチップには試験時(例えば、バーンイン等)において自己診断を行なう試験用論理素子が設けられている。また、チップ内には、当該チップの製造履歴を記録したロットコード,ウエハコード,及び当該チップを識別するためのチップコード等(以下、これらの各コードをまとめて記録コードという)が記録されている。
しかしながら、本発明のようにメモリチップである第1の半導体チップ11Aに配設された第1のパッド19を全てロジックチップである第2の半導体チップ12Aに接続する構成では(前記のように、電源は除く)、第2の半導体チップ12Aを介して第1の半導体チップ11Aに設けられた試験用論理素子を駆動するか、或いは試験用論理素子を第2の半導体チップ12A内に設け、この第2の半導体チップ12Aにより試験用論理素子を駆動する必要がある。また、記録コードを読み出す場合においても、第2の半導体チップ12Aを介して読み出す必要がある。
このように、第2の半導体チップ12Aを用いて第1の半導体チップ11Aの試験或いは記録コードの読み出しを行なう構成では、ロジックチップである第2の半導体チップ12Aの構成が複雑となると共に開発工数が増大し、更に第2の半導体チップ12Aのチップサイズも大きくなってしまう。また、記録コードの読み出し処理も面倒となる。
これに対し、本実施例に係る半導体装置10Dでは、上記のように第1の半導体チップ11Aに情報出力パッド42Aを設け、この情報出力パッド42Aがワイヤー43,試験用電極41Aを介して半田ボール17に接続された構成としている。この構成とすることにより、半田ボール17を用いて第2の半導体チップ12Aを介することなく、直接第1の半導体チップ11Aの試験を実施することが可能となる。また同様に、第2の半導体チップ12Aを介することなく記録コードを読み出すことが可能となり、記録コードの読み取り処理を容易に行なうことができる。
更に、第2の半導体チップ12Aは、第1の半導体チップ11Aに拘わらず回路設計が行なえるため、開発工数の低減を図ることができる。また、第1の半導体チップ11Aの試験回路を設ける必要がなくなるため、第2の半導体チップ12Aを小型化することができる。更に、半導体装置10Dの試験時には、第1の半導体チップ11Aに対する試験と、第2の半導体チップ12Aに対する試験を同時に平行して実施することが可能となり、試験効率の向上を図ることができる。
続いて、本発明の第3実施例について説明する。
図14は、第3実施例に係る半導体装置10Eの樹脂パッケージ16を取り除いた状態の平面図である。
上記したように第2実施例に係る半導体装置10Dでは、第2の半導体チップ12Aを介することなく、第1の半導体チップ11Aの試験用論理素子を駆動し、また記録されている記録コードを読み出せる構成とした。
これに対し、本実施例に係る半導体装置10Eは、第1の半導体チップ11Aと第2の半導体チップ12Aとの間に、メモリチップである第1の半導体チップ11Aのテスト用信号配線(以下、テスト用配線14Aという)を直接配設すると共に、第2の半導体チップ12Aにテスト用の予備回路(以下、情報伝達回路50Aという)を配設したことを特徴としている。
即ち、第2実施例と同様に、第1の半導体チップ11Aには試験用論理素子を駆動し、また記録されている記録コードを読み出すための情報出力パッド42Aが設けられている。この情報出力パッド42Aは、テスト用配線14Aを介して第2の半導体チップ12Aの第2のパッド18Aに接続されている。また、この第2のパッド18Aは、情報伝達回路50Aに接続された構成とされている。
一方、情報伝達回路50Aは、第2のパッド18B及び第2ワイヤー15を介して試験用電極41Bに接続されている。この試験用電極41Bは、基板13に配設された半田ボール17に接続されている。従って、情報出力パッド42Aは、情報伝達回路50A等を介して半田ボール17(外部接続端子)と接続された構成となっている。
よって、本実施例に係る半導体装置10Eにおいても、試験用電極41Bに接続された半田ボール17(外部接続端子)を用い、第1の半導体チップ11Aの試験を直接実施することが可能となる。また同様に、半田ボール17から第1の半導体チップ11Aに記録された記録コードを読み出すことが可能となり、記録コードの読み取り処理を容易に行なうことができる。
図15は、第2の半導体チップ12Aに配設可能な情報伝達回路50Bを示している。同図に示すように、情報伝達回路50Bは必ずしも回路構成とする必要はなく、単に第2のパッド18Aと第2のパッド18Bを接続する接続配線51のみより構成することができる。
また、図16A,図16Bは、図14に示した半導体装置10Eに配設された情報伝達回路50Aを示している。本実施例では、情報伝達回路50Aを2個のインバーター53A,53Bにより構成している。
しかしながら、この図16A,図16Bに示す構成では、第2のパッド18Bは第1の半導体チップ11Aの試験及び記録コード読み出し専用のパッドとなってしまう。この試験及び読み出し処理は、半導体装置10Eが実装された後は通常使用されることがないものであるため、第2の半導体チップ12Aにこのような試験及び記録コード読み出し専用のパッドを設けるのは望ましくない。
そこで、予備回路にスイッチング機能を持たせることにより、試験及び記録コード読み出し時には第2のパッド18と情報出力パッド42Aを接続し、それ以外の場合には第2のパッド18Bを第2の半導体チップ12Aの通常動作回路52と接続する構成が考えられる。図17A乃至図17Cは、このように構成した実施例を示している。
図17Aに示すように、本実施例では情報伝達回路50Bに加え、通常動作回路52が第2のパッド18Bに接続された構成とされている。図17Bは、情報伝達回路50Bの回路構成の一例を示しており、また図17Cは通常動作回路52の回路構成の一例を示している。
図17Bに示すように、情報伝達回路50Bは2個のインバーター53A,53Bと、スイッチング回路54Aとにより構成されている。このスイッチング回路54Aは、試験及び記録コード読み出し時に入力されるテスト(test)信号により、入力(in)される信号を出力(out)させる構成とされている。逆に、テスト(test)信号の入力が停止されると、入力(in)される信号を遮断し出力しないようスイッチングを行なう構成となっている。尚、情報伝達回路50Bに入力(in)される信号は、第1の半導体チップ11Aの情報出力パッド42Aからの信号である。
また、図17Cに示すように、通常動作回路52は2個のインバーター53A,53Bと、スイッチング回路54Bとにより構成されている。このスイッチング回路54Bは、試験及び記録コード読み出し時に入力されるテスト(test)信号により、入力(in)される信号を遮断する構成とされている。逆に、テスト(test)信号の入力が停止されると、入力(in)される信号を出力(out)するようスイッチングを行なう構成となっている。
尚、情報伝達回路52に入力(in)される信号は、第2の半導体チップ12Aの内部回路からの信号である。また、前記テスト用の信号は、通常複数の制御信号の組み合わせでメモリの動作モードが実行されるコマンドを表した信号、メモリ全体を非活性にする制御信号、メモリの入力や出力端子を非活性にする信号、バーンイン時の制御信号、もしくはメモリ内の制御情報信号のいずれか一の信号である。
上記構成とすることにより、第2のパッド18Bを試験及び記録コード読み出し時と、それ以外の通常処理時で共用することができる。これにより、第2の半導体チップ12Aに設けられるパッド数を低減することができ、第2の半導体チップ12Aの小型化を図ることができる。
続いて、本発明の第4実施例について説明する。
図18Aは、第4実施例である半導体装置に配設された各半導体チップに形成されたパッドを拡大して示す図である。本実施例はこのパッドに特徴があり、他の構成は既に説明した第1乃至第3実施例に係る半導体装置10A,10D,10Eと変わるところがないため、パッド以外の構成の図示は省略する。
前記した各実施例では、第1のパッド19及び第2のパッド18の形状は略正方形とされており、一例に列設された構成とされていた(図18C参照)。これに対して本発明では、パッド46の形状を長方形状とし(以下、長方形状パッド46という)、これを一例に列設した構成としている。
具体的には、長方形状パッド46は、一列に配列された第1方向(図中、矢印X方向)に対して延在する第1辺と、前記第1方向と垂直な第2方向(図中矢印Y方向)に延在する第2辺とにより構成され、第1辺の長さaに対して第2辺の長さbは長く設定されている(a<b)。この長方形状パッド46の面積は、前記した第1乃至第3実施例に係る半導体装置10A,10D,10Eに設けられていた各パッド18.19の面積に対し、約2倍の面積を有している。
このように、パッドを長方形状パッド46とすることにより、長方形状パッド46内に試験用プローブ34が接触する第1領域(以下、プローブ接触部47Bという)と、ワイヤー45が接続される第2領域(以下、ボンディング部47Aという)とを異なる位置に設けることができる。また、隣接する長方形状パッド46間において、ボンディング部47Aは千鳥状に配設され、よってプローブ接触部47Bも千鳥状に配設される。
このように、ボンディング部47Aとプローブ接触部47Bが千鳥状となるよう配置されることにより、長方形状パッド46上におけるワイヤー45が接続されるボンディング部47Aと試験プローブが接触するプローブ接触部47Bとを分離しつつ、かつ長方形状パッド46間ピッチを狭ピッチ化することができる。また、ワイヤー45が接続されるボンディング部47Aの実質的な離間距離を広げることができるため、ボンディング部47Aにワイヤー45を配設した場合、隣接するワイヤー45間でショートが発生することを防止することができる。
ところで、本発明のように第1の半導体チップ11A上に第2の半導体チップ12Aを積層は位置する半導体装置では、試験時において長方形状パッド46に試験用プローブ34を当接させる回数が増大する。これについて、図19を用いて説明する。
図19は、本実施例における半導体装置の製造方法の一例を示している。同図に示すステップ10(図では、ステップをSと略称している)において、第1の半導体チップ11A用のウエハ35(図8参照)及び第2の半導体チップ12A用のウエハ(図示せず)が製造されると、製造された各ウエハに対して第1のプローブ試験が実施される(ステップ11)。この際、前記したように、試験用プローブ34は、長方形状パッド46のプローブ接触部47Bに当接し、所定の試験を行う。
この第1のプローブ試験が終了すると、その試験結果に基づき、レーザ冗長処理が実施される(ステップ12)。そして、再び、レーザ冗長処理が実施されたウエハに対して第2のプローブ試験を実施し、冗長された回路が適正に駆動しているかどうかを判定する(ステップ13)。この第2のプローブ試験においても、試験用プローブ34は、長方形状パッド46のプローブ接触部47Bに当接する。
第2のプローブ試験が終了するとダイシング処理が実施され(ステップ14)、ウエハは半導体チップに個片化され第1の半導体チップ11A及び第2の半導体チップ12Aが製造される。また、ステップ11及びステップ13の試験結果に基づき、不良品チップの除去処理も行なわれる。
続くステップ15では、組み立て処理が行なわれる。この組み立て処理では、基板13上に第1の半導体チップ11Aと第2の半導体チップ12Aを順次積層する処理、各半導体チップ11A,12A間及び第2の半導体チップ12Aと基板13間におけるワイヤーボンディング処理(配線工程)、樹脂パッケージ16を形成するモールド処理等が実施される。このワイヤーボンディング処理を実施する際、ワイヤー45は長方形状パッド46のボンディング部47Aに接続される。
続くステップ16及びステップ17では、上記のように製造された半導体装置に対してファイナルテストが実施される。このファイナルテストは、低温雰囲気下において実施される低温ファイナルテスト(ステップ16)と、高温雰囲気下において実施される高温ファイナルテスト(ステップ17)とが行なわれる。そして、このファイナルテストで良品判定されると、この半導体装置は出荷処理される。
上記のように本実施例では、ワイヤーボンディング処理(配線工程)が実施される前に、2回のプローブ試験(ステップ11,13)が実施され、よって長方形状パッド46には2回試験用プローブ34が当接される。この試験用プローブ34が当接される際、長方形状パッド46には凹凸等の端子ダメージが発生する。このように、端子ダメージが発生したパッドにワイヤー45を接合しようとしても良好な接合が望めない。
しかしながら、本実施例のように長方形状パッド46をボンディング部47Aとプローブ接触部47Bに区分し、試験用プローブ34をプローブ接触部47Bにのみ当接する構成としたため、プローブ試験を複数回実施しても、ワイヤー45が接合されるボンディング部47Aは凹凸のない平坦面を維持する。よって、ワイヤー45と長方形状パッド46の接続強度を高めることができ、これにより半導体装置の信頼性を向上させることができる。
尚、本実施例の効果を実現させるパッド形状は、必ずしも長方形に限定されるものではない。例えば、図18Bに示すように、正方形のパッドを図中矢印X方向に2個並べ、一方のパッドをワイヤー45が接続されるボンディング用パッド48とし、他方のパッドを試験用プローブ34が当接されるプローブ接触用パッド49と、更にこの各パッド48,49を配線49Aにより電気的に接続した構成としてもよい。また、ボンディング用パッド48の配設位置、及びプローブ接触用パッド49の配設位置は、図中矢印Y方向に対して千鳥状になるよう配置する。上記構成とすることによっても、図18Aに示した長方形状パッド46と同様の効果を実現することができる。
続いて、本発明の第5実施例について説明する。
図20は、第5実施例である半導体装置10Fの樹脂パッケージ16を取り除いた状態の平面図である。
本実施例に係る半導体装置10Fは、下層に位置する第1の半導体チップ11Dに配設される第1のパッド19の配設位置を、上層に位置する第2の半導体チップ12Dの外周縁に近接するよう配置したことを特徴とするものである。本実施例の構成は、特に第1の半導体チップ11Dと第2の半導体チップ12Dのチップサイズが大きく異なる場合において有効である。以下、その理由について図24及び図25を参照して説明する。
図24は、第1の半導体チップ11Bと第2の半導体チップ12Bのチップサイズが大きく異なる従来の半導体装置を示している。同図に示すように、従来では一般に第1のパッド19及び第2のパッド18は、各半導体チップ11B,12Bの外周縁の近傍位置に形成されていたため、各パッド18,19をワイヤー14で接続しようとした場合、チップサイズが大きくことなるとワイヤー長が長くなってしまうという問題点があった。ワイヤー長が長くなると、インピーダンス及び寄生容量が増大し信号の伝達速度が低下してしまう。
また従来では、図25に示すように、第2の半導体チップ12Cに延長領域55を設けることによりその面積を意図的に大きくし、これによりワイヤー14のワイヤー長を短くするよう構成した半導体装置も存在する。しかしながら、この構成では、第2の半導体チップ12C内に無駄な領域である延長領域55が形成さ、小型化及び低コスト化に反することとなる。
これに対して本実施例に係る半導体装置10Fは、第2の半導体チップ12Dの形状はそのままとし、下層に位置する第1の半導体チップ11Dに設けられるパッド19を第2の半導体チップ12Dの外周縁に近接は位置する構成とした。これにより、各半導体チップ11D,12Dに不要な領域を形成することなく、各半導体チップ11D,12D間に配設されるワイヤー14のワイヤー長を短くすることができ、インピーダンスの低減及び信号速度の向上を図ることができる。
また、本実施例の構成では、パッド19が第1の半導体チップ11Dの内側に位置することとなる。しかしながら、この構成はいわゆるLOC(リード・オン・チップ)構造に類似したものである。よって、リード56を第1の半導体チップ11Dの上部まで延出形成し、このリード56とパッド19をワイヤー57で接続することにより、リード56とパッド19間におけるワイヤー57の配線長も短くすることができる。
図21は、半導体装置10Fを構成する第1の半導体チップ11Dを示す平面図である。上記したように、第1の半導体チップ11Dは、従来のパッド形成位置よりも内側にパッド19が形成された構成とされている。このパッド19の列設位置を境として第1の半導体チップ11Dは3つの領域に分けられた構成となっているが、この各領域にはそれぞれ論理回路群が形成されている。即ち、第1の半導体チップ11Dは、パッド列により論理回路群58A〜58Cに画成された構成となっている。
このように、第1の半導体チップ11Dに形成された2組のパッド列の内側に論理回路群58Aを設けると共に、各パッド列の外側にも論理回路群58B,58Cを形成したことにより、第1の半導体チップ11Dにいわゆるデットスペースが形成されることを防止でき、上記のようにワイヤー14のワイヤー長を短くしても半導体装置10Fの小型化を図ることができる。
図22は、第1の半導体チップ11Dのパッド19が形成された位置近傍を拡大して示す図である。上記したように、本実施例ではパッド19が第1の半導体チップ11Dの内側位置に配置されるため、このパッド19により3個の論理回路群58A〜58Cが形成される。また、各論理回路群58A〜58Cは完全に独立した回路ではないため、各論理回路群58A〜58C間に配線を設ける必要がある。
そこで、本実施例では各論理回路群58A〜58C間を接続するチップ間接続配線59を、隣接する一対のパッド19の離間位置に設けた構成とした。これにより、チップ間接続配線59は、各パッド19の両側(図における上下両側)に配置された構成となる。このように、隣接する一対のパッド19の離間位置を利用して各論理回路群間58A〜58Cを接続するチップ間接続配線59を設けたことにより、ワイヤーボンディングを用いて各論理回路群58A〜58C間を接続する構成に比べ、配線処理を容易に行なうことができる。
また、チップ間接続配線59は、チップ上に論理回路群58A〜58Cを形成する際に同時形成することが可能であるため、製造工数の増大を伴うことなく、容易かつ安価に形成することができる。更に、チップ間接続配線59をパッド19の配設位置を利用して形成しているため、別の位置にチップ間接続配線を形成する構成に比べ、第1の半導体チップ11Dの小型化を図ることができる。尚、図22に示す例では、チップ間接続配線59を図中左右方向に延在する構成としたが、図中上下方向に延在するように配設することも可能である。
続いて、本発明の第6実施例について説明する。
本実施例に係る半導体装置10Gは、上層に位置する第2の半導体チップ12Fを第1の論理回路チップ58Aと第2の論理回路チップ58Bに分割したことを特徴とするものである。また、第1の半導体チップ11Fは、先に説明した第1乃至第4実施例に設けられた第1の半導体チップ11Aと同様に、チップ外周縁の近傍位置にパッド19が配設された構成となっている。
このように、第2の半導体チップ12Fを複数(本実施例では2個)の論理回路チップ58A,58Bに分割し、各論理回路チップ58A,58Bを離間配置することにより、各論理回路チップ58A,58Bに設けられた第2のパッド18と、第1の半導体チップ11Fに設けられた第1のパッド19とを近接させることができる。
よって、本実施例に係る半導体装置10Gにおいても、各半導体チップ11F,12Fに不要な領域を形成することなく、各半導体チップ11F,12F間に配設されるワイヤー14のワイヤー長を短くすることができ、インピーダンスの低減及び信号速度の向上を図ることができる。
また、第2の半導体チップ12Fを複数の論理回路チップ58A,58Bに分割することにより、各論理回路チップ58A,58Bを電気的に接続する必要がある。このため、各論理回路チップ58A,58B間には、チップ間接続ワイヤー60が配設されている。このチップ間接続ワイヤー60は、ワイヤー14をワイヤーボンディングする時に同時に配設することができる。
続いて、本発明の第7実施例について説明する。
図26は、第7実施例である半導体装置10Hの樹脂パッケージ16を取り除いた状態の平面図である。
本実施例に係る半導体装置10Hは、第1の半導体チップ11Gにレーザヒューズ窓61を形成している。このレーザヒューズ窓61は、第1の半導体チップ11Gの冗長度を向上させるために設けられている。
即ち、第1の半導体チップ11GがDRAMである場合を想定すると、第1の半導体チップ11G内には多数のセルが形成されている。しかしながら、この多数のセルの内、ひとつでも不良があると、第1の半導体チップ11Gは不良となってしまう。
この構成では経済性が著しく低下するため、第1の半導体チップ11G内に予め予備のセルを形成すると共にレーザヒューズ窓61を設けることが行なわれている。レーザヒューズ窓61内には、図27及び図28に示すようにヒューズ配線64が配設されており、このヒューズ配線64をレーザ光65で切断(図28参照)することにより、正規のセル(異常が生じているセル)から予備のセルに切替えることができよう構成されている。この構成とすることにより、不良チップの発生を抑制でき、経済性の向上を図ることができる(この処理を冗長処理という)。
本実施例に係る半導体装置10Hは、このヒューズ配線64の配設位置を、▲1▼第1の半導体チップ11Gの外周縁と第2の半導体チップ12Gの外周縁との間で端子の存在しない位置(図26に破線で示す形成エリア62A)、▲2▼第1の半導体チップ11Gに形成された第1のパッド19と第2の半導体チップ12Gに形成された第2のパッド18との離間位置(図26に破線で示す形成エリア62B)、▲3▼第1の半導体チップ11Gの第1のパッド19が形成された位置よりも外周位置(図26に破線で示す形成エリア62C)のいずれか一の位置に設ける構成とした。
上記構成とすることにより、第2の半導体チップ12Gを第1の半導体チップ11Gの上層に積層配置するMCP構造としても、ヒューズ窓64は第1及び第2の半導体チップ11G,12Gが重なった領域以外の位置に形成されることとなる。即ち、第1及び第2の半導体チップ11G,12Gを積層しても、ヒューズ窓64は必ず外部に露出した状態となる。
仮に、ヒューズ窓64が第1及び第2の半導体チップ11G,12Gが重なった領域内に配置された場合を想定すると、ヒューズ配線64の形成位置には空隙が生じるため、実装等の加熱時において各半導体チップ11G,12G間で剥離が生じたり、クラックが発生したりするおそれがある。
しかしながら本実施例では、上記のように各半導体チップ11G,12Gを積層しても、ヒューズ窓64は必ず外部に露出した状態となるため、剥離やクラックが発生することを確実に防止することができる。
また、ヒューズ窓64を利用した冗長処理を第1及び第2の半導体チップ11G,12Gを積層した後に実施することも可能となる。更に、冗長処理を終了した後にヒューズ窓64を樹脂等により埋めることも可能であり、この構成とすることによりヒューズ窓64から半導体装置内に水分等が侵入することを防止できる。
続いて、本発明の第8実施例について説明する。
図29は第8実施例である半導体装置10Iの断面図であり、図30は半導体装置10Iの樹脂パッケージ16を取り除いた状態の平面図である。
上記してきた各実施例に係る半導体装置10A〜10Hでは、下層に位置する第1の半導体チップ11A〜11Gは、切断されないスクライブライン21により第1の機能チップ30Aと第2の機能チップ31Aとが接合された構成とされていた。
これに対して本実施例に係る半導体装置10Iでは、第1の半導体チップ11Hを複数(本実施例では2個)の機能チップ30B,31Bに分割すると共に、空間部70を設けて配置した構成とした。また、第2の半導体チップ12Hは、この分割された第1及び第2の機能チップ30B,31Bの上部に積層配置する構成とした。
また、本実施例においても、下層に位置する第1の半導体チップ11Hはメモリチップであり、上層に位置する第2の半導体チップ12Hは第1の半導体チップ11Hとは異なる機能を有するロジックチップである。更に、第1の半導体チップ11Hを分割する際、記憶容量により分割した構成としている。
即ち、仮に第1の半導体チップ11Hに64Mbitの記憶容量を持たせたい場合には、分割後の第1及び第2の機能チップ30B,31Bがそれぞれ32Mbitの記憶容量を有するよう分割する構成としている。上記したように、64Mbitの半導体チップを製造する場合に比べ、32Mbitの半導体チップを製造する方が歩留りは向上するため、よって本実施例の半導体装置10Iによっても製造歩留りの向上を図ることができる。
尚、本実施例の半導体装置10Iにおける第1のワイヤー14及び第2のワイヤー15の配設の仕方は、前記した第1実施例に係る半導体装置10Aと同一構成とされている。即ち、メモリチップである第1の半導体チップ11Hと外部接続端子(図示せず)との間には電源配線と信号配線のみを配設し、第1の半導体チップ11Hとロジックチップである第2の半導体チップ12Hとの間には信号配線のみが配設された構成とされている。
ここで、第1及び第2の機能チップ30B,31Bをウエハ35から切り出す方法について、図31を用いて説明する。本実施例に用いられる第1及び第2の機能チップ30B,31Bも、図31に示すように、第1の機能チップ30Bに対し第2の機能チップ31Bが相対的に180度回転された構成となっている。よって、半導体基板35から第1及び第2の機能チップ30B,31Bを切り出す場合、切り出しの自由度を向上させることができる。
特に本実施例では、前記した各実施例のように切断されないスクライブライン21により各機能チップ30A,31Aが接合された第1の半導体チップ11Aを切り出すのと異なり、第1及び第2の機能チップ30B,31Bを個々切り出す構成となる。このため、ウエハ35から第1の半導体チップ11Aを切り出す場合に比べ、更に歩留まりの向上を図ることができる。
これについて、図31を用いて説明する。スクライブライン21により各機能チップ30A,31Aが接合された第1の半導体チップ11Aを切り出す場合、各機能チップ30A,31Aのいずれもが良品である必要がある。いま、図31に示す○を付したチップが良品で、×を付したチップが不良品であるとすると、同図に示すウエハ35からは3個の第1の半導体チップ11Aしか切り出すことができない。
しかしながら、第1の機能チップ30Bに対し第2の機能チップ31Bが相対的に180度回転された構成であるため、切り出して個片化された状態では、第1の機能チップ30Bと第2の機能チップ31Bは同一構成である。よって、図31に示されるように、14個の良品チップが存在すると、同図の上部に図示した第1の半導体チップ11Hは7個(14÷2)形成することができる。
このように、本実施例によれば、1枚のウエハ35から多数の第1の半導体チップ11Hを得ることができ、歩留りの向上及び半導体装置10Iのコスト低減を図ることができる。
尚、図32に示すように第1の機能チップと第2の機能チップをミラー配置した場合、また図33に示すように第1の機能チップと第2の機能チップをシフト配置した場合には、第1の機能チップと第2の機能チップが異なる構成となるため、本実施例の効果は望めない。
ここで、再び図29及び図30に戻り、半導体装置10Iの説明を続ける。
前記したように、本実施例に係る半導体装置10Iでは、第1の機能チップ30Bと第2の機能チップ31Bとの間に空間部70が形成される。このため、樹脂パッケージ16を形成する際、この空間部70に空隙が形成されることが懸念される。仮に、空間部70に空隙が形成されとる、実装時等の加熱時において空隙内の空気が膨張してクラック等が発生するおそれがある。
そこで本実施例では、空間部70の離間距離(図30に矢印W3で示す)を、樹脂封止時に樹脂パッケージ16を構成する樹脂が進入可能な距離に設定した。具体的には、空間部70の離間距離W3を0.15mm以上となるよう設定した。
この構成とすることにより、樹脂封止時に樹脂パッケージ16を構成する樹脂は空間部70内に確実に進入し、空間部70内に樹脂パッケージ16を形成することができる。よって、樹脂パッケージ16内に空隙が発生することを防止でき、第1及び第2の機能チップ30B,31Bを離間配置しても、加熱時においてクラック等が発生することを抑制でき、半導体装置10Iの信頼性を向上させることができる。
続いて、本発明の第9実施例について説明する。
図34は、第9実施例に係る半導体装置10Jの断面図である。本実施例に係る半導体装置10Jは、第1の半導体チップ11I(第1の機能チップ30Cと第2の機能チップ31Cとにより構成される)の厚さH1を、第2の半導体チップ12Iの厚さH2よりも大きく設定したことを特徴とするものである(H1>H2)。
この構成とすることにより、図29に示した半導体装置10I(各第2の機能チップ30B,31Bの厚さが略等しい)に比べ、第1の機能チップ30Cと第2の機能チップ31Cとの間に形成される空間部70の高さは高くなる。
これにより、樹脂パッケージ16を構成する樹脂の空間部70への充填性を向上させることができ、空間部70内に空隙が生じることを防止することができる。よって、本実施例に係る半導体装置10Iにおいても、加熱時におけるクラック発生等の損傷を抑制でき、信頼性の向上を図ることができる。
尚、通常第1の半導体チップ11I(第1及び第2の機能チップ30C,31C)は、半導体装置10Jに搭載される前にバックグラインドされる。よって、このバックグラインド時におけるグランド量を適宜調整することにより、第2の半導体チップ121よりも厚い第1の半導体チップ11Iの形成は容易に行なうことができる。
尚、上記した各実施例では、樹脂パッケージ16の形成時に、樹脂パッケージ16を構成する樹脂を空間部70に充填する構成としたが、樹脂パッケージ16の形成前に、空間部70にアンダーフィル材を充填する構成としてもよい。
続いて、本発明の第10実施例について説明する。
図35は、第10実施例に係る半導体装置10Kの樹脂パッケージ16を取り除いた状態の平面図である。本実施例に係る半導体装置10Kは、分割された各機能チップ30B,31Bの側部に空間部70を閉塞するようダミーチップ71A,71Bを配設すると共に、これにより各機能チップ30B,31B及びダミーチップ71A,71Bに囲まれることにより形成された凹部内にダイボンディング材85を充填した構成としたことを特徴とするものである。
ダミーチップ71A,71Bは回路が形成されてないチップであり、各機能チップ30B,31Bと同じ厚さとされている。よって、ダミーチップ71A,71Bを設けても、その上部に第2の半導体チップ12Hを積層することができる。また、各機能チップ30B,31B及びダミーチップ71A,71Bに囲まれた凹部内へのダイボンディング材85の充填は,例えばポッティング法を用いることができる。このダイボンディング材85の充填は、上記凹部が満たされよう実施される。
尚、本実施例では回路が形成されてないダミーチップ71A,71Bにより、空間部70の両側を塞ぐ構成としているが、このダミーチップ71A,71Bに代えて回路が形成された能動チップを用いることも可能である。
上記のように、本実施例によれば、分割された機能チップ30B,31Bの両側部に第3のチップであるダミーチップ71A,71Bが配設されることにより、空間部70内にダイボンディング材85を充填することができる。即ち、空間部70をダイボンディング材85で埋めることができる。これにより、空間部70内に空隙が発生することを防止でき、加熱時においてクラック等の損傷が半導体装置10Kに発生することを抑制できる。よって、本実施例によっても、半導体装置10Kの信頼性を向上させることができる。
本発明は、具体的に開示された実施例に限定されるものではなく、クレームされた本発明の範囲から逸脱することなく、種々の変形例や実施例が考えられる。
【図面の簡単な説明】
本発明の他の目的、特徴及び利点は添付の図面を参照しながら以下の詳細な説明を読むことにより一層明瞭となるであろう。
図1は、本発明の第1実施例である半導体装置の断面図である。
図2は、本発明の第1実施例である半導体装置の平面図である。
図3は、本発明の第1実施例である半導体装置に用いる第1の半導体チップの平面図である。
図4は、アライメントマークを拡大して示す平面図である。
図5Aは、アライメントマークを拡大して示す平面図である。
図5Bは、アライメントマークを拡大して示す平面図である。
図6は、スクライブラインを拡大して示す断面図である。
図7は、静電保護回路を示す図である。
図8は、ウエハから第1の半導体チップを切り出す方法を説明するための図である。
図9は、第1の半導体チップの第1及び第2の機能チップの配置を説明するための図である。
図10は、第1乃至第3形態チップの切り出し方を説明するための図である。
図11は、第2の形態チップを用いた半導体装置の一例を示す断面図である。
図12は、第3の形態チップを用いた半導体装置の一例を示す断面図である。
図13は、本発明の第2実施例である半導体装置の平面図である。
図14は、本発明の第3実施例である半導体装置の平面図である。
図15は、本発明の第3実施例である半導体装置に設けられる情報伝達回路の一例を示す図である。
図16Aは、本発明の第3実施例である半導体装置に設けられる情報伝達回路の一例を示す図である。
図16Bは、図16Aに示す情報伝達回路の回路構成図である。
図17Aは、本発明の第3実施例である半導体装置に設けられる情報伝達回路の他の例を示す図である。
図17Bは、図17Aに示す情報伝達回路の回路構成図である。
図17Cは、図17Aに示す通常動作回路の回路構成図である。
図18Aは、本発明の第3実施例である半導体装置に設けられるパッドを拡大して示す図である。
図18Bは、本発明の第3実施例の変形例である半導体装置に設けられるパッドを拡大して示す図である。
図18Cは、第3実施例に係る半導体装置のパッドと比較するため、従来の半導体装置のパッドを拡大して示す図である。
図19は、半導体装置の製造工程を示す図である。
図20は、本発明の第5実施例である半導体装置の平面図である。
図21は、第5実施例である半導体装置の第1の半導体チップを示す平面図である。
図22は、図21に示す第1の半導体チップのパッド近傍を拡大して示す平面図である。
図23は、本発明の第6実施例である半導体装置の平面図である。
図24は、第5実施例である半導体装置を説明するための参考図である。
図25は、第5実施例である半導体装置を説明するための参考図である。
図26は、本発明の第7実施例である半導体装置の平面図である。
図27は、本発明の第7実施例である半導体装置に設けられるレーザヒューズ窓を拡大して示す平面図である。
図28は、本発明の第7実施例である半導体装置に設けられるレーザヒューズ窓を拡大して示す断面図である。
図29は、本発明の第8実施例である半導体装置の断面図である。
図30は、本発明の第8実施例である半導体装置の平面図である。
図31は、ウエハから切り出される機能チップの組み合わせについて説明するための図である。
図32は、ミラー配置した機能チップ対を示す図である。
図33は、シフト配置した機能チップ対を示す図である。
図34は、本発明の第9実施例である半導体装置の断面図である。
図35は、本発明の第10実施例である半導体装置の平面図である。
Claims (42)
- 第1機能を備えた第1の半導体チップと、第2機能を備えた第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、
前記第1の半導体チップは、切断されていないスクライブラインを有する半導体装置。 - クレーム1記載の半導体装置において、
前記第1の半導体チップと前記第2の半導体チップとを前記パッケージ内に積層し、
かつ、前記第1の半導体チップと前記第2の半導体チップの内、大きな面積を有する半導体チップを積層方向に対する下層に配置してなる半導体装置。 - クレーム1記載の半導体装置において、
前記第1機能と前記第2機能を異なる機能としてなる半導体装置。 - クレーム1記載の半導体装置において、
前記第1の半導体チップをメモリチップとし、かつスクライブラインで画成された第1の機能チップと第2の機能チップを同一構成としてなる半導体装置。 - クレーム1記載の半導体装置において、
前記第1の半導体装置をメモリチップとすると共に、前記第2の半導体チップをロジックチップとし、
かつ、前記ロジックチップと外部接続端子との間には電源配線と信号配線を配設し、
前記メモリチップと前記外部接続端子との間には電源配線のみを配設し、
前記メモリチップと前記ロジックチップとの間には信号配線のみを配設してなる半導体装置。 - 外部接続端子を有する支持基板と、
該支持基板上に積層配置された複数の半導体チップと、
該複数の半導体チップを封止するパッケージとを具備する半導体装置であって、
前記複数の半導体チップから引き出される配線の内、前記外部接続端子に接続されない配線は、各半導体チップ間で直接接続されてなる半導体装置。 - クレーム6記載の半導体装置において、
前記複数の半導体チップの内、一の半導体チップをメモリチップとすると共に該メモリチップに積層される他の半導体チップをロジックチップとし、
かつ、前記ロジックチップと外部接続端子との間には電源配線と信号配線を配設し、
前記メモリチップと前記外部接続端子との間には電源配線のみを配設し、
前記メモリチップと前記ロジックチップとの間には信号配線のみを配設してなる半導体装置。 - 半導体チップとして機能する第1の機能チップと、
半導体チップとして機能すると共に前記第1の機能チップに対し隣接配置される第2の機能チップと、
前記第1の機能チップ及び第2の機能チップをそれぞれ画成するスクライブラインとを具備する半導体基板であって、
前記第1の機能チップと前記第2の機能チップの配置は、
切断処理する前記スクライブラインの選定により、前記第1の機能チップ単体のみの切り出し、または前記第2の機能チップのみの切り出し、または前記第1の機能チップと第2の機能チップを組み合わせた領域での切り出しが可能な配置とされてなる半導体基板。 - クレーム8記載の半導体基板において、
前記スクライブラインの配設位置には、隣接する機能チップ間を接続する配線を形成しない構成としてなる半導体基板。 - クレーム8記載の半導体基板において、
前記スクライブラインの内、切断されないスクライブラインの幅を、切断されるスクライブラインの幅に比べて狭く設定してなる半導体基板。 - 第1機能を備えた第1の半導体チップと、第2機能を備えた第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、
前記第1の半導体チップは切断されていないスクライブラインを有し,かつ該スクライブラインの配設位置には配線が設けられていない構成の半導体装置。 - 半導体チップとして機能する第1の機能チップと、
半導体チップとして機能すると共に前記第1の機能チップに対し隣接配置される第2の機能チップと、
前記第1の機能チップ及び第2の機能チップをそれぞれ画成するスクライブラインとを具備する半導体基板であって、
前記第2の機能チップは、前記第1の機能チップを180度回転させた構成とされた半導体基板。 - 第1の機能チップと第2の機能チップとが切断されていないスクライブラインを介して接合された構成の第1の半導体チップと、第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、
前記第1の半導体チップを構成する第2の機能チップは、前記第1の機能チップを180度回転させた構成とされた半導体装置。 - 外部接続端子を有する支持基板と、
該支持基板上に積層配置された複数の半導体チップと、
該複数の半導体チップを封止するパッケージとを具備し、
前記複数の半導体チップから引き出される配線の内、前記外部接続端子に接続されない配線を各半導体チップ間で直接接続する構成とされた半導体装置であって、
前記外部接続端子と接続される半導体チップの端子に第1の静電保護回路を設けると共に、前記外部接続端子に接続されない配線が接続される一対の端子の内、一方の端子にのみ第2の静電保護回路を設けるか、
もしくは、前記一対の端子の両方に前記前記第2の静電保護回路を設けてなる半導体装置。 - クレーム14記載の半導体装置において、
前記外部接続端子と接続される半導体チップの端子に設けられる前記第1の静電保護回路の形状に比べ、前記外部接続端子に接続されない配線が接続される端子に設けられる前記第2の静電保護回路の形状を小さく設定した構成の半導体装置。 - 積層配置されると共に、外部と情報或いは電源の授受を行なう複数の端子を備えた半導体チップを設けて成る半導体装置であって、
前記端子を少なくとも一例に列設すると共に、前記端子に試験プローブが接触する第1領域と、外部と情報或いは電源の授受を行なう配線が接続される第2領域とを設け、
前記第1領域と前記第2領域が、前記端子を一列に列設した状態において、千鳥状に配置されるよう構成してなる半導体装置。 - クレーム16記載の半導体装置において、
前記端子は、前記一列に配列された第1方向に対して延在する第1辺と、前記第1方向と垂直な第2方向に延在すると共に前記第1辺よりも長い第2辺とを有する形状とされてなる半導体装置。 - クレーム16記載の半導体装置の製造方法であって、
前記第1領域に試験プローブを接触させることにより、前記半導体チップの試験を行なう試験工程と、
該試験工程の終了後、前記第2領域に外部と情報或いは電源の授受を行なう配線を接続する配線工程とを有する半導体装置の製造方法。 - 外部接続端子を有する支持基板上に積層配置された第1の半導体チップと第2の半導体チップとを設けてなり、該第1及び第2の半導体チップがひとつのパッケージに封止された構成の半導体装置において、
前記第1の半導体チップをメモリチップとすると共に下層に配置し、
かつ、前記第2の半導体チップをロジックチップとすると共に前記第1の半導体チップの上層に配置してなる半導体装置。 - 外部接続端子を有する支持基板上に積層配置されたメモリチップとロジックチップとを設けてなり、該メモリチップとロジックチップがひとつのパッケージに封止された構成の半導体装置であって、
前記メモリチップにメモリチップ試験用の試験用端子を設け、該試験用端子を前記外部接続端子に直接接続した構成としたことを特徴とする半導体装置。 - 相互間の位置決めを行なうためのアライメントマークが形成された第1及び第2の半導体チップを一つのパッケージに積層配置した構成の半導体装置であって、
前記アライメントマークをチップ表面に積層形成されたカバー膜に形成してなる半導体装置。 - クレーム21記載の半導体装置において、
前記アライメントマークと半導体チップのパッドとを共有する構成としてなる半導体装置。 - クレーム21記載の半導体装置において、
前記アライメントマークと半導体チップのパッドとを共有すると共に、
前記パッドを非ボンディングパッドとしてなる半導体装置。 - クレーム21記載の半導体装置において、
前記第1の半導体チップに設けられるアライメントマークと、前記第2の半導体チップに設けられるアライメントマークを同一形状としてなる半導体装置。 - 一つのパッケージ内において、第2の半導体チップを第1の半導体チップ上に積層配置した構成の半導体装置であって、
前記第1の半導体チップに冗長用のヒューズ窓を形成すると共に、
該ヒューズ窓の配設位置を前記第1の半導体チップに形成された端子と前記第2の半導体チップに形成された端子との離間位置、または前記第1の半導体チップの外周縁と前記第2の半導体チップの外周縁との間の端子の存在しない位置、または前記第1の半導体チップの端子形成位置よりも外周位置のいずれか一の位置に設けてなる半導体装置。 - 複数の半導体チップを一つのパッケージ内に積層実装した構成の半導体装置であって、
前記半導体チップの内、少なくとも下層に位置する半導体装置の上層に位置するチップが積層される領域にカバー膜を形成してなる半導体装置。 - メモリチップとロジックチップを一つのパッケージに実装した半導体装置において、
前記メモリチップと前記ロジックチップとの間に前記メモリチップのテスト用の信号配線を直接配設すると共に、前記ロジックチップにテスト用の予備回路を配設し、該予備回路を介して前記テスト用の信号を前記パッケージに設けられた外部接続端子に供給する構成としてなる半導体装置。 - 複数の半導体チップを一つのパッケージに積層実装した構成の半導体装置であって、
下層に位置する前記半導体チップに配設されると共に上層に位置する半導体チップに接続される端子の配設位置を、前記上層に位置する半導体チップの外周縁に近接配置してなる半導体装置。 - 複数の半導体チップを一つのパッケージに積層実装した構成の半導体装置であって、
下層に位置する前記半導体チップに配設されると共に上層に位置する半導体チップに接続される端子の配設位置を、前記上層に位置する半導体チップの外周縁に近接配置すると共に、
前記下層に位置する半導体チップに形成された端子の列設位置を挟んだ両側に、論理回路群を形成してなる半導体装置。 - クレーム29記載の半導体装置において、
隣接する一対の前記端子の離間位置に、前記論理回路群間を接続する接続配線を設けてなる半導体装置。 - 第1機能を備えた第1の半導体チップと、第2機能を備えた第2の半導体チップとを、ひとつのパッケージに封止した構成の半導体装置において、
前記第1の半導体チップを複数の機能チップに分割すると共に空間部を設けて配置し、前記第2の半導体チップを前記分割された複数の機能チップの上部に積層配置してなる半導体装置。 - クレーム31記載の半導体装置において、
前記第1の半導体装置をメモリチップとすると共に、前記第2の半導体チップをロジックチップとし、
かつ、前記メモリチップを分割する際、記憶容量により分割してなる半導体装置。 - クレーム31記載の半導体装置において、
前記空間部の離間距離を樹脂封止時に封止樹脂が進入可能な距離に設定してなる半導体装置。 - クレーム31記載の半導体装置において、
前記第1の半導体チップの厚さを前記第2の半導体チップの厚さよりも大きく設定してなる半導体装置。 - クレーム31記載の半導体装置において、
前記分割された機能チップの側部に前記空間部を閉塞するよう第3のチップを配設し、
かつ、前記分割された機能チップ及び前記第3のチップに囲まれる部分にダイボンディング材を充填した構成としてなる半導体装置。 - クレーム20または27記載の半導体装置において、
前記テスト用の信号は、通常複数の制御信号の組み合わせでメモリの動作モードが実行されるコマンドを表した信号である半導体装置。 - クレーム20または27記載の半導体装置において、
前記テスト用の信号は、メモリ全体を非活性にする制御信号、メモリの入力や出力端子を非活性にする信号、バーンイン時の制御信号、もしくはメモリ内の制御情報信号のいずれか一の信号である半導体装置。 - クレーム29記載の半導体装置において、
前記下層に位置する半導体チップに形成された端子の端子列設位置を挟んだ両側に、前記論理回路群の信号線が配設されてなる半導体装置。 - 第1の機能を備えた複数の半導体チップと、
第2の機能を備えた第2の半導体チップとを、一つのパッケージに封止した構成としてなる半導体装置。 - クレーム39記載の半導体装置において、
前記第1の機能を備えた複数の半導体チップと前記第2の半導体チップとを、前記パッケージ内に積層してなる半導体装置。 - クレーム39記載の半導体装置において、
前記第1の機能と前記第2の機能を異なる機能としてなる半導体装置。 - クレーム39記載の半導体装置において、
前記第1の機能を備えた半導体チップをメモリチップとすると共に、前記第2の半導体チップをロジックチップとし、
かつ、前記ロジックチップと外部接続端子との間には電源配線と信号配線を配設し、
前記メモリチップと前記外部接続端子との間には電源配線のみを配設し、
前記メモリチップと前記ロジックチップとの間には、信号配線のみを配設してなる構成の半導体装置。
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US6906386B2 (en) * | 2002-12-20 | 2005-06-14 | Advanced Analogic Technologies, Inc. | Testable electrostatic discharge protection circuits |
KR100498488B1 (ko) * | 2003-02-20 | 2005-07-01 | 삼성전자주식회사 | 적층형 반도체 패키지 및 그 제조방법 |
AU2003220847A1 (en) | 2003-03-12 | 2004-09-30 | Hamamatsu Photonics K.K. | Laser beam machining method |
KR100546698B1 (ko) * | 2003-07-04 | 2006-01-26 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지의 서브스트레이트 |
KR100537892B1 (ko) * | 2003-08-26 | 2005-12-21 | 삼성전자주식회사 | 칩 스택 패키지와 그 제조 방법 |
TW200511531A (en) * | 2003-09-08 | 2005-03-16 | Advanced Semiconductor Eng | Package stack module |
JP2007066922A (ja) * | 2003-11-28 | 2007-03-15 | Renesas Technology Corp | 半導体集積回路装置 |
US8039363B2 (en) * | 2003-12-23 | 2011-10-18 | Tessera, Inc. | Small chips with fan-out leads |
JP2005277338A (ja) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | 半導体装置及びその検査方法 |
KR100630685B1 (ko) | 2004-06-22 | 2006-10-02 | 삼성전자주식회사 | 다른 칩을 경유하여 입력 신호를 전달하는 집적회로 장치및 집적회로 멀티 칩 패키지 |
US20060001180A1 (en) * | 2004-06-30 | 2006-01-05 | Brian Taggart | In-line wire bonding on a package, and method of assembling same |
JP4299760B2 (ja) | 2004-10-21 | 2009-07-22 | エルピーダメモリ株式会社 | 半導体装置のテスト方法 |
US20070187844A1 (en) | 2006-02-10 | 2007-08-16 | Wintec Industries, Inc. | Electronic assembly with detachable components |
US7928591B2 (en) * | 2005-02-11 | 2011-04-19 | Wintec Industries, Inc. | Apparatus and method for predetermined component placement to a target platform |
KR100761755B1 (ko) * | 2005-02-28 | 2007-09-28 | 삼성전자주식회사 | 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치 |
US20060202317A1 (en) * | 2005-03-14 | 2006-09-14 | Farid Barakat | Method for MCP packaging for balanced performance |
JP4600130B2 (ja) * | 2005-04-14 | 2010-12-15 | 株式会社デンソー | 半導体装置およびその製造方法 |
US20060258051A1 (en) * | 2005-05-10 | 2006-11-16 | Texas Instruments Incorporated | Method and system for solder die attach |
US20060289981A1 (en) * | 2005-06-28 | 2006-12-28 | Nickerson Robert M | Packaging logic and memory integrated circuits |
JP2007071733A (ja) * | 2005-09-07 | 2007-03-22 | Fuji Electric Holdings Co Ltd | 光学式絶対値エンコーダ |
JP4276651B2 (ja) * | 2005-10-13 | 2009-06-10 | タイコエレクトロニクスアンプ株式会社 | Icソケットセット |
JP4744269B2 (ja) * | 2005-11-02 | 2011-08-10 | パナソニック株式会社 | 半導体装置とその製造方法 |
JP4930970B2 (ja) * | 2005-11-28 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | マルチチップモジュール |
JP4707548B2 (ja) * | 2005-12-08 | 2011-06-22 | 富士通セミコンダクター株式会社 | 半導体装置、及び半導体装置の製造方法 |
JP4708176B2 (ja) * | 2005-12-08 | 2011-06-22 | エルピーダメモリ株式会社 | 半導体装置 |
US20070152314A1 (en) * | 2005-12-30 | 2007-07-05 | Intel Corporation | Low stress stacked die packages |
US20110222253A1 (en) * | 2006-02-10 | 2011-09-15 | Kong-Chen Chen | Electronic assembly with detachable components |
US20110222252A1 (en) * | 2006-02-10 | 2011-09-15 | Kong-Chen Chen | Electronic assembly with detachable components |
US20110223695A1 (en) * | 2006-02-10 | 2011-09-15 | Kong-Chen Chen | Electronic assembly with detachable components |
US7560798B2 (en) * | 2006-02-27 | 2009-07-14 | International Business Machines Corporation | High performance tapered varactor |
JP4949733B2 (ja) * | 2006-05-11 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4237207B2 (ja) * | 2006-07-07 | 2009-03-11 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
JP5061520B2 (ja) * | 2006-07-18 | 2012-10-31 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体ウェーハ |
TWI306658B (en) * | 2006-08-07 | 2009-02-21 | Chipmos Technologies Inc | Leadframe on offset stacked chips package |
DE102006045131A1 (de) * | 2006-09-25 | 2008-03-27 | Qimonda Ag | Die, Die-Anordnung und Verfahren zum Testen eines Dies |
KR100843213B1 (ko) * | 2006-12-05 | 2008-07-02 | 삼성전자주식회사 | 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법 |
KR100817091B1 (ko) * | 2007-03-02 | 2008-03-26 | 삼성전자주식회사 | 적층형 반도체 패키지 및 그 제조방법 |
US7705441B2 (en) * | 2007-03-06 | 2010-04-27 | Infineon Technologies Ag | Semiconductor module |
US7663204B2 (en) * | 2007-04-27 | 2010-02-16 | Powertech Technology Inc. | Substrate for multi-chip stacking, multi-chip stack package utilizing the substrate and its applications |
US7898813B2 (en) * | 2007-06-25 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device and semiconductor memory card using the same |
KR100962678B1 (ko) * | 2007-07-04 | 2010-06-11 | 삼성전자주식회사 | 듀얼 미러 칩을 포함하는 웨이퍼 및 상기 칩을 포함하는 멀티칩 패키지 |
US7880309B2 (en) * | 2007-07-30 | 2011-02-01 | Qimonda Ag | Arrangement of stacked integrated circuit dice having a direct electrical connection |
JP5138338B2 (ja) * | 2007-11-02 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | 半導体パッケージ |
US8399973B2 (en) | 2007-12-20 | 2013-03-19 | Mosaid Technologies Incorporated | Data storage and stackable configurations |
KR20090088640A (ko) * | 2008-02-15 | 2009-08-20 | 삼성전자주식회사 | 반도체 패키지 제조 방법 |
US7687921B2 (en) * | 2008-05-05 | 2010-03-30 | Super Talent Electronics, Inc. | High density memory device manufacturing using isolated step pads |
TW200947569A (en) * | 2008-05-13 | 2009-11-16 | Richtek Technology Corp | Package structure and method |
DE102008034918B4 (de) * | 2008-07-26 | 2012-09-27 | Feinmetall Gmbh | Elektrische Prüfeinrichtung für die Prüfung eines elektrischen Prüflings sowie elektrisches Prüfverfahren |
FR2935195B1 (fr) * | 2008-08-22 | 2011-04-29 | St Microelectronics Sa | Dispositif semi-conducteur a paires de plots |
US7925949B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Embedded processor |
JP5413829B2 (ja) * | 2008-11-10 | 2014-02-12 | サンデン株式会社 | インバータ一体型電動圧縮機 |
JP2010192680A (ja) * | 2009-02-18 | 2010-09-02 | Elpida Memory Inc | 半導体装置 |
WO2010138480A2 (en) | 2009-05-26 | 2010-12-02 | Rambus Inc. | Stacked semiconductor device assembly |
US8174131B2 (en) * | 2009-05-27 | 2012-05-08 | Globalfoundries Inc. | Semiconductor device having a filled trench structure and methods for fabricating the same |
JP5581627B2 (ja) * | 2009-08-05 | 2014-09-03 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
US8895440B2 (en) | 2010-08-06 | 2014-11-25 | Stats Chippac, Ltd. | Semiconductor die and method of forming Fo-WLCSP vertical interconnect using TSV and TMV |
JP5795196B2 (ja) | 2011-06-09 | 2015-10-14 | 新光電気工業株式会社 | 半導体パッケージ |
JP5266371B2 (ja) * | 2011-08-04 | 2013-08-21 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
TWI481001B (zh) * | 2011-09-09 | 2015-04-11 | Dawning Leading Technology Inc | 晶片封裝結構及其製造方法 |
US8704384B2 (en) | 2012-02-17 | 2014-04-22 | Xilinx, Inc. | Stacked die assembly |
US8704364B2 (en) * | 2012-02-08 | 2014-04-22 | Xilinx, Inc. | Reducing stress in multi-die integrated circuit structures |
EP2812919B1 (en) * | 2012-02-08 | 2021-07-07 | Xilinx, Inc. | Stacked die assembly with multiple interposers |
US20130228867A1 (en) * | 2012-03-02 | 2013-09-05 | Kabushiki Kaisha Toshiba | Semiconductor device protected from electrostatic discharge |
US20130285259A1 (en) * | 2012-04-30 | 2013-10-31 | Caleb C. Han | Method and system for wafer and strip level batch die attach assembly |
US8957512B2 (en) | 2012-06-19 | 2015-02-17 | Xilinx, Inc. | Oversized interposer |
US9117790B2 (en) * | 2012-06-25 | 2015-08-25 | Marvell World Trade Ltd. | Methods and arrangements relating to semiconductor packages including multi-memory dies |
US8869088B1 (en) | 2012-06-27 | 2014-10-21 | Xilinx, Inc. | Oversized interposer formed from a multi-pattern region mask |
US9026872B2 (en) | 2012-08-16 | 2015-05-05 | Xilinx, Inc. | Flexible sized die for use in multi-die integrated circuit |
TWI469251B (zh) * | 2012-08-22 | 2015-01-11 | Realtek Semiconductor Corp | 一種電子裝置 |
CN102832189B (zh) * | 2012-09-11 | 2014-07-16 | 矽力杰半导体技术(杭州)有限公司 | 一种多芯片封装结构及其封装方法 |
JP6207190B2 (ja) * | 2013-03-22 | 2017-10-04 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9214415B2 (en) | 2013-04-11 | 2015-12-15 | Texas Instruments Incorporated | Integrating multi-output power converters having vertically stacked semiconductor chips |
JP6242078B2 (ja) | 2013-05-20 | 2017-12-06 | オリンパス株式会社 | 半導体装置、および半導体装置の位置決め装置 |
US9547034B2 (en) | 2013-07-03 | 2017-01-17 | Xilinx, Inc. | Monolithic integrated circuit die having modular die regions stitched together |
JP5996500B2 (ja) * | 2013-09-11 | 2016-09-21 | 株式会社東芝 | 半導体装置および記憶装置 |
US9601456B2 (en) * | 2014-01-20 | 2017-03-21 | Etron Technology, Inc. | System-in-package module and manufacture method for a system-in-package module |
US9915869B1 (en) | 2014-07-01 | 2018-03-13 | Xilinx, Inc. | Single mask set used for interposer fabrication of multiple products |
KR102179297B1 (ko) * | 2014-07-09 | 2020-11-18 | 삼성전자주식회사 | 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법 |
US10603865B2 (en) * | 2014-12-25 | 2020-03-31 | AGC Inc. | Insulating member and its attaching method |
US20160307873A1 (en) * | 2015-04-16 | 2016-10-20 | Mediatek Inc. | Bonding pad arrangment design for semiconductor package |
US9806088B2 (en) | 2016-02-15 | 2017-10-31 | Toshiba Memory Corporation | Semiconductor memory device having memory cells arranged three-dimensionally and method of manufacturing the same |
US11978679B2 (en) * | 2020-05-11 | 2024-05-07 | Kla Corporation | Substrate with cut semiconductor pieces having measurement test structures for semiconductor metrology |
KR20220015066A (ko) * | 2020-07-30 | 2022-02-08 | 삼성전자주식회사 | 멀티-칩 패키지 |
Family Cites Families (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62136844A (ja) * | 1985-12-11 | 1987-06-19 | Mitsubishi Electric Corp | プロ−ビング装置 |
JP2674150B2 (ja) * | 1988-10-31 | 1997-11-12 | 日本電気株式会社 | 半導体集積回路のレイアウト方法 |
JP3104795B2 (ja) | 1990-04-26 | 2000-10-30 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
US5422435A (en) * | 1992-05-22 | 1995-06-06 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
JP2861686B2 (ja) | 1992-12-02 | 1999-02-24 | 日本電気株式会社 | マルチチップモジュール |
JP2500643B2 (ja) * | 1993-09-27 | 1996-05-29 | 日本電気株式会社 | 半導体装置 |
US5567653A (en) * | 1994-09-14 | 1996-10-22 | International Business Machines Corporation | Process for aligning etch masks on an integrated circuit surface using electromagnetic energy |
JPH08222514A (ja) * | 1995-02-17 | 1996-08-30 | Nikon Corp | 半導体製造方法 |
US5640107A (en) * | 1995-10-24 | 1997-06-17 | Northrop Grumman Corporation | Method for in-circuit programming of a field-programmable gate array configuration memory |
US5754405A (en) * | 1995-11-20 | 1998-05-19 | Mitsubishi Semiconductor America, Inc. | Stacked dual in-line package assembly |
JPH09219419A (ja) * | 1996-02-13 | 1997-08-19 | Toshiba Corp | 半導体装置およびその製造方法 |
US7166495B2 (en) * | 1996-02-20 | 2007-01-23 | Micron Technology, Inc. | Method of fabricating a multi-die semiconductor package assembly |
JP2937132B2 (ja) * | 1996-09-02 | 1999-08-23 | 日本電気株式会社 | 半導体装置 |
JP2845847B2 (ja) * | 1996-11-12 | 1999-01-13 | 九州日本電気株式会社 | 半導体集積回路 |
US6057598A (en) * | 1997-01-31 | 2000-05-02 | Vlsi Technology, Inc. | Face on face flip chip integration |
TW432669B (en) * | 1997-04-25 | 2001-05-01 | Sharp Kk | Semiconductor integrated circuit device capable of achieving reductions in chip area and consumption power |
JP3304283B2 (ja) | 1997-05-22 | 2002-07-22 | シャープ株式会社 | 半導体集積回路装置 |
JPH1131781A (ja) * | 1997-05-13 | 1999-02-02 | T I F:Kk | メモリモジュールおよびメモリシステム |
US6208018B1 (en) * | 1997-05-29 | 2001-03-27 | Micron Technology, Inc. | Piggyback multiple dice assembly |
JP3022819B2 (ja) * | 1997-08-27 | 2000-03-21 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
US5877562A (en) * | 1997-09-08 | 1999-03-02 | Sur; Harlan | Photo alignment structure |
JP3938617B2 (ja) * | 1997-09-09 | 2007-06-27 | 富士通株式会社 | 半導体装置及び半導体システム |
JPH11145403A (ja) | 1997-11-04 | 1999-05-28 | Nec Eng Ltd | 半導体集積回路 |
US6043539A (en) * | 1997-11-26 | 2000-03-28 | Lsi Logic Corporation | Electro-static discharge protection of CMOS integrated circuits |
JPH11168185A (ja) * | 1997-12-03 | 1999-06-22 | Rohm Co Ltd | 積層基板体および半導体装置 |
JPH11191575A (ja) * | 1997-12-25 | 1999-07-13 | Shinkawa Ltd | フリップチップボンディング用部品、フリップチップボンディング確認用部品及びフリップチップボンディング方法 |
JP3481444B2 (ja) * | 1998-01-14 | 2003-12-22 | シャープ株式会社 | 半導体装置及びその製造方法 |
JPH11330256A (ja) * | 1998-05-19 | 1999-11-30 | Tif:Kk | 半導体装置およびその製造方法 |
KR100277438B1 (ko) | 1998-05-28 | 2001-02-01 | 윤종용 | 멀티칩패키지 |
US6157213A (en) * | 1998-10-19 | 2000-12-05 | Xilinx, Inc. | Layout architecture and method for fabricating PLDs including multiple discrete devices formed on a single chip |
JP2000200497A (ja) * | 1998-11-05 | 2000-07-18 | Nec Corp | ヒュ―ズ判定回路およびメモリの冗長設定回路 |
US6392304B1 (en) * | 1998-11-12 | 2002-05-21 | United Memories, Inc. | Multi-chip memory apparatus and associated method |
US6081429A (en) * | 1999-01-20 | 2000-06-27 | Micron Technology, Inc. | Test interposer for use with ball grid array packages assemblies and ball grid array packages including same and methods |
SG93192A1 (en) * | 1999-01-28 | 2002-12-17 | United Microelectronics Corp | Face-to-face multi chip package |
US6476499B1 (en) * | 1999-02-08 | 2002-11-05 | Rohm Co., | Semiconductor chip, chip-on-chip structure device and assembling method thereof |
US6376904B1 (en) * | 1999-12-23 | 2002-04-23 | Rambus Inc. | Redistributed bond pads in stacked integrated circuit die package |
JP3737333B2 (ja) * | 2000-03-17 | 2006-01-18 | 沖電気工業株式会社 | 半導体装置 |
JP2001338955A (ja) * | 2000-05-29 | 2001-12-07 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
US6525413B1 (en) * | 2000-07-12 | 2003-02-25 | Micron Technology, Inc. | Die to die connection method and assemblies and packages including dice so connected |
US6359340B1 (en) * | 2000-07-28 | 2002-03-19 | Advanced Semiconductor Engineering, Inc. | Multichip module having a stacked chip arrangement |
US6365966B1 (en) * | 2000-08-07 | 2002-04-02 | Advanced Semiconductor Engineering, Inc. | Stacked chip scale package |
KR100385225B1 (ko) * | 2001-03-23 | 2003-05-27 | 삼성전자주식회사 | 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법 |
-
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