JP7106720B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7106720B2
JP7106720B2 JP2021097853A JP2021097853A JP7106720B2 JP 7106720 B2 JP7106720 B2 JP 7106720B2 JP 2021097853 A JP2021097853 A JP 2021097853A JP 2021097853 A JP2021097853 A JP 2021097853A JP 7106720 B2 JP7106720 B2 JP 7106720B2
Authority
JP
Japan
Prior art keywords
layer
oxide semiconductor
film
insulating layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021097853A
Other languages
English (en)
Other versions
JP2021153193A (ja
Inventor
圭 高橋
良明 伊藤
広樹 井上
辰司 西島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2021153193A publication Critical patent/JP2021153193A/ja
Priority to JP2022112252A priority Critical patent/JP7335394B2/ja
Application granted granted Critical
Publication of JP7106720B2 publication Critical patent/JP7106720B2/ja
Priority to JP2023132772A priority patent/JP2023157952A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明の一形態は、直流変換回路に関する。また、電源回路に関する。
近年、様々な電子機器において、例えば電圧変動が大きい電圧から安定した値の電源電圧
を生成する場合、又は複数の異なる値の電源電圧が必要となる場合などに、ある値の直流
電圧を別の値の直流電圧に変換する回路（直流変換回路又はＤＣ－ＤＣコンバータともい
う）が用いられている。
直流変換回路としては、例えばコイル、ダイオード、及びトランジスタを用いて構成され
る非絶縁型直流変換回路と呼ばれるものがある（例えば特許文献１）。該非絶縁型直流変
換回路は、回路面積が小さく、また、製造コストが低いという利点を有する。
特開昭５８－０８６８６８号公報
しかしながら、従来の直流変換回路は、信頼性が低いといった問題がある。問題の一つと
して例えば直流変換回路では、比較的高い電圧を扱うため、例えば直流変換回路を構成す
るトランジスタ（例えば薄膜トランジスタ）に一定値以上の高電圧が印加されることによ
り、該トランジスタの絶縁破壊が起こる可能性がある。
本発明の一態様は、直流変換回路の信頼性を向上させることを課題とする。
本発明の一形態は、電子供与体（ドナー）となる不純物を極力除去することにより高純度
化させた、真性又は実質的に真性な半導体であり、シリコン半導体よりもエネルギーギャ
ップが大きい酸化物半導体をチャネル形成層に有するトランジスタを用いて直流変換回路
を構成するものである。これにより直流変換回路における信頼性の向上を図る。本発明の
一態様に用いられる酸化物半導体のエネルギーギャップは、例えば２ｅＶ以上、好ましく
は２．５ｅＶ以上、より好ましくは３ｅＶ以上とする。
なお、高純度化とは、酸化物半導体層中の水素を極力排除すること、及び酸化物半導体層
に酸素を供給して、酸化物半導体層中の酸素欠乏に起因する欠陥を低減することの少なく
とも一方を含む概念である。
また、酸化物半導体に含まれる水素濃度は、５×１０１９／ｃｍ３以下、好ましくは５×
１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、又は１×１０１６／
ｃｍ３以下である。また、酸化物半導体に含まれる水素若しくはＯＨ基は除去される。ま
た、キャリア濃度は、１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満
である。
酸化物半導体層は、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜や、三元系金
属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜、Ｉｎ－Ａｌ－Ｚｎ－
Ｏ膜、Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜、Ａｌ－Ｇａ－Ｚｎ－Ｏ膜、Ｓｎ－Ａｌ－Ｚｎ－Ｏ膜や、
二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ膜、Ｓｎ－Ｚｎ－Ｏ膜、Ａｌ－Ｚｎ－Ｏ膜、Ｚｎ
－Ｍｇ－Ｏ膜、Ｓｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｓｎ－Ｏ膜や、Ｉｎ－Ｏ膜
、Ｓｎ－Ｏ膜、Ｚｎ－Ｏ膜などの酸化物半導体膜を用いて形成することができる。また、
上記酸化物半導体膜にＳｉＯ２が含まれていてもよい。なお、ここで、例えば、Ｉｎ－Ｓ
ｎ－Ｇａ－Ｚｎ－Ｏ膜とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛
（Ｚｎ）を有する酸化物膜、という意味であり、その化学量論比はとくに問わない。
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される膜を用いて形
成することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ又は複
数の金属元素を示す。例えば、Ｍとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ
及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導
体膜のうち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ－Ｇａ－Ｚｎ－Ｏ
酸化物半導体とよび、その膜をＩｎ－Ｇａ－Ｚｎ－Ｏ膜ともいう。
このように、高純度化された酸化物半導体をトランジスタのチャネル形成領域に用いるこ
とで、ノーマリーオフの電気特性を呈する。例えば、ドレイン電圧が１Ｖから１０Ｖの範
囲のいずれかの電圧である場合において、オフ電流（ゲートソース間の電圧を０Ｖ以下と
したときのソースドレイン間に流れる電流）を、１×１０－１３Ａ以下、又はオフ電流密
度（オフ電流をトランジスタのチャネル幅で除した数値）を１００ａＡ（ａ（アト）は１
０－１８倍を示す）／μｍ以下、好ましくは１０ａＡ／μｍ以下、更に好ましくは１ａＡ
／μｍ以下にすることができる。
チャネル形成層として、水素濃度が十分に低減されて高純度化された酸化物半導体層を用
いたトランジスタを用いることにより、信頼性の高い直流変換回路を実現することができ
る。
本発明の一態様は、流れる電流の変化に応じて起電力が発生する誘導素子と、ゲート、ソ
ース、及びドレインを有し、オン状態又はオフ状態になることにより、誘導素子における
起電力の発生を制御するトランジスタと、トランジスタがオフ状態のときに導通状態にな
る整流素子と、トランジスタのオン状態又はオフ状態を制御する制御回路と、を具備し、
トランジスタは、並びにチャネル形成層として水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ
３以下である酸化物半導体層を有する直流変換回路である。
本発明の一態様において、制御回路は、入力信号として誘導素子の第２端子の電圧である
信号が入力され、入力された信号と基準となる電圧とを比較し、比較結果に応じてパルス
幅が設定されたパルス信号を出力信号としてトランジスタのゲートに出力するヒステリシ
スコンパレータを有する構成であってもよい。
本発明の一態様において、ヒステリシスコンパレータは、論理回路を用いて構成され、論
理回路は、チャネル形成層として水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下である
酸化物半導体層を有するトランジスタを用いて構成されるものであってもよい。
本発明の一態様は、第１端子及び第２端子を有し、第１端子及び第２端子を介して流れる
電流の変化に応じて起電力が発生する誘導素子と、ゲート、ソース、及びドレインを有し
、オン状態又はオフ状態になることにより、誘導素子における起電力の発生を制御するト
ランジスタと、トランジスタがオフ状態のときに導通状態になる整流素子と、トランジス
タのオン状態又はオフ状態を制御する制御回路と、を具備し、制御回路は、入力信号とし
て誘導素子の第２端子の電圧である信号が入力され、入力された信号と基準となる電圧と
を比較し、比較結果に応じてパルス幅が設定されたパルス信号を出力信号としてトランジ
スタのゲートに出力するヒステリシスコンパレータを有する直流変換回路である。
本発明の一態様において、トランジスタは、チャネル形成層として水素濃度が５×１０１
９ａｔｏｍｓ／ｃｍ３以下であってもよい。
本発明の一態様は、第１端子及び第２端子を有し、第２端子の電圧が出力電圧となるコイ
ルと、ゲート、ソース、及びドレインを有し、ソース及びドレインのいずれか一方がコイ
ルの第１端子に電気的に接続され、ソース及びドレインの他方に入力電圧が与えられるト
ランジスタと、第１の電極及び第２の電極を有し、第１の電極がコイルの第２端子に電気
的に接続され、第２の電極に低電源電圧が与えられる容量素子と、アノード及びカソード
を有し、アノードに低電源電圧が与えられ、カソードがトランジスタのソース及びドレイ
ンのいずれか一方に電気的に接続されたダイオードと、入力信号としてコイルの第２端子
の電圧が入力され、コイルの第２端子の電圧に応じてデューティ比が設定されたパルス信
号を出力信号としてトランジスタのゲートに出力するヒステリシスコンパレータと、を具
備し、トランジスタは、チャネル形成層として水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ
３以下である酸化物半導体層を有する直流変換回路である。
本発明の一態様において、ヒステリシスコンパレータは、第１の入力端子、第２の入力端
子、及び出力端子を有し、第１の入力端子に第１の基準電圧が与えられ、第２の入力端子
に入力信号としてコイルの第２端子の電圧が入力される第１のコンパレータと、第１の入
力端子、第２の入力端子、及び出力端子を有し、第１の入力端子に入力信号としてコイル
の第２端子の電圧が入力され、第２の入力端子に第２の基準電圧が与えられる第２のコン
パレータと、入力端子及び出力端子を有し、入力端子が第１のコンパレータの出力端子に
電気的に接続された第１のインバータと、入力端子及び出力端子を有し、入力端子が第２
のコンパレータの出力端子に電気的に接続された第２のインバータと、第１の入力端子、
第２の入力端子、及び出力端子を有し、第１の入力端子が第１のインバータの出力端子に
電気的に接続され、出力端子がトランジスタのゲートに電気的に接続された第１のＮＯＲ
ゲートと、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の入力端子が第
１のＮＯＲゲートの出力端子に電気的に接続され、第２の入力端子が第２のインバータの
出力端子に電気的に接続され、出力端子が第１のＮＯＲゲートの第２の入力端子に電気的
に接続された第２のＮＯＲゲートと、を具備する構成であってもよい。
本発明の一態様において、第１のコンパレータ、第２のコンパレータ、第１のインバータ
、第２のインバータ、第１のＮＯＲゲート、及び第２のＮＯＲゲートは、トランジスタを
具備し、トランジスタは、ゲート、ソース、及びドレイン、並びにチャネル形成層として
水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下である酸化物半導体層を有する構成であ
ってもよい。
本発明の一態様において、容量素子は、電気二重層キャパシタ、レドックスキャパシタ、
又はリチウムイオンキャパシタであってもよい。
本発明の一態様は、上記に記載の直流変換回路と、直流変換回路に電気的に接続された蓄
電装置と、を有する電源回路である。
本発明の一態様において、蓄電装置は、光電変換装置、リチウムイオン二次電池、及びリ
チウムイオンキャパシタのいずれか一つ又は複数であってもよい。
本発明の一態様により、直流変換回路における信頼性を向上させることができる。
直流変換回路の回路構成の一例を示す回路図。 直流変換回路の回路構成の一例を示す回路図。 直流変換回路の回路構成の一例を示す回路図。 ヒステリシスコンパレータの回路構成の一例を示す回路図。 ヒステリシスコンパレータの動作の一例を説明するためのタイミングチャート。 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 トランジスタの作製方法を説明する図。 酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図。 図１２に示すＡ－Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート電極１００１に正の電位（＋Ｖｇ）が印加された状態を示す図。（Ｂ）ゲート電極１００１に負の電位（－Ｖｇ）が印加された状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタの作製方法を説明する図。 トランジスタを説明する図。 電源回路を説明する図。 電子機器を説明する図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されない。
（実施の形態１）
本実施の形態では、本発明の一態様である直流変換回路の一例について説明する。
本実施の形態における直流変換回路の構成の一例について、図１を用いて説明する。図１
は、本実施の形態における直流変換回路の構成の一例を示す回路図である。
図１に示す直流変換回路は、誘導素子１０１と、トランジスタ１０２と、整流素子（ＲＣ
Ｔともいう）１０３と、を具備する。
また、本明細書において、トランジスタは、ゲート、ソース、及びドレインを少なくとも
有する。トランジスタとしては、例えばゲート絶縁型のトランジスタを用いることができ
る。
なお、ゲートとは、ゲート電極及びゲート配線の一部又は全部のことをいう。ゲート配線
とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に
接続させるための配線のことをいう。また、ゲート電極とゲート配線とを区別せずに一つ
の導電層がゲート電極及びゲート配線としての機能を有する構成にすることもできる。
ソースとは、ソース電極、及びソース配線の一部又は全部のことをいう。ソース電極とは
、ソースとして機能する導電層のことをいう。ソース配線とは、少なくとも一つのトラン
ジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことを
いう。また、ソース電極とソース配線とを区別せずに一つの導電層がソース電極及びソー
ス配線としての機能を有する構成にすることもできる。
ドレインとは、ドレイン電極、及びドレイン配線の一部又は全部のことをいう。ドレイン
電極とは、ドレインとして機能する導電層のことをいう。ドレイン配線とは、少なくとも
一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるため
の配線のことをいう。また、ドレイン電極とドレイン配線とを区別せずに一つの導電層が
ドレイン電極及びドレイン配線としての機能を有する構成にすることもできる。
また、本明細書において、トランジスタのソースとドレインは、トランジスタの構造や動
作条件などによって互いに入れ替わるため、いずれがソース又はドレインであるかを限定
することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）では、
ソース及びドレインのいずれか一方をソース及びドレインの一方と表記し、他方をソース
及びドレインの他方と表記する。
誘導素子１０１は、電磁誘導により自身に流れる電流の変化に応じて、起電力が発生する
機能を有する。また、例えば図１に示すように、誘導素子１０１は、第１端子及び第２端
子を有する。誘導素子１０１としては、例えばコイルを用いることができる。
トランジスタ１０２は、オン状態又はオフ状態になることにより誘導素子１０１における
起電力の発生を制御する機能を有する。トランジスタ１０２は、例えば図１に示すように
、ソース及びドレインの一方が誘導素子１０１の第１端子及び第２端子のいずれか一方に
電気的に接続される。
なお、一般的に電圧とは、２点間における電位の差（電位差ともいう）のことをいう。し
かし、電圧と電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあ
るため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点
の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる
場合がある。
なお、本明細書において、信号として例えば電圧などを用いたアナログ信号又はデジタル
信号を用いることができる。例えば、電圧を用いた信号（電圧信号ともいう）としては、
少なくとも第１の電圧状態及び第２の電圧状態を有する信号を用いることが好ましく、例
えば第１の電圧状態としてハイレベルの電圧状態及び第２の電圧状態としてローレベルの
電圧状態を有するデジタル信号などを用いることができる。なお、ハイレベルのときの電
圧を電圧ＶＨ又は単にＶＨともいい、ローレベルのときの電圧を電圧ＶＬ又は単にＶＬと
もいう。また、第１の電圧状態の電圧及び第２の電圧状態の電圧のそれぞれの値は、各信
号によって異なる場合があり、また、ノイズなどの影響があるため、第１の電圧状態の電
圧及び第２の電圧状態の電圧は、一定値ではなく、それぞれ一定の範囲内の値であればよ
い。
例えば、図１に示すように、整流素子１０３は、第１端子及び第２端子を有し、第１端子
及び第２端子のいずれか一方が誘導素子１０１の第１端子及び第２端子のいずれか一方に
電気的に接続される。
整流素子１０３としては、例えばダイオードなどを用いることができ、ダイオードとして
は、例えばＰＮダイオード又はＰＩＮダイオードなどを用いることができる。また、ダイ
オードとしては、トランジスタ１０２に適用可能なトランジスタであって、ゲートとドレ
インが電気的に接続された（ダイオード接続されたともいう）トランジスタを用いること
ができる。ダイオード接続されたトランジスタとしては、チャネル形成層としての機能を
有する酸化物半導体層を有し、チャネル形成層の水素濃度が５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０
１７ａｔｏｍｓ／ｃｍ３以下であり、キャリア濃度が１×１０１２／ｃｍ３未満、好まし
くは１×１０１１／ｃｍ３未満であるトランジスタを用いることができる。
さらに、図１に示す直流変換回路は、どの端子に入力電圧が与えられ、どの端子の電圧を
出力電圧とするかにより機能が異なる。例えば、誘導素子１０１の第１端子及び第２端子
の他方に入力電圧が与えられ、整流素子１０３の第１端子及び第２端子の他方の電圧を出
力電圧とし、整流素子１０３の第１端子から第２端子に電流が流れる場合、図１に示す直
流変換回路は、昇圧回路として機能する。また、トランジスタ１０２のソース及びドレイ
ンの他方に入力電圧が与えられ、誘導素子１０１の第１端子及び第２端子の他方の電圧を
出力電圧とし、整流素子１０３の第１端子から第２端子に電流が流れる場合、図１に示す
直流変換回路は、降圧回路として機能する。
さらに、本実施の形態の直流変換回路は、トランジスタ１０２のオン状態及びオフ状態を
制御する制御回路を有する構成にすることができる。本実施の形態の直流変換回路の回路
構成の一例について図２を用いて説明する。なお、図２に示す直流変換回路において図１
に示す直流変換回路と同じ構成の部分については、図１に示す直流変換回路の説明を適宜
援用する。
図２に示す直流変換回路は、図１に示す構成に加え、制御回路１０４と、を具備する。
制御回路１０４は、トランジスタ１０２のオン状態又はオフ状態を制御する機能を有する
。制御回路１０４は、入力信号として直流変換回路の出力電圧が入力され、直流変換回路
の出力電圧のリップルを利用してパルス信号を生成し、生成したパルス信号をトランジス
タ１０２のゲートに出力する。該パルス信号により、トランジスタ１０２のオン状態又は
オフ状態が制御される。
制御回路１０４は、例えばヒステリシスコンパレータを用いて構成され、ヒステリシスコ
ンパレータは、例えば複数の論理回路を用いて構成され、複数の論理回路のそれぞれは、
例えばトランジスタを用いて構成される。トランジスタとしては、例えばチャネル形成層
としての機能を有する酸化物半導体層を有し、酸化物半導体層の水素濃度が５×１０１９
ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ま
しくは５×１０１７ａｔｏｍｓ／ｃｍ３以下であり、キャリア濃度が１×１０１２／ｃｍ
３未満、好ましくは１×１０１１／ｃｍ３未満であるトランジスタを用いることもできる
。これにより、各論理回路において、トランジスタのリーク電流による電圧の変動が少な
いため、パルス信号の電圧の状態を安定させることができる。また、昇圧動作を行う場合
にはヒステリシスコンパレータに別の演算回路を組み合わせて制御回路１０４を構成する
ことが好ましい。
図１及び図２に示すように、本実施の形態の直流変換回路の一例は、トランジスタと、誘
導素子と、整流素子と、を具備する構成である。
なお、本実施の形態の直流変換回路は、出力電圧を平滑にするための容量素子を有する構
成であってもよい。容量素子を設けることにより、出力電圧を一定値に近づけることがで
きる。
さらに、本実施の形態の直流変換回路の一例は、トランジスタとして、チャネル形成層と
しての機能を有する酸化物半導体層を有し、酸化物半導体層の水素濃度が５×１０１９ａ
ｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好まし
くは５×１０１７ａｔｏｍｓ／ｃｍ３以下であり、キャリア濃度が１×１０１２／ｃｍ３
未満、好ましくは１×１０１１／ｃｍ３未満であるトランジスタを用いた構成にすること
ができる。該トランジスタは、例えば従来のシリコンを用いたトランジスタと比較して、
オフ電流が低く、絶縁耐圧が高い。よって直流変換回路を構成するトランジスタとして用
いることにより、トランジスタの端子間に高電圧が印加される場合であってもトランジス
タの破壊を抑制することができる。
次に、本実施の形態の直流変換回路の動作の一例として、図２に示す直流変換回路の動作
の一例について説明する。
本実施の形態の直流変換回路の直流変換方式としては、例えば非線形制御方式を用いるこ
とができる。非線形制御方式は、トランジスタ１０２の状態をオン状態又はオフ状態に交
互に切り替えることにより、直流変換回路に入力された電圧をパルス信号に変換し、変換
したパルス信号を用いて出力電圧を生成する方式である。このとき、トランジスタ１０２
の状態は、例えばゲートに入力されるパルス信号のデューティ比により設定される。なお
、トランジスタ１０２に入力されるパルス信号は、例えば直流変換回路の出力電圧を利用
して生成される。
図２に示す直流変換回路の動作の一例は、主に期間Ｔ１及び期間Ｔ２に分けることができ
、期間Ｔ１における動作と期間Ｔ２における動作と、を交互に行うことにより入力された
電圧を昇圧又は降圧させる。それぞれの期間について以下に説明する。
期間Ｔ１では、パルス信号に応じてトランジスタ１０２がオン状態になり、整流素子１０
３は非導通状態になる。また、直流変換回路に入力される入力電圧の値に応じて誘導素子
１０１に電流が流れる。このとき、誘導素子１０１に起電力Ｖ１が発生する。
期間Ｔ２では、パルス信号に応じてトランジスタ１０２がオフ状態になる。このとき、誘
導素子１０１では、自身の磁界の変化を抑制するために起電力Ｖ１とは逆の方向の起電力
Ｖ２が発生し、整流素子１０３は導通状態になり、誘導素子１０１及び整流素子１０３を
介して電流が流れ、出力電圧の値が変化する。このとき、図２に示す直流変換回路の出力
電圧の値は、入力電圧の値が変化した値である。また、出力電圧の値は、期間Ｔ１と期間
Ｔ２との長さの比、換言するとパルス信号のデューティ比により決まる。例えば、期間Ｔ
１及び期間Ｔ２において、出力電圧が所望の値より大きい場合、パルス信号のデューティ
比は、制御回路１０４によって低くなるように設定される。また、出力電圧が所望の値よ
り小さい場合、パルス信号のデューティ比は、制御回路１０４によって高くなるように設
定される。このように、図２に示す直流変換回路では、単位期間毎の出力電圧を制御回路
１０４にフィードバックすることにより、フィードバック後の出力電圧を所望の値に近づ
けることができる。
以上のように、本実施の形態の直流変換回路の一例は、制御回路から入力されるパルス信
号のデューティ比に応じて誘導素子１０１に電気的に接続されたトランジスタをオン状態
及びオフ状態に交互に切り替え、入力電圧を別の値の電圧に変換して出力電圧を生成する
ことにより、昇圧回路又は降圧回路として機能させることができる。
（実施の形態２）
本実施の形態では、本発明の一態様である直流変換回路の一例について説明する。直流変
換回路の変換方式としては、リニア方式やスイッチング方式が代表的であるが、スイッチ
ング方式の直流変換回路は変換効率に優れるため、電子機器の省電力化に好適である。本
実施の形態では、スイッチング方式、特にチョッパ方式の直流変換回路について説明する
。
本実施の形態における直流変換回路の構成の一例について図３を用いて説明する。図３は
、本実施の形態における直流変換回路の構成の一例を示す回路図である。
図３に示す直流変換回路は、コイル２０１と、トランジスタ２０２と、ダイオード２０３
と、容量素子２０４と、ヒステリシスコンパレータ（ＨＣＭＰともいう）２０５と、を具
備する。
コイル２０１は、第１端子及び第２端子を有する。コイル２０１は誘導素子としての機能
を有する。
トランジスタ２０２は、ソース及びドレインの一方がコイル２０１の第１端子に電気的に
接続される。
トランジスタ２０２としては、例えばチャネル形成層としての機能を有する酸化物半導体
を有し、チャネル形成層の水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ
３以下であり、キャリア濃度が１×１０１２／ｃｍ３未満、好ましくは１×１０１１／ｃ
ｍ３未満であるトランジスタを用いることができる。
ダイオード２０３は、アノード及びカソードを有し、アノードに低電源電圧（電圧ＶＳＳ
又は単にＶＳＳともいう）が与えられ、カソードがコイル２０１の第１端子に電気的に接
続される。ダイオード２０３は、整流素子としての機能を有する。
ダイオード２０３としては、例えばＰＮダイオード、ＰＩＮダイオードを用いることがで
きる。また、例えばトランジスタ２０２に適用可能なトランジスタであって、ダイオード
接続されたトランジスタをダイオード２０３として用いることもできる。ダイオード接続
されたトランジスタとしては、例えばチャネル形成層としての機能を有する酸化物半導体
層を有し、酸化物半導体層の水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃ
ｍ３以下であり、キャリア濃度が１×１０１２／ｃｍ３未満、好ましくは１×１０１１／
ｃｍ３未満であるトランジスタを用いることができる。
容量素子２０４は、第１の電極と、第２の電極と、第１の電極及び第２の電極の間に設け
られた誘電体層と、を有し、第１の電極がコイル２０１の第２端子に電気的に接続され、
第２の電極に低電源電圧が与えられる。容量素子２０４は、平滑容量としての機能を有し
、図３に示すノードＮ２の電圧を平滑化する機能を有する。
容量素子２０４としては、例えばトランジスタ２０２に用いられる酸化物半導体層を用い
たＭＩＳ容量、電気二重層キャパシタ、レドックスキャパシタ、又はリチウムイオンキャ
パシタなどを用いることができる。本発明の一態様である直流変換回路では、短い期間で
トランジスタ２０２をオン状態及びオフ状態に交互に切り替えることにより昇圧動作又は
降圧動作を行うため、昇圧又は降圧された電圧が印加される容量素子２０４の充放電速度
が低いと、昇圧動作又は降圧動作が遅延する可能性がある。よって、例えば充放電速度が
速いとされるリチウムイオンキャパシタを用いることにより、昇圧動作又は降圧動作の遅
延を抑制することができる。また、リチウムイオンキャパシタに限定されず、容量素子２
０４として、他のアルカリ金属イオン又はアルカリ土類金属イオンを可動イオンとして用
いたキャパシタを用いてもよい。例えば、ナトリウムイオンキャパシタを用いることによ
り製造コストを低減することができる。また、図３に示す直流変換回路では、容量素子２
０４の容量は大きい方が好ましい。容量素子２０４の容量を大きくすることにより図３に
示す直流変換回路の出力電圧をより平滑化することができる。
ヒステリシスコンパレータ２０５は、入力信号として、図３に示す直流変換回路の出力電
圧が入力され、入力信号のリップルを検出し、検出したリップルに応じてデューティ比が
設定されたパルス信号を生成し、生成したパルス信号を制御信号としてトランジスタ２０
２のゲートに出力する機能を有する。
また、ヒステリシスコンパレータ２０５は、論理回路を用いて構成され、該論理回路の全
てを同一の導電型のトランジスタを用いて構成することができる。これにより、工程数を
低減することができる。
ここで、図３に示すヒステリシスコンパレータ（ヒステリシスコンパレータ２０５）の回
路構成の一例について、図４を用いて説明する。図４は、図３に示すヒステリシスコンパ
レータの回路構成の一例を示す回路図である。
図４に示すヒステリシスコンパレータは、コンパレータ２２１と、コンパレータ２２２と
、インバータ２２３と、インバータ２２４と、ＮＯＲゲート２２５と、ＮＯＲゲート２２
６と、を具備する。
コンパレータ２２１は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の
入力端子に基準となる高電圧（基準電圧ＶｒｅｆＨ又は単にＶｒｅｆＨともいう）が与え
られ、第２の入力端子に信号Ｓ２２が入力される。
コンパレータ２２２は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の
入力端子に信号Ｓ２２が入力され、第２の入力端子に基準となる低電圧（基準電圧Ｖｒｅ
ｆＬ又は単にＶｒｅｆＬともいう）が与えられる。なお、基準電圧ＶｒｅｆＬの値は、基
準電圧ＶｒｅｆＨの値より小さい。
インバータ２２３は、入力端子及び出力端子を有し、入力端子がコンパレータ２２１の出
力端子に電気的に接続される。
インバータ２２４は、入力端子及び出力端子を有し、入力端子がコンパレータ２２２の出
力端子に電気的に接続される。
ＮＯＲゲート２２５は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の
入力端子がインバータ２２３の出力端子に電気的に接続される。なお、ＮＯＲゲート２２
５の第１の入力端子とインバータ２２３の出力端子との接続点をノードＳとする。
ＮＯＲゲート２２６は、第１の入力端子、第２の入力端子、及び出力端子を有し、第１の
入力端子がＮＯＲゲート２２５の出力端子に電気的に接続され、第２の入力端子がインバ
ータ２２４の出力端子に電気的に接続され、出力端子がＮＯＲゲート２２５の第２の入力
端子に電気的に接続される。なお、ＮＯＲゲート２２６の第１の入力端子とインバータ２
２４の出力端子との接続点をノードＲとする。
なお、コンパレータ２２１、コンパレータ２２２、インバータ２２３、インバータ２２４
、ＮＯＲゲート２２５、及びＮＯＲゲート２２６の各論理回路は、例えばトランジスタを
具備する。トランジスタとしては、例えばチャネル形成層としての機能を有する酸化物半
導体層を有し、酸化物半導体層の水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ま
しくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ
／ｃｍ３以下であり、キャリア濃度が１×１０１２／ｃｍ３未満、好ましくは１×１０１
１／ｃｍ３未満であるトランジスタを用いることができる。また、本実施の形態では、全
ての同一の導電型のトランジスタのみを用いて各論理回路を構成することもできる。全て
同一の導電型のトランジスタのみを用いて各論理回路を構成することにより、製造工程を
簡略にすることができる。
図４に一例として示すように、図３に示すヒステリシスコンパレータの一例は、２つのコ
ンパレータを有する構成であり、２つのコンパレータのそれぞれに入力される信号の電圧
（図３に示す直流変換回路の出力電圧）と、基準となる電圧（基準電圧ＶｒｅｆＨ又は基
準電圧ＶｒｅｆＬ）と、を比較し、比較結果に応じてデューティ比が設定されたパルス信
号を出力する。
次に、図４に示すヒステリシスコンパレータの動作の一例について説明する。
図４に示すヒステリシスコンパレータの動作の一例は、入力信号として入力される図３に
示すノードＮ２の電圧（電圧ＶＮ２又は単にＶＮ２ともいう）が基準電圧ＶｒｅｆＨより
高い場合（ＶＮ２＞ＶｒｅｆＨ）、電圧ＶＮ２が基準電圧ＶｒｅｆＬより高く、基準電圧
ＶｒｅｆＨより低い場合（ＶｒｅｆＨ＞ＶＮ２＞ＶｒｅｆＬ）、電圧ＶＮ２が基準電圧Ｖ
ｒｅｆＬより低い場合（ＶｒｅｆＬ＞ＶＮ２）に分けることができる。それぞれの場合に
ついて以下に説明する。
ＶＮ２＞ＶｒｅｆＨのとき、ノードＳの電位がＶＨになり、ノードＲの電位がＶＬになる
。このとき、ノードＱの電位がＶＬになり、図４に示すヒステリシスコンパレータの出力
信号（信号ＯＵＴＨＣＭＰともいう）は、ローレベルになる。
ＶｒｅｆＨ＞ＶＮ２＞ＶｒｅｆＬのとき、ノードＳの電位がＶＬになり、ノードＲの電位
がＶＬになる。このとき、ノードＱは、前の期間におけるノードＱの状態を維持する。例
えば、前の期間においてノードＱの電位がＶＨの場合は、ノードＱの電位はＶＨであり、
ヒステリシスコンパレータの出力信号もハイレベルのままであり、前の期間においてノー
ドＱの電位がＶＬのときはノードＱの電位がＶＬのままであり、信号ＯＵＴＨＣＭＰもロ
ーレベルのままである。
ＶｒｅｆＬ＞ＶＮ２のとき、ノードＳの電位がＶＬになり、ノードＲの電位がＶＨになる
。このときノードＱの電位は、ＶＨになり、ヒステリシスコンパレータの出力信号は、ハ
イレベルになる。
さらに、本実施の形態のヒステリシスコンパレータの動作の一例について、図５を用いて
説明する。図５は、本実施の形態におけるヒステリシスコンパレータの動作の一例を説明
するためのタイミングチャートであり、電圧ＶＮ２、ノードＳの電圧（ＶＮＳともいう）
、ノードＲの電圧（ＶＮＲともいう）、及びヒステリシスコンパレータの出力信号の波形
をそれぞれ示す。
図５に示すように、例えば電圧ＶＮ２が三角波である場合、ＶｒｅｆＬ＞ＶＮ２の間、ノ
ードＳの電圧は、ローレベルに維持される。その後、ＶｒｅｆＬ＞ＶＮ２からＶｒｅｆＬ
＜ＶＮ２になると、ノードＲの電圧はハイレベルからローレベルになり、ＶｒｅｆＨ＞Ｖ
Ｎ２＞ＶｒｅｆＬの間、信号ＯＵＴＨＣＭＰはハイレベルに維持される。さらに、Ｖｒｅ
ｆＨ＞ＶＮ２＞ＶｒｅｆＬからＶＮ２＞ＶｒｅｆＨになると、ノードＳの電圧がローレベ
ルからハイレベルになり、信号ＯＵＴＨＣＭＰはハイレベルからローレベルになる。ＶＮ
２＞ＶｒｅｆＨの間、ノードＳの電圧は、ハイレベルに維持される。さらに、ＶＮ２＞Ｖ
ｒｅｆＨからＶｒｅｆＨ＞ＶＮ２になると、ノードＳの電圧がハイレベルからローレベル
になる。さらに、ＶｒｅｆＨ＞ＶＮ２＞ＶｒｅｆＬの間、信号ＯＵＴＨＣＭＰはローレベ
ルに維持される。このように、三角波である電圧ＶＮ２に基づいたパルス信号が生成され
る。以上が図４に示すヒステリシスコンパレータの動作の一例である。
以上、図２乃至図４に一例として示すように、本実施の形態の直流変換回路の一例は、誘
導素子としての機能を有するコイルと、スイッチング素子としての機能を有するトランジ
スタと、整流素子としての機能を有するダイオードと、平滑容量としての機能を有する容
量素子と、トランジスタのオン状態又はオフ状態を制御するヒステリシスコンパレータと
、を具備する構成である。
さらに、本実施の形態の直流変換回路の一例は、チャネル形成層としての機能を有する酸
化物半導体層を有し、酸化物半導体層の水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下
、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔ
ｏｍｓ／ｃｍ３以下であり、キャリア濃度が１×１０１２／ｃｍ３未満、好ましくは１×
１０１１／ｃｍ３未満であるトランジスタを用いた構成にすることができる。該トランジ
スタは、例えば従来のシリコンを用いたトランジスタと比較して、オフ電流が低く、絶縁
耐圧が高い。よって直流変換回路を構成するトランジスタとして用いることにより、トラ
ンジスタの端子間に高電圧が印加される場合であってもトランジスタの破壊を抑制するこ
とができる。
次に、図３に示す直流変換回路の動作の一例について説明する。
本実施の形態の直流変換回路の直流変換方式は、パルス幅変調制御方式である。また、図
３に示す直流変換回路の動作の一例は、期間Ｔ５１及び期間Ｔ５２に分けることができ、
期間Ｔ５１における動作と、期間Ｔ５２における動作と、を交互に繰り返すことにより入
力電圧を降圧させる。それぞれの期間について以下に説明する。
期間Ｔ５１では、ヒステリシスコンパレータ２０５から入力されたパルス信号に従ってト
ランジスタ２０２がオン状態になり、ノードＮ１の電圧が図３に示す直流変換回路の入力
電圧と同じになり、ダイオード２０３が非導通状態になる。また、ノードＮ１の電圧が上
記入力電圧と同じになることによりコイル２０１に電流が流れる。このとき、コイル２０
１では起電力が発生する。
期間Ｔ５２では、ヒステリシスコンパレータ２０５から入力されたパルス信号によりトラ
ンジスタ２０２がオフ状態になる。このとき、コイル２０１では、自身に発生する磁界の
変化を抑制するために起電力Ｖ１とは逆の方向の起電力Ｖ２が発生し、ダイオード２０３
は、導通状態になり、ダイオード２０３に電流が流れ、コイル２０１に電流が流れる。期
間Ｔ５１及びＴ５２を繰り返すことにより、ノードＮ２の電圧が低下する。このとき、図
３に示す直流変換回路の出力電圧は、入力電圧より小さくなる。出力電圧の値は、期間Ｔ
５１と期間Ｔ５２との長さの比、換言するとパルス信号のデューティ比により決まる。例
えば、期間Ｔ５１及び期間Ｔ５２において、出力電圧が所望の値より大きい場合、パルス
信号のデューティ比は、ヒステリシスコンパレータ２０５によって低くなるように設定さ
れる。また、出力電圧が所望の値より小さい場合、パルス信号のデューティ比は、ヒステ
リシスコンパレータ２０５によって高くなるように設定される。このように、図３に示す
直流変換回路では、単位期間毎の出力電圧をヒステリシスコンパレータ２０５にフィード
バックすることにより、その後の期間における出力電圧を所望の値に近づけることができ
る。
図３に一例として示したように、本実施の形態の直流変換回路の一例は、制御回路から入
力されるパルス信号のデューティ比に応じてコイルの第１端子に電気的に接続されたトラ
ンジスタをオン状態及びオフ状態に交互に切り替え、入力電圧を別の値の電圧に変換して
出力電圧を生成することにより、昇圧回路又は降圧回路として機能させることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができ
る。
（実施の形態３）
本実施の形態は、本明細書で開示する直流変換回路を構成するトランジスタに適用できる
トランジスタの例を示す。
本実施の形態のトランジスタ及びトランジスタの作製方法の一形態を、図６及び図７を用
いて説明する。
図６（Ａ）（Ｂ）にトランジスタの平面及び断面構造の一例を示す。図６（Ａ）（Ｂ）に
示すトランジスタ４１０は、トップゲート構造のトランジスタの一つである。
図６（Ａ）はトップゲート構造のトランジスタ４１０の平面図であり、図６（Ｂ）は図６
（Ａ）の線Ｃ１－Ｃ２における断面図である。
トランジスタ４１０は、絶縁表面を有する基板４００上に、絶縁層４０７、酸化物半導体
層４１２、ソース電極層４１５ａ、ドレイン電極層４１５ｂ、ゲート絶縁層４０２、及び
ゲート電極層４１１を含み、ソース電極層４１５ａに配線層４１４ａが接し、ドレイン電
極層４１５ｂに配線層４１４ｂが接する。
また、図６（Ａ）（Ｂ）では、トランジスタ４１０として、シングルゲート構造のトラン
ジスタを用いて説明するが、本実施の形態におけるトランジスタを、チャネル形成領域を
複数有するマルチゲート構造のトランジスタとしてもよい。
以下、図７（Ａ）乃至（Ｅ）を用い、基板４００上にトランジスタ４１０を作製する工程
を説明する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なく
とも、加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板４
００としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板
を用いることができる。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラス基板などを用いることができる。
また、プラスチック基板なども適宜用いることができる。また、基板としてシリコンなど
の半導体基板を用いることもできる。
まず、絶縁表面を有する基板４００上に下地膜となる絶縁層４０７を形成する。絶縁層４
０７としては、酸化シリコン層、酸化窒化シリコン層（ＳｉＯｘＮｙとも呼ぶ、ただし、
ｘ＞ｙ＞０）、酸化アルミニウム層、又は酸化窒化アルミニウム層などの酸化物絶縁層を
用いると好ましい。絶縁層４０７の形成方法としては、プラズマＣＶＤ法又はスパッタリ
ング法などを用いることができるが、絶縁層４０７中に水素が多量に含まれないようにす
るためには、スパッタリング法で絶縁層４０７を成膜することが好ましい。
本実施の形態では、絶縁層４０７として、スパッタリング法により酸化シリコン層を形成
する。基板４００を処理室へ搬送し、水素及び水分が除去され、酸素を含む高純度スパッ
タリングガスを導入し、シリコン半導体のターゲットを用いて、絶縁層４０７として酸化
シリコン層を基板４００上に成膜する。また、絶縁層４０７の形成時において、基板４０
０は、室温でもよいし、加熱されていてもよい。
本実施の形態では、例えば酸化シリコン膜を成膜するためのターゲットとして石英（好ま
しくは合成石英）を用い、基板温度１０８℃、基板とターゲットの距離（Ｔ－Ｓ間距離）
を６０ｍｍ、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５
ｓｃｃｍ：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により
酸化シリコン膜を成膜する。酸化シリコン膜の膜厚は１００ｎｍとする。なお、また、石
英（好ましくは合成石英）の代わりに、酸化シリコン膜を成膜するためのターゲットとし
てシリコンターゲットを用いることができる。また、スパッタリングガスとしては、酸素
又は、酸素及びアルゴンの混合ガスを用いることができる。
上記の材料及び方法のいずれかを用いて絶縁層４０７を形成する場合において、処理室内
の残留水分を除去しつつ絶縁層４０７を形成することが好ましい。絶縁層４０７に水素、
水酸基又は水分が含まれないようにするためである。
なお、処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ま
しい。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタン
サブリメーションポンプを用いることが好ましい。また、排気手段としては、例えばター
ボポンプにコールドトラップを備えたものを用いることができる。クライオポンプを用い
て排気した成膜室では、例えば、水素原子や、水素原子を有する化合物（水など）などが
排気されるため、当該成膜室で成膜することにより、形成される絶縁層４０７に含まれる
不純物（特に水素）の濃度を低減できる。
また、絶縁層４０７を形成する際に用いるスパッタリングガスとしては、水素、水、水酸
基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度
ガスを用いることが好ましい。
また、スパッタリング法にはスパッタリング用電源に高周波電源を用いるＲＦスパッタリ
ング法、直流電源を用いるＤＣスパッタリング法、又はパルス的にバイアスを与えるパル
スＤＣスパッタリング法などがある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合
に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、スパッタリング装置としては、材料の異なるターゲットを複数設置できる多元スパ
ッタリング装置がある。多元スパッタリング装置は、同一チャンバーで異なる材料膜を積
層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することも
できる。
また、スパッタリング装置としては、チャンバー内部に磁石機構を備えたマグネトロンス
パッタリング法を用いるスパッタリング装置や、グロー放電を使わずマイクロ波を用いて
発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタリング装置がある
。
また、スパッタリング法としては、成膜中にターゲット物質とスパッタリングガス成分と
を化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜
中に基板にも電圧をかけるバイアススパッタリング法もある。
また、絶縁層４０７は、積層構造でもよく、例えば、基板４００側から窒化物絶縁層と、
酸化物絶縁層との積層構造としてもよい。窒化物絶縁層としては、例えば窒化シリコン層
、窒化酸化シリコン（ＳｉＮｘＯｙとも呼ぶ、ただし、ｘ＞ｙ＞０）層、窒化アルミニウ
ム層、又は窒化酸化アルミニウム層などを用いることができ、酸化物絶縁層としては、酸
化シリコン層、酸化窒化シリコン層、酸化アルミニウム層、又は酸化窒化アルミニウム層
などを用いることができる。
例えば、水素及び水分が除去され、窒素を含む高純度スパッタリングガスを導入し、シリ
コンターゲットを用いて窒化シリコン層を基板の上に形成し、窒化シリコン層の上に酸化
シリコン層を形成する。この場合においても、酸化シリコン層と同様に、処理室内の残留
水分を除去しつつ窒化シリコン層を形成することが好ましい。
なお、窒化シリコン層を形成する場合も、基板４００を加熱してもよい。
絶縁層４０７として窒化シリコン層と酸化シリコン層とを積層する場合、同じ処理室にお
いて共通のシリコンターゲットを用いて窒化シリコン層と酸化シリコン層を形成すること
ができる。先に窒素を含むスパッタリングガスを導入して、処理室内に装着されたシリコ
ンターゲットを用いて窒化シリコン層を形成し、次にスパッタリングガスを、酸素を含む
スパッタリングガスに切り替え、同じシリコンターゲットを用いて酸化シリコン層を形成
する。これにより、基板４００を大気に曝露せずに、窒化シリコン層と酸化シリコン層と
を連続して形成することができるため、窒化シリコン層表面への水素や水分などの不純物
の吸着を防止することができる。
次に、絶縁層４０７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、
前処理として、絶縁層４０７が形成された基板４００をスパッタリング装置の予備加熱室
で予備加熱し、基板４００に吸着した水素、水分などの不純物を脱離させ、排気させるこ
とが好ましい。なお、予備加熱室に設ける排気手段としては、例えばクライオポンプが好
ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後
に形成するゲート絶縁層４０２の形成前の基板４００に行ってもよいし、後に形成するソ
ース電極層４１５ａ及びドレイン電極層４１５ｂまで形成した基板４００にも同様に行っ
てもよい。
なお、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、絶縁層４０７の表面に付着している成膜時に発
生する粉状物質（パーティクル、ゴミともいう）を除去することが好ましい。逆スパッタ
とは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側に高周波電源を用い
て電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アル
ゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
酸化物半導体膜は、スパッタリング法により成膜することができる。酸化物半導体膜とし
ては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜や、三元系金属酸化物であ
るＩｎ－Ｇａ－Ｚｎ－Ｏ膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜、Ｉｎ－Ａｌ－Ｚｎ－Ｏ膜、Ｓｎ－
Ｇａ－Ｚｎ－Ｏ膜、Ａｌ－Ｇａ－Ｚｎ－Ｏ膜、Ｓｎ－Ａｌ－Ｚｎ－Ｏ膜や、二元系金属酸
化物であるＩｎ－Ｚｎ－Ｏ膜、Ｓｎ－Ｚｎ－Ｏ膜、Ａｌ－Ｚｎ－Ｏ膜、Ｚｎ－Ｍｇ－Ｏ膜
、Ｓｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｓｎ－Ｏ膜や、Ｉｎ－Ｏ膜、Ｓｎ－Ｏ膜
、Ｚｎ－Ｏ膜などの酸化物半導体膜を用いることができる。また、上記酸化物半導体膜に
ＳｉＯ２が含まれていてもよい。
また、酸化物半導体膜として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される膜を用い
ることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ又は複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧａ及びＣ
ｏなどがある。
本実施の形態では、一例として酸化物半導体膜をＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ター
ゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（代
表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸
素混合雰囲気下においてスパッタリング法により形成することができる。また、スパッタ
リング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて
成膜を行ってもよい。
酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又
は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガス
を用いることが好ましい。
上記酸化物半導体膜をスパッタリング法で作製するためのターゲットとして、Ｉｎ、Ｇａ
、及びＺｎを含む金属酸化物ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚｎ
Ｏ＝１：１：１［ｍｏｌ％］や、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を
用いることができる。なお、作製される金属酸化物ターゲットの全体の体積に対して全体
の体積から空隙などが占める空間を除いた部分の体積の割合（充填率ともいう）は、９０
％以上、好ましくは９５％以上である。充填率の高い金属酸化物ターゲットを用いること
により、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、一例として、減圧状態に保持された処理室内に基板を保持し、処理室
内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属
酸化物をターゲットとして基板４００上に酸化物半導体膜を成膜する。処理室内の残留水
分を除去するためには、吸着型の真空ポンプを用いることが好ましい。吸着型の真空ポン
プとしては、例えば、クライオポンプ、イオンポンプ、又はチタンサブリメーションポン
プを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップ
を備えたものを用いることができる。クライオポンプを用いて排気した成膜室は、例えば
、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化
合物も含む）などが排気されるため、当該成膜室で成膜することにより、形成される酸化
物半導体膜に含まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を
加熱してもよい。
成膜条件の一例としては、基板温度室温、基板とターゲットの距離を６０ｍｍ、圧力０．
４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アル
ゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を
用いると、パーティクルが軽減でき、膜厚分布も均一となる。また、酸化物半導体膜の膜
厚は、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、酸化物半導体膜の適切な厚さは
、適用する酸化物半導体材料により異なるため、材料に応じて適宜厚さを選択すればよい
。
次に、酸化物半導体膜を第１のフォトリソグラフィ工程により島状の酸化物半導体層４１
２に加工する（図７（Ａ）参照）。なお、島状の酸化物半導体層４１２を形成するための
レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット
法で形成すると製造コストを低減できる。
また、ここでの酸化物半導体膜のエッチングとしては、ドライエッチング又はウェットエ
ッチングを用いることができる。また、酸化物半導体膜のエッチングとしては、ドライエ
ッチング及びウェットエッチングの両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、ドライエッチングに用いるエッチングガスとしては、フッ素を含むガス（フッ素系
ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、ト
リフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、若しくは酸素（Ｏ２）、又
はこれらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガスなど
を用いることができる。
ドライエッチング法としては、例えば平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ
：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチン
グできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に
印加される電力量、基板側の電極温度など）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、例えば燐酸と酢酸と硝酸を混ぜた溶
液などを用いることができる。また、ウェットエッチングに用いるエッチング液としてＩ
ＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液は、エッチングにより除去された材料ととも
に洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、エ
ッチングにより除去された材料に含まれる材料を再利用してもよい。当該エッチング後の
廃液から酸化物半導体層に含まれるインジウムなどの材料を回収して再利用することによ
り、資源を有効活用し、製造コストを低減することができる。
また、エッチングの際には、所望の加工形状にエッチングできるように、材料に合わせて
エッチング条件（エッチング液、エッチング時間、温度など）を適宜調節する。
本実施の形態では、一例として、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用
いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層４１２に加工
する。
次に、酸化物半導体層４１２に第１の加熱処理を行う。第１の加熱処理の温度は、４００
℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、一例
として加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰
囲気下４５０℃において１時間の加熱処理を行った後、大気に接触させることなく、酸化
物半導体層への水や水素の混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理によ
って酸化物半導体層４１２の脱水化又は脱水素化を行うことができる。
なお、加熱処理装置を加熱処理温度から降温させる際に雰囲気を酸素に切り替えてもよい
。降温時に、酸素雰囲気に切り替えると、酸化物半導体層中の酸素欠損部に酸素が補充さ
れる。酸素欠損はキャリアを生成するのであるが、それが消滅することでキャリアが著し
く減少し、極めてキャリア濃度の低い酸化物半導体層を得ることができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性
気体が用いられる。
また、第１の加熱処理として、６５０℃～７００℃に加熱した不活性ガス中に基板を入れ
、数分間加熱した後、高温に加熱した不活性ガス中から基板を出すＧＲＴＡ処理を行って
もよい。ＧＲＴＡ処理を用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、加熱処理時の雰囲気（窒素、又はヘリウム、ネオン、
若しくはアルゴンなどの希ガスなど）に、水、水素などが含まれないこと、又は、加熱処
理装置に導入する窒素、又はヘリウム、ネオン、若しくはアルゴンなどの希ガスの純度を
、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち
不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜に行うこ
ともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォト
リソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層形
成後、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極
層及びドレイン電極層上にゲート絶縁層を形成した後、のいずれのタイミングで行ってよ
い。
次に、絶縁層４０７及び酸化物半導体層４１２上に、導電膜を形成する。導電膜の形成は
、スパッタリング法や真空蒸着法で行えばよい。導電膜の材料としては、アルミニウム、
クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、上述した
元素を主成分とする合金、又は上述した元素を組み合わせた合金膜などを用いることがで
きる。また、導電膜の材料としては、マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。また、導電
膜は、単層構造でも、２層以上の積層構造としてもよい。単層構造としては、例えばシリ
コンを含むアルミニウム膜の単層構造が挙げられる。また、積層構造としては、アルミニ
ウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重なるアルミニ
ウム膜と、さらにその上に重なるチタン膜との３層構造などが挙げられる。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若しくは窒化膜を用い
てもよい。
次に、第２のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的
にエッチングを行ってソース電極層４１５ａ及びドレイン電極層４１５ｂを形成した後、
レジストマスクを除去する（図７（Ｂ）参照）。なお、形成されたソース電極層４１５ａ
、ドレイン電極層４１５ｂの端部はテーパ形状であることが好ましい。テーパ形状にする
ことによりソース電極層４１５ａ及びドレイン電極層４１５ｂ上に積層するゲート絶縁層
の被覆性が向上するため好ましい。
本実施の形態ではスパッタリング法により膜厚１５０ｎｍのチタン膜を形成し、チタン膜
上にレジストマスクを形成し、選択的にチタン膜をエッチングすることによりソース電極
層４１５ａ及びドレイン電極層４１５ｂを形成する。
なお、導電膜のエッチングの際に、酸化物半導体層４１２が除去されて、その下の絶縁層
４０７が露出しないように、導電膜及び酸化物半導体膜のそれぞれの材料及びエッチング
条件を適宜調節する。
本実施の形態では、一例として、導電膜としてチタン膜を用い、酸化物半導体膜としてＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜を用い、エッチャントとして過水アンモニア水（ア
ンモニア、水、過酸化水素水の混合液）を用いる。
なお、第２のフォトリソグラフィ工程では、酸化物半導体層の一部のみがエッチングされ
、溝部（凹部）を有する酸化物半導体層４１２となることもある。また、ソース電極層４
１５ａ、ドレイン電極層４１５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
第２のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層４１２上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネ
ル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ
～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）
を用いて第２のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外
線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタ
のチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速
度を高速化でき、さらにオフ電流値を極めて小さくすることができるため、低消費電力化
も図ることができる。
次に、絶縁層４０７、酸化物半導体層４１２、ソース電極層４１５ａ、ドレイン電極層４
１５ｂ上にゲート絶縁層４０２を形成する（図７（Ｃ）参照）。
ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法などを用いて、酸化シリ
コン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニ
ウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４０２中に水素
が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４０２を成膜
することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、例え
ばターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして
酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
また、ゲート絶縁層４０２としては、例えばＨｆＯｘ（ｘ＞０）などを用いることもでき
る。ゲート絶縁層４０２としてＨｆＯｘなどを用いることにより、酸化物半導体層側から
ゲート電極に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層４０２を、ソース電極層４１５ａ、ドレイン電極層４１５ｂ側から酸
化シリコン層と窒化シリコン層を積層した構造とすることもできる。例えば、第１のゲー
ト絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン層（ＳｉＯｘ（ｘ＞０））
を形成し、第１のゲート絶縁層上に第２のゲート絶縁層としてスパッタリング法により膜
厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を積層して、膜
厚１００ｎｍのゲート絶縁層としてもよい。本実施の形態では、一例として、圧力０．４
Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：アルゴン流量
２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１００ｎｍの酸化シ
リコン層を形成する。
次に、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行ってゲート絶縁層４０２の一部を除去して、ソース電極層４１５ａ、ドレイン電極
層４１５ｂに達する開口４２１ａ、４２１ｂを形成する（図７（Ｄ）参照）。
次に、ゲート絶縁層４０２、開口４２１ａ、及び開口４２１ｂ上に導電膜を形成した後、
第４のフォトリソグラフィ工程によりゲート電極層４１１、配線層４１４ａ、配線層４１
４ｂを形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジスト
マスクをインクジェット法で形成すると、製造コストを低減できる。
また、ゲート電極層４１１、配線層４１４ａ、配線層４１４ｂの材料は、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成する
ことができる。
例えば、ゲート電極層４１１、配線層４１４ａ、配線層４１４ｂの２層の積層構造として
は、例えばアルミニウム層上にモリブデン層が積層された２層の積層構造、銅層上にモリ
ブデン層を積層した２層構造、銅層上に窒化チタン層若しくは窒化タンタルを積層した２
層構造、又は窒化チタン層とモリブデン層とを積層した２層構造とすることが好ましい。
また、３層の積層構造としては、タングステン層又は窒化タングステン層と、アルミニウ
ムとシリコンの合金又はアルミニウムとチタンの合金の層と、窒化チタン層又はチタン層
と、を積層した積層構造とすることが好ましい。なお、透光性を有する導電膜を用いてゲ
ート電極層４１１、配線層４１４ａ、４１４ｂを形成することもできる。透光性を有する
導電膜としては、例えば透光性導電性酸化物などを挙げることができる。
本実施の形態では、一例として、スパッタリング法により膜厚１５０ｎｍのチタン膜を形
成し、フォトリソグラフィ法を用いてゲート電極層４１１、配線層４１４ａ、配線層４１
４ｂを形成する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒
素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、本実施の形態では、トラ
ンジスタ４１０上に保護絶縁層や平坦化絶縁層を形成してから第２の加熱処理を行っても
よい。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４１
２を有するトランジスタ４１０を形成することができる（図７（Ｅ）参照）。
また、トランジスタ４１０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよ
い。例えば、保護絶縁層として酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、
窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成することができ
る。
また、平坦化絶縁層としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド
、エポキシなどの、耐熱性を有する有機材料を用いることができる。また上記有機材料の
他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、Ｂ
ＰＳＧ（リンボロンガラス）などを用いることができる。なお、これらの材料で形成され
る絶縁膜を複数積層させることで、平坦化絶縁層を形成してもよい。
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－
Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基としては有機基（例えばア
ルキル基やアリール基）やフルオロ基を用いてもよい。また、有機基は、フルオロ基を有
していてもよい。
平坦化絶縁層の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯ
Ｇ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリ
ーン印刷、オフセット印刷など）等を用いることができる。また、ドクターナイフ、ロー
ルコーター、カーテンコーター、ナイフコーターなどを用いて形成することができる。
上記のように酸化物半導体膜を成膜するに際し、成膜時の雰囲気中の残留水分を除去する
ことで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができ、トランジ
スタの特性の安定化を図ることができる。
以上のように、酸化物半導体層を用いるトランジスタを有する直流変換回路において、安
定な電気特性を有し信頼性の高い直流変換回路を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができる。
（実施の形態４）
本実施の形態は、本明細書で開示する直流変換回路を構成するトランジスタに適用できる
トランジスタの他の例を示す。なお、実施の形態３と同一部分又は同様な機能を有する部
分、及び工程は、実施の形態３と同様とすればよく、その繰り返しの説明は適宜省略する
。また同じ箇所の詳細な説明も適宜省略する。
本実施の形態のトランジスタ及びトランジスタの作製方法の一形態を、図８及び図９を用
いて説明する。
図８（Ａ）（Ｂ）にトランジスタの平面及び断面構造の一例を示す。図８（Ａ）（Ｂ）に
示すトランジスタ４６０は、トップゲート構造のトランジスタの一つである。
図８（Ａ）は、トップゲート構造のトランジスタ４６０の平面図であり、図８（Ｂ）は、
図８（Ａ）の線Ｄ１－Ｄ２における断面図である。
トランジスタ４６０は、絶縁表面を有する基板４５０上に、絶縁層４５７、ソース電極層
及びドレイン電極層のいずれか一方になる電極層４６５ａ１、４６５ａ２、酸化物半導体
層４６２、ソース電極層及びドレイン電極層の他方になる電極層４６５ｂ、配線層４６８
、ゲート絶縁層４５２、ゲート電極層４６１（４６１ａ、４６１ｂ）を含み、電極層４６
５ａ（４６５ａ１、４６５ａ２）は、配線層４６８を介して配線層４６４と電気的に接続
している。また、図示していないが、電極層４６５ｂもゲート絶縁層４５２に設けられた
開口において配線層と電気的に接続する。
以下、図９（Ａ）乃至（Ｅ）を用い、基板４５０上にトランジスタ４６０を作製する工程
を説明する。
まず、絶縁表面を有する基板４５０上に下地膜となる絶縁層４５７を形成する。
本実施の形態では、基板４５０を処理室へ搬送し、水素及び水分が除去され、酸素を含む
高純度スパッタリングガスを導入しシリコンターゲット又は石英（好ましくは合成石英）
を用いて、スパッタリング法により基板４５０上に絶縁層４５７の一例として、酸化シリ
コン層を形成する。なお、スパッタリングガスとしては、酸素又は、酸素及びアルゴンの
混合ガスを用いる。
本実施の形態では、例えば、純度が６Ｎであり、石英（好ましくは合成石英）をターゲッ
トとして用い、基板温度１０８℃、基板とターゲットの距離（Ｔ－Ｓ間距離）を６０ｍｍ
、圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ：
アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により酸化シリコ
ン膜を成膜する。酸化シリコン膜の膜厚は１００ｎｍとする。また、石英（好ましくは合
成石英）の代わりに、酸化シリコン膜を成膜するためのターゲットとしてシリコンターゲ
ットを用いることができる。
上記材料及び方法のいずれかを用いて絶縁層４５７を形成する場合において、処理室内の
残留水分を除去しつつ絶縁層４５７を形成することが好ましい。絶縁層４５７に水素、水
酸基又は水分が含まれないようにするためである。
なお、処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ま
しい。吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、又はチタ
ンサブリメーションポンプを用いることが好ましい。また、排気手段としては、例えばタ
ーボポンプにコールドトラップを備えたものを用いることができる。クライオポンプを用
いて排気した成膜室は、例えば、水素原子や、水素原子を有する化合物（水など）などが
排気されるため、当該成膜室で成膜することにより絶縁層４５７に含まれる不純物の濃度
を低減できる。
絶縁層４５７を形成する際に用いるスパッタリングガスとしては、水素、水、水酸基又は
水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを
用いることが好ましい。
また、絶縁層４５７は積層構造でもよく、例えば、基板４５０側から窒化物絶縁層と、酸
化物絶縁層との積層する積層構造としてもよく、窒化物絶縁層としては、例えば窒化シリ
コン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アルミニウム層などを
用いることができ、酸化物絶縁層としては、酸化シリコン層、酸化窒化シリコン層、酸化
アルミニウム層、又は酸化窒化アルミニウム層などを用いることができる。
例えば、水素及び水分が除去され、窒素を含む高純度スパッタリングガスを導入し、シリ
コンターゲットを用いて窒化シリコン層を基板の上に形成し、窒化シリコン層の上に酸化
シリコン層を形成する。この場合においても、酸化シリコン層と同様に、処理室内の残留
水分を除去しつつ窒化シリコン層を形成することが好ましい。
次に、絶縁層４５７上に、導電膜を形成し、第１のフォトリソグラフィ工程により導電膜
上にレジストマスクを形成し、選択的にエッチングを行って電極層４６５ａ１、４６５ａ
２を形成した後、レジストマスクを除去する（図９（Ａ）参照）。電極層４６５ａ１、４
６５ａ２は断面図では分断されて示されているが、連続した膜である。なお、形成された
ソース電極層、ドレイン電極層の端部はテーパ形状であると、上に積層するゲート絶縁層
の被覆性が向上するため好ましい。
電極層４６５ａ１、４６５ａ２の材料としては、アルミニウム、クロム、銅、タンタル、
チタン、モリブデン、タングステンから選ばれた元素、上述した元素を主成分とする合金
、又は上述した元素を組み合わせた合金膜などを用いることができる。また、電極層４６
５ａ１、４６５ａ２の材料としては、マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。また、導電
膜は、単層構造でも、２層以上の積層構造としてもよい。単層構造としては、例えば、シ
リコンを含むアルミニウム膜の単層構造が挙げられる。また、積層構造としては、アルミ
ニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミ
ニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。また
、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、
スカンジウムから選ばれた元素を単数、又は複数組み合わせた膜、該元素を単数、又は複
数組み合わせた合金膜、若しくは該元素を単数、又は複数組み合わせた窒化膜を用いても
よい。
本実施の形態では電極層４６５ａ１、４６５ａ２としてスパッタリング法により膜厚１５
０ｎｍのチタン膜を形成する。
次に、絶縁層４５７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成する。
次に酸化物半導体膜を形成し、第２のフォトリソグラフィ工程により島状の酸化物半導体
層４６２に加工する（図９（Ｂ）参照）。本実施の形態では、酸化物半導体膜としてＩｎ
－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
本実施の形態では、一例として、減圧状態に保持された処理室内に基板を保持し、処理室
内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、金属
酸化物をターゲットとして基板４５０上に酸化物半導体膜を成膜する。処理室内の残留水
分を除去するためには、吸着型の真空ポンプを用いることが好ましい。吸着型の真空ポン
プとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを
用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを備
えたものを用いることができる。クライオポンプを用いて排気した成膜室は、例えば、水
素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物
も含む）などが排気されるため、当該成膜室で成膜することにより、酸化物半導体膜に含
まれる不純物の濃度を低減できる。また、酸化物半導体膜成膜時に基板を加熱してもよい
。
また、酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水
酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純
度ガスを用いることが好ましい。
成膜条件の一例としては、基板温度室温、基板とターゲットの距離を６０ｍｍ、圧力０．
４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素及びアルゴン（酸素流量１５ｓｃｃｍ：アル
ゴン流量３０ｓｃｃｍ）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を
用いると、パーティクルが軽減でき、膜厚分布も均一となる。また、酸化物半導体膜の膜
厚は、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、酸化物半導体膜の適切な厚さは
、適用する酸化物半導体材料により異なるため、材料に応じて適宜厚さを選択すればよい
。
本実施の形態では、一例として、エッチング液として燐酸と酢酸と硝酸を混ぜた溶液を用
いたウェットエッチング法により、酸化物半導体膜を島状の酸化物半導体層４６２に加工
する。
次に、酸化物半導体層４６２に第１の加熱処理を行う。第１の加熱処理の温度は、４００
℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、一例
として加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰
囲気下４５０℃において１時間の加熱処理を行った後、大気に接触させることなく、酸化
物半導体層への水や水素の混入を防ぎ、酸化物半導体層を得る。この第１の加熱処理によ
って酸化物半導体層４６２の脱水化又は脱水素化を行うことができる。
なお、加熱処理装置を加熱処理温度から降温させる際に雰囲気を酸素に切り替えてもよい
。降温時に、酸素雰囲気に切り替えると、酸化物半導体層中の酸素欠損部に酸素が補充さ
れる。酸素欠損はキャリアを生成するが、それが消滅することでキャリアが著しく減少し
、極めてキャリア濃度の低い酸化物半導体層を得ることができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ装置、ＬＲ
ＴＡ装置などのＲＴＡ装置を用いることができる。例えば、第１の加熱処理として、６５
０℃～７００℃の高温に加熱した不活性ガス中に基板を移動させ、数分間加熱した後、基
板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡ
を用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴンなどの希ガス
に、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又
はヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、
好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層形
成後、酸化物半導体層上にさらにソース電極層及びドレイン電極層を積層させた後、ソー
ス電極層及びドレイン電極層上にゲート絶縁層を形成した後、のいずれのタイミングで行
ってもよい。
次に、絶縁層４５７及び酸化物半導体層４６２上に、導電膜を形成し、第３のフォトリソ
グラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行って電
極層４６５ｂ、配線層４６８を形成した後、レジストマスクを除去する（図９（Ｃ）参照
）。電極層４６５ｂ、配線層４６８は電極層４６５ａ１、４６５ａ２と同様な材料及び工
程で形成すればよい。
本実施の形態では、一例としてスパッタリング法により膜厚１５０ｎｍのチタン膜を形成
し、第３のフォトリソグラフィ工程によりチタン膜上にレジストマスクを形成し、選択的
にエッチングを行って電極層４６５ｂ、配線層４６８を形成する。本実施の形態では、電
極層４６５ａ１、４６５ａ２と電極層４６５ｂに同じチタン膜を用いる例のため、電極層
４６５ａ１、４６５ａ２と電極層４６５ｂとはエッチングにおいて選択比がとれない。よ
って、電極層４６５ａ１、４６５ａ２が、電極層４６５ｂのエッチング時にエッチングさ
れないように、酸化物半導体層４６２に覆われない電極層４６５ａ２上に配線層４６８を
設けている。電極層４６５ａ１、４６５ａ２と電極層４６５ｂとにエッチング工程におい
て高い選択比を有する異なる材料を用いる場合には、エッチング時に電極層４６５ａ２を
保護する配線層４６８は必ずしも設けなくてもよい。
なお、導電膜のエッチングの際に、酸化物半導体層４６２が除去されないように、導電膜
及び酸化物半導体膜のそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、一例として、導電膜としてチタン膜を用い、酸化物半導体膜としてＩ
ｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体膜を用い、エッチャントとして過水アンモニア水（ア
ンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層４６２の一部がエッチングさ
れ、溝部（凹部）を有する酸化物半導体層４６２となることもある。また、電極層４６５
ｂ、配線層４６８を形成するためのレジストマスクをインクジェット法で形成してもよい
。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造
コストを低減できる。
次に、絶縁層４５７、酸化物半導体層４６２、電極層４６５ａ１、４６５ａ２、電極層４
６５ｂ、配線層４６８上にゲート絶縁層４５２を形成する。
ゲート絶縁層４５２は、プラズマＣＶＤ法又はスパッタリング法などを用いて、酸化シリ
コン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、又は酸化アルミニ
ウム層を単層で又は積層して形成することができる。なお、ゲート絶縁層４５２中に水素
が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層４５２を成膜
することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、例え
ばターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタリングガス
として酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
また、ゲート絶縁層４５２としては、例えばＨｆＯｘなどを用いることもできる。ゲート
絶縁層４５２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極
に向かって流れるリーク電流を低減することができる。
ゲート絶縁層４５２は、電極層４６５ａ１、４６５ａ２、電極層４６５ｂ側から酸化シリ
コン層と窒化シリコン層を積層した構造とすることもできる。本実施の形態では、一例と
して圧力０．４Ｐａ、高周波電源１．５ｋＷ、酸素及びアルゴン（酸素流量２５ｓｃｃｍ
：アルゴン流量２５ｓｃｃｍ＝１：１）雰囲気下でＲＦスパッタリング法により膜厚１０
０ｎｍの酸化シリコン層を形成する。
次に、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチン
グを行ってゲート絶縁層４５２の一部を除去して、配線層４６８に達する開口４２３を形
成する（図９（Ｄ）参照）。なお、図示しないが開口４２３の形成時に電極層４６５ｂに
達する開口を形成してもよい。本実施の形態では、一例として電極層４６５ｂへの開口は
さらに層間絶縁層を積層した後に形成し、電気的に接続する配線層を開口に形成する例と
する。
次に、ゲート絶縁層４５２、及び開口４２３上に導電膜を形成した後、第５のフォトリソ
グラフィ工程によりゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成す
る。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをイン
クジェット法で形成すると製造コストを低減できる。
また、ゲート電極層４６１（４６１ａ、４６１ｂ）、配線層４６４を形成するための導電
膜は、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオ
ジム、スカンジウムなどの金属材料又はこれらを主成分とする合金材料を用いて、単層で
又は積層して形成することができる。
本実施の形態では一例として、スパッタリング法により膜厚１５０ｎｍのチタン膜を形成
し、第５のフォトリソグラフィ法を用いてゲート電極層４６１ａ、４６１ｂ、配線層４６
４を形成する。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。本実施の形態では、窒
素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。また、トランジスタ４６０上に
保護絶縁層や平坦化絶縁層を形成してから行ってもよい。
以上の工程で、水素、水分、水素化物、水酸化物の濃度が低減された酸化物半導体層４６
２を有するトランジスタ４６０を形成することができる（図９（Ｅ）参照）。
また、トランジスタ４６０上に保護絶縁層や、平坦化のための平坦化絶縁層を設けてもよ
い。なお、図示しないが、ゲート絶縁層４５２、保護絶縁層や平坦化絶縁層に電極層４６
５ｂに達する開口を形成し、その開口に、電極層４６５ｂと電気的に接続する配線層を形
成する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
上記のように、酸化物半導体膜の成膜に際し、成膜時の雰囲気中の残留水分を除去するこ
とで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それによ
り酸化物半導体膜の安定化を図ることができる。
以上のように、酸化物半導体層を用いるトランジスタを有する直流変換回路において、安
定な電気特性を有し信頼性の高い直流変換回路を提供することができる。
（実施の形態５）
本実施の形態は、本発明の一態様である直流変換回路を構成するトランジスタに適用可能
なトランジスタの一例について説明する。なお、実施の形態３又は実施の形態４と同一部
分又は同様な機能を有する部分、及び工程は、実施の形態３又は実施の形態４と同様とす
ればよく、その繰り返しの説明は適宜省略する。また同じ箇所の詳細な説明も適宜省略す
る。
本実施の形態のトランジスタの一例を、図１０を用いて説明する。
図１０（Ａ）（Ｂ）にトランジスタの断面構造の一例を示す。図１０（Ａ）（Ｂ）に示す
トランジスタ４２５、４２６は、酸化物半導体層を導電層とゲート電極層とで挟んだ構造
のトランジスタの一つである。
また、図１０（Ａ）（Ｂ）において、基板としてシリコン基板を用いており、シリコン基
板４２０上に設けられた絶縁層４２２上にトランジスタ４２５、４２６がそれぞれ設けら
れている。
図１０（Ａ）において、シリコン基板４２０に設けられた絶縁層４２２と絶縁層４０７と
の間に少なくとも酸化物半導体層４１２全体と重なるように導電層４２７が設けられてい
る。
なお、図１０（Ｂ）は、絶縁層４２２と絶縁層４０７との間の導電層が、導電層４２４の
ようにエッチングにより加工され、酸化物半導体層４１２の少なくともチャネル領域を含
む一部と重なる例である。
導電層４２７、４２４は、後工程で行われる加熱処理温度に耐えられる金属材料であれば
よく、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウム
から選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた
合金膜、又は上述した元素を成分とする窒化物などを用いることができる。また、導電層
４２７、４２４は、単層構造でも積層構造でもよく、例えばタングステン層単層、又は窒
化タングステン層とタングステン層とを積層する積層構造とすることができる。
また、導電層４２７、４２４は、電位がトランジスタ４２５、４２６のゲート電極層４１
１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能させることも
できる。また、導電層４２７、４２４の電位がＧＮＤ、０Ｖという固定電位であってもよ
い。
導電層４２７、４２４によって、トランジスタ４２５、４２６の電気特性を制御すること
ができる。
また、導電層を設けることにより第２のゲート電極層を形成する構成に限定されず、例え
ば基板として半導体基板を用いる場合には該基板を熱酸化することにより該基板に形成さ
れた領域を第２のゲート電極層として機能させることもできる。
本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができる。
（実施の形態６）
本実施の形態では、本発明の一態様である直流変換回路を構成するトランジスタに適用可
能なトランジスタの一例について説明する。
本実施の形態のトランジスタ及びトランジスタの作製方法の一例について図１１を用いて
説明する。
図１１（Ａ）乃至（Ｅ）にトランジスタの作製方法の一例を示す。図１１（Ａ）乃至（Ｅ
）に示すトランジスタは、ボトムゲート構造の一つであり逆スタガ型トランジスタともい
う。
また、トランジスタ３９０をシングルゲート構造のトランジスタとするが、本実施の形態
のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとし
てもよい。
以下、図１１（Ａ）乃至（Ｅ）を用い、基板３９４上にトランジスタ３９０を作製する工
程を説明する。
まず、絶縁表面を有する基板３９４上に導電膜を形成した後、第１のフォトリソグラフィ
工程により該導電膜の上にレジストマスクを形成し、該導電膜を選択的にエッチングする
ことにより、ゲート電極層３９１を形成する。なお、ゲート電極層３９１の端部は、テー
パ形状であることが好ましい。ゲート電極層３９１の端部がテーパ形状であると、上に積
層するゲート絶縁層の被覆性が向上する。なお、レジストマスクをインクジェット法で形
成してもよい。レジストマスクをインクジェット法で形成すると製造コストを低減できる
。
絶縁表面を有する基板３９４に使用することができる基板に大きな制限はないが、少なく
とも、加熱処理に耐えうる程度の耐熱性を有していることが必要となる。基板３９４とし
ては、例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を
用いることができる。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。また
、プラスチック基板なども適宜用いることができる。また基板としてシリコンなどの半導
体基板を用いることもできる。
また、下地膜となる絶縁膜を基板３９４とゲート電極層３９１との間に設けてもよい。下
地膜は、基板３９４からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸
化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の
膜による積層構造により形成することができる。
また、ゲート電極層３９１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウムなどの金属材料又はこれらを主成分と
する合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３９１の２層の積層構造は、アルミニウム層上にモリブデン層が積
層された２層の積層構造、銅層上にモリブデン層を積層した２層構造、銅層上に窒化チタ
ン層若しくは窒化タンタルを積層した２層構造、窒化チタン層とモリブデン層とを積層し
た２層構造、又は窒化タングステン層とタングステン層とを積層した２層構造とすること
が好ましい。３層の積層構造は、タングステン層又は窒化タングステン層と、アルミニウ
ムとシリコンの合金又はアルミニウムとチタンの合金の層と、窒化チタン又はチタン層と
を積層した積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極
層３９１を形成することもできる。透光性を有する導電膜としては、透光性導電性酸化物
などをその例に挙げることができる。
次に、ゲート電極層３９１上にゲート絶縁層３９７を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高
純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲー
ト絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート
絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲ
ート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることがで
きるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３
以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ～６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成
膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２
Ｏ）と希ガスを導入し、１０Ｐａ～３０Ｐａの圧力下で高密度プラズマを発生させてガラ
スなどの絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を
停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプ
ラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁
膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモ
ノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２０
０の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、ク
リプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いるこ
とが好ましい。
もちろん、ゲート絶縁層３９７として良質な絶縁膜を形成できるものであれば、スパッタ
リング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の
熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であ
ってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと
、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
例えば、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発する。これに対して、本発
明の一態様である直流変換回路に用いられるトランジスタは、酸化物半導体の不純物、特
に水素や水などを極力除去し、上記のようにゲート絶縁層との界面特性を良好にすること
により、ＢＴ試験に対しても安定なトランジスタを得ることを可能としている。
また、ゲート絶縁層３９７としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコ
ン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成すること
ができる。
また、ゲート絶縁層３９７としては、例えばＨｆＯｘなどを用いることもできる。ゲート
絶縁層３９７としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極
に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３９７は、酸化シリコン層と窒化シリコン層を積層した構造とするこ
ともできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密
度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このときチ
ャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、
１：１０から１：２００の範囲とする。
また、ゲート絶縁層３９７、酸化物半導体膜３９３に水素、水酸基及び水分がなるべく含
まれないようにするために、成膜の前処理として、ゲート電極層３９１が形成された基板
３９４、又はゲート絶縁層３９７までが形成された基板３９４をスパッタリング装置の予
備加熱室で予備加熱し、基板３９４に吸着した水素、水分などの不純物を脱離させ、排気
させることが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下好ましくは
１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段としては、例えば
クライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこ
の予備加熱は、酸化物絶縁層の成膜前に、ソース電極層及びドレイン電極層まで形成した
基板３９４にも同様に行ってもよい。
次に、ゲート絶縁層３９７上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３９３
を形成する（図１１（Ａ）参照）。
なお、酸化物半導体膜３９３を成膜する前に、アルゴンガスを導入してプラズマを発生さ
せる逆スパッタリングを行い、ゲート絶縁層３９７の表面に付着しているパーティクルを
除去することが好ましい。
酸化物半導体膜３９３は例えばスパッタリング法により成膜する。酸化物半導体膜３９３
としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜や、三元系金属酸化物
であるＩｎ－Ｇａ－Ｚｎ－Ｏ膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜、Ｉｎ－Ａｌ－Ｚｎ－Ｏ膜、Ｓ
ｎ－Ｇａ－Ｚｎ－Ｏ膜、Ａｌ－Ｇａ－Ｚｎ－Ｏ膜、Ｓｎ－Ａｌ－Ｚｎ－Ｏ膜や、二元系金
属酸化物であるＩｎ－Ｚｎ－Ｏ膜、Ｓｎ－Ｚｎ－Ｏ膜、Ａｌ－Ｚｎ－Ｏ膜、Ｚｎ－Ｍｇ－
Ｏ膜、Ｓｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｓｎ－Ｏ膜や、Ｉｎ－Ｏ膜、Ｓｎ－
Ｏ膜、Ｚｎ－Ｏ膜などの酸化物半導体膜を用いることができる。また、上記酸化物半導体
膜にＳｉＯ２が含まれていてもよい。
また、酸化物半導体膜３９３としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される
膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ又
は複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧ
ａ及びＣｏなどがある。
本実施の形態では、一例として酸化物半導体膜３９３をＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化
物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜３９３は
、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアル
ゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる。また、
スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲット
を用いて成膜を行ってもよい。
また、酸化物半導体膜３９３をスパッタリング法で作製するためのターゲットとして、酸
化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物
のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組
成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］や、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いることができる。金属酸化物ターゲット
の充填率は９０％以上、好ましくは９５％以上である。充填率の高い金属酸化物ターゲッ
トを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、一例として、減圧状態に保持された処理室内に基板を保持し、基板を
室温又は４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素
及び水分が除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板
３９４上に酸化物半導体膜３９３を成膜する。処理室内の残留水分を除去するためには、
吸着型の真空ポンプを用いることが好ましい。吸着型の真空ポンプとしては、例えば、ク
ライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。
また、排気手段としては、例えばターボポンプにコールドトラップを備えたものを用いる
ことができる。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２
Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も含む）などが排
気されるため、当該成膜室で成膜することにより、酸化物半導体膜に含まれる不純物の濃
度を低減できる。また、クライオポンプにより処理室内に残留する水分を除去しながらス
パッタリング成膜を行うことで、酸化物半導体膜３９３を成膜する際の基板温度は室温か
ら４００℃未満とすることができる。
成膜条件の一例としては、基板とターゲットの距離を６０ｍｍ、圧力０．６Ｐａ、直流（
ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。な
お、パルス直流（ＤＣ）電源を用いると、パーティクルが軽減でき、膜厚分布も均一とな
るために好ましい。酸化物半導体膜の膜厚は、好ましくは５ｎｍ以上３０ｎｍ以下とする
。なお、酸化物半導体膜の適切な厚さは、適用する酸化物半導体材料により異なるため、
材料に応じて適宜厚さを選択すればよい。
次に、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層３９
９に加工する（図１１（Ｂ）参照）。また、島状の酸化物半導体層３９９を形成するため
のレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェッ
ト法で形成すると製造コストを低減できる。
また、ゲート絶縁層３９７にコンタクトホールを形成する場合、その工程は酸化物半導体
層３９９の形成時に行うことができる。
なお、ここでの酸化物半導体膜３９３のエッチングとしては、ドライエッチング又はウェ
ットエッチングを用いることができる。また、酸化物半導体膜３９３のエッチングとして
は、ドライエッチング及びウェットエッチングの両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、ドライエッチングに用いるエッチングガスとしては、フッ素を含むガス（フッ素系
ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、ト
リフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、若しくは酸素（Ｏ２）、又
はこれらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガスなど
を用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度など）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、例えば燐酸と酢酸と硝酸を混ぜた溶
液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によっ
て除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を
再利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウムな
どの材料を回収して再利用することにより、資源を有効活用し低コスト化することができ
る。
また、エッチングの際には、所望の加工形状にエッチングできるように、材料に合わせて
エッチング条件（エッチング液、エッチング時間、温度など）を適宜調節する。
また、本実施の形態では、次工程の導電膜を形成する前に逆スパッタリングを行い、酸化
物半導体層３９９及びゲート絶縁層３９７の表面に付着しているレジスト残渣などを除去
することが好ましい。
次に、ゲート絶縁層３９７、及び酸化物半導体層３９９上に、導電膜を形成する。導電膜
の形成は、スパッタリング法や真空蒸着法で行えばよい。導電膜の材料としては、アルミ
ニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、
又は上述した元素を成分とする合金、又は上述した元素を組み合わせた合金膜などを用い
ることができる。また、導電膜の材料としては、マンガン、マグネシウム、ジルコニウム
、ベリリウム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。単層構造としては、
例えば、シリコンを含むアルミニウム膜の単層構造が挙げられる。また、積層構造として
は、アルミニウム膜上にチタン膜を積層する２層構造、又はＴｉ膜と、そのＴｉ膜上に重
ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられ
る。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネ
オジム、スカンジウムから選ばれた元素を単数、又は複数組み合わせた膜、該元素を単数
、又は複数組み合わせた合金膜、若しくは該元素を単数、又は複数組み合わせた窒化膜を
用いてもよい。
次に、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的
にエッチングを行ってソース電極層３９５ａ、ドレイン電極層３９５ｂを形成した後、レ
ジストマスクを除去する（図１１（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３９９上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネ
ル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ
～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）
を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外
線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタ
のチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速
度を高速化でき、さらにオフ電流値を極めて小さくできるため、低消費電力化も図ること
ができる。
なお、導電膜のエッチングの際に、酸化物半導体層３９９が除去されないように、導電膜
及び酸化物半導体膜のそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、一例として、導電膜としてチタン膜を用い、酸化物半導体層３９９と
してＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層を用い、エッチャントとして過水アンモニア
水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３９９の一部がエッチングさ
れ、溝部（凹部）を有する酸化物半導体層３９９となることもある。また、ソース電極層
３９５ａ、ドレイン電極層３９５ｂを形成するためのレジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成すると製造コストを低減で
きる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理によって露出している酸化物半
導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガス
を用いてプラズマ処理を行ってもよい。
プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層の一部に接する保護
絶縁層となる酸化物絶縁層として酸化物絶縁層３９６を形成する（図１１（Ｄ）参照）。
本実施の形態では、酸化物半導体層３９９がソース電極層３９５ａ、ドレイン電極層３９
５ｂと重ならない領域において、酸化物半導体層３９９と酸化物絶縁層３９６とが接する
ように形成する。
本実施の形態では、酸化物絶縁層３９６として、島状の酸化物半導体層３９９、ソース電
極層３９５ａ、ドレイン電極層３９５ｂまで形成された基板３９４を室温又は１００℃未
満の温度に加熱し、水素及び水分が除去され、酸素を含む高純度スパッタリングガスを導
入しシリコン半導体のターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
本実施の形態では、例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲッ
ト（抵抗率０．０１Ωｃｍ）を用い、基板とターゲットの距離（Ｔ－Ｓ間距離）を８９ｍ
ｍ、圧力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下
でパルスＤＣスパッタリング法により酸化シリコン膜を成膜する。酸化シリコン膜の膜厚
は３００ｎｍとする。また、シリコンターゲットの代わりに酸化シリコン膜を成膜するた
めのターゲットとして石英（好ましくは合成石英）を用いることができる。なお、スパッ
タリングガスとしては、例えば酸素又は、酸素及びアルゴンの混合ガスを用いる。
上記材料及び方法のいずれかを用いて酸化物絶縁層３９６を形成する場合において、処理
室内の残留水分を除去しつつ酸化物絶縁層３９６を成膜することが好ましい。酸化物半導
体層３９９及び酸化物絶縁層３９６に水素、水酸基又は水分が含まれないようにするため
である。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコー
ルドトラップを備えたものを用いることができる。クライオポンプを用いて排気した成膜
室は、例えば、水素原子や、水素原子を有する化合物（水など）などが排気されるため、
当該成膜室で成膜することにより酸化物絶縁層３９６に含まれる不純物の濃度を低減でき
る。
なお、酸化物絶縁層３９６として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化
アルミニウム層、又は酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁層３９６と酸化物半導体層３９９とを接した状態で１００℃乃至４０
０℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁層３９６は欠陥を多く
含むため、この加熱処理によって酸化物半導体層３９９中に含まれる水素、水分、水酸基
又は水素化物などの不純物を酸化物絶縁層３９６に拡散させ、酸化物半導体層３９９中に
含まれる該不純物をより低減させることができる。
以上の工程で、水素、水分、水酸基又は水素化物の濃度が低減された酸化物半導体層３９
２を有するトランジスタ３９０を形成することができる（図１１（Ｅ）参照）。
上記のように酸化物半導体膜を成膜するに際し、成膜時の雰囲気中の残留水分を除去する
ことで、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。それに
より酸化物半導体膜の安定化を図ることができる。
なお、酸化物絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層３９
８を酸化物絶縁層３９６上に形成する。保護絶縁層３９８としては、窒化シリコン膜、窒
化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いる。
本実施の形態では、一例として、酸化物絶縁層３９６まで形成された基板３９４を１００
℃～４００℃の温度に加熱し、水素及び水分が除去された窒素を含む高純度のスパッタリ
ングガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜することに
より保護絶縁層３９８を形成する。この場合においても、酸化物絶縁層３９６と同様に、
処理室内の残留水分を除去しつつ保護絶縁層３９８を成膜することが好ましい。
保護絶縁層３９８を形成する場合、保護絶縁層３９８の成膜時に１００℃～４００℃に基
板３９４を加熱することで、酸化物半導体層３９９中に含まれる水素若しくは水分を酸化
物絶縁層３９６に拡散させることができる。この場合、上記酸化物絶縁層３９６の形成後
に加熱処理を行わなくてもよい。
また、酸化物絶縁層３９６として酸化シリコン層を形成し、保護絶縁層３９８として窒化
シリコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共
通のシリコンターゲットを用いて形成することができる。先に酸素を含むスパッタリング
ガスを導入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形
成し、次にスパッタリングガスを窒素を含むスパッタリングガスに切り替えて同じシリコ
ンターゲットを用いて窒化シリコン層を形成する。酸化シリコン層と窒化シリコン層とを
大気に曝露せずに連続して形成することができるため、酸化シリコン層表面に水素や水分
などの不純物の吸着を防止することができる。この場合、酸化物絶縁層３９６として酸化
シリコン層を形成し、保護絶縁層３９８として窒化シリコン層を積層した後、酸化物半導
体層中に含まれる水素若しくは水分を酸化物絶縁層３９６に拡散させるための加熱処理（
温度１００℃乃至４００℃）を行うとよい。
また、ゲート絶縁層上にチャネル形成領域を有する酸化物半導体層を形成する際に、雰囲
気中の残留水分を除去することで、該酸化物半導体層中の水素及び水素化物の濃度を低減
することができる。
上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを
超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処
理温度で全ての工程を行うことができる。
さらに、酸化物半導体を用いたトランジスタの電導機構について、図１２乃至図１５を用
いて説明する。なお、以下の説明では、理解の容易のため理想的な状況を仮定しており、
そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一
考察に過ぎないことを付記する。
図１２に酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図を示す。ゲート電極
１００１上にゲート絶縁膜１００２を介して酸化物半導体層１００３が設けられ、その上
にソース電極１００４ａ及びドレイン電極１００４ｂが設けられ、ソース電極１００４ａ
及びドレイン電極１００４ｂの上に酸化物絶縁層１００５が設けられ、酸化物絶縁層１０
０５を挟んで酸化物半導体層１００３の上に導電層１００６が設けられる。
図１３は、図１２に示すＡ－Ａ’断面におけるエネルギーバンド図（模式図）を示す。図
１３（Ａ）はソースとドレインの間の電圧を等電位（Ｖｄ＝０Ｖ）とした場合を示し、図
１３（Ｂ）は、ソースに対しドレインに正の電位（Ｖｄ＞０）を加え、ゲートに正の電位
（Ｖｇ＞０）を加えた場合を示す。
図１４は、図１２におけるＢ－Ｂ’の断面におけるエネルギーバンド図（模式図）である
。図１４（Ａ）はゲート（Ｇ１）に正の電位（＋Ｖｇ）が印加された状態であり、ソース
とドレインの間にキャリア（電子）が流れるオン状態を示している。また、図１４（Ｂ）
は、ゲート（Ｇ１）に負の電位（－Ｖｇ）が印加された状態であり、オフ状態（少数キャ
リアは流れない）である場合を示す。
図１５は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
金属は縮退しているため、伝導帯中にフェルミ準位が位置する。一方、従来の酸化物半導
体は一般にＮ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置
する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半
導体において、成膜方法にも依存するが、酸化物半導体層には多少の水素若しくは水が含
有され、その一部が電子を供給するドナーとなり、Ｎ型化する一つの要因であることが知
られている。
これに対して、本発明の一態様の直流変換回路のトランジスタに適用する酸化物半導体は
、Ｎ型不純物である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の不純物
が極力含まれないように高純度化することにより真性（Ｉ型）、又は実質的に真性な半導
体としたものである。すなわち、不純物を添加してＩ型化するのでなく、水素や水などの
不純物を極力除去したことにより、高純度化されたＩ型（真性半導体）又はそれに近づけ
ることを特徴としている。これにより、フェルミ準位は、真性フェルミ準位と同じレベル
にまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力とほぼ等しい。この場合、金属－酸化物半導体界面
において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数と酸化物半導体の電子親和力が等しい場合、両者が接触すると
図１３（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図１３（Ｂ）において、黒丸（●）は電子を示し、ドレインに正の電位が印加されると、
電子はバリア（ｈ）を超えて酸化物半導体に注入され、ドレインに向かって流れる。この
場合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のド
レイン電圧が印加された場合には、電圧印加のない図１３（Ａ）のバリアの高さ、すなわ
ちバンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
このとき、電子は、図１４（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導
体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図１４（Ｂ）において、ゲート電極１００１に負の電位（逆バイアス）が印加され
ると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い
値となる。
例えば、トランジスタのチャネル幅Ｗが１×１０４μｍでチャネル長が３μｍの素子であ
っても、オフ電流が１０－１３Ａ以下であり、サブスレッショルドスイング値（Ｓ値）が
０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）である。
このように、単に、バンドギャップの広い酸化物半導体をトランジスタに適用するのでは
なく、ドナーを形成する水素などの不純物を極力低減し、キャリア密度を好ましくは、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満となるよう
にすることで、実用的な動作温度で熱的に励起されるキャリアを排除して、ソース側から
注入されるキャリアのみによってトランジスタを動作させることができる。それにより、
オフ電流を１×１０－１３Ａ以下にまで下げると共に、温度変化によってオフ電流がほと
んど変化しない極めて安定に動作するトランジスタを得ることができる。
以上のように、酸化物半導体層を用いるトランジスタにおいて、安定な電気特性を有し、
信頼性の高いトランジスタを提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができ
る。
（実施の形態７）
本実施の形態は、本発明の一態様である直流変換回路を構成するトランジスタに適用可能
なトランジスタの一例について説明する。
本実施の形態のトランジスタ及びトランジスタの作製方法の一例について図１６を用いて
説明する。
図１６（Ａ）乃至（Ｅ）にトランジスタの作製方法の一例を示す。図１６（Ａ）乃至（Ｅ
）に示すトランジスタは、ボトムゲート構造の一つであり逆スタガ型トランジスタともい
う。
また、トランジスタ３１０をシングルゲート構造のトランジスタとするが、本実施の形態
のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとし
てもよい。
以下、図１６（Ａ）乃至（Ｅ）を用い、基板３００上にトランジスタ３１０を作製する工
程を説明する。
まず、絶縁表面を有する基板３００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３１１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成すると製造コストを低減でき
る。
絶縁表面を有する基板３００に使用することができる基板に大きな制限はないが、少なく
とも、加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板３
００としては、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板
を用いることができる。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いてもよい。他にも、結晶化ガラスなどを用いることができる。また
基板としてシリコンなどの半導体基板を用いることもできる。
下地膜となる絶縁膜を基板３００とゲート電極層３１１との間に設けてもよい。下地膜は
、基板３００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、
窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により
形成することができる。
また、ゲート電極層３１１は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウムなどの金属材料又はこれらを主成分とする合
金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３１１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層を積層した２層の積層構造、銅層
上に窒化チタン層若しくは窒化タンタル層を積層した２層の積層構造、窒化チタン層とモ
リブデン層とを積層した２層の積層構造、又は窒化タングステン層とタングステン層との
２層の積層構造とすることが好ましい。３層の積層構造としては、タングステン層又は窒
化タングステン層と、アルミニウムと珪素の合金又はアルミニウムとチタンの合金の層と
、窒化チタン層又はチタン層とを積層した積層とすることが好ましい。
次に、ゲート電極層３１１上にゲート絶縁層３０２を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高
純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲー
ト絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート
絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲ
ート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることがで
きるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３
以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ～６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成
膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２
Ｏ）と希ガスを導入し、１０Ｐａ～３０Ｐａの圧力下で高密度プラズマを発生させてガラ
スなどの絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を
停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプ
ラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁
膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモ
ノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２０
０の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、ク
リプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いるこ
とが好ましい。
もちろん、ゲート絶縁層３０２として良質な絶縁膜を形成できるものであれば、スパッタ
リング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の
熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であ
ってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと
、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対
して、本発明の一態様である直流変換回路に用いられるトランジスタは、酸化物半導体の
不純物、特に水素や水などを極力除去し、上記のようにゲート絶縁層との界面特性を良好
にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることを可能としている
。
また、ゲート絶縁層３０２としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコ
ン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成すること
ができる。
また、ゲート絶縁層３０２としては、例えばＨｆＯｘなどを用いることもできる。ゲート
絶縁層３０２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極
に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３０２は、酸化シリコン層と窒化シリコン層を積層した構造とするこ
ともできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密
度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このときチ
ャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、
１：１０から１：２００の範囲とする。
次に、ゲート絶縁層３０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３３０
を形成する。
なお、酸化物半導体膜３３０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層３０２の表面に付着してい
るパーティクルを除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウ
ム、酸素などを用いてもよい。
酸化物半導体膜３３０としては、四元系金属酸化物であるＩｎ－Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜
や、三元系金属酸化物であるＩｎ－Ｇａ－Ｚｎ－Ｏ膜、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ膜、Ｉｎ－
Ａｌ－Ｚｎ－Ｏ膜、Ｓｎ－Ｇａ－Ｚｎ－Ｏ膜、Ａｌ－Ｇａ－Ｚｎ－Ｏ膜、Ｓｎ－Ａｌ－Ｚ
ｎ－Ｏ膜や、二元系金属酸化物であるＩｎ－Ｚｎ－Ｏ膜、Ｓｎ－Ｚｎ－Ｏ膜、Ａｌ－Ｚｎ
－Ｏ膜、Ｚｎ－Ｍｇ－Ｏ膜、Ｓｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｍｇ－Ｏ膜、Ｉｎ－Ｓｎ－Ｏ膜や
、Ｉｎ－Ｏ膜、Ｓｎ－Ｏ膜、Ｚｎ－Ｏ膜などの酸化物半導体膜を用いることができる。ま
た、上記酸化物半導体膜にＳｉＯ２が含まれていてもよい。
また、酸化物半導体膜３３０としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される
膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一つ又
は複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、又はＧ
ａ及びＣｏなどがある。
また、酸化物半導体膜３３０をスパッタリング法で作製するためのターゲットとして、酸
化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物
のターゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組
成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］や、Ｉｎ：Ｇａ
：Ｚｎ＝１：１：０．５［ａｔｏｍ％］）を用いることができる。また、Ｉｎ、Ｇａ、及
びＺｎを含む金属酸化物ターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ％
］、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ％］の組成比を有するターゲットを用
いることもできる。金属酸化物ターゲットの充填率は９０％以上、好ましくは９５％以上
である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体
膜は緻密な膜となる。
酸化物半導体膜３３０を成膜する際に用いるスパッタリングガスとしては、水素、水、水
酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純
度ガスを用いることが好ましい。
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタリングガスを導入し、金属酸化物をターゲットとして基板３００上に
酸化物半導体膜３３０を成膜する。処理室内の残留水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。吸着型真空ポンプとしては、例えば、クライオポンプ
、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手
段としては、例えばターボポンプにコールドトラップを備えたものを用いることができる
。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素
原子を含む化合物（より好ましくは炭素原子を含む化合物も含む）などが排気されるため
、当該成膜室で成膜することにより酸化物半導体膜に含まれる不純物の濃度を低減できる
。
成膜条件の一例としては、基板とターゲットの距離を１００ｍｍ、圧力０．６Ｐａ、直流
（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。
なお、パルス直流（ＤＣ）電源を用いると、パーティクルが軽減でき、膜厚分布も均一と
なるために好ましい。酸化物半導体膜の膜厚は、好ましくは５ｎｍ以上３０ｎｍ以下とす
る。なお、酸化物半導体膜の適切な厚さは、適用する酸化物半導体材料により異なるため
、材料に応じて適宜厚さを選択すればよい。
次に、酸化物半導体膜３３０を第２のフォトリソグラフィ工程により島状の酸化物半導体
層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジ
ェット法で形成してもよい。レジストマスクをインクジェット法で形成すると製造コスト
を低減できる。
次に、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導
体層の脱水化又は脱水素化を行うことができる。第１の加熱処理の温度は、４００℃以上
７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、一例として
加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下
４５０℃において１時間の加熱処理を行った後、大気に接触させることなく、酸化物半導
体層への水や水素の混入を防ぎ、酸化物半導体層３３１を得る（図１６（Ｂ）参照）。
なお、加熱処理装置を加熱処理温度から降温させる際に、雰囲気を酸素に切り替えてもよ
い。降温時に、酸素雰囲気に切り替えると、酸化物半導体層中の酸素欠損部に酸素が補充
される。酸素欠損はキャリアを生成するのであるが、それが消滅することでキャリアが著
しく減少し、極めてキャリア濃度の低い酸化物半導体層を得ることができる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻
射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ装置、ＬＲ
ＴＡ装置などのＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メ
タルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムラ
ンプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加
熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気
体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応し
ない不活性気体が用いられる。
例えば、第１の加熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基
板を移動させ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出
すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴンなどの希ガス
に、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又
はヘリウム、ネオン、アルゴンなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、
好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好まし
くは０．１ｐｐｍ以下）とすることが好ましい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜３３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層形
成後、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、ソース電極
層及びドレイン電極層上に保護絶縁層を形成した後、のいずれで行ってもよい。
また、ゲート絶縁層３０２にコンタクトホールを形成する場合、その工程は酸化物半導体
膜３３０に脱水化又は脱水素化処理を行う前でも行った後に行ってもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度など）を適宜調節する。
次に、ゲート絶縁層３０２、及び酸化物半導体層３３１上に、導電膜を形成する。例えば
スパッタリング法や真空蒸着法で導電膜を形成すればよい。導電膜の材料としては、アル
ミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素
、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜などが挙げ
られる。また、導電膜の材料としては、マンガン、マグネシウム、ジルコニウム、ベリリ
ウム、イットリウムのいずれか一又は複数から選択された材料を用いてもよい。また、導
電膜は、単層構造でも、２層以上の積層構造としてもよい。単層構造としては、例えば、
シリコンを含むアルミニウム膜の単層構造が挙げられる。また積層構造としては、アルミ
ニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウ
ム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、アル
ミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカン
ジウムから選ばれた元素を単数、又は複数組み合わせた膜、合金膜、若しくは窒化膜を用
いてもよい。
導電膜成膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせ
ることが好ましい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３１５ａ、ドレイン電極層３１５ｂを形成した後、レジスト
マスクを除去する（図１６（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３３１上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネ
ル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ
～数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）
を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超紫外
線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタ
のチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速
度を高速化でき、さらにオフ電流値を極めて小さくできるため、低消費電力化も図ること
ができる。
なお、導電膜のエッチングの際に、酸化物半導体層３３１が除去されないように、導電膜
及び酸化物半導体膜のそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、一例として、導電膜としてチタン膜を用い、酸化物半導体層３３１と
してＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層を用い、エッチャントとして過水アンモニア
水（アンモニア、水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３３１の一部がエッチングさ
れ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３１５
ａ、ドレイン電極層３１５ｂを形成するためのレジストマスクをインクジェット法で形成
してもよい。レジストマスクをインクジェット法で形成すると製造コストを低減できる。
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成し
てもよい。酸化物導電層とソース電極層及びドレイン電極層を形成するための金属層は、
連続成膜が可能である。酸化物導電層はソース領域及びドレイン領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層とソース電極層及び
ドレイン電極層との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図るこ
とができ、トランジスタの高速動作を達成することができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次に、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処
理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、
酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
プラズマ処理を行った後、大気に触れることなく、酸化物半導体層の一部に接する保護絶
縁膜となる酸化物絶縁層３１６を形成する。
酸化物絶縁層３１６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層３１６に水、水素などの不純物を混入させない方法を適宜用いて形成することが
できる。酸化物絶縁層３１６に水素が含まれると、その水素の酸化物半導体層への侵入、
又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャ
ネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって
、酸化物絶縁層３１６はできるだけ水素を含まない膜になるように、成膜方法に水素を用
いないことが重要である。
本実施の形態では、一例として、酸化物絶縁層３１６として膜厚２００ｎｍの酸化珪素膜
をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とす
ればよく、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜
は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはア
ルゴン）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素
ターゲット又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて
、酸素、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる
。酸素欠乏状態となり低抵抗化、即ちＮ型化した酸化物半導体層に接して形成する酸化物
絶縁層３１６は、水分、水素イオン、ＯＨ－などの不純物を含まず、これらが外部から侵
入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリ
コン膜、酸化アルミニウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３１６を成膜すること
が好ましい。酸化物半導体層３３１及び酸化物絶縁層３１６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、例えばターボポンプ
にコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子や、水素原子を有する化合物（水など）などが排気されるため、
当該成膜室で成膜することにより酸化物絶縁層３１６に含まれる不純物の濃度を低減でき
る。
酸化物絶縁層３１６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸
基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度
ガスを用いることが好ましい。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下
で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層
が酸化物絶縁層３１６と接した状態で加熱される。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化又は脱水素化の
ための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な状
態とする。その結果、ゲート電極層３１１と重なるチャネル形成領域３１３はＩ型となり
、ソース電極層３１５ａに重なる低抵抗ソース領域３１４ａと、ドレイン電極層３１５ｂ
に重なる低抵抗ドレイン領域３１４ｂとが自己整合的に形成される。以上の工程でトラン
ジスタ３１０が形成される（図１６（Ｄ）参照）。
なお、ドレイン電極層３１５ｂ（及びソース電極層３１５ａ）と重畳した酸化物半導体層
において低抵抗ドレイン領域３１４ｂ（又は低抵抗ソース領域３１４ａ）を形成すること
により、トランジスタの信頼性の向上を図ることができる。具体的には、低抵抗ドレイン
領域３１４ｂを形成することで、ドレイン電極層３１５ｂから低抵抗ドレイン領域３１４
ｂ、チャネル形成領域３１３にかけて、導電性を段階的に変化させうるような構造とする
ことができる。そのため、ドレイン電極層３１５ｂに高電源電位ＶＤＤを供給する配線に
接続して動作させる場合、ゲート電極層３１１とドレイン電極層３１５ｂとの間に高電界
が印加されても低抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トラ
ンジスタの絶縁耐圧を向上させた構成とすることができる。
酸化物絶縁層３１６上にさらに保護絶縁層を形成してもよい。例えば、保護絶縁層として
ＲＦスパッタリング法を用いて窒化珪素膜を形成する。ＲＦスパッタリング法は、量産性
がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオン
、ＯＨ－などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁
膜を用い、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミ
ニウム膜などを用いる。本実施の形態では、保護絶縁層として保護絶縁層３０３を、窒化
シリコン膜を用いて形成する（図１６（Ｅ）参照）。
本実施の形態では、酸化物絶縁層３１６まで形成された基板３００を１００℃～４００℃
の温度に加熱し、水素及び水分が除去され、窒素を含む高純度スパッタリングガスを導入
しシリコン半導体のターゲットを用いて、保護絶縁層３０３として、窒化シリコン膜を成
膜する。この場合においても、酸化物絶縁層３１６と同様に、処理室内の残留水分を除去
しつつ保護絶縁層３０３を成膜することが好ましい。
また、保護絶縁層３０３上に平坦化のための平坦化絶縁層を設けてもよい。
また、保護絶縁層３０３の上（平坦化絶縁層を設ける場合には平坦化絶縁層の上）に酸化
物半導体層と重なる導電層を設けてもよい。導電層は、電位がトランジスタ３１０のゲー
ト電極層３１１と同じでもよいし、異なっていても良く、第２のゲート電極層として機能
させることもできる。また、導電層の電位がＧＮＤ、０Ｖという固定電位であってもよい
。
導電層によって、トランジスタ３１０の電気特性を制御することができる。
以上のように、酸化物半導体層を用いるトランジスタにおいて、安定な電気特性を有し、
信頼性の高いトランジスタを提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせ、又は置き換えを行うことができる。
（実施の形態８）
本実施の形態は、本発明の一態様である直流変換回路を構成するトランジスタに適用可能
なトランジスタの一例について説明する。
本実施の形態のトランジスタ及びトランジスタの作製方法の一例について図１７を用いて
説明する。
図１７（Ａ）乃至（Ｄ）にトランジスタの作製方法の一例を示す。図１７（Ａ）乃至（Ｄ
）に示すトランジスタは、チャネル保護型（チャネルストップ型ともいう）と呼ばれるボ
トムゲート構造の一つであり逆スタガ型トランジスタともいう。
また、トランジスタ３６０をシングルゲート構造のトランジスタとするが、本実施の形態
のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとし
てもよい。
以下、図１７（Ａ）乃至（Ｄ）を用い、基板３２０上にトランジスタ３６０を作製する工
程を説明する。
まず、絶縁表面を有する基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、ゲート電極層３６１は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウムなどの金属材料又はこれらを主成分とする合
金材料を用いて、単層で又は積層して形成することができる。
次に、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高
純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲー
ト絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート
絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲ
ート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることがで
きるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３
以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ～６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成
膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２
Ｏ）と希ガスを導入し、１０Ｐａ～３０Ｐａの圧力下で高密度プラズマを発生させてガラ
スなどの絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を
停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプ
ラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁
膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモ
ノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２０
０の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、ク
リプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いるこ
とが好ましい。
もちろん、ゲート絶縁層３２２として良質な絶縁膜を形成できるものであれば、スパッタ
リング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の
熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であ
ってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと
、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対
して、本発明の一態様である直流変換回路に用いられるトランジスタは、酸化物半導体の
不純物、特に水素や水などを極力除去し、上記のようにゲート絶縁層との界面特性を良好
にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることを可能としている
。
また、ゲート絶縁層３２２としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコ
ン層、窒化酸化シリコン層、又は酸化アルミニウム層を単層で又は積層して形成すること
ができる。
また、ゲート絶縁層３２２としては、例えばＨｆＯｘなどを用いることもできる。ゲート
絶縁層３２２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極
に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３２２は、酸化シリコン層と窒化シリコン層を積層した構造とするこ
ともできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密
度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このときチ
ャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、
１：１０から１：２００の範囲とする。
次に、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形成
し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の形
態では、一例としてＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用いてスパッタリン
グ法により酸化物半導体膜を成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメー
ションポンプを用いることが好ましい。また、排気手段としては、例えばターボポンプに
コールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜室
は、例えば、水素原子や、水素原子を有する化合物（水など）などが排気されるため、当
該成膜室で成膜することにより酸化物半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又
は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガス
を用いることが好ましい。
次に、酸化物半導体層に第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上
７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装
置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃に
おいて１時間の加熱処理を行った後、大気に接触させることなく、酸化物半導体層への水
や水素の混入を防ぎ、酸化物半導体層３３２を得る（図１７（Ａ）参照）。
次に、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処
理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。また、
酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次に、ゲート絶縁層３２２、及び酸化物半導体層３３２上に、酸化物絶縁層を形成した後
、第３のフォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを
行って酸化物絶縁層３６６を形成した後、レジストマスクを除去する。
本実施の形態では、酸化物絶縁層３６６の一例として膜厚２００ｎｍの酸化珪素膜をスパ
ッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよ
く、本実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希
ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン
）及び酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲ
ット又は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素
、及び窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。また
、低抵抗化した酸化物半導体層に接して形成する酸化物絶縁層３６６は、水分、水素イオ
ン、ＯＨ－などの不純物を含まず、これらが外部から侵入することをブロックする無機絶
縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、又
は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３６６を成膜すること
が好ましい。酸化物半導体層３３２及び酸化物絶縁層３６６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、例えばターボポンプ
にコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子や、水素原子を有する化合物（水など）などが排気されるため、
当該成膜室で成膜することにより酸化物絶縁層３６６に含まれる不純物の濃度を低減でき
る。
酸化物絶縁層３６６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸
基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度
ガスを用いることが好ましい。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、窒素
雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物
半導体層の一部（チャネル形成領域）が酸化物絶縁層３６６と接した状態で加熱される。
本実施の形態は、さらに酸化物絶縁層３６６が設けられ一部が露出している酸化物半導体
層３３２に対して、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行う。酸化物絶
縁層３６６によって覆われていない露出された酸化物半導体層３３２の領域は、窒素、不
活性ガス雰囲気下、又は減圧下で加熱処理を行うと、低抵抗化することができる。例えば
、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６６が設けられた酸化物半導体層３３２に対する窒素雰囲気下の加熱処理
によって、酸化物半導体層３３２の露出領域は低抵抗化し、抵抗の異なる領域（図１７（
Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体層３６２となる。
次に、ゲート絶縁層３２２、酸化物半導体層３６２、及び酸化物絶縁層３６６上に、導電
膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、選択的
にエッチングを行ってソース電極層３６５ａ、ドレイン電極層３６５ｂを形成した後、レ
ジストマスクを除去する（図１７（Ｃ）参照）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、アルミニウム、クロム
、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元
素を成分とする合金か、上述した元素を組み合わせた合金膜などが挙げられる。また、導
電膜は、単層構造でも、２層以上の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化又は脱水素化の
ための加熱処理を行って低抵抗化した後、酸化物半導体膜の一部を選択的に酸素過剰な状
態とする。その結果、ゲート電極層３６１と重なるチャネル形成領域３６３は、Ｉ型とな
り、ソース電極層３６５ａに重なる低抵抗ソース領域３６４ａと、ドレイン電極層３６５
ｂに重なる低抵抗ドレイン領域３６４ｂとが自己整合的に形成される。以上の工程でトラ
ンジスタ３６０が形成される。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重畳した酸化物半導体層
において低抵抗ドレイン領域３６４ｂ（又は低抵抗ソース領域３６４ａ）を形成すること
により、トランジスタの信頼性の向上を図ることができる。具体的には、低抵抗ドレイン
領域３６４ｂを形成することで、ドレイン電極層から低抵抗ドレイン領域３６４ｂ、チャ
ネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすることがで
きる。そのため、ドレイン電極層３６５ｂに高電源電位ＶＤＤを供給する配線に接続して
動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に高電界が印加さ
れても低抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジスタ
の絶縁耐圧を向上させた構成とすることができる。
ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上に保護絶縁層３
２３を形成する。本実施の形態では、保護絶縁層３２３を、窒化珪素膜を用いて形成する
（図１７（Ｄ）参照）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６６上にさらに
酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２３を積層してもよい。
以上のように、酸化物半導体層を用いるトランジスタにおいて、安定な電気特性を有し、
信頼性の高いトランジスタを提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態では、本発明の一態様である直流変換回路を構成するトランジスタに適用可
能なトランジスタの一例について説明する。
本実施の形態のトランジスタ及びトランジスタの作製方法の一例について図１８を用いて
説明する。図１８は、本実施の形態のトランジスタの作製方法を示す断面図である。
また、トランジスタ３５０をシングルゲート構造のトランジスタとするが、本実施の形態
のトランジスタを、チャネル形成領域を複数有するマルチゲート構造のトランジスタとし
てもよい。
以下、図１８（Ａ）乃至（Ｄ）を用い、基板３４０上にトランジスタ３５０を作製する工
程を説明する。
まず、絶縁表面を有する基板３４０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３５１を形成する。本実施の形態では、ゲート電極層３５１を形
成するための導電膜として、膜厚１５０ｎｍのタングステン膜を、スパッタリング法を用
いて形成する。
次に、ゲート電極層３５１上にゲート絶縁層３４２を形成する。
ここで、不純物を除去することによりＩ型化又は実質的にＩ型化された酸化物半導体（高
純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、ゲー
ト絶縁層との界面は重要である。そのため高純度化された酸化物半導体層に接するゲート
絶縁層（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高
い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体層と高品質ゲ
ート絶縁層とが密接することにより、界面準位を低減して界面特性を良好にすることがで
きるからである。ここで用いられる高密度プラズマ装置としては、１×１０１１／ｃｍ３
以上のプラズマ密度を達成できる装置を用いることができる。
例えば、３ｋＷ～６ｋＷのマイクロ波電力を印加してプラズマを発生させて、絶縁膜の成
膜を行う。チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２
Ｏ）と希ガスを導入し、１０Ｐａ～３０Ｐａの圧力下で高密度プラズマを発生させてガラ
スなどの絶縁表面を有する基板上に絶縁膜を形成する。その後、モノシランガスの供給を
停止し、大気に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁膜表面にプ
ラズマ処理を行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁
膜表面に行われるプラズマ処理は、絶縁膜の成膜より後に行う。チャンバーに導入するモ
ノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２０
０の範囲とする。また、チャンバーに導入する希ガスとしては、ヘリウム、アルゴン、ク
リプトン、キセノンなどを用いることができるが、中でも安価であるアルゴンを用いるこ
とが好ましい。
もちろん、ゲート絶縁層３４２として良質な絶縁膜を形成できるものであれば、スパッタ
リング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の
熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であ
ってもよい。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと
、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであればよい。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。これに対
して、本発明の一態様である直流変換回路に用いられるトランジスタは、酸化物半導体の
不純物、特に水素や水などを極力除去し、上記のようにゲート絶縁層との界面特性を良好
にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることを可能としている
。
また、ゲート絶縁層３４２としては、酸化シリコン層、窒化シリコン層、酸化窒化シリコ
ン層（ＳｉＯｘＮｙとも呼ぶ、ただし、ｘ＞ｙ＞０）、窒化酸化シリコン層（ＳｉＮｘＯ
ｙとも呼ぶ、ただし、ｘ＞ｙ＞０）、又は酸化アルミニウム層を単層で又は積層して形成
することができる。
また、ゲート絶縁層３４２としては、例えばＨｆＯｘなどを用いることもできる。ゲート
絶縁層３４２としてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極
に向かって流れるリーク電流を低減することができる。
また、ゲート絶縁層３４２は、酸化シリコン層と窒化シリコン層を積層した構造とするこ
ともできる。本実施の形態では、一例として圧力３０Ｐａ、マイクロ波電力６ｋＷで高密
度プラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を形成する。このときチ
ャンバーに導入するモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）との流量比は、
１：１０から１：２００の範囲とする。
次に、ゲート絶縁層３４２に、導電膜を形成し、第２のフォトリソグラフィ工程により導
電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層３５５ａ、
ドレイン電極層３５５ｂを形成した後、レジストマスクを除去する（図１８（Ａ）参照）
。
次に酸化物半導体膜３４５を形成する（図１８（Ｂ）参照）。本実施の形態では、酸化物
半導体膜３４５としてＩｎ－Ｇａ－Ｚｎ－Ｏ系金属酸化物ターゲットを用いてスパッタリ
ング法により成膜する。酸化物半導体膜３４５を第３のフォトリソグラフィ工程により島
状の酸化物半導体層に加工する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜３４５を成膜するこ
とが好ましい。酸化物半導体膜３４５に水素、水酸基又は水分が含まれないようにするた
めである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、例えばターボポンプ
にコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子や、水素原子を有する化合物（水など）などが排気されるため、
当該成膜室で成膜することにより酸化物半導体膜３４５に含まれる不純物の濃度を低減で
きる。
酸化物半導体膜３４５を成膜する際に用いるスパッタリングガスとしては、水素、水、水
酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純
度ガスを用いることが好ましい。
次に、酸化物半導体層に第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上
７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装
置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃に
おいて１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水
素の混入を防ぎ、酸化物半導体層３４６を得る（図１８（Ｃ）参照）。第１の加熱処理に
より脱水化又は脱水素化が行われる。
また、第１の加熱処理として、６５０℃～７００℃の高温に加熱した不活性ガス中に基板
を移動させ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出す
ＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
さらに、酸化物半導体層３４６に接する保護絶縁膜となる酸化物絶縁層３５６を形成する
。
酸化物絶縁層３５６は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化
物絶縁層３５６に水、水素などの不純物を混入させない方法を適宜用いて形成することが
できる。酸化物絶縁層３５６に水素が含まれると、その水素の酸化物半導体層への侵入、
又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャ
ネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって
、酸化物絶縁層３５６はできるだけ水素を含まない膜になるように、成膜方法に水素を用
いないことが重要である。
本実施の形態では、酸化物絶縁層３５６として膜厚２００ｎｍの酸化珪素膜をスパッタリ
ング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本
実施の形態では１００℃とする。酸化珪素膜のスパッタリング法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び
酸素雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲット又
は珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び
窒素雰囲気下でスパッタリング法により酸化珪素膜を形成することができる。酸素欠乏状
態となり低抵抗化、即ちＮ型化した酸化物半導体層に接して形成する酸化物絶縁層３５６
は、水分、水素イオン、ＯＨ－などの不純物を含まず、これらが外部から侵入することを
ブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化
アルミニウム膜、又は酸化窒化アルミニウム膜などを用いる。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３５６を成膜すること
が好ましい。酸化物半導体層３４６及び酸化物絶縁層３５６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、例えばターボポンプ
にコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物などが排気されるた
め、当該成膜室で成膜した酸化物絶縁層３５６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３５６を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸
基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度
ガスを用いることが好ましい。
次に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で第２の加熱処理（好ましくは２００
℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下
で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層
の一部（チャネル形成領域）が酸化物絶縁層３５６と接した状態で加熱される。
以上のように、脱水化又は脱水素化のための加熱処理を行うことにより、酸化物半導体層
を酸素欠乏状態として低抵抗化、即ちＮ型化した後、酸化物半導体層に接するように酸化
物絶縁層を形成することにより酸化物半導体層を酸素過剰な状態とする。その結果、高抵
抗なＩ型の酸化物半導体層３５２が形成される。以上の工程でトランジスタ３５０が形成
される。
なお、酸化物絶縁層３５６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッ
タリング法を用いて窒化珪素膜を形成する。本実施の形態では、保護絶縁層として保護絶
縁層３４３を、窒化珪素膜を用いて形成する（図１８（Ｄ）参照）。
また、保護絶縁層３４３上に平坦化のための平坦化絶縁層を設けてもよい。
以上のように、酸化物半導体層を用いるトランジスタにおいて、安定な電気特性を有し信
頼性の高いトランジスタを提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができる。
（実施の形態１０）
本実施の形態は、本発明の一態様である直流変換回路を構成するトランジスタに適用可能
なトランジスタの一例について説明する。
本実施の形態では、トランジスタの作製工程の一部が実施の形態７と異なる例を図１９に
示す。図１９は、図１６と工程が一部異なる点以外は同じであるため、同じ箇所には同じ
符号を用い、同じ箇所の詳細な説明は省略する。
まず、基板３７０上にゲート電極層３８１を形成し、第１のゲート絶縁層３７２ａ、第２
のゲート絶縁層３７２ｂを積層する。本実施の形態では、ゲート絶縁層を２層構造とし、
第１のゲート絶縁層３７２ａに窒化物絶縁層を、第２のゲート絶縁層３７２ｂに酸化物絶
縁層を用いる。
酸化物絶縁層としては、例えば酸化シリコン層、酸化窒化シリコン層、又は酸化アルミニ
ウム層、又は酸化窒化アルミニウム層などを用いることができる。また、窒化物絶縁層と
しては、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒化酸化アル
ミニウム層などを用いることができる。
また、第１のゲート絶縁層３７２ａ又は第２のゲート絶縁層３７２ｂとしては、例えばＨ
ｆＯｘなどを用いることもできる。第１のゲート絶縁層３７２ａ又は第２のゲート絶縁層
３７２ｂとしてＨｆＯｘなどを用いることにより、酸化物半導体層側からゲート電極に向
かって流れるリーク電流を低減することができる。
本実施の形態では、ゲート電極層３８１側から窒化シリコン層と酸化シリコン層とを積層
した構造とする。第１のゲート絶縁層３７２ａとしてスパッタリング法により膜厚５０ｎ
ｍ以上２００ｎｍ以下（本実施の形態では５０ｎｍ）の窒化シリコン層（ＳｉＮｙ（ｙ＞
０））を形成し、第１のゲート絶縁層３７２ａ上に第２のゲート絶縁層３７２ｂとして膜
厚５ｎｍ以上３００ｎｍ以下（本実施の形態では１００ｎｍ）の酸化シリコン層（ＳｉＯ
ｘ（ｘ＞０））を積層して、膜厚１５０ｎｍのゲート絶縁層とする。
次に、酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により島
状の酸化物半導体層に加工する。本実施の形態では、一例としてＩｎ－Ｇａ－Ｚｎ－Ｏ系
金属酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜を成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、例えばターボポンプ
にコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物などが排気されるた
め、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を成膜する際に用いるスパッタリングガスとしては、水素、水、水酸基又
は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガス
を用いることが好ましい。
次に、酸化物半導体層の脱水化又は脱水素化を行う。脱水化又は脱水素化を行う第１の加
熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上７５０℃以下とす
る。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５℃未満であ
れば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一
つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理
を行った後、大気に触れることなく、酸化物半導体層への水や水素の混入を防ぐ。その後
、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が－４０℃以
下、好ましくは－６０℃以下）を導入して冷却を行う。酸素ガス又はＮ２Ｏガスに、水、
水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガス又はＮ２
Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％
）以上、（即ち酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．
１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ装置、ＬＲＴＡ装置などのＲ
ＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。また、ＬＲＴＡ装置、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導又は熱
輻射によって、被処理物を加熱する装置を用いてもよい。ＧＲＴＡとは高温のガスを用い
て加熱処理を行う方法である。ガスには、アルゴンなどの希ガス、又は窒素のような、加
熱処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６０
０℃～７５０℃で数分間加熱処理を行ってもよい。
また、脱水化又は脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好まし
くは２００℃以上３００℃以下の温度で酸素ガス又はＮ２Ｏガス雰囲気下での加熱処理を
行ってもよい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体層全体を酸素過剰な状態とすることで、高抵
抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体層３８２を得る。
次に、酸化物半導体層３８２上に導電膜を形成し、フォトリソグラフィ工程によりレジス
トマスクを形成し、選択的にエッチングを行ってソース電極層３８５ａ、ドレイン電極層
３８５ｂを形成し、スパッタリング法で酸化物絶縁層３８６を形成する。
この場合において、処理室内の残留水分を除去しつつ酸化物絶縁層３８６を成膜すること
が好ましい。酸化物半導体層３８２及び酸化物絶縁層３８６に水素、水酸基又は水分が含
まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
吸着型の真空ポンプとしては、例えば、クライオポンプ、イオンポンプ、チタンサブリメ
ーションポンプを用いることが好ましい。また、排気手段としては、例えばターボポンプ
にコールドトラップを備えたものであってもよい。クライオポンプを用いて排気した成膜
室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物などが排気されるた
め、当該成膜室で成膜した酸化物絶縁層３８６に含まれる不純物の濃度を低減できる。
酸化物絶縁層３８６を成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
以上の工程で、トランジスタ３８０を形成することができる。
なお、トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下、又は
窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行ってもよい。
例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度に保持して行う加熱処理でもよいし、室温から、１００℃以上２００℃以下の加
熱温度への昇温と、加熱温度から室温までの降温を複数回繰り返し行う加熱処理でもよい
。減圧下で加熱処理を行うと、加熱時間を短縮することができる。この加熱処理によって
、酸化物半導体層から酸化物絶縁層中に水素がとりこまれ、ノーマリーオフとなるトラン
ジスタを得ることができる。よってトランジスタの信頼性を向上できる。
酸化物絶縁層３８６上に保護絶縁層３７３を形成する。本実施の形態では、保護絶縁層３
７３として、スパッタリング法を用いて膜厚１００ｎｍの窒化珪素膜を形成する。
窒化物絶縁層からなる保護絶縁層３７３及び第１のゲート絶縁層３７２ａは、水分や、水
素や、水素化物、水酸化物などの不純物を含まず、これらが外部から侵入することをブロ
ックする効果がある。
従って、保護絶縁層３７３形成後の製造プロセスにおいて、外部からの水分などの不純物
の侵入を防ぐことができデバイスの長期信頼性を向上することができる。
また、窒化物絶縁層からなる保護絶縁層３７３と第１のゲート絶縁層３７２ａとの間に設
けられる絶縁層の一部を除去し、保護絶縁層３７３と第１のゲート絶縁層３７２ａとが接
する構造としてもよい。
従って、酸化物半導体層中の水分や、水素や、水素化物、水酸化物などの不純物を究極に
まで低減し、かつ該不純物の混入を防止し、酸化物半導体層中の不純物濃度を低く維持す
ることができる。
また、保護絶縁層３７３上に平坦化のための平坦化絶縁層を設けてもよい。
また、保護絶縁層３７３の上に酸化物半導体層と重なる導電層を設けてもよい導電層は、
電位がトランジスタ３８０のゲート電極層３８１と同じでもよいし、異なっていても良く
、第２のゲート電極層として機能させることもできる。また、導電層の電位がＧＮＤ、０
Ｖという固定電位であってもよい。
導電層によって、トランジスタ３８０の電気特性を制御することができる。
以上のように、酸化物半導体層を用いるトランジスタにおいて、安定な電気特性を有し、
信頼性の高いトランジスタを提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができる。
（実施の形態１１）
本発明の一態様である直流変換回路は、他の様々な蓄電装置と組み合わせて電源回路を構
成することができる。本実施の形態では、本発明の一態様である直流変換回路を用いた電
源回路について説明する。
本実施の形態の電源回路の構成の一例について図２０を用いて説明する。図２０は、本実
施の形態の電源回路の構成の一例を示すブロック図である。
図２０に示す電源回路は、蓄電装置６０１と、直流変換回路６０２と、を有する。
蓄電装置６０１は、電力を供給する機能を有する。蓄電装置６０１としては、例えば光電
変換装置、リチウムイオン二次電池、リチウムイオンキャパシタ、電気二重層キャパシタ
、及びレドックスキャパシタのいずれか一つ又は複数などを用いることができる。例えば
リチウムイオン二次電池及びリチウムイオンキャパシタを併用することにより、高速充放
電が可能であり、且つ長時間電力を供給することが可能な蓄電装置にすることができる。
なお、リチウムイオン二次電池に限定されず、蓄電装置６０１として、他のアルカリ金属
イオン又はアルカリ土類金属イオンなどを可動イオンとして用いた二次電池を用いてもよ
い。また、リチウムイオンキャパシタに限定されず、蓄電装置６０１として、他のアルカ
リ金属イオン又はアルカリ土類金属イオンなどを可動イオンとして用いたキャパシタを用
いてもよい。
直流変換回路６０２は、蓄電装置６０１に電気的に接続される。直流変換回路６０２とし
ては、例えば上記実施の形態１又は実施の形態２に記載の直流変換回路を用いることがで
きる。
図２０に示すように、本実施の形態の電源回路の一例は、蓄電装置及び直流変換回路を有
し、蓄電装置により供給された電力を直流変換回路により昇圧又は降圧することにより、
電力を供給する装置の仕様に適した値の電源電圧を生成するものである。また、本実施の
形態の電源回路において、直流変換回路として本発明の一態様である直流変換回路を用い
ることにより、電源回路の信頼性を向上させることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができ
る。
（実施の形態１２）
本実施の形態は、上記実施の形態１１に示す電源回路を適用することができる電子機器の
一例について図２１を用いて説明する。
図２１（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００
２、表示部３００３、キーボード３００４などによって構成されている。なお、図２１（
Ａ）に示すノート型のパーソナルコンピュータに供給する電源電圧を生成するために上記
実施の形態１１の電源回路を適用することができる。
図２１（Ｂ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成さ
れている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォ
ン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子
２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セ
ル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８
０１に内蔵されている。
また、表示パネル２８０２はタッチパネルを備えており、図２１（Ｂ）には映像表示され
ている複数の操作キー２８０５を点線で示している。なお、図２１（Ｂ）に示す携帯電話
は、太陽電池セル２８１０と、太陽電池セル２８１０から出力される電圧を各回路に必要
な電圧に変換する直流変換回路と、を用いて構成される電源回路を実装している。
以上のように、実施の形態１１における電源回路は、様々な電子機器に適用することがで
き、また、実施の形態１１における電源回路を電子機器に適用することにより、信頼性の
高い電子機器を提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができ
る。
１０１ 誘導素子
１０２ トランジスタ
１０３ 整流素子
１０４ 制御回路
２０１ コイル
２０２ トランジスタ
２０３ ダイオード
２０４ 容量素子
２０５ ヒステリシスコンパレータ
２２１ コンパレータ
２２２ コンパレータ
２２３ インバータ
２２４ インバータ
２２５ ＮＯＲゲート
２２６ ＮＯＲゲート
３００ 基板
３０２ ゲート絶縁層
３０３ 保護絶縁層
３１０ トランジスタ
３１１ ゲート電極層
３１３ チャネル形成領域
３１４ａ 低抵抗ソース領域
３１４ｂ 低抵抗ドレイン領域
３１５ａ ソース電極層
３１５ｂ ドレイン電極層
３１６ 酸化物絶縁層
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３０ 酸化物半導体膜
３３１ 酸化物半導体層
３３２ 酸化物半導体層
３４０ 基板
３４２ ゲート絶縁層
３４３ 保護絶縁層
３４５ 酸化物半導体膜
３４６ 酸化物半導体層
３５０ トランジスタ
３５１ ゲート電極層
３５２ 酸化物半導体層
３５５ａ ソース電極層
３５５ｂ ドレイン電極層
３５６ 酸化物絶縁層
３６０ トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６４ａ 低抵抗ソース領域
３６４ｂ 低抵抗ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３６６ 酸化物絶縁層
３７０ 基板
３７２ａ ゲート絶縁層
３７２ｂ ゲート絶縁層
３７３ 保護絶縁層
３８０ トランジスタ
３８１ ゲート電極層
３８２ 酸化物半導体層
３８５ａ ソース電極層
３８５ｂ ドレイン電極層
３８６ 酸化物絶縁層
３９０ トランジスタ
３９１ ゲート電極層
３９２ 酸化物半導体層
３９３ 酸化物半導体膜
３９４ 基板
３９５ａ ソース電極層
３９５ｂ ドレイン電極層
３９６ 酸化物絶縁層
３９７ ゲート絶縁層
３９８ 保護絶縁層
３９９ 酸化物半導体層
４００ 基板
４０２ ゲート絶縁層
４０７ 絶縁層
４１０ トランジスタ
４１１ ゲート電極層
４１２ 酸化物半導体層
４１４ａ 配線層
４１４ｂ 配線層
４１５ａ ソース電極層
４１５ｂ ドレイン電極層
４２０ シリコン基板
４２１ａ 開口
４２１ｂ 開口
４２２ 絶縁層
４２３ 開口
４２４ 導電層
４２５ トランジスタ
４２６ トランジスタ
４２７ 導電層
４５０ 基板
４５２ ゲート絶縁層
４５７ 絶縁層
４６０ トランジスタ
４６１ ゲート電極層
４６１ａ ゲート電極層
４６１ｂ ゲート電極層
４６２ 酸化物半導体層
４６４ 配線層
４６５ａ 電極層
４６５ｂ 電極層
４６５ａ１ 電極層
４６５ａ２ 電極層
４６８ 配線層
６０１ 蓄電装置
６０２ 直流変換回路
１００１ ゲート電極
１００２ ゲート絶縁膜
１００３ 酸化物半導体層
１００４ａ ソース電極
１００４ｂ ドレイン電極
１００５ 酸化物絶縁層
１００６ 導電層
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード

Claims (3)

  1. 第１の導電層と、
    前記第１の導電層の上方に配置され、かつ、トランジスタのチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と電気的に接続され、かつ、前記酸化物半導体層上方に配置された第２の導電層と、
    前記酸化物半導体層及び前記第１の導電層と電気的に接続され、かつ、前記酸化物半導体層上方に配置された第３の導電層と、
    前記トランジスタのゲート電極としての機能を有し、かつ、前記酸化物半導体層上方の絶縁層を介して前記酸化物半導体層と重なりを有する第４の導電層と、
    前記第３の導電層と電気的に接続され、かつ、前記絶縁層上方に配置された第５の導電層と、を有し、
    前記第３の導電層は、前記酸化物半導体層を介して前記第１の導電層と重なりを有し、
    前記第４の導電層は、前記絶縁層及び前記酸化物半導体層を介して前記第１の導電層と重なりを有する半導体装置。
  2. 第１の導電層と、
    前記第１の導電層の上方に配置され、かつ、トランジスタのチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と電気的に接続され、かつ、前記酸化物半導体層上方に配置された第２の導電層と、
    前記酸化物半導体層及び前記第１の導電層と電気的に接続され、かつ、前記酸化物半導体層上方に配置された第３の導電層と、
    前記トランジスタのゲート電極としての機能を有し、かつ、前記酸化物半導体層上方の絶縁層を介して前記酸化物半導体層と重なりを有する第４の導電層と、
    前記第３の導電層と電気的に接続され、かつ、前記絶縁層上方に配置された第５の導電層と、を有し、
    前記第３の導電層は、前記酸化物半導体層を介して前記第１の導電層と重なりを有し、
    前記第４の導電層は、前記絶縁層及び前記酸化物半導体層を介して前記第１の導電層と重なりを有し、
    前記第３の導電層は、前記第１の導電層と接する領域を有する半導体装置。
  3. 第１の導電層と、
    前記第１の導電層の上方に配置され、かつ、トランジスタのチャネル形成領域を有する酸化物半導体層と、
    前記酸化物半導体層と電気的に接続され、かつ、前記酸化物半導体層上方に配置された第２の導電層と、
    前記酸化物半導体層及び前記第１の導電層と電気的に接続され、かつ、前記酸化物半導体層上方に配置された第３の導電層と、
    前記トランジスタのゲート電極としての機能を有し、かつ、前記酸化物半導体層上方の絶縁層を介して前記酸化物半導体層と重なりを有する第４の導電層と、
    前記第３の導電層と電気的に接続され、かつ、前記絶縁層上方に配置された第５の導電層と、を有し、
    前記第３の導電層は、前記酸化物半導体層を介して前記第１の導電層と重なりを有し、
    前記第４の導電層は、前記絶縁層及び前記酸化物半導体層を介して前記第１の導電層と重なりを有し、
    前記第３の導電層は、前記第４の導電層と重なりを有さない半導体装置。
JP2021097853A 2009-12-04 2021-06-11 半導体装置 Active JP7106720B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022112252A JP7335394B2 (ja) 2009-12-04 2022-07-13 半導体装置
JP2023132772A JP2023157952A (ja) 2009-12-04 2023-08-17 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009276859 2009-12-04
JP2009276859 2009-12-04
JP2019212948A JP6898979B2 (ja) 2009-12-04 2019-11-26 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2019212948A Division JP6898979B2 (ja) 2009-12-04 2019-11-26 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022112252A Division JP7335394B2 (ja) 2009-12-04 2022-07-13 半導体装置

Publications (2)

Publication Number Publication Date
JP2021153193A JP2021153193A (ja) 2021-09-30
JP7106720B2 true JP7106720B2 (ja) 2022-07-26

Family

ID=44081374

Family Applications (8)

Application Number Title Priority Date Filing Date
JP2010265047A Active JP5725814B2 (ja) 2009-12-04 2010-11-29 直流変換回路
JP2015071078A Expired - Fee Related JP6189353B2 (ja) 2009-12-04 2015-03-31 直流変換回路
JP2017149567A Active JP6424259B2 (ja) 2009-12-04 2017-08-02 電子機器
JP2018198300A Active JP6625188B2 (ja) 2009-12-04 2018-10-22 半導体装置
JP2019212948A Active JP6898979B2 (ja) 2009-12-04 2019-11-26 半導体装置
JP2021097853A Active JP7106720B2 (ja) 2009-12-04 2021-06-11 半導体装置
JP2022112252A Active JP7335394B2 (ja) 2009-12-04 2022-07-13 半導体装置
JP2023132772A Pending JP2023157952A (ja) 2009-12-04 2023-08-17 半導体装置

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2010265047A Active JP5725814B2 (ja) 2009-12-04 2010-11-29 直流変換回路
JP2015071078A Expired - Fee Related JP6189353B2 (ja) 2009-12-04 2015-03-31 直流変換回路
JP2017149567A Active JP6424259B2 (ja) 2009-12-04 2017-08-02 電子機器
JP2018198300A Active JP6625188B2 (ja) 2009-12-04 2018-10-22 半導体装置
JP2019212948A Active JP6898979B2 (ja) 2009-12-04 2019-11-26 半導体装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2022112252A Active JP7335394B2 (ja) 2009-12-04 2022-07-13 半導体装置
JP2023132772A Pending JP2023157952A (ja) 2009-12-04 2023-08-17 半導体装置

Country Status (4)

Country Link
US (2) US8922182B2 (ja)
JP (8) JP5725814B2 (ja)
TW (1) TWI502869B (ja)
WO (1) WO2011068025A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145707A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR101872188B1 (ko) * 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
JP2012015491A (ja) * 2010-06-04 2012-01-19 Semiconductor Energy Lab Co Ltd 光電変換装置
US8792260B2 (en) 2010-09-27 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Rectifier circuit and semiconductor device using the same
US9362820B2 (en) 2010-10-07 2016-06-07 Semiconductor Energy Laboratory Co., Ltd. DCDC converter, semiconductor device, and power generation device
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
JP4982619B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
TWI561951B (en) 2012-01-30 2016-12-11 Semiconductor Energy Lab Co Ltd Power supply circuit
US20130265010A1 (en) * 2012-04-06 2013-10-10 Semiconductor Energy Laboratory Co., Ltd. Protective circuit module and battery pack
CN105849796B (zh) * 2013-12-27 2020-02-07 株式会社半导体能源研究所 发光装置
JP6462404B2 (ja) 2014-02-28 2019-01-30 株式会社半導体エネルギー研究所 Ｄｃｄｃコンバータ、半導体装置、及び電子機器
JP6612056B2 (ja) 2014-05-16 2019-11-27 株式会社半導体エネルギー研究所 撮像装置、及び監視装置
JP6552336B2 (ja) 2014-08-29 2019-07-31 株式会社半導体エネルギー研究所 半導体装置
JP6777421B2 (ja) 2015-05-04 2020-10-28 株式会社半導体エネルギー研究所 半導体装置
JP6796461B2 (ja) 2015-11-18 2020-12-09 株式会社半導体エネルギー研究所 半導体装置、コンピュータ及び電子機器
US9966231B2 (en) * 2016-02-29 2018-05-08 Lam Research Corporation Direct current pulsing plasma systems
US10453404B2 (en) 2016-08-17 2019-10-22 Semiconductor Energy Laboratory Co., Ltd. Display method, display device, display module, and electronic device
DE112018002796T5 (de) 2017-05-31 2020-03-19 Semiconductor Energy Laboratory Co., Ltd. Vergleichsschaltung, Halbleitervorrichtung, elektronische Komponente und elektronisches Gerät
JP7399857B2 (ja) 2018-07-10 2023-12-18 株式会社半導体エネルギー研究所 二次電池の保護回路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175386A (ja) 2003-12-15 2005-06-30 Asahi Kasei Corp 有機半導体素子
JP2006352087A (ja) 2005-05-20 2006-12-28 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び半導体デバイスの作製方法
JP2008243929A (ja) 2007-03-26 2008-10-09 Idemitsu Kosan Co Ltd 半導体装置、半導体装置の製造方法及び表示装置
JP2008270773A (ja) 2007-03-23 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作成方法

Family Cites Families (160)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5551624U (ja) * 1978-09-28 1980-04-05
DE2843456C2 (de) 1978-10-05 1984-11-15 Vdo Adolf Schindling Ag, 6000 Frankfurt Stellungsgeber zum Beeinflussen der Fahrgeschwindigkeit eines Kraftfahrzeugs
JPS5886868A (ja) 1981-11-16 1983-05-24 Nec Corp 非絶縁形ｌｃ共振コンバ−タ
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS63235117A (ja) 1987-03-23 1988-09-30 Diesel Kiki Co Ltd 車両用空調装置
JPH0831785B2 (ja) * 1986-11-28 1996-03-27 日本電気株式会社 ディジタル位相比較器
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP3024620B2 (ja) * 1990-04-11 2000-03-21 セイコーエプソン株式会社 液晶パネルの製造方法
JPH0548095A (ja) * 1991-08-07 1993-02-26 Canon Inc 半導体装置及びその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06189529A (ja) * 1992-12-17 1994-07-08 Fuji Electric Co Ltd Ｄｃ−ｄｃコンバ−タ
JP3397778B2 (ja) * 1993-03-15 2003-04-21 株式会社東芝 Ｄｃ−ｄｃコンバータ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP3119111B2 (ja) * 1995-04-10 2000-12-18 株式会社豊田自動織機製作所 Ｄｃ／ｄｃコンバータ
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5691889A (en) * 1995-12-13 1997-11-25 Unitrode Corporation Controller having feed-forward and synchronization features
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5982156A (en) * 1997-04-15 1999-11-09 The United States Of America As Represented By The Secretary Of The Air Force Feed-forward control of aircraft bus dc boost converter
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3666805B2 (ja) * 2000-09-19 2005-06-29 ローム株式会社 Ｄｃ／ｄｃコンバータ
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004087682A (ja) * 2002-08-26 2004-03-18 Chi Mei Electronics Corp 薄膜トランジスタ、画像表示素子および画像表示装置
JP2004104942A (ja) * 2002-09-11 2004-04-02 Murata Mfg Co Ltd Ｄｃ−ｄｃコンバータ
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) * 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7072193B2 (en) * 2004-05-19 2006-07-04 Toppoly Optoelectronics Corp. Integrated charge pump DC/DC conversion circuits using thin film transistors
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006024610A (ja) * 2004-07-06 2006-01-26 Sony Corp 薄膜トランジスタおよび表示装置
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2708335A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP4643996B2 (ja) * 2005-01-24 2011-03-02 ルネサスエレクトロニクス株式会社 チャージポンプ回路及びその昇圧方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
JP4571000B2 (ja) * 2005-03-29 2010-10-27 富士重工業株式会社 蓄電デバイスの残存容量演算装置
JP4984416B2 (ja) * 2005-03-31 2012-07-25 凸版印刷株式会社 薄膜トランジスタの製造方法
JP4887646B2 (ja) * 2005-03-31 2012-02-29 凸版印刷株式会社 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7537976B2 (en) 2005-05-20 2009-05-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007074190A (ja) * 2005-09-06 2007-03-22 Rohm Co Ltd 三角波発生回路ならびにそれを用いたパルス幅変調器およびスイッチングレギュレータ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4931118B2 (ja) * 2005-09-08 2012-05-16 住友化学株式会社 フッ素化シクロペンタン環と芳香環との縮合したユニットを含む重合体、並びにこれを用いた有機薄膜及び有機薄膜素子
US7323851B2 (en) * 2005-09-22 2008-01-29 Artesyn Technologies, Inc. Digital power factor correction controller and AC-to-DC power supply including same
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP1935027B1 (en) * 2005-10-14 2017-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP4493045B2 (ja) * 2005-12-05 2010-06-30 パナソニック株式会社 スイッチングレギュレータ回路
US7314801B2 (en) * 2005-12-20 2008-01-01 Palo Alto Research Center Incorporated Semiconductor device having a surface conducting channel and method of forming
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5194468B2 (ja) * 2006-03-07 2013-05-08 コニカミノルタホールディングス株式会社 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
WO2007138937A1 (en) * 2006-05-26 2007-12-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7443202B2 (en) * 2006-06-02 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic apparatus having the same
KR101014473B1 (ko) * 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US8106382B2 (en) * 2006-06-21 2012-01-31 Panasonic Corporation Field effect transistor
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
WO2008099863A1 (ja) * 2007-02-16 2008-08-21 Idemitsu Kosan Co., Ltd. 半導体，半導体装置及び相補型トランジスタ回路装置
JP5076536B2 (ja) * 2007-02-16 2012-11-21 富士通セミコンダクター株式会社 直流−直流変換回路、直流−直流変換制御回路および直流−直流変換制御方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) * 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR20080095540A (ko) * 2007-04-25 2008-10-29 엘지전자 주식회사 박막 트랜지스터 및 그 제조방법, 이를 포함하는평판표시장치
US8748879B2 (en) * 2007-05-08 2014-06-10 Idemitsu Kosan Co., Ltd. Semiconductor device, thin film transistor and a method for producing the same
JP5164428B2 (ja) * 2007-05-11 2013-03-21 ヤマハモーターエレクトロニクス株式会社 発電制御装置及び鞍乗型車両
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP2009060702A (ja) 2007-08-30 2009-03-19 Sanyo Electric Co Ltd チャージポンプ式昇圧回路
JP4935585B2 (ja) * 2007-08-31 2012-05-23 富士電機株式会社 誤差増幅回路およびスイッチング電源回路
JP5528667B2 (ja) * 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
JP5309547B2 (ja) * 2007-12-13 2013-10-09 カシオ計算機株式会社 薄膜トランジスタパネルおよびその製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009200944A (ja) * 2008-02-22 2009-09-03 Oki Semiconductor Co Ltd ヒステリシスコンパレータ
JP5228567B2 (ja) * 2008-03-26 2013-07-03 ミツミ電機株式会社 昇圧型ｄｃ−ｄｃコンバータ
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US8482329B2 (en) * 2008-08-08 2013-07-09 Lsi Corporation High voltage input receiver with hysteresis using low voltage transistors
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101643204B1 (ko) * 2008-12-01 2016-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI512997B (zh) 2009-09-24 2015-12-11 Semiconductor Energy Lab 半導體裝置，電源電路，和半導體裝置的製造方法
KR101801540B1 (ko) 2009-10-16 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
KR102005736B1 (ko) 2009-10-16 2019-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5730529B2 (ja) * 2009-10-21 2015-06-10 株式会社半導体エネルギー研究所 半導体装置
KR101751712B1 (ko) * 2009-10-30 2017-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전압 조정 회로
WO2011065244A1 (en) * 2009-11-28 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175386A (ja) 2003-12-15 2005-06-30 Asahi Kasei Corp 有機半導体素子
JP2006352087A (ja) 2005-05-20 2006-12-28 Semiconductor Energy Lab Co Ltd 薄膜トランジスタ及び半導体デバイスの作製方法
JP2008270773A (ja) 2007-03-23 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作成方法
JP2008243929A (ja) 2007-03-26 2008-10-09 Idemitsu Kosan Co Ltd 半導体装置、半導体装置の製造方法及び表示装置

Also Published As

Publication number Publication date
JP6424259B2 (ja) 2018-11-14
US8922182B2 (en) 2014-12-30
JP2022140487A (ja) 2022-09-26
TW201203821A (en) 2012-01-16
US9270173B2 (en) 2016-02-23
JP6898979B2 (ja) 2021-07-07
JP2021153193A (ja) 2021-09-30
JP2011139627A (ja) 2011-07-14
JP7335394B2 (ja) 2023-08-29
WO2011068025A1 (en) 2011-06-09
TWI502869B (zh) 2015-10-01
JP2020025147A (ja) 2020-02-13
US20150108959A1 (en) 2015-04-23
JP6189353B2 (ja) 2017-08-30
JP6625188B2 (ja) 2019-12-25
US20110133706A1 (en) 2011-06-09
JP2017195417A (ja) 2017-10-26
JP2019012858A (ja) 2019-01-24
JP5725814B2 (ja) 2015-05-27
JP2015159301A (ja) 2015-09-03
JP2023157952A (ja) 2023-10-26

Similar Documents

Publication Publication Date Title
JP7335394B2 (ja) 半導体装置
TWI611588B (zh) 電壓調整器電路及半導體裝置
TWI493311B (zh) 電壓調整器電路
US9224757B2 (en) DC-DC converter and manufacturing method thereof
KR101819644B1 (ko) 전압 조정 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210706

TRDD Decision of grant or rejection written
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220630

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220705

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220713

R150 Certificate of patent or registration of utility model

Ref document number: 7106720

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150