JP3397778B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、携帯用情報機器、電子交換器などの電子機器の
電源回路に用いられるＤＣ−ＤＣコンバータに関する。 【０００２】 【従来の技術】近年、パーソナルコンピュータ、携帯用
情報機器、電子交換器などに代表される電子機器の小型
薄型化が進展している。これは、半導体集積回路の高密
度化に伴う電子回路のワンチップによるところが大き
い。しかし、これらの機器の中で電力の供給を担う電源
部は小形化が遅れ、機器全体の小型化やコスト低減を阻
む大きな要因となり始めている。 【０００３】現在、電子通信機器用の電源には、スイッ
チングプロセスを導入した電源が利用されており、電子
機器の中で回路ごとに電圧が異なる場合にはＤＣ−ＤＣ
コンバータが使用される。前述した電子機器の小型軽量
化に応える目的で、ＤＣ−ＤＣコンバータを含むスイッ
チング電源のスイッチング周波数は次第に高周波化して
いる。すなわち、スイッチング周波数を高周波化すれ
ば、主に磁気素子（インダクタやトランス）やコンデン
サなどの受動部品を小型化できるため、電源全体を小型
化できる。この結果、現在では数１００ｋＨｚ帯で使用
できる電源も実用化されており、１Ｗ／ｃｍ³ を越える
電力密度（電源の単位体積当たりの電力）を有するもの
が開発されるようになっている。 【０００４】ＤＣ−ＤＣコンバータの構成要素のうち平
滑コンデンサとしては、従来使用されてきた電解コンデ
ンサの代わりに、大容量の積層セラミックコンデンサが
開発され、小形薄型化と信頼性の向上が期待されてい
る。 【０００５】一方、磁気素子については、特にその厚み
を薄くする目的で、平面型のインダクタやトランスが開
発され、電源に適用した例が報告されている（例えば、
電子情報通信学会英文論文誌、平成４年１１月号、Ｔ．
Ｓａｔｏ ｅｔ ａｌ．，Ｖｏｌ．Ｅ７５−Ｂ，Ｎｏ．
１１，ｐｐ．１１８６−１１９１，Ｎｏｖ．１９９
２）。この平面インダクタ４は、図１に示すように、ス
パイラル平面コイル１を絶縁層２を介してアモルファス
磁性薄帯３でサンドイッチした構造を有し、そのサイズ
は１１×１１×０．８ｍｍ³ である。この平面インダク
タの特性については、インダクタンスが３０μＨ、コイ
ル抵抗が０．６５Ωであり、数１００ｋＨｚの周波数で
使用される。このような平面インダクタを使用すれば、
電源の薄型化が期待できる。 【０００６】図２に、降圧チョッパ型ＤＣ−ＤＣコンバ
ータの一例を示す。ＤＣ−ＤＣコンバータとしては、出
力電力がおおむね１０Ｗ以下のものが多用される。この
ようなＤＣ−ＤＣコンバータでは、出力電力に関係しな
い無負荷損失の割合が高いため、その効率は一般に７０
％程度である。無負荷損失は、定電圧制御を行うＰＷＭ
（パルス幅変調）制御ＩＣ３２およびその外付部品（主
に抵抗やコンデンサ）、メインスイッチング素子の駆動
回路（パワーＭＯＳＦＥＴ３５ではゲート駆動回路（Ｇ
Ｄ）、バイポーラパワートランジスタではベース駆動回
路）、過電流検出回路などに起因するものである。した
がって、小容量電源では、電力変換に直接的に関連する
パワー半導体素子やチョークコイル、トランスなどの磁
気素子の高効率化とともに、これらの周辺回路の低損失
化が必須になる。 【０００７】前述した周辺回路のうち、過電流検出手段
の例を図３および図４に示す。図３の過電流検出手段
は、負荷に直列に電流検出抵抗Ｒを挿入したものであ
る。このような手段は、構成が単純であるという利点が
ある。しかし、抵抗に比例した電圧降下を検出するた
め、出力電流が大きくなるほどその損失は大きくなる。
図４の過電流検出手段は、電流変成器とＦＥＴとを用い
たものである。このような構成では、回路への挿入イン
ピーダンスを小さくできる利点がある。しかし、この回
路でも、電源の定常動作時に電力損失を生じ、電源効率
を低下させる要因になる。また、変流器、ＦＥＴなどを
設ける必要があり、部品点数も増大する。 【０００８】現在、ＬＳＩの動作電圧は低電圧化する方
向にあり、電源としては低電圧・大電流の出力が要求さ
れている。このため、過電流検出回路の損失は大きくな
る傾向にある。このように、小型・薄型の電源におい
て、低損失の過電流検出手段が求められているが、この
問題を解決する有力な手段は知られていない。 【０００９】 【発明が解決しようとする課題】本発明の目的は、過電
流検出手段に起因する損失の少ないＤＣ−ＤＣコンバー
タを提供することにある。 【００１０】 【課題を解決するための手段と作用】本発明のＤＣ−Ｄ
Ｃコンバータは、入力信号から矩形波を生成するスイッ
チング手段と、前記スイッチング手段により発生する矩
形波のパルス幅を変調する手段と、互いに絶縁された一
次平面コイルおよび二次平面コイル、これらの両面に形
成された絶縁層、および絶縁層の外側の面に形成された
軟磁性層を有し、前記スイッチング手段のオン時に一次
コイルに電磁エネルギーを蓄積し、オフ時に一次コイル
に蓄積された電磁エネルギーを二次コイルを通して放出
する平面トランスと、前記スイッチング手段により発生
する矩形波を平滑化するためのコンデンサと、前記平面
トランスの一次コイル電流によって蓄積された電磁エネ
ルギーを二次コイルを通して回生する整流素子と、前記
平面トランスを構成する二次平面コイル側の軟磁性層の
外側に設けられた、前記平面コイルを流れる過電流を検
出するための平面サーチコイルとを有するものである
（例えば実施例１、図６及び図１２など参照）。 【００１１】本発明のＤＣ−ＤＣコンバータは、スイッ
チング手段に共振回路を有し、共振動作を行うものも含
む。 【００１２】以下、本発明をさらに詳細に説明する。 【００１３】電源用磁気素子には、例えば平面コイルの
両面を絶縁層で挟み、さらにこれらの両面を磁性層で挟
んだ構造の平面インダクタが用いられる。平面コイル
は、スパイラルコイル、ミアンダーコイルまたはこれら
の複合コイルなど種々の形状のものが用いられ、特に形
状は限定されないが、スパイラルコイルが好ましい。ス
パイラルコイルの製造方法に特に限定されない。例え
ば、適当な絶縁基板上に導体膜を形成した後、フォトエ
ッチング技術により形成してもよい。また、導電性の箔
に絶縁シートを被着して巻き回したものを一括樹脂モー
ルドした後、適当な厚さにスライスして形成してもよ
い。その他、種々の方法を用いることができる。軟磁性
層としては、飽和磁束密度が大きく、磁気歪みが小さ
く、高周波鉄損が小さなものが好ましいが、特に限定さ
れない。軟磁性層の具体例としては、Ｆｅ，Ｃｏ，Ｎｉ
の少なくとも一つの磁性元素を含むアモルファスまたは
結晶質の軟磁性合金薄帯、ソフトフェライト（Ｍｎ−Ｚ
ｎ系、Ｎｉ−Ｚｎ系など）などが挙げられる。また、軟
磁性薄帯と絶縁シートとを積層したものを用いてもよ
い。さらに、薄膜プロセスによりベアチップタイプの平
面インダクタを製造してもよい。 【００１４】平面インダクタを構成する軟磁性層の外側
の極近傍にサーチコイルが設けられる。このサーチコイ
ルは、平面コイルを流れる過電流を検出するものであ
る。すなわち、平面インダクタをチョークコイルとして
使用するとき、平面コイルには交流電流に重畳されて負
荷電流に比例する直流電流が流れる。そして、過電流が
流れた場合には、平面コイルの上下の軟磁性層が磁気飽
和するため、直流磁界とともに交流磁界も外部へ漏洩す
る。したがって、軟磁性層の外側にサーチコイルを設け
ることにより、過電流に応じた誘導起電力が生じる。こ
の誘導起電力を検出することにより、過電流を検出でき
る。また、サーチコイルは、回路に直接挿入されていな
いので、定格動作時には無損失であるという利点があ
る。 【００１５】本発明に係る電源用磁気素子においては、
絶縁層を挟んで設けられた一次平面コイルおよび二次平
面コイルと、これらの両面に形成された絶縁層と、絶縁
層の外側の面に形成された軟磁性層とを有する平面トラ
ンスが用いられる。このような平面トランスも、上述し
た平面インダクタと同様に製造できる。この電源用磁気
素子においては、平面トランスを構成する軟磁性層の外
側にサーチコイルが設けられる。このサーチコイルで
も、上記と同様の原理により過電流を検出できる。 【００１６】本発明のＤＣ−ＤＣコンバータの回路構成
は特に限定されない。例えば平面インダクタを用いたチ
ョッパ型の非絶縁型ＤＣ−ＤＣコンバータ、または平面
トランスを用いたフライバック型もしくはフォワード型
などの絶縁型ＤＣ−ＤＣコンバータを構成することがで
きる。また、１ＭＨｚを越える高い周波数でスイッチン
グさせる場合は、共振型、部分共振型などの回路構成を
用いてもよい。 【００１７】より具体的には、非絶縁型ＤＣ−ＤＣコン
バータは、入力信号から矩形波を生成するスイッチング
手段と、スイッチング手段により生成する矩形波のパル
ス幅を変調する手段と、スイッチング手段のオン時に電
磁エネルギーを蓄積し、オフ時に蓄積された電磁エネル
ギーを放出するインダクタと、スイッチング手段により
生成する矩形波を平滑化するためのコンデンサと、平面
インダクタに蓄積された電磁エネルギーを回生する整流
素子とを有する。また、絶縁型ＤＣ−ＤＣコンバータ
は、インダクタの代わりに、スイッチング手段のオン時
に一次コイル電流によって電磁エネルギーを蓄積し、オ
フ時に蓄積された電磁エネルギーを二次コイルを通して
放出するトランスを有する。 【００１８】上記の非絶縁型ＤＣ−ＤＣコンバータで
は、インダクタとして、平面コイル、平面コイルの両面
に形成された絶縁層、および絶縁層の外側の面に形成さ
れた軟磁性層を有する平面インダクタを用い、その軟磁
性層の一方あるいは両方の外側に、平面コイルを流れる
過電流を検出するためのサーチコイルを設ける。 【００１９】本発明に係る絶縁型ＤＣ−ＤＣコンバータ
は、トランスとして、互いに絶縁された一次平面コイル
および二次平面コイル、これらの両面に形成された絶縁
層、および絶縁層の外側の面に形成された軟磁性層を有
する平面トランスを用い、軟磁性層の外側に、平面コイ
ルを流れる過電流を検出するためのサーチコイルを設け
たものである。 【００２０】このようなＤＣ−ＤＣコンバータでは、前
述したようにサーチコイルにより有効に過電流を検出で
きる。そして、過電流の検出信号をスイッチング手段の
制御回路にフィードバックすることにより、スイッチン
グ手段を良好に制御できる。また、サーチコイルは回路
に直接挿入されていないので、定格動作時の損失を無視
できる。 【００２１】本発明のＤＣ−ＤＣコンバータは、スイッ
チング手段などを半導体基板に半導体素子として形成
し、サーチコイルおよび平面インダクタまたは平面トラ
ンスを半導体基板上に絶縁して形成すれば、より一層の
小形化を達成できる。 【００２２】また、本発明のＤＣ−ＤＣコンバータは、
凹部を設けた高熱伝導性絶縁基板を用い、凹部に少なく
とも平面型の磁気素子を埋設した状態で各部材を実装し
て、ハイブリッド化することにより小形化してもよい。 【００２３】この場合、高熱伝導性基板としては、Ａｌ
Ｎ、Ａｌ₂ Ｏ₃ 、ＳｉＣ、ＦＲ−４、または表面絶縁処
理された金属基板などが用いられる。焼成プロセスが必
要な基板材料を用いる場合、例えば１個単位の回路に対
応する凹部が周期的に複数形成されるように型を用いて
グリーンシートを成形した後、一括焼成してもよい。凹
部のパターンは特に限定されない。そして、平面インダ
クタ、平面トランスなどの平面型磁気素子は、高熱伝導
性絶縁基板の凹部に、基板に直接接触した状態で埋設さ
れる。したがって、平面型磁気素子で発生する熱は、基
板を通じて良好に放熱することができる。 【００２４】コンデンサとしては積層セラミックコンデ
ンサを用いることが好ましい。積層セラミックコンデン
サは特に限定されず、高熱伝導性絶縁基板による放熱性
が良好であることから、温度特性に劣るＥ特性品でも十
分である。ただし、作製時に各層の接着工程が用いられ
るため、加熱硬化プロセスによる特性劣化が軽微である
ものが望ましい。静電容量は使用される周波数に依存す
るが、おおむね数１００ｋＨｚ帯で数１０μＦ、数ＭＨ
ｚで数μＦである。このコンデンサも高熱伝導性絶縁基
板の凹部に埋設することが好ましい。 【００２５】高熱伝導性絶縁基板の凹部にこれらを部品
を埋設した後、その上面を平坦化するには例えばマルチ
チップモジュールで使用されるようなポリイミド／銅な
どの多層配線基板を積層する。この場合、ＤＣ−ＤＣコ
ンバータの温度上昇を考慮して、多層配線材料と高熱伝
導性基板との熱膨張率がなるべく近くなるように設定す
ることが好ましい。両者の熱膨張率が大幅に異なる場合
は、応力を緩和する層を設けることが好ましい。なお、
平面型磁気素子と多層配線層との間に磁気シールド層を
設けてもよい。以上のように、高熱伝導性絶縁基板の凹
部に、平面型磁気素子、積層セラミックコンデンサおよ
び多層配線層などを埋設した状態で、その上面が高熱伝
導性基板の凸面と同一面となるようにする。 【００２６】さらに、上面に、スイッチング素子（パワ
ーＭＯＳＦＥＴ）、ダイオード、制御ＩＣ、外付部品
（ゲートドライバ、コンデンサ、外付抵抗など）を形成
する。これらの部品のうち、発熱が大きいパワーＭＯＳ
ＦＥＴ、ダイオードなどは高熱伝導性基板の凸面上に形
成して放熱させるようにすることが好ましい。その他の
比較的発熱の少ない小電力部品は、多層配線層上に形成
する。高熱伝導性基板の凸面または多層配線層の上面に
各部品のベアチップを実装し、超音波を用いたボンディ
ングマシンでワイヤボンディングする場合、内部に空洞
が存在するとボンディング性が著しく悪化する。したが
って、各層の形成あるいは各層の積層接着の際には、ボ
イドや空洞ができないようにする。また、高熱伝導性基
板の側面に外部電極が配置され、外部電極を除いた表面
に接地電極が形成される。 【００２７】このようなハイブリッドＩＣ型ＤＣ−ＤＣ
コンバータは、面積の大きい平面型磁気素子などを高熱
伝導性基板の凹部に埋設し、その他の小電力部品は多層
配線により実装するので、高密度実装が可能である。ま
た、平面型磁気素子などの電力を扱う部品は高熱伝導性
基板に直接接触させて実装することにより、良好に放熱
させることができる。したがって、小型でかつ大電力を
出力できるＤＣ−ＤＣコンバータを提供できる。 【００２８】 【実施例】以下、本発明の実施例を図面を参照して説明
する。 【００２９】実施例１ 本発明の過電流検出手段について説明する。図５（ａ）
は本実施例における過電流検出手段の断面図、図５
（ｂ）はその等価回路である。図５において、スパイラ
ル形状の平面コイル１の両面に絶縁層２が設けられ、さ
らに絶縁層２の外側に軟磁性層３が設けられて、サンド
イッチ型の平面インダクタ４が構成されている。この平
面インダクタ４を構成する上下の軟磁性層３の外側のい
ずれか一方の極近傍にスパイラル形状の平面サーチコイ
ル５２が絶縁層２で絶縁された状態で配置されている。
なお、サーチコイル５２は後述する検波回路に接続され
ている。 【００３０】本発明の過電流検出手段はトランスにも適
用できる。図６（ａ）は本実施例における過電流検出手
段を有する平面トランスの断面図、図６（ｂ）はその等
価回路である。 【００３１】平面インダクタ４を構成する平面コイル１
には、交流電流に重畳されて負荷電流に比例する直流電
流が流れる。図７（ａ）および（ｂ）に、それぞれ負荷
電流が小さい場合、および大きい場合の磁束分布を示
す。図７（ａ）に示すように負荷電流が小さい場合に
は、発生する磁束は、上下の軟磁性層３にシールドされ
て外部へ漏洩しない。一方、図７（ｂ）に示すように負
荷電流が大きい場合には、上下の軟磁性層３が磁気飽和
するため、直流磁束とともに交流磁束も外部へ漏洩す
る。 【００３２】図８に、これらの状態における軟磁性層の
動作、および軟磁性層の近傍に設けられたサーチコイル
５２の起電力を示す。すなわち、軟磁性層３が磁化曲線
の飽和近傍で動作する場合、磁気飽和を越えた交流磁束
が軟磁性層３の外部へ漏洩するので、サーチコイル５２
に誘導起電力が生じる。この誘導起電力の大きさは、軟
磁性層３の飽和の程度、すなわち直流磁界（例えばＨ₂
またはＨ₃ ）、ひいては平面コイル１を流れる直流電流
の大きさに依存する。したがって、サーチコイル５２の
誘導起電力に基づいて過電流を検出できる。一方、平面
コイル１を流れる直流電流が小さい場合、磁束は軟磁性
層３の外部へ全く漏洩せず、サーチコイル５２に誘導起
電力は発生しない。この場合、サーチコイル５２は、回
路に直接挿入されていないので、無損失であるという利
点がある。また、平面インダクタ４にサーチコイル５２
および検波回路を追加するだけであるので、回路構成が
単純である。 【００３３】図９に、図５の過電流検出手段を設けた平
面インダクタをチョークコイルとして用いた降圧チョッ
パ型ＤＣ−ＤＣコンバータを示す。図９に示すＤＣ−Ｄ
Ｃコンバータの動作を説明する。スイッチングトランジ
スタ３５は、ＰＷＭ制御ＩＣ３２およびゲートドライバ
（ＧＤ）により、オン・オフが制御される。スイッチン
グトランジスタ３５がオンのときには入力された電流が
負荷側へ流れ、インダクタ４に電磁エネルギーが蓄積さ
れるとともに、コンデンサ（Ｃ₂ ）も充電される。スイ
ッチングトランジスタ３５がオフのときには、インダク
タ４の電磁エネルギーおよびコンデンサ（Ｃ₂ ）の静電
エネルギーが負荷へ放出される。ＰＷＭ制御ＩＣ３２に
よりスイッチングトランジスタ３５のオン・オフの時比
率を制御することにより、負荷に印加される電圧のレベ
ルを一定に調整できる。この際、前述したようにインダ
クタ４の平面コイルに過電流が流れると、サーチコイル
５２に誘導起電力が生じる。サーチコイル５２には検波
回路（ＤＴ）と平滑回路（ＳＭ）（さらに必要に応じて
電圧増幅回路）が接続され、その出力がＰＷＭ制御ＩＣ
３２の過電流検出端子に接続されている。そして、ＰＷ
Ｍ制御ＩＣ３２の過電流検出端子に適当な分圧回路を設
けることにより、過電流検出レベルを容易に調整でき
る。 【００３４】同様に、図５に示すようなサーチコイルを
有する平面インダクタ、および図６に示すようなサーチ
コイルを有する平面トランスは、以下に示すような種々
の電源回路に適用することができる。 【００３５】図１０は、図５の平面インダクタを有する
昇圧チョッパ型ＤＣ−ＤＣコンバータの回路図である。
図１１は、フライバック型ＤＣ−ＤＣコンバータの回路
図であり、図５に示すようなサーチコイルを有する平面
インダクタにより過電流を検出するものである。図１２
は、フライバック型ＤＣ−ＤＣコンバータの回路図であ
り、図６に示すようなサーチコイルを有する平面トラン
スにより過電流を検出するものである。また、図１３
は、以上のようなＤＣ−ＤＣコンバータに用いられる過
電流検出回路の一例を示す回路図である。 【００３６】図１４、図１５は、薄膜プロセスにより半
導体ＩＣとサンドイッチ型平面型磁気素子をモノリシッ
クに積層したワンチップタイプの超小型電源の断面図で
ある。図１４は簡略化した図面、図１５はより詳細な図
面である。図１４、図１５に示すように、半導体基板内
部にはロジック部とパワー部とが形成されており、基板
の表面にはゲート電極およびトランジスタの拡散層に接
続された電極などが絶縁されて形成されている。その上
に、サーチコイル５２が絶縁されて形成されている。さ
らにその上に、軟磁性層３、絶縁層、平面コイル、絶縁
層、および軟磁性層３からなる平面インダクタ４が形成
されている。平面コイルの端子は、パワー部と接続され
ている。図１５に示すように、ロジック部はＢｉＣＭＯ
Ｓ構造の素子からなっており、パワー部はパワーＭＯＳ
ＦＥＴからなっている。 【００３７】なお、本実施例の過電流検出手段は、サン
ドイッチ型平面型磁気素子を利用できる各種のインバー
タなどの電力変換機器にも適用できる。 【００３８】実施例２ 本実施例においては、ホール素子からなる過電流検出手
段を設けた平面インダクタについて説明する。 【００３９】図１６は本実施例における過電流検出手段
の斜視図、図１７は断面図、図１８は等価回路である。
図１６および図１７において、スパイラル形状の平面コ
イル１の両面にそれぞれ絶縁層２および軟磁性層３が形
成されて、サンドイッチ型の平面インダクタ４が構成さ
れている。平面コイル１の中心部のスペースには、半導
体ホール素子５１が配置されている。このホール素子５
１は、一端が平面コイル１の端子に接続され、他端が外
部電極となっている。なお、このホール素子５１は検波
回路に接続されている。 【００４０】ホール素子５１を設けた平面インダクタ４
を、例えば図２０に示すように降圧チョッパ型ＤＣ−Ｄ
Ｃコンバータのチョークコイルに用いた場合の動作につ
いて図１９を参照して説明する。図１９に示すように、
平面コイル１に流れる負荷電流に比例する直流電流Ｉが
ホール素子５１に流れ、ホール素子５１の膜面に垂直に
直流磁界Ｂが加えられる。この場合、ホール素子５１の
両端にはホール起電力Ｖｈが生じる。その値は次の式で
表される。 【００４１】 Ｖｈ＝ｉＢｌ／ｎｅ （Ｖ） （１） （１）式のｉは電流密度であり、 ｉ＝Ｉ／ｔａ （２） と表される。ここで、ｎはキャリア濃度、ｅはキャリア
の電荷、ｔはホール素子の膜厚、ａは幅、ｌは長さであ
る。また、（１）式のＢは、平面コイルを流れる電流に
よって発生するため、Ｉの関数である。このことから、
ｋを比例定数として Ｖｈ＝ｋＩ² （３） の関係が得られる。過電流を検出するには、検波回路に
よりこのホール起電力Ｖｈの直流成分のみを検出すれば
よい。 【００４２】（３）式で示されるように、ホール起電力
は平面コイルを流れる電流Ｉの二乗に比例する。したが
って、この過電流検出手段では、電流検出感度を高くで
き、特に過電流時の電流検出に極めて有効である。 【００４３】一方、ホール素子５１の電力損失は、ホー
ル素子５１に流れる電流によるジュール損失と交流磁場
によるうず電流損失との和になる。半導体ホール素子で
はキャリア濃度を増したとしてもその比抵抗は金属材料
のそれに比べて非常に大きいので、交流磁界によるうず
電流損失はほとんど無視できる。また、ジュール損失
は、ホール素子の抵抗そのものに比例し、本質的に素子
の寸法に依存する。すなわち、ｔおよびａを大きく、ｌ
を小さくすることにより、ジュール損失を小さくでき
る。したがって、ホール素子５１の電力損失は、非常に
小さい。 【００４４】また、平面インダクタとホール素子とを一
体化しているので、回路構成も単純である。さらに、平
面型磁気素子を薄膜プロセスにより作製する場合には、
より容易にホール素子と一体化できる。なお、ホール素
子の代わりに磁気抵抗効果素子（ＭＲ素子）を用いても
過電流を検出することができる。 【００４５】なお、薄膜プロセスを用いれば、平面コイ
ルの内部にホール素子を容易に設けることもできる。 【００４６】実施例３ 本実施例では、平面型磁気素子の直流重畳特性を改善す
る手段について説明する。 【００４７】図２１に降圧チョッパ型のＤＣ−ＤＣコン
バータの一例を示す。図２１におけるチョークコイルと
して軟磁性層でサンドイッチされた平面インダクタ４が
適用される。この平面インダクタ４には、負荷電流に相
当する直流電流とスイッチングによる交流電流が流れ
る。図２２に示すように、このとき平面インダクタの軟
磁性層の磁化曲線は、直流バイアス磁界のもとでマイナ
ーループを描く。この場合の動作点がａである。ここ
で、負荷電流が大きくなると、直流磁界の上昇に伴い、
軟磁性層の動作点がｂで示す磁気飽和領域に近づくの
で、透磁率が低下し、インダクタンスが激減する。この
結果、交流電流のピーク値が大幅に上昇するので、半導
体スイッチの破壊につながるおそれがある。 【００４８】また、図２３にフライバック型のＤＣ−Ｄ
Ｃコンバータの一例を示す。図２３におけるトランスと
して軟磁性層でサンドイッチされた平面トランス６が適
用される。このトランス６の１次電流には、負荷電流に
比例した直流成分とスイッチングに伴う交流成分が含ま
れている。この場合、負荷電流が増大すると軟磁性体が
飽和して図２１のチョークコイルの場合と同じ問題を生
じるとともに、エネルギーの効率的な伝達ができなくな
る。 【００４９】これらの平面インダクタ４および平面トラ
ンス６では、単位電流当たりに発生する磁界が大きいた
め、前述した磁気飽和の影響は非常に大きい。したがっ
て、これらの平面型磁気素子には、直流電流が増大して
もインダクタンスの変化が小さいという良好な直流重畳
特性が求められる。 【００５０】本実施例においては、平面コイルを軟磁性
体でサンドイッチした構造の平面型磁気素子に対して、
さらに軟磁性体の上下に平面コイルと同一形状の補助平
面コイルを設ける。そして、この補助平面コイルに直流
電流を流して、内部の平面コイルを流れる直流電流によ
って生じる直流磁界を打ち消すことにより、直流重畳特
性を改善する。 【００５１】図２４は本実施例における平面インダクタ
の分解斜視図、図２５（ａ）は断面図、図２５（ｂ）は
図２５（ａ）の一部を拡大してコイルにより発生する磁
界を示す説明図である。図２４に示すように、平面コイ
ル１の上下両面には絶縁層２および軟磁性層３が設けら
れて平面インダクタ４が構成されている。さらに、これ
らの軟磁性層３の上下には、絶縁層４２、および平面コ
イル１と同一形状を有する補助コイル４１が設けられて
いる。 【００５２】図２５（ａ）および（ｂ）に示すように、
この補助平面コイル４１に直流電流を流して直流磁界を
発生させることにより、内部の平面コイル１によって発
生する直流磁界を打ち消す。このようにすれば、図２２
のｃで示すように、軟磁性層を磁化曲線の原点付近で動
作させることができ、透磁率の低下を補償できる。 【００５３】この場合、補助平面コイル４１に流す直流
電流を、平面コイル１を流れる負荷電流に比例して増大
させることにより、負荷電流の増大による軟磁性層の動
作点の移動を小さくできる。さらに、これを精密に調整
すれば、軟磁性層の動作点を原点付近に固定でき、負荷
電流の増大に関係なく平面インダクタのインダクタンス
を一定にできる。 【００５４】図２６および図２７（ａ），（ｂ）は、図
２４における補助平面コイル４１の上下に、絶縁層４
２、および軟磁性層４３を設けたものである。図２７
（ａ）および（ｂ）に示すように、このような構成の平
面インダクタ４５では、内部の平面コイル１および補助
平面コイル４１が幾何学的に等価に配置される。したが
って、平面コイル１に流れる負荷電流により発生する直
流磁界をほぼ完全に打ち消すことができる。また、最も
外側の軟磁性層４３は補助コイル４１により発生する直
流磁界が外部へ漏洩するのを防ぐ効果も持つ。ただし、
多くの場合、直流磁界の漏洩が問題になる場合は少な
い。 【００５５】図２８に本実施例および従来の平面インダ
クタの直流重畳特性を示す。この図から明らかなよう
に、本実施例では負荷直流電流が増大してもインダクタ
ンスの低下が極めて少なく、従来と比較して直流重畳特
性が大幅に改善されている。 【００５６】図２９は本実施例の手段を平面トランスに
適用したものである。この平面トランス４６は、１次側
の平面コイル１に対して絶縁層２を介して２次側の平面
コイル５を配置することを除いて、その他の構成は図２
７に示す平面インダクタの場合と同一である。この平面
トランス４６の場合にも、内部に配置される平面コイル
に交流電流に直流電流が重畳され直流磁界が発生する
が、補助平面コイル４１に直流電流を流すことによって
内部の平面コイルによる直流磁界を打ち消すことができ
る。したがって、内部の軟磁性層３は磁化曲線の原点付
近でマイナーループを描くので磁気飽和現象を低減でき
る。 【００５７】図３０は図２７の平面インダクタ４５をチ
ョークコイルとして用いた降圧チョッパ型ＤＣ／ＤＣコ
ンバータの回路図である。このＤＣ／ＤＣコンバータで
は、補助平面コイル４１を負荷と直列に接続している。
したがって、平面インダクタの内部の平面コイル１およ
び補助平面コイル４１に等しい負荷電流が流れ、負荷電
流の増大に伴うインダクタンスの低下を抑制できる。こ
の結果、さらに交流ピーク電流の増大を抑制できるの
で、出力リップルノイズの増大を抑制できる。このＤＣ
／ＤＣコンバータでは、補助平面コイル４１の直流抵抗
を電流検出抵抗器として利用し、過電流を検出するため
に使用できる。このため、別個の電流検出抵抗器が不要
になる。 【００５８】図３１は図２９の平面トランス４６を適用
したフライバック型ＤＣ／ＤＣコンバータの回路図であ
る。このＤＣ／ＤＣコンバータでは、補助平面コイル４
１として、内部の２次平面コイル５と同一形状のものを
使用し、これを負荷と直列に接続している。このような
構成によって、内部の軟磁性層に発生する直流磁界をキ
ャンセルできるので、磁気飽和現象を低減できる。した
がって、このトランスは負荷電流の大小に関係なく磁化
曲線の原点付近で動作するので、半導体スイッチのスト
レスを抑制でき、かつエネルギ伝送効率の低下を抑制で
きる。 【００５９】本実施例の手段は、前記以外の他の方式の
ＤＣ／ＤＣコンバータにも適用できる。また、内部の平
面コイルによる直流磁界をキャンセルできるだけの直流
電流を補助平面コイルを流すことができれば、補助平面
コイルに直流電流を流す方法は、以上で説明した方法に
限定されない。 【００６０】実施例４ 前述したようなサイズの平面型磁気素子は、まだ他の部
品（半導体素子、積層セラミックコンデンサなど）に比
べて占有面積が大きいため、回路基板の同一面上に実装
しようとすると、電源の設置面積を小さくできないとい
う問題がある。最近では、印刷技術により形成される積
層フェライトトランスを用いたハイブリッドＩＣ型のＤ
Ｃ−ＤＣコンバータも実用化されている（’９２スイッ
チング電源システムシンポジウム）。しかし、印刷技術
を用いた場合、トランスを構成するコイル導体を厚くす
ることができないため、コイル抵抗が大きくなる。この
結果、１Ｗ程度の電力しか扱えず、大電力用には適して
いない。さらに、部品を高密度実装して電源の小型化を
図ろうとする場合には、電源からの放熱が大きな問題と
なる。放熱効果は放熱表面積に依存するため、大電力化
と小型化とはトレードオフの関係にある。したがって、
小型でしかも大電力の扱える電源を実現することが要望
されている。 【００６１】図３２は本実施例におけるハイブリッドＩ
Ｃ型ＤＣ−ＤＣコンバータの斜視図、図３３は断面図、
図３４は平面インダクタの分解斜視図、図３５は高熱伝
導性絶縁基板の凹部に埋設される各部材の分解斜視図、
図３６は高熱伝導性基板の表面における実装工程以降の
工程を示す斜視図、図３７は高熱伝導性絶縁基板の凹部
を示す斜視図、図３８は平面インダクタと積層セラミッ
クコンデンサとの接続状態を示す断面図、図３９は本実
施例におけるハイブリッドＩＣ型ＤＣ−ＤＣコンバータ
の回路図である。図３９に示すように、本実施例のＤＣ
−ＤＣコンバータの回路構成は、降圧チョッパ型であ
る。 【００６２】高熱伝導性絶縁基板１１の一部には凹部が
形成されている。この絶縁基板１１の凹部には、底面に
導体パターン１２，１３、側面に導体パターン１４，１
５が形成されている（図３７）。なお、この絶縁基板１
１は、１個単位の回路に対応する凹部が周期的に複数形
成されるように型を用いてグリーンシートを成形した
後、一括焼成したものである（図３５）。 【００６３】図３４に、絶縁基板１１の凹部に埋設され
る平面インダクタを示す。この平面インダクタは、それ
ぞれ絶縁基板１１の凹部に対応する形状を有する、軟磁
性層３のシート、絶縁層２のシート、スパイラルコイル
１が形成されたコイルシート、絶縁層２のシート、軟磁
性層３のシートが順次積層された構造を有している。軟
磁性層３のシートとして、軟磁性体の積層体を用いても
よい。また、軟磁性層には、うず電流損を低減させる目
的で磁束の通る方向に対して垂直方向に適当なスリット
を設けてもよい。これらの各部材は、打ち抜きまたはエ
ッチングなどにより形成される。 【００６４】また、コイルシートの各スパイラルコイル
１の中心部の空きスペースに積層セラミックコンデンサ
２１が配置され、その一方の電極がスパイラルコイル１
の中心部の端子に電気的に接続されている（図３９）。
なお、図示していないが、コイルシートの下部の絶縁シ
ートおよび軟磁性シートには、端子を接続するために貫
通孔が設けられている。積層セラミックコンデンサ２１
は、スパイラルコイル１の周辺部の空きスペースに配置
してもよい。 【００６５】図３５に、絶縁基板１１の凹部に埋設され
る平面インダクタを含む各部材を示す。すなわち、それ
ぞれ絶縁基板１１の凹部に対応する形状を有する、平面
インダクタ４のシート、絶縁層２２のシート、磁気シー
ルド層２３のシート、多層配線層３１のシートが順次積
層される（なお、この図では、図３３に示されるいくつ
かの絶縁層２を省略している）。形成された積層体の多
層配線層３１の上面と高熱伝導性基板１１の凸面とは、
同一平面となっている。 【００６６】図３３に示すように、平面インダクタ４の
スパイラルコイル１の中心部の電極と積層セラミックコ
ンデンサ２１の一方の電極との接点は、絶縁基板１１の
導電パターン１３に接続され、積層セラミックコンデン
サ２１の他方の電極は導電パターン１２に接続されてい
る。また、スパイラルコイル１の外周部の電極は、絶縁
基板１１の導電パターン１４に接続されている。磁気シ
ールド層２３は、上部の回路との電磁結合を遮断して平
面インダクタ４の漏洩電磁界をシールドするものであ
る。この磁気シールド層２３は、導体パターン１４，１
５の接続用導体としても用いられている。 【００６７】以上のように平面インダクタ４と積層セラ
ミックコンデンサ２１とを複合化することにより、実装
スペースを小さくできる。両者はともに高熱伝導性基板
１１上に配置されるので、放熱性にも優れている。ま
た、図３４および図３５に示すように、高熱伝導性基板
１１の凹部を、シート状に形成された各部材を積層する
際に位置決めガイドとして用いることができる。このた
め、極めて積層が容易であり、生産性を向上できる。 【００６８】以降の実装工程を図３６（ａ）〜（ｄ）を
参照して説明する。図３６（ａ）のように、パワーＭＯ
ＳＦＥＴ３５および還流ダイオード３６を高熱伝導性基
板１１の凸面に実装し、ＰＷＭ制御用ＩＣ３２および抵
抗、コンデンサ、ゲートドライバなどの外付部品３３，
３４を多層配線層３１の上面に実装する。これらの部品
はベアチップが使用されている。図３６（ｂ）のよう
に、各部品と導体パターンとをボンディングワイヤ３９
で接続する。なお、各部品として樹脂モールドされた表
面実装用部品を使用してもよい。その後、全面を保護樹
脂膜で被覆する。さらに、図３６（ｃ）のように、１個
単位のＤＣ−ＤＣコンバータに切り出す。最後に、図３
６（ｄ）のように、高熱伝導性基板１１の底面および側
面に接地電極３７を、接地電極が形成されている以外の
側面に外部電極３８を例えばめっき法で形成する。以上
のようにして、図３２および図３３に示すハイブリッド
ＩＣ型ＤＣ−ＤＣコンバータを製造できる。 【００６９】上述したハイブリッドＩＣ型ＤＣ−ＤＣコ
ンバータは、面積の大きい平面インダクタなどを高熱伝
導性基板の凹部に埋設しているので実装密度を向上でき
る。また、電力用部品を全て高熱伝導性基板に直接接触
して実装しているので、放熱性に優れており、大電力化
に対応できる。また、高熱伝導性基板の側面に外部電極
および接地電極を形成しているので、表面実装性にも優
れている。さらに、磁気シールド層を設けることによ
り、外部への電磁雑音も小さくできる。 【００７０】以上で説明したハイブリッドＩＣ型ＤＣ−
ＤＣコンバータに用いられる平面型磁気素子および半導
体素子については、種々のものが用いられる。 【００７１】実施例５ 本実施例では、誘導性負荷に電流を流すスイッチング素
子および誘導性負荷に蓄積したエネルギーを回生するＭ
ＯＳＦＥＴダイオードを含む誘導性負荷回路を有するＤ
Ｃ−ＤＣコンバータの改良について説明する。 【００７２】図４０に、ＤＣ−ＤＣコンバータの一例を
示す。このＤＣ−ＤＣコンバータは、主電源６１、スイ
ッチング素子６２、インダクタ６３、ＭＯＳＦＥＴダイ
オード６４、出力コンデンサ６５、電圧モニター回路６
６、制御回路６７、スイッチング素子の駆動回路６８
と、ＭＯＳＦＥＴダイオードの駆動回路６９から構成さ
れている。 【００７３】このＤＣ−ＤＣコンバータは以下のように
動作する。まず、電圧モニター回路６６で出力コンデン
サ６５の電圧をモニターし、このモニター信号を制御回
路６７に入力する。このモニター信号によって得られる
出力コンデンサ６５の電圧が所定の電圧より低い場合に
は、駆動回路６８に幅の広いパルス信号を与え、スイッ
チング素子６２を駆動する。これにより平均電流は大き
くなり出力コンデンサ６５の電圧は上昇する。逆に、出
力コンデンサ６５の電圧が所定の電圧より高い場合に
は、パルス信号の幅を狭くしてスイッチング素子６２を
駆動する。これにより平均電流は小さくなり出力コンデ
ンサ６５の電圧は下降する。以上のようにこのＤＣ−Ｄ
Ｃコンバータでは、スイッチング素子６２を駆動するパ
ルス幅を制御するいわゆるパルス幅変調方式により、出
力コンデンサ６５から一定の電圧を得ている。 【００７４】ＤＣ−ＤＣコンバータは、各構成部品の損
失を低減して高効率化することが要求されている。例え
ば、図４０においては、インダクタに蓄積したエネルギ
ーを回生するダイオードとして、ｐｎ接合ダイオードで
はなく、ＭＯＳＦＥＴダイオード６４を用いることによ
り損失を低減している。これは、ｐｎ接合ダイオードを
用いた場合、以下のような２つの問題が生じるためであ
る。 【００７５】第１に、ｐｎ接合ダイオードにはビルトイ
ン電圧が存在するため、電流を流すと、ｐｎ接合ダイオ
ードには常にビルトイン電圧以上の電圧が発生する。シ
リコンを用いたｐｎ接合ダイオードの場合、ビルトイン
電圧は０．６〜０．７Ｖである。したがって、例えば１
Ａの電流を流すと、０．６Ｗ以上の損失が生じる。第２
に、ｐｎ接合ダイオードはバイポーラ動作であるため、
内部にキャリアが蓄積する。この結果、導通状態から逆
電圧を印加すると逆電流が流れる。この状態はスイッチ
ング素子がターンオンする毎に発生する。このとき流れ
る逆電流は無効電流であり、装置の損失につながる。 【００７６】一方、ＭＯＳＦＥＴダイオードはオンモー
ドでは抵抗体と同じである。そこで、オン抵抗の低いＭ
ＯＳＦＥＴダイオードを使用することにより、ｐｎ接合
ダイオードの場合よりも損失を少なくできる。また、Ｍ
ＯＳＦＥＴダイオードはユニポーラ動作であるためキャ
リアが蓄積しない。このため、ゲート駆動信号を取り去
れば、逆電圧を印加しても逆電流が流れることはない。
したがって、ＭＯＳＦＥＴダイオードを用いると、損失
を低減でき、装置を高効率化できる。 【００７７】しかし、ＭＯＳＦＥＴダイオードは、構造
上その内部に寄生ｐｎ接合ダイオードを有する。このた
め、オンモードで抵抗として作用するＭＯＳＦＥＴダイ
オードに発生する電位差によって、寄生ｐｎ接合ダイオ
ードのビルトイン電圧を越える電流が流れると、寄生ｐ
ｎ接合ダイオードが動作する。この結果、前記と同様
に、導通状態から逆電圧を印加すると逆電流が流れ、損
失の増大を招く。 【００７８】本実施例では、ＭＯＳＦＥＴダイオードの
寄生ｐｎ接合ダイオードを動作させないようにして損失
を低減させる。本実施例を図面を参照してより具体的に
説明する。 【００７９】図４１に、図４０のＤＣ−ＤＣコンバータ
のスイッチング素子６２として用いられているＭＯＳＦ
ＥＴのゲート電圧とオン電流との関係を示す。このＭＯ
ＳＦＥＴは、オン電流の最大値がＩ_L になるように、ゲ
ート電圧がＶ_GLに設定されている。ここで、スイッチン
グ素子のオン電流の最大値Ｉ_L は、図４２に基づいて決
定される。図４２において、（ａ）はＭＯＳＦＥＴダイ
オードに流れる電流とそれによって発生する電位差との
関係を示す曲線、（ｂ）は寄生ｐｎ接合ダイオードにビ
ルトイン電圧Ｖ_B 以上の電圧が印加されたとき、それに
よって流れる電流との関係を示す曲線である。この図に
おいて、ＭＯＳＦＥＴダイオードに発生する電位差が、
寄生ｐｎ接合ダイオードのビルトイン電圧Ｖ_B に達する
時の電流Ｉ_LDとすると、Ｉ_L はＩ_LDより小さく設定す
る。 【００８０】これを実現するために、例えばスイッチン
グ素子を流れる電流が、ＭＯＳＦＥＴダイオードに寄生
するｐｎ接合ダイオードのビルトイン電圧近傍で飽和す
るように駆動信号を与える。 【００８１】図４３（ａ）にスイッチング素子を流れる
電流、図４３（ｂ）にＭＯＳＦＥＴダイオードを流れる
電流を示す。これらの図のように、ＭＯＳＦＥＴダイオ
ードに流れる電流の最大値は、スイッチング素子のター
ンオフ直前の電流にほぼ等しい。このようにスイッチン
グ素子を駆動すれば、ＭＯＳＦＥＴダイオードに流れる
電流を、寄生ｐｎ接合ダイオードのビルトイン電圧Ｖ_B
に達する時の電流Ｉ_LDより小さくすることができる。し
たがって、寄生ｐｎ接合ダイオードが動作することがな
い。 【００８２】また、ＭＯＳＦＥＴダイオードの回生電流
により発生する電位差が、ＭＯＳＦＥＴダイオードに寄
生するｐｎ接合ダイオードのビルトイン電圧近傍になっ
たときに、スイッチング素子の通電パルス幅の拡大を停
止してもよい。 【００８３】図４４に、スイッチング素子のパルス幅と
電流との関係を示す。ＤＣ−ＤＣコンバータのようにイ
ンダクタに電流を流すと、図４４に示すように電流は通
電パルス幅にほぼ比例して増加する。この場合、スイッ
チング素子を流れる最大電流Ｉ_L が、図４２に示した寄
生ｐｎ接合ダイオードのビルトイン電圧に対応する電流
Ｉ_LDより小さくなるように、スイッチング素子の最大通
電パルス幅Ｗ_P を設定する。このようにスイッチング素
子を駆動すれば、寄生ｐｎ接合ダイオードが動作するこ
とがない。 【００８４】さらに、ＭＯＳＦＥＴダイオードのオン抵
抗値を、寄生ｐｎ接合ダイオードのビルトイン電圧とイ
ンダクタに流れる最大電流の商よりも小さくなるように
設定してもよい。この場合、ＭＯＳＦＥＴダイオードに
流れる電流の最大値は、インダクタに流れる最大電流に
ほぼ等しくなる。そして、これによって発生する電位差
の最大値は、ＭＯＳＦＥＴダイオードのオン抵抗値とＭ
ＯＳＦＥＴダイオードに流れる最大電流との積となり、
寄生ｐｎ接合ダイオードのビルトイン電圧を越えること
はない。したがって、寄生ｐｎ接合ダイオードが動作す
ることはない。 【００８５】以上のように本実施例の方法を用いれば、
ＭＯＳＦＥＴダイオードの寄生ｐｎ接合ダイオードが動
作することはなくなる。したがって、導通状態から逆電
圧を印加してもＭＯＳＦＥＴダイオードに逆電流が流れ
ることはなく、損失を低減できる。 【００８６】なお、本実施例の素子は必ずしも実施例４
の実装方法をとる必要はない。 【００８７】実施例６ 本実施例では、誘導性負荷に蓄積したエネルギーを回生
するＭＯＳＦＥＴダイオードの改良について説明する。 【００８８】前述した図４０のＤＣ−ＤＣコンバータで
は、スイッチング素子６２をターンオフした直後に、Ｍ
ＯＳＦＥＴダイオード６４をターンオンしてインダクタ
６３に蓄積したエネルギーを回生している。しかし、ス
イッチング素子をターンオフする時間とＭＯＳＦＥＴダ
イオードをターンオンする時間を一致させることは困難
であり、わずかな時間差が生ずることは避けられない。
ところが、このわずかな時間にＭＯＳＦＥＴダイオード
には順方向の電圧が印加されることになる。 【００８９】図４５に、一般的なＭＯＳＦＥＴダイオー
ドを示す。このＭＯＳＦＥＴダイオードは、高抵抗のＮ
型半導体基板７１の表面に選択的に形成されたＰ型ベー
ス層７２と、その表面のＮ型ソース層７３と、これと対
向してＮ型半導体基板７１の表面に形成されたＮ型ドレ
イン層７４と、Ｎ型ソース層７３とＮ型ドレイン層７４
に挟まれたＰ型ベース層７２の表面に絶縁膜を介して形
成されたゲート電極７５と、Ｐ型ベース層７２とＮ型ソ
ース層７３の双方にオーミックコンタクトするソース電
極７６と、Ｎ型ドレイン層７４にオーミックコンタクト
するドレイン電極７７から構成されている。 【００９０】このＭＯＳＦＥＴダイオードには、構造上
その内部にＰ型ベース層７２とＮ型半導体基板７１及び
Ｎ型ドレイン層７４とからなるｐｎ接合ダイオードが寄
生している。このため、順方向の電圧が印加されると寄
生ｐｎ接合ダイオードが動作し、前述した理由により損
失の増大を招く。 【００９１】本実施例では、ＭＯＳＦＥＴダイオードに
寄生ｐｎ接合ダイオードよりもオン電圧の低いショット
キダイオードを内蔵させることにより、寄生ｐｎ接合ダ
イオードを動作させないようにし、損失を低減する。 【００９２】以下、本実施例を図面を参照してより具体
的に説明する。 【００９３】図４６に本実施例のＭＯＳＦＥＴダイオー
ドを示す。（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’
断面図である。このＭＯＳＦＥＴダイオードは、高抵抗
のＮ型半導体基板７１の表面に選択的に形成されたＰ型
ベース層７２と、その表面のＮ型ソース層７３と、これ
と対向してＮ型半導体基板７１の表面に形成されたＮ型
ドレイン層７４と、Ｎ型ソース層７３とＮ型ドレイン層
７４に挟まれたＰ型ベース層７２の表面に絶縁膜を介し
て形成されたゲート電極７５と、Ｐ型ベース層７２とＮ
型ソース層７３の双方にオーミックコンタクトするソー
ス電極７６と、Ｎ型ドレイン層７４にオーミックコンタ
クトするドレイン電極７７から構成される。さらに、ソ
ース電極７６はＰ型ベース層７２に隣接するＮ型半導体
基板７１の表面まで延びて、その表面でショットキ接合
７８を形成している。このショットキ接合７８とＮ型半
導体基板７１及びＮ型ドイレイン層７４でショットキダ
イオードが構成される。 【００９４】このような構成のＭＯＳＦＥＴダイオード
のゲートに駆動信号を加えない状態でソースに正、ドレ
インに負の電圧を印加すると、ショットキ接合７８とＮ
型半導体基板７１及びＮ型ドレイン層７４で構成される
ショットキダイオードに電流が流れ、Ｐ型ベース層７２
とＮ型半導体基板７１及びＮ型ドレイン層７４で構成さ
れる寄生のｐｎ接合ダイオードに電流が流れることはな
い。そして、スイッチング素子がターンオフする時間と
ＭＯＳＦＥＴダイオードがターンオンする時間との時間
差の間に、ショットキダイオードを通してインダクタン
スの蓄積エネルギーが回生される。次に、ゲートに正の
駆動信号を印加するとゲート電極７５下のＰ型ベース層
７２の表面にチャンネル層が形成され、Ｎ型ソース層７
３とＮ型ドレイン層７４間はショットキダイオードより
もオン電圧の低い導通状態となり、電流は全てこのＮ型
ソース層７３とＮ型ドレイン層７４間で流れ、ショット
キダイオードには電流は流れなくなる。そして、すべて
の回生電流はＭＯＳＦＥＴダイオードを通して流れる。
このように、寄生ｐｎ接合ダイオードが動作することが
なくなり、しかも高速動作が可能となるため、損失を低
減できる。 【００９５】本実施例においては、以下のように種々の
変形例が考えられる。 【００９６】図４７は、別のＭＯＳＦＥＴダイオードを
示し、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面
図、（ｃ）は（ａ）のＣ−Ｃ’断面図である。このＭＯ
ＳＦＥＴダイオードはＰ型ベース層７２を島状に形成し
た点で図４６と異なる。図４６ではショットキダイオー
ド電流はＰ型ベース層７２の下方を流れるため、経路が
長くなってオン電圧が高くなる。一方、図４７では
（ｃ）で示されるようにショットキダイオードの電流経
路にＰ型ベース層７２が形成されていないため、オン電
圧を低下させることができる。 【００９７】図４８は、別のＭＯＳＦＥＴダイオードを
示し、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面
図、（ｃ）は（ａ）のＣ−Ｃ’断面図である。このＭＯ
ＳＦＥＴダイオードでは、Ｎ型ソース層７３とＮ型ドレ
イン層７４がＰ型ウェル層７２’に形成され、Ｎ型ドレ
イン層７４が形成されているウェル層７２’に隣接して
Ｎ型コンタクト層７９が設けられ、その表面にドレイン
電極７７が形成されている。このＭＯＳＦＥＴダイオー
ドは製造工程が少なく、それほど耐圧を必要としない素
子に有効である。 【００９８】図４９は、別のＭＯＳＦＥＴダイオードを
示し、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面
図、（ｃ）は（ａ）のＣ−Ｃ’断面図である。このＭＯ
ＳＦＥＴダイオードは、他の基板８０上に絶縁膜８１を
介して接合されたＮ型半導体基板７１、いわゆる誘電体
分離基板に形成されている。さらに、素子の周囲を誘電
体分離すれば高耐圧の集積回路に適応することもでき
る。 【００９９】図５０は、別のＭＯＳＦＥＴダイオードを
示し、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面
図、（ｃ）は（ａ）のＣ−Ｃ’断面図である。このＭＯ
ＳＦＥＴダイオードは誘電体分離基板に図４８の構造を
応用したものである。 【０１００】図５１は、別のＭＯＳＦＥＴダイオードを
示し、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面
図、（ｃ）は（ａ）のＣ−Ｃ’断面図である。このＭＯ
ＳＦＥＴダイオードはショットキ接合７８がＰ型ベース
層７２に取り囲まれるように形成されている。このよう
な構成では、ショットキ接合部が空乏層でピンチオフす
るので、高耐圧のＭＯＳＦＥＴダイオードを実現でき
る。 【０１０１】本実施例のＭＯＳＦＥＴダイオードでは、
寄生ｐｎ接合ダイオードが動作することがなくなり、し
かも高速動作が可能となるため、損失を低減できる。 【０１０２】なお、本実施例の素子も必ずしも実施例４
の実装方法をとる必要はない。 【０１０３】実施例７ 本実施例においては、特に高速繰り返しスイッチングに
用いられるバイポーラ型のスイッチング素子について説
明する。 【０１０４】高速用バイポーラトランジスタとしては、
ストライプ状エミッタ構造のものが知られている。しか
し、深い飽和の高速スイッチングはベース駆動回路の損
失面で不利である。 【０１０５】また、スイッチングスピードを改善したも
のとして、図５２に示すように、バイポーラトランジス
タ９１のベース端子に、抵抗９２およびスピードアップ
コンデンサ９３を設けたものが知られている。しかし、
スピードアップコンデンサ９３のように外付部品を利用
することは、スペース、コストの両面で問題がある。 【０１０６】本実施例においては、バイポーラトランジ
スタとともに、スピードアップコンデンサおよびベース
抵抗を集積化して作り込むことにより、ベース駆動回路
の負担を軽くし、高速スイッチングを可能とする。 【０１０７】本実施例のバイポーラ型スイッチング素子
を図５３を参照して説明する。図５３において、コレク
タ領域１０１の表面にはベース領域１０２が形成され、
その一部に他のベース領域１０２よりも不純物濃度の低
いキャリア蓄積領域１０３が形成されている。ベース領
域１０２の表面にはエミッタ領域１０４が形成されてい
る。また、キャリア蓄積領域１０３の上方の表面には薄
い酸化膜１０６、その他の領域上には厚い酸化膜１０５
が形成されている。さらに、これらの酸化膜の一部がエ
ッチングされてコンタクトホールが開孔され、ベース電
極１０７およびエミッタ電極１０８が形成されている。 【０１０８】図５３では、薄い酸化膜１０６をはさんだ
ベース電極１０７およびキャリア蓄積領域１０３によっ
て形成されるコンデンサが、図５２におけるスピードア
ップコンデンサ９３と等価である。また、キャリア蓄積
領域１０３は、図５２におけるベース抵抗９３と同等に
作用する。 【０１０９】このように本実施例ではバイポーラトラン
ジスタとともにその高速駆動に有効なスピードアップコ
ンデンサおよびベース抵抗を集積化して作り込んでいる
ので、外付部品のために通常のＩＣで用いられるような
アイソレーション領域で分離された独立な領域を必要と
しない。したがって、コンパクトで、ベース駆動回路の
負担が軽く、高速スイッチングが可能なスイッチング・
トランジスタを実現できる。 【０１１０】実施例８ 本実施例では、平面型磁気素子を構成要素とする電源を
平面表示パネルに内蔵させた応用例について説明する。 【０１１１】図５４に液晶表示パネルの概略構成図を示
す。２枚のガラス基板２０１，２０２の間に液晶２０３
が充填される。この液晶２０３に電圧を印加するため
に、それぞれの基板には、液晶パネル全面を覆う透明電
極２０４と、画素毎に異なる電圧を印加するための画素
電極２０５とが設けられている。また、画素毎に映像信
号電圧を印加させるための薄膜トランジスタ２０６が設
けられている。薄膜トランジスタ２０６はアモルファス
シリコン、ポリシリコンなどで形成された電界効果型ト
ランジスタであり、ソース側が画素電極２０５に、ドレ
イン側が垂直駆動線である信号線電極に、ゲートが水平
駆動線である走査線電極にそれぞれ接続されている。ま
た、各画素の液晶セルに印加する電圧を保持するために
信号蓄積キャパシタ２０７が設けられている。 【０１１２】図５５に液晶表示パネルの駆動原理を説明
する回路図を示す。各画素の液晶セルには液晶２１１が
充填されており、液晶セルの印加電圧を保持するため
に、画素電極部の静電容量を補う信号蓄積キャパシタ２
１２が設けられている。これらの液晶充填部に接する図
示しない画素電極を介して、薄膜トランジスタ２１３の
ソースが接続されている。ドレイン側は信号電極（Ｙ電
極）２１５に接続され信号電極駆動回路２１８で駆動さ
れる。ゲート側は走査電極（Ｘ電極）２１４に接続され
走査電極駆動回路２１７で駆動される。 【０１１３】走査電極駆動回路２１７は１水平走査期間
毎に、順次選択される走査電極に２６Ｖ程度のパルス状
の高電圧を印加する。図５５では走査電極Ｘ₂ にパルス
が印加されている。この走査電極駆動回路２１７は同期
信号を所定のパルス幅、パルス位相に変換する同期信号
変換回路２１６からの出力パルスに同期して駆動されて
いる。走査電極２１４には薄膜トランジスタ２１３のゲ
ートが接続され、薄膜トランジスタ２１３をオン・オフ
動作させるために２６Ｖの高い電圧を印加する必要があ
る。これはアモルファスシリコンからなる薄膜トランジ
スタ２１３の電圧電流変換効率ｇ_m が低いからである。 【０１１４】信号電極駆動回路２１８は、１本の線で時
系列に送られてくる映像信号を１水平走査分蓄積し１列
に並べ換える直・並列変換回路と信号電極を駆動する出
力バッファから構成されている。この信号電極駆動回路
２１８もまた同期信号変換回路２１６からの出力パルス
に同期して駆動されている。信号電極駆動回路２１８は
１０Ｖ_PP以上に増幅された映像信号で信号電極を駆動す
るために、電源電圧として１５Ｖが必要である。さらに
走査電極駆動回路２１７と信号電極駆動回路２１８のロ
ジック回路部には５Ｖ動作回路を用いているため５Ｖ電
源も必要である。 【０１１５】前述した駆動回路は液晶表示パネルに実装
される。しかし、これらの駆動回路に電圧を供給する電
源は、外部に設けられている。すなわち、従来の液晶表
示パネルには、駆動回路に電圧を供給するために５Ｖ，
１５Ｖ，２６Ｖの３電源を外部に設ける必要があり、液
晶表示パネルを搭載する平面テレビやパソコンに内蔵す
る電源回路が大きく複雑になり、さらにコストが増加す
るなどの問題点があった。同様な問題は、プラズマ表示
パネル、ＥＬ表示パネルなどの平面表示パネルでも生じ
る。 【０１１６】本実施例では、平面表示パネルに高圧電源
発生回路を内蔵し、供給電源電圧の種類を削減して電源
部を簡略化する。より具体的には、平面表示パネルの周
辺に、平面型磁気素子を用いたＤＣ−ＤＣコンバータか
らなる水平及び垂直方向の画素電極駆動回路を実装す
る。 【０１１７】以下、本実施例を図面を参照してさらに詳
細に説明する。図５６は本実施例における電源内装液晶
表示パネルの実装状態を示す構成図である。走査電極駆
動回路２５２は液晶表示パネル２５１の左右に実装され
る。走査電極駆動ＬＳＩは４チップ構成であり、それぞ
れ１２０ピンの出力ピンを有し、全部で４８０本の走査
電極を駆動している。信号電極駆動回路２５３は液晶表
示パネル２５１の上下に実装される。信号電極駆動ＬＳ
Ｉは６チップ構成であり、それぞれ１２０ピンの出力ピ
ンを有し、全部で７２０本の信号電極を駆動している。
このように左右上下から駆動するのは、駆動回路からの
駆動電極を走査線１本毎に櫛形に交互に配置して、駆動
電極端子のピッチを広くするためである。 【０１１８】これらの駆動回路は、単結晶シリコンのＬ
ＳＩで構成されており、ＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌ
ａｓｓ）実装またはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄＢｏｎｄｉｎｇ）実装により実装される。なお、ガ
ラス基板上に直接、ポリシリコンからなる駆動回路を作
り込んでもよい。 【０１１９】このように液晶表示パネル２５１の４辺に
沿って駆動回路が配置され、液晶表示パネル２５１の４
隅のスペースに走査電極駆動回路で用いる２６Ｖ電源２
５４と、信号電極駆動回路で用いる１５Ｖ電源２５７が
実装される。これらの電源は、平面インダクタ２５５，
２５８を用いたＤＣ−ＤＣコンバータであり、いずれも
入力電圧５Ｖで動作する。また、それぞれ２６Ｖ電源２
５４と１５Ｖ電源２５７の近傍には、制御回路２５６，
２５９が実装される。 【０１２０】図５７に昇圧型ＤＣ−ＤＣコンバータの回
路図の一例を示す。フライバックコイルとして動作する
平面インダクタ２６１、電流をオン、オフさせるスイッ
チングトランジスタ２６２、整流ダイオード２６３、及
び平滑コンデンサ２６４から構成される。端子ａには入
力電圧５Ｖが印加されて、端子ｂには図５６の制御回路
２５６または２５９から矩形波状の制御パルスが入力さ
れる。まず、制御パルスによりスイッチングトランジス
タ２６２がオンすると、平面インダクタ２６１に電流が
流れ電磁エネルギーが蓄えられる。次に、スイッチング
トランジスタ２６２がオフになると、平面インダクタ２
６１に流れていた電流が遮断されるため、平面インダク
タ２６１の両端にパルス状の高電圧が発生する。このパ
ルス状の高電圧を整流ダイオード２６３と平滑コンデン
サ２６４で平滑し、入力電圧よりも高い１５Ｖや２６Ｖ
の電圧を得ることができる。 【０１２１】図５８に、図５７のＤＣ−ＤＣコンバータ
の部品配置を示す。平面インダクタ２６１のほか、トラ
ンジスタ２６２、ダイオード２６３、コンデンサ２６４
として平面チップ部品を用い、約７ｍｍ角の大きさで実
装することができる。 【０１２２】図５９（ａ）に本実施例で用いられた平面
インダクタの平面図、図５９（ｂ）に断面図を示す。長
方形のスパイラルコイル２７１，２７２はアルミニウム
または銅からなる厚膜導体で形成されており、互いに逆
方向に巻かれ近接して設けられている。端子２７３から
始まるコイル２７１は左巻きに巻かれ、そのまま連続し
て右巻きに巻かれたコイル２７２に接続され、端子２７
４で終わる。スパイラルコイル２７１，２７２の上下
は、絶縁層を介して一軸磁気異方性（図５９（ａ）中に
容易軸を矢印で表示している）が導入された軟磁性層２
７５，２７６で挟まれている。コイル２７１およびコイ
ル２７２による磁束は図５９（ｂ）の矢印の方向に発生
し同相で影響し合うため、相互インダクタンスの効果に
よりコイルの大きさに比して大きなインダクタンスが得
られる。一軸磁気異方性が導入された軟磁性層を用い、
磁化困難軸方向に磁束を発生させると高周波うず電流損
を小さくすることができる。このような構造の平面イン
ダクタは１００μｍ程度の厚さに形成することができ
る。平面インダクタとして図５に示したものを用いても
よいことはもちろんである。 【０１２３】なお、本実施例の構成は、液晶表示パネル
に限らず、例えば放電駆動に２００Ｖ〜３００Ｖの高電
圧を必要とするプラズマ表示パネル、蛍光体を電界で直
接励起するために画素の駆動に１００Ｖ〜２００Ｖの高
電圧を必要とするＥＬ表示パネルにも適用することがで
きる。そして、平面表示パネルに電源を内蔵することに
よって、供給電源電圧の種類を削減できる。さらに、平
面表示パネルを用いた小型テレビやパソコン等の電源部
を簡略化し、より小型の平面テレビやパソコンを提供す
ることができる。 【０１２４】実施例９ 本実施例では、平面型磁気素子を構成要素とする電源
を、ビデオカメラや電子スチルカメラで用いる固体撮像
素子に内蔵させた応用例について説明する。 【０１２５】図６０にＣＣＤ型撮像素子を用いた固体撮
像装置の概略構成図を示す。撮像レンズ３０１から入射
した光はＣＣＤ型撮像素子３０２の撮像面に結像され
る。ＣＣＤ型撮像素子３０２は水平駆動回路３０３、垂
直駆動回路３０４、電子シャッタ駆動回路３０５などか
ら所定の電圧、周期のパルスで駆動され、光電変換され
た電荷を電気信号として出力する。ＣＣＤ型撮像素子３
０２の出力信号は信号処理回路３０７を経て、映像出力
信号になる。 【０１２６】各駆動回路は外部のＤＣ−ＤＣコンバータ
３０６から供給される−７Ｖ，５Ｖ，１５Ｖ，２５Ｖの
４つの電源電圧により駆動される。すなわち、フォトダ
イオードから垂直転送ＣＣＤへ読み出すフィールドシフ
ト時に、垂直転送ＣＣＤには０Ｖ〜１５Ｖのフィールド
シフトパルスが印加される。垂直転送ＣＣＤ内での電荷
転送時には−７Ｖ〜０Ｖの垂直転送パルスが印加され
る。したがって、垂直転送ＣＣＤのパルス駆動には−７
Ｖ〜１５Ｖの電圧が必要となる。また、電子シャッタモ
ード時にはフォトダイオードから基板下部に蓄積電荷を
掃き出すために、２５Ｖの高圧パルスが印加される。ま
た、水平転送ＣＣＤ内での転送は０〜５Ｖの電圧でパル
ス駆動される。さらに、電荷読み出し部の出力トランジ
スタのドレインと、電荷を１画素毎にリセットするリセ
ットトランジスタのドレインには１５Ｖの直流電圧が供
給され、リセットトランジスタのゲートには５Ｖ_PPのリ
セットパルスが印加される。 【０１２７】このようにＣＣＤ型撮像素子を用いるビデ
オカメラや電子スチルカメラでは、多種類の電圧の電源
やパルスを撮像素子の外部から供給する必要があり、撮
像装置の電源部の小型化が困難であった。 【０１２８】本実施例では、ＣＣＤ型撮像素子を用いる
ビデオカメラや電子スチルカメラ等撮像装置の昇圧回路
をＣＣＤ撮像素子に内蔵し、供給電源電圧の種類を削減
することにより、撮像装置の電源部を簡略化する。 【０１２９】以下、本実施例を図面を参照してより詳細
に説明する。 【０１３０】図６１に、本実施例における電源内蔵ＣＣ
Ｄ型撮像素子の概略構成図を示す。入射光はフォトダイ
オード３１１で電子に光電変換され、電荷は垂直転送Ｃ
ＣＤ３１２に読み出される。このとき０Ｖ〜１５Ｖのフ
ィールドシフトパルスが印加される。電荷は垂直転送Ｃ
ＣＤ３１２内で転送される。このとき−７Ｖ〜０Ｖの垂
直転送パルスが印加される。次いで電荷は水平転送ＣＣ
Ｄ３１４内で転送される。このとき０〜５Ｖの水平転送
パルスが印加される。さらに、電荷読み出し部の出力ト
ランジスタにより、出力が得られる。電荷は、リセット
トランジスタ３１７により１画素毎にリセットされる。
これらの動作では１５Ｖの直流電圧が印加される。ま
た、電子シャッタモード時にはフォトダイオード３１１
から基板下部３１３へ蓄積電荷が掃き出される。このと
き２５Ｖの高圧パルスが印加される。 【０１３１】本実施例の電源内蔵ＣＣＤ型撮像素子３３
０では、前述した各部材が設けられていないスペース
に、入力電圧５Ｖで動作しそれぞれ１５Ｖ，−７Ｖ，２
５Ｖの電圧を発生するＤＣ−ＤＣコンバータ３２１，３
２４，３２７が内蔵されている。これらのＤＣ−ＤＣコ
ンバータはいずれも、平面インダクタ３２２，３２５，
３２８および制御回路３２３，３２６，３２９を有し、
各出力電圧に対応できるようになっている。 【０１３２】昇圧型ＤＣ−ＤＣコンバータとしては例え
ば図５７に示したものが用いられる。なお、図示しない
−７Ｖ用の昇圧回路では整流ダイオード２６３の極性を
逆に接続し、平面インダクタ２６１とスイッチングトラ
ンジスタ２６２の位置を入れ換えている。平面インダク
タとしては、例えば図５９または図５に示すものが用い
られる。 【０１３３】なお、本実施例の固体撮像素子はＣＣＤ型
撮像素子には限らない。例えば、ＭＯＳ型撮像素子など
でも５Ｖ以外の高い電圧を内部で必要とする固体撮像素
子では、本実施例の構成を適用できる。 【０１３４】以上のように、本実施例では平面インダク
タを有する電源を内蔵することにより、ＣＣＤ型固体撮
像素子の単一電源動作を可能にし、ビデオカメラや電子
スチルカメラの電源部を簡略化できる。したがって、固
体撮像素子を用いたビデオカメラや電子スチルカメラを
より小型にでき、コスト低減にも大きく寄与する。 【０１３５】 【発明の効果】以上詳述したように本発明によれば、低
損失で過電流を検出できる、小型・薄型の電源用磁気素
子を含み、過電流検出手段に起因する損失の少ないＤＣ
−ＤＣコンバータを提供できる。

【図面の簡単な説明】 【図１】一般的な平面インダクタを示す斜視図。 【図２】一般的な降圧チョッパ型ＤＣ−ＤＣコンバータ
の回路図。 【図３】電流検出抵抗器を用いた過電流検出手段を示す
回路図。 【図４】電流変成器およびＦＥＴを用いた過電流検出手
段を示す回路図。 【図５】（ａ）実施例１における過電流検出手段として
サーチコイルを設けた平面インダクタの断面図、（ｂ）
はその等価回路図。 【図６】（ａ）は実施例１における過電流検出手段とし
てサーチコイルを設けた平面トランスの断面図、（ｂ）
はその等価回路図。 【図７】（ａ）は負荷電流が小さい場合の磁束分布、
（ｂ）は負荷電流が大きい場合の磁束分布をそれぞれ示
す説明図。 【図８】図５の平面インダクタの軟磁性層の動作点とサ
ーチコイルの誘導起電力との関係を示す磁化曲線図。 【図９】図５の平面インダクタを有する降圧チョッパ型
ＤＣ−ＤＣコンバータの回路図。 【図１０】図５の平面インダクタを有する昇圧チョッパ
型ＤＣ−ＤＣコンバータの回路図。 【図１１】図５の平面インダクタを有するフライバック
型ＤＣ−ＤＣコンバータの回路図。 【図１２】図６の平面トランスを有するフライバック型
ＤＣ−ＤＣコンバータの回路図。 【図１３】過電流検出回路の一例を示す回路図。 【図１４】平面インダクタおよびサーチコイルを有する
モノリシック型超小型電源を簡略化して示す断面図。 【図１５】平面インダクタおよびサーチコイルを有する
モノリシック型超小型電源の断面図。 【図１６】実施例２における過電流検出手段としてホー
ル素子を設けた平面インダクタの斜視図。 【図１７】図１６の平面インダクタの断面図。 【図１８】図１６の平面インダクタの等価回路図。 【図１９】ホール素子における外部磁場Ｂ、電流Ｉおよ
びホール起電力Ｖｈの関係を示す説明図。 【図２０】図１６の平面インダクタを有する降圧チョッ
パ型ＤＣ−ＤＣコンバータの回路図。 【図２１】一般的な降圧チョッパ型ＤＣ−ＤＣコンバー
タの回路図。 【図２２】実施例３における平面インダクタを構成する
軟磁性層の動作点を示す磁化曲線図。 【図２３】一般的なフライバック型ＤＣ−ＤＣコンバー
タの回路図。 【図２４】実施例３における平面インダクタの分解斜視
図。 【図２５】（ａ）は図２４の平面インダクタの断面図、
（ｂ）は同平面インダクタを構成する平面コイルおよび
補助平面コイルにより発生する直流磁界を示す説明図。 【図２６】実施例３における他の平面インダクタの分解
斜視図。 【図２７】（ａ）は図２５の平面インダクタの断面図、
（ｂ）は同平面インダクタを構成する平面コイルおよび
補助平面コイルにより発生する直流磁界を示す説明図。 【図２８】実施例３および従来の平面インダクタの直流
重畳特性を示す特性図。 【図２９】実施例３における平面トランスの断面図。 【図３０】実施例３における平面インダクタを適用した
降圧チョッパ型ＤＣ−ＤＣコンバータの回路図。 【図３１】実施例３における平面インダクタを適用した
フライバック型ＤＣ−ＤＣコンバータの回路図。 【図３２】実施例４におけるハイブリッドＩＣ型ＤＣ−
ＤＣコンバータの斜視図。 【図３３】図３２のハイブリッドＩＣ型ＤＣ−ＤＣコン
バータの断面図。 【図３４】図３２のハイブリッドＩＣ型ＤＣ−ＤＣコン
バータを構成する平面インダクタの分解斜視図。 【図３５】図３２のハイブリッドＩＣ型ＤＣ−ＤＣコン
バータの高熱伝導性絶縁基板の凹部に埋設される各部材
の分解斜視図。 【図３６】図３２のハイブリッドＩＣ型ＤＣ−ＤＣコン
バータの高熱伝導性基板の表面における実装工程以降の
工程を示す斜視図。 【図３７】図３２のハイブリッドＩＣ型ＤＣ−ＤＣコン
バータを構成する高熱伝導性絶縁基板の凹部を示す斜視
図。 【図３８】図３２のハイブリッドＩＣ型ＤＣ−ＤＣコン
バータを構成する平面インダクタと積層セラミックコン
デンサとの接続状態を示す断面図。 【図３９】図３２のハイブリッドＩＣ型ＤＣ−ＤＣコン
バータの回路図。 【図４０】一般的なＤＣ−ＤＣコンバータの一例を示す
回路図。 【図４１】図４０のＤＣ−ＤＣコンバータのスイッチン
グ素子のゲート電圧とオン電流との関係を示す特性図。 【図４２】図４０のＤＣ−ＤＣコンバータのＭＯＳＦＥ
Ｔダイオードのオン電圧と電流との関係を示す特性図。 【図４３】実施例５における方法を説明する図であり、
（ａ）はスイッチング素子の電流波形図、（ｂ）はＭＯ
ＳＦＥＴダイオードの電流波形図。 【図４４】実施例５における方法を説明する、スイッチ
ング素子の通電パルス幅と電流の関係を示す特性図。 【図４５】一般的なＭＯＳＦＥＴダイオードの断面図。 【図４６】実施例６におけるＭＯＳＦＥＴダイオードに
ついて、（ａ）は平面図、（ｂ）はＢ−Ｂ’線に沿う断
面図。 【図４７】実施例６における別のＭＯＳＦＥＴダイオー
ドについて、（ａ）は平面図、（ｂ）はＢ−Ｂ’線に沿
う断面図、（ｃ）はＣ−Ｃ’線に沿う断面図。 【図４８】実施例６における別のＭＯＳＦＥＴダイオー
ドについて、（ａ）は平面図、（ｂ）はＢ−Ｂ’線に沿
う断面図、（ｃ）はＣ−Ｃ’線に沿う断面図。 【図４９】実施例６における別のＭＯＳＦＥＴダイオー
ドについて、（ａ）は平面図、（ｂ）はＢ−Ｂ’線に沿
う断面図、（ｃ）はＣ−Ｃ’線に沿う断面図。 【図５０】実施例６における別のＭＯＳＦＥＴダイオー
ドについて、（ａ）は平面図、（ｂ）はＢ−Ｂ’線に沿
う断面図、（ｃ）はＣ−Ｃ’線に沿う断面図。 【図５１】実施例６における別のＭＯＳＦＥＴダイオー
ドについて、（ａ）は平面図、（ｂ）はＢ−Ｂ’線に沿
う断面図、（ｃ）はＣ−Ｃ’線に沿う断面図。 【図５２】バイポーラ型スイッチング素子の回路図。 【図５３】実施例７におけるバイポーラ型スイッチング
素子の断面図。 【図５４】液晶表示パネルの概略構成図。 【図５５】液晶表示パネルの駆動原理を説明する回路
図。 【図５６】実施例８における電源内蔵液晶表示パネルの
実装状態を示す構成図。 【図５７】実施例８における電源内蔵液晶表示パネルに
用いられる昇圧型ＤＣ−ＤＣコンバータの回路図。 【図５８】実施例８における電源内蔵液晶表示パネルの
電源部の平面図。 【図５９】（ａ）は実施例８における電源内蔵液晶表示
パネルに用いられた平面インダクタの平面図、（ｂ）は
断面図。 【図６０】固体撮像装置の概略構成図。 【図６１】実施例９における電源内蔵ＣＣＤ型撮像素子
の概略構成図。 【符号の説明】 １…平面コイル、２…絶縁層、３…軟磁性層、４…平面
インダクタ、５…平面コイル、６…平面トランス、１１
…絶縁基板、１２，１３，１４，１５…導体パターン、
２１…積層セラミックコンデンサ、２２…絶縁層、２３
…磁気シールド層、３１…多層配線層、３２…ＰＷＭ制
御用ＩＣ、３３，３４…外付部品、３５…パワーＭＯＳ
ＦＥＴ、３６…還流ダイオード、３７…接地電極、３８
…外部電極、３９…ボンディングワイヤ、４１…補助平
面コイル、４２…絶縁層、４３…軟磁性層、４５…平面
インダクタ、４６…平面トランス、５１…ホール素子、
５２…サーチコイル、６１…主電源、６２…スイッチン
グ素子、６３…インダクタ、６４…ＭＯＳＦＥＴダイオ
ード、６５…出力コンデンサ、６６…電圧モニター回
路、６７…制御回路、６８…スイッチング素子の駆動回
路、６９…同期整流ＭＯＳＦＥＴダイオードの駆動回
路、７１…Ｎ型半導体基板、７２…Ｐ型ベース層、７
２’…Ｐ型ウェル層、７３…Ｎ型ソース層、７４…Ｎ型
ドレイン層、７５…ゲート電極、７６…ソース電極、７
７…ドレイン電極、７８…ショットキ接合、７９…Ｎ型
コンタクト層、８０…他の基板、８１…絶縁層、９１…
バイポーラトランジスタ、９２…抵抗、９３…スピード
アップコンデンサ、１０１…コレクタ領域、１０２…ベ
ース領域、１０３…キャリア蓄積領域、１０４…エミッ
タ領域、１０５…酸化膜、１０６…薄い酸化膜、１０７
…ベース電極、１０８…エミッタ電極、２０１，２０２
…ガラス基板、２０３…液晶、２０４…透明電極、２０
５…画素電極、２０６…薄膜トランジスタ、２０７…信
号蓄積キャパシタ、２１１…液晶、２１２…信号蓄積キ
ャパシタ、２１３…薄膜トランジスタ、２１４…走査電
極、２１５…信号電極、２１６…同期信号変換器、２１
７…走査電極駆動回路、２１８…信号電極駆動回路、２
５１…液晶表示パネル、２５２…走査電極駆動回路、２
５３…信号電極駆動回路、２５４…２６Ｖ電源、２５７
…１５Ｖ電源、２５５，２５８…平面インダクタ、２５
６，２５９…制御回路、２６１…平面インダクタ、２６
２…スイッチングトランジスタ、２６３…整流ダイオー
ド、２６４…平滑コンデンサ、２７１，２７２…スパイ
ラルコイル、２７３，２７４…端子、２７５，２７６…
軟磁性層、３０１…撮像レンズ、３０２…ＣＣＤ型撮像
素子、３０３…水平駆動回路、３０４…垂直駆動回路、
３０５…電子シャッタ駆動回路、３０６…ＤＣ−ＤＣコ
ンバータ、３０７…信号処理回路、３１１…フォトダイ
オード、３１２…垂直転送ＣＣＤ、３１３…基板下部、
３１４…水平転送ＣＣＤ、３１７…リセットトランジス
タ、３２１，３２４，３２７…ＤＣ−ＤＣコンバータ、
３２２，３２５，３２８…平面インダクタ、３２３，３
２６，３２９…制御回路、３３０…ＣＣＤ型固体撮像素
子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井関 裕二 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 溝口 徹彦 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 井手 祐二 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 長谷川 迪雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 山口 好広 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 岩本 恭典 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (56)参考文献 特開 平５−62845（ＪＰ，Ａ) 特開 平４−137510（ＪＰ，Ａ) 特開 平４−363006（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28 H01F 30/00 H02M 3/155

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 入力信号から矩形波を生成するスイッチ
   ング手段と、前記スイッチング手段により発生する矩形
   波のパルス幅を変調する手段と、互いに絶縁された一次
   平面コイルおよび二次平面コイル、これらの両面に形成
   された二層の絶縁層、ならびに二層の絶縁層の外側にそ
   れぞれ形成された二層の軟磁性層を有し、前記スイッチ
   ング手段のオン時に一次平面コイルに電磁エネルギーを
   蓄積し、オフ時に蓄積された電磁エネルギーを二次平面
   コイルを通して放出する平面トランスと、前記スイッチ
   ング手段により生成する矩形波を平滑化するコンデンサ
   と、整流素子と、前記平面トランスを構成する前記二層
   の軟磁性層の一方または両方の外側に設けられた、前記
   平面コイルを流れる過電流を検出するための平面サーチ
   コイルとを具備したことを特徴とするＤＣ−ＤＣコンバ
   ータ。