JPH0831785B2 - ディジタル位相比較器 - Google Patents
ディジタル位相比較器Info
- Publication number
- JPH0831785B2 JPH0831785B2 JP61284762A JP28476286A JPH0831785B2 JP H0831785 B2 JPH0831785 B2 JP H0831785B2 JP 61284762 A JP61284762 A JP 61284762A JP 28476286 A JP28476286 A JP 28476286A JP H0831785 B2 JPH0831785 B2 JP H0831785B2
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- JP
- Japan
- Prior art keywords
- signal
- input
- flip
- internal
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル位相比較器に関し、特に入力ゲー
ト回路,RSフリップフロップ回路及び出力ゲート回路を
それぞれ２つづつと、４入力ゲート回路とを有するディ
ジタル位相比較器に関する。
ト回路,RSフリップフロップ回路及び出力ゲート回路を
それぞれ２つづつと、４入力ゲート回路とを有するディ
ジタル位相比較器に関する。
近年、集積回路の発展に伴い、周波数シンセサイザの
分野においてもディジタルPLL（位相同期ループ）回路
の集積化が進み、さらに多くのディジタル回路をとりこ
んだ多機能かつ大規模なものが出現しつつある。
分野においてもディジタルPLL（位相同期ループ）回路
の集積化が進み、さらに多くのディジタル回路をとりこ
んだ多機能かつ大規模なものが出現しつつある。
こうした集積回路化が進むうえでテスタビリティの良
さは重要な一要素となっている。ディジタル位相比較器
においては、多数の組合せの状態遷移が考えられ、テス
トを行なうときには多数のテストパターンが必要とな
る。
さは重要な一要素となっている。ディジタル位相比較器
においては、多数の組合せの状態遷移が考えられ、テス
トを行なうときには多数のテストパターンが必要とな
る。
第４図は従来のディジタル位相比較器の一例とその周
辺回路を含む回路図である。
辺回路を含む回路図である。
このディジタル位相比較器10は、第１及び第２の入力
ゲート回路１e,1fと、第１及び第２のRSフリップフロッ
プ２c,2dと、第１及び第２の出力ゲート回路３a,3bと、
４入力ゲート回路４とを含んで構成され、信号入力端子
Ｔ1と基準信号入力端子Ｔ2とから入力された信号R,Vの
位相が比較され、これら信号の位相差の信号U,Dが第１
及び第２の出力信号端子Ｔ3,T4に出力される。信号R,基
準信号Ｖはそれぞれ分周器5,6を介して入力されること
があり、またこの場合、信号入力端子Ｔ1及び基準信号
入力端子Ｔ2を外部端子としてもたない場合もある。
ゲート回路１e,1fと、第１及び第２のRSフリップフロッ
プ２c,2dと、第１及び第２の出力ゲート回路３a,3bと、
４入力ゲート回路４とを含んで構成され、信号入力端子
Ｔ1と基準信号入力端子Ｔ2とから入力された信号R,Vの
位相が比較され、これら信号の位相差の信号U,Dが第１
及び第２の出力信号端子Ｔ3,T4に出力される。信号R,基
準信号Ｖはそれぞれ分周器5,6を介して入力されること
があり、またこの場合、信号入力端子Ｔ1及び基準信号
入力端子Ｔ2を外部端子としてもたない場合もある。
次に、このディジタル位相比較器10の回路接続につい
て説明する。
て説明する。
第１の入力ゲート回路１eは、２入力NAND回路で構成
され、第１の入力端には信号入力端子Ｔ1が、第２の入
力端には第１の出力信号端子Ｔ3が接続されている。
され、第１の入力端には信号入力端子Ｔ1が、第２の入
力端には第１の出力信号端子Ｔ3が接続されている。
第２の入力ゲート回路１fは、同様に２入力NAND回路
で構成され、第１の入力端には基準信号入力端子Ｔ
2が、第２の入力端には第２の出力信号端子Ｔ4が接続さ
れている。
で構成され、第１の入力端には基準信号入力端子Ｔ
2が、第２の入力端には第２の出力信号端子Ｔ4が接続さ
れている。
第１のRSフリップフロップ２cは、セット入力端に第
１の入力ゲート回路１eの出力端が、リセット入力端に
４入力ゲート回路４の出力端が接続されている。
１の入力ゲート回路１eの出力端が、リセット入力端に
４入力ゲート回路４の出力端が接続されている。
第２のRSフリップフロップ２dは、セット入力端に第
２の入力ゲート回路１fの出力端が、リセット入力端に
４入力ゲート回路４の出力端が接続されている。
２の入力ゲート回路１fの出力端が、リセット入力端に
４入力ゲート回路４の出力端が接続されている。
第１の出力ゲート回路３aは３入力NAND回路で構成さ
れ、第１の入力端に第１の入力ゲート回路１eの出力端
が、第２の入力端に第１のRSフリップフロップ２cの出
力端が、第３の入力端には４入力ゲート回路４の出力端
が接続され、出力端には第１の出力信号端子Ｔ3が接続
されている。
れ、第１の入力端に第１の入力ゲート回路１eの出力端
が、第２の入力端に第１のRSフリップフロップ２cの出
力端が、第３の入力端には４入力ゲート回路４の出力端
が接続され、出力端には第１の出力信号端子Ｔ3が接続
されている。
第２の出力ゲート回路３bは同様に３入力NAND回路で
構成され、第１の入力端には第２の入力ゲート回路１f
の出力端が、第２の入力端には第２のRSフリップフロッ
プ２dの出力端が、第３の入力端には４入力ゲート回路
４の出力端が接続され、出力端には第２の出力信号端子
Ｔ4が接続されている。
構成され、第１の入力端には第２の入力ゲート回路１f
の出力端が、第２の入力端には第２のRSフリップフロッ
プ２dの出力端が、第３の入力端には４入力ゲート回路
４の出力端が接続され、出力端には第２の出力信号端子
Ｔ4が接続されている。
４入力ゲート回路４は４入力NAND回路で構成され、第
１及び第２の入力端にはそれぞれ第１及び第２の入力ゲ
ート回路１e,1fの出力端が、第３及び第４の入力端には
それぞれ第１及び第２のRSフリップフロップ２c,2dの出
力端が接続されている。
１及び第２の入力端にはそれぞれ第１及び第２の入力ゲ
ート回路１e,1fの出力端が、第３及び第４の入力端には
それぞれ第１及び第２のRSフリップフロップ２c,2dの出
力端が接続されている。
上述した従来のディジタル位相比較器は、２つのRSフ
リップフロップ２c,2dを有する構成となっているので、
入力信号R,Vの状態によっては内部回路の状態が不定と
なってテストができなくなり、この状態からぬけ出すた
めには多数のテストパターンをもつ信号が必要となると
いう欠点があった。
リップフロップ２c,2dを有する構成となっているので、
入力信号R,Vの状態によっては内部回路の状態が不定と
なってテストができなくなり、この状態からぬけ出すた
めには多数のテストパターンをもつ信号が必要となると
いう欠点があった。
また、入力信号R,Vを分周器5,6を介して入力し、これ
ら入力信号の端子Ｔ1,T2を外部端子としてとり出さない
場合には、これら分周器5,6の入力端子Ｔ9,T10から入力
する必要があり、テストパターンは膨大かつ複雑になる
という欠点があった。
ら入力信号の端子Ｔ1,T2を外部端子としてとり出さない
場合には、これら分周器5,6の入力端子Ｔ9,T10から入力
する必要があり、テストパターンは膨大かつ複雑になる
という欠点があった。
本発明の目的は、内部回路の状態を制御することがで
き、テスト時間を短縮することができるディジタル位相
比較器を提供することにある。
き、テスト時間を短縮することができるディジタル位相
比較器を提供することにある。
本発明のディジタル位相比較器は、信号入力端子に入
力される入力信号および第１の出力信号を受けて第１の
内部信号を出力する第１のゲート回路と、基準信号入力
端子に入力される基準信号および第２の出力信号を受け
て第２の内部信号を出力する第２のゲート回路と、第３
の内部信号を出力する第１のフリップフロップであって
第１の内部信号によって第１の状態に設定され第５の内
部信号によって第２の状態に設定される第１のフリップ
フロップと、第４の内部信号を出力する第２のフリップ
フロップであって第２の内部信号によって第１の状態に
設定され第５の内部信号によって第２の状態に設定され
る第２のフリップフロップと、第１乃至第４の内部信号
に応じて第５の内部信号を発生する第３のゲート回路
と、第１、第３および第５の内部信号に応じて第１の出
力信号を発生する第４のゲート回路と、第２、第４およ
び第５の内部信号に応じて第２の出力信号を発生する第
５のゲート回路と、第１のゲート回路に設けられた第１
の制御手段であって、第１の制御信号を受けて第１の内
部信号を入力信号および第１の出力信号に係わらず所定
値に初期化する第１の制御手段と、第２のゲート回路に
設けられた第２の制御手段であって、第２の制御信号を
受けて第２の内部信号を基準信号および第２の出力信号
に係わらず所定値に初期化する第２の制御手段と、第１
および第２のフリップフロップに共通に設けられた第３
の制御手段であって、第３の制御信号を受けて第１およ
び第２のフリップフロップをそれぞれ第１、第２および
第５の内部信号に係わらず所定の状態に初期化する第３
の制御手段とを有し、第４のゲート回路は、第１のフリ
ップフロップの初期化状態に基づく第３の内部信号に応
答して第１の出力信号を所定値に初期化とし、第５のゲ
ート回路は、第２のフリップフロップの初期化状態に基
づく第４の内部信号に応答して第２の出力信号を所定値
に初期化し、第３のゲート回路は第１および第２のフリ
ップフロップの少なくとも一方の初期化状態に基づく第
３および第４の内部信号の少なくとも一方に応答して第
５の内部信号を所定値に初期化することを特徴とする。
力される入力信号および第１の出力信号を受けて第１の
内部信号を出力する第１のゲート回路と、基準信号入力
端子に入力される基準信号および第２の出力信号を受け
て第２の内部信号を出力する第２のゲート回路と、第３
の内部信号を出力する第１のフリップフロップであって
第１の内部信号によって第１の状態に設定され第５の内
部信号によって第２の状態に設定される第１のフリップ
フロップと、第４の内部信号を出力する第２のフリップ
フロップであって第２の内部信号によって第１の状態に
設定され第５の内部信号によって第２の状態に設定され
る第２のフリップフロップと、第１乃至第４の内部信号
に応じて第５の内部信号を発生する第３のゲート回路
と、第１、第３および第５の内部信号に応じて第１の出
力信号を発生する第４のゲート回路と、第２、第４およ
び第５の内部信号に応じて第２の出力信号を発生する第
５のゲート回路と、第１のゲート回路に設けられた第１
の制御手段であって、第１の制御信号を受けて第１の内
部信号を入力信号および第１の出力信号に係わらず所定
値に初期化する第１の制御手段と、第２のゲート回路に
設けられた第２の制御手段であって、第２の制御信号を
受けて第２の内部信号を基準信号および第２の出力信号
に係わらず所定値に初期化する第２の制御手段と、第１
および第２のフリップフロップに共通に設けられた第３
の制御手段であって、第３の制御信号を受けて第１およ
び第２のフリップフロップをそれぞれ第１、第２および
第５の内部信号に係わらず所定の状態に初期化する第３
の制御手段とを有し、第４のゲート回路は、第１のフリ
ップフロップの初期化状態に基づく第３の内部信号に応
答して第１の出力信号を所定値に初期化とし、第５のゲ
ート回路は、第２のフリップフロップの初期化状態に基
づく第４の内部信号に応答して第２の出力信号を所定値
に初期化し、第３のゲート回路は第１および第２のフリ
ップフロップの少なくとも一方の初期化状態に基づく第
３および第４の内部信号の少なくとも一方に応答して第
５の内部信号を所定値に初期化することを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この第１の実施例が第４図に示された従来のディジタ
ル位相比較器と相違する点は、第１及び第２の入力ゲー
ト回路１a,1bをそれぞれ３入力のNAND回路で構成し、こ
れら３入力のNAND回路の第３の入力端にそれぞれゲート
制御用の第１及び第２の制御用端子Ｔ5,T6を接続し、第
１及び第２のRSフリップフロップ２a,2bをそれぞれプリ
セット入力端付きのRSフリップフロップで構成し、これ
らプリセット入力端に第３の制御用端子Ｔ7を接続し、
これら制御用端子Ｔ5〜Ｔ7にそれぞれ制御信号を印加し
内部状態を制御するようにした点にある。
ル位相比較器と相違する点は、第１及び第２の入力ゲー
ト回路１a,1bをそれぞれ３入力のNAND回路で構成し、こ
れら３入力のNAND回路の第３の入力端にそれぞれゲート
制御用の第１及び第２の制御用端子Ｔ5,T6を接続し、第
１及び第２のRSフリップフロップ２a,2bをそれぞれプリ
セット入力端付きのRSフリップフロップで構成し、これ
らプリセット入力端に第３の制御用端子Ｔ7を接続し、
これら制御用端子Ｔ5〜Ｔ7にそれぞれ制御信号を印加し
内部状態を制御するようにした点にある。
これら制御用端子Ｔ5〜Ｔ7のすべてに低レベルの制御
信号を加えることにより、第１及び第２の入力ゲート回
路１a,1bの出力は高レベルに、第１及び第２のRSフリッ
プフロップ２a,2bの出力は低ベレルに、第１及び第２の
出力ゲート回路３a,3bの出力は高レベルに、４入力ゲー
ト回路４の出力は高レベルになり、このディジタル位相
比較器の内部状態が入力信号R,Vのいかんにかかわらず
一意的に決定される。
信号を加えることにより、第１及び第２の入力ゲート回
路１a,1bの出力は高レベルに、第１及び第２のRSフリッ
プフロップ２a,2bの出力は低ベレルに、第１及び第２の
出力ゲート回路３a,3bの出力は高レベルに、４入力ゲー
ト回路４の出力は高レベルになり、このディジタル位相
比較器の内部状態が入力信号R,Vのいかんにかかわらず
一意的に決定される。
従って、ディジタル位相比較器のリセット状態が設定
でき、容易に不定の内部状態から抜け出すことができ、
テストパターンを単純化かつ短縮することができる。
でき、容易に不定の内部状態から抜け出すことができ、
テストパターンを単純化かつ短縮することができる。
また、入力信号R,Vがそれぞれ分周器を介して入力さ
れる場合には、分周器により分周されるので、分周器の
入力端からテスト信号を入力するとテスト時間が長くな
るが、この実施例では制御用端子Ｔ5〜Ｔ7から内部状態
を制御することができるのでテスト時間が短くすること
ができる。
れる場合には、分周器により分周されるので、分周器の
入力端からテスト信号を入力するとテスト時間が長くな
るが、この実施例では制御用端子Ｔ5〜Ｔ7から内部状態
を制御することができるのでテスト時間が短くすること
ができる。
第２図は本発明の第２の実施例を示す回路図である。
第１の実施例では制御用端子Ｔ5〜Ｔ7をそれぞれ別々
に設けたが、この第２の実施例においては、これら制御
用端子を１つにまとめて共通の制御用端子Ｔ8としたも
のである。
に設けたが、この第２の実施例においては、これら制御
用端子を１つにまとめて共通の制御用端子Ｔ8としたも
のである。
第３図は本発明の第３の実施例を示す回路図である。
この第３の実施例の制御用端子Ｔ5〜Ｔ6は第１の実施
例と同様の接続となっているが、第１及び第２の実施例
の回路構成がNAND回路による構成となっているのに対
し、この第３の実施例ではNOR回路による構成となって
いる。
例と同様の接続となっているが、第１及び第２の実施例
の回路構成がNAND回路による構成となっているのに対
し、この第３の実施例ではNOR回路による構成となって
いる。
なお、第２図及び第３図には、RSフリップフロップ２
a,2bの内部回路も示されている。
a,2bの内部回路も示されている。
以上説明したように本発明は、RSフリップフロップを
プリセット入力端付きRSフリップフロップとし、入力ゲ
ート回路を３入力のゲート回路として制御用端子を設
け、制御信号によって内部状態を制御する構成とするこ
とにより、テストパターンを単純化することができ、か
つテスト時間を短縮することができる効果がある。特に
入力信号を分周器を介して入力する場合には、分周のた
めの長い時間を待つことなくテストが行なえるので効果
が一段と大きくなる。
プリセット入力端付きRSフリップフロップとし、入力ゲ
ート回路を３入力のゲート回路として制御用端子を設
け、制御信号によって内部状態を制御する構成とするこ
とにより、テストパターンを単純化することができ、か
つテスト時間を短縮することができる効果がある。特に
入力信号を分周器を介して入力する場合には、分周のた
めの長い時間を待つことなくテストが行なえるので効果
が一段と大きくなる。
第１図〜第３図はそれぞれ第１〜第３の実施例を示す回
路図、第４図は従来のディジタル位相比較器の一例とそ
の周辺回路を含む回路図である。 １a〜１d……入力ゲート回路、２a〜２d……RSフリップ
フロップ、３a〜３b……出力ゲート回路、４……４入力
ゲート回路、5,6……分周器、Ｔ1……信号入力端子、Ｔ
2……基準信号入力端子、Ｔ3,T4……出力信号端子、Ｔ5
〜Ｔ8……制御用端子。
路図、第４図は従来のディジタル位相比較器の一例とそ
の周辺回路を含む回路図である。 １a〜１d……入力ゲート回路、２a〜２d……RSフリップ
フロップ、３a〜３b……出力ゲート回路、４……４入力
ゲート回路、5,6……分周器、Ｔ1……信号入力端子、Ｔ
2……基準信号入力端子、Ｔ3,T4……出力信号端子、Ｔ5
〜Ｔ8……制御用端子。
Claims (1)
- 【請求項１】信号入力端子に入力される入力信号および
第１の出力信号を受けて第１の内部信号を出力する第１
のゲート回路と、 基準信号入力端子に入力される基準信号および第２の出
力信号を受けて第２の内部信号を出力する第２のゲート
回路と、 第３の内部信号を出力する第１のフリップフロップであ
って前記第１の内部信号によって第１の状態に設定され
第５の内部信号によって第２の状態に設定される第１の
フリップフロップと、 第４の内部信号を出力する第２のフリップフロップであ
って前記第２の内部信号によって第１の状態に設定され
前記第５の内部信号によって第２の状態に設定される第
２のフリップフロップと、 前記第１乃至第４の内部信号に応じて前記第５の内部信
号を発生する第３のゲート回路と、 前記第１、第３および第５の内部信号に応じて前記第１
の出力信号を発生する第４のゲート回路と、 前記第２、第４および第５の内部信号に応じて前記第２
の出力信号を発生する第５のゲート回路と、 前記第１のゲート回路に設けられた第１の制御手段であ
って、第１の制御信号を受けて前記第１の内部信号を前
記入力信号および前記第１の出力信号に係わらず所定値
に初期化する第１の制御手段と、 前記第２のゲート回路に設けられた第２の制御手段であ
って、第２の制御信号を受けて前記第２の内部信号を前
記基準信号および前記第２の出力信号に係わらず所定値
に初期化する第２の制御手段と、 前記第１および第２のフリップフロップに共通に設けら
れた第３の制御手段であって、第３の制御信号を受けて
前記第１および第２のフリップフロップをそれぞれ前記
第１、第２および第５の内部信号に係わらず所定の状態
に初期化する第３の制御手段とを有し、 前記第４のゲート回路は、前記第１のフリップフロップ
の初期化状態に基づく前記第３の内部信号に応答して前
記第１の出力信号を所定値に初期化とし、前記第５のゲ
ート回路は、前記第２のフリップフロップの初期化状態
に基づく前記第４の内部信号に応答して第２の出力信号
を所定値に初期化し、前記第３のゲート回路は前記第１
および第２のフリップフロップの少なくとも一方の初期
化状態に基づく前記第３および第４の内部信号の少なく
とも一方に応答して前記第５の内部信号を所定値に初期
化することを特徴とするディジタル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284762A JPH0831785B2 (ja) | 1986-11-28 | 1986-11-28 | ディジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284762A JPH0831785B2 (ja) | 1986-11-28 | 1986-11-28 | ディジタル位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136816A JPS63136816A (ja) | 1988-06-09 |
| JPH0831785B2 true JPH0831785B2 (ja) | 1996-03-27 |
Family
ID=17682679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284762A Expired - Fee Related JPH0831785B2 (ja) | 1986-11-28 | 1986-11-28 | ディジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831785B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011068025A1 (en) | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Dc converter circuit and power supply circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4716344U (ja) * | 1971-03-22 | 1972-10-25 | ||
| JPS5851693A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 水中送波器 |
-
1986
- 1986-11-28 JP JP61284762A patent/JPH0831785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136816A (ja) | 1988-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |