JPS63234717A - 位相比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、二つのディジタルクロツタ信号の間の位相差
を検出する位相比較回路に関する。

〔概　要〕

本発明は、二つのディジタル信号の位相を比較する手段
において、 二つのＤフリップフロップで回路を構成することにより
、 回路のディジタルＬＳＩ化を実現することができるよう
にしたものである。

〔従来の技術〕

従来の位相比較回路としては、第３図に示す回路があり
、広く用いられている。第４図は、第３図に示す回路の
タイムチャートである。入力端子１０に入力された信号
は、ノット回路５で反転された後に遅延回路６を通り、
ナンド回路４に信号３０が入力される。ナンド回路４に
は入力端子１０の信号も入力されており、その出力する
信号３５は第３図に示すように入力端子１０のクロック
信号の立上りの時刻に発生する細いパルスになる。この
パルス状の信号３５はＤフリップフロップ３のセット端
子に入力されており、したがってＤフリップフロップ３
のＱ出力は入力端子１０のクロック信号が立上ると「１
」になる。その後に入力端子１）のクロック信号が立上
るとＤフリップフロップ３は反転し、Ｑ出力は「０」に
なる。すなわち、出力端子２０には、入力端子１０のク
ロック信号の立上りから入力端子１）のクロック信号の
立上りまでのみが「１」であるような信号が出力され、
位相比較が行われる。

〔発明が解決しようとする問題点〕

しかし、このような従来例回路はディジタルＬＳＩ化す
ることが困難である欠点がある。第３図の遅延回路４と
しては、単なる遅延線や抵抗とコンデンサによる積分回
路などが用いられるが、これらはアナログ素子であって
ディジタルＬＳＩに組み込むことは困難である。また、
場合によってはゲート回路を何段か接続することで遅延
回路を構成することもあるが、ディジタルＬＳＩ化を考
えた場合にＬＳＩ内部のゲートの遅延時間が短くかつば
らつきがあるので、適切な遅延時間を得ることが困難で
ある。このように従来の位相比較回路はディジタルＬＳ
Ｉ化することがきわめて困難である。

本発明は、このような欠点を除去するもので、ディジタ
ルＬＳＩ化に適合した位相比較回路を提供することを目
的とする。

〔問題点を解決するための手段〕

本発明は、第一信号が入力する第一端子と、第二信号が
入力する第二端子と、上記第一信号と第二信号との位相
差に相当の信号を出力する第三、端子とを備えた位相比
較回路において、Ｔ入力が第一端子に接続された第一の
Ｄフリップフロップと、Ｔ入力が第二端子に接続され、
この第一のＤフリップフロップの一方の出力でセントま
たはリセットされる第二〇〇フリップフロップとを備え
、上記第一のＤフリップフロップのリセットまたはセッ
ト端子に上記第二のＤフリップフロップの一方の出力が
接続され、また、上記第二のＤフリップフロップの他方
の出力が上記第三の端子に接続されたことを特徴とする
。

〔作　用〕

第一のディジタル信号が立上ると、第一のＤフリップフ
ロップの一方の出力はｒＯＪになり、第二のＤフリップ
フロップはセットされて、その他方の出力は「１」、一
方の出力は「０」になる。

これにより、第一のＤフリップフロップはリセットされ
てその一方の出力は「１」になり、第二のＤフリップフ
ロップのセットを解除する。その後に第二のディジタル
信号が立上ると、第二のＤフリップフロップは反転し、
その他方の出力は「０」になる。すなわち、第三端子か
らは、第一のディジタル信号の立上りから第二のディジ
タル信号の立上りまで「１」の信号が出力される。

〔実施例〕

以下、本発明の一実施例を図面に基づき説明する。第１
図は本発明の一実施例の構成を示す回路接続図であり、
第２図は第１図のタイムチャートである。入力端子１０
に入力さたクロック信号が立上ると、Ｄフリップフロッ
プ１のζ出力４０は「０」になる。これによりＤフリッ
プフロップ２はセットされてそのＱ出力は「１」になり
、またζ出力は「０」になるが、ζ出力が「０」になる
とＤフリップフロップ１はリセットされてζ出力３５は
「１」になって、Ｄフリップフロップ２のセットを解除
する。その後に入力端子１）のクロック信号が立上ると
、Ｄフリップフロップ２は反転し、そのＱ出力は「０」
になる。すなわち、出力端子２０からは、入力端子１０
のクロック信号の立上りから入力端子１）のクロック信
号の立上りまでのみが「１」であるような信号が出力さ
れる。すなわち、この実施例回路は従来例回路と同等の
位相比較を行う。

なお、Ｄフリップフロップ１のｄ出力４０は第２図に示
すような細いパルスとなるが、この細いパルスを得る過
程は２つのＤフリップフロップが順番に動作するように
なっており、不定性はない。

したがって、本発明の位相比較回路はディジタルＬＳＩ
化に際して問題が生じない。

Ｃ発明の効果〕 本発明は、以上説明したように、論理回路のみで構成さ
れ、しかも動作に不定性が存在しないので、ディジタル
ＬＳＩ化を実現できる効果がある。

【図面の簡単な説明】

第１図は、本発明実施例の構成を示す回路接続図。 第２図は、本発明実施例の動作を示すタイムチャート。 第３図は従来例の構成を示す回路接続図。 第４図は従来例の動作を示すタイムチャート。 １．２．３・・・Ｄフリップフロップ、４・・・ナンド
回路、５・・・ノット回路、６・・・遅延回路、１０．
１）・・・入力端子、２０・・・出力端子。 実施例の構成 第１図 実施例の動作 第２図

Claims (1)

【特許請求の範囲】
1. （１）第一信号が入力する第一端子と、 第二信号が入力する第二端子と、 上記第一信号と第二信号との位相差に相当の信号を出力
   する第三端子と を備えた位相比較回路において、 Ｔ入力が第一端子に接続された第一のＤフリップフロッ
   プと、 Ｔ入力が第二端子に接続され、この第一のＤフリップフ
   ロップの一方の出力でセットまたはリセットされる第二
   のＤフリップフロップと を備え、 上記第一のＤフリップフロップのリセットまたはセット
   端子に上記第二のＤフリップフロップの一方の出力が接
   続され、 また、上記第二のＤフリップフロップの他方の出力が上
   記第三の端子に接続された ことを特徴とする位相比較回路。