JP6109977B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
半導体素子を利用した記憶素子は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶素子の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることにな
るため、データの読み込みの度に、再度の書き込み動作が必要となる。また、記憶素子を
構成するトランジスタにはリーク電流が存在し、選択されていない状況でも電荷が流出、
または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み
動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。
また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性
材料や光学材料を利用した別の記憶素子が必要となる。
揮発性記憶素子の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶素子の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶素子で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際によって生じるトンネル電流によって記憶素子を構成するゲート絶
縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題
が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一
化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしま
う。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない
。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時
間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
ところで、論理回路などにおいて入力信号の保持が必要となる場合には、論理回路などに
上述の記憶素子が付加されることになる。
ところが、上述の揮発性記憶素子は情報の保持期間が短いため、入力信号の長期保持には
向かないという問題があった。また、半導体装置への電力供給を停止した後、電力供給を
再開して引き続きの動作を行わせたい場合などには、論理回路などへの再度の信号の入力
が必要になっていた。
不揮発性記憶素子は、信号の長期保持という点においては好適である。しかし、論理回路
など、情報の書き換えが頻繁に生じる半導体装置向けの素子としては、動作速度や素子寿
命などの点で問題がある。
上述に鑑み、開示する発明の一態様では、入力信号の保持が可能な新たな構造の半導体装
置を提供することを目的の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を
用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のよう
な構成を採用することができる。
本発明の一態様は、酸化物半導体層を含むトランジスタと、酸化物半導体以外の半導体材
料を用いて構成された論理回路と、を有し、前記トランジスタのソース電極またはドレイ
ン電極の一方と、前記論理回路の少なくとも一の入力とは電気的に接続され、前記トラン
ジスタを介して、前記論理回路に少なくとも一の入力信号が供給される半導体装置である
。
ここで、トランジスタのオフ電流は１×１０−１３Ａ以下であるのが望ましい。
本発明の別の一態様は、第１のゲート電極、第１のソース電極、および第１のドレイン電
極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２の
ドレイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、お
よび第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジスタお
よび第２のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられ、第３
のトランジスタは酸化物半導体層を含んで構成され、第１のドレイン電極と、第２のドレ
イン電極とは、電気的に接続され、第１のゲート電極と、第２のゲート電極と、第３のソ
ース電極または第３のドレイン電極の一方とは、電気的に接続された半導体装置である。
上記において、第１のゲート電極、第２のゲート電極、および、第３のソース電極または
第３のドレイン電極の一方と電気的に接続された容量素子を有することが望ましい。また
、第１のトランジスタはｐ型トランジスタであり、第２のトランジスタはｎ型トランジス
タであることが望ましい。
本発明の別の一態様は、第１のゲート電極、第１のソース電極、および第１のドレイン電
極を有す第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のド
レイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、およ
び第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジスタおよ
び第２のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられ、第３の
トランジスタは酸化物半導体層を含んで構成され、第１のドレイン電極と、第２のドレイ
ン電極とは、電気的に接続され、第１のソース電極と、第１のゲート電極とは、電気的に
接続され、第２のゲート電極と、第３のソース電極または第３のドレイン電極の一方とは
、電気的に接続された半導体装置である。
上記において、第２のゲート電極、および、第３のソース電極または第３のドレイン電極
の一方と電気的に接続された容量素子を有することが望ましい。また、第１のトランジス
タはｎ型トランジスタであり、第２のトランジスタはｎ型トランジスタであることが望ま
しい。
また、上記において、第３のソース電極または第３のドレイン電極の他方は、信号入力用
の配線と電気的に接続され、第１のドレイン電極、および、第２のドレイン電極は、信号
出力用の配線と電気的に接続され、第３のゲート電極は、ゲート信号入力用の配線と電気
的に接続され、第１のソース電極は、第１の電位を与える配線と電気的に接続され、第２
のソース電極は、第２の電位を与える配線と電気的に接続されていることが望ましい。
また、第１のトランジスタは、酸化物半導体以外の半導体材料を含む基板に設けられた第
１のチャネル形成領域と、第１のチャネル形成領域を挟むように設けられた第１の不純物
領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第
１のゲート電極と、第１の不純物領域と電気的に接続する第１のソース電極および第１の
ドレイン電極と、を有し、第２のトランジスタは、酸化物半導体以外の半導体材料を含む
基板に設けられた第２のチャネル形成領域と、第２のチャネル形成領域を挟むように設け
られた第２の不純物領域と、第２のチャネル形成領域上の第２のゲート絶縁層と、第２の
ゲート絶縁層上の第２のゲート電極と、第２の不純物領域と電気的に接続する第２のソー
ス電極および第２のドレイン電極と、を有することが望ましい。第３のトランジスタは、
酸化物半導体以外の半導体材料を含む基板上の第３のゲート電極と、第３のゲート電極上
の第３のゲート絶縁層と、第３のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と
電気的に接続する第３のソース電極および第３のドレイン電極と、を有することが望まし
い。
上記において、第３のトランジスタのオフ電流は１×１０−１３Ａ以下であることが望ま
しい。
また、上記において、酸化物半導体以外の半導体材料を含む基板は、単結晶半導体基板ま
たはＳＯＩ基板とするのが好適である。また、酸化物半導体以外の半導体材料はシリコン
であるのが望ましい。
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を
含んでなるのが望ましい。また、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含ん
でなるのが望ましい。
また、上記において、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下
とするのが好適である。
また、上記において、第３のトランジスタは、第１のトランジスタまたは第２のトランジ
スタと重畳する領域に設けられた構成とすることができる。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「第１のゲート絶縁層上の第１
のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含む
ものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず
、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」や「配線」の用語は、相互に置き換えて用いるこ
とが可能である。また、「電極」は「配線」の一部として用いられることがあり、その逆
についても同様である。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、相互に入れ替えて用いるこ
とができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トラ
ンジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機
能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板を
いうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設
けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体
層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコ
ンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板
などの非半導体基板をも含む。つまり、絶縁表面を有する導体基板又は絶縁体基板上に半
導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書
等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体
材料を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も
広く「半導体基板」に含まれる。
本発明の一態様では、下部に酸化物半導体以外の材料を用いたトランジスタを有し、上部
に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より長期にわたって記憶内容を保持することが可能である。そして、この特性を利用する
ことで、入力信号の内容を保持することが可能な、新たな構成の半導体装置が提供される
。
なお、開示する発明の一態様では、一のトランジスタを設けることで入力信号の保持を実
現しているため、フリップフロップなどを用いて同等の回路を構成する場合と比較して、
回路構成の複雑化を抑制できる。
また、揮発性の記憶素子を利用してこのような回路を構成する場合と比較して、リフレッ
シュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能
となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（つ
まり、電源がオフ状態の場合）であっても、記憶内容を保持することが可能である。
さらに、不揮発性の記憶素子を用いる場合の劣化の問題や、書き込み、消去に起因する動
作速度の問題などを解消することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
半導体装置を説明するための回路図 半導体装置を説明するための回路図 半導体装置を説明するための断面図および平面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 半導体装置の作製工程を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を説明するための断面図 半導体装置を用いた電子機器を説明するための図 酸化物半導体を用いた逆スタガー型のトランジスタの縦断面図 図１２のＡ−Ａ’断面におけるエネルギーバンド図（模式図） （Ａ）ゲート（ＧＥ１）に正の電位（ＶＧ＞０）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（ＶＧ＜０）が与えられた状態を示す図 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。よって、開示する発明は、必ず
しも、図面等に開示された各構成の位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図６を参照して説明する。なお、開示する発明の一態様は、入力信号の保持
が必要となる半導体装置であれば、どのようなものに対してでも適用が可能である。例え
ば、ＮＯＴ回路、ＯＲ回路、ＡＮＤ回路、ＮＯＲ回路などの論理回路に対して開示する発
明の一態様を適用して、その入力信号を保持させる構成とすることができる。
＜半導体装置の概要＞
はじめに、図１を参照して半導体装置の概要について説明する。
図１（Ａ）は、酸化物半導体を用いたトランジスタ１８０が、論理回路１９０（Ｌｏｇｉ
ｃ Ｃｉｒｃｕｉｔ）の入力に電気的に接続された構成の半導体装置である。当該半導体
装置では、トランジスタ１８０を介して、論理回路１９０に入力信号が供給されることに
なる。
酸化物半導体を用いたトランジスタ１８０はオフ電流が小さいため、トランジスタ１８０
をオフ状態とすることで、情報の保持が可能である。ここでは、トランジスタ１８０のソ
ース電極またはドレイン電極の一方は、論理回路の入力と電気的に接続されているため、
トランジスタ１８０をオフ状態とすることで、論理回路の入力信号が保持されることにな
る。なお、論理回路１９０の入力は一系統となっている。
図１（Ｂ）は、酸化物半導体を用いたトランジスタ１８２が、論理回路１９２の一の入力
に電気的に接続された構成の半導体装置である。信号の保持が必要な入力端子に、酸化物
半導体を用いたトランジスタを電気的に接続することで、必要な情報を保持させることが
可能である。なお、図１（Ｂ）において、論理回路１９２の入力は二系統となっているが
、開示する発明の一態様はこれに限定されない。また、論理回路の入力ごとにトランジス
タを電気的に接続させても良いし、いずれか一または複数の入力に対してトランジスタを
電気的に接続しても良い。
＜半導体装置の回路構成＞
図２には、半導体装置の回路構成の具体例を示す。当該半導体装置は、酸化物半導体以外
の材料を用いた第１のトランジスタ、第２のトランジスタ、および、酸化物半導体を用い
た第３のトランジスタによって構成される。なお、以下では、入力信号を保持させる回路
として、インバータ回路を採用した半導体装置を例に挙げて説明するが、入力信号の保持
が必要となる半導体装置であれば、どのような回路に対してでも適用が可能なのは上述の
通りである。
図２（Ａ）には、半導体装置の回路構成の第１の例を示している。図２（Ａ）の半導体装
置は、酸化物半導体以外の材料を用いた第１のトランジスタ１６０、第２のトランジスタ
１６２、および、酸化物半導体を用いた第３のトランジスタ１６４を有する。
ここで、第１のトランジスタ１６０のドレイン電極と、第２のトランジスタ１６２のドレ
イン電極とは、電気的に接続されている。また、第１のトランジスタ１６０のゲート電極
と、第２のトランジスタ１６２のゲート電極と、第３のトランジスタ１６４のソース電極
またはドレイン電極の一方とは、電気的に接続されている。なお、第１のトランジスタ１
６０または第２のトランジスタ１６２の一方はｐ型トランジスタ、他方はｎ型トランジス
タとするのが好適である。ここでは、第１のトランジスタ１６０をｐ型トランジスタ、第
２のトランジスタ１６２をｎ型トランジスタとする。
なお、トランジスタの電極には、各種配線が電気的に接続されていても良い。例えば、第
３のトランジスタ１６４のソース電極またはドレイン電極の他方を、信号入力用の配線と
電気的に接続し、第１のトランジスタ１６０のドレイン電極、および、第２のトランジス
タ１６２のドレイン電極を、信号出力用の配線と電気的に接続すると好適である。また、
第１のトランジスタ１６０のソース電極を、第１の電位（例えば、電源電位：ＶＤＤ）を
与える配線と電気的に接続し、第２のトランジスタ１６２のソース電極を、第２の電位（
例えば、接地電位：ＧＮＤ）を与える配線と電気的に接続すると好適である。さらに、第
３のトランジスタ１６４のゲート電極を、ゲート信号入力用の配線と電気的に接続すると
好適である。
上記半導体装置の動作は次の通りである。
第１のトランジスタ１６０のソース電極には、第１の電位が与えられており、第２のトラ
ンジスタ１６２のソース電極には、第２の電位が与えられている。この状態で、第３のト
ランジスタ１６４のソース電極またはドレイン電極の他方に入力信号が与えられ、また、
第３のトランジスタ１６４がオン状態となる電位が第３のトランジスタ１６４のゲート電
極に与えられると、第１のトランジスタのゲート電極および第２のトランジスタのゲート
電極には上記の入力信号が与えられることになる。そして、第１のトランジスタのゲート
電極および第２のトランジスタのゲート電極に与えられる入力信号に応じて、半導体装置
は、第１の電位または第２の電位を出力する。
第３のトランジスタ１６４のソース電極またはドレイン電極の他方に信号が入力された状
態で、第３のトランジスタ１６４をオフ状態とすると、第１のトランジスタ１６０のゲー
ト電極および第２のトランジスタ１６２のゲート電極の電位は、直前の入力信号の電位に
保たれる。つまり、第３のトランジスタ１６４をオフ状態としている限り、その後、入力
信号が変化しても、出力信号は変化しない。
このような動作は、第３のトランジスタ１６４が、酸化物半導体を用いて構成されること
で実現されている。つまり、酸化物半導体を用いることで、第３のトランジスタ１６４の
オフ電流を十分に小さくすることが可能であり、第１のトランジスタ１６０のゲート電極
および第２のトランジスタ１６２のゲート電極の電位を、長期間にわたって保持すること
ができるのである。このように、開示する発明の一態様によって、入力信号を保持する機
能を有する半導体装置（ここではインバータ回路）が提供される。
図２（Ｂ）は、半導体装置の回路構成の第２の例である。図２（Ｂ）の半導体装置は、図
２（Ａ）の半導体装置に容量素子１６６（キャパシタ）が付加された構成を有している。
ここで、容量素子１６６は、第１のトランジスタ１６０のゲート電極、第２のトランジス
タ１６２のゲート電極、および、第３のトランジスタ１６４のソース電極またはドレイン
電極の一方と電気的に接続されている。このように、容量素子１６６を設けることで、第
１のトランジスタ１６０のゲート電極および第２のトランジスタ１６２のゲート電極の電
位を保持することが、より容易になる。
図２（Ｃ）は、半導体装置の回路構成の第３の例である。図２（Ｃ）の半導体装置は、図
２（Ａ）の半導体装置における第１のトランジスタ１６０を、ダイオード接続されたトラ
ンジスタ１６８と置き換えた構成を有している。つまり、トランジスタ１６８において、
ソース電極とゲート電極は電気的に接続されている。なお、この場合、トランジスタ１６
８および第２のトランジスタ１６２を、いずれもｎ型とする。または、ｐ型としても良い
。
図２（Ｄ）は、半導体装置の回路構成の第４の例である。図２（Ｄ）の半導体装置は、図
２（Ｂ）の半導体装置における第１のトランジスタ１６０を、ダイオード接続されたトラ
ンジスタ１６８と置き換えた構成を有している。つまり、トランジスタ１６８において、
ソース電極とゲート電極は電気的に接続されている。この場合にも、トランジスタ１６８
および第２のトランジスタ１６２を、いずれもｎ型とするか、または、ｐ型とする。
上述のように、入力信号が与えられる電極に、酸化物半導体を用いて構成されるトランジ
スタを付加する構成を採用することで、入力信号を保持させることが可能である。これに
より、入力信号が保持可能な新たな構成の半導体装置（各種論理回路など）が実現される
。
＜半導体装置の平面構成および断面構成＞
図３は、図２（Ａ）に示す半導体装置の構成の一例である。図３（Ａ）には、半導体装置
の断面を、図３（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図３（Ａ）は
、図３（Ｂ）の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図３（Ａ）お
よび図３（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトラン
ジスタ１６０およびトランジスタ１６２を有し、上部に酸化物半導体を用いたトランジス
タ１６４を有するものである。なお、トランジスタ１６２の基本的な構造はトランジスタ
１６０と同様であるから、以下では、主としてトランジスタ１６０について説明すること
とする。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１
６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不
純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１
６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート
電極１１０ａと、不純物領域１１４と電気的に接続するソース電極またはドレイン電極１
３０ａ、ソース電極またはドレイン電極１３０ｂと、を有する。
ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、基
板１００の、平面図で見てサイドウォール絶縁層１１８と重ならない領域には、高濃度不
純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存在する
。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設け
られており、トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２
８が設けられている。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイ
ン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて
、金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン
電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、金属化合物領域１２４を介し
て高濃度不純物領域１２０および不純物領域１１４と電気的に接続されている。また、ゲ
ート電極１１０ａには、ソース電極またはドレイン電極１３０ａやソース電極またはドレ
イン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
トランジスタ１６４は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた
酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と
電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレ
イン電極１４２ｂとを有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込むように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレ
イン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接
して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されてい
るものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０
１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望
ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。水素濃度が十分に低減されて高純
度化された酸化物半導体層１４０を用いることで、極めて優れたオフ電流特性のトランジ
スタ１６４を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場
合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１
３Ａ以下である。このように、水素濃度が十分に低減されて高純度化された酸化物半導体
層１４０を適用し、トランジスタ１６４のオフ電流を低減することにより、新たな構成の
半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度は
、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃ
ｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
つまり、図３に示される半導体装置では、トランジスタ１６０（および、トランジスタ１
６２）のゲート電極１１０ａと、トランジスタ１６４のソース電極またはドレイン電極１
４２ａとが、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５
０ｄを介して電気的に接続されている。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０（またはトランジスタ１６２）の作製方法について図４を参照して説明
し、その後、上部のトランジスタ１６４の作製方法について図５および図６を参照して説
明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図４（Ａ）参照）。半導体材料を含む基
板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板
、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができ
る。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の
一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半
導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン
以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図４（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、
窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、半導体装置のしきい値電圧を制御するために、ｎ型の導電性を付与する不純物
元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリ
コンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いる
ことができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニ
ウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半
導体領域１０４が形成される（図４（Ｂ）参照）。当該エッチングには、ドライエッチン
グを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエ
ッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図４（Ｂ）参照
）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニ
ウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プ
ラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより
、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行
うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００
ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料
を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、Ｃ
ＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。
なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例に
ついて示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
ａ、ゲート電極１１０ａを形成する（図４（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図４（Ｃ）参照）。そして、
半導体領域１０４に硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、浅い接合深さの
不純物領域１１４を形成する（図４（Ｃ）参照）。なお、ここではｐ型トランジスタを形
成するために硼素やアルミニウムを添加しているが、ｎ型トランジスタを形成する場合（
例えば、トランジスタ１６２を形成する場合など）には、リン（Ｐ）やヒ素（Ａｓ）など
の不純物元素を添加すればよい。なお、不純物領域１１４の形成により、半導体領域１０
４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図４（Ｃ）
参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高
度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁
層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域
１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図４（Ｄ）参照）。サイドウォール絶縁
層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高
いエッチング処理を適用することで、自己整合的に形成することができる。また、この際
に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域
１１４の上面を露出させると良い。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよ
うに、絶縁層を形成する。そして、不純物領域１１４と接する領域に、硼素（Ｂ）やアル
ミニウム（Ａｌ）などを添加して、高濃度不純物領域１２０を形成する（図４（Ｅ）参照
）。ここでも、ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの
不純物元素を添加すればよい。その後、上記絶縁層を除去し、ゲート電極１１０ａ、サイ
ドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成す
る（図４（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコ
ート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域
１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成
することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タング
ステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図４（Ｆ）参照）。
なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１
０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図４（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シ
リコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶
縁層１２６や層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定
されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチング処理などに
よって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口
に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを
形成する（図４（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極また
はドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて
導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部
を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン、チタン、窒化チタンなどを除去すると共に、その表面の平坦性を向上
させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極
またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良
好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０ａと接触する電極（例えば、図３における電極１３０ｃ）などをあわせて
形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレ
イン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料
を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン
、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０（およびトランジ
スタ１６２）が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを
形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線
構造を採用することにより、高度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図５および図６を用いて、層間絶縁層１２８上にトランジスタ１６４を作製する工
程について説明する。なお、図５および図６は、層間絶縁層１２８上の各種電極や、トラ
ンジスタ１６４などの作製工程を示すものであるから、トランジスタ１６４の下部に存在
するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはド
レイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図５（Ａ）参照）。絶
縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極または
ドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後
にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に
埋め込むように、導電層１３４を形成する（図５（Ｂ）参照）。上記開口はマスクを用い
たエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた
露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチ
ング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッ
チングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成
膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては
、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム
、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げ
られる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界
面の酸化膜を還元し、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との接触抵抗を低減させる機能
を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリ
ア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ
法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチング処理やＣＭＰといった方法を用いて導電層１
３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１
３６ｃ、ゲート電極１３６ｄを形成する（図５（Ｃ）参照）。なお、上記導電層１３４の
一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成
する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３
２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化す
ることにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成する
ことが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄ
を覆うように、ゲート絶縁層１３８を形成する（図５（Ｄ）参照）。ゲート絶縁層１３８
は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層
１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化
ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁
層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして
、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でな
るゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定さ
れないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は
、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁
層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高
純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、こ
のような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要
である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品
質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の
高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半
導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良
好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された
酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の
方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質さ
れる絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好
であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるもの
を形成すれば良い。
さらに、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（Ｂ
Ｔ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体
の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生
成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲ
ート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジス
タを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチング
などの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成す
る（図５（Ｅ）参照）。
酸化物半導体層としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａ
ｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ
−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−
Ｏ系、Ｚｎ−Ｏ系の酸化物半導体層、特に非晶質酸化物半導体層を用いるのが好適である
。本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜
用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする
。なお、非晶質の酸化物半導体層中にシリコンを添加することで、酸化物半導体層の結晶
化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むタ
ーゲットを用いて成膜を行い、酸化物半導体層に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を
含ませてもよい。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化
亜鉛などを主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇ
ａ、およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ
２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）などを用いることもできる。また、Ｉｎ、
Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３
：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：
４［ｍｏｌ数比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用
ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９
％）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸
化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度（望ま
しくは濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温
度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下とする。基板を加
熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度
を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理
室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化
物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するために
は、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポン
プ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、タ
ーボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排
気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ま
しくは炭素原子を含む化合物も）等が排気されるため、当該形成室で形成した酸化物半導
体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６
Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、
といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜
時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一とな
るため、好ましい。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５
ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異な
るから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除
去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによ
ってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては
、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成す
る方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いても
良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれ
を用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッ
チングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エ
ッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭
素（ＣＦ４）、弗化硫黄（ＳＦ６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ
３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やア
ルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される
電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用
いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によっ
て酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、
３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、
抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲
気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に
触れることなく、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または
熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置で
ある。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、ア
ルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性
気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板
を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行っ
てもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の
熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分
とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば
、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、
６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち
、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化
し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０
％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または
酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場
合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に微結晶（粒径１ｎｍ以
上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる
場合もある。
また、非晶質中に微結晶を配列させることで、酸化物半導体層の電気的特性を変化させる
ことも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを
用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７
の結晶粒が配向した微結晶部を形成することで、酸化物半導体層の電気的特性を変化させ
ることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な
方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上
させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、こ
のような微結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能
を有する。
なお、上述の微結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の
表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量
より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する
前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記第１の熱処理は、酸化物半導体層１４０に対する脱水化、脱水素化の効果があ
るから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱
水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはド
レイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後
、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水
素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、
ソース電極またはドレイン電極１４２ｂを形成する（図５（Ｆ）参照）。ソース電極また
はドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１
４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより
形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ム、トリウムのいずれか一または複数から選択された材料を用いてもよい。また、アルミ
ニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジ
ウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。導電層は、
単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含む
アルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン
膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦ
レーザ光を用いるのが好適である。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、ソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、
チャネル長（Ｌ）が２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波
長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露
光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成さ
れるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能
であり、回路の動作速度を高速化できる。さらにオフ電流値も小さいため、消費電力が大
きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それ
ぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によ
っては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部
）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半
導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成し
てもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａや、ソース電極また
はドレイン電極１４２ｂを形成するための金属層は、連続して形成すること（連続成膜）
が可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このよ
うな酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ること
ができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光
マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工
程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有す
る形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、
異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の
多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマス
クを形成することができる。よって、露光マスク数を削減することができ、対応するフォ
トリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理
を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に
付着した水などが除去される。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を
行ってもよい。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４
４を形成する（図５（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入さ
せない方法を適宜用いて形成することができる。また、その厚さは、少なくとも１ｎｍ以
上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、
酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、
積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃
以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気
、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素によ
る酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側
が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１
４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要
である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成することが好ましい。酸
化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないよう
にするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁
層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または
水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで除
去された高純度ガスを用いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２０
０℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば
、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トラ
ンジスタの電気的特性のばらつきを軽減することができる。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行っても
よい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以
上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえし
て行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。
減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記
第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図６（Ａ）参照）。層間絶
縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタ
ル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成
後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ま
しい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１
３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース
電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように
導電層１４８を形成する（図６（Ｂ）参照）。上記開口はマスクを用いたエッチングなど
の方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法に
よって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッ
チングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いるこ
とが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行う
ことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チ
タン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムな
どの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法
により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成す
る方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の
酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ）との接
触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性材料
の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を
形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８
の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図６（Ｃ）参照）。なお、上記導電層
１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電
極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このよ
うに、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、
電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶
縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１
５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むよ
うに導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し
、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４
ｄを形成する（図６（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様で
あるから、詳細は省略する。
上述のような方法でトランジスタ１６４を作製した場合、酸化物半導体層１４０の水素濃
度は５×１０１９ａｔｍｏｓ／ｃｍ３以下となり、また、トランジスタ１６４のオフ電流
は１×１０−１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化され
た酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６４を得ること
ができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０およびトラ
ンジスタ１６２を有し、上部に酸化物半導体を用いたトランジスタ１６４を有する優れた
特性の半導体装置を作製することができる。
なお、ここでは、図２（Ａ）に係る半導体装置の作製工程について説明したが、図２（Ｂ
）、図２（Ｃ）、図２（Ｄ）に示す半導体装置も同様にして作製することが可能である。
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ
−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャ
リア密度はその一例である。フェルミ・ディラック分布に従えば、酸化物半導体のキャリ
ア密度は１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにおける６．７
×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア密度（１．
４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが良く理解で
きる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。炭化珪素は一般に１５００℃〜２０００℃の熱処理を必要とするから
、他の半導体材料を用いた半導体素子との積層構造は困難である。このような高い温度で
は、半導体基板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は
、３００〜５００℃（ガラス転位温度以下、最大でも７００℃程度）の熱処理で作製する
ことが可能であり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体によ
る半導体素子を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
であるという利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較
してエネルギーコストを十分に低くすることができるという利点を有する。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研
究は多くなされているが、これらの研究は、ＤＯＳそのものを十分に減らすという思想を
含まない。開示する発明の一態様では、ＤＯＳの原因たり得る水や水素を酸化物半導体中
より除去することで、高純度化した酸化物半導体を作製する。これは、ＤＯＳそのものを
十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業
製品の製造を可能とするものである。
さらに、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による
ＤＯＳを減少させることにより、いっそう高純度化された（ｉ型の）酸化物半導体とする
ことも可能である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、
当該酸化膜から酸素を供給して、酸素欠陥によるＤＯＳを減少させることが可能である。
酸化物半導体の欠陥は、過剰な水素による伝導帯下０．１〜０．２ｅＶの浅い準位や、酸
素の不足による深い準位、などに起因するものとされている。これらの欠陥を無くすため
に、水素を徹底的に除去し、酸素を十分に供給する、という技術思想は正しいものであろ
う。
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりｉ型化を実現する。この点、シリコンなどのように不
純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図１２乃至図１５を用い
て説明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性が否定さ
れるものではないことを付記する。
図１２は、酸化物半導体を用いた逆スタガー型のトランジスタ（薄膜トランジスタ）の断
面図である。ゲート電極（ＧＥ１）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（
ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられてい
る。さらに、その上に絶縁層を介してバックゲート（ＧＥ２）が設けられている。
図１３には、図１２のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図１
３（Ａ）はソースとドレインの間の電位差をゼロ（等電位、ＶＤ＝０Ｖ）とした場合を示
しており、図１３（Ｂ）はソースに対しドレインの電位を高くした場合（ＶＤ＞０）を示
している。
図１４には、図１２におけるＢ−Ｂ’間におけるエネルギーバンド図（模式図）を示す。
図１４（Ａ）は、ゲート（ＧＥ１）に正の電位（ＶＧ＞０）が与えられた状態であり、ソ
ースとドレインとの間にキャリア（電子）が流れるオン状態を示している。また、図１４
（Ｂ）は、ゲート（ＧＥ１）に負の電位（ＶＧ＜０）が印加された状態であり、オフ状態
（少数キャリアは流れない状態）である場合を示す。
図１５は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
金属は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は
ｎ型であり、そのフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ
準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において含有
される水素の一部はドナーとなりｎ型化する要因の一つであることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸
化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれな
いように高純度化することにより真性（ｉ型）とし、または真性とせんとしたものである
。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去
することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴と
している。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度とす
ることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事
関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体
界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図１３（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図１３（Ｂ）において黒丸（●）は電子を示す。図１３（Ｂ）において、ドレインに正の
電圧（ＶＤ＞０）を印加した上で、ゲートに電圧を印加しない場合（ＶＧ＝０）を破線で
示し、ゲートに正の電圧（ＶＧ＞０）を印加した場合を実線で示す。ゲートに正の電圧（
ＶＧ＞０）を印加した場合、ドレインに正の電位が与えられると、電子はバリア（ｈ）を
こえて酸化物半導体に注入され、ドレインに向かって流れる。バリア（ｈ）の高さは、ゲ
ート電圧とドレイン電圧に依存して変化するが、ゲートに正の電圧（ＶＧ＞０）を印加し
正のドレイン電圧が印加される場合には、電圧印加のない図１３（Ａ）のバリアの高さ、
すなわちバンドギャップ（Ｅｇ）の１／２、より低くなる。ゲートに電圧を印加しない場
合は、高いポテンシャル障壁のために、電極から酸化物半導体側へキャリア（電子）が注
入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加すると、ポテ
ンシャル障壁が低下し、電流を流すオン状態を示す。
このとき電子は、図１４（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導
体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図１４（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少
数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる
。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純
度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層
との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を
形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波
数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング
法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとす
ることにより、例えば、トランジスタのチャネル幅Ｗが１×１０４μｍ、チャネル長が３
μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブスレッショル
ドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高
純度化することにより、トランジスタの動作を良好なものとすることができる。
＜変形例＞
図７乃至図１０には、半導体装置の構成の変形例を示す。なお、以下では、変形例として
、トランジスタ１６４の構成が上記とは異なるものについて説明する。つまり、トランジ
スタ１６０やトランジスタ１６２の構成は上記と同様である。
図７には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極またはド
レイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４
０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６４を有する
例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、ここでは、断
面についてのみ示すこととする。
図７に示す構成と図３に示す構成の大きな相違点として、ソース電極またはドレイン電極
１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接続
の位置がある。つまり、図３に示す構成では、酸化物半導体層１４０の上側表面において
、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと
接するのに対して、図７に示す構成では、酸化物半導体層１４０の下側表面において、ソ
ース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接す
る。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるもの
となっている。各構成要素の詳細は、図３と同様である。
具体的には、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６
ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電
極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極
またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接す
る酸化物半導体層１４０を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め
込むように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレ
イン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接
して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６４の上には、酸化物半導体層１４０の一部と接するように、保護
絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられて
いる。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられて
おり、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電
極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁
層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接す
る電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め
込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられ
ている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０
ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１
５４ｄは電極１５０ｅと接している。
図８は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。ここ
で、図８（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイ
ン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接
する構成の例であり、図８（Ｂ）は、ソース電極またはドレイン電極１４２ａや、ソース
電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半
導体層１４０と接する構成の例である。
図３や図７に示す構成と図８に示す構成の大きな相違点は、酸化物半導体層１４０の上に
ゲート電極１３６ｄを有する点である。また、図８（Ａ）に示す構成と図８（Ｂ）に示す
構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはド
レイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおい
て接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁
層などの配置が異なるものとなっている。各構成要素の詳細は、図３などと同様である。
具体的には、図８（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン
電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体
層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層
１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
また、図８（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化
物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電極
またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設け
られたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する
領域のゲート電極１３６ｄと、を有する。
なお、図８に示す構成では、図３に示す構成などと比較して、構成要素が省略される場合
がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化と
いう副次的な効果も得られる。もちろん、図３などに示す構成においても、必須ではない
構成要素を省略できることはいうまでもない。
図９は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート
電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要
求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように形成す
る必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６
ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０
やトランジスタ１６２についても、同様に作製することが可能である。
図９（Ａ）に示す構成と図９（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレ
イン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０
の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これ
らの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構
成要素の詳細は、図３などと同様である。
具体的には、図９（Ａ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、
ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設け
られた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２
ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ
の上側表面に接する酸化物半導体層１４０と、を有する。
また、図９（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート
電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極
１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の
上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極
またはドレイン電極１４２ｂと、を有する。
なお、図９に示す構成においても、図３に示す構成などと比較して、構成要素が省略され
る場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１０は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲー
ト電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対
する要求は比較的緩やかなものであるから、配線や電極などを絶縁層中に埋め込むように
形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極
１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ
１６０やトランジスタ１６２についても、同様に作製することが可能である。
図１０（Ａ）に示す構成と図１０（Ｂ）に示す構成の大きな相違点は、ソース電極または
ドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１
４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、
これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。
各構成要素の詳細は、図３などと同様である。
具体的には、図１０（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレ
イン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイ
ン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導
体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極
１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１
３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有
する。
また、図１０（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸
化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極
１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１
４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられた
ゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に
設けられたゲート電極１３６ｄと、を有する。
なお、図１０に示す構成においても、図３に示す構成などと比較して、構成要素が省略さ
れる場合がある。この場合も、作製工程の簡略化という効果が得られる。
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現さ
れる。本実施の形態では、トランジスタ１６０およびトランジスタ１６２上にトランジス
タ１６４を積層して形成する例について説明したが、半導体装置の構成はこれに限られる
ものではない。また、本実施の形態では、トランジスタ１６０およびトランジスタ１６２
と、トランジスタ１６４のチャネル長方向が互いに垂直となる例を説明したが、トランジ
スタ１６０およびトランジスタ１６２と、トランジスタ１６４の位置関係などはこれに限
られるものではない。さらに、トランジスタ１６０およびトランジスタ１６２と、トラン
ジスタ１６４とを重畳して設けても良い。
また、本実施の形態では理解の簡単のため、最小単位の半導体装置について説明したが、
半導体装置の構成はこれに限られるものではない。複数の半導体装置を適当に接続して、
より高度な半導体装置を構成することもできる。配線の構成なども図１、図２などに限定
されず、適宜変更することができる。
本実施の形態に係る半導体装置は、トランジスタ１６４の低オフ電流特性により、長時間
にわたり入力信号を保持することが可能である。これにより、入力信号が保持可能な半導
体装置（例えば、インバータ回路）が提供される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態２）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例につい
て図１１を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない
場合でも、情報を保持することが可能である。また、入力信号の書き込み、消去に伴う劣
化が生じない。さらに、その動作も高速である。このため、当該半導体装置を用いて新た
な構成の電子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置
は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図１１（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュ
ータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構
成されている。
図１１（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり
、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等
が設けられている。また操作用の付属品としてスタイラス３１２がある。
図１１（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、
電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で
構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、
該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍
３２０は、紙の書籍のように用いることが可能である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれて
いる。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図１１（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図１１
（Ｃ）では表示部３２７）に画像を表示することができる。
また、図１１（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐
体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キ
ー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポ
インティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部
接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなど
の各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい
。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能
である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジッ
トカード等の各種カードにおける表示などに適用することができる。
図１１（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電
話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表
示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３
４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０
は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを
備えている。また、アンテナは筐体３４１内部に内蔵されている。
表示パネル３４２はタッチパネル機能を備えており、図１１（Ｄ）には映像表示されてい
る複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４
９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。ま
た、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすること
もできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３
４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。ス
ピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図１１（Ｄ）のよ
うに展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可
能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であ
り、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体
を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、
赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１１（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デ
ジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４
、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。
図１１（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレ
ビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３
により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体
３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン
操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９に
より、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作
することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力
する情報を表示する表示部３７７を設ける構成としてもよい。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適であ
る。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して
有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信
者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うこ
とが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
１６４ トランジスタ
１６６ 容量素子
１６８ トランジスタ
１８０ トランジスタ
１８２ トランジスタ
１９０ 論理回路
１９２ 論理回路
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機

Claims (3)

  1. 基板上に、第１のトランジスタと、論理回路と、容量素子と、を有し、
    前記論理回路は、第２のトランジスタと第３のトランジスタとを有し、
    前記第１のトランジスタは、第１のチャネル形成領域を有する第１の半導体層と、第１のゲート電極と、第１のソース電極と、第１のドレイン電極と、を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有する第２の半導体領域と、第２のゲート電極と、第２のソース電極と、第２のドレイン電極と、を有し、
    前記第３のトランジスタは、第３のチャネル形成領域を有する第３の半導体領域と、第３のゲート電極と、第３のソース電極と、第３のドレイン電極と、を有し、
    前記容量素子は、第１の電極と、第２の電極と、を有し、
    前記第１のソース電極又は前記第１のドレイン電極の一方は、前記第２のゲート電極と、前記第３のゲート電極と、前記第１の電極と、に電気的に接続され、
    前記第１のソース電極又は前記第１のドレイン電極の一方は、前記第２のゲート電極、前記第３のゲート電極及び前記第１の電極以外とは電気的に接続されず、
    前記第１の半導体層は、酸化物半導体を有し、
    前記第２のゲート電極及び前記第３のゲート電極には、前記第１のトランジスタを介して、前記第１のソース電極又は前記第１のドレイン電極の他方の入力信号のみが与えられることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１のトランジスタがオン状態のとき、前記第１のトランジスタを介して前記論理回路に入力信号が供給され、前記第１のトランジスタがオフ状態のとき、前記入力信号は前記第２のゲート電極及び前記第３のゲート電極に保持されることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１のトランジスタは、前記論理回路上方に配置されていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190006091A (ko) 2009-10-29 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101752348B1 (ko) * 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011052488A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101790365B1 (ko) 2009-11-20 2017-10-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101662359B1 (ko) 2009-11-24 2016-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 셀을 포함하는 반도체 장치
KR101813460B1 (ko) 2009-12-18 2017-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2517245B1 (en) 2009-12-25 2019-07-24 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101859361B1 (ko) 2010-07-16 2018-05-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013009285A (ja) 2010-08-26 2013-01-10 Semiconductor Energy Lab Co Ltd 信号処理回路及びその駆動方法
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI543158B (zh) 2010-10-25 2016-07-21 半導體能源研究所股份有限公司 半導體儲存裝置及其驅動方法
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8681533B2 (en) 2011-04-28 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Memory circuit, signal processing circuit, and electronic device
US8446171B2 (en) 2011-04-29 2013-05-21 Semiconductor Energy Laboratory Co., Ltd. Signal processing unit
US8476927B2 (en) 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
WO2012153697A1 (en) 2011-05-06 2012-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI568181B (zh) 2011-05-06 2017-01-21 半導體能源研究所股份有限公司 邏輯電路及半導體裝置
TWI541978B (zh) * 2011-05-11 2016-07-11 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之驅動方法
WO2012157472A1 (en) 2011-05-13 2012-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8564331B2 (en) 2011-05-13 2013-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI536502B (zh) 2011-05-13 2016-06-01 半導體能源研究所股份有限公司 記憶體電路及電子裝置
TWI570891B (zh) * 2011-05-17 2017-02-11 半導體能源研究所股份有限公司 半導體裝置
JP5947099B2 (ja) 2011-05-20 2016-07-06 株式会社半導体エネルギー研究所 半導体装置
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
TWI573136B (zh) * 2011-05-20 2017-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
TWI570719B (zh) * 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
US8508256B2 (en) 2011-05-20 2013-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
TWI614995B (zh) * 2011-05-20 2018-02-11 半導體能源研究所股份有限公司 鎖相迴路及使用此鎖相迴路之半導體裝置
WO2012161059A1 (en) 2011-05-20 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
US8669781B2 (en) * 2011-05-31 2014-03-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6013685B2 (ja) 2011-07-22 2016-10-25 株式会社半導体エネルギー研究所 半導体装置
CN103022012B (zh) 2011-09-21 2017-03-01 株式会社半导体能源研究所 半导体存储装置
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9076505B2 (en) 2011-12-09 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Memory device
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
US20130285049A1 (en) * 2012-04-27 2013-10-31 Semiconductor Energy Laboratory Co., Ltd. Standard cell and semiconductor integrated circuit
US9285848B2 (en) 2012-04-27 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Power reception control device, power reception device, power transmission and reception system, and electronic device
JP6126419B2 (ja) 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP6377317B2 (ja) * 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US9312390B2 (en) * 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
KR102227591B1 (ko) * 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6223198B2 (ja) 2013-01-24 2017-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2014195241A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
JP6396671B2 (ja) 2013-04-26 2018-09-26 株式会社半導体エネルギー研究所 半導体装置
TWI631711B (zh) 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
TWI641112B (zh) 2013-06-13 2018-11-11 半導體能源研究所股份有限公司 半導體裝置
US9343288B2 (en) 2013-07-31 2016-05-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
JP6101357B2 (ja) * 2013-10-09 2017-03-22 シャープ株式会社 半導体装置およびその製造方法
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
EP2911195B1 (en) 2014-02-24 2020-05-27 LG Display Co., Ltd. Thin film transistor substrate and display using the same
EP2911199B1 (en) 2014-02-24 2020-05-06 LG Display Co., Ltd. Thin film transistor substrate and display using the same
US10325937B2 (en) 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10985196B2 (en) 2014-02-24 2021-04-20 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US10903246B2 (en) 2014-02-24 2021-01-26 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US10186528B2 (en) 2014-02-24 2019-01-22 Lg Display Co., Ltd. Thin film transistor substrate and display using the same
US9214508B2 (en) 2014-02-24 2015-12-15 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
EP2911200B1 (en) 2014-02-24 2020-06-03 LG Display Co., Ltd. Thin film transistor substrate and display using the same
JP6635670B2 (ja) 2014-04-11 2020-01-29 株式会社半導体エネルギー研究所 半導体装置
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
DE112014006711B4 (de) * 2014-05-30 2021-01-21 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren dafür und elektronische Vorrichtung
US10204898B2 (en) 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2016111677A (ja) 2014-09-26 2016-06-20 株式会社半導体エネルギー研究所 半導体装置、無線センサ、及び電子機器
JP6615565B2 (ja) 2014-10-24 2019-12-04 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6717604B2 (ja) 2015-02-09 2020-07-01 株式会社半導体エネルギー研究所 半導体装置、中央処理装置及び電子機器
JP2016225613A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
US10334196B2 (en) 2016-01-25 2019-06-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN108886021B (zh) 2016-02-12 2023-07-25 株式会社半导体能源研究所 半导体装置及其制造方法
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR20200014801A (ko) 2017-06-02 2020-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US11152366B2 (en) 2017-06-08 2021-10-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US10593693B2 (en) 2017-06-16 2020-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR20240037362A (ko) 2017-06-27 2024-03-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 웨이퍼, 기억 장치, 및 전자 기기
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
JP7344904B2 (ja) 2018-12-21 2023-09-14 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (186)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4716085Y1 (ja) 1968-05-17 1972-06-07
JPS51708Y2 (ja) 1971-03-24 1976-01-10
JPS56762B2 (ja) 1973-04-25 1981-01-09
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS617725A (ja) * 1984-06-22 1986-01-14 Toshiba Corp Ｃｍｏｓ集積回路装置及びその駆動方法
JPS60121820A (ja) 1984-08-27 1985-06-29 Hitachi Ltd 半導体集積回路装置
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS6479862A (en) * 1987-09-21 1989-03-24 Agency Ind Science Techn Semiconductor integrated circuit device
DE69023765T2 (de) 1990-07-31 1996-06-20 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
JPH0536911A (ja) 1991-07-31 1993-02-12 Nippon Sheet Glass Co Ltd ３次元回路素子およびその製造方法
US5930608A (en) 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
JPH04326767A (ja) 1991-04-26 1992-11-16 Kawasaki Steel Corp パストランジスタ
JPH05110392A (ja) * 1991-10-16 1993-04-30 Hitachi Ltd 状態保持回路を具備する集積回路
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
KR100254134B1 (ko) 1991-11-08 2000-04-15 나시모토 류우조오 대기시 전류저감회로를 가진 반도체 집적회로
JP3112047B2 (ja) 1991-11-08 2000-11-27 株式会社日立製作所 半導体集積回路
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH08186180A (ja) 1994-12-28 1996-07-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型集積回路装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW333671B (en) * 1996-03-25 1998-06-11 Sanyo Electric Co The semiconductor device and its producing method
JP2008085348A (ja) 1996-04-08 2008-04-10 Renesas Technology Corp 半導体集積回路装置
WO1997038444A1 (en) 1996-04-08 1997-10-16 Hitachi, Ltd. Semiconductor integrated circuit device
JPH103796A (ja) * 1996-06-14 1998-01-06 Nec Corp センスアンプ回路
JPH10224206A (ja) 1997-02-10 1998-08-21 Sharp Corp 半導体集積回路及びその製造方法
US6271542B1 (en) * 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3174852B2 (ja) 1999-03-05 2001-06-11 東京大学長 しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3735855B2 (ja) * 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4501048B2 (ja) 2000-12-28 2010-07-14 カシオ計算機株式会社 シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置
JP2002207460A (ja) * 2001-01-10 2002-07-26 Toshiba Corp 表示装置
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2003060060A (ja) 2001-08-21 2003-02-28 Fujitsu Ltd 半導体集積回路装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP2003101407A (ja) * 2001-09-21 2003-04-04 Sharp Corp 半導体集積回路
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
US7042024B2 (en) 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
JP4493905B2 (ja) 2001-11-09 2010-06-30 株式会社半導体エネルギー研究所 発光装置及びその作製方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7064018B2 (en) * 2002-07-08 2006-06-20 Viciciv Technology Methods for fabricating three dimensional integrated circuits
JP4141767B2 (ja) 2002-08-27 2008-08-27 富士通株式会社 強誘電体キャパシタを使用した不揮発性データ記憶回路
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
WO2004059838A1 (ja) * 2002-12-25 2004-07-15 Matsushita Electric Industrial Co., Ltd. 不揮発性ラッチ回路及びその駆動方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005079360A (ja) * 2003-09-01 2005-03-24 Renesas Technology Corp 半導体集積回路
US7176716B2 (en) 2003-12-24 2007-02-13 Viciciv Technology Look-up table structure with embedded carry logic
KR100746220B1 (ko) 2004-01-12 2007-08-03 삼성전자주식회사 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7242039B2 (en) * 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7336103B1 (en) 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4660124B2 (ja) * 2004-06-17 2011-03-30 カシオ計算機株式会社 薄膜トランジスタの製造方法
US7315466B2 (en) 2004-08-04 2008-01-01 Samsung Electronics Co., Ltd. Semiconductor memory device and method for arranging and manufacturing the same
KR100653699B1 (ko) * 2004-08-04 2006-12-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치방법
US7635882B2 (en) * 2004-08-11 2009-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Logic switch and circuits utilizing the switch
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP5057696B2 (ja) * 2005-05-20 2012-10-24 株式会社半導体エネルギー研究所 半導体回路及び表示装置
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7978561B2 (en) 2005-07-28 2011-07-12 Samsung Electronics Co., Ltd. Semiconductor memory devices having vertically-stacked transistors therein
US20090224330A1 (en) 2005-07-28 2009-09-10 Hong Chang Min Semiconductor Memory Device and Method for Arranging and Manufacturing the Same
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577231B (zh) 2005-11-15 2013-01-02 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP2007286150A (ja) 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5128792B2 (ja) 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
KR100829570B1 (ko) 2006-10-20 2008-05-14 삼성전자주식회사 크로스 포인트 메모리용 박막 트랜지스터 및 그 제조 방법
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2008269751A (ja) 2007-04-25 2008-11-06 Semiconductor Energy Lab Co Ltd 半導体記憶装置及び当該半導体記憶装置を具備する電子機器
JP5542296B2 (ja) * 2007-05-17 2014-07-09 株式会社半導体エネルギー研究所 液晶表示装置、表示モジュール及び電子機器
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US20080296567A1 (en) 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
JP4537434B2 (ja) 2007-08-31 2010-09-01 株式会社日立製作所 酸化亜鉛薄膜、及びそれを用いた透明導電膜、及び表示素子
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5143514B2 (ja) 2007-09-21 2013-02-13 株式会社ジャパンディスプレイウェスト 表示装置及び表示装置の製造方法
US7851380B2 (en) 2007-09-26 2010-12-14 Eastman Kodak Company Process for atomic layer deposition
TW200921226A (en) * 2007-11-06 2009-05-16 Wintek Corp Panel structure and manufacture method thereof
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8384077B2 (en) 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100936874B1 (ko) * 2007-12-18 2010-01-14 삼성모바일디스플레이주식회사 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를구비하는 유기전계발광 표시 장치의 제조 방법
JP5213458B2 (ja) * 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR101490112B1 (ko) 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5475260B2 (ja) * 2008-04-18 2014-04-16 株式会社神戸製鋼所 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP5202094B2 (ja) 2008-05-12 2013-06-05 キヤノン株式会社 半導体装置
JP2010003910A (ja) 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101591613B1 (ko) 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20190006091A (ko) 2009-10-29 2019-01-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7100522B2 (ja) 2018-07-26 2022-07-13 ゲート工業株式会社 伸縮型テントにおける屋根用シートの取り付け構造

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