JP2017208539A - フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング - Google Patents

フェムト秒レーザ及びプラズマエッチングを用いたウェハダイシング Download PDF

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Abstract

【課題】半導体ウェハへの欠けやクラックが少なく、半導体ウェハ上の利用可能面積の無駄を減らし、高い製造スループットを実現できるダイシング方法を提供する。【解決手段】各ウェハに複数の集積回路が搭載された半導体ウェハのダイシング方法であり、半導体ウェハ上に集積回路を被覆し保護するマスクを形成するステップ３０２と、マスクをフェムト秒レーザスクライビングによってパターニングし、ギャップを有するパターニングされたマスクを形成して、半導体ウェハの集積回路間の領域を露出させるステップ３０４と、半導体ウェハをパターニングされたマスクのギャップを通じてエッチングし、集積回路を個片化するステップ３０６を有する。【選択図】図３

Description

関連出願の相互参照
本出願は、２０１０年６月２２日出願の米国仮特許出願第６１／３５７，４６８号の利
益を主張し、ここに同仮出願の全内容を参照によって本願に援用する。
背景
１）分野
本発明の実施形態は半導体加工分野に関し、特に、複数の集積回路が搭載されている半
導体ウェハのダイシング方法に関する。
２）間連技術の説明
半導体ウェハの加工においては、集積回路がシリコン又はその他の半導体材料からなる
ウェハ（基板とも呼ばれる）の上に形成される。一般に、半導体、導体又は絶縁体のいず
れかである各種材料の層を利用して集積回路が形成される。これらの材料は、集積回路形
成のための周知の各種工程により、ドープ、堆積及びエッチングされる。各ウェハは、集
積回路を搭載した、ダイスと呼ばれる個々の領域が多数形成されるように加工される。
集積回路形成工程に続き、ウェハは「ダイシング」されて、個々のダイが相互に分離さ
れ、その後パッケージングされるか、又はパッケージされない状態でより大きな回路に使
用される。ウェハダイシングに使用される２つの主な技術が、スクライビングとソーイン
グである。スクライビングでは、先端がダイヤモンドのスクライブを、ウェハ表面を事前
に形成されたスクライブラインに沿って横断するように移動させる。これらのスクライブ
ラインは、ダイス間の間隔に沿って延びる。このような間隔は一般に、「ストリート」と
呼ばれる。ダイヤモンドスクライブにより、ウェハ表面にストリートに沿った浅い傷が形
成される。例えばローラで圧力をかけると、ウェハはスクライブラインに沿って割断され
る。ウェハの割断はウェハ基板の結晶格子構造に従って起こる。スクライビングを用いる
ことのできるウェハの厚さは、約１０ｍｉｌ（１インチの１０００分の１）以下である。
これより厚いウェハに関しては、現在のところ、ソーイングがダイシング方法として好ま
しい。
ソーイングの場合、先端がダイヤモンドのソーが高い回転毎分で回転してウェハ表面と
接触し、ウェハをストリートに沿って切断する。ウェハは、支持部材、例えば、フィルム
の枠にわたって引き伸ばされた接着フィルムの上に載せ、垂直及び水平ストリートの両方
にソーを繰り返し当てる。スクライビング又はソーイングに伴う１つの問題は、ダイスの
いくつかの縁辺に欠けやむしれが生じることである。これに加えて、ダイスの縁辺にクラ
ックが入り、そこから基板内へと伝播し、それによって集積回路が動作不能となる可能性
がある。欠けやクラックはスクライビングの場合に特に問題であり、これは、正方形又は
長方形のダイの片側しか、結晶構造の＜１１０＞方向にスクライブできないからである。
従って、ダイの反対側を割裂すると、分離線がぎざぎざになる。欠けやクラックが生じる
ことから、ウェハ上のダイス間には、集積回路の損傷を防止するために、余分な間隔を設
ける必要があり、例えば欠けやクラックが実際の集積回路から距離をおいて保持される。
間隔要求によって、標準サイズのウェハ上にそれほど多くのダイスを形成できず、回路に
使用できたはずのウェハ利用可能面積が無駄になる。ソーの使用により、半導体ウェハ上
の利用可能面積の無駄がさらに増大する。ソーの刃の厚さは約１５マイクロメートルであ
る。そのため、ソーにより形成される切断部周辺のクラックやその他の損傷が確実に集積
回路に損害を与えないようにするために、しばしば、各ダイスの回路間を３００〜５００
マイクロメートル離さなければならない。さらに、切断後に、各ダイを実質的に洗浄し、
ソーイング工程で発生した粒子やその他の汚染物質を除去する必要がある。
プラズマダイシングもしばしば使用されてきたが、同様に制約がありうる。例えば、プ
ラズマダイシングの実行の障害となる１つの制約はコストであろう。レジストをパターニ
ングするための標準的なリソグラフィ作業により、実行コストは法外なものとなりうる。
プラズマダイシングの実行の障害となる可能性のある他の制約は、ストリートに沿ったダ
イシング中に一般的に遭遇する金属（銅等）のプラズマ加工が、製造上の問題やスループ
ットの限界の原因となりうることである。
概要
本発明の実施形態は、各ウェハに複数の集積回路が搭載されている半導体ウェハのダイ
シング方法を含む。
一実施形態において、複数の集積回路を有する半導体ウェハのダイシング方法は、半導
体ウェハ上にマスクを形成するステップを含み、このマスクは集積回路を被覆し、保護す
る層を含む。マスクは次に、フェムト秒レーザスクライビング工程によってパターニング
され、ギャップを有するパターニングされたマスクが形成され、半導体ウェハの集積回路
間の領域が露出する。半導体ウェハは次に、パターニングされたマスクのギャップからエ
ッチングされ、集積回路が個片化される。
他の実施形態において、半導体ウェハをダイシングするシステムは、ファクトリインタ
フェースを含む。レーザスクライブ装置は、ファクトリインタフェースに連結され、フェ
ムト秒レーザを含む。プラズマエッチングチャンバもまた、ファクトリインタフェースに
連結される。
一実施形態において、複数の集積回路を有する半導体ウェハのダイシング方法は、シリ
コン基板上にポリマ層を形成するステップを含む。ポリマ層は、シリコン基板上に実装さ
れた集積回路を被覆し、保護する。集積回路は、低誘電率材料層と銅層の上方に堆積され
た二酸化ケイ素層からなる。ポリマ層、二酸化ケイ素層、低誘電率材料層及び銅層は、フ
ェムト秒レーザスクライビング工程によってパターニングされ、シリコン基板の集積回路
間の領域が露出する。その後、シリコン基板はギャップからエッチングされ、集積回路が
個片化される。
本発明の一実施形態に係る、ダイシング対象の半導体ウェハの上面図である。 本発明の一実施形態に係る、その上にダイシングマスクが形成されたダイシング対象の半導体ウェハの上面図である。 本発明の一実施形態に係る、複数の集積回路を含む半導体ウェハのダイシング方法の中の作業を示すフローチャートである。 本発明の一実施形態に係る、半導体ウェハダイシング方法の実行中の図３のフローチャートの作業３０２に対応する、複数の集積回路を含む半導体ウェハの断面図である。 本発明の一実施形態に係る、半導体ウェハダイシング方法の実行中の図３のフローチャートの作業３０４に対応する、複数の集積回路を含む半導体ウェハの断面図である。 本発明の一実施形態に係る、半導体ウェハダイシング方法の実行中の図３のフローチャートの作業３０６に対応する、複数の集積回路を含む半導体ウェハの断面図である。 本発明の一実施形態に係る、フェムト秒範囲のレーザパルスを用いた場合の、それより長いパルス時間のものと比較した効果を示す図である。 本発明の一実施形態に係る、半導体ウェハ又は基板のストリート領域に使用できる材料積層体の断面図である。 本発明の一実施形態に係る、結晶シリコン（ｃ−Ｓｉ）、銅（Ｃｕ）、結晶二酸化ケイ素（ｃ−ＳｉＯ２）及びアモルファス二酸化ケイ素（ａ−ＳｉＯ２）の、光子エネルギーに関する吸収係数のグラフである。 所定のレーザの、レーザパルスエネルギー、レーザパルス幅及びレーザビーム半径とレーザ強度の関係を示す式である。 〜 本発明の一実施形態に係る、半導体ウェハのダイシング方法の中の各種作業を示す断面図である。 最小幅に限定されうる従来のダイシングと比較した、本発明の一実施形態に係る、より狭いストリートを用いて実現される半導体ウェハ上の圧縮を示す図である。 グリッド配列方式と比較した、本発明の一実施形態に係る、より高密度パッキング、即ち、ウェハ毎のダイの数の増大を可能にする自由形状集積回路配列を示す図である。 本発明の一実施形態に係る、ウェハ又は基板のレーザ及びプラズマダイシング用工具レイアウトのブロック図である。 本発明の一実施形態に係る、例示的なコンピュータシステムのブロック図である。
詳細な説明
各ウェハに複数の集積回路が搭載されている半導体ウェハのダイシング方法が開示され
る。以下の説明において、多数の具体的な詳細、例えばフェムト秒レーザスクライビング
やプラズマエッチングの条件及び材料の詳細が、本発明の実施形態を十分に理解できるよ
うに明記されている。当業者にとっては当然のことながら、本発明の実施形態は、これら
の具体的な詳細がなくても実施できる。また別の場合には、周知の態様、例えば集積回路
の製造を、本発明の実施形態を不必要に不明瞭としないように、詳細には説明していない
。さらに、当然のことながら、図面に示された各種の実施形態は代表例であり、必ずしも
一定の縮尺で描かれていない。
まず、レーザスクライブを行い、その後、プラズマエッチングを行う、ウェハ又は基板
のハイブリッドダイシング工程を、ダイの個片化に利用してもよい。レーザスクライブ工
程は、マスク層、有機及び無機誘電体層及びデバイス層をきれいに除去するために用いて
もよい。その後、レーザエッチング工程は、ウェハ又は基板が露出するか、これらが部分
的にエッチングされたところで終了してもよい。次に、ダイシング工程のプラズマエッチ
ング部を用いて、ウェハ又は基板のバルクの全厚、例えばバルク単結晶シリコンの全厚を
エッチングすることにより、ダイ又はチップの個片化、即ち、ダイシングを行ってもよい
。
従来のウェハダイシング法としては、純粋に機械的な工程に基づくダイヤモンドソー切
断、当初のレーザスクライビングとその後のダイヤモンドソーダイシング、又はナノ秒又
はピコ秒レーザダイシング等がある。薄いウェハ又は基板の個片化、例えば厚さ５０マイ
クロメートルのバルクシリコンの個片化の場合、従来の方法では、低い工程品質しかられ
ない。薄いウェハ又は基板からダイを個片化する際に直面しうる課題としては、異なる層
間のマイクロクラックの形成又は層剥離、無機誘電体層の欠け、厳格に行う必要のあるカ
ーフ幅制御、又は精密なアブレーション深さ制御などがある。本発明の実施形態は、レー
ザスクライビングとプラズマエッチングのハイブリッドダイ個片化法を含み、これは上記
の課題の１つ又はそれ以上を克服するのに有益となりうる。
本発明の一実施形態によれば、フェムト秒レーザスクライビングとプラズマエッチング
の組合せを用いて、半導体ウェハを個別化又は個片化された集積回路にダイシングする。
一実施形態において、フェムト秒レーザスクライビングを、完全にではないとしても、基
本的に非熱工程として使用する。例えば、フェムト秒レーザスクライビングは局所化して
もよく、その際、熱損傷領域はまったく、又は無視できる程度しか生じない。一実施形態
において、本発明の方法は超低誘電率フィルムを用いた集積回路を個片化するために使用
される。従来のダイシングでは、このような低誘電率フィルムに対応するために、ソーの
速度を遅くする必要があることもある。さらに、半導体ウェハは現在、ダイシングの前に
薄化されることが多い。従って、一実施形態において、フェムト秒レーザによるマスクパ
ターニングと部分的ウェハスクライビングに続いてプラズマエッチング工程を行う組合せ
が実用可能となる。一実施形態において、レーザを用いた直接書き込みは、フォトレジス
ト層をリソグラフィによりパターニングする作業を不要とすることができ、わずかなコス
トで実現できる。一実施形態において、貫通ビア方式のシリコンエッチングを使って、プ
ラズマエッチング環境下でのダイシング工程を完了させる。
それゆえ、本発明の一態様において、フェムト秒レーザスクライビングとプラズマエッ
チングの組合せを用いて、半導体ウェハを個片化された集積回路にダイシングしてもよい
。図１は、本発明の一実施形態による、ダイシング対象の半導体ウェハの上面図である。
図２は、本発明の一実施形態よる、その上にダイシングマスクが形成されたダイシング対
象の半導体ウェハの上面図である。
図１を参照すると、半導体ウェハ１００は、集積回路を含む複数の領域１０２を有する
。領域１０２は、垂直ストリート１０４と水平ストリート１０６により分離される。スト
リート１０４と１０６は、半導体ウェハの、集積回路を含まない領域であり、ウェハがそ
こに沿ってダイシングされる位置に設計される。本発明のいくつかの実施形態では、フェ
ムト秒レーザスクライブとプラズマエッチング技術の組合せを使って、ストリートに沿っ
て半導体ウェハに溝を切削して、ダイスが個々のチップ又はダイに分離されるようにする
。レーザスクライブとプラズマエッチング工程はどちらも、結晶構造の方向とは無関係で
あるため、ダイシング対象の半導体ウェハの結晶構造は、ウェハの垂直溝を形成すること
に対して影響を与えないこともある。
図２を参照すると、半導体ウェハ１００は、半導体ウェハ１００の上に堆積されたマス
ク２００を有する。一実施形態において、マスクは従来の方法で堆積され、厚さ約４〜１
０マイクロメートルの層となる。マスク２００と、半導体ウェハ１００の一部は、レーザ
スクライビング工程によってパターニングされて、ストリート１０４と１０６に沿った位
置（ギャップ２０２と２０４等）が画定され、ここで半導体ウェハ１００がダイシングさ
れる。半導体ウェハ１００の集積回路領域は、マスク２００によって被覆され、保護され
る。マスク２００の領域２０６は、その後のエッチング工程中に、集積回路がエッチング
工程によって劣化されないように位置付けられる。水平ギャップ２０４と垂直ギャップ２
０２が領域２０６間に形成され、これによって画定される領域がエッチング工程中にエッ
チングされて、最終的に半導体ウェハ１００がダイシングされる。
図３は、本発明の一実施形態による、複数の集積回路を含む半導体ウェハのダイシング
方法における作業を示すフローチャート３００である。図４Ａ〜４Ｃは、本発明の一実施
形態による、半導体ウェハダイシング方法の実行中のフローチャート３００の作業に対応
する、複数の集積回路を含む半導体ウェハの断面図である。
フローチャート３００の作業３０２と、これに対応する図４Ａを参照すると、マスク４
０２が半導体ウェハ又は基板４０４の上方に形成される。マスク４０２は、半導体ウェハ
４０４の表面上に形成された集積回路４０６を被覆し、保護する層からなる。マスク４０
２はまた、集積回路４０６の各々の間に形成される介在ストリート４０７も被覆する。
本発明の一実施形態によれば、マスク４０２を形成するステップは、層、例えば、これ
らに限定されないが、フォトレジスト層又はＩラインパターニング層を形成することを含
む。例えば、ポリマ層、例えばフォトレジスト層は、他の点でリソグラフィ工程用として
適した材料で構成してもよい。一実施形態において、フォトレジスト層は、ポジティブフ
ォトレジスト材料、例えば、これらに限定されないが、２４８ナノメートル（ｎｍ）対応
レジスト、１９３ｎｍ対応レジスト、１５７ｎｍの対応レジスト、極紫外線（ＥＵＶ）対
応レジスト又は、ジアゾナフトキノン増感剤を用いたフェノール樹脂マトリクス等からな
る。他の実施形態において、フォトレジスト層は、ネガティブフォトレジスト材料、例え
ば、これらに限定されないが、ポリシスイソプレン及びポリビニルシンナメート等からな
る。
一実施形態において、半導体ウェハ又は基板４０４は、製造工程に耐えるのに適した材
料からなり、その上に半導体加工層を適当に堆積させてもよい。例えば、一実施形態にお
いて、半導体ウェハ又は基板４０４はＩＶ族材料、例えば、これらに限定されないが、結
晶シリコン、ゲルマニウム又はシリコン／ゲルマニウムからなる。ある具体的な実施形態
において、半導体ウェハ４０４を提供するステップは、単結晶シリコン基板を提供するこ
とを含む。ある特定の実施形態において、単結晶シリコン基板には不純物原子をドープす
る。他の実施形態において、半導体ウェハ又は基板４０４は、ＩＩＩ−Ｖ族材料、例えば
発光ダイオード（ＬＥＤ）の製作に使用されるＩＩＩ−Ｖ族材料の基板からなる。
一実施形態において、半導体ウェハ又は基板４０４の上又はその中に、集積回路４０６
の一部として半導体デバイスのアレイが設置される。このような半導体デバイスの例とし
ては、これらに限定されないが、シリコン基板内に製作され、誘電体層の中に包囲された
メモリデバイス又は相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ等がある。複数の
金属製相互接続配線をデバイス又はトランジスタの上及び、周囲の誘電体層の中に形成し
てもよく、これを使用して、デバイス又はトランジスタを電気的に連結して集積回路４０
６を形成してもよい。ストリート４０７を構成する材料は、集積回路４０６を形成するた
めに使用された材料と同様又は同じであってもよい。例えば、ストリート４０７は、誘電
体材料、半導体材料及び金属配線の層からなっていてもよい。一実施形態において、スト
リート４０７の１つ又はそれ以上には、集積回路４０６の実際のデバイスと同様の試験デ
バイスが含まれる。
フローチャート３００の作業３０４と、これに対応する図４Ｂを参照すると、マスク４
０２がフェムト秒レーザスクライビング工程によってパターニングされて、ギャップ４１
０を有するパターニングされたマスク４０８が形成され、半導体ウェハ又は基板４０４の
集積回路４０６間の領域が露出する。従って、フェムト秒レーザスクライビング工程を使
って、もともと集積回路４０６間に形成されていたストリート４０７の材料が除去される
。本発明の一実施形態によれば、マスク４０２をフェムト秒レーザスクライビング工程に
よってパターニングするステップは、図４Ｂに示すように、一部分が半導体ウェハ４０４
の、集積回路４０６間の領域の中に入る溝４１２を形成することを含む。
一実施形態において、レーザスクライビング工程でマスク４０６をパターニングするス
テップは、パルス幅がフェムト秒範囲のレーザを使用することを含む。具体的には、波長
が可視スペクトル領域及び紫外線（ＵＶ）と赤外線（ＩＲ）範囲（全体として、広帯域光
スペクトル）のレーザを使用して、フェムト秒レーザ、即ち、パルス幅がフェムト秒（１
０−１５秒）のオーダのレーザを提供してもよい。一実施形態において、アブレーション
は全く、又は基本的に波長依存しないため、マスク４０２、ストリート４０７及び、おそ
らくは半導体ウェハ又は基板４０４の一部の膜といった複雑な膜に適している。
図５は、本発明の一実施形態による、フェムト秒範囲のレーザパルスを使用した場合の
、より長い周波数の場合と比較した効果を示している。図５を参照すると、フェムト秒範
囲のパルス幅のレーザを使用すると、熱損傷の問題は、より長いパルス幅の場合（例えば
、ビア５００Ｂのピコ秒での加工においては５０２Ｂのように損傷が見られ、ビア５００
Ａのナノ秒での加工においては５０２Ａのように大きな損傷が見られる）に対して、軽減
又は排除される（例えば、ビア５００Ｃのフェムト秒での加工においては５０２Ｃのよう
に損傷はわずかか、まったくない）。ビア５００Ｃの形成中に損傷が排除又は軽減される
のは、図５に示すように、低エネルギー再結合（ピコ秒レーザアブレーションの場合に見
られる）又は熱平衡（ナノ秒レーザアプレーションの場合に見られる）がないからであり
うる。
パルス幅等のレーザパラメータの選択は、レーザススクライブによる鮮鋭な切断を実現
するために、欠け、マイクロクラック及び層間剥離を最小限にする良好なレーザスクライ
ビング及びダイシング工程を開発する上で重要であろう。レーザクライブの切断面が鮮鋭
であるほど、最終的なダイ個片化のために実行されるエッチング工程が円滑になる。半導
体デバイス用ウェハには、一般に、材料タイプ（導体、絶縁体、半導体等）と厚さの異な
る多くの機能層が積層される。このような材料には例えば、これらに限定されないが、ポ
リマ等の有機材料、金属又は、二酸化ケイ素又は窒化ケイ素等の無機誘電材料がある。
ウェハ又は基板上に堆積される個々の集積回路間のストリートは、集積回路そのものと
同様又は同じ層を含んでいてもよい。例えば、図６は、本発明の一実施形態による、半導
体ウェハ又は基板のストリート領域に使用可能な材料の積層体の断面図である。
図６を参照すると、ストリート領域６００は、シリコン基板６０２の上部、第１の二酸
化ケイ素層６０４、第１のエッチストップ層６０６、第１の低誘電率層６０８（例えば、
二酸化ケイ素に関しては、誘電率が４．０未満の誘電率を有する）、第２のエッチストッ
プ層６１０、第２の低誘電率層６１２、第３のエッチストップ層６１４、ドープなし石英
ガラス（ＵＳＧ）層６１６、第２の二酸化ケイ素層６１８、フォトレジスト層６２０を含
み、図には相対的な厚さが示されている。銅配線層６２２は、第１と第３のエッチストッ
プ層６０６と６１４の間に、第２のエッチストップ層６１０を貫通して堆積される。ある
具体的な実施形態において、第１、第２、第３のエッチストップ層６０６、６１０、６１
４は窒化ケイ素からなり、低誘電率層６０８、６１２は炭素ドープ酸化シリコン材料から
なる。
従来のレーザ照射（例えば、ナノ秒又はピコ秒レーザ照射）を受けると、ストリート６
００の材料は、光吸収及びアブレーションメカニズムの点で、まったく異なる挙動を示す
。例えば、二酸化ケイ素等の誘電体層は、通常の条件下で、事実上商用のレーザ波長すべ
てを透過させる。これに対して、金属、有機物（低誘電率材料等）及びシリコンは、特に
ナノ秒又はピコ秒レーザ照射に応答して、光子と容易に結合する。例えば、図７には、本
発明の一実施形態による、結晶シリコン（ｃ−Ｓｉ、７０２）、銅（Ｃｕ、７０４）、結
晶二酸化ケイ素（ｃ−ＳｉＯ２、７０６）、アモルファス二酸化ケイ素（ａ−ＳｉＯ２、
７０８）の光子エネルギーに関する吸収係数のグラフ７００が含まれる。図８は、所定の
レーザの、レーザパルスエネルギー、レーザパルス幅、レーザビー半径とレーザ強度の関
係を示す等式８００である。
一実施形態において、等式８００と吸収係数のグラフ７００を使用して、フェムト秒レ
ーザ工程のパラメータを、無機及び有機誘電体、金属及び半導体に対して、これらの材料
の一般的なエネルギー吸収特性は特定の条件では大きく異なりうるものの、基本的に共通
のアブレーション効果を有するように選択してもよい。例えば、二酸化ケイ素の吸収係数
は非線形であり、適当なレーザアブレーションパラメータの下では有機誘電体、半導体、
金属のそれに、より近づけてもよい。１つのこのような実施形態において、高強度で短パ
ルス幅のフェムト秒レーザ工程を使用して、二酸化ケイ素層及び、有機誘電体層、半導体
又は金属の１つ又はそれ以上を含む積層体のアプレーションを行う。ある具体的な実施形
態において、約４００フェムト秒以下のパルスをフェムト秒レーザ照射工程に使用して、
マスク、ストリート及び、シリコン基板の一部を除去する。
これに対して、最適でないレーザパラメータが選択されると、無機誘電体、有機誘電体
、半導体又は金属の２つ又はそれ以上を含む積層構造において、レーザアプレーション工
程によって剥離の問題が起こりうる。たとえは、レーザはバンドギャップエネルギーの高
い誘電体（例えば、バンドギャップが約９ｅＶの二酸化ケイ素）には浸透して、測定可能
な吸収は見られない。しかしながら、レーザエネルギーは、下地の金属又はシリコン層の
中に吸収されてもよく、これによって金属又はシリコン層が有意に蒸発する。蒸発は高い
圧力を発生させて、上層の二酸化ケイ素誘電体層を持ち上げる可能性があり、重大な層間
剥離とマイクロクラックの原因となりうる。一実施形態において、ピコ秒レーザ照射工程
では複雑な積層体のマイクロクラックと剥離が起こるものの、フェムト秒レーザ照射工程
は、同じ材料積層体のマイクロクラックや剥離を起こさないことが実証されている。
誘電体層を直接浸食することができるようにするためには、誘電体材料をイオン化して
、これらが強力に光子を吸収することにより、導電性材料と同様の挙動を示すようにする
必要があることもある。吸収によって、誘電体層が最終的に浸食される前に、レーザエネ
ルギーの大部分が下層のシリコン又は金属層に浸透しないようにブロックできる。一実施
形態において、無機誘電体のイオン化は、レーザの強度が、無機誘電材料の中で光子イオ
ン化と衝突イオン化を開始させるのに十分に高いと可能である。
本発明の一実施形態において、適当なフェムト秒レーザ工程は、ピーク強度（放射照度
）が高く、通常、これによって各種材料における相互作用が非線形となることを特徴とす
る。１つのこのような実施形態において、フェムト秒レーザ源のパルス幅は、約１０フェ
ムト秒〜５００フェムト秒の範囲であるが、好ましくは、１００フェムト秒〜４００フェ
ムト秒の範囲である。一実施形態において、フェムト秒レーザ源の波長は、約１５７０ナ
ノメートル〜２００ナノメートルの範囲であるが、好ましくは５４０ナノメートル〜２５
０ナノメートルの範囲である。一実施形態において、レーザとこれに対応する光学ステム
により、作業面でられる焦点は、約３マイクロメートル〜１５マイクロメートルの範囲で
あるが、好ましくは約５マイクロメートル〜１０マイクロメートルの範囲である。
作業面の空間ビームプロファイルは、シングルモード（ガウシアン）であっても、整形
トップハットプロファイルであってもよい。一実施形態において、レーザ源のパルス繰り
返し率は、約２００ｋＨｚ〜１０ＭＨｚの範囲であるが、好ましくは約５００ｋＨｚ〜５
ＭＨｚの範囲である。一実施形態において、レーザ源が供給する作業面でのパルスエネル
ギーは、約０．５μＪ〜１００μＪであるが、好ましくは約１μＪ〜５μＪである。一実
施形態において、レーザスクライビング工程が加工対象物の表面に沿って実行される速度
は、約５００ｍｍ／秒〜５ｍ／秒の範囲であるが、好ましくは約６００ｍｍ／秒〜２ｍ／
秒の範囲である。
スクライビング工程は、１行程のみであっても、あるいは複数行程でもよいが、一実施
形態では、好ましくは１〜２行程である。一実施形態において、加工対象物のスクライビ
ング深さは、約５マイクロメートル〜５０マイクロメートルの深さの範囲、好ましくは凡
そ１０マイクロメートル〜２０マイクロメートルの深さの範囲である。レーザは、所定の
パルス繰り返し率での単一パルス列又はパルスバースト列のいずれで照射してもよい。一
実施形態において、発生されるレーザビームのカーフ幅は、約２マイクロメートル〜１５
マイクロメートルの範囲であるが、シリコンウェハのスクライビング／ダイシングにおい
ては、デバイス／シリコン界面で測定して、好ましくは約６マイクロメートル〜１０マイ
クロメートルの範囲である。
レーザパラメータは、十分に高いレーザ強度を提供して、無機誘電体（二酸化ケイ素等
）のイオン化を達成し、無機誘電体の直接アブレーションの前に下層の損傷により発生す
る剥離と欠けを最小限にすること等の恩恵と利点が得られるように選択してもよい。また
、パラメータは、アブレーション幅（カーフ幅等）と深さを正確に制御して、工業用とし
て有意義な工程スループットが得られるように選択してもよい。前述のように、フェムト
秒レーザは、ピコ秒及びナノ秒レーザアプレーション工程と比較して、上記の利点を提供
するのに格段に適している。しかしながら、フェムト秒レーザアプレーションのスペクト
ルの中でも、特定の波長においては、他の波長よりよい性能が提供されうる。例えば、一
実施形態において、ＵＶ範囲に近い、又はその範囲内の波長のフェムト秒レーザ工程では
、ＩＲ範囲に近い、又はその範囲内の波長のフェムト秒レーザ工程より鮮鋭なアブレーシ
ョン工程が提供される。ある具体的なこのような実施形態において、半導体ウェハ又は基
板のスクライビングに適したフェムト秒レーザ工程は、約５４０ナノメートル以下の波長
のレーザに基づく。ある特定のこのような実施形態において、約５４０ナノメートル以下
の波長のレーザの約４００フェムト秒以下のパルスが使用される。しかしながら、代替の
実施形態では、２波長レーザ（ＩＲレーザとＵＶレーザの組合せ等）が使用される。
フローチャート３００の作業３０６と、これに対応する図４Ｃを参照すると、半導体ウ
ェハ４０４は、パターニングされたマスク４０８のギャップ４１０からエッチングされ、
集積回路４０６が個片化される。本発明の一実施形態によれば、半導体ウェハ４０４をエ
ッチングするステップは、図４Ｃに示すように、フェムト秒レーザスクライビング工程で
形成された溝４１２をエッチングして、最終的には半導体ウェハ４０４の全厚を完全にエ
ッチングすることを含む。
一実施形態において、半導体ウェハ４０４をエッチングするステップは、プラズマエッ
チング工程を使用すること含む。一実施形態においては、シリコン貫通ビア型エッチング
工程が使用される。例えば、ある具体的な実施形態において、半導体ウェハ４０４の材料
のエッチング速度は、毎分２５マイクロメートルを超える。超高密度プラズマ源をダイ個
片化工程のプラズマエッチング部に使用してもよい。このようなプラズマエッチング工程
の実行に適したプロセスチャンバの１例は、米国カリフォルニア州Ｓｕｎｎｙｖａｌｅの
Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（
登録商標）Ｓｉｌｖｉａ（商標）Ｅｔｃｈシステムである。Ａｐｐｌｉｅｄ Ｃｅｎｔｕ
ｒａ（登録商標）Ｓｉｌｖｉａ（商標）Ｅｔｃｈシステムは、容量性及び誘導型ＲＦ結合
を組み合わせたもので、それによって、たとえ磁力強化により改善されたとしても、容量
性カップリングのみを用いた場合に可能な程度より、はるかに独立してイオン密度とイオ
ンエネルギーを制御できる。このような組合せによって、イオン密度とイオンエネルギー
を有効に切り離し、非常に低圧であっても、ＤＣバイアスを損傷しうるほど高いレベルと
することなく、比較的高密度のプラズマを提供できる。その結果、プロセスウィンドウを
例外的に広くすることができる。しかしながら、シリコンのエッチングが可能な、どのよ
うなプラズマエッチングチャンバを使用してもよい。ある例示的な実施形態においては、
深掘りシリコンエッチングを使用して、単結晶シリコン基板又はウェハ４０４を、従来の
シリコンエッチング速度の約４０％より速いエッチング速度でエッチングし、その際、常
にプロファイル制御は基本的に正確に行われ、側壁は事実上、スカロップのない状態とさ
れる。ある具体的な実施形態において、シリコン貫通ビア型エッチング工程が使用される
。このエッチング工程は、反応性ガスから発生されるプラズマに基づいており、このガス
は一般に、ＳＦ６、Ｃ４Ｆ８、ＣＨＦ３、ＸｅＦ２等のフッ素系ガス又は、比較的高速の
エッチング速度でシリコンをエッチングできるその他の反応性ガスである。一実施形態に
おいて、図４Ｃに示すように、マスク層４０８は個片化工程の後に除去される。
従って、フローチャート３００と図４Ａ〜４Ｃを再び参照すると、ウェハダイシングは
、マスク層全厚、ウェハストリート（金属配線層を含む）全厚と、シリコン基板の一部の
初期のレーザアブレーションによって実行してもよい。レーザパルス幅は、フェムト秒の
範囲で選択してもよい。その後、これに続くシリコン全厚の深掘りプラズマエッチングに
よってダイの個片化を完了させてもよい。本発明の一実施形態によるダイシングのための
材料積層体の具体例を、図９Ａ〜９Ｄに関連して、以下に説明する。
図９Ａを参照すると、レーザアブレーションとプラズマエッチングのハイブリッドダイ
シングのための材料積層体は、マスク層９０２、デバイス層９０４、基板９０６を含む。
マスク層、デバイス層、基板層は、裏打ちテープ９１０に接着されたダイアタッチフィル
ム９０８の上に堆積される。一実施形態において、マスク層９０２はフォトレジスト層、
例えばマスク４０２に関して上述したフォトレジスト層である。デバイス層９０４は、１
つ又はそれ以上の金属層（例えば、銅層）及び１つ又はそれ以上の低誘電率誘電体層（例
えば、炭素ドープ酸化物層）の上に堆積された無機誘電体層（例えば、二酸化ケイ素）を
含む。デバイス層９０４はまた、集積回路間に配置されたストリートを含み、これらのス
トリートは集積回路と同じ又は同様の層を含む。基板９０６は、バルク単結晶シリコン基
板である。
一実施形態において、バルク単結晶シリコン基板９０６は、裏面から薄化されてから、
ダイアタッチフィルム９０８に接着される。薄化は、裏面研削工程により行ってもよい。
一実施形態において、バルク単結晶シリコン基板９０６は、厚さ約５０〜１００マイクロ
メートルの範囲まで薄化される。留意すべき点として、一実施形態において、薄化は、レ
ーザアプレーションとプラズマエッチングによるダイシング工程の前に行われる。一実施
形態において、フォトレジスト層９０２の厚さは、約５マイクロメートルであり、デバイ
ス層９０４の厚さは、約２〜３マイクロメートルの範囲である。一実施形態において、ダ
イアタッチフィルム９０８（又は、薄化された、又は薄いウェハ又は基板を裏打ちテープ
９１０に接着できる、どのような適当な代替物であってもよい）の厚さは、約２０マイク
ロメートルである。
図９Ｂを参照すると、マスク９０２、デバイス層９０４、基板９０６の一部がフェムト
秒レーザスクライビング工程９１２によってパターニングされ、基板９０６に溝９１４が
形成される。図９Ｃを参照すると、シリコン貫通深掘りプラズマエッチング工程９１６を
使って、溝９１４がダイアタッチフィルム９０８まで延ばされ、ダイアタッチフィルム９
０８の上部が露出し、それによってシリコン基板９０６が個片化される。デバイス層９０
４は、シリコン貫通深掘りプラズマエッチング工程９１６の実行中、フォトレジスト層９
０２により保護される。
図９Ｄを参照すると、個片化工程はさらに、ダイアタッチフィルム９０８をパターニン
グするステップを含み、これによって裏打ちテープ９１０の上部が露出し、ダイアタッチ
フィルム９０８が個片化される。一実施形態において、ダイアタッチフィルムは、レーザ
工程又はエッチングプロセスによって個片化される。さらなる実施形態は、その後、基板
９０６の個片化された部分（個々の集積回路等）を裏打ちテープ９１０から剥がすステッ
プを含んでいてもよい。一実施形態において、個片化されたダイアタッチフィルム９０８
は、基板９０６の個片化された部分の裏面に保持される。他の実施形態は、マスキングフ
ォトレジスト層９０２をデバイス層９０４から除去するステップを含んでいてもよい。代
替の実施形態において、基板９０６が約５０マイクロメートルより薄い場合、レーザアブ
レーション工程９１２を使って基板９０６を完全に個片化し、追加のプラズマ工程を利用
しない。
ダイアタッチフィルム９０８を個片化した後に、一実施形態では、マスキング用フォト
レジスト層９０２がデバイス層９０４から除去される。一実施形態において、個片化され
た集積回路は裏打ちテープ９１０から除去されて、パッケージングされる。このような一
実施形態において、パターニングされたダイアタッチフィルム９０８は各集積回路の裏面
に保持され、最終的なパッケージングに含められる。しかしながら、他の実施形態では、
パターニングされたダイアタッチフィルム９０８は、個片化工程中又はその後に除去され
る。
図４Ａ〜４Ｃを再び参照すると、複数の集積回路４０６は、幅約１０マイクロメートル
以下のストリート４０７によって分離されていてもよい。フェムト秒レーザスクライビン
グ法を使用することにより、レーザの厳格なプロファイル制御を少なくとも１つの理由と
して、集積回路のレイアウトをこのように圧縮できるであろう。例えば、図１０は、本発
明の一実施形態による、より狭いストリートを使用することによって達成された、最小幅
に限定されうる従来のダイシングと比較した半導体ウェハ又は基板上の圧縮を示している
。
図１０を参照すると、半導体ウェハ上の圧縮は、最小幅（レイアウト１０００の約７０
マイクロメートル以上の幅等）に限定されうる従来のダイシングに対して、より狭いスト
リート（レイアウト１００２の約１０マイクロメートル以下の幅等）を使用することによ
って達成される。しかしながら、当然のことながら、フェムト秒レーザスクライビング工
程によれば本来は可能であったとしても、ストリート幅を１０マイクロメートル未満まで
縮小することが常に望ましいとはかぎらない。例えば、用途によっては、ストリートの幅
は少なくとも４０マイクロメートルとして、集積回路を分離するストリートの中にダミー
又は試験デバイスを製作する必要がありうる。
再び図４Ａ〜４Ｃを参照すると、複数の集積回路４０６を半導体ウェハ又は基板４０４
の上に、制約なしのレイアウトで配置してもよい。例えば、図１１は、より高密度のパッ
キングを可能にする、自由形状の集積回路配置を示している。本発明の一実施形態によれ
ば、より高密度のパッキングによって、グリッド整列法式と比較して、ウェハ毎のダイの
数を多くすることができる。図１１を参照すると、自由形状のレイアウト（半導体ウェハ
又は基板１１０２上の制約なしのレイアウト等）によって、グリッド整列法式（半導体ウ
ェハ又は基板１１００上の制約されたレイアウト等）と比較して、より高密度のパッキン
グが可能となり、従って、ウェハ毎のダイの数をより多くすることができる。一実施形態
において、レーザアブレーションとプラズマエッチングによる個片化工程の速度は、ダイ
の大きさ、レイアウト又はストリートの数とは無関係である。
フェムト秒レーザアブレーションとプラズマエッチングのハイブリッド個片化工程の中
の作業の多く又は全部を実行するように、１つの加工ツールを構成してもよい。例えば、
図１２は、本発明の一実施形態による、ウェハ又は基板のレーザ及びプラズマダイシング
のためのツールレイアウトのブロック図である。
図１２を参照すると、加工ツール１２００は、複数のロードロック１２０４が連結され
たファクトリインタフェース１２０２（ＦＩ）を含む。クラスタツール１２０６がファク
トリインタフェース１２０２に連結されている。クラスタツール１２０６は、１つ又はそ
れ以上のプラズマエッチングチャンバ、例えばプラズマエッチングチャンバ１２０８を含
む。レーザスクライブ装置１２１０もまた、ファクトリインタフェース１２０２に連結さ
れている。加工ツール１２００の全体的設置面積は、一実施形態において、図１２に示す
ように、約３５００ミリメートル（３．５メートル）×約３８００ミリメートル（３．８
メートル）である。
一実施形態において、レーザスクライブ装置１２１０は、フェムト秒レーザを格納する
。フェムト秒レーザは、ハイブリッド式のレーザ及びエッチング個片化工程のレーザアブ
レーション部、例えば前述のレーザアブレーション工程を実行するのに適している。一実
施形態において、可動ステージもまたレーザスクライブ装置１２００に含まれており、こ
の可動ステージは、ウェハ又は基板（又はそのキャリア）をフェムト秒レーザに関して移
動させるように構成される。ある具体的な実施形態においては、フェムト秒レーザもまた
可動式である。レーザスクライブ装置１２１０の全体的な設置面積は、一実施形態におい
て、図１２に示すように、約２２４０ミリメートル×約１２７０ミリメートルであっても
よい。
一実施形態において、１つ又はそれ以上のプラズマエッチングチャンバ１２０８は、パ
ターニングされたマスクの中のギャップからウェハ又は基板をエッチングし、複数の集積
回路を個片化するように構成されている。１つのこのような実施形態において、その１つ
又はそれ以上のプラズマエッチングチャンバ１２０８は、深掘りシリコンエッチング工程
を実行するように構成されている。ある具体的な実施形態において、その１つ又は複数の
プラズマエッチングチャンバ１２０８は、米国カリフォルニア州ＳｕｎｎｙｖａｌｅのＡ
ｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓから入手可能なＡｐｐｌｉｅｄ Ｃｅｎｔｕｒａ（登
録商標）Ｓｉｌｖｉａ（商標）Ｅｔｃｈシステムである。エッチングチャンバは、単結晶
シリコン基板又はウェハの上又は中に格納された個々の集積回路を製作するために使用可
能な深掘りシリコンエッチング用として特に設計されていてもよい。一実施形態において
、シリコンエッチングを高速化しやすくするために、高密度プラズマ源がプラズマエッチ
ングチャンバ１２０８内に含められている。一実施形態において、複数のエッチングチャ
ンバが加工ツール１２００のクラスタツール１２０６部に含められ、個片化又はダイシン
グ工程の高い製造スループットを実現する。
ファクトリインタフェース１２０２は、外部製造施設とレーザスクライブ装置１２１０
及びクラスタツール１２０６とをつなぐ適当な大気開放ポートであってもよい。ファクト
リインタフェース１２０２は、貯蔵ユニット（例えば、前方開口式カセット一体型搬送保
管箱）からクラスタツール１２０６又はレーザスクライブ装置１２１０のいずれか又は両
方にウェハ（又はそのキャリア）を搬送するためのアーム又はブレードを備えるロボット
を含んでいてもよい。
クラスタツー１２０６は、個片化方法において機能を果たすのに適した他のチャンバを
含んでいてもよい。例えば、一実施形態において、別のエッチングチャンバの代わりに、
成膜チャンバ１２１２が含まれる。成膜チャンバ１２１２は、ウェハ又は基板のレーザス
クライビングの前に、ウェハ又は基板のデバイス層の上又は上方にマスクを蒸着するよう
に構成されていてもよい。一実施形態において、成膜チャンバ１２１２は、フォトレジス
ト層の成膜に適している。他の実施形態において、別のエッチングチャンバの代わりに、
ウェット／ドライステーション１２１４を含める。ウェット／ドライステーションは、基
板又はウェハのレーザスクライブ及びプラズマエッチング個片化工程の後の残渣や破片の
洗浄又はマスクの除去に適していてもよい。一実施形態においては、計量ステーションも
また工程ツール１２００の構成要素として含められる。
本発明の実施形態は、命令が記憶された機械可読媒体を含むことができるコンピュータ
プログラム製品、即ち、ソフトウェアとして提供してもよく、これらを用いて、本発明の
実施形態による工程を実行するようにコンピュータシステム（又はその他の電子デバイス
）をプログラムしてもよい。一実施形態において、コンピュータシステムは、図１２に関
連して説明した加工ツール１２００と連結されていてもよい。機械可読媒体は、機械（コ
ンピュータ等）によって読取可能な形態の情報を記憶又は転送するためのどのような機構
を含んでいてもよい。例えば、機械可読（コンピュータ可読等）の媒体としては、機械（
コンピュータ等）可読記憶媒体（リードオンリーメモリ（ＲＯＭ）、ランダムアクセスメ
モリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、
機械（コンピュータ等）可読伝送媒体（電気、光、音響又はその他の形態による伝播信号
（赤外線信号、デジタル信号等））その他が含まれる。
図１３は、機械に本明細書に記載した方法のいずれか１つ又はそれ以上を実行させるた
めの１つの命令セットを実行してもよい、コンピュータシステム１３００の例示的形態機
械を表す概略図である。他の実施形態において、機械は、ローカルエリアネットワーク（
ＬＡＮ）、イントラネット、エクストラネット又はインターネットにおいて他の機械に接
続（ネットワーク接続等）されてもよい。機械は、クライアント−サーバネットワーク環
境におけるサーバ又はクライアントマシンとして、又はピア・ツー・ピア（又は分散型）
ネットワーク環境におけるピアマシンとして動作してもよい。機械は、パーソナルコンピ
ュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、携帯型情報端末（
ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチ又
はブリッジ、あるいはその機械により実行される動作を特定する１つの命令セット（逐次
的又はその他）を実行できるどのような機械であってもよい。さらに、１台の機械だけが
示されているが、「機械（マシン）」という用語はまた、個々に、又は共同で１つの（又
は複数の）命令セットを実行して、本明細書に記載の方法のいずれか１つ又は複数を行う
任意の機械（コンピュータ等）の集合を含むと理解するものとする。
例示的なコンピュータシステム１３００は、プロセッサ１３０２、メインメモリ１３０
４（リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、同期ＤＲＡＭ（ＳＤＲＡＭ）
又はラムバスＤＲＡＭ（ＲＤＲＡＭ）等のダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）その他等）、スタティックメモリ１３０６（フラッシュメモリ、スタティックランダ
ムアクセスメモリ（ＳＲＡＭ）その他等）と、補助メモリ１３１８（データ記憶デバイス
等）を含み、これらはバス１３３０を介して相互に通信する。
プロセッサ１３０２は、１つ又は複数の汎用処理デバイス、例えばマイクロプロセッサ
、中央処理ユニット等を表す。より具体的には、プロセッサ１３０２は、複合命令セット
演算（ＣＩＳＣ）マイクロプロセッサ、縮小命令セット演算（ＲＩＳＣ）マイクロプロセ
ッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実行するプロセッ
サ、又は複合的な命令セットを実行するプロセッサであってもよい。プロセッサ１３０２
はまた、１つ又は複数の特定用途処理デバイス、例えば、特定用途集積回路（ＡＳＩＣ）
、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳ
Ｐ）、ネットワークプロセッサ又はその他であってもよい。プロセッサ１３０２は、本明
細書に記載する作業を行うための処理ロジック１３２６を実行するように構成される。
コンピュータシステム１３００は、ネットワークインタフェースデバイス１３０８をさ
らに含んでいてもよい。コンピュータシステム１３００はまた、ビデオディスプレイユニ
ット１３１０（液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）又
は陰極線管（ＣＲＴ）等）、英数字入力デバイス１３１２（キーボード等）、カーソル制
御デバイス１３１４（マウス等）及び信号発生器１３１６（スピーカ等）を含んでいても
よい。
補助メモリ１３１８は、機械アクセス可能記憶媒体（又は、より具体的には、コンピュ
ータ可読記憶媒体）１３３１を含んでいてもよく、そこには本明細書に記載した方法又は
機能のいずれか１つ又はそれ以上を実行する１つ又は複数の命令セット（ソフトウェア１
３２２等）が記憶されている。ソフトウェア１３２２はまた、コンピュータシステム１３
００によるその実行中、完全に、又は少なくとも部分的にメインメモリ１３０４及び／又
はプロセッサ１３０２の中にあってもよく、メインメモリ１３０４とプロセッサ１３０２
が機械可読記憶媒体にもなる。ソフトウェア１３２２はさらに、ネットワーク１３２０上
でネットワークインタフェースデバイス１３０８を介して送受信されてもよい。
機械アクセス可能記憶媒体１３３１は、例示的実施形態において、１つの媒体として示
されているが、「機械可読記憶媒体」という用語は、１つ又は複数の命令セットを記憶さ
せた１つの媒体又は複数の媒体（中央集中型又は分散型データベース、及び／又は関連す
るキャッシュとサーバ等）を含むと理解するものとする。「機械可読記憶媒体」という用
語はまた、機械によって実行される命令セットを記憶又は符号化でき、機械に本発明の方
法のいずれか１つ又はそれ以上を実行させる任意の媒体を含むと理解するものとする。「
機械可読記憶媒体」という用語は、従って、例えば、これらに限定されないが、ソリッド
ステートメモリ、光及び磁気媒体を含むと理解するものとする。
本発明の一実施形態によれば、機械アクセス可能記憶媒体には、データ処理システムに
複数の集積回路を有する半導体ウェハのダイシング方法を実行させる命令が格納されてい
る。この方法は、半導体ウェハ上にマスクを形成するステップを含み、このマスクは、集
積回路を被覆し、保護する層からなる。マスクは次に、フェムト秒レーザスクライビング
工程によってパターニングされ、ギャップを有するパターニングされたマスクが形成され
る。半導体ウェハの領域は、集積回路間において露出する。半導体ウェハは次に、パター
ニングされたマスクのギャップからエッチングされ、集積回路が個片化される。
以上、各ウェハが複数の集積回路を有する半導体ウェハのダイシング方法を説明した。
本発明の一実施形態によれば、複数の集積回路を有する半導体ウェハのダイシング方法は
、半導体ウェハ上にマスクを形成するステップを含み、このマスクは、集積回路を被覆し
、保護する層からなる。この方法はまた、マスクをフェムト秒レーザスクライビング工程
によってパターニングするステップを含み、それによってギャップを有するパターニング
されたマスクが形成され、半導体ウェハの集積回路間の領域が露出する。この方法はまた
、半導体ウェハを、パターニングされたマスクのギャップからエッチングするステップも
含み、これによって集積回路が個片化される。一実施形態において、フェムト秒レーザス
クライビング工程によってマスクをパターニングするステップは、半導体ウェハの集積回
路間の領域に溝を形成することを含む。この実施形態において、半導体ウェハをエッチン
グするステップは、レーザスクライビング工程で形成された溝をエッチングすることを含
む。

Claims (1)

  1. 複数の集積回路を含む半導体ウェハをダイシングするシステムにおいて、
    ファクトリインタフェースと、
    前記ファクトリインタフェースに連結され、フェムト秒ベースのレーザを含むレーザスクライブ装置と、
    前記ファクトリインタフェースに連結されたプラズマエッチングチャンバとを含むシステム。
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