CN116613060A - 一种晶圆切割方法及半导体器件 - Google Patents

一种晶圆切割方法及半导体器件 Download PDF

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Abstract

本发明涉及一种晶圆切割方法及半导体器件,所述方法包括:在晶圆中的划片槽处进行具有第一宽度的激光开槽,形成第一深槽,所述第一深槽贯穿芯片上表面的外延层;在外延层表面的第一深槽处进行具有第二宽度的二次刻蚀,形成第二深槽;在第二深槽处进行具有第三宽度的激光切割,激光切割贯穿芯片的背层,得到若干单独的芯片。本发明采用三步切割法切割晶圆,通过对不同的材质和结构情况,选择不同的切割方式来实现无损切割,减少芯片的良率损失和可靠性问题。

Description

一种晶圆切割方法及半导体器件
技术领域
本发明涉及微电子及半导体技术领域,特别是一种晶圆切割方法及半导体器件。
背景技术
晶圆切割是半导体芯片制造工艺流程中的道必不可少的工序,在晶圆制造中属后道工序。将做好芯片的整片晶圆按芯片大小分割成单一的芯片(晶粒),称之为晶圆切割。在相关技术中,量产的晶圆切割方式主要有传统的单刀(金刚石刀片)切割(Blade Saw)、双刀切割;相对先进的有激光开槽(Laser Grooving)组合单刀切割,等离子切割(DRIE/PlasmaDicing),激光切割(Laser Saw)组合单刀切割;以及在试产阶段的隐形切割(Stealthdicing),先切割再磨片(DBG),激光切割等工艺流程。但是每一种切割方式都有其独特的晶圆结构要求和技术特点,同时也存在着比较明显的技术缺点。例如导致芯片正面边缘,背面边缘以及侧面的微裂纹(Chipping和Crack),这些微裂纹往往是电性异常以及可靠性异常发生的主要原因。
而目前由于产品结构的复杂性,单一的方案并不能有效的安全的完成没有裂痕的切割方案。
发明内容
为此,本发明提供了一种晶圆切割方法及半导体器件,采用三步切割法切割晶圆,通过对不同的材质和结构情况,选择不同的切割方式来实现无损切割,减少后续可能存在的良率损失,可靠性问题。
为实现上述目的,本发明主要采用以下技术方案:本申请实施例提供一种晶圆切割方法,所述晶圆上表面具有依次排列的多个芯片,所述每个芯片自顶部向下依次包括:封装层、外延层、衬底层及背层,且相邻所述芯片之间具备划片槽,所述方法包括:在所述划片槽处进行具有第一宽度的激光开槽,形成第一深槽,所述第一深槽贯穿所述芯片上表面的外延层;在所述外延层表面的第一深槽处进行具有第二宽度的二次刻蚀,形成第二深槽;在所述第二深槽处进行具有第三宽度的激光切割,所述激光切割贯穿所述芯片的背层,得到若干单独的芯片。
在一些实施例中,所述二次刻蚀停止于所述芯片的背层,使得形成的第二深槽贯穿所述芯片的衬底层。
在一些实施例中,所述二次刻蚀停止于所述芯片衬底层的底部,使得形成的第二深槽位于所述芯片的衬底层中。
在一些实施例中,在所述激光开槽之前,所述方法还包括:在所述晶圆上表面涂覆第一保护胶,通过曝光显影去除所述划片槽上的第一保护胶,形成第一开口,所述第一开口具有第一宽度,通过所述第一开口进行所述激光开槽。
在一些实施例中,所述二次刻蚀为深反应离子刻蚀,在所述第二刻蚀之前,所述方法还包括:在所述晶圆上表面涂覆第二保护胶,通过曝光显影去除所述划片槽上的第二保护胶,形成第二开口,所述第二开口具有第二宽度,通过所述第二开口进行所述深反应离子刻蚀。
在一些实施例中,在所述第三刻蚀之前,所述方法还包括:在所述晶圆表面涂覆第三保护胶,通过曝光显影去除所述划片槽上的第三保护胶,形成第三开口,所述第三开口具有第三宽度,通过所述第三开口进行所述激光切割。
在一些实施例中,所述第一宽度大于等于所述第二宽度,所述第二宽度大于等于所述第三宽度。
在一些实施例中,所述方法还包括:在所述晶圆底部粘贴一划片膜,所述激光切割贯穿所述背层停止于所述划片膜之中,使得到的若干独立的芯片通过所述划片膜连接。
在一些实施例中,所述背层为金属层,和/或背胶层。
本申请实施例提供一种半导体器件,采用上述的晶圆切割方法制备而成。
本发明提供的晶圆切割方法,通过应对不同的材质和结构情况,选择不同的切割方式来实现无损切割,在划片槽处采用激光开槽、外延层处采用深反应离子刻蚀以及在衬底层进行激光切割的方式对晶圆进行分步划片,不仅解决了现有技术中采用单一机械切割方式进行切割导致在芯片边缘处产生崩边或裂纹的问题,减少后续可能存在的良率损失;同时提高芯片的可靠性。
附图说明
图1为本申请实施例1中晶圆结构示意图;
图2为本申请实施例1中晶圆的截面结构示意图;
图3为本申请实施例1提供的晶圆切割方法流程图;
图4至图9为本申请实施例1提供的晶圆切割过程中的晶圆截面结构示意图;
图10为本申请实施例2提供的晶圆切割过程中的晶圆截面结构示意图;
图11为本申请实施例3提供的晶圆切割过程中的晶圆截面结构示意图。
具体实施方式
为了能够更清楚地理解本申请的上述目的、技术方案和优点,下面结合附图和具体实施例进行详细描述。需要说明的是,在不冲突的情况下,本申请的实施例及实施例中的特征可以相互组合,以下描述的具体实施例仅仅用于解释本申请,并不用于限定本申请。
在下面的描述中阐述了很多具体细节以便于充分理解本申请,所描述的实施例仅仅是本申请一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
除非另有定义,本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本申请。
实施例1 本申请实施例提供一种晶圆切割方法,图1为本申请实施例中晶圆结构示意图。如图1所示,本申请实施例提供的晶圆1包括:多个芯片101和多个芯片101之间的划片槽102;应当理解的是,划片槽102包括纵横交错的多条划片槽。图2为本申请实施例中晶圆的截面结构示意图,其中,芯片101自顶部向下依次包含封装层103、外延层104、衬底层105及背层106等相关的基础结构。衬底层105的材料不局限于硅基(Si,SiO,SiN等),碳基,GaN,GaAs,蓝宝石等。背层106为金属层,和/或背胶层,实例性地,背层106的材料不局限于金属,例如Al,TiCu,TiNiVAg,TiNiAg,TiNiAgNi等单一金属或多层金属或多层合金或相关的组合;背层106的材料不局限于背胶,EMC(Epoxy molding compound,环氧塑封料);此外,还可以是金属层与背胶层的组合等。封装层103不局限于0~N层的RDL(Re-distributedlayer,重布线层)和0~N层的PI层(Polyimide,聚酰亚胺)。
在一些实施例中,所述芯片101还包括,位于外延层中的多个焊盘,以及位于所述每一焊盘上的焊球(图中未示出),用于芯片的电引出。
在一些实施例中,所述芯片101还包括,在所述外延层中位于所述芯片四周的密封环,所述密封环用于保护所述芯片器件。
图3为本申请实施例提供的晶圆切割方法流程图,如图3所示,所述切割方法包括:
步骤S101:在所述划片槽处进行具有第一宽度的激光开槽,形成第一深槽,所述第一深槽贯穿所述外延层。划片槽为晶圆上相邻芯片之间预留的切割位置,在来料晶圆上已经制作完成。在本申请实施例中,划片槽102位于所述芯片101的封装层103中,且贯穿封装层103,为晶圆制造过程中预留的,实例性的,划片槽102贯穿封装层103并延伸至外延层104的上表面。
激光开槽属于无接触式加工,不对晶圆产生机械应力的作用,对晶圆损伤较小。由于外延层104多为杂质掺杂,特别是重金属掺杂,导致常规(无损切割)的切割无法执行,同时在划片槽内具有工艺层部分,也会存在测试焊盘(Test Key)等金属或lowk材料,也会影响除激光开槽之外的其他切割方式。而激光开槽是通过激光聚焦进行切割,聚焦点可小到亚微米数量级,从而对晶圆的微处理更具优越性,以防止机械切割造成崩坏和裂纹等问题。
步骤S102:在所述外延层表面的第一深槽处进行具有第二宽度的二次刻蚀,形成第二深槽;这里,所述二次刻蚀为深反应离子刻蚀。
步骤S103:在所述第二深槽处进行具有第三宽度的激光切割,所述激光切割贯穿所述芯片的背层,得到若干单独的芯片。
在本申请实施例中,步骤S101之前,所述晶圆切割方法还包括步骤A:在所述晶圆上表面涂覆第一保护胶,通过曝光显影去除所述划片槽上的第一保护胶,形成第一开口,所述第一开口具有第一宽度,通过所述第一开口进行所述激光开槽。
图4至图9为本申请实施例提供的晶圆切割过程中的晶圆截面结构示意图,参见图4,在晶圆1的上表面涂覆第一保护胶121,可以理解的是,这里保护胶121覆盖整个晶圆1的上表面,包括划片槽102。随后通过曝光显影去除划片槽102处的第一保护胶,形成第一开口122,以暴露出划片槽102,第一开口122具有第一宽度W1,通过第一开口122,在划片槽102处进行具有第一宽度W1的激光开槽,形成第一深槽111,所述第一深槽111贯穿芯片上表面的外延层104。这里,第一深槽111的第一宽度W1小于等于划片槽102的宽度,实例性地,第一深槽贯穿外延层104并延伸至衬底层105的上表面。参见图5,去除第一保护胶121。
可选地,设置第一保护胶是为了防止激光开槽过程中产生的气相物杂质冷却后沾污到晶圆表面,在一些实施例中,可以根据需要设置。
在一些实施例中,在步骤S102之前,所述晶圆切割方法还包括步骤B:在所述晶圆上表面涂覆第二保护胶,通过曝光显影去除所述划片槽及所述第一深槽上的第二保护胶,形成第二开口,所述第二开口具有第二宽度,通过所述第二开口进行所述深反应离子刻蚀,参见图6,在晶圆1的上表面涂覆第二保护胶122,应当理解的是,第二保护胶覆盖整个晶圆上表面,包括划片槽102及第一深槽111处,因此,通过曝光显影去除划片槽102及第一深槽111处的第二保护胶,形成第二开口123,这里第二开口123具有第二宽度W2,第二宽度W2小于第一宽度W1,通过第二开口123进行具有第二宽度W2的二次刻蚀,形成第二深槽112,在本申请实施例中,二次刻蚀停止于所述背层106上表面,使得形成的第二深槽112贯穿所述衬底层105。随后去除第二保护胶122,参见图7。
可选地,步骤B中可不涂覆第二保护胶,直接在所述外延层表面的第一深槽处进行具有第二宽度的二次刻蚀,形成第二深槽;这里,所述二次刻蚀为深反应离子刻蚀,第二宽度等于第一宽度,也就是说,当不设置第二保护胶时,深反应离子刻蚀就会沿着激光开槽形成的第一深槽继续向下刻蚀或切割,如此,第二宽度W2等于第一宽度W1。
在本申请实施例中,在进行步骤S103之前,所述晶圆切割方法还包括步骤C:在所述晶圆表面涂覆第三保护胶,通过曝光显影去除所述划片槽上的第三保护胶,形成第三开口,所述第三开口具有第三宽度,通过所述第三开口进行所述激光切割。
参见图8,在晶圆1上表面涂覆第三保护胶124,应当理解的是,第三保护胶124覆盖晶圆1的整个上表面,包括在划片槽102、第一深槽111及第二深槽112处,通过曝光显影去除划片槽102、第一深槽111及第二深槽112处的第三保护胶,形成第三开口125,第三开口125具有第三宽度W3,第三宽度W3小于等于第二宽度W2,通过第三开口进行激光切割,这里激光切割的宽度小于第三开口,贯穿背层106,将晶圆1切割为多个单独的芯片101,随后去除第三保护胶,参见图9。可选地,设置第三保护胶是为了防止激光切割过程中产生的气相物杂质冷却后沾污到晶圆表面,在一些实施例中,可以省略。
根据本申请实施例提供的晶圆切割方法,对晶圆中不同的材质和结构情况,选择不同的切割方式来实现无损切割,能够避免因切割而出现崩角或剥离的现象;减少后续可能存在的良率损失,可靠性问题。
实施例2 本申请实施例提供一种晶圆切割方法,包括步骤S101,在本申请实施例中,步骤S101与实施例1相同,此处不做赘述。
步骤S102:在所述外延层表面的第一深槽处进行具有第二宽度的二次刻蚀,形成第二深槽;参见图10,在第一深槽111处进行具有第二宽度W2的二次刻蚀,形成第二深槽112,所述二次刻蚀停止于所述芯片衬底层105的底部,使得形成的第二深槽112位于所述芯片的衬底层105中。即,二次刻蚀并未完全贯穿衬底层105,而是停止于衬底层底部位置,二次刻蚀停止面与背层上表面之间的距离可以是10微米,不直接把衬底层105刻透的目的是防止过度刻蚀(over etching),以防止衬底层105边缘出现底切(undercut)的现象。
步骤S103,在本申请实施例中,步骤S103与实施例1相同,此处不做赘述。
实施例3 本申请实施例提供一种晶圆切割方法,包括步骤S101至步骤S103,在本申请实施例中,步骤S101至步骤S103与实施例1相同,此处不做赘述。
与实施例1不同之处在于,在本申请实施例中,还包括步骤S104:在所述晶圆底部粘贴一划片膜,所述激光切割贯穿所述背层停止于所述划片膜之上,使得到的若干独立的芯片通过所述划片膜连接。参见图11,在所述晶圆1底部站体一划片膜107,所述激光切割贯穿所述背层106停止于所述划片膜107之内(切入划片膜107一定的深度,但是又没有划透),使得得到的若干独立的芯片101通过所述划片膜107连接。这里,划片膜107为蓝膜或者UV膜,保持芯片101之间的粘连,能够防止芯片101因散落导致丢失。本实施例中,得到的独立芯片通过划片膜连接,便于后续快速取用。
本申请实施例提供一种半导体器件,采用上述任一所述的晶圆切割方法制备而成。该半导体器件由于采用了本发明提供的晶圆切割方法,从而避免了在切割过程中芯片正反两面边缘处产生崩边以及残余应力等问题,提升了器件的可靠性。
以上所述仅是本发明的优选实施例而已,并非用以限定本发明,任何熟悉本专业的技术人员,在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型,本发明的范围由权利要求及其等同物限定。

Claims (10)

1.一种晶圆切割方法,其特征在于,所述晶圆上表面具有依次排列的多个芯片,所述每个芯片自顶部向下依次包括:封装层、外延层、衬底层及背层,且相邻所述芯片之间具备划片槽,所述方法包括:
在所述划片槽处进行具有第一宽度的激光开槽,形成第一深槽,所述第一深槽贯穿所述芯片上表面的外延层;
在所述外延层表面的第一深槽处进行具有第二宽度的二次刻蚀,形成第二深槽;
在所述第二深槽处进行具有第三宽度的激光切割,所述激光切割贯穿所述芯片的背层,得到若干单独的芯片。
2.根据权利要求1所述的方法,其特征在于,所述二次刻蚀停止于所述芯片的背层,使得形成的第二深槽贯穿所述芯片的衬底层。
3.根据权利要求1所述的方法,其特征在于,所述二次刻蚀停止于所述芯片衬底层的底部,使得形成的第二深槽位于所述芯片的衬底层中。
4.根据权利要求2或3所述的方法,其特征在于,在所述激光开槽之前,所述方法还包括:
在所述晶圆上表面涂覆第一保护胶,通过曝光显影去除所述划片槽上的第一保护胶,形成第一开口,所述第一开口具有第一宽度,通过所述第一开口进行所述激光开槽。
5.根据权利要求4所述的方法,其特征在于,所述二次刻蚀为深反应离子刻蚀,在所述第二刻蚀之前,所述方法还包括:
在所述晶圆上表面涂覆第二保护胶,通过曝光显影去除所述划片槽上的第二保护胶,形成第二开口,所述第二开口具有第二宽度,通过所述第二开口进行所述深反应离子刻蚀。
6.根据权利要求5所述的方法,其特征在于,在所述第三刻蚀之前,所述方法还包括:
在所述晶圆表面涂覆第三保护胶,通过曝光显影去除所述划片槽上的第三保护胶,形成第三开口,所述第三开口具有第三宽度,通过所述第三开口进行所述激光切割。
7.根据权利要求5所述的方法,其特征在于,所述第一宽度大于等于所述第二宽度,所述第二宽度大于等于所述第三宽度。
8.根据权利要求7所述的方法,其特征在于,所述方法还包括:
在所述晶圆底部粘贴一划片膜,所述激光切割贯穿所述背层停止于所述划片膜之中,使得到的若干独立的芯片通过所述划片膜连接。
9.根据权利要求1所述的方法,其特征在于,所述背层为金属层,和/或背胶层。
10.一种半导体器件,其特征在于,采用如权利要求1-9任一所述的晶圆切割方法制备而成。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986006A (zh) * 2010-06-22 2013-03-20 应用材料公司 使用基于飞秒的激光及等离子体蚀刻的晶圆切割方法及系统
CN109461701A (zh) * 2018-09-27 2019-03-12 全球能源互联网研究院有限公司 一种功率芯片的复合划片方法及半导体器件
CN109920759A (zh) * 2019-02-03 2019-06-21 中国科学院微电子研究所 芯片的切割方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986006A (zh) * 2010-06-22 2013-03-20 应用材料公司 使用基于飞秒的激光及等离子体蚀刻的晶圆切割方法及系统
CN109461701A (zh) * 2018-09-27 2019-03-12 全球能源互联网研究院有限公司 一种功率芯片的复合划片方法及半导体器件
CN109920759A (zh) * 2019-02-03 2019-06-21 中国科学院微电子研究所 芯片的切割方法

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