JP2013131782A - 銅柱バンプ上の金属間化合物の接合のための方法と構造 - Google Patents

銅柱バンプ上の金属間化合物の接合のための方法と構造 Download PDF

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Abstract

【課題】銅柱バンプ上の金属間化合物（ＩＭＣ）の良好な接合のための方法と構造を提供する。
【解決手段】本方法は、金属線層上にチタン含有シード層を形成するステップ、銅含有柱層を形成するステップ、前記銅含有柱層上に拡散バリア層を堆積するステップ、及び前記拡散バリア層上に金属間化合物（IMC）を形成するステップを含む。前記金属間化合物の形成は、前記拡散バリア層上に銅含有キャップ層を堆積するステップ、前記銅含有キャップ層上にはんだ層を堆積するステップ、前記金属間化合物を形成するために前記銅含有キャップ層と前記はんだ層を熱処理するステップ、及び前記金属間化合物の厚さを決定するために前記銅含有キャップ層の厚さを制御するステップを含む。
【選択図】 図１

Description

本発明は、フリップチップ実装方法に関し、特に、銅柱バンプを用いたフリップチップ実装方法に関するものである。
フリップチップ、またはC4（Controlled Collapse Chip Connection）は、半導体デバイス（例えば集積回路チップやMEMS）をチップパッド上に堆積されている、はんだバンプを有する外部回路に相互接続する方法である。はんだバンプは、最終のウエハのプロセスのステップ中に、ウエハの上側のチップパッド上に堆積される。チップを外部回路（例えば、回路板または他のチップまたはウエハ）に実装するために、チップの上側が下に向くように裏返され、チップのパッドが外部回路に適合したパッドと位置合わせするように配置され、続いてはんだが流されて相互接続を完成する。
標準（球状）のバンプを用いた従来のフリップチップ実装方法は、以下の欠点を有する：１）ダイと基板間の不一致な間隔、２）縮小されたピッチがダイと基板間の間隔を減少する、３）基板のはんだマスクの開口が間隔を変える、且つ４）バンプの直径の変化が不一致なアンダーフィルを生じる。
逆に、ボール状のバンプの代わりに柱状のバンプを用いる柱バンプのフリップチップ実装方法は、以下の利点を有する：１）ダイと基板間の一致した間隔（剛体バンプ）、２）バンプの高さに変化のないファインピッチバンプであるため、ダイのサイズを減少する（例えば８０μｍのファインピッチ）、３）はんだマスクがないため、はんだマスク関連の欠陥をなくす、４）柱状のバンプを有する一致したアンダーフィル、且つ５）フレキシブルなパッド位置により、重大な設計の障壁を解決する。
特に、銅柱はんだバンプ（CPB）は、以下の利点を有する：１）より良い熱的／電気的性能、２）より高い電流容量（current carrying capacity）、３）より高いエレクトロマイグレーション耐性により、より長いバンプ寿命を有する、４）金型ボイド（molding voids）を減少する。即ち、銅柱バンプ間のより一致した間隙を有する。また、より低コストの基板は、銅柱制御のはんだ拡散（Cu-pillar controlled solder spreading）を用い、鉛フリーのしずく状の設計を除去して、ファインピッチのマスクなし（maskless）基板と銅ベアパッド（bare Cu pads）を用いることで可能となる。また、銅柱はんだバンプは、敏感なデバイス（例えばメモリチップ）のためのソフトエラー保護（soft error protection）、即ち、銅柱距離による“アルファ放射（Alpha emission）”保護を提供する。銅柱はんだバンプはまた、鉛フリー柱バンプも使用可能ということである。
はんだにおける銅の存在は、金属間化合物（IMC）の接合性にも影響する。銅含有のはんだ合金では、界面の金属間化合物（例えばスズ−銅−ニッケル）は、無電解アンダーバンプ金属（UBM、例えばニッケル−リン）に接着する。銅（例えばニッケル−スズ、またはニッケル−スズ−銀）がなければ、金属間化合物（例えば針状のNi3Sn4）は接合性を失い、無電解アンダーバンプ金属の界面（例えばニッケル−リン）を剥離する。
しかし、アニーリング及び電流ストレスの間、銅柱バンプ上の金属間化合物とカーケンダルボイド（Kirkendall void）成長に関する問題がある。スズのはんだ材料が用いられる時、銅柱からの十分な銅の提供は、銅とスズとの間の反応によって、例えばCu6Sn5とCu3Snの厚い金属間化合物を形成する。厚い金属間化合物層は、金属間化合物が脆性であるために、銅柱バンプの機械的強度を低下させる。金属間化合物は、ホタテガイの縁のように波打ち（scalloped）、界面を剥離する。より厚い（例えば２０mm）スズのはんだのために、より長いアニーリングプロセスと十分な銅のソース（source）がCu3Snを厚くし、Cu6Sn5のサイズも大きくなる。延性のはんだがより硬い金属間化合物へと全て転移すると、構造の剪断強度が低下する。また、より厚い金属間化合物は、不十分な接合性をもたらす。また、カーケンダルボイド（Kirkendall void）が、柱とCu3Sn界面で成長し、銅柱とCu3Sn間に不良界面と不十分な接触をもたらす。
よって、銅柱バンプ上の金属間化合物の良好な接合性のための新しい方法と構造と、信頼できる構造的完全性が必要とされる。
一実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的な構造を示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。 図２Ａ〜図２Ｋに示された銅柱バンプ上の金属間化合物の良好な接合性のためのプロセス後の模範的なフリップチップ実装構造と、もう１つの実施例に基づいたプリント回路板（ＰＣＢ）へのフリップチップ実装を示している。 図２Ａ〜図２Ｋに示された銅柱バンプ上の金属間化合物の良好な接合性のためのプロセス後の模範的なフリップチップ実装構造と、もう１つの実施例に基づいたプリント回路板（ＰＣＢ）へのフリップチップ実装を示している。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照しながら、詳細に説明する。
銅柱バンプ上の金属間化合物の良好な接合性のための新しい方法と構造が提供される。各図と実施例中、同様の参照番号が同様の素子を指すように用いられている。
図１は、一実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的な構造を示している。前記構造は、パターン化デイジーチェーンを有する半導体ウエハ（例えばシリコン）１０２（デイジーチェーンは、短い金属線と接続されたビアのグループのことである）、金属線層１０３｛例えばアルミニウム、銅、またはアルミニウム銅合金（AlCu）｝、保護層（開口を有する）１０４、シード層１０６｛例えばチタン−タングステン合金／銅（TiW/Cu）、チタン／銅（Ti/Cu）、またはチタン／銅／ニッケル金（Ti/Cu/NiAu）など｝、銅柱１０８、拡散バリア層１１０｛例えばニッケル、ニッケルリンNi（P）、またはニッケルバナジウムNi（V）など｝、銅キャップ層１１２、はんだ層１１４｛例えばスズ−銀、スズ、またはスズ−銀（銅）Sn-Ag（Cu）：銅の重量＜０.３％、など｝を有する。
拡散バリア層１１０は、銅柱１０８からはんだ層１１４に拡散する銅をブロックする。拡散バリア層１１０がなければ、非常に厚い金属間化合物を銅柱１０８からの十分な銅のソースを有するはんだ層１１４の界面に形成することができ、弱い強度と不十分な接合性をもたらす。より良い濡れ性のために拡散バリア層１１０の上部に薄膜（例えば金）が堆積されることができる。
薄膜の銅キャップ層１１２は、限定された銅のソースを提供してはんだ層（例えばスズ）１１４と反応させ、拡散バリア層（例えばニッケル）１１０とも反応させる。銅キャップ層１１２は、リフローはんだ付けの後、約０.１μｍ〜１.５μｍの厚さを有して制御可能な金属間化合物｛例えば（Cu,Ni）xSny｝を形成することができる。リフローはんだ付けは、はんだペースト（粉状はんだとフラックスの粘着性混合物）がそれらの実装パッドに成分を一時的に保持し、その後、接合部をはんだ付けするためにそのアセンブリ（assembly）が注意深く加熱されるように用いられるプロセスである。前記アセンブリは、赤外線ランプによって加熱されるか、または注意深く制御されたオーブン（oven）を通過させることによって、またはホットエアーペンシル（hot air pencil）ではんだ付けされることができる。
リフロー後、金属間化合物層１１６が、銅キャップ層１１２、拡散バリア層１１０（例えばニッケル）と、はんだ層１１４（例えばスズ）の間に形成される。例えば、ニッケル拡散バリア層１１０とスズはんだ層１１４と併せて、銅−ニッケル−スズの金属間化合物層の厚さは、０.１μｍ〜１.５μｍの銅キャップ層で７μｍより小さく制御されることができる。銅−ニッケル−スズ金属間化合物層は、良好な界面接着を提供する。銅（例えばニッケル−スズまたはニッケル−スズ−銀）がなければ、金属間化合物（例えば針状のNi3Sn4）は、接合性を失い、界面（例えばニッケル−リン）を剥離する。
銅柱１０８は、約３０μｍ〜１５０μｍの厚さ（高さ）を有することができる。拡散バリア層１１０｛例えばニッケル、Ni（P）、またはNi（V）など｝は、電気めっきまたは無電解めっきのどちらかを用いてめっきされることができ、約０.５μｍ〜４μｍの厚さを有することができる。より良い濡れ性のための薄膜（例えば金）が拡散バリア層１１０の上部に堆積された場合、この薄膜は、約０.０１μｍ〜０.１μｍの厚さを有することができる。
はんだ層１１４は、Sn、SnAg、Sn-Pb、SnAgCu（銅の重量％は０.３％より小さい）、SnAgZn、SnZn、SnBi-In、Sn-In、Sn-Au、SnPb、SnCu、SnZnIn、またはSnAgSbなどで作られることができる。はんだの体積は熱アニールの間、変化しない。はんだ層１１４がスズ−銀の場合、良好な接合性を有する制御可能な（Cu,Ni）xSny 金属間化合物層が界面に形成される。Ag3Snは、エレクトロマイグレーション耐性が良好であるが、それでも銀の含有量を制御し、大きいサイズのAg3Sn形成を避ける必要がある。
図２Ａ〜図２Ｋは、もう１つの実施例に基づいた銅柱バンプ上の金属間化合物の良好な接合性のための模範的なプロセスを示している。図２Ａでは、半導体ウエハ１０２（例えばシリコン）上に保護層１０４が形成される。保護は、材料をもう１つの材料と一緒に用いる前にもう１つの材料との関連で材料を不動態（不活性）にするプロセスである。プロセスでは、半導体表面上の化学的活性と電気的活性の破壊原子価（broken bonds）は、飽和され、選択された元素と反応することによって不活性化される｛例えば、水素が表面上の破壊シリコン原子価（broken Si bonds）を保護し；シリコン表面に成長した酸素もそれを保護する｝。
シード層１０６（例えばTiW/Cu、Ti/Cu、またはTi/Cu/Ni/Auなど）が、図２Ｂに堆積される。図２Ｃではフォトレジスト層２０２が堆積され、図２Ｄではその一部が除去される。図２Ｅでは、めっき（例えば電気めっきまたは無電解めっき）によって銅柱層１０８が堆積される。図２Ｆでは、銅柱層１０８の拡散バリアである、拡散バリア層１１０｛例えばニッケル、Ni（P）、またはNi（V）など｝が、電気めっきまたは無電解めっきによって堆積される。選択的に、より良い濡れ性のための薄膜（例えば金）が拡散バリア層１１０の上部にめっきされることもできる。図２Ｇでは、薄膜の銅キャップ層１１２が拡散バリア層１１０の上にめっきされ、制限された銅のソースに提供されて、はんだ（例えばスズ）と拡散バリア層（例えばニッケル）１１０と反応させる。図２Ｈでは、はんだ層１１４（例えばスズ）が、銅キャップ層１１２の上に堆積され、図２Ｉでは、フォトレジストが除去される。図２Ｊでは、シード層１０６がエッチングされる。図２Ｋでは、拡散バリア層１１０とはんだ層１１４との間に良好な接合性を提供する金属間化合物層（例えばNi-Cu-Sn）１１６がリフロープロセスの間に形成される。
図３Ａ、図３Ｂは、図２Ａ〜図２Ｋに示されたように銅柱バンプ上の金属間化合物の良好な接合性のためのプロセス後に形成された模範的な構造と、もう１つの実施例に基づいたプリント回路板（PCB）へのフリップチップ実装を示している。図３Ａは、８μｍより小さい厚さのはんだ層１１４を有する構造を表しており、図３Ｂは、８μｍより大きい厚さのはんだ層１１４を有する構造を表している。図２Ｋに示された構造は、逆さに反転され、底部でプリント回路板（PCB）２０４に付着される。プリント回路板２０４は、導電層２０６とその上に拡散バリア層２０８を有し、金属間化合物層（例えばNi-Cu-Sn）２１０が形成される。金属間化合物層２１０は、プリント回路板側からもう１つの薄膜の銅キャップ層からも形成される。
はんだ層１１４は、Sn、SnAg、Sn-Pb、SnAgCu（銅の重量％＜０.３％）、SnAgZn、SnZn、SnBi-In、Sn-In、Sn-Au、SnPb、SnCu、SnZnIn、またはSnAgSb、または他の適合する材料で作られることができる。はんだ層１１４がもともと銅、例えばSnAgCu（SAC）、Sn-Cuなど、を含む場合、薄膜の銅キャップ層１１２は、ソース要素（source element）を提供し、拡散バリア層１１０とはんだ層１１４と反応させて（Cu,Ni）xSny金属間化合物を形成することができる。この（Cu,Ni）xSny金属間化合物は、はんだ接合に適合する。また、はんだの体積はリフローと他の熱アニールの後も変化しない。体積の変化は、信頼度の問題を招く可能性がある。
本発明の有利な特徴は、銅柱バンプ上の金属間化合物の良好な接合性と信頼できる構造的完全性を含む。当業者は、本発明に多くの実施例の変化があることがわかるであろう。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいて、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
１０２ デイジーチェーン
１０３ 金属線層
１０４ 保護層
１０６ シード層
１０８ 銅柱
１１０ 拡散バリア層
１１２ 銅キャップ層
１１４ はんだ層
１１６ 金属間化合物層
２０２ フォトレジスト層
２０４ プリント回路板（PCB）
２０６ 導電層
２０８ 拡散バリア層
２１０ 金属間化合物層

Claims (14)

  1. 金属線層上にチタン含有シード層を形成するステップ、
    銅含有柱層を形成するステップ、
    前記銅含有柱層上に拡散バリア層を堆積するステップ、及び
    前記拡散バリア層上に金属間化合物（IMC）を形成するステップを含み、
    前記金属間化合物の形成は、
    前記拡散バリア層上に銅含有キャップ層を堆積するステップ、
    前記銅含有キャップ層上にはんだ層を堆積するステップ、
    前記金属間化合物を形成するために前記銅含有キャップ層と前記はんだ層を熱処理するステップ、及び
    前記金属間化合物の厚さを決定するために前記銅含有キャップ層の厚さを制御するステップを含む、柱構造を形成する方法。
  2. 前記銅含有キャップ層は０．１μｍ〜１．５μｍの厚さに堆積される請求項１に記載の方法。
  3. 前記金属間化合物を形成する前に前記拡散バリア層の上部に約０.０１μｍ〜０.１μｍの厚さで金を堆積するステップを更に含む請求項１又は２に記載の方法。
  4. 前記拡散バリア層は、ニッケル、ニッケルリンNi（P）、ニッケルバナジウムNi（V）、またはそれらの組み合わせを含む請求項１から３のいずれか１項に記載の方法。
  5. 前記拡散バリア層は０．５μｍ〜４μｍの厚さに堆積される請求項１から４のいずれか１項に記載の方法。
  6. 前記銅含有柱層は３０μｍ〜１５０μｍの厚さに堆積される請求項１から５のいずれか１項に記載の方法。
  7. チタン含有シード層、
    銅含有柱層、
    前記銅含有柱層上の拡散バリア層、
    前記拡散バリア層上の金属間化合物（IMC）、及び
    前記金属間化合物上のはんだ層を含み、
    前記はんだ層は８μｍより大きい厚さを有する、柱構造。
  8. 前記拡散バリア層は、ニッケル、ニッケルリンNi（P）、ニッケルバナジウムNi（V）、またはそれらの組み合わせを含む請求項７に記載の柱構造。
  9. 前記拡散バリア層は０．５μｍ〜４μｍの厚さを持つ請求項７又は８に記載の柱構造。
  10. 前記銅含有柱層は３０μｍ〜１５０μｍの厚さを持つ請求項７から９のいずれか１項に記載の柱構造。
  11. プリント回路板、及び
    前記プリント回路板とフリップチップ接合され、柱構造を有する半導体ウエハを含み、前記柱構造は、
    チタン含有シード層、
    銅含有柱層、
    前記銅含有柱層上の拡散バリア層、
    前記拡散バリア層上の金属間化合物（IMC）、及び
    前記プリント回路板とフリップチップ接合するはんだ層を含み、
    前記はんだ層は８μｍより大きい厚さを有する、フリップチップボンディング構造。
  12. 前記拡散バリア層は、ニッケル、ニッケルリンNi（P）、ニッケルバナジウムNi（V）、またはそれらの組み合わせを含む請求項１１に記載のフリップチップボンディング構造。
  13. 前記拡散バリア層は０．５μｍ〜４μｍの厚さを持つ請求項１１又は１２に記載のフリップチップボンディング構造。
  14. 前記銅含有柱層は３０μｍ〜１５０μｍの厚さを持つ請求項１１から１３のいずれか１項に記載のフリップチップボンディング構造。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015115568A (ja) * 2013-12-16 2015-06-22 富士通株式会社 電子装置の製造方法
JP2019134007A (ja) * 2018-01-30 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020534695A (ja) * 2017-09-20 2020-11-26 日本テキサス・インスツルメンツ合同会社 合金拡散障壁層

Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
TWI584434B (zh) * 2010-04-20 2017-05-21 瑞鼎科技股份有限公司 晶粒結構及晶粒接合方法
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US8581420B2 (en) 2010-10-18 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Under-bump metallization (UBM) structure and method of forming the same
JP2012222191A (ja) * 2011-04-11 2012-11-12 Okuno Chem Ind Co Ltd Ｌｅｄ照明ユニット
US20120313234A1 (en) * 2011-06-10 2012-12-13 Geng-Shin Shen Qfn package and manufacturing process thereof
US8643196B2 (en) * 2011-07-27 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for bump to landing trace ratio
US10833033B2 (en) * 2011-07-27 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structure having a side recess and semiconductor structure including the same
EP2738290A1 (en) 2011-08-30 2014-06-04 Rohm and Haas Electronic Materials LLC Adhesion promotion of cyanide-free white bronze
US9219016B2 (en) * 2011-09-28 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Structure design for 3DIC testing
KR101301795B1 (ko) * 2011-10-04 2013-08-29 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9786622B2 (en) * 2011-10-20 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package
KR101359733B1 (ko) * 2011-12-16 2014-02-11 성균관대학교산학협력단 반도체 3차원 적층공정에서의 이중 확산방지층을 포함하는 범프 및 그 제조방법
CN102496585A (zh) * 2011-12-19 2012-06-13 南通富士通微电子股份有限公司 一种新型圆片级封装方法
CN102496584A (zh) * 2011-12-19 2012-06-13 南通富士通微电子股份有限公司 一种焊料凸点的形成方法
CN102496605B (zh) * 2011-12-19 2014-11-12 南通富士通微电子股份有限公司 一种圆片级封装结构
CN102496606B (zh) * 2011-12-19 2014-11-12 南通富士通微电子股份有限公司 一种高可靠圆片级柱状凸点封装结构
CN102437135A (zh) * 2011-12-19 2012-05-02 南通富士通微电子股份有限公司 圆片级柱状凸点封装结构
JP6165411B2 (ja) * 2011-12-26 2017-07-19 富士通株式会社 電子部品及び電子機器
TWI467718B (zh) * 2011-12-30 2015-01-01 Ind Tech Res Inst 凸塊結構以及電子封裝接點結構及其製造方法
JP5966874B2 (ja) * 2012-01-27 2016-08-10 Tdk株式会社 構造体、及びそれを含む電子部品、プリント配線板
US8685790B2 (en) * 2012-02-15 2014-04-01 Freescale Semiconductor, Inc. Semiconductor device package having backside contact and method for manufacturing
US9418947B2 (en) * 2012-02-27 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming connectors with a molding compound for package on package
JP6076020B2 (ja) * 2012-02-29 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US9349689B2 (en) 2012-04-20 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices including conductive features with capping layers and methods of forming the same
KR101932727B1 (ko) 2012-05-07 2018-12-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US9053990B2 (en) * 2012-10-25 2015-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bump interconnection techniques
JP6191121B2 (ja) * 2012-10-29 2017-09-06 富士通株式会社 電子部品、電子部品の製造方法及び電子装置の製造方法
US8802556B2 (en) * 2012-11-14 2014-08-12 Qualcomm Incorporated Barrier layer on bump and non-wettable coating on trace
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
JPWO2014109014A1 (ja) * 2013-01-09 2017-01-19 株式会社日立製作所 半導体装置およびその製造方法
US9425160B1 (en) * 2013-03-14 2016-08-23 Maxim Integrated Products, Inc. Wafer-level package device with solder bump reinforcement
US9299680B2 (en) * 2013-03-14 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors
JP6282454B2 (ja) * 2013-12-10 2018-02-21 新光電気工業株式会社 半導体パッケージの製造方法
US9318452B2 (en) 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9735129B2 (en) 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
JP2015213103A (ja) * 2014-05-01 2015-11-26 三菱電機株式会社 半導体装置およびその実装構造
TWI612632B (zh) * 2014-05-09 2018-01-21 矽品精密工業股份有限公司 封裝結構、晶片結構及其製法
US9520370B2 (en) 2014-05-20 2016-12-13 Micron Technology, Inc. Methods of forming semiconductor device assemblies and interconnect structures, and related semiconductor device assemblies and interconnect structures
US9875980B2 (en) 2014-05-23 2018-01-23 Amkor Technology, Inc. Copper pillar sidewall protection
TWI488244B (zh) * 2014-07-25 2015-06-11 Chipbond Technology Corp 具有凸塊結構的基板及其製造方法
EP3188222B1 (en) 2014-08-29 2022-03-16 Nippon Micrometal Corporation Cylindrical formed body for cu pillars for semiconductor connection
US9299686B1 (en) * 2015-01-16 2016-03-29 International Business Machines Corporation Implementing integrated circuit chip attach in three dimensional stack using vapor deposited solder Cu pillars
US9443813B1 (en) 2015-03-05 2016-09-13 Advanced Semiconductor Engineering, Inc. Semiconductor device and method for manufacturing the same
TWI608132B (zh) 2015-08-06 2017-12-11 羅門哈斯電子材料有限公司 自含有吡啶基烷基胺及雙環氧化物之反應產物的銅電鍍覆浴液電鍍覆光阻劑限定之特徵的方法
US10006136B2 (en) 2015-08-06 2018-06-26 Dow Global Technologies Llc Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of imidazole compounds, bisepoxides and halobenzyl compounds
US9932684B2 (en) 2015-08-06 2018-04-03 Rohm And Haas Electronic Materials Llc Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of alpha amino acids and bisepoxides
US10100421B2 (en) 2015-08-06 2018-10-16 Dow Global Technologies Llc Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of imidazole and bisepoxide compounds
KR102430984B1 (ko) * 2015-09-22 2022-08-09 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20170162536A1 (en) * 2015-12-03 2017-06-08 International Business Machines Corporation Nanowires for pillar interconnects
KR102534735B1 (ko) 2016-09-29 2023-05-19 삼성전자 주식회사 필름형 반도체 패키지 및 그 제조 방법
CN110100309A (zh) * 2016-12-23 2019-08-06 株式会社流明斯 微型led模块及其制造方法
US10580713B2 (en) * 2017-02-08 2020-03-03 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10950568B2 (en) * 2017-05-23 2021-03-16 Micron Technology, Inc. Semiconductor device assembly with surface-mount die support structures
US10923447B2 (en) * 2017-05-23 2021-02-16 Micron Technology, Inc. Semiconductor device assembly with die support structures
KR102420586B1 (ko) 2017-07-24 2022-07-13 삼성전자주식회사 반도체 장치, 반도체 패키지 및 반도체 패키지의 제조 방법
JP7083648B2 (ja) * 2018-01-16 2022-06-13 株式会社アルバック 半導体装置の製造方法
JP7122593B2 (ja) * 2018-05-08 2022-08-22 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法、半導体装置の製造装置、及び半導体装置
US10847492B2 (en) * 2018-06-25 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method for the same
JP2020004816A (ja) 2018-06-27 2020-01-09 Dic株式会社 ピラー形成用導電ペースト
JP7228086B2 (ja) 2018-07-26 2023-02-24 Dic株式会社 導電性ペーストを用いた導電性ピラーの製造方法
US10763231B2 (en) 2018-07-27 2020-09-01 Texas Instruments Incorporated Bump bond structure for enhanced electromigration performance
US20210325783A1 (en) 2018-08-24 2021-10-21 Jsr Corporation Photosensitive resin composition, method for forming resist pattern, method for manufacturing plated molded article, and semiconductor apparatus
US11101195B2 (en) * 2018-09-18 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
US10867919B2 (en) * 2018-09-19 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Electronic device and manufacturing method thereof
EP3703129B1 (en) * 2019-02-28 2021-10-20 Detection Technology Oy Radiation sensor element and corresponding method
TW202106934A (zh) * 2019-05-08 2021-02-16 日商石原化學股份有限公司 具備銅鍍層或銅合金鍍層的結構體
KR20220128352A (ko) 2020-01-17 2022-09-20 디아이씨 가부시끼가이샤 도전성 필러 및 그 제조 방법 그리고 접합 구조의 제조 방법
KR20210126188A (ko) * 2020-04-09 2021-10-20 삼성전자주식회사 반도체 소자
US11502056B2 (en) 2020-07-08 2022-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Joint structure in semiconductor package and manufacturing method thereof
CN114975143A (zh) 2021-02-22 2022-08-30 联华电子股份有限公司 半导体结构及其制作方法
CN114367730B (zh) * 2021-12-16 2022-11-18 武汉大学 基于金刚石间接拉伸结构的金刚石/块铜衬底扩散键合工艺及结构
US20230238345A1 (en) * 2022-01-27 2023-07-27 nD-HI Technologies Lab, Inc. High-yielding and ultrafine pitch packages for large-scale ic or advanced ic
JP2024132488A (ja) * 2023-03-17 2024-10-01 Tdk株式会社 接合層、及び接合構造
CN118308693A (zh) * 2024-04-07 2024-07-09 江苏集萃激光智能装备有限公司 一种光学器件金属化的方法及一种利于焊接的光学器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273591A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法
JP2005158929A (ja) * 2003-11-25 2005-06-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007258629A (ja) * 2006-03-27 2007-10-04 Yamaha Corp チップサイズパッケージの製造方法
WO2009031522A1 (ja) * 2007-09-04 2009-03-12 Kyocera Corporation 半導体素子およびその製造方法、ならびにその半導体素子を実装する実装構造体
JP2009124042A (ja) * 2007-11-16 2009-06-04 Rohm Co Ltd 半導体装置
WO2011002778A2 (en) * 2009-07-02 2011-01-06 Flipchip International, Llc Methods and structures for a vertical pillar interconnect

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06196349A (ja) * 1992-12-24 1994-07-15 Kobe Steel Ltd タンタルコンデンサ用銅系リードフレーム材及びその製造方法
US6083633A (en) * 1997-06-16 2000-07-04 Olin Corporation Multi-layer diffusion barrier for a tin coated electrical connector
JP3564311B2 (ja) * 1999-01-27 2004-09-08 新光電気工業株式会社 柱状電極付き半導体ウエハの製造方法及び半導体装置の製造方法
US6130479A (en) 1999-08-02 2000-10-10 International Business Machines Corporation Nickel alloy films for reduced intermetallic formation in solder
JP3444245B2 (ja) * 1999-09-03 2003-09-08 日本電気株式会社 無電解ニッケル／金メッキへのはんだ付け方法、配線構造体、回路装置及びその製造方法
JP4480108B2 (ja) * 2000-06-02 2010-06-16 大日本印刷株式会社 半導体装置の作製方法
US6866741B2 (en) * 2001-01-08 2005-03-15 Fujitsu Limited Method for joining large substrates
JP4656275B2 (ja) * 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
US6504242B1 (en) * 2001-11-15 2003-01-07 Intel Corporation Electronic assembly having a wetting layer on a thermally conductive heat spreader
JP4034107B2 (ja) * 2002-04-17 2008-01-16 株式会社ルネサステクノロジ 半導体装置
TW558821B (en) * 2002-05-29 2003-10-21 Via Tech Inc Under bump buffer metallurgy structure
US7276801B2 (en) 2003-09-22 2007-10-02 Intel Corporation Designs and methods for conductive bumps
CN1654703A (zh) 2004-02-11 2005-08-17 富士康(昆山)电脑接插件有限公司 表面处理方法
CN1998074A (zh) * 2004-06-17 2007-07-11 德克萨斯仪器股份有限公司 具有利用电镀接触焊盘的衬底的半导体组件
US20060068218A1 (en) * 2004-09-28 2006-03-30 Hooghan Kultaransingh N Whisker-free lead frames
US7233074B2 (en) * 2005-08-11 2007-06-19 Texas Instruments Incorporated Semiconductor device with improved contacts
KR100718169B1 (ko) * 2006-01-12 2007-05-15 한국과학기술원 니켈 표면 처리된 전자부품과 무전해 니켈 표면 처리된전자부품의 접합방법
JP4986523B2 (ja) * 2006-07-20 2012-07-25 三洋電機株式会社 半導体装置およびその製造方法
KR100857365B1 (ko) * 2007-02-28 2008-09-05 주식회사 네패스 반도체 장치의 범프 구조물
US7919859B2 (en) * 2007-03-23 2011-04-05 Intel Corporation Copper die bumps with electromigration cap and plated solder
JP5222714B2 (ja) * 2008-12-25 2013-06-26 株式会社四国総合研究所 非破壊検査方法と非破壊検査装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004273591A (ja) * 2003-03-06 2004-09-30 Seiko Epson Corp 半導体装置及びその製造方法
JP2005158929A (ja) * 2003-11-25 2005-06-16 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007258629A (ja) * 2006-03-27 2007-10-04 Yamaha Corp チップサイズパッケージの製造方法
WO2009031522A1 (ja) * 2007-09-04 2009-03-12 Kyocera Corporation 半導体素子およびその製造方法、ならびにその半導体素子を実装する実装構造体
JP2009124042A (ja) * 2007-11-16 2009-06-04 Rohm Co Ltd 半導体装置
WO2011002778A2 (en) * 2009-07-02 2011-01-06 Flipchip International, Llc Methods and structures for a vertical pillar interconnect

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015115568A (ja) * 2013-12-16 2015-06-22 富士通株式会社 電子装置の製造方法
JP2020534695A (ja) * 2017-09-20 2020-11-26 日本テキサス・インスツルメンツ合同会社 合金拡散障壁層
JP7185375B2 (ja) 2017-09-20 2022-12-07 テキサス インスツルメンツ インコーポレイテッド 合金拡散障壁層
JP2019134007A (ja) * 2018-01-30 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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