JP6191121B2 - 電子部品、電子部品の製造方法及び電子装置の製造方法 - Google Patents

Description

本発明は、電子部品及び電子部品の製造方法、並びに電子装置の製造方法に関する。

半導体素子と回路基板、半導体素子同士、半導体素子を含む半導体装置同士、回路基板同士といった電子部品間を、互いの電極を半田等の接合材料を用いて接合し、電気的に接続する技術が知られている。近年、電子部品の多端子化、それによる端子の微細化等の観点から、電子部品の電極として、柱状電極（ピラー、ポスト等とも称される）を用いる技術が提案されている。

柱状電極を含む電極間の半田接合に関し、電極間に電極成分と半田成分を含む化合物（金属間化合物）を形成する技術が知られている。このほか、一方の電極に鋭利部を設け、他方の電極に半田を設け、接合時に半田表面に存在する酸化膜を鋭利部で突き破り、フラックスレスで半田接合する技術等も知られている。

特開２００９−０２１３２９号公報 特開２０１０−０９８０９８号公報

柱状電極を含む電極間の半田接合においては、半田を介した電極間の距離、半田量を適切に調整しないと、電極間の未接合が発生したり、電極間から周囲に半田がはみ出してショートが起こったりする等の接合不良が発生する場合があった。また、電極間に半田成分を含む金属間化合物を形成する場合、金属間化合物形成に消費されなかった半田成分が、通電によるエレクトロマイグレーションやボイド発生の要因となり、電子部品間の接続信頼性を損なう恐れがあった。

本発明の一観点によれば、部品本体部と、前記部品本体部上に形成され、頂線と前記頂線から傾斜して広がる斜面とを有する突部を先端部に備えた柱状の電極部と、前記電極部の前記先端部上に形成された半田層とを含む電子部品が提供される。更に、このような電子部品の製造方法が提供される。

また、本発明の一観点によれば、頂線と前記頂線から傾斜して広がる斜面とを有する突部を先端部に備えた柱状の第１電極部と、前記第１電極部の前記先端部上に設けられた半田層とを有する第１電子部品を、第２電極部を有する第２電子部品と対向させ、前記半田層の融点以上の温度で加熱しながら前記第１電極部の前記突部を前記第２電極部に当接し、前記第１電極部と前記第２電極部とを接合する工程を含む電子装置の製造方法が提供される。

開示の技術によれば、電子部品の柱状の電極部に突部を設けることで、接合相手の電極部を備える電子部品との距離を適切に保ち、且つ、電極部間の半田層のはみ出しを回避して、接合不良の発生を抑制することが可能になる。また、電極部間に半田層成分の残存を抑えた金属間化合物を形成し、電子部品間の接続信頼性の高い電子装置を実現することが可能になる。

第１の実施の形態に係る電子部品の一例を示す図である。 第１の実施の形態に係る端子の電極層の一例を示す図である。 第１の実施の形態に係るウェットバック後の端子の一例を示す図である。 第１の実施の形態に係る電子部品接続工程の一例を示す図である。 第１の実施の形態に係る電子部品接続工程後の状態の一例を示す図である。 第１の実施の形態に係る端子の電極層の別例を示す図（その１）である。 第１の実施の形態に係る端子の電極層の別例を示す図（その２）である。 第１の実施の形態に係る電子部品の別例を示す図である。 第１の実施の形態に係るウェットバック後の端子の別例を示す図である。 第１の実施の形態に係る端子形成方法の一例の説明図（その１）である。 第１の実施の形態に係る端子形成方法の一例の説明図（その２）である。 電解めっき法の一例の説明図（その１）である。 電解めっき法の一例の説明図（その２）である。 第１の実施の形態に係る端子形成方法の別例の説明図である。 第２の実施の形態に係る電子部品の一例を示す図である。 第２の実施の形態に係るウェットバック後の端子の一例を示す図である。 第２の実施の形態に係る電子部品接続工程の一例を示す図である。 第２の実施の形態に係る電子部品接続工程後の状態の一例を示す図である。 第２の実施の形態に係る端子形成方法の一例の説明図である。 第２の実施の形態に係る端子形成方法の別例の説明図である。

まずはじめに、電子部品同士の接続技術について述べる。
半導体素子と回路基板との接続、半導体素子同士の接続、半導体素子を含む半導体装置同士の接続、回路基板同士の接続といった電子部品同士の接続技術の１つとして、マイクロバンプを用いるもの、例えば径が５０μｍ〜１００μｍのマイクロバンプを用いるものがある。

このようなマイクロバンプを用いる技術では、例えば、一方の電子部品の電極上に、半田のマイクロバンプを搭載して熱処理を行い、予めバンプ形成を行う。その後、フリップチップボンダを用い、一方の電子部品を、その接合相手である他方の電子部品に対向させ、一方の電子部品の電極上に形成したバンプ（マイクロバンプ）を、その他方の電子部品の電極に接合する。

この接合の際には、加熱によりバンプを溶融し、バンプを接合相手の電極に接近させ、バンプと電極が接触した後、バンプを一旦電極側へ押し込む。これは、バンプと電極の接合を、より確実なものとするためである。その後、バンプの高さ（電子部品間の距離）を一定の値とするために、溶融状態のまま電子部品を所定の高さまで引き上げる。このように押し込んだ後に引き上げる際の電子部品の変位量が、数十μｍ程度であれば、既存のフリップチップボンダ等の装置を用いて、精度良く電子部品の変位量を制御することができる。

ところで、近年、半導体素子や半導体装置等の電子部品の高速化や多機能化に伴い、電子部品上の電子回路側のテクノロジーノードが微細化している。それに伴い、接続に用いる端子数が多くなり、その結果として、端子自体や隣接端子間ピッチの微細化が進んでいる。このような微細化が進むと、上記のマイクロバンプでは、電子部品同士の端子間の接合を精度良く行うことが難しくなる。そこで、例えば３０μｍ以下といった小口径でアスペクト比の高い柱状の電極（ピラー）を用いて接合を行う、ピラー接合の開発が進められている。

ピラー接合では、例えば、一方の電子部品に端子として設けたピラーを、もう一方の電子部品の端子（ピラー或いは電極パッド）に、錫−銀（Ｓｎ−Ａｇ）や錫（Ｓｎ）等を主成分とする半田を用いて接合する。尚、この場合、ピラー接合は、例えば、ピラー上に半田を設け、加熱により溶融した半田を、対向する相手側の端子に接合することで、行うことができる。

しかし、このようにピラー接合された電子部品を備える電子装置の形態によっては、端子同士の接合部１箇所あたりの電流密度が大きくなる場合がある。その時、接合部には、エレクトロマイグレーションと呼ばれる、接合部中の金属原子、ここでは半田の成分が高電流によって移動する現象が発生し得る。エレクトロマイグレーションが発生すると、接合部にボイドが発生する場合があり、その結果、抵抗増加や導通不良が生じたり、接合強度が劣化したりして、電子部品間の接続信頼性が損なわれることが起こり得る。

そこで、接合部に、金属原子の移動が起き難い金属間化合物（InterMetallic Compound；ＩＭＣ）層を形成する、ＩＭＣ接合（ＩＭＣボンディング）と呼ばれる接合方法の開発が進められている。例えば、端子間の接合部に、接合に用いた半田の成分を含むＩＭＣ層を形成することで、接合部における半田成分の残存を抑え、半田成分の移動、それによるボイドの発生、及び、抵抗増加、導通不良、接合強度劣化の発生等を抑制する。

ＩＭＣボンディングでは、端子間の接合部をＩＭＣ層にするため、接合前のピラー上に設ける半田量を少なくすることが有効である。ピラー上の半田量が多いと、ＩＭＣ層形成に消費されずに接合部に残存する半田量も多くなり、上記のような半田成分の移動等が十分に抑えられないことが起こり得る。

但し、ピラー上に設ける半田が少量であっても、半田の溶融温度で加熱を行いながら接合する際、半田を設けたピラーを相手側の端子に近付け過ぎると、溶融状態の半田が周囲にはみ出し、狭ピッチの隣接端子間でショートが発生してしまう恐れがある。一方、そのような周囲への半田のはみ出しを回避するため、半田を設けたピラーの、相手の端子側への接近を抑え過ぎると、半田が端子に十分に接合されず、接合不良が発生してしまう恐れがある。

ピラー上に設ける半田を少量とする場合、その厚さは、例えば十数μｍとされる。半田の厚さが薄いこのようなＩＭＣボンディングにおいて、上記のマイクロバンプで行っていたのと同様に、半田を設けたピラーを一旦相手の端子側に押し込み、その後、所定高さまで引き上げる手法を採用する場合、ピラーの変位量は数μｍ程度となる。半田を設けたピラーを、相手の端子に近付け過ぎず、相手の端子から遠ざけ過ぎず、相手の端子側に一旦押し込んでから引き上げる手法を採用するためには、ピラーの変位量制御に高い精度が要求される。しかし、既存のフリップチップボンダ等の装置では、このようなＩＭＣボンディングが行えるだけの精度が得られない場合があり、その場合、隣接端子間のショート、対向する端子同士の接合不良が発生してしまう恐れがある。

以上のような点に鑑み、ここでは以下に示すような端子を備える電子部品を用い、ＩＭＣボンディングを行う。
まず、第１の実施の形態について説明する。

図１は第１の実施の形態に係る電子部品の一例を示す図である。尚、図１には、電子部品の要部断面を模式的に図示している。
図１に示す電子部品１０は、本体部（部品本体部）１１と、本体部１１に設けられた端子（電極）１２とを有している。

電子部品１０は、例えば、半導体素子若しくは回路基板、又は回路基板に半導体素子が実装された半導体装置（半導体パッケージ）である。このような電子部品１０の本体部１１に、端子１２が設けられている。端子１２は、本体部１１上に設けられた柱状の電極層１３、電極層１３上に設けられたバリア層１４、及びバリア層１４上に設けられた半田層１５を有している。

電極層１３は、例えば、本体部１１に形成されている電極パッドや配線パターン等の導電部１１ａ上に設けられている。電極層１３は、例えば、上面側（電極層１３の本体部１１からの突出方向先端側）から見た形状が円形状又は略円形状とされる。電極層１３には、例えば、銅（Ｃｕ）若しくはタングステン（Ｗ）等の材料、又はＣｕ若しくはＷ等の材料を含む材料を用いることができる。この第１の実施の形態に係る電極層１３は、その本体部１１からの突出方向先端部に、突起１３ａを有している。

ここで、図２は第１の実施の形態に係る端子の電極層の一例を示す図である。尚、図２において、（Ａ）は電極層の斜視模式図、（Ｂ）は電極層の平面模式図である。
図２に示す電極層１３は、その上面縁部に単一の点状の頂部１３ａａを有し、その頂部１３ａａから傾斜して広がる傾斜部１３ａｂを有している。電極層１３には、このような頂部１３ａａ及び傾斜部１３ａｂを有する突起１３ａが設けられている。このような突起１３ａが設けられた電極層１３は、例えば、電解めっき法を用いて形成することができる。

電子部品１０の端子１２のバリア層１４は、図１に示すように、突起１３ａを備える柱状の電極層１３上に形成されている。バリア層１４は、電極層１３の突起１３ａ（頂部１３ａａ及び傾斜部１３ａｂ）を覆うように、所定の厚みで形成されている。尚、このように突起１３ａを有する電極層１３上に所定の厚みでバリア層１４が形成されることで、点状の頂部及びそこから広がる傾斜部を有する突部１２ａが先端部に形成された、電極層１３とバリア層１４の積層体（電極部）が得られる。

バリア層１４は、後述のように、端子１２に半田層１５の成分が含まれるＩＭＣ層が形成される時に、半田層１５の成分と電極層１３の成分との反応を抑制し、ＩＭＣ層の不均一な形成を抑制する役割を果たす。このようなバリア層１４には、半田層１５の成分の拡散係数が、電極層１３よりも小さくなるような材料が用いられる。バリア層１４には、例えば、ニッケル（Ｎｉ）、クロム（Ｃｒ）若しくは白金（Ｐｔ）等の材料、又はＮｉ、Ｃｒ若しくはＰｔ等の材料を含む材料を用いることができる。バリア層１４は、例えば、電解めっき法を用いて形成することができる。

電子部品１０の端子１２の半田層１５は、図１に示すように、電極層１３とバリア層１４の積層体の上に、所定の厚みで形成されている。半田層１５には、例えば、Ｓｎ−Ａｇ、Ｓｎのほか、錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）、錫−銅（Ｓｎ−Ｃｕ）、錫−鉛（Ｓｎ−Ｐｂ）、錫−ビスマス（Ｓｎ−Ｂｉ）、錫−亜鉛（Ｓｎ−Ｚｎ）等、Ｓｎを基本組成に含むものを用いることができる。半田層１５は、例えば、電解めっき法を用いて形成することができる。

半田層１５が形成された端子１２は、例えば、その半田層１５に用いられている半田の融点以上の温度で熱処理（リフロー）が行われる（ウェットバック）。
図３は第１の実施の形態に係るウェットバック後の端子の一例を示す図である。尚、図３には、ウェットバック後の端子の要部断面を模式的に図示している。

ウェットバックのリフローが行われることで、図３に示すように、バリア層１４上に所定の厚みで形成されていた半田層１５は、溶融、固化し、その表面が滑らかな丸みを帯びた形状になる。半田層１５をこのような形状とすることで、例えば、光を利用して電子部品１０の所定の位置に所定の数の端子１２が形成されているか否か等を検査する外観検査の精度を向上させることができる。

ウェットバックのリフローが行われると、半田層１５の成分とバリア層１４の成分が反応し、図３に示すように、双方の成分を含むＩＭＣ層１６が、半田層１５と電極層１３の間に形成される。尚、形成されるＩＭＣ層１６には、半田層１５の成分とバリア層１４の成分のほか、電極層１３の成分も含まれ得る。例えば、Ｓｎを含む材料で半田層１５を形成し、バリア層１４をＮｉ、電極層１３をＣｕでそれぞれ形成している場合であれば、ＩＭＣ層１６として、ＮｉとＳｎを含むＮｉ−Ｓｎ化合物（Ｎｉ₃Ｓｎ₄等）の層、或いはＣｕとＮｉとＳｎを含むＣｕ−Ｎｉ−Ｓｎ化合物（（ＣｕＮｉ）₃Ｓｎ₄等）の層が形成される。

ＩＭＣ層１６は、半田層１５と電極層１３の間に、均一性の良い厚みで形成することが好ましい。これは、後述のように、この電子部品１０の端子１２を、他の電子部品の端子と接合する過程において、端子間の接合部を半田層１５の成分の残存を抑えてＩＭＣ化し、そのＩＭＣによって端子間を強固に接合するのに有効となる。

この例では、半田層１５と電極層１３の間に、半田層１５の成分の拡散係数が電極層１３よりも小さいバリア層１４が設けられている。このバリア層１４により、半田層１５と電極層１３の成分の反応が抑制され、半田層１５とバリア層１４の成分の反応がバリア層１４の平面方向に沿って均一性良く進行する。これにより、半田層１５と電極層１３の間に、均一性の良い厚みのＩＭＣ層１６が形成される。

半田層１５の厚みは、突部１２ａの頂部（電極層１３の突起１３ａの頂部１３ａａとその上のＩＭＣ層１６に対応する箇所）で最小であり、突部１２ａの頂部ではＩＭＣ層１６が大部分を占める。突部１２ａの頂部から傾斜部（電極層１３の傾斜部１３ａｂとその上のＩＭＣ層１６に対応する箇所）に沿って離れるにつれて、半田層１５は厚くなり、ＩＭＣ層１６の割合が少なくなる。

尚、均一性の良い厚みのＩＭＣ層１６の形成は、図１のように半田層１５と電極層１３の間にバリア層１４を設けない場合でも行うことができる。例えば、ウェットバックのリフロー条件（温度、時間、雰囲気等）を適切に制御することで、均一性の良い厚みのＩＭＣ層１６を形成することが可能である。

続いて、上記のような端子１２を備えた電子部品１０と他の電子部品との接続について説明する。
図４は第１の実施の形態に係る電子部品接続工程の一例を示す図、図５は第１の実施の形態に係る電子部品接続工程後の状態の一例を示す図である。尚、図４及び図５にはそれぞれ、電子部品接続工程及び電子部品接続工程後の要部断面を模式的に図示している。

まず、図４（Ａ）に示すような、電極層１３、ＩＭＣ層１６及び半田層１５を有する端子１２を備えた電子部品１０と、その端子１２と接合される相手側の端子２２を備えた電子部品２０を準備する。

相手側の電子部品２０は、例えば、半導体素子若しくは回路基板、又は回路基板に半導体素子が実装された半導体装置である。端子２２は、電子部品２０の本体部２１に形成されている電極パッドや配線パターン等の導電部２１ａ上に設けられている。端子２２の上面（本体部２１からの突出方向先端面）は、平坦又は略平坦な形状とされている。端子２２は、電子部品１０の端子１２の電極層１３と同様に、電解めっき法を用い、Ｃｕ若しくはＷ等の材料、又はＣｕ若しくはＷ等の材料を含む材料を用いて、形成することができる。端子２２には、電子部品１０の端子１２に設けたようなバリア層１４や半田層１５を設けることを要しない。

電子部品１０と電子部品２０の接続の際は、フリップチップボンダ等を用い、図４（Ａ）に示すように、電子部品１０を相手側の電子部品２０に対向させ、互いの端子１２と端子２２の位置合わせを行う。そして、図４（Ａ）の状態から、半田層１５の融点以上の温度でリフローを行いながら、図４（Ｂ）に示すように、電子部品１０を電子部品２０側に押圧する（図４の太矢印）。

このようにリフローを行いながら電子部品１０を電子部品２０側に押圧すると、端子１２は、その突部１２ａの頂部に形成されたＩＭＣ層１６（突起１３ａの頂部１３ａａ上方のＩＭＣ層１６）が、端子２２の表面に当接する。電子部品１０は、これ以後、電子部品２０側への変位が規制される。電子部品１０の端子１２の高さ（本体部１１から突部１２ａの頂部までの高さ）を調整しておくことで、電子部品１０と電子部品２０との距離（間隙）を所定の値にすることができる。

また、リフローを行いながら電子部品１０を電子部品２０側に押圧し、端子１２の突部１２ａのＩＭＣ層１６が、端子２２の表面に当接した際、溶融状態の半田層１５は、突部１２ａのＩＭＣ層１６と端子２２との間の領域に収まる。これにより、溶融状態の半田層１５が、対向する端子１２と端子２２の周囲にはみ出すのを抑制することができ、端子１２の突部１２ａと端子２２の間に半田層１５を留め、はみ出した半田層１５による隣接する端子接合部とのショートを抑制することができる。

端子１２の突部１２ａのＩＭＣ層１６を、端子２２の表面に当接させた状態でリフロー及び押圧を続けると、端子２２とその表面に接触している半田層１５とが反応してＣｕ−Ｓｎ化合物等のＩＭＣが形成され、更に、端子１２側のＩＭＣ層１６の形成も進行する。例えば、端子１２の突部１２ａのＩＭＣ層１６が端子２２の表面に当接してリフローが行われると、ＩＭＣ層１６と端子２２との距離が比較的短いその当接箇所の周囲に半田層１５が存在することで、この箇所のＩＭＣ化が比較的容易に起こる。このＩＭＣ化した部分を起点に、ＩＭＣ層１６と端子２２との距離がより長い領域へとＩＭＣ化が進行する。このようなＩＭＣ化と共に、端子１２に形成されていたＩＭＣ層１６の成長も進行し、更に端子２２の表面のＩＭＣ化も進行する。

端子１２の電極層１３と端子２２の間では、溶融状態の半田層１５と接触する端子２２の表面、及び端子１２に既に形成されているＩＭＣ層１６を起点にして、ＩＭＣ化が進行していく。その結果、図５に示すように、電極層１３と端子２２の間に、半田層１５の残存が抑えられてＣｕ−Ｓｎ化合物、Ｎｉ−Ｓｎ化合物、Ｃｕ−Ｎｉ−Ｓｎ化合物等を含むＩＭＣ層１６ａが形成され、電極層１３と端子２２がＩＭＣ層１６ａで接合される。

以上のように、第１の実施の形態に係る電子部品１０では、その端子１２の電極層１３に突起１３ａを設け、その上にバリア層１４及び半田層１５を順に積層し（図１）、ウェットバックによって電極層１３と半田層１５の間にＩＭＣ層１６を形成する（図３）。

電子部品１０にこのような端子１２を設け、他の電子部品２０との接続時には、リフローを行いながら電子部品１０を電子部品２０側に押圧し、端子１２の突部１２ａのＩＭＣ層１６を、端子２２の表面に当接させる（図４）。電子部品１０に対し、マイクロバンプ接合で行われるように、一旦押し込んでから引き上げるといった変位制御を行うことを要しない。また、リフローにより溶融状態となった半田層１５は、端子１２の突部１２ａのＩＭＣ層１６と、端子２２との間の領域に収まる（図４）。突部１２ａのＩＭＣ層１６を端子２２の表面に当接させることで、電子部品１０と電子部品２０との距離を所定の値にすることができ、且つ、リフローにより溶融状態となった半田層１５の周囲へのはみ出しを抑えることができる。このようにＩＭＣ層１６と端子２２を当接させた状態でリフロー及び押圧を続けることで、電極層１３と端子２２の間を、半田層１５の残存が抑えられたＩＭＣ層１６ａによって接合することができる（図５）。

第１の実施の形態に係る電子部品１０によれば、電子部品１０の電子部品２０に対する厳密な変位量制御を行わなくても、端子１２のＩＭＣ層１６と相手側の端子２２との当接によって、ＩＭＣボンディングを実現することができる。

尚、以上の説明では、電子部品１０の端子１２の電極層１３として、図２のように、その上面縁部に頂部１３ａａを有する突起１３ａを備えるものを例示した。このほか、端子１２の電極層１３には、次の図６及び図７に示すような突起１３ａを備えるものを採用することもできる。

図６及び図７は第１の実施の形態に係る端子の電極層の別例を示す図である。尚、図６において、（Ａ）は電極層の斜視模式図、（Ｂ）は電極層の平面模式図である。また、図７において、（Ａ）は電極層の斜視模式図、（Ｂ）は電極層の平面模式図である。

図６に示す電極層１３は、その上面の中央部に単一の点状の頂部１３ａａを有し、その頂部１３ａａから傾斜して広がる傾斜部１３ａｂを有している。また、図７に示す電極層１３は、その上面の中央部を通る線状の頂部１３ａａを有し、その頂部１３ａａを挟んだ両側に傾斜して広がる傾斜部１３ａｂを有している。図６及び図７に示すような頂部１３ａａ及び傾斜部１３ａｂを有する突起１３ａを設けたＣｕ等の電極層１３の上に、上記同様、Ｎｉ等のバリア層１４、及びＳｎ−Ａｇ等の半田層１５が順に積層される。

図８は第１の実施の形態に係る電子部品の別例を示す図である。尚、図８は、電子部品の要部断面を模式的に図示するものであって、ここでは、図６及び図７の頂部１３ａａを通る線（図７の場合は線状の頂部１３ａａに直交する線）に沿った断面を模式的に図示するものである。また、図９は第１の実施の形態に係るウェットバック後の端子の別例を示す図である。尚、図９には、ウェットバック後の端子の要部断面を模式的に図示している。

図８に示すように、電極層１３の突起１３ａの点状或いは線状の頂部１３ａａ及びそこから広がる傾斜部１３ａｂを覆うように、バリア層１４が所定の厚みで形成される。尚、このように突起１３ａを有する電極層１３上に所定の厚みでバリア層１４が形成されることで、点状或いは線状の頂部及びそこから広がる傾斜部を有する突部１２ａが先端部に形成された、電極層１３とバリア層１４の積層体（電極部）が得られる。バリア層１４上には、半田層１５が所定の厚みで形成される。

そして、図８のような状態からウェットバックでリフローが行われると、図９に示すように、半田層１５と電極層１３の間に、Ｎｉ−Ｓｎ化合物、Ｃｕ−Ｎｉ−Ｓｎ化合物等を含むＩＭＣ層１６が形成される。

図６〜図９のような頂部１３ａａ及び傾斜部１３ａｂを有する突起１３ａを設けた電極層１３を用いた場合も、図４及び図５で述べたのと同様にして、電子部品１０を電子部品２０に接続する。接続の際は、リフローを行いながら電子部品１０を電子部品２０側に押圧し、図９に示した端子１２の突部１２ａのＩＭＣ層１６を、相手側の端子２２に当接させる。その状態でリフロー及び押圧を続けることで、電極層１３と端子２２の間を、半田層１５の残存が抑えられたＩＭＣ層１６ａによって接合する。電子部品１０と電子部品２０との距離を所定の値にすることができ、且つ、リフローにより溶融状態となった半田層１５の周囲へのはみ出しを抑えることができる。

続いて、上記のような突起１３ａを設けた電極層１３を有する端子１２の形成方法について説明する。
図１０及び図１１は第１の実施の形態に係る端子形成方法の一例の説明図である。尚、図１０及び図１１には、端子形成の各工程の要部断面を模式的に図示している。

まず、図１０（Ａ）に示すように、端子１２を形成する基板３０を準備する。便宜上、ここでは図示を省略するが、基板３０には、１つ又は複数の電子部品１０の本体部１１が形成されている。即ち、基板３０自体が１つの電子部品１０の本体部１１である場合（例えば回路基板等）や、基板３０内に複数の電子部品１０の本体部１１が含まれている場合（例えば複数の半導体素子が形成されるウエハ等）がある。尚、基板３０に複数の電子部品１０の本体部１１が含まれる場合には、各本体部１１への端子１２の形成後、個々の電子部品１０に個片化される。

このような基板３０の上に、電解めっき法を用いて、端子１２を形成していく。まず、準備した基板３０の上に、図１０（Ｂ）に示すように、シード層１３ｂを形成する。シード層１３ｂとしては、例えば、チタン（Ｔｉ）層とＣｕ層の積層膜を形成することができる。

シード層１３ｂの形成後、図１０（Ｃ）に示すように、フォトレジスト３１を形成する。フォトレジスト３１は、シード層１３ｂを形成した基板３０上に、例えば、スピンコーティング等の方法を用いてレジスト材料を塗布し、そのレジスト材料を所定の温度及び雰囲気でベーキングすることで形成することができる。

フォトレジスト３１の形成後、その露光及び現像を行い、図１０（Ｄ）に示すように、基板３０の、端子１２を形成する領域（本体部１１の導電部１１ａに対応する領域）に、開口部３１ａを形成する。

次いで、電解めっき法を用いて、図１１（Ａ）に示すように、フォトレジスト３１の開口部３１ａ内に電極層１３を形成する。例えば図１及び図２に示したような、上面縁部に点状の頂部１３ａａを有する突起１３ａを設けた電極層１３を形成する。

ここで、図１２及び図１３は電解めっき法の一例の説明図である。尚、図１２は、電解めっきに使用する電解めっき装置の第１方向側から見た断面模式図、図１３は、電解めっき装置の第１方向と直交する第２方向側から見た断面模式図である。

電解めっきには、例えば図１２及び図１３に示すような電解めっき装置４０を使用する。電解めっき装置４０は、めっき液４１が貯留されるめっき槽４２、基板３０を保持する基板ホルダ４３、アノード４４及びこれを保持するアノードホルダ４５、めっき液４１を撹拌するスキージ４６、並びに、基板３０及びアノード４４に接続される電源４７を備えている。尚、図１２及び図１３には、便宜上、基板３０として平面円形状のものを例示するが、基板３０の形状は、この例に限定されるものではない。

めっき槽４２には、例えばＣｕの電極層１３を形成する場合であれば、Ｃｕの前駆体となる物質を含んだめっき液４１が貯留される。このようなめっき槽４２のめっき液４１内に、上記のようにしてフォトレジスト３１の開口部３１ａの形成まで行った基板３０（図１０（Ｄ））が、基板ホルダ４３に保持されて浸漬される。また、めっき槽４２のめっき液４１内には、基板３０が保持された基板ホルダ４３の対向位置に、アノード４４を保持するアノードホルダ４５が浸漬される。基板ホルダ４３に保持された基板３０、及びアノードホルダ４５に保持されたアノード４４は、電源４７に接続される。基板３０に形成したシード層１３ｂを給電層として用い、基板３０とアノード４４の間に通電を行うことで、シード層１３ｂ上に電極層１３が形成（めっき）される。

電解めっき装置４０のめっき槽４２には、その底部に、めっき液４１を上方（図１２及び図１３の太矢印）に向かって噴流する噴流口４２ａが設けられている。この噴流口４２ａからめっき液４１を、基板３０の平面方向に沿って流し、電極層１３の形成が行われる。尚、めっき槽４２内のめっき液４１は、スキージ４６を用いて機械的に撹拌することもできる。電極層１３の形成時には、めっき液４１の濃度、通電時の電流密度、めっき時間、めっき液４１の流速等、めっき条件が適宜設定される。

電解めっき装置４０を使用し、上面縁部に点状の頂部１３ａａを有する突起１３ａを設けた電極層１３を形成する場合には、次のような手法を用いる。
即ち、めっき槽４２内に浸漬する基板３０の向きは固定し、電極層１３を、その上面を平坦又は略平坦にしようとする場合に比べて、噴流口４２ａから噴流するめっき液４１の流速を速くした条件で、形成する。このようにすることで、基板３０上のフォトレジスト３１の各開口部３１ａ内に、めっき液４１の噴流方向下流側に相当する上面縁部に頂部１３ａａを有する突起１３ａが設けられた、図１１（Ａ）のような電極層１３が形成される。

電極層１３の形成後は、図１１（Ｂ）に示すように、電極層１３上にバリア層１４及び半田層１５を順に積層する。バリア層１４及び半田層１５は、上記のような電解めっき装置４０を使用して形成することができる。バリア層１４を形成する場合には、めっき液４１として、そのバリア層１４の前駆体物質、例えばＮｉのバリア層１４を形成する場合であればＮｉの前駆体物質を含むめっき液４１を用いる。バリア層１４は、突起１３ａが設けられた電極層１３上に、所定の厚みで形成（めっき）する。半田層１５を形成する場合には、めっき液として、その半田層１５の前駆体物質、例えばＳｕ−Ａｇの半田層１５を形成する場合であればＳｎ及びＡｇの前駆体物質を含むめっき液４１を用いる。半田層１５は、バリア層１４上に、所定の厚みで形成（めっき）する。

このようにしてフォトレジスト３１の各開口部３１ａ内に電極層１３、バリア層１４、半田層１５を形成した後は、図１１（Ｃ）に示すように、フォトレジスト３１を剥離して除去する。そして、図１１（Ｄ）に示すように、フォトレジスト３１の除去によって露出するシード層１３ｂを、エッチングにより除去する。これにより、基板３０の所定の領域（本体部１１の導電部１１ａに対応する領域）に、図１に示したような端子１２が形成される。

また、図１４は第１の実施の形態に係る端子形成方法の別例の説明図である。尚、図１４には、端子形成の各工程の要部断面を模式的に図示している。
電解めっき装置４０を使用し、図６に示したような、上面中央部に点状の頂部１３ａａを有する突起１３ａを設けた電極層１３を形成する場合には、次のような手法を用いる。

即ち、まず図１０（Ａ）〜（Ｄ）のようにして基板３０上にフォトレジスト３１を形成してその所定の領域に開口部３１ａを形成する。そして、その基板３０を、めっき槽４２内に向きを固定して浸漬し、電極層１３を、その上面を平坦又は略平坦にしようとする場合に比べて、電流密度を高めた条件で、形成する。このようにすることで、基板３０上のフォトレジスト３１の各開口部３１ａ内に、図１４（Ａ）及び図６に示すような、上面中央部に頂部１３ａａを有する突起１３ａが設けられた電極層１３が形成（めっき）される。

このようにしてフォトレジスト３１の各開口部３１ａ内に電極層１３を形成した後は、その電極層１３上に、図１４（Ｂ）に示すように、バリア層１４及び半田層１５を、それぞれ所定の厚みで順に積層（めっき）する。このようにして電極層１３、バリア層１４、半田層１５を形成した後は、図１４（Ｃ）に示すようにフォトレジスト３１を除去し、それによって露出するシード層１３ｂを、図１４（Ｄ）に示すようにエッチングにより除去する。これにより、基板３０の所定の領域（本体部１１の導電部１１ａに対応する領域）に、図８に示したような端子１２が形成される。

また、電解めっき装置４０を使用し、図７に示したような、上面中央部を通る線状の頂部１３ａａを有する突起１３ａを設けた電極層１３を形成する場合も、図１４と同様の工程を経て形成することが可能である。このような線状の頂部１３ａａを有する電極層１３を形成する場合には、次のような手法を用いる。

即ち、まず図１０（Ａ）〜（Ｄ）のようにして基板３０上にフォトレジスト３１を形成してその所定の領域に開口部３１ａを形成する。そして、その基板３０を、めっき槽４２内にまず第１の向きで浸漬し、電極層１３をその半分程度の高さまで、その上面を平坦又は略平坦にしようとする場合に比べて、噴流口４２ａから噴流するめっき液４１の流速を速くした条件で、形成する。次いで、基板３０を、めっき槽４２内に第１の向きと反対の第２の向き（１８０°回転させた向き）で浸漬し、電極層１３の残りの部分を、その上面を平坦又は略平坦にしようとする場合に比べて、噴流口４２ａから噴流するめっき液４１の流速を速くした条件で、形成する。このようにすることで、基板３０上のフォトレジスト３１の各開口部３１ａ内に、図７に示したような、上面中央部を通る線状の頂部１３ａａを有する突起１３ａが設けられた電極層１３が形成（めっき）される。

このようにしてフォトレジスト３１の各開口部３１ａ内に電極層１３を形成した後は、上記同様、その電極層１３上にバリア層１４及び半田層１５をそれぞれ所定の厚みで順に積層（めっき）する。その後、フォトレジスト３１を除去し、それによって露出するシード層１３ｂをエッチングにより除去する。これにより、基板３０の所定の領域（本体部１１の導電部１１ａに対応する領域）に、図７に示したような電極層１３を含む端子１２が形成される。

以上、第１の実施の形態として、突部１２ａを有する端子１２、そのような端子１２を備えた電子部品１０、及び電子部品１０の他の電子部品２０との接続について説明した。
尚、以上述べた第１の実施の形態においては、電子部品１０の端子１２の電極層１３を、上面側から見て円形状又は略円形状となるようにした。このほか、電極層１３は、上面側から見て、楕円形状若しくは略楕円形状、四角形状若しくは略四角形状、又は三角形状若しくは略三角形状となるようにしてもよい。

また、以上述べた第１の実施の形態において、電子部品１０は、図３のウェットバックによって端子１２の半田層１５を、丸みを帯びた形状としたうえで、電子部品２０に接続するようにした。このほか、ウェットバックの工程は省略し、図１或いは図８のような状態の端子１２を備えた電子部品１０を、リフローを行いながら押圧し、バリア層１４の先端を電子部品２０に当接させ、形成されるＩＭＣ層１６ａ（図５）によって電子部品２０と接続してもよい。

また、以上述べた第１の実施の形態においては、突起１３ａを有する電極層１３として、その上面に単一の点状或いは線状の頂部１３ａａを有するものを例示したが、頂部１３ａａは必ずしも単一であることを要しない。電極層表面にバリア層１４又はＩＭＣ層１６が形成され、その先端が相手側の端子２２に当接した時に、端子２２との間に溶融した半田層１５が収容される領域が存在するものであれば、電極層先端部には複数の頂部を有する突起が設けられていてもよい。

次に、第２の実施の形態について説明する。
図１５は第２の実施の形態に係る電子部品の一例を示す図である。尚、図１５には、電子部品の要部断面を模式的に図示している。

図１５に示す電子部品１０Ａは、その本体部１１上に設けられた電極層１３、電極層１３上に設けられたバリア層１４、及びバリア層１４上に設けられた半田層１５を有する端子１２Ａを備えている。

端子１２Ａの電極層１３は、その上面が平坦又は略平坦な柱状とされ、上面側から見た形状は、例えば円形状又は略円形状とされる。端子１２Ａのバリア層１４は、その上面縁部の単一の点状の頂部１４ａａと、その頂部１４ａａから傾斜して広がる傾斜部１４ａｂを有する突起１４ａを備えている。バリア層１４は、それ自体が、電極層１３とバリア層１４の積層体（電極部）の突部１２Ａａとなっている。このようなバリア層１４上に半田層１５が設けられている。

図１６は第２の実施の形態に係るウェットバック後の端子の一例を示す図である。尚、図１６には、端子の要部断面を模式的に図示している。
ウェットバックのリフローが行われることで、図１６に示すように、半田層１５は、溶融、固化し、その表面が滑らかな丸みを帯びた形状になる。この時、半田層１５の成分とバリア層１４の成分が反応し、双方の成分を含むＩＭＣ層１６が、半田層１５とバリア層１４の間に形成される。尚、形成されるＩＭＣ層１６には、半田層１５の成分とバリア層１４の成分のほか、電極層１３の成分も含まれ得る。ＩＭＣ層１６は、バリア層１４（突部１２Ａａ）の表層部に形成されると共に、バリア層１４が薄い部分では他の部分よりも厚く形成される。

続いて、上記のような端子１２Ａを備えた電子部品１０Ａと他の電子部品との接続について説明する。
図１７は第２の実施の形態に係る電子部品接続工程の一例を示す図、図１８は第２の実施の形態に係る電子部品接続工程後の状態の一例を示す図である。尚、図１７及び図１８にはそれぞれ、電子部品接続工程及び電子部品接続工程後の要部断面を模式的に図示している。

まず、図１７（Ａ）に示すような端子１２Ａを備えた電子部品１０Ａと、その端子１２Ａと接合される相手側の端子２２を備えた電子部品２０を準備する。電子部品１０Ａと電子部品２０の接続の際は、フリップチップボンダ等を用い、図１７（Ａ）に示すように、電子部品１０Ａを電子部品２０に対向させ、互いの端子１２Ａと端子２２の位置合わせを行う。そして、図１７（Ａ）の状態から、半田層１５の融点以上の温度でリフローを行いながら、図１７（Ｂ）に示すように、電子部品１０Ａを電子部品２０側に押圧する（図１７の太矢印）。

このようにリフローを行いながら電子部品１０Ａを電子部品２０側に押圧すると、端子１２Ａの突部１２ＡａのＩＭＣ層１６が、端子２２の表面に当接し、それ以後の電子部品１０Ａの電子部品２０側への変位が規制される。これにより、電子部品１０Ａと電子部品２０との距離を所定の値にすることができる。また、端子１２Ａの突部１２ＡａのＩＭＣ層１６が、端子２２の表面に当接した際、溶融状態の半田層１５は、ＩＭＣ層１６と端子２２の間の領域に収まる。そのため、溶融状態の半田層１５の周囲へのはみ出し、はみ出した半田層１５によるショートの発生を抑制することができる。

端子１２Ａの突部１２ＡａのＩＭＣ層１６を、端子２２の表面に当接させた状態でリフロー及び押圧を続けると、端子２２とその表面に接触している溶融状態の半田層１５との反応によるＩＭＣの形成、及び端子１２ＡのＩＭＣ層１６の形成が進行する。端子１２Ａの電極層１３と端子２２の間では、このように溶融状態の半田層１５と接触する端子２２の表面、及び端子１２Ａに既に形成されているＩＭＣ層１６を起点にして、ＩＭＣ化が進行していく。その結果、図１８に示すように、電極層１３と端子２２の間に、半田層１５の残存が抑えられてＣｕ−Ｓｎ化合物、Ｎｉ−Ｓｎ化合物、Ｃｕ−Ｎｉ−Ｓｎ化合物等を含むＩＭＣ層１６ａが形成され、電極層１３と端子２２がＩＭＣ層１６ａで接合される。

第２の実施の形態に係る電子部品１０Ａによれば、電子部品１０Ａの電子部品２０に対する厳密な変位量制御を行わなくても、端子１２ＡのＩＭＣ層１６と相手側の端子２２との当接によって、ＩＭＣボンディングを実現することができる。

尚、第２の実施の形態に係る電子部品１０Ａにおいて、バリア層１４には、上記第１の実施の形態で述べた図６及び図７と同様に、上面中央部に点状の頂部１４ａａを有するものや、上面中央部を通る線状の頂部１４ａａを有するものを採用してもよい。

続いて、電子部品１０Ａの端子１２Ａの形成方法について説明する。
図１９は第２の実施の形態に係る端子形成方法の一例の説明図である。尚、図１９には、端子形成の各工程の要部断面を模式的に図示している。

端子１２Ａは、電解めっき法を用いて形成することができる。電解めっき法を用いた端子１２Ａの形成には、図１２及び図１３に示したような電解めっき装置４０を使用することができる。

上面縁部に点状の頂部１４ａａを有するバリア層１４を備えた端子１２Ａを形成する場合には、次のような手法を用いる。
即ち、１つ又は複数の電子部品１０Ａの本体部１１を含む基板３０上に、図１０（Ａ）〜（Ｄ）の工程に従い、フォトレジスト３１を形成し、その所定の領域（本体部１１の導電部１１ａに対応する領域）に開口部３１ａを形成する。そして、その基板３０を、図１２及び図１３に示しためっき槽４２のめっき液４１内に浸漬し、図１９（Ａ）に示すように、上面を平坦又は略平坦にした電極層１３を形成（めっき）する。

電極層１３の形成後、図１９（Ｂ）に示すように、電極層１３上にバリア層１４を形成する。バリア層１４を形成する際は、めっき槽４２の所定のめっき液４１内に、電極層１３形成後の基板３０をその向きを固定して浸漬する。そして、バリア層１４を、その上面を平坦又は略平坦にしようとする場合に比べて、噴流口４２ａから噴流するめっき液４１の流速を速くした条件で、形成する。このようにすることで、フォトレジスト３１の各開口部３１ａ内に、めっき液４１の噴流方向下流側に相当する上面縁部に頂部１４ａａを有するバリア層１４が形成（めっき）される。バリア層１４の形成後は、めっき槽４２の所定のめっき液４１内に基板３０を浸漬し、図１９（Ｂ）に示すように、バリア層１４上に半田層１５を形成（めっき）する。

フォトレジスト３１の開口部３１ａ内に電極層１３、バリア層１４、半田層１５を形成した後は、図１９（Ｃ）に示すようにフォトレジスト３１を除去し、それによって露出するシード層１３ｂを、図１９（Ｄ）に示すようにエッチングにより除去する。これにより、基板３０の所定の領域に、図１５に示したような端子１２Ａが形成される。

また、図２０は第２の実施の形態に係る端子形成方法の別例の説明図である。尚、図２０には、端子形成の各工程の要部断面を模式的に図示している。
上面中央部に点状の頂部１４ａａを有するバリア層１４を備えた端子１２Ａを形成する場合には、次のような手法を用いる。

即ち、まず図１０（Ａ）〜（Ｄ）の工程に従い、基板３０上にフォトレジスト３１を形成してその所定の領域に開口部３１ａを形成する。そして、その基板３０を、図１２及び図１３に示しためっき槽４２のめっき液４１内に浸漬し、図２０（Ａ）に示すように、上面を平坦又は略平坦にした電極層１３を形成（めっき）する。

電極層１３の形成後、図２０（Ｂ）に示すように、電極層１３上にバリア層１４を形成する。バリア層１４を形成する際は、めっき槽４２内に向きを固定して基板３０を浸漬し、バリア層１４を、その上面を平坦又は略平坦にしようとする場合に比べて、電流密度を高めた条件で、形成する。このようにすることで、基板３０上のフォトレジスト３１の各開口部３１ａ内に、図２０（Ｂ）に示すような、上面中央部に頂部１４ａａを有するバリア層１４が形成（めっき）される。バリア層１４の形成後は、めっき槽４２の所定のめっき液４１内に基板３０を浸漬し、図２０（Ｂ）に示すように、バリア層１４上に半田層１５を形成（めっき）する。

以後は、上記同様、図２０（Ｃ）に示すようにフォトレジスト３１を除去し、それによって露出するシード層１３ｂを、図２０（Ｄ）に示すようにエッチングにより除去する。これにより、基板３０の所定の領域に、上面中央部に点状の頂部１４ａａを有するバリア層１４を備えた端子１２Ａが形成される。

また、上面中央部を通る線状の頂部１４ａａを有するバリア層１４を備えた端子１２Ａを形成する場合には、図２０（Ｂ）に示したバリア層１４の形成工程において、次のような電解めっきを行う。即ち、図２０（Ａ）のようにして電極層１３の形成まで行った基板３０を、めっき槽４２内にまず第１の向きで浸漬する。そして、バリア層１４を半分程度の高さまで、その上面を平坦又は略平坦にしようとする場合に比べて、噴流口４２ａから噴流するめっき液４１の流速を速くした条件で、形成する。次いで、基板３０を、めっき槽４２内に第１の向きと反対の第２の向き（１８０°回転させた向き）で浸漬する。そして、バリア層１４の残りの部分を、その上面を平坦又は略平坦にしようとする場合に比べて、噴流口４２ａから噴流するめっき液４１の流速を速くした条件で、形成する。このようにすることで、基板３０上のフォトレジスト３１の各開口部３１ａ内に、上面中央部を通る線状の頂部１４ａａを有するバリア層１４が形成（めっき）される。以後は、図２０（Ｃ），（Ｄ）と同様の工程を経て、端子１２Ａを形成すればよい。

以上、第２の実施の形態として、突部１２Ａａを有する端子１２Ａ、そのような端子１２Ａを備えた電子部品１０Ａ、及び電子部品１０Ａの他の電子部品２０との接続について説明した。

尚、以上述べた第２の実施の形態において、図１６に示したウェットバックの工程は省略することもできる。この場合は、図１５のような状態の端子１２Ａを備えた電子部品１０Ａを、リフローを行いながら押圧し、バリア層１４の先端（頂部１４ａａ）を電子部品２０に当接させ、形成されるＩＭＣ層１６ａ（図１８）によって電子部品２０と接続する。

また、以上述べた第２の実施の形態においては、バリア層１４として、その上面に単一の点状或いは線状の頂部１４ａａを有するものを例示したが、頂部１４ａａは必ずしも単一であることを要しない。電極層表面にバリア層１４又はＩＭＣ層１６が形成され、その先端が相手側の端子２２に当接した時に、端子２２との間に溶融した半田層１５が収容される領域が存在するものであれば、電極層先端部には複数の頂部を有する突起が設けられていてもよい。

以下、実施例について述べる。
［実施例１］
まず、半導体素子が形成された直径３００ｍｍのウエハ上に、Ｔｉ層を厚さ１００ｎｍで形成し、その上にＣｕ層を厚さ５００ｎｍで形成し、ウエハ上の所定の領域に開口部を設けたフォトレジストを形成する。このフォトレジストの開口部内にＣｕ電極層を形成する。Ｃｕ電極層は、直径３０μｍ、高さ３０μｍの円柱状とし、５０μｍのピッチで形成する。Ｃｕ電極層は、Ｃｕの電解めっきにより、めっき液の噴流速度を通常（上面を平坦又は略平坦にする場合）よりも高めた条件で、形成する。この電解めっきにより、上面縁部に存在する頂部とその頂部から拡がる傾斜部とを有する突起を備えたＣｕ電極層を形成する。その突起（頂部及び傾斜部）の部分の高さは、例えば１０μｍとされる。

Ｃｕ電極層の形成後、そのＣｕ電極層を形成したフォトレジストの開口部内に、電解めっきにより、Ｎｉバリア層を厚さ２μｍで形成し、更に、Ｓｎ−Ａｇ（Ａｇ：２．０ｗｔ％）半田層を厚さ７μｍで形成する。その後、フォトレジストを除去し、電解めっきに用いた露出するシード層をエッチングにより除去する。

そして、ウエハをダイシングし、１辺が１ｍｍの半導体素子（第１半導体素子）を得る。この第１半導体素子を２５０℃でリフローし（ウェットバック）、Ｃｕ電極層上にＩＭＣ層であるＮｉ₃Ｓｎ₄層を厚さ約２μｍで形成する。Ｎｉ₃Ｓｎ₄層はＣｕ電極層と反応して（ＣｕＮｉ）₃Ｓｎ₄に成長する。リフロー後のＳｎ−Ａｇ半田層の最大厚さは例えば１０μｍとなり、最小厚さは例えば２μｍとなる。

このような第１半導体素子とは別に、第１半導体素子と接続する相手側の半導体素子（第２半導体素子）を形成する。相手側の第２半導体素子には、直径３０μｍ、高さ２０μｍの円柱状のＣｕ端子を、５０μｍのピッチで形成する。

フリップチップボンダを用い、第１半導体素子の端子（Ｃｕ電極層、ＩＭＣ層、Ｓｎ−Ａｇ半田層）と第２半導体素子のＣｕ端子の位置を合わせ、２５０℃でリフローを行いながら第１半導体素子を２０Ｎ（ニュートン）の圧力で第２半導体素子側に押圧する。この押圧により、第１半導体素子の突部（ウェットバック後のＩＭＣ層）が、第２半導体素子のＣｕ端子に当接すると、第１半導体素子はそれ以上第２半導体素子側に変位しなくなる。また、Ｓｎ−Ａｇ半田層は、第１半導体素子の突部周辺に留まり、はみ出しが抑制される。

そのまま２５０℃でリフローを行いながら２０Ｎの圧力で６０秒押圧し続けると、第１半導体素子の端子側から（ＣｕＮｉ）₃Ｓｎ₄層が成長し、第２半導体素子のＣｕ端子側からＩＭＣ層であるＣｕ₆Ｓｎ₅層が成長する。これにより、接合部全体が（ＣｕＮｉ）₃Ｓｎ₄層とＣｕ₆Ｓｎ₅層のＩＭＣ層になる。

第１半導体素子の第２半導体素子に対する厳密な変位量制御を行わなくても、押圧によって第１半導体素子の端子を第２半導体素子のＣｕ端子に当接させることで、ＩＭＣボンディングが可能になる。

［実施例２］
まず、半導体素子が形成された直径３００ｍｍのウエハ上に、Ｔｉ層を厚さ１００ｎｍで形成し、その上にＣｕ層を厚さ５００ｎｍで形成し、ウエハ上の所定の領域に開口部を設けたフォトレジストを形成する。このフォトレジストの開口部内にＣｕ電極層を形成する。Ｃｕ電極層は、直径３０μｍ、高さ３０μｍの円柱状とし、５０μｍのピッチで形成する。Ｃｕ電極層は、Ｃｕの電解めっきにより、電流密度を通常（上面を平坦又は略平坦にする場合）よりも高めた条件で、形成する。この電解めっきにより、上面中央部に存在する頂部とその頂部から拡がる傾斜部とを有する突起を備えたＣｕ電極層を形成する。その突起（頂部及び傾斜部）の部分の高さは、例えば１０μｍとされる。

Ｃｕ電極層の形成後、そのＣｕ電極層を形成したフォトレジストの開口部内に、電解めっきにより、Ｎｉバリア層を厚さ２μｍで形成し、更に、Ｓｎ−Ａｇ（Ａｇ：２．０ｗｔ％）半田層を厚さ７μｍで形成する。その後、フォトレジストを除去し、電解めっきに用いた露出するシード層をエッチングにより除去する。

そして、ウエハをダイシングし、１辺が１ｍｍの半導体素子（第１半導体素子）を得る。この第１半導体素子を２５０℃でリフローし（ウェットバック）、Ｃｕ電極層上にＮｉ₃Ｓｎ₄層を厚さ約２μｍで形成する。Ｎｉ₃Ｓｎ₄層はＣｕ電極層と反応して（ＣｕＮｉ）₃Ｓｎ₄に成長する。リフロー後のＳｎ−Ａｇ半田層の最大厚さは例えば１０μｍとなり、最小厚さは例えば２μｍとなる。

このような第１半導体素子とは別に、第１半導体素子と接続する相手側の半導体素子（第２半導体素子）を形成する。相手側の第２半導体素子には、直径３０μｍ、高さ２０μｍの円柱状のＣｕ端子を、５０μｍのピッチで形成する。

フリップチップボンダを用い、第１半導体素子の端子（Ｃｕ電極層、ＩＭＣ層、Ｓｎ−Ａｇ半田層）と第２半導体素子のＣｕ端子の位置を合わせ、２５０℃でリフローを行いながら第１半導体素子を２０Ｎの圧力で第２半導体素子側に押圧する。この押圧により、第１半導体素子の突部（ウェットバック後のＩＭＣ層）が、第２半導体素子のＣｕ端子に当接すると、第１半導体素子はそれ以上第２半導体素子側に変位しなくなる。また、Ｓｎ−Ａｇ半田層は、第１半導体素子の突部周辺に留まり、はみ出しが抑制される。

そのまま２５０℃でリフローを行いながら２０Ｎの圧力で６０秒押圧し続けると、第１半導体素子の端子側から（ＣｕＮｉ）₃Ｓｎ₄層が成長し、第２半導体素子のＣｕ端子側からＣｕ₆Ｓｎ₅層が成長する。これにより、接合部全体が（ＣｕＮｉ）₃Ｓｎ₄層とＣｕ₆Ｓｎ₅層のＩＭＣ層になる。

第１半導体素子の第２半導体素子に対する厳密な変位量制御を行わなくても、押圧によって第１半導体素子の端子を第２半導体素子のＣｕ端子に当接させることで、ＩＭＣボンディングが可能になる。

［実施例３］
まず、半導体素子が形成された直径３００ｍｍのウエハ上に、Ｔｉ層を厚さ１００ｎｍで形成し、その上にＣｕ層を厚さ５００ｎｍで形成し、ウエハ上の所定の領域に開口部を設けたフォトレジストを形成する。このフォトレジストの開口部内にＣｕ電極層を形成する。Ｃｕ電極層は、直径３０μｍ、高さ３０μｍの円柱状とし、５０μｍのピッチで形成する。Ｃｕ電極層は、Ｃｕの電解めっきにより、その上面を平坦又は略平坦にする条件で、形成する。

このＣｕ電極層を形成したフォトレジストの開口部内に、Ｎｉバリア層を形成する。Ｎｉバリア層は、Ｎｉの電解めっきにより、めっき液の噴流速度を通常（上面を平坦又は略平坦にする場合）よりも高めた条件で、フォトレジストの開口部内のＣｕ電極層上に形成する。この電解めっきにより、上面縁部に存在する頂部とその頂部から拡がる傾斜部とを有するＮｉバリア層を形成する。Ｃｕ電極層上のＮｉバリア層が最も厚い部分は厚さが３μｍとなり、最も薄い部分は厚さが０．２μｍになる。Ｎｉバリア層の形成後、電解めっきにより、Ｓｎ−Ａｇ（Ａｇ：２．０ｗｔ％）半田層を厚さ７μｍで形成する。その後、フォトレジストを除去し、電解めっきに用いた露出するシード層をエッチングにより除去する。

そして、ウエハをダイシングし、１辺が１ｍｍの半導体素子（第１半導体素子）を得る。この第１半導体素子を２５０℃でリフローし（ウェットバック）、Ｎｉバリア層上、Ｃｕ電極層上に、Ｎｉ₃Ｓｎ₄層、Ｃｕ₆Ｓｎ₅層を形成する。Ｃｕ₆Ｓｎ₅層は、Ｎｉバリア層が最も薄い場所で形成され、その厚さは２μｍとなる。Ｎｉ₃Ｓｎ₄層はＣｕ電極層と反応して（ＣｕＮｉ）₃Ｓｎ₄に成長する。リフロー後のＳｎ−Ａｇ半田層の最大厚さは例えば１０μｍとなる。

このような第１半導体素子とは別に、第１半導体素子と接続する相手側の半導体素子（第２半導体素子）を形成する。相手側の第２半導体素子には、直径３０μｍ、高さ１５μｍの円柱状のＣｕ端子を、５０μｍのピッチで形成する。

フリップチップボンダを用い、第１半導体素子の端子（Ｃｕ電極層、Ｎｉバリア層、ＩＭＣ層、Ｓｎ−Ａｇ半田層）と第２半導体素子のＣｕ端子の位置を合わせ、２５０℃でリフローを行いながら第１半導体素子を２０Ｎの圧力で第２半導体素子側に押圧する。この押圧により、第１半導体素子の突部（ウェットバック後のＩＭＣ層）が、第２半導体素子のＣｕ端子に当接すると、第１半導体素子はそれ以上第２半導体素子側に変位しなくなる。また、Ｓｎ−Ａｇ半田層は、第１半導体素子の突部周辺に留まり、はみ出しが抑制される。

そのまま２５０℃でリフローを行いながら２０Ｎの圧力で６０秒押圧し続けると、第１半導体素子の端子側からＣｕ₆Ｓｎ₅層及び（ＣｕＮｉ）₃Ｓｎ₄層が成長し、第２半導体素子のＣｕ端子側からＣｕ₆Ｓｎ₅層が成長する。これにより、接合部全体が（ＣｕＮｉ）₃Ｓｎ₄層とＣｕ₆Ｓｎ₅層のＩＭＣ層になる。

第１半導体素子の第２半導体素子に対する厳密な変位量制御を行わなくても、押圧によって第１半導体素子の端子を第２半導体素子のＣｕ端子に当接させることで、ＩＭＣボンディングが可能になる。

以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） 部品本体部と、
前記部品本体部上に形成され、先端部に突部を有する柱状の電極部と、
前記電極部の前記先端部上に形成された半田層と
を含むことを特徴とする電子部品。

（付記２） 前記電極部は、
前記部品本体部上に形成された第１導電層と、
前記第１導電層上に形成され、前記半田層の成分の拡散係数が前記第１導電層よりも小さい第２導電層と
を含むことを特徴とする付記１に記載の電子部品。

（付記３） 前記第１導電層は、突起を有し、
前記突起を有する前記第１導電層上に前記第２導電層が形成され、前記突部が形成されていることを特徴とする付記２に記載の電子部品。

（付記４） 前記第２導電層に前記突部が形成されていることを特徴とする付記２に記載の電子部品。
（付記５） 前記第２導電層と前記半田層の間に形成され、前記第２導電層の成分と前記半田層の成分とを含む化合物層を更に含むことを特徴とする付記２乃至４のいずれかに記載の電子部品。

（付記６） 前記化合物層は、前記第１導電層の成分を更に含むことを特徴とする付記５に記載の電子部品。
（付記７） 前記電極部と前記半田層の間に形成され、前記電極部の成分と前記半田層の成分とを含む化合物層を更に含むことを特徴とする付記１に記載の電子部品。

（付記８） 前記電極部は、点状又は線状の頂部を有することを特徴とする付記１乃至７のいずれかに記載の電子部品。
（付記９） 部品本体部を準備する工程と、
前記部品本体部上に、先端部に突部を有する柱状の電極部を形成する工程と、
前記電極部の前記先端部上に半田層を形成する工程と
を含むことを特徴とする電子部品の製造方法。

（付記１０） 前記電極部を形成する工程は、
前記部品本体部上に第１導電層を形成する工程と、
前記第１導電層上に、前記半田層の成分の拡散係数が前記第１導電層よりも小さい第２導電層を形成する工程と
を含むことを特徴とする付記９に記載の電子部品の製造方法。

（付記１１） 前記半田層を形成する工程後、前記半田層の融点以上の温度で熱処理を行い、前記第１導電層と前記半田層の間に、前記第２導電層の成分と前記半田層の成分とを含む化合物層を形成する工程を更に含むことを特徴とする付記１０に記載の電子部品の製造方法。

（付記１２） 前記半田層を形成する工程後、前記半田層の融点以上の温度で熱処理を行い、前記電極部と前記半田層の間に、前記電極部の成分と前記半田層の成分とを含む化合物層を形成する工程を更に含むことを特徴とする付記９に記載の電子部品の製造方法。

（付記１３） 先端部に突部を有する柱状の第１電極部と、前記第１電極部の前記先端部上に設けられた半田層とを有する第１電子部品を準備する工程と、
第２電極部を有する第２電子部品を準備する工程と、
前記第１電子部品を前記第２電子部品と対向させ、前記半田層の融点以上の温度で加熱しながら前記第１電極部の前記突部を前記第２電極部に当接し、前記第１電極部と前記第２電極部とを接合する工程と
を含むことを特徴とする電子装置の製造方法。

（付記１４） 前記第１電極部は、
第１導電層と、
前記第１導電層上に、前記半田層の成分の拡散係数が前記第１導電層よりも小さい第２導電層と
を含むことを特徴とする付記１３に記載の電子装置の製造方法。

（付記１５） 前記第１電子部品を準備する工程は、前記半田層と前記第１電極部の間に、前記半田層の成分を含む化合物層を形成する工程を含むことを特徴とする付記１３又は１４に記載の電子装置の製造方法。

（付記１６） 前記第１電極部と前記第２電極部とを接合する工程は、前記第１電極部と前記第２電極部の間に、前記半田層の成分、前記第２導電層の成分及び前記第２電極部の成分を含む化合物層を形成する工程を含むことを特徴とする付記１４又は１５に記載の電子装置の製造方法。

（付記１７） 前記第１電極部と前記第２電極部とを接合する工程は、前記第１電極部と前記第２電極部の間に、前記半田層の成分、前記第１電極部の成分及び前記第２電極部の成分を含む化合物層を形成する工程を含むことを特徴とする付記１３に記載の電子装置の製造方法。

（付記１８） 前記第１電極部と前記第２電極部とを接合する工程は、前記第１電子部品を前記第２電子部品に対して一定の荷重で押圧し、前記突部を前記第２電極部に当接させる工程を含むことを特徴とする付記１３乃至１７のいずれかに記載の電子装置の製造方法。

１０，１０Ａ，２０ 電子部品
１１，２１ 本体部
１１ａ，２１ａ 導電部
１２，１２Ａ，２２ 端子
１２ａ，１２Ａａ 突部
１３ 電極層
１４ バリア層
１３ａ，１４ａ 突起
１３ａａ，１４ａａ 頂部
１３ａｂ，１４ａｂ 傾斜部
１３ｂ シード層
１５ 半田層
１６，１６ａ ＩＭＣ層
３０ 基板
３１ フォトレジスト
３１ａ 開口部
４０ 電解めっき装置
４１ めっき液
４２ めっき槽
４２ａ 噴流口
４３ 基板ホルダ
４４ アノード
４５ アノードホルダ
４６ スキージ
４７ 電源

Claims (9)

1. 部品本体部と、
   前記部品本体部上に形成され、頂線と前記頂線から傾斜して広がる斜面とを有する突部を先端部に備えた柱状の電極部と、
   前記電極部の前記先端部上に形成された半田層と
   を含むことを特徴とする電子部品。
2. 前記電極部は、
   前記部品本体部上に形成された第１導電層と、
   前記第１導電層上に形成され、前記半田層の成分の拡散係数が前記第１導電層よりも小さい第２導電層と
   を含むことを特徴とする請求項１に記載の電子部品。
3. 前記第１導電層は、突起を有し、
   前記突起を有する前記第１導電層上に前記第２導電層が形成され、前記突部が形成されていることを特徴とする請求項２に記載の電子部品。
4. 前記第２導電層に前記突部が形成されていることを特徴とする請求項２に記載の電子部品。
5. 部品本体部上に、頂線と前記頂線から傾斜して広がる斜面とを有する突部を先端部に備えた柱状の電極部を形成する工程と、
   前記電極部の前記先端部上に半田層を形成する工程と
   を含むことを特徴とする電子部品の製造方法。
6. 頂線と前記頂線から傾斜して広がる斜面とを有する突部を先端部に備えた柱状の第１電極部と、前記第１電極部の前記先端部上に設けられた半田層とを有する第１電子部品を、第２電極部を有する第２電子部品と対向させ、前記半田層の融点以上の温度で加熱しながら前記第１電極部の前記突部を前記第２電極部に当接し、前記第１電極部と前記第２電極部とを接合する工程
   を含むことを特徴とする電子装置の製造方法。
7. 前記第１電極部は、
   第１導電層と、
   前記第１導電層上に、前記半田層の成分の拡散係数が前記第１導電層よりも小さい第２導電層と
   を含むことを特徴とする請求項６に記載の電子装置の製造方法。
8. 前記第１電子部品は、前記半田層と前記第１電極部の間に、前記半田層の成分を含む化合物層を含むことを特徴とする請求項６又は７に記載の電子装置の製造方法。
9. 前記第１電極部と前記第２電極部とを接合する工程は、前記第１電極部と前記第２電極部の間に、前記半田層の成分、前記第２導電層の成分及び前記第２電極部の成分を含む化合物層を形成する工程を含むことを特徴とする請求項７に記載の電子装置の製造方法。
   
   

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