JP2010135760A5 - - Google Patents

Claims (14)

1. デプレッション型トランジスタと、
   エンハンスメント型トランジスタと、を有し、
   前記デプレッション型トランジスタのソース及びドレインの一方に、高電源電圧が与えられ、
   前記デプレッション型トランジスタのゲートは、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのゲートに、第１の信号が入力され、
   前記エンハンスメント型トランジスタのソース及びドレインの一方は、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのソース及びドレインの他方に、低電源電圧が与えられ、
   前記デプレッション型トランジスタと前記エンハンスメント型トランジスタの接続箇所の電圧が、第２の信号として出力され、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタは、
   ゲート電極と、
   前記ゲート電極上に設けられたゲート絶縁層と、
   前記ゲート絶縁層上に設けられた第１の酸化物半導体層と、
   前記第１の酸化物半導体層の一部に接する一対の第２の酸化物半導体層と、
   前記一対の第２の酸化物半導体層の一方に接するソース電極と、
   前記一対の第２の酸化物半導体層の他方に接するドレイン電極と、を有し、
   前記エンハンスメント型トランジスタは、前記第１の酸化物半導体層上で且つ前記ソース電極及び前記ドレイン電極の間の領域に還元防止層を有することを特徴とする論理回路。
2. 請求項１において、
   前記一対の第２の酸化物半導体層は、ソース領域及びドレイン領域としての機能を有することを特徴とする論理回路。
3. 請求項１または請求項２において、
   前記エンハンスメント型トランジスタは、前記第１の酸化物半導体層における前記ゲート絶縁層との接触面と反対側の面であって前記ソース電極及び前記ドレイン電極の間に設けられた酸素空孔制御領域を有することを特徴とする論理回路。
4. 請求項１乃至請求項３のいずれか一項において、
   前記第１の酸化物半導体層または前記第２の酸化物半導体層の少なくとも一方は、インジウム、ガリウム、及び亜鉛を有することを特徴とする論理回路。
5. デプレッション型トランジスタと、
   エンハンスメント型トランジスタと、を有し、
   前記デプレッション型トランジスタのソース及びドレインの一方に、高電源電圧が与えられ、
   前記デプレッション型トランジスタのゲートは、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのゲートに、第１の信号が入力され、
   前記エンハンスメント型トランジスタのソース及びドレインの一方は、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのソース及びドレインの他方に、低電源電圧が与えられ、
   前記デプレッション型トランジスタと前記エンハンスメント型トランジスタの接続箇所の電圧が、第２の信号として出力され、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタは、
   ゲート電極と、
   前記ゲート電極上に設けられたゲート絶縁層と、
   前記ゲート絶縁層上に設けられた酸化物半導体層と、
   前記酸化物半導体層の一部に接するソース電極及びドレイン電極と、を有し、
   前記エンハンスメント型トランジスタは、前記酸化物半導体層上で且つ前記ソース電極及び前記ドレイン電極の間の領域に還元防止層を有することを特徴とする論理回路。
6. 請求項５において、
   前記エンハンスメント型トランジスタは、前記酸化物半導体層における前記ゲート絶縁層との接触面と反対側の面であって前記ソース電極及び前記ドレイン電極の間に設けられた酸素空孔制御領域を有することを特徴とする論理回路。
7. 請求項６において、
   前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を有することを特徴とする論理回路。
8. 請求項１乃至請求項７のいずれか一項において、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタを有する第１のインバータ回路並びに第２のインバータ回路と、
   第３のインバータ回路と、
   第１のトランジスタと、
   第２のトランジスタと、を有し、
   前記第１のトランジスタのゲートに、第１のクロック信号が入力され、
   前記第１のトランジスタのソース及びドレインの一方に、入力信号が入力され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第１のインバータ回路の入力端子と電気的に接続され、
   前記第１のインバータ回路の出力端子は、前記第２のインバータ回路の入力端子と電気的に接続され、
   前記第１のインバータ回路の出力端子は、前記第３のインバータ回路の入力端子と電気的に接続され、
   前記第３のインバータ回路の出力端子から出力信号が出力され、
   前記第２のトランジスタのゲートに、第２のクロック信号が入力され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記第２のインバータ回路の出力端子と電気的に接続されることを特徴とする論理回路。
9. 請求項１乃至請求項８のいずれか一項において、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタは、同じ導電型を有することを特徴とする論理回路。
10. 請求項１乃至請求項９のいずれか一項において、
    前記エンハンスメント型トランジスタの前記ソース電極または前記ドレイン電極は、前記ゲート絶縁層に設けられた開口部を介して前記デプレッション型トランジスタのゲート電極に接することを特徴とする論理回路。
11. 請求項１乃至請求項１０のいずれか一項に記載の論理回路を用いることを特徴とする表示装置。
12. 請求項１１に記載の表示装置は、発光表示装置、液晶表示装置、または電気泳動表示装置としての機能を有することを特徴とする表示装置。
13. 請求項１乃至請求項１０のいずれか一項に記載の論理回路を有することを特徴とする電子機器。
14. 請求項１３に記載の電子機器は、テレビジョン装置、モニタ、カメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、または大型ゲーム機としての機能を有することを特徴とする電子機器。