JP5426318B2 - 論理回路 - Google Patents

Description

酸化物半導体を用いた薄膜トランジスタを具備する回路に関する。具体的には論理回路に関する。

液晶表示装置に代表されるように、ガラス基板などの平板に形成される薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒともいう）は、主にアモルファスシリコン、または多結晶シリコンなどの半導体材料を用いて作製される。アモルファスシリコンを用いたＴＦＴは、電界効果移動度が低いもののガラス基板の大面積化に対応することができ、一方、多結晶シリコンを用いたＴＦＴは、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり、ガラス基板の大面積化には必ずしも適応しないといった特性を有している。

これに対し、半導体材料として酸化物半導体を用いてＴＦＴを作製し、該ＴＦＴを電子デバイスや光デバイスに応用する技術が注目されている。例えば、半導体材料として酸化亜鉛、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてＴＦＴを作製し、画像表示装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。

酸化物半導体にチャネル形成領域（チャネル領域ともいう）を設けたＴＦＴは、アモルファスシリコンを用いたＴＦＴよりも高い電界効果移動度が得られている。酸化物半導体膜はスパッタリング法などによって３００℃以下の温度で膜形成が可能であり、多結晶シリコンを用いたＴＦＴよりも製造工程が簡単である。

このような酸化物半導体を用いてガラス基板、プラスチック基板などにＴＦＴを形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ（ＥＬディスプレイともいう）または電子ペーパなどの表示装置への応用が期待されている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

しかしながら、従来の酸化物半導体を用いたＴＦＴは、ノーマリーオンであるデプレッション型になりやすいといった傾向があり、また、経時的に閾値電圧がシフトしてしまうといった問題があった。このため、所望の閾値電圧を有するトランジスタ、例えばノーマリーオフであるエンハンスメント型のトランジスタを用いて構成される論理回路に従来の酸化物半導体を用いたＴＦＴを適用することは困難であった。

上記問題を鑑み、酸化物半導体を用いた薄膜トランジスタにおいて所望の閾値電圧を得ることを課題の一つとし、具体的には該薄膜トランジスタを所望の閾値電圧を有するトランジスタを用いて構成される論理回路に適用することを課題の一つとする。

本明細書に開示する発明の一形態は、バックチャネル上に還元を防止するための層を有し、閾値電圧が制御されたエンハンスメント型トランジスタを具備する論理回路である。

具体的な構成の一は、ソース及びドレインの一方に高電源電圧が与えられ、ゲートとソース及びドレインの他方が電気的に接続されたデプレッション型トランジスタと、ゲートに第１の信号が入力され、ソース及びドレインの一方がデプレッション型トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に低電源電圧が与えられ、デプレッション型トランジスタとの接続箇所の電圧が第２の信号として出力されるエンハンスメント型トランジスタと、を有し、デプレッション型トランジスタ及びエンハンスメント型トランジスタは、ゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられた第１の酸化物半導体層と、第１の酸化物半導体層の一部に接し、ソース領域及びドレイン領域となる一対の第２の酸化物半導体層と、ソース領域である第２の酸化物半導体層に接するソース電極と、ドレイン領域である第２の酸化物半導体層に接するドレイン電極と、を有し、エンハンスメント型トランジスタは、第１の酸化物半導体層におけるソース電極及びドレイン電極の間の領域上に還元防止層を有する構成である。

また、他の具体的な構成は、ゲートに第１のクロック信号が入力され、ソース及びドレインの一方に入力信号が入力される第１のトランジスタと、入力端子が第１のトランジスタのソース及びドレインの他方に電気的に接続された第１のインバータ回路と、入力端子が第１のインバータ回路の出力端子に電気的に接続された第２のインバータ回路と、入力端子が第１のインバータ回路の出力端子に電気的に接続され、出力端子から出力信号を出力する第３のインバータ回路と、ゲートに第２のクロック信号が入力され、ソース及びドレインの一方が第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が第２のインバータ回路の出力端子に電気的に接続される第２のトランジスタと、を有し、第１のインバータ回路及び第２のインバータ回路は、ソース及びドレインの一方に高電源電圧が与えられ、ゲートとソース及びドレインの他方が電気的に接続されたデプレッション型トランジスタと、ゲートに第１の信号が入力され、ソース及びドレインの一方がデプレッション型トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に低電源電圧が与えられ、デプレッション型トランジスタとの接続箇所の電圧が第２の信号として出力されるエンハンスメント型トランジスタと、を有し、デプレッション型トランジスタ及びエンハンスメント型トランジスタは、ゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられた第１の酸化物半導体層と、第１の酸化物半導体層の一部に接し、ソース領域及びドレイン領域となる一対の第２の酸化物半導体層と、ソース領域である第２の酸化物半導体層に接するソース電極と、ドレイン領域である第２の酸化物半導体層に接するドレイン電極と、を有し、エンハンスメント型トランジスタは、第１の酸化物半導体層におけるソース電極及びドレイン電極の間の領域上に還元防止層を有する構成である。

エンハンスメント型トランジスタは、第１の酸化物半導体層におけるゲート絶縁層との接触面と反対側の面であってソース電極及びドレイン電極の間に設けられた酸素空孔制御領域を有する構成とすることもできる。

また、第１の酸化物半導体層及び第２の酸化物半導体層は、インジウム、ガリウム、及び亜鉛を有する構成とすることもできる。

また、他の具体的な構成は、ソース及びドレインの一方に高電源電圧が与えられ、ゲートとソース及びドレインの他方が電気的に接続されたデプレッション型トランジスタと、ゲートに第１の信号が入力され、ソース及びドレインの一方がデプレッション型トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に低電源電圧が与えられ、デプレッション型トランジスタとの接続箇所の電圧が第２の信号として出力されるエンハンスメント型トランジスタと、を有し、デプレッション型トランジスタ及びエンハンスメント型トランジスタは、ゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層の一部に接するソース電極及びドレイン電極と、エンハンスメント型トランジスタは、酸化物半導体層におけるソース電極及びドレイン電極の間の領域上に還元防止層を有する構成である。

また、他の具体的な構成は、ゲートに第１のクロック信号が入力され、ソース及びドレインの一方に入力信号が入力される第１のトランジスタと、入力端子が第１のトランジスタのソース及びドレインの他方に電気的に接続された第１のインバータ回路と、入力端子が第１のインバータ回路の出力端子に電気的に接続された第２のインバータ回路と、入力端子が第１のインバータ回路の出力端子に電気的に接続され、出力端子から出力信号を出力する第３のインバータ回路と、ゲートに第２のクロック信号が入力され、ソース及びドレインの一方が第１のトランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が第２のインバータ回路の出力端子に電気的に接続される第２のトランジスタと、を有し、第１のインバータ回路及び第２のインバータ回路は、ソース及びドレインの一方に高電源電圧が与えられ、ゲートとソース及びドレインの他方が電気的に接続されたデプレッション型トランジスタと、ゲートに第１の信号が入力され、ソース及びドレインの一方がデプレッション型トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方に低電源電圧が与えられ、デプレッション型トランジスタとの接続箇所の電圧が第２の信号として出力されるエンハンスメント型トランジスタと、を有し、デプレッション型トランジスタ及びエンハンスメント型トランジスタは、ゲート電極と、ゲート電極上に設けられたゲート絶縁層と、ゲート絶縁層上に設けられた酸化物半導体層と、酸化物半導体層の一部に接するソース電極及びドレイン電極と、エンハンスメント型トランジスタは、酸化物半導体層におけるソース電極及びドレイン電極の間の領域上に還元防止層を有する構成である。

エンハンスメント型トランジスタは、第１の酸化物半導体層におけるゲート絶縁層との接触面と反対側の面であってソース電極及びドレイン電極の間に設けられた酸素空孔制御領域を有する構成とすることもできる。

または酸化物半導体層は、インジウム、ガリウム、及び亜鉛を有する構成とすることもできる。

また、デプレッション型トランジスタ及びエンハンスメント型トランジスタは、互いに同じ導電型とすることもできる。

また、エンハンスメント型トランジスタのソース電極またはドレイン電極は、ゲート絶縁層に設けられた開口部を介してデプレッション型トランジスタのゲート電極に接する構成とすることもできる。

本明細書中で用いる酸化物半導体は、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０）で表記されるものである。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または該遷移金属の酸化物が含まれているものがある。なお、本明細書において、インジウム、ガリウム、及び亜鉛を有する酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜ともいう。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、スパッタ法で成膜した後、熱処理を２００℃〜５００℃、代表的には３００〜４００℃で１０分〜１００分行っているため、アモルファス構造がＸＲＤ（Ｘ線回析）の分析では観察される。また、ＴＦＴの電気特性もゲート電圧±２０Ｖにおいて、オンオフ比が１０^９以上、移動度が１０以上のものを作製することができる。

なお、本書類（明細書、特許請求の範囲または図面など）において、論理回路とは入力された信号をもとに論理演算を行い、演算結果に従った信号を出力する回路であり、例えば組み合わせ論理回路（例えばＮＯＴ回路やＮＡＮＤ回路）や順序論理回路（例えばフリップフロップ回路やシフトレジスタ）なども論理回路に含まれる。

経時的な閾値電圧のシフトが抑制された酸化物半導体を用いたエンハンスメント型薄膜トランジスタを提供することができるため、エンハンスメント型トランジスタを有する論理回路においても酸化物半導体を用いたトランジスタを適用することができる。

実施の形態１における論理回路の回路構成を示す回路図である。 実施の形態１における論理回路の動作を説明するための回路図である。 実施の形態１における論理回路の回路構成を示す回路図である。 実施の形態１における論理回路の動作を説明するための回路図である。 実施の形態１における論理回路の動作を説明するための回路図である。 実施の形態１における論理回路の動作を示すタイミングチャート図である。 実施の形態１における論理回路の回路構成を示す回路図である。 実施の形態１における論理回路の動作を説明するための図である。 実施の形態１における論理回路の構造を示す図である。 実施の形態１における論理回路の構造を示す図である。 実施の形態２における論理回路の回路構成を示す回路図である。 実施の形態２におけるＮＡＮＤ回路の回路構成を示す回路図である。 実施の形態２におけるＮＡＮＤ回路の動作を説明するための回路図である。 実施の形態２における論理回路の動作を示すタイミングチャート図である。 実施の形態３における論理回路の構造を示す図である。 実施の形態４における論理回路の構造を示す図である。 実施の形態５における論理回路の作製方法を示す断面図である。 実施の形態５における論理回路の作製方法を示す断面図である。 実施の形態６における表示装置の構成を示すブロック図である。 実施の形態６に示す表示装置における駆動回路の構成を示すブロック図である。 実施の形態７における表示装置の画素の回路構成を示す回路図である。 実施の形態７における表示装置の画素の構造を示す図である。 実施の形態７における表示装置の画素の構造を示す図である。 実施の形態８における表示装置の画素の回路構成を示す回路図である。 実施の形態８における表示装置の画素の構造を示す断面図である。 実施の形態８における表示装置の構造を示す図である。 実施の形態９における電子ペーパの構造を示す断面図である。 実施の形態９における電子ペーパを適用した電子機器を示す図である。 実施の形態１０における表示装置の構造を示す図である。 実施の形態１１における電子機器を示す図である。 実施の形態１１における電子機器を示す図である。 実施の形態１１における電子機器を示す図である。 実施例１における薄膜トランジスタを説明するための図である。

各実施の形態について、図面を用いて以下に説明する。但し、本明細書に開示する発明は以下の説明に限定されず、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。

（実施の形態１）
本実施の形態では、論理回路の一形態について説明する。

まず本実施の形態における論理回路の回路構成について図１を用いて説明する。図１は本実施の形態における論理回路の回路構成を示す回路図である。

図１に示す論理回路は、トランジスタ１０１と、トランジスタ１０２と、を有する組み合わせ論理回路である。

なお、本書類（明細書、特許請求の範囲または図面など）において、トランジスタは、ゲート、ソース、及びドレインの少なくとも３つの端子を有する。

ゲートとは、ゲート電極及びゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における走査線もゲート配線に含まれる。

ソースとは、ソース領域、ソース電極、及びソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がソース電極に電気的に接続される場合にはソース配線に信号線も含まれる。

ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がドレイン電極に電気的に接続される場合にはドレイン配線に信号線も含まれる。

また、本書類（明細書、特許請求の範囲または図面など）において、トランジスタのソースとドレインは、トランジスタの構造や動作条件などによって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲または図面など）においては、ソース及びドレインから任意に選択した一方の端子をソース及びドレインの一方と表記し、他方の端子をソース及びドレインの他方と表記する。

トランジスタ１０１は、デプレッション型のトランジスタ（デプレッション型トランジスタともいう）であり、ソース及びドレインの一方が電源線１０３に電気的に接続され、電源線１０３を介してソース及びドレインの一方に高電源電圧（Ｖｄｄともいう）が与えられる。また、ゲートと、ソース及びドレインの他方とが電気的に接続（ダイオード接続ともいう）されている。なお、デプレッション型トランジスタとは、例えばＮチャネル型トランジスタの場合において閾値電圧が負の値であるトランジスタのことをいう。

なお、一般的に電圧とは、２点間における電位の差（電位差ともいう）のことをいい、電位とは、ある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。しかし、電子回路では、一点のみであっても、例えば該一点の電位と基準となる電位（基準電位ともいう）との電位差を値として用いることがあり、また、電圧と電位の値は、いずれもボルト（Ｖ）で表されるため、本願の書類（明細書及び特許請求の範囲）では、特に指定する場合を除き、一点のみであっても電圧を値として用いる場合がある。

トランジスタ１０２は、エンハンスメント型のトランジスタ（エンハンスメント型トランジスタともいう）であり、ソース及びドレインの一方がトランジスタ１０１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線１０４に電気的に接続され、電源線１０４を介してソース及びドレインの他方に低電源電圧（Ｖｓｓともいう）が与えられる。低電源電圧は、例えば接地電位（ＶＧＮＤともいう）または所定の電圧である。なお、エンハンスメント型トランジスタは、例えばＮチャネル型トランジスタの場合において閾値電圧が正の値であるトランジスタのことをいう。

高電源電圧は、低電源電圧より相対的に値の高い電圧であり、低電源電圧は、高電源電圧より相対的に値の低い電圧である。それぞれの値は回路の仕様などにより適宜設定されるため特に限定されない。例えばＶｄｄ＞Ｖｓｓであっても必ずしも｜Ｖｄｄ｜＞｜Ｖｓｓ｜であるとは限らない。またＶｄｄ＞Ｖｓｓであっても必ずしもＶＧＮＤ≧Ｖｓｓであるとも限らない。

また、トランジスタ１０１及びトランジスタ１０２は互いに同じ導電型のトランジスタを適用することができる。本実施の形態では、一例としてトランジスタ１０１及びトランジスタ１０２がＮチャネル型トランジスタであるとして説明する。

次に図１に示す論理回路の動作について説明する。本実施の形態における論理回路では、第１の信号がトランジスタ１０２のゲートに入力され、トランジスタ１０１とトランジスタ１０２との接続箇所（ノードともいう）１０５の電圧が第２の信号として出力される。具体的な動作について以下に説明する。

本実施の形態における論理回路の動作は、第１の信号がロウ状態であるかハイ状態であるかによって２種類に分けることができる。ロウ状態はハイ状態より相対的に電圧が低い状態であり、ハイ状態はロウ状態より相対的に電圧が高い状態を表す。それぞれの場合について図２を用いて説明する。図２は本実施の形態における論理回路の動作を示す図である。なお、本実施の形態では、一例としてロウ状態のときが０のデータであり、ハイ状態のときが１のデータであるとして説明するが、これに限定されず、ロウ状態のときが１のデータとし、ハイ状態のときが０のデータとすることもできる。なお、ロウ状態のときの電圧をロウ電圧（ＶＬともいう）、ハイ状態のときの電圧をハイ電圧（ＶＨともいう）という。ロウ電圧及びハイ電圧の値は一定の値に限定されるものではなく、ロウ電圧は一定値以下であればよく、またハイ電圧は一定値以上であればよい。

図２（Ａ）は第１の信号の電圧（Ｖ１ともいう）がハイ状態の場合、すなわちＶ１＝ＶＨの場合における動作を示している。図２（Ａ）に示すように、Ｖ１＝ＶＨの場合、トランジスタ１０２がオン状態になる。トランジスタ１０２がオン状態のときトランジスタ１０２の抵抗値（Ｒ１０２ともいう）がトランジスタ１０１の抵抗値（Ｒ１０１ともいう）より低くなる、すなわちＲ１０２＜Ｒ１０１となるため、ノード１０５の電圧（Ｖ１０５ともいう）がＶＬとなり、第２の信号の電圧（Ｖ２ともいう）はＶＬとなる。

また、図２（Ｂ）はＶ１＝ＶＬの場合における動作を示している。図２（Ｂ）に示すように、Ｖ１＝ＶＬの場合トランジスタ１０２がオフ状態になる。トランジスタ１０２がオフ状態のとき、Ｒ１０２＞Ｒ１０１となるため、Ｖ１０５＝ＶＨとなり、Ｖ２＝ＶＨとなる。このとき第２の信号の電圧であるＶＨの値は、Ｖｄｄ−Ｖｔｈ１０１となる（Ｖｔｈ１０１はトランジスタ１０１の閾値電圧を示す）。以上が図１に示す論理回路の動作である。

さらに図１に示す組み合わせ論理回路を用いて順序論理回路を構成することができる。組み合わせ回路を用いた論理回路の回路構成について図３を用いて説明する。図３は本実施の形態における論理回路の回路構成を示す回路図である。

図３に示す論理回路は、トランジスタ１１１と、インバータ１１２１と、インバータ１１２２と、インバータ１１２３と、トランジスタ１１３と、有する。

トランジスタ１１１は、ゲートに第１のクロック信号（ＣＬ１ともいう）が入力され、ソース及びドレインの一方に信号が入力される。ソース及びドレインの一方に入力される信号を入力信号という。

インバータ１１２１は、入力端子がトランジスタ１１１のソース及びドレインの他方に電気的に接続される。

インバータ１１２２は、入力端子がインバータ１１２１の出力端子に電気的に接続される。

インバータ１１２３は、入力端子がインバータ１１２１の出力端子に電気的に接続され、出力端子から第２の信号が出力される。

インバータ１１２１乃至インバータ１１２３には、それぞれ図１に示す論理回路を適用することができる。

トランジスタ１１３は、ゲートに第２のクロック信号（ＣＬ２ともいう）が入力され、ソース及びドレインの一方がトランジスタ１１１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方がインバータ１１２２の出力端子に電気的に接続される。

第１のクロック信号及び第２のクロック信号はハイ状態とロウ状態の２つの状態を有し、ハイ状態のときの電圧はハイ電圧となり、ロウ状態のときの電圧は、ロウ電圧となる。

また、第１のクロック信号及び第２のクロック信号は、位相が相反の関係であり、例えば所定の期間において、第１のクロック信号がハイ状態のときには、第２のクロック信号はロウ状態であり、第１のクロック信号がロウ状態のときには、第２クロックの信号はハイ状態である。

なお、本実施の形態では、トランジスタ１１１のゲートに第１のクロック信号が入力され、トランジスタ１１３のゲートに第２のクロック信号が入力される場合について説明するが、これに限定されず、トランジスタ１１１のゲートに第２のクロック信号が入力され、トランジスタ１１３のゲートに第１のクロック信号が入力される構成とすることもできる。

次に図３に示す論理回路の動作について図４、図５、及び図６を用いて説明する。図４及び図５は図３に示す論理回路の動作を示す図であり、図６は図３に示す論理回路の動作を示すタイミングチャート図である。

図３に示す論理回路の動作は、主に４つの期間に分けられる。それぞれの期間について以下に説明する。

まず第１の期間では、図６に示すように第１のクロック信号がハイ状態、すなわちＣＬ１＝ＶＨとなり、第２のクロック信号がロウ状態、すなわちＣＬ２＝ＶＬになることにより、図４（Ａ）に示すようにトランジスタ１１１がオン状態になり、トランジスタ１１３がオフ状態になる。さらに入力信号の電圧（Ｖｉｎともいう）はハイ電圧になる、すなわちＶｉｎ＝ＶＨになる。

このときトランジスタ１１１がオン状態であるため、ノード１１４の電圧（Ｖ１１４ともいう）はＶＨになる。さらにノード１１４の電圧がインバータ１１２１の入力端子に与えられるため、インバータ１１２１からＶＬの信号が出力され、ノード１１５の電圧（Ｖ１１５ともいう）はＶＬになる。さらにノード１１５の電圧がインバータ１１２２の入力端子に与えられるため、インバータ１１２２からＶＨの信号が出力されるが、トランジスタ１１３がオフ状態のため、ノード１１４にはインバータ１１２２の出力信号の電圧は与えられない。また、ノード１１５の電圧はインバータ１１２３の入力端子にも与えられるため、図４（Ａ）に示すようにインバータ１１２３からＶＨの信号が出力される。以上が第１の期間における動作である。

次に第２の期間では、図６に示すようにＣＬ１＝ＶＬになり、ＣＬ２＝ＶＨになることにより、図４（Ｂ）に示すようにトランジスタ１１１がオフ状態になり、トランジスタ１１３がオン状態になる。さらにＶｉｎ＝ＶＬになる。

このときトランジスタ１１１がオフ状態であるため、Ｖｉｎ＝ＶＬであってもＶ１１４＝ＶＨのまま維持される。さらにノード１１４の電圧がインバータ１１２１の入力端子に与えられるため、インバータ１１２１からＶＬの信号が出力され、Ｖ１１５＝ＶＬに維持される。さらにノード１１５の電圧がインバータ１１２２の入力端子に与えられ、インバータ１１２２からＶＨの信号が出力され、さらにトランジスタ１１３がオン状態のため、ノード１１４にインバータ１１２２の信号の電圧が与えられる。また、ノード１１５の電圧はインバータ１１２３の入力端子にも与えられるため、図４（Ｂ）に示すようにインバータ１１２３からＶＨの信号が出力される。以上が第２の期間における動作である。

次に第３の期間では図６に示すようにＣＬ１＝ＶＨになり、ＣＬ２＝ＶＬになることにより、図５（Ｃ）に示すようにトランジスタ１１１がオン状態になり、トランジスタ１１３がオフ状態になる。さらにＶｉｎ＝ＶＬのままである。

このときトランジスタ１１１がオン状態であるため、Ｖ１１４＝ＶＬになる。さらにノード１１４の電圧がインバータ１１２１の入力端子に与えられるため、インバータ１１２１からＶＨの信号が出力され、Ｖ１１５＝ＶＨになる。さらにノード１１５の電圧がインバータ１１２２の入力端子に与えられるため、インバータ１１２２からＶＬの信号が出力されるが、トランジスタ１１３がオフ状態のため、ノード１１４にはインバータ１１２２の出力信号の電圧は与えられない。また、ノード１１５の電圧はインバータ１１２３の入力端子にも与えられるため、図５（Ｃ）に示すようにインバータ１１２３からＶＬの信号が出力される。以上が第３の期間における動作である。

次に第４の期間では、図６に示すようにＣＬ１＝ＶＬになり、ＣＬ２＝ＶＨになることにより、図５（Ｄ）に示すようにトランジスタ１１１がオフ状態になり、トランジスタ１１３がオン状態になる。さらにＶｉｎ＝ＶＬのままである。

このときトランジスタ１１１がオフ状態であるため、Ｖ１１４＝ＶＬのまま維持される。さらにＶ１１４＝ＶＬであるため、インバータ１１２１からＶＨの信号が出力され、Ｖ１１５＝ＶＨに維持される。さらにＶ１１５＝ＶＨであるため、インバータ１１２２からＶＬの信号が出力され、さらにトランジスタ１１３がオン状態のため、ノード１１４にインバータ１１２２の信号の電圧が与えられる。また、ノード１１５の電圧はインバータ１１２３の入力端子にも与えられるため、図５（Ｄ）に示すようにインバータ１１２３からＶＬの信号が出力される。以上が第４の期間における動作である。

上記動作により図３に示す論理回路は、入力された信号の状態に基づいた出力信号を生成することができる。

なお、図３に示す論理回路において、インバータ１１２３にブートストラップ法を用いた組み合わせ論理回路を適用することもできる。ブートストラップ法を用いた論理回路について図７を用いて説明する。図７は本実施の形態におけるブートストラップ法を用いた論理回路の回路構成を示す回路図である。

図７に示す論理回路は、図１に示す論理回路の回路構成に加え、トランジスタ１０６と、容量素子１０８と、容量素子１０９と、を有し、さらにトランジスタ１０１の代わりにトランジスタ１０７を有する。図７に示す論理回路において、図１に示す論理回路と同じ部分は、図１に示す論理回路の説明を適宜援用する。

トランジスタ１０６は、ゲート、並びにソース及びドレインの一方が電源線１０３に電気的に接続され、ゲート、並びにソース及びドレインの一方に高電源電圧が与えられ、ソース及びドレインの他方がトランジスタ１０７のゲートに電気的に接続される。

トランジスタ１０７は、ゲートがトランジスタ１０６のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が電源線１０３に電気的に接続され、ソース及びドレインの一方に高電源電圧が与えられる。

容量素子１０８は、第１端子及び第２端子を有し、第１端子がトランジスタ１０６のソース及びドレインの他方に電気的に接続され、第２端子がトランジスタ１０７のソース及びドレインの他方に電気的に接続される。

容量素子１０９は、第１端子及び第２端子を有し、第１端子がトランジスタ１０７のソース及びドレインの他方に電気的に接続され、第２端子が電源線１０４に電気的に接続され、第２端子に低電源電圧が与えられる。

次に図７に示す論理回路の動作について説明する。

図７に示す論理回路では、図１に示す論理回路と同様に第１の信号がトランジスタ１０２のゲートに入力され、トランジスタ１０７とトランジスタ１０２とのノード１１１１の電圧が第２の信号として出力される。

さらに図７に示す論理回路の動作は、第１の信号の電圧がロウ状態であるかハイ状態であるかによって２種類に分けることができる。それぞれの場合について図８を用いて説明する。図８は本実施の形態における論理回路の動作を示す図である。なお、本実施の形態では、一例としてロウ状態のときが０のデータであり、ハイ状態のときが１のデータであるとして説明するが、これに限定されずロウ状態のときが１のデータとし、ハイ状態のときが０のデータとすることもできる。

図８（Ａ）は、Ｖ１＝ＶＨの場合における動作を示している。図８（Ａ）に示すようにＶ１＝ＶＨの場合、トランジスタ１０２がオン状態になる。トランジスタ１０２がオン状態のとき、トランジスタ１０２の抵抗値がトランジスタ１０７の抵抗値（Ｒ１０７ともいう）より低くなる、すなわちＲ１０２＜Ｒ１０７となり、ノード１１１１の電圧（Ｖ１１１１ともいう）がＶＬであるため、Ｖ２＝ＶＬとなる。さらにこのときトランジスタ１０６のソース及びドレインの他方とトランジスタ１０７のゲートとのノード１１０の電圧が、高電源電圧からトランジスタ１０６の閾値電圧（Ｖｔｈ１０６ともいう）を引いた値、すなわちＶｄｄ−Ｖｔｈ１０６となったところでトランジスタ１０６がオフ状態になり、ノード１１０は浮遊状態（フローティング状態ともいう）になる。

図８（Ｂ）は、Ｖ１＝ＶＬの場合における動作を示している。図８（Ｂ）に示すように、Ｖ１＝ＶＬの場合トランジスタ１０２がオフ状態になる。トランジスタ１０２がオフ状態のとき、Ｒ１０２＞Ｒ１０７となり、容量素子１０９によりノード１１１１の電圧が上昇し、さらに容量素子１０８による容量結合によりノード１１０の電圧も上昇するため、Ｖ２＝Ｖ１１０＝Ｖ１１１１＝ＶＨとなる。このときＶＨの値は、図１に示す論理回路の第２の信号の電圧であるＶＨより大きな値となり、ＶＨ＝Ｖｄｄ＋Ｖｔｈ１０６になる。以上が図７に示す論理回路の動作である。

上記のように、図７に示す論理回路をインバータ１１２３に用いることにより第２の信号の電圧を増幅させることができる。

次に図１に示す論理回路の構造について図９を用いて説明する。図９は図１に示す論理回路の構造を示す図であり、図９（Ａ）は上面図であり、図９（Ｂ）及び図９（Ｃ）は図９（Ａ）に示す論理回路のＺ１−Ｚ２における断面図である。

図９（Ａ）及び図９（Ｂ）に示すように、本実施の形態における論理回路は、トランジスタ２０１及びトランジスタ２０２を有し、具体的には、基板２１０と、基板２１０上にゲート電極２１１１及びゲート電極２１１２と、ゲート電極２１１１及びゲート電極２１１２を覆うように設けられたゲート絶縁層２１２と、ゲート電極２１１１上のゲート絶縁層２１２上に設けられた酸化物半導体層２１３１と、ゲート電極２１１２上のゲート絶縁層２１２上に設けられた酸化物半導体層２１３２と、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂと、還元防止層２１８と、を有する。

トランジスタ２０１は、図１におけるトランジスタ１０１に相当し、基板２１０上にゲート電極２１１１が設けられ、ゲート電極２１１１上にゲート絶縁層２１２が設けられ、ゲート絶縁層２１２上に酸化物半導体層２１３１が設けられ、酸化物半導体層２１３１上に一対の酸化物半導体層である酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂが設けられ、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂに接するように一対の電極である電極２１５及び電極２１６が設けられる。

なお、Ａの上にＢが形成されている、あるいは、Ａ上にＢが形成されている、と明示的に記載する場合は、Ａの上にＢが直接接して形成されていることに限定されない。直接接してはいない場合、つまり、ＡとＢと間に別の対象物が介在する場合も含むものとする。ここで、Ａ、Ｂは、対象物（例えば装置、素子、回路、配線、電極、端子、膜、または層など）であるとする。

従って例えば層Ａの上または層Ａ上に層Ｂが形成されていると明示的に記載されている場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形成されている場合とを含むものとする。なお、別の層（例えば層Ｃや層Ｄなど）は、単層でもよいし、複層でもよい。

また、トランジスタ２０２は、図１におけるトランジスタ１０２に相当し、基板２１０上にゲート電極２１１２が設けられ、ゲート電極２１１２上にゲート絶縁層２１２が設けられ、ゲート絶縁層２１２上に酸化物半導体層２１３２が設けられ、酸化物半導体層２１３２上に一対の酸化物半導体層である酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂが設けられ、酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂに接するように一対の電極である電極２１６及び電極２１７が設けられ、酸化物半導体層２１３２上に還元防止層２１８が設けられる。

基板２１０としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、もしくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板などを用いることができる。プラスチック基板としては、例えば、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを基板として用いることもできる。

ゲート電極２１１１及びゲート電極２１１２としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、またはスカンジウムなどの金属材料またはこれらを主成分とする合金材料を用いて、単層でまたは積層して形成することができる。また形成されたゲート電極２１１１及びゲート電極２１１２の端部はテーパ形状であることが好ましい。

例えばゲート電極２１１１及びゲート電極２１１２それぞれの２層の積層構造としては、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブデン層を積層した二層構造、または銅層上に窒化チタン層もしくは窒化タンタルを積層した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい。積層構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニウムとチタンの合金の層と、窒化チタン層またはチタン層とを積層した積層とすることが好ましい。

ゲート絶縁層２１２は、シリコン、アルミニウム、イットリウム、タンタル、またはハフニウムの酸化物、窒化物、酸化窒化物、または窒化酸化物の一種またはそれらの化合物を少なくとも２種以上含む化合物を用いることもできる。また、ゲート絶縁層２１２に、塩素、フッ素などのハロゲン元素を含ませてもよい。

酸化物半導体層２１３１及び酸化物半導体層２１３２は、第１の酸化物半導体層である。酸化物半導体層２１３１及び酸化物半導体層２１３２としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜などを用いることができる。

酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂは、第２の酸化物半導体層であり、ソース領域及びドレイン領域として機能する。酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂは、例えば酸化物半導体層２１３１及び酸化物半導体層２１３２の成膜条件とは異なる成膜条件で形成されたＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜により形成される。例えばスパッタ法でのアルゴンガス流量を４０ｓｃｃｍとした条件で得られる酸化物半導体膜で形成した酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂは、Ｎ型の導電型を有し、活性化エネルギー（ΔＥ）が０．０１ｅＶ以上０．１ｅＶ以下である。なお、本実施の形態では、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜であり、少なくともアモルファス成分を含んでいるものとする。また、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂの中に結晶粒（ナノクリスタル）を含む場合がある。この酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂ中の結晶粒（ナノクリスタル）は直径１ｎｍ〜１０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度である。

なお、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂは、必ずしも設ける必要はなく、図９（Ｃ）に示すように、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂが無い構成とすることもできるが、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂを設けることにより、例えば上部の電極と第１の酸化物半導体層との間を良好な接合とすることができ、ショットキー接合に比べて熱的にも安定な動作を行うことができる。また高いドレイン電圧でも良好な移動度を保持することもできる。

電極２１５乃至電極２１７は、ソース電極またはドレイン電極として機能する。電極２１５乃至電極２１７としては、アルミニウム、銅、クロム、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を導電膜に持たせることが好ましい。例えば電極２１５乃至電極２１７として、チタン膜、アルミニウム膜、チタン膜の積層を用いると低抵抗であり、かつアルミニウム膜にヒロックが発生しにくい。電極２１５乃至電極２１７は、スパッタ法や真空蒸着法で形成することができる。また、電極２１５乃至電極２１７は、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、インクジェット法などを用いて吐出し焼成して形成しても良い。

還元防止層２１８は、少なくとも酸化物半導体層２１３２における電極２１６及び電極２１７の間の領域（バックチャネル領域ともいう）上に設けられ、酸化物半導体層２１３２への水分などの不純物の侵入の防止やバックチャネル領域の還元を防止する機能を有する。還元防止層２１８としては、例えば非還元性の膜を用いることができ、例えば酸化シリコンまたは酸化アルミニウムなどの酸化膜を用いることができる。なお還元防止層２１８は、機能の一つに還元防止機能を含んでいればよく、さらに他の機能を付加させることもできる。

なお、本実施の形態に示す論理回路は、トランジスタ２０２としてバックチャネル領域に所定の処理を行いエンハンスメント型になるように閾値電圧をシフトさせた薄膜トランジスタを適用することもできる。所定の処理としては例えば酸素空孔（酸素空孔欠陥ともいう）の密度を制御する処理（酸素空孔制御処理ともいう）があり、酸素空孔制御処理としては、例えば酸素プラズマ処理、酸素気流中でのアニール処理、及び酸素イオン照射処理などがある。例えば酸素プラズマ処理は、酸素ガスのグロー放電プラズマで生成されたラジカルで酸化物半導体層の表面を処理することであるが、プラズマを生成するガスとしては酸素のみでなく、酸素ガスと希ガスの混合ガスであってもよい。該薄膜トランジスタを適用することにより酸化物半導体を用いたトランジスタを用いた場合においても、より容易に異なる閾値電圧の複数のトランジスタを用いた論理回路を構成することができる。酸素空孔制御処理によりトランジスタ２０１とトランジスタ２０２とで酸素空孔密度を異ならせてデプレッション型トランジスタ及びエンハンスメント型トランジスタの両方を有する論理回路を構成することができる。

また、本実施の形態の論理回路は、一つのトランジスタのソース電極及びドレイン電極の一方と、他のトランジスタのゲート電極とが直接接する構造とすることもできる。該構造の論理回路について図１０を用いて説明する。図１０は、本実施の形態における論理回路の構造を示す図であり、図１０（Ａ）は論理回路の上面図であり、図１０（Ｂ）は図１０（Ａ）の論理回路のＺ１−Ｚ２における断面図である。なお図１０に示す論理回路のうち、図９に示す論理回路と同一の部分については図９の論理回路の説明を適宜援用する。

図１０に示す論理回路は、図９に示す論理回路と同様にトランジスタ２０１及びトランジスタ２０２を有し、さらに図１０に示す論理回路は、トランジスタ２０１において、ゲート電極２１１１がゲート絶縁層２１２に設けられた開口部を介して電極２１６に直接接する。

上記のように、ゲート絶縁層２１２に設けられた開口部を介してゲート電極２１１１及び電極２１６を接続させたトランジスタを用いた論理回路は、良好なコンタクトを得ることができ、接触抵抗を低減することができる。よって開口の数の低減、開口の数の低減による占有面積の縮小を図ることができる。

以上のように、酸化物半導体を用いた薄膜トランジスタを用いて異なる閾値電圧を有するトランジスタを用いた論理回路を提供することができる。また酸化物半導体を用いた薄膜トランジスタを用いることにより論理回路を高速動作させることができる。また、同一導電型のトランジスタを用いて論理回路を構成することができるため、異なる導電型のトランジスタを用いた論理回路に比べ、工程を簡略にすることができる。

（実施の形態２）
本実施の形態では、上記実施の形態１の図３に示す論理回路を単位順序論理回路として用いたシフトレジスタについて説明する。なお本実施の形態では、一例として図３に示す論理回路を単位順序論理回路として説明する。

本実施の形態におけるシフトレジスタは、上記実施の形態１の図３に示す論理回路を単位順序論理回路として複数有し、複数の単位順序論理回路が互いに直列接続で電気的に接続された構成である。具体的な構成について図１１を用いて説明する。図１１は本実施の形態におけるシフトレジスタの構成を示す回路図である。

図１１に示すシフトレジスタは、論理回路３０１１と、論理回路３０１２と、論理回路３０１３と、ＮＡＮＤ回路３１４０と、ＮＡＮＤ回路３１４１と、ＮＡＮＤ回路３１４２と、ＮＡＮＤ回路３１４３と、を有する。なお図１１において３つ（３段ともいう）の単位順序論理回路を示すが、これに限定されず、２段以上であればよい。

論理回路３０１１は、トランジスタ３１１１と、インバータ３１２１Ａと、インバータ３１２２Ａと、インバータ３１２３Ａと、トランジスタ３１３１と、を有する。論理回路３０１１は、図３に示す論理回路と回路構成が同じであり、具体的には、トランジスタ３１１１はトランジスタ１１１に相当し、インバータ３１２１Ａはインバータ１１２１に相当し、インバータ３１２２Ａはインバータ１１２２に相当し、インバータ３１２３Ａは、インバータ１１２３に相当し、トランジスタ３１３１はトランジスタ１１３に相当する。よって各回路の説明については図３に示す論理回路の説明を適宜援用する。また、論理回路３０１１では、トランジスタ３１１１のゲートに第１のクロック信号が入力され、トランジスタ３１３１のゲートに第２のクロック信号が入力される。

論理回路３０１２は、トランジスタ３１１２と、インバータ３１２１Ｂと、インバータ３１２２Ｂと、インバータ３１２３Ｂと、トランジスタ３１３２と、を有する。論理回路３０１２は、図３に示す論理回路と構成が同じであり、具体的には、トランジスタ３１１２はトランジスタ１１１に相当し、インバータ３１２１Ｂはインバータ１１２１に相当し、インバータ３１２２Ｂはインバータ１１２２に相当し、インバータ３１２３Ｂは、インバータ１１２３に相当し、トランジスタ３１３２はトランジスタ１１３に相当する。よって各回路の説明については、図３に示す論理回路の説明を適宜援用する。また、論理回路３０１２では、トランジスタ３１１２のゲートに第２のクロック信号が入力され、トランジスタ３１３２のゲートに第１のクロック信号が入力される。

論理回路３０１３は、トランジスタ３１１３と、インバータ３１２１Ｃと、インバータ３１２２Ｃと、インバータ３１２３Ｃと、トランジスタ３１３３と、を有する。論理回路３０１３は、図３に示す論理回路と構成が同じであり、具体的には、トランジスタ３１１３はトランジスタ１１１に相当し、インバータ３１２１Ｃはインバータ１１２１に相当し、インバータ３１２２Ｃはインバータ１１２２に相当し、インバータ３１２３Ｃは、インバータ１１２３に相当し、トランジスタ３１３３はトランジスタ１１３に相当する。よって各回路の説明については、図３に示す論理回路の説明を適宜援用する。また、論理回路３０１３では、トランジスタ３１１３のゲートに第１のクロック信号が入力され、トランジスタ３１３３のゲートに第２のクロック信号が入力される。

また、論理回路３０１１は、インバータ３１２３Ａの出力端子が論理回路３０１２におけるトランジスタ３１１２のソース及びドレインの一方に電気的に接続され、論理回路３０１２は、インバータ３１２３Ｂの出力端子が論理回路３０１３におけるトランジスタ３１１３のソース及びドレインの一方に電気的に接続される。

さらに論理回路３０１１は、トランジスタ３１１１のソース及びドレインの一方がＮＡＮＤ回路３１４０の第１の入力端子に電気的に接続され、インバータ３１２３Ａの出力端子がＮＡＮＤ回路３１４０の第２の入力端子、及びＮＡＮＤ回路３１４１の第１の入力端子に電気的に接続される。また、論理回路３０１２は、トランジスタ３１１２のソース及びドレインの一方がＮＡＮＤ回路３１４０の第２の入力端子及びＮＡＮＤ回路３１４１の第１の入力端子に電気的に接続され、インバータ３１２３Ｂの出力端子がＮＡＮＤ回路３１４１の第２の入力端子、及びＮＡＮＤ回路３１４２の第１の入力端子に電気的に接続される。また、論理回路３０１３は、トランジスタ３１１３のソース及びドレインの一方がＮＡＮＤ回路３１４１の第２の入力端子及びＮＡＮＤ回路３１４２の第１の入力端子に電気的に接続され、インバータ３１２３Ｃの出力端子がＮＡＮＤ回路３１４２の第２の入力端子、及びＮＡＮＤ回路３１４３の第１の入力端子に電気的に接続される。

ＮＡＮＤ回路３１４０乃至ＮＡＮＤ回路３１４３は、すべて論理回路を構成するトランジスタと同一導電型のトランジスタを用いて構成することができる。同一導電型のトランジスタを用いて構成することにより、論理回路と同一工程に形成することができ、作製が容易になる。同一導電型のトランジスタを用いたＮＡＮＤ回路の回路構成について図１２を用いて説明する。図１２は本実施の形態におけるＮＡＮＤ回路の回路構成を示す回路図である。

図１２に示すＮＡＮＤ回路は、トランジスタ３２１と、トランジスタ３２２と、トランジスタ３２３と、を有する。

トランジスタ３２１は、デプレッション型トランジスタであり、ソース及びドレインの一方が電源線３２５に電気的に接続され、ソース及びドレインの一方に高電源電圧が与えられ、ゲートとソース及びドレインの他方とが電気的に接続される。

トランジスタ３２２は、エンハンスメント型トランジスタであり、ソース及びドレインの一方がトランジスタ３２１のソース及びドレインの他方に電気的に接続される。

トランジスタ３２３は、エンハンスメント型のトランジスタであり、ソース及びドレインの一方がトランジスタ３２２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が電源線３２４に電気的に接続され、ソース及びドレインの他方に低電源電圧が与えられる。

本実施の形態における論理回路では、第１の入力信号がトランジスタ３２３のゲートに入力され、第２の入力信号がトランジスタ３２２のゲートに入力され、トランジスタ３２２とトランジスタ３２１とのノード３２６の電圧（Ｖ３２６ともいう）が出力信号として出力される。

次に図１２に示すＮＡＮＤ回路の動作について説明する。

図１２に示すＮＡＮＤ回路の動作は、第１の入力信号の電圧（Ｖｉｎ１ともいう）及び第２の入力信号の電圧（Ｖｉｎ２）の少なくとも一つまたは全部がロウ電圧であるか、第１の入力信号の電圧及び第２の入力信号の電圧がハイ電圧であるかによって２種類に分けることができる。それぞれの場合について図１３を用いて説明する。図１３は本実施の形態におけるＮＡＮＤ回路の動作を示す図である。なお、本実施の形態では、一例としてロウ状態のときが０のデータであり、ハイ状態のときが１のデータであるとして説明するが、これに限定されずロウ状態のときが１のデータとし、ハイ状態のときが０のデータとすることもできる。

図１３（Ａ）は、Ｖｉｎ１＝ＶＨ且つＶｉｎ２＝ＶＬ、Ｖｉｎ１＝ＶＬ且つＶｉｎ２＝ＶＨ、及びＶｉｎ１＝ＶＬ且つＶｉｎ２＝ＶＬの場合における動作を示している。このときトランジスタ３２２及びトランジスタ３２３の一方または両方がオフ状態になり、トランジスタ３２２及びトランジスタ３２３の抵抗値（Ｒ３２２＋Ｒ３２３ともいう）がトランジスタ３２１の抵抗値（Ｒ３２１ともいう）より高くなる、すなわちＲ３２２＋Ｒ３２３＞Ｒ３２１となるため、Ｖ３２６＝ＶＨとなり、出力信号の電圧（Ｖｏｕｔともいう）はＶＨとなる。

また、図１３（Ｂ）は、Ｖｉｎ１＝ＶＨ且つＶｉｎ２＝ＶＨの場合における動作を示している。このときトランジスタ３２１及びトランジスタ３２２がオン状態になり、Ｒ３２２＋Ｒ３２３＜Ｒ３２１となるため、Ｖ３２６＝ＶＬとなり、Ｖｏｕｔ＝ＶＬとなる。以上が図１２に示すＮＡＮＤ回路の動作である。

上記のようにＮＡＮＤ回路を同一導電型のトランジスタにより構成することにより、他の論理回路と同一工程で作製することができる。また、図１２の構成に限定されず、同じ機能を有するのであれば他の回路構成であっても適用することができる。

次に図１１に示すシフトレジスタの動作について図１４を用いて説明する。図１４は図１１に示すシフトレジスタの動作を示すタイミングチャート図である。

図１１に示すシフトレジスタは、論理回路３０１１乃至論理回路３０１３において、それぞれ図４乃至図６に示す論理回路の動作が順次行われる。各論理回路の動作については上記図４乃至図６に示す論理回路の動作の説明を適宜援用する。

さらに本実施の形態におけるシフトレジスタの動作は、図１４に示すように１０個の期間に分けられる。第１の期間において論理回路３０１１の入力信号の電圧ＶｉｎがＶＨになり、第２の期間から第３の期間にかけて論理回路３０１１と論理回路３０１２とのノード３１７１の電圧（Ｖ３１７１ともいう）がＶＨからＶＬに変化する。さらに第３の期間及び第４の期間においてＮＡＮＤ回路３１４０の出力信号の電圧はＶＨになる。

論理回路３０１２は、第４の期間から第５の期間にかけて入力信号（論理回路３０１１の出力信号）がＶＬからＶＨに変化し、第５の期間から第６の期間にかけて論理回路３０１２と論理回路３０１３とのノード３１７２の電圧（Ｖ３１７２ともいう）がＶＨからＶＬに変化する。第６の期間及び第７の期間においてＮＡＮＤ回路３１４１の出力信号の電圧がＶＨになる。

論理回路３０１３は、第７の期間から第８の期間にかけて入力信号（論理回路３０１２の出力信号）がＶＬからＶＨに変化し、第８の期間から第９の期間にかけて論理回路３０１３と次段の論理回路とのノード３１７３の電圧（Ｖ３１７３ともいう）がＶＨからＶＬに変化する。第９の期間及び第１０の期間においてＮＡＮＤ回路３１４２の出力信号の電圧がＶＨになる。

論理回路３０１３の出力端子に別の論理回路が接続されていた場合、上記のように、ある期間において入力信号がＶＬからＶＨに変化し、別のある期間において出力信号がＶＨに変化する。さらに論理回路の出力信号がＶＬである期間においてＮＡＮＤ回路３１４３の出力信号の電圧がＶＨになる。

上記のように酸化物半導体を用いたＴＦＴを具備する論理回路を用いてシフトレジスタを構成することができる。また、酸化物半導体を用いたＴＦＴは従来のアモルファスシリコンを用いたＴＦＴより移動度が高いため、シフトレジスタに酸化物半導体を用いたＴＦＴを適用することによりシフトレジスタを高速駆動させることができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、上記実施の形態とは異なる構成のトランジスタを用いた論理回路について説明する。

本明細書に開示する発明の一形態である論理回路は、図９に示す構造のトランジスタに限定されず、他の構造のトランジスタを用いて構成することもできる。他の構造のトランジスタを適用した論理回路について図１５を用いて説明する。図１５は本実施の形態のおける論理回路の構造を示す図であり、図１５（Ａ）は上面図であり、図１５（Ｂ）は図１５（Ａ）に示す論理回路のＺ１−Ｚ２間の断面図である。なお、図１５に示す論理回路において、図９に示す論理回路と同じ部分については図９に示す論理回路の説明を適宜援用する。

図１５に示す論理回路は、図９に示す論理回路と同様にトランジスタ２０１及びトランジスタ２０２を有する。

さらに図１５に示す論理回路において、トランジスタ２０１は、基板２１０上にゲート電極２１１１が設けられ、ゲート電極２１１１上にゲート絶縁層２１２が設けられ、ゲート絶縁層２１２上に一対の電極である電極２１５及び電極２１６が設けられ、電極２１５及び電極２１６上に酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂが設けられ、ゲート絶縁層２１２、電極２１５、及び電極２１６上に酸化物半導体層２１３１が設けられる。

また、トランジスタ２０２は、基板２１０上にゲート電極２１１２が設けられ、ゲート電極２１１２上にゲート絶縁層２１２が設けられ、ゲート絶縁層２１２上に一対の電極である電極２１６及び電極２１７が設けられ、電極２１６及び電極２１７上に酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂが設けられ、ゲート絶縁層２１２、酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂ、並びに電極２１６及び電極２１７上に酸化物半導体層２１３２が設けられ、酸化物半導体層２１３２における電極２１６及び電極２１７の間の領域上に還元防止層２１８が設けられる。なお酸化物半導体層２１４１ａ及び２１４１ｂは、図９（Ａ）及び図９（Ｂ）に示す論理回路における酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂに相当し、酸化物半導体層２１４２ａ及び２１４２ｂは、図９（Ａ）及び図９（Ｂ）に示す論理回路における酸化物半導体層２１４２ａ及び２１４２ｂに相当する。

図１５に示す論理回路は、電極２１５乃至電極２１７上、酸化物半導体層２１４１ａ、酸化物半導体層２１４１ｂ、酸化物半導体層２１４２ａ、及び酸化物半導体層２１４２ｂ上に酸化物半導体層２１３１及び酸化物半導体層２１３２が設けられた構造（ボトムコンタクト型ともいう）のトランジスタを用いて構成される。ボトムコンタクト型トランジスタを用いて本明細書に開示する発明の一形態である論理回路を構成することとすることにより、酸化物半導体層と電極との接触面積を増やすことができ、ピーリングなどを防止することができる。

また、図１５に示す論理回路は、図９に示す論理回路と同様にトランジスタ２０２としてバックチャネル領域に所定の処理を行いエンハンスメント型になるように閾値電圧をシフトさせた薄膜トランジスタを適用することもできる。所定の処理としては上記実施の形態１に示した処理を適用することができる。

なお、図１５に示す論理回路では、図９（Ａ）及び図９（Ｂ）に示す論理回路と同様に、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂを設けた構成としているが、これに限定されず、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂを設けない構成とすることもできる。

また、図１５に示す論理回路では、図１０に示す論理回路と同様に、トランジスタ２０２のゲート電極２１１２と電極２１６とがゲート絶縁層２１２に設けられた開口部を介して接する構造にすることもできる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、上記実施の形態とは異なる構造のトランジスタを用いた論理回路について説明する。

図９及び図１５に示す構造のトランジスタに限定されず、他の構造のトランジスタを用いて論理回路を構成することができる。図９及び図１５に示す論理回路とは異なる他の構造のトランジスタを適用した論理回路について図１６を用いて説明する。図１６は本実施の形態における論理回路の構造を示す図であり、図１６（Ａ）は上面図であり、図１６（Ｂ）は図１６（Ａ）に示すＺ１−Ｚ２間の断面図である。なお、図１６に示す論理回路において、図９に示す論理回路と同じ部分については図９に示す論理回路の説明を適宜援用する。

図１６に示す論理回路は、図９に示す論理回路と同様にトランジスタ２０１及びトランジスタ２０２を有する。

さらに図１６に示す論理回路において、トランジスタ２０１は、基板２１０上にゲート電極２１１１が設けられ、ゲート電極２１１１上にゲート絶縁層２１２が設けられ、ゲート絶縁層２１２上に酸化物半導体層２１３１が設けられ、酸化物半導体層２１３１の一部の上にバッファ層２１９１が設けられ、酸化物半導体層２１３１上及びバッファ層２１９１上に酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂが設けられ、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ上に一対の電極である電極２１５及び電極２１６が設けられる。

また、トランジスタ２０２は、基板２１０上にゲート電極２１１２が設けられ、ゲート電極２１１２上にゲート絶縁層２１２が設けられ、ゲート絶縁層２１２上に酸化物半導体層２１３２が設けられ、酸化物半導体層２１３２における電極２１６及び電極２１７の間の領域上にバッファ層２１９２が設けられ、酸化物半導体層２１３２上及びバッファ層２１９２上に酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂが設けられ、酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂ上に一対の電極である電極２１６及び電極２１７が設けられる。

バッファ層２１９１及びバッファ層２１９２としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることができる。感光性または非感光性の有機材料（有機樹脂材料）（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテンなど）、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。また、シロキサンを用いてもよい。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる。また、湿式法である、スピンコート法などの塗布法、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）を用いることもできる。バッファ層２１９１及びバッファ層２１９２としては成膜後にエッチングにより形状を加工して形成してもよいし、液滴吐出法などによって選択的に形成してもよい。

図１６に示す論理回路は、バッファ層を設けた構造（チャネルストップ型ともいう）トランジスタを用いて構成される。例えばバッファ層を非還元性の膜（例えば酸化シリコンまたは酸化アルミニウムなど）により形成することにより、バッファ層を還元防止層として機能させることができるため、従来のチャネルストップ型トランジスタと同じ構造のトランジスタを用いて本明細書に開示する発明の一形態である論理回路を構成することができる。

図１６に示す論理回路において、トランジスタ２０２としてバックチャネル領域に所定の処理を行いエンハンスメント型になるように閾値電圧をシフトさせた薄膜トランジスタを適用することもできる。所定の処理としては上記実施の形態１に示した処理を適用することができる。

なお、図１６に示す論理回路では、図９（Ａ）及び図９（Ｂ）に示す論理回路と同様に、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂを設けた構成としているが、これに限定されず、酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂを設けない構成とすることもできる。

また、図１６に示す論理回路では、図１０に示す論理回路と同様に、トランジスタ２０２のゲート電極２１１２と電極２１６とがゲート絶縁層２１２に設けられた開口部を介して接する構造にすることもできる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、論理回路の作製方法について説明する。なお、本実施の形態では、一例として、図９（Ａ）及び図９（Ｂ）に示す論理回路の作製方法について説明する。

本実施の形態の論理回路の作製方法について図１７及び図１８を用いて説明する。図１７及び図１８は本実施の形態における論理回路の作製方法を示す断面図である。

まず図１７（Ａ）に示すように、基板２１０上に第１の導電膜を形成し、第１のフォトマスクを用いて選択的に第１の導電膜のエッチングを行い、ゲート電極２１１１及びゲート電極２１１２を形成し、ゲート電極２１１１及びゲート電極２１１２上にゲート絶縁層２１２を形成する。第１の導電膜は、例えばスパッタ法により形成することができ、ゲート絶縁層２１２は、プラズマＣＶＤ法またはスパッタ法を用いて形成することができる。また、このときゲート電極２１１１及びゲート電極２１１２はテーパ状に形成されることが好ましい。

次にゲート絶縁層２１２上に第１の酸化物半導体膜を成膜し、さらにその上に第２の酸化物半導体膜を成膜する。第１の酸化物半導体膜は、例えばスパッタ法により成膜することができる。なお、第１の酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層２１２の表面及び開口部の底面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板上にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、水素、Ｎ_２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣｌ_２、ＣＦ_４などを加えた雰囲気で行ってもよい。

次に第２のフォトマスクを用いて第１の酸化物半導体膜及び第２の酸化物半導体膜のエッチングを行い、さらに第２の導電膜を形成する。第２の導電膜は、例えばスパッタ法により形成することができる。さらに第３のフォトマスクを用いて選択的に第２の導電膜のエッチングを行い、図１７（Ｂ）に示すように、電極２１５、電極２１６、及び電極２１７を形成する。なお、第２の導電膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層２１２の表面、エッチングされた酸化物半導体層に付着しているゴミを除去することが好ましい。

なお、第２の導電膜のエッチングの際に、第１の酸化物半導体層及び第２の酸化物半導体層の一部をエッチングし、図１５（Ｂ）に示すように、ゲート絶縁層２１２上に酸化物半導体層２１３１及び酸化物半導体層２１３２を形成し、酸化物半導体層２１３１上に酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂを形成し、酸化物半導体層２１３２上に酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂを形成する。このエッチングでゲート電極２１１１及びゲート電極２１１２と重なる部分の酸化物半導体層２１３１、酸化物半導体層２１３２の厚さは薄くなる。

この際のエッチング方法としてウェットエッチングまたはドライエッチングを用いる。例えば第２の導電膜としてアルミニウム膜、またはアルミニウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチングを行うことができる。このエッチング工程において、酸化物半導体層２１３１及び酸化物半導体層２１３２も一部エッチングされる。また酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂ、及び電極２１５乃至電極２１７のエッチングを一度に行うため、また酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂ、及び電極２１５乃至電極２１７の端部は一致し、連続的な構造となっている。またウェットエッチングを用いた場合、エッチングが等方的に行われ、電極２１５乃至電極２１７の端部はレジストマスクより後退する。

さらに本実施の形態における論理回路の作製方法では、一例としてエンハンスメント型トランジスタとして機能させるトランジスタの酸化物半導体層（本実施の形態では酸化物半導体層２１３２）に酸素空孔制御処理を行う。図１８（Ｃ）に示すように、酸素空孔制御処理を行い、酸化物半導体層２１３２におけるゲート絶縁層２１２との接触面とは反対側の面であって、電極２１６及び電極２１７の間に酸素空孔密度の低い酸素空孔制御領域２５０を形成する。本実施の形態では酸素空孔制御処理の一例として酸素プラズマ処理を行う。処理条件については形成されるトランジスタの閾値電圧が正の値になるよう適宜設定される。

なお、図１８（Ｃ）において、酸素プラズマ処理は少なくとも酸化物半導体層２１３２に行えばよく、酸化物半導体層２１３１に対しては行わなくてもよい。例えば酸化物半導体層２１３２のみに酸素プラズマ処理を行いたい場合には、酸化物半導体層２１３１上にマスクを形成し、酸素プラズマ処理を行えばよい。また酸化物半導体層２１３１に酸素プラズマ処理をした場合、閾値電圧は正の値にシフトしてしまうが、上部に還元防止層を設けなければ経時的な閾値電圧のシフトにより閾値電圧はシフトするため、結果的にデプレッション型トランジスタ及びエンハンスメント型トランジスタの両方を作製することができる。また、酸化物半導体層２１３１にも酸素プラズマ処理する場合には別途マスクを設ける必要が無くなるため、工程を簡略化することができる。

次に大気雰囲気下または窒素雰囲気下で加熱処理を行う。加熱処理は、２００℃〜６００℃、代表的には３００℃〜５００℃で行うことが好ましい。この熱処理により酸化物半導体膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、酸化物半導体膜の成膜後であれば特に限定されず、半導体膜の成膜後であればいつ行ってもよい。

次に図１８（Ｄ）に示すように、後のエンハンスメント型トランジスタとして機能させるトランジスタの酸化物半導体層（図１８（Ｄ）では酸化物半導体層２１３２）における酸素空孔制御領域２５０を含む電極２１６及び電極２１７の間の領域上に還元防止層２１８を形成する。エンハンスメント型トランジスタとして機能させるトランジスタの酸化物半導体層のみに還元防止層２１８を形成することにより、還元防止層２１８を設けない半導体層に対応するトランジスタはデプレッション型トランジスタになるため、閾値電圧の異なるトランジスタを同一基板上に形成することができる。還元防止層２１８は例えばスパッタ法により形成することができる。

なお、上述した工程順序は一例であって特に限定されない。例えば、フォトマスク数が１枚増えるが、第２の導電膜をエッチングするフォトマスクと、酸化物半導体層及び酸化物半導体膜の一部をエッチングするフォトマスクを別々に用いてエッチングを行ってもよい。

また、図１８（Ｃ）における酸素プラズマ処理をせずに図１８（Ｄ）においてスパッタ法により還元防止層２１８を形成することにより酸素プラズマ処理の代わりとすることもできる。スパッタ法により還元防止層２１８を形成する場合、ガスとして酸素を用いるため酸素プラズマ処理と同様の効果が得ることができるためである。

上記方法により、図９（Ａ）及び図９（Ｂ）に示す論理回路を作製することができる。また、本実施の形態における作製方法を用いることにより、同一基板上に閾値電圧の異なるトランジスタを用いた論理回路を作製することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、上記実施の形態に示した論理回路を適用可能なデバイスの一例として表示装置について説明する。

上記実施の形態に示した各論理回路は、例えば液晶表示装置やエレクトロルミネセンス表示装置など、様々な表示装置に適用可能である。本実施の形態における表示装置の構成について図１９を用いて説明する。図１９は本実施の形態における表示装置の構成を示すブロック図である。

図１９に示すように、本実施の形態における表示装置は、画素部７０１と、走査線駆動回路７０２と、信号線駆動回路７０３と、を有する。

画素部７０１は、複数の画素７０４を有するドットマトリクス構造であり、具体的には、複数の画素７０４は、行列方向に複数配置されている。それぞれの画素７０４は走査線を介して走査線駆動回路７０２に電気的に接続され、信号線を介して信号線駆動回路７０３に電気的に接続される。なお、図１９において、走査線及び信号線については便宜のため省略する。

走査線駆動回路７０２は、データ信号を入力する画素７０４を選択する回路であり、走査線を介して選択信号を画素７０４に出力する。

信号線駆動回路７０３は、画素７０４に書き込むデータを信号として出力する回路であり、信号線を介して走査線駆動回路７０２により選択された画素７０４に画素データを信号として出力する。

画素７０４は、少なくとも表示素子とスイッチング素子とにより構成される。表示素子としては、例えば液晶素子やＥＬ素子などの発光素子を適用することができ、スイッチング素子としては例えばトランジスタなどを適用することができる。

次に走査線駆動回路７０２及び信号線駆動回路７０３の構成例について図２０を用いて説明する。図２０は駆動回路の構成を示すブロック図であり、図２０（Ａ）は走査線駆動回路の構成を示すブロック図であり、図２０（Ｂ）は信号線駆動回路の構成を示すブロック図である。

まず走査線駆動回路７０２は、図２０（Ａ）に示すように、シフトレジスタ９００、レベルシフタ９０１、バッファ９０２と、を有する。

シフトレジスタ９００にはゲートスタートパルス（ＧＳＰ）、ゲートクロック信号（ＧＣＫ）などの信号が入力され、各順序論理回路において順次選択信号が出力される。また、シフトレジスタ９００に上記実施の形態２に示したシフトレジスタを適用することができる。

また、信号線駆動回路７０３は、図２０（Ｂ）に示すように、シフトレジスタ９０３、第１のラッチ回路９０４、第２のラッチ回路９０５、レベルシフタ９０６、バッファ９０７と、を有する。

シフトレジスタ９０３には、スタートパルス（ＳＳＰ）などの信号が入力され、各順序論理回路において順次選択信号が出力される。

第１のラッチ回路９０４にはデータ信号が入力される。第１のラッチ回路は、例えば上記実施の形態に示した論理回路のいずれか一つまたは複数用いて構成することができる。

バッファ９０７は、信号を増幅させる機能を有し、オペアンプなどを有する。バッファ９０７は、例えば上記実施の形態に示した論理回路のいずれか一つまたは複数用いて構成することができる。

第２のラッチ回路９０５にはラッチ（ＬＡＴ）信号を一時保持することができ、保持されたラッチ信号を一斉に図１９における画素部７０１に出力させる。これを線順次駆動と呼ぶ。そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第２のラッチ回路９０５は不要とすることができる。また、第２のラッチ回路９０５は、例えば上記実施の形態に示した論理回路のいずれか一つまたは複数用いて構成することができる。

次に図１９に示す表示装置の動作について説明する。

まず走査線駆動回路７０２で走査線が選択され、選択された走査線に接続された画素７０４は、走査線駆動回路７０２から入力される信号により、信号線を介して信号線駆動回路７０３からデータ信号が出力される。これにより画素７０４は、データの書き込みが行われ表示状態になる。走査線駆動回路７０２により走査線が選択され、すべての画素７０４においてデータ書き込みが行われる。以上が本実施の形態における表示装置の動作である。

図１９に示す表示装置の各回路は、すべて同一基板上に設けることもでき、また同一の導電型のトランジスタにより構成することができる。同一基板上に設けることにより小型化することができ、同一の導電型のトランジスタで構成することにより工程を簡略化することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、上記実施の形態６に示した表示装置の一例として液晶表示装置について説明する。

本実施の形態における表示装置の画素の回路構成例について図２１を用いて説明する。図２１は本実施の形態における表示装置の画素の回路構成を示す回路図である。

図２１に示すように、画素はトランジスタ８２１と、液晶素子８２２と、保持容量素子８２３と、を有する。

トランジスタ８２１は、選択スイッチとして機能し、ゲートが走査線８０４に電気的に接続され、ソース及びドレインの一方が信号線８０５に電気的に接続される。

液晶素子８２２は、第１端子及び第２端子を有し、第１端子がトランジスタ８２１のソース及びドレインの他方に電気的に接続され、第２端子に接地電位または一定の値の電圧が与えられる。液晶素子８２２は、第１端子の一部または全部となる第１の電極と、第２端子の一部または全部となる第２の電極と、第１の電極と第２の電極の間に電圧が印加されることにより透過率が変化する液晶分子を有する層（液晶層という）により構成される。

保持容量素子８２３は、第１端子及び第２端子を有し、第１端子がトランジスタ８２１のソース及びドレインの他方に電気的に接続され、第２端子に接地電位または一定の値の電圧が与えられる。保持容量素子８２３は、第１端子の一部または全部となる第１の電極と、第２端子の一部または全部となる第２の電極と、誘電体層により構成される。なお、保持容量素子８２３は必ずしも設ける必要はないが、保持容量素子８２３を設けることにより、トランジスタ８２１のリーク電流による影響を抑制することができる。

なお、本実施の形態における表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。

また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。

次に図２１に示す画素の動作について説明する。

まずデータが書き込まれる画素が選択され、選択された画素は、走査線８０４から入力される信号によりトランジスタ８２１がオン状態になる。

このとき信号線８０５からのデータ信号がトランジスタ８２１を介して入力され、液晶素子８２２の第１端子の電圧はデータ信号の電圧となり、液晶素子８２２は第１端子と第２端子の間に印加される電圧に応じた透過率に設定される。データ書き込み後、走査線８０４から入力される信号によりトランジスタ８２１がオフ状態になり、液晶素子８２２は表示期間の間設定された透過率を維持し、表示状態となる。上記動作を走査線８０４毎に順次行い、すべての画素において上記動作が行われる。以上が画素の動作である。

液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、または動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。

また、通常の垂直周期を１．５倍もしくは２倍以上にすることで応答速度を改善するとともに各フレーム内の分割された複数フィールド毎に書き込む階調を選択する、所謂、倍速駆動と呼ばれる駆動技術もある。

また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。

これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性を従来よりも改善することができる。

次に上記画素を含む本実施の形態における表示装置の構造について図２２を用いて説明する。図２２は本実施の形態における表示装置の画素の構造を示す図であり、図２２（Ａ）は上面図であり、図２２（Ｂ）は断面図である。なお、図２２（Ａ）におけるＡ１−Ａ２、Ｂ１−Ｂ２の点線は、図２２（Ｂ）における断面Ａ１−Ａ２、断面Ｂ１−Ｂ２に相当する。

図２２（Ａ）及び図２２（Ｂ）に示すように、本実施の形態における表示装置は、Ａ１−Ａ２の断面において、基板２０００上にゲート電極２００１と、ゲート電極２００１上に設けられたゲート絶縁層２００２と、ゲート絶縁層２００２上に設けられた酸化物半導体層２００３と、酸化物半導体層２００３上に設けられた一対の酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂと、酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂに接するように設けられた電極２００５ａ及び電極２００５ｂと、電極２００５ａ、電極２００５ｂ、及び酸化物半導体層２００３上に設けられた保護絶縁層２００７と、保護絶縁層２００７に設けられた開口部を介して電極２００５ｂに接する電極２０２０と、を有する。

また、Ｂ１−Ｂ２の断面において、基板２０００上に電極２００８と、電極２００８上にゲート絶縁層２００２と、ゲート絶縁層２００２上に設けられた保護絶縁層２００７と、保護絶縁層２００７上に設けられた電極２０２０と、を有する。

電極２０２２及び電極２０２９と、電極２０２３、電極２０２４、及び電極２０２８とはＦＰＣに接続するための電極または配線となる。

基板２０００としては、上記実施の形態１に示す基板２１０に適用可能な基板を用いて形成することができる。

ゲート電極２００１、電極２００８、電極２０２２、及び電極２０２３としては、上記実施の形態１におけるゲート電極２１１１及びゲート電極２１１２に適用可能な材料及び作製方法を用いて形成することができる。

ゲート絶縁層２００２としては、上記実施の形態１におけるゲート絶縁層２１２に適用可能な材料及び作製方法を適用して形成することができる。本実施の形態ではゲート絶縁層２００２として５０ｎｍの酸化シリコン膜を形成する。

酸化物半導体層２００３としては、例えば上記実施の形態における酸化物半導体層２１３１及び酸化物半導体層２１３２に適用可能な材料及び作製方法を適用して形成することができる。ここでは、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１）を用いて、基板とターゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴンまたは酸素雰囲気下でＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜することにより酸化物半導体層２００３を形成する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２００ｎｍであることが好ましい。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚を１００ｎｍとする。また酸化物半導体膜の成膜前に、逆スパッタを行うこともできる。

酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂは、例えば上記実施の形態における酸化物半導体層２１４１ａ及び酸化物半導体層２１４１ｂ、並びに酸化物半導体層２１４２ａ及び酸化物半導体層２１４２ｂに適用可能な材料及び作製方法を適用して形成することができる。ここでは、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１としたターゲットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室温とし、アルゴンガス流量４０ｓｃｃｍを導入してＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜をスパッタで成膜することにより酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂを形成する。なお、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１としたターゲットを意図的に用いているにも関わらず、成膜直後で大きさ１ｎｍ〜１０ｎｍの結晶粒を含むＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜が形成されることがある。なお、ターゲットの成分比、成膜圧力（０．１Ｐａ〜２．０Ｐａ）、電力（２５０Ｗ〜３０００Ｗ：８インチφ）、温度（室温〜１００℃）、反応性スパッタの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは、１ｎｍ〜１０ｎｍの範囲で調節されうると言える。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２０ｎｍであることが好ましい。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大きさとならない。本実施の形態では酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂの膜厚を５ｎｍとする。

なお、酸化物半導体層２００３となるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂとなるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件と異ならせる。例えば、酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂとなるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件における酸素ガス流量とアルゴンガス流量の比よりも酸化物半導体層２００３となるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。具体的には、酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂとなるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、希ガス（アルゴン、またはヘリウムなど）雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、酸化物半導体層２００３となるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下（または酸素ガス流量とアルゴンガス流量の比１：１以上）とする。

酸化物半導体層２００４ａ及び酸化物半導体層２００４ｂとなるＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで成膜してもよい。

スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。

また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。

また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。

電極２００５ａ、電極２００５ｂ、及び電極２０２４は、例えば上記実施の形態における電極２１５、電極２１６、及び電極２１７に適用可能な材料及び作製方法を適用して形成することができる。電極２００５ａ、電極２００５ｂ、及び電極２０２４としてチタン膜の単層構造とする。

また、酸化物半導体層２００３のチャネル領域に、酸素プラズマ処理を行ってもよい。酸素プラズマ処理を行うことによりＴＦＴをノーマリーオフとすることができる。また、プラズマ処理を行うことにより、酸化物半導体層２００３のエッチングによるダメージを回復することができる。酸素プラズマ処理はＯ_２、Ｎ_２Ｏ、好ましくは酸素を含むＮ_２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ_２、ＣＦ_４を加えた雰囲気下で行ってもよい。

保護絶縁層２００７はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などを用いることができる。なお、保護絶縁層２００７として非還元性の膜（酸化シリコン膜など）を用いることにより上記酸素プラズマ処理を行ったＴＦＴのチャネル領域が保護され、経時的な閾値電圧のシフトを抑制することができる。

電極２０２０、電極２０２９、及び電極２０２８は、酸化インジウム（Ｉｎ_２Ｏ_３）や酸化インジウム酸化スズ合金（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）などを用いてスパッタ法や真空蒸着法などにより形成される。このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合金（Ｉｎ_２Ｏ_３―ＺｎＯ）を用いても良い。

また、図２３（Ａ１）、図２３（Ａ２）は、この段階でのゲート配線端子部の上面図及び断面図をそれぞれ図示している。図２３（Ａ１）は図２３（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当する。図２３（Ａ１）において、保護絶縁膜２０５４上に形成される透明導電膜２０５５は、入力端子として機能する接続用の端子電極である。また、図２３（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端子２０５１と、ソース配線と同じ材料で形成される接続電極２０５３とがゲート絶縁層２０５２を介して重なり直接接して導通させている。また、接続電極２０５３と透明導電膜２０５５が保護絶縁膜２０５４に設けられたコンタクトホールを介して直接接して導通させている。

また、図２３（Ｂ１）、及び図２３（Ｂ２）は、ソース配線端子部の上面図及び断面図をそれぞれ図示している。また、図２３（Ｂ１）は図２３（Ｂ２）中のＤ１−Ｄ２線に沿った断面図に相当する。図２３（Ｂ１）において、保護絶縁膜２０５４上に形成される透明導電膜２０５５は、入力端子として機能する接続用の端子電極である。また、図２３（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極２０５６が、ソース配線と電気的に接続される第２の端子２０５０の下方にゲート絶縁層２０５２を介して重なる。電極２０５６は第２の端子２０５０とは電気的に接続しておらず、電極２０５６を第２の端子２０５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができる。また、第２の端子２０５０は、保護絶縁膜２０５４を介して透明導電膜２０５５と電気的に接続している。

ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。

こうしてボトムゲート型のＮチャネル型ＴＦＴであるＴＦＴを有する画素ＴＦＴ部、保持容量素子を完成させることができる。そして、これらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。

アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定するための端子である。

本実施の形態で得られるＮチャネル型のトランジスタは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜をチャネル形成領域に用いており、良好な動特性を有するため、これらの駆動技術を組み合わせることができる。

また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は、低電源電圧、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電圧、例えばＧＮＤ、０Ｖなどに設定するための第４の端子が設けられる。また、発光表示装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従って、端子部には、電源供給線と電気的に接続する第５の端子を設ける。

ゲート線駆動回路またはソース線駆動回路で酸化物半導体を用いたＴＦＴで形成することにより、製造コストを低減する。そして駆動回路に用いるＴＦＴのゲート電極とソース配線、或いはドレイン配線を直接接続させることでコンタクトホールの数を少なくし、駆動回路の占有面積を縮小化できる表示装置を提供することができる。

従って、本実施の形態により、電気特性が高く信頼性のよい表示装置を低コストで提供することができる。

なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。

（実施の形態８）
本実施の形態では、上記実施の形態６に示した表示装置の一例として発光表示装置について説明する。また、本実施の形態では、一例としてエレクトロルミネッセンスを発光素子として利用した発光表示装置について説明する。

エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

本実施の形態における表示装置の画素の回路構成について図２４を用いて説明する。図２４は本実施の形態における表示装置の画素の回路構成を示す回路図である。

図２４に示すように、実施の形態における表示装置の画素は、トランジスタ８５１と、保持容量素子８５２と、トランジスタ８５３と、発光素子８５４と、を有する。

トランジスタ８５１は、ゲートが走査線８５５に電気的に接続され、ソース及びドレインの一方が信号線８５６に電気的に接続され、ソース及びドレインの他方に保持容量素子８５２を介して高電源電圧が与えられる。

トランジスタ８５３は、ゲートがトランジスタ８５１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方に高電源電圧が与えられる。

発光素子８５４は、第１端子及び第２端子を含み、第１端子がトランジスタ８５３のソース及びドレインの他方に電気的に接続され、第２端子に低電源電圧が与えられる。

次に図２４に示す画素の動作について説明する。

次に本実施の形態の表示装置における画素の表示動作例について説明する。

まずデータ書き込みを行う画素が選択される。選択された画素は、走査線８５５から入力される走査信号によりトランジスタ８５１がオン状態になり、所定の値の電圧であるビデオ信号（データ信号ともいう）が信号線８５６からトランジスタ８５３のゲートに入力される。

トランジスタ８５３はゲートに入力されるデータ信号に応じた電圧によりオン状態またはオフ状態になる。トランジスタ８５３がオン状態のとき、発光素子８５４の第１端子及び第２端子の間に印加される電圧は、トランジスタ８５３のゲート電圧及び高電源電圧に応じた値となる。このとき発光素子８５４に第１端子及び第２端子との間に印加された電圧に応じて電流が流れ、発光素子８５４は流れる電流の量に応じた輝度で発光する。また、保持容量素子８５２によりトランジスタ８５３のゲート電圧は一定時間保持されるため、発光素子８５４は一定時間発光状態を維持する。

また信号線８５６から画素に入力されるデータ信号がデジタル形式の場合、画素はトランジスタ８５１のオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を図２４に示す回路構成にして独立にデータ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。

発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。

また、発光表示装置においても、駆動回路のうち、Ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のＴＦＴと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路をＮチャネル型ＴＦＴのみで作製することも可能である。

次に、発光素子の構成について、図２５を用いて説明する。ここでは、駆動用ＴＦＴがＮチャネル型の場合を例に挙げて、画素の断面構造について説明する。図２５（Ａ）（Ｂ）（Ｃ）の表示装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、上記実施の形態に示すＴＦＴと同様に作製でき、酸化物半導体層を半導体層として含む信頼性の高いＴＦＴである。

発光素子は発光を取り出すために少なくとも陽極または陰極の一方が透明であればよい。そして、基板上にＴＦＴ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造の発光素子にも適用することができる。

上面射出構造の発光素子について図２５（Ａ）を用いて説明する。

図２５（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がＮチャネル型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２５（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉなどが望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。

陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２５（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。

次に、下面射出構造の発光素子について図２５（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がＮチャネル型で、発光素子７０１２から発せられる光が陰極７０１７側に射出する場合の、画素の断面図を示す。図２５（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１３上に、発光素子７０１２の陰極７０１７が成膜されており、陰極７０１７上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１７は、図２５（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１７として用いることができる。そして発光層７０１４は、図２５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２５（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属などを用いることができるが、金属膜に限定されない。例えば黒の顔料を添加した樹脂などを用いることもできる。

陰極７０１７及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２５（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１７側に射出する。

次に、両面射出構造の発光素子について、図２５（Ｃ）を用いて説明する。図２５（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２３上に、発光素子７０２２の陰極７０２７が成膜されており、陰極７０２７上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２７は、図２５（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２７として用いることができる。そして発光層７０２４は、図２５（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２５（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。

陰極７０２７と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２５（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２７側の両方に射出する。

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。

なお本実施の形態では、発光素子の駆動を制御するＴＦＴ（駆動用ＴＦＴともいう）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。

次に本実施の形態における表示装置（発光パネルともいう）の外観及び断面について、図２６を用いて説明する。図２６（Ａ）は、第１の基板上に形成されたＴＦＴ及び発光素子を、第２の基板との間にシール材によって封止した、本実施の形態の表示装置の上面図であり、図２６（Ｂ）は、図２６（Ａ）のＨ−Ｉにおける断面図に相当する。

第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルムなど）やカバー材でパッケージング（封入）することが好ましい。

また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、ＴＦＴを複数有しており、図２６（Ｂ）では、画素部４５０２に含まれるＴＦＴ４５１０と、信号線駆動回路４５０３ａに含まれるＴＦＴ４５０９とを例示している。

ＴＦＴ４５０９、４５１０は、酸化物半導体層を半導体層として含む信頼性の高い実施の形態４に示すＴＦＴを適用することができる。また実施の形態５に示すＴＦＴを適用してもよい。本実施の形態において、ＴＦＴ４５０９、４５１０はＮチャネル型ＴＦＴである。

また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極４５１７は、ＴＦＴ４５１０のソース電極またはドレイン電極と電気的に接続されている。なお発光素子４５１１の構成は、第１の電極４５１７、電界発光層４５１２、第２の電極４５１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。

隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極４５１７上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

発光素子４５１１に酸素、水素、水分、二酸化炭素などが侵入しないように、第２の電極４５１３及び隔壁４５２０上に保護層を形成してもよい。保護層としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜などを形成することができる。

また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。

本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極４５１７と同じ導電膜から形成され、端子電極４５１６は、ＴＦＴ４５０９、４５１０が有するソース電極及びドレイン電極と同じ導電膜から形成されている。

接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。

発光素子４５１１からの光の取り出し方向に位置する基板には、第２の基板は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素を用いた。

また、必要であれば、発光素子の射出面に偏光板、または円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板または円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜または多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、または走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２６の構成に限定されない。

以上の工程により、信頼性の高い発光表示装置（表示パネル）を作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせることができる。

（実施の形態９）
本実施の形態では、上記実施の形態６に示す表示装置の一例として電子ペーパについて説明する。

上記実施の形態に示す論理回路は電子ペーパに用いることもできる。電子ペーパは、電気泳動表示装置（電気泳動ディスプレイともいう）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。

電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。

このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。

上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。

また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態４または実施の形態５のＴＦＴによって得られるアクティブマトリクス基板を用いることができる。

なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。

次に本実施の形態における電子ペーパの構造例について図２７を用いて説明する。図２７は本実施の形態における電子ペーパの構造を示す断面図である。

図２７に示す電子ペーパは、基板５８０上にＴＦＴ５８１と、ＴＦＴ５８１上に積層して設けられた絶縁層５８３、絶縁層５８４、及び絶縁層５８５と、絶縁層５８３乃至絶縁層５８５に設けられた開口部を介してＴＦＴ５８１のソース電極またはドレイン電極に接する電極５８７と、電極５８７と、基板５９６に設けられた電極５８８との間に黒色領域５９０ａ及び白色領域５９０ｂと、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９と、球形粒子５８９の周りに設けられた充填剤５９５と、を有する。

ＴＦＴ５８１としては、実施の形態４で示すＴＦＴと同様に作製でき、酸化物半導体層を半導体層として含む信頼性の高いＴＦＴである。また、実施の形態５で示すＴＦＴも本実施のＴＦＴ５８１として適用することもできる。

球形粒子５８９を用いた方式はツイストボール表示方式といい、ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極である第１の電極及び第２の電極の間に配置し、第１の電極及び第２の電極に電位差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。

また、球形素子の代わりに電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極と第２の電極との間に設けられるマイクロカプセルは、第１の電極と第２の電極によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子である。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、または表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。

明細書に開示する発明の一実施形態である論理回路は、例えば本実施の形態における電子ペーパの駆動回路として用いることができる。また表示部のトランジスタも酸化物半導体層を用いた薄膜トランジスタを適用することができるため、例えば同一基板に駆動回路及び表示部を設けることもできる。

または上記電子ペーパは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカードなどの各種カードにおける表示などに適用することができる。電子機器の一例を図２８に示す。図２８は、電子書籍２７００の一例を示している。

図２８に示すように、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２８では表示部２７０５）に文章を表示し、左側の表示部（図２８では表示部２７０７）に画像を表示することができる。

また、図２８では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

（実施の形態１０）
本実施の形態では、上記実施の形態６における表示装置の一形態としてシステムオンパネル型の表示装置について説明する。

本明細書に開示する発明である論理回路は、同一基板上に表示部と駆動回路が設けられたシステムオンパネル型の表示装置に適用することもできる。以下に具体的な構成について説明する。

本実施の形態における表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどが含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。

また、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。さらに該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。

なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。

次に本実施の形態における表示装置の一形態に相当する液晶表示パネルの外観及び断面について、図２９を用いて説明する。

図２９（Ａ１）（Ａ２）は、第１の基板４００１上に形成された実施の形態４で示したＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層として含むＴＦＴ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、本実施の形態における表示装置の上面図であり、図２９（Ｂ）は、図２９（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。

本実施の形態における表示装置は、第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜または多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２９（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２９（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、ＴＦＴを複数有しており、図２９（Ｂ）では、画素部４００２に含まれるＴＦＴ４０１０と、走査線駆動回路４００４に含まれるＴＦＴ４０１１とを例示している。ＴＦＴ４０１０、４０１１上には絶縁層４０２０、４０２１が設けられている。

ＴＦＴ４０１０、４０１１は、酸化物半導体膜を半導体層として含む信頼性の高い実施の形態４に示すＴＦＴを適用することができる。また実施の形態５に示すＴＦＴを適用してもよい。本実施の形態において、ＴＦＴ４０１０、４０１１はＮチャネル型ＴＦＴである。

また、液晶素子４０１３が有する画素電極４０３０は、ＴＦＴ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極４０３１は第２の基板４００６上に形成されている。画素電極４０３０と対向電極４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極４０３０、対向電極４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。

なお、第１の基板４００１、第２の基板４００６としては、上記実施の形態における基板２１０に適用可能な材料及び作製方法を適用することができる。

またスペーサ４０３５は、絶縁膜を選択的にエッチングすることで得られる柱状の隔壁であり、画素電極４０３０と対向電極４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極４０３１は、ＴＦＴ４０１０と同一基板上に設けられる共通電位線と電気的に接続される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４００５に含有させる。

なお本実施の形態は透過型液晶表示装置の例であるが、本発明は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。

また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素子に用いる電極という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。

また、本実施の形態では、ＴＦＴの表面凹凸を低減するため、及びＴＦＴの信頼性を向上させるため、ＴＦＴを保護層や平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成となっている。なお、保護層は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。保護層は、スパッタ法を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、または窒化酸化アルミニウム膜の単層、または積層で形成すればよい。本実施の形態では保護層をスパッタ法で形成する例を示すが、特に限定されず種々の方法で形成すればよい。また非還元膜を用いることにより保護層を還元防止層として機能させることもできる。

ここでは、保護層として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２０の一層目として、スパッタ法を用いて酸化珪素膜を形成する。保護層として酸化珪素膜を用いると、ソース電極及びドレイン電極として用いるアルミニウム膜のヒロック防止に効果がある。

また、保護層の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護層として窒化珪素膜を用いると、ナトリウムなどの可動イオンが半導体領域中に侵入して、ＴＦＴの電気特性を変化させることを抑制することができる。

また、保護層を形成した後に、半導体層のアニール（２５０℃〜４００℃）を行ってもよい。

また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイミド、アクリル、ポリイミドアミド、ベンゾシクロブテン、ポリアミド、エポキシなどの、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）などを用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。

なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。

絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷など）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーターなどを用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベークする工程で同時に、半導体層のアニール（３００℃〜４００℃）を行ってもよい。絶縁層４０２１の焼成工程と半導体層のアニールを兼ねることで効率よく表示装置を作製することが可能となる。

画素電極４０３０、対向電極４０３１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、画素電極４０３０、対向電極４０３１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、もしくはこれらの２種以上の共重合体などがあげられる。

また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極４０３０と同じ導電膜から形成され、端子電極４０１６は、ＴＦＴ４０１０、４０１１のソース電極及びドレイン電極と同じ導電膜で形成されている。

接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

また図２９においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

上記のようにシステムオンパネル型の表示装置を作成することができる。また、本実施の形態における表示装置には上記実施の形態における論理回路を例えば駆動回路に用いることができ、表示部のＴＦＴと同一工程により論理回路を作製することもできる。

なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせることができる。

（実施の形態１１）
上記実施の形態６乃至実施の形態１０に示す表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。

図３０（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。

テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。

なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

図３０（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。

なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。

また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。

図３１（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図３１（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン９８８９）などを備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも表示装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。図３１（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図３１（Ａ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有することができる。

図３１（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロットマシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限定されず、少なくとも本発明に係る表示装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とすることができる。

図３２（Ａ）は、携帯電話機９０００の一例を示している。携帯電話機９０００は、筐体９００１に組み込まれた表示部９００２の他、操作ボタン９００３、外部接続ポート９００４、スピーカ９００５、マイク９００６などを備えている。

図３２（Ａ）に示す携帯電話機９０００は、表示部９００２を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部９００２を指などで触れることにより行うことができる。

表示部９００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字などの情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。

例えば、電話を掛ける、或いはメールを作成する場合は、表示部９００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部９００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。

また、携帯電話機９０００内部に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、携帯電話機９０００の向き（縦か横か）を判断して、表示部９００２の画面表示を自動的に切り替えるようにすることができる。

また、画面モードの切り替えは、表示部９００２を触れること、または筐体９００１の操作ボタン９００３の操作により行われる。また、表示部９００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。

また、入力モードにおいて、表示部９００２の光センサで検出される信号を検知し、表示部９００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。

表示部９００２は、イメージセンサとして機能させることもできる。例えば、表示部９００２に掌や指を触れることで、掌紋、指紋などを撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

図３２（Ｂ）も携帯電話機の一例である。図３２（Ｂ）の携帯電話機は、筐体９４１１に、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能である。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通信または有線通信により画像または入力情報を授受することができ、それぞれ充電可能なバッテリーを有する。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

本実施例では、酸素空孔制御処理の一例として酸素のプラズマ処理により閾値電圧をシフトさせることにより作製されるエンハンスメント型である酸化物半導体を用いた薄膜トランジスタについて説明する。

本実施例における薄膜トランジスタの構造について図３３（Ａ）に示す。

図３３（Ａ）に示す薄膜トランジスタは、基板５００１上に設けられたゲート電極５００２と、ゲート電極５００２上にゲート絶縁層５００３と、ゲート絶縁層５００３上に設けられた酸化物半導体層５００４と、ソース電極またはドレイン電極となる電極５００５ａ及び電極５００５ｂと、を有する。

本実施例では、ゲート電極５００２としてタングステン膜を１００ｎｍ形成し、ゲート絶縁層５００３としてＳｉＯＮ膜を１００ｎｍ形成し、酸化物半導体層５００４としてＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を５０ｎｍ形成し、電極５００５ａ及び電極５００５ｂとしてチタン膜を１００ｎｍ形成した。

さらに本実施例の薄膜トランジスタは、チャネル部の表面を酸素プラズマ処理することにより、閾値電圧をシフトさせている。このとき酸素プラズマ処理は、処理室内を０．４Ｐａとし、アルゴンガスの流量／酸素の流量＝１０ｓｃｃｍ／１５ｓｃｃｍとし、ＲＦパワーを５００Ｗとすることにより酸素をプラズマ状態にして行った。また、本実施例ではこのプラズマ処理を５分間行った。

本実施例のトランジスタにおける酸素プラズマ処理前後のＩＤ−ＶＧ測定結果について図３３（Ｂ）に示す。

図３３（Ｂ）に示すように、酸素プラズマ処理前のトランジスタは曲線５００６に示すように閾値電圧が負の値のノーマリーオンであるが、酸素プラズマ処理後のトランジスタは、曲線５００７に示すように閾値電圧が正の値のノーマリーオフである。このことからも酸化物半導体を用いた薄膜トランジスタにおいて、酸素プラズマ処理を行うことにより、トランジスタの閾値電圧が正の値にシフトし、エンハンスメント型になることがわかる。

１０１ トランジスタ
１０２ トランジスタ
１０３ 電源線
１０４ 電源線
１０５ ノード
１０６ トランジスタ
１０７ トランジスタ
１０８ 容量素子
１０９ 容量素子
１１０ ノード
１１１ トランジスタ
１１３ トランジスタ
１１４ ノード
１１５ ノード
２０１ トランジスタ
２０２ トランジスタ
２１０ 基板
２１２ ゲート絶縁層
２１５ 電極
２１６ 電極
２１７ 電極
２１８ 還元防止層
２５０ 酸素空孔制御領域
３２１ トランジスタ
３２２ トランジスタ
３２３ トランジスタ
３２４ 電源線
３２５ 電源線
３２６ ノード
５８０ 基板
５８１ ＴＦＴ
５８３ 絶縁層
５８４ 絶縁層
５８５ 絶縁層
５８７ 電極
５８８ 電極
５８９ 球形粒子
５９４ キャビティ
５９５ 充填剤
５９６ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 信号線駆動回路
７０４ 画素
８０４ 走査線
８０５ 信号線
８２１ トランジスタ
８２２ 液晶素子
８２３ 保持容量素子
８５１ トランジスタ
８５２ 保持容量素子
８５３ トランジスタ
８５４ 発光素子
８５５ 走査線
８５６ 信号線
９００ シフトレジスタ
９０１ レベルシフタ
９０２ バッファ
９０３ シフトレジスタ
９０４ ラッチ回路
９０５ ラッチ回路
９０６ レベルシフタ
９０７ バッファ
１１１１ ノード
１１２１ インバータ
１１２２ インバータ
１１２３ インバータ
２０００ 基板
２００１ ゲート電極
２００２ ゲート絶縁層
２００３ 酸化物半導体層
２００４ａ 酸化物半導体層
２００４ｂ 酸化物半導体層
２００５ａ 電極
２００５ｂ 電極
２００７ 保護絶縁層
２００８ 電極
２０２０ 電極
２０２２ 電極
２０２３ 電極
２０２４ 電極
２０２８ 電極
２０２９ 電極
２０５０ 端子
２０５１ 端子
２０５２ ゲート絶縁層
２０５３ 接続電極
２０５４ 保護絶縁膜
２０５５ 透明導電膜
２０５６ 電極
２１１１ ゲート電極
２１１２ ゲート電極
２１３１ 酸化物半導体層
２１３２ 酸化物半導体層
２１４１ａ 酸化物半導体層
２１４１ｂ 酸化物半導体層
２１４２ａ 酸化物半導体層
２１４２ｂ 酸化物半導体層
２１９１ バッファ層
２１９２ バッファ層
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
３０１１ 論理回路
３０１２ 論理回路
３０１３ 論理回路
３１１１ トランジスタ
３１１２ トランジスタ
３１１３ トランジスタ
３１２１Ａ インバータ
３１２１Ｂ インバータ
３１２１Ｃ インバータ
３１２２Ａ インバータ
３１２２Ｂ インバータ
３１２２Ｃ インバータ
３１２３Ａ インバータ
３１２３Ｂ インバータ
３１２３Ｃ インバータ
３１３１ トランジスタ
３１３２ トランジスタ
３１３３ トランジスタ
３１４０ ＮＡＮＤ回路
３１４１ ＮＡＮＤ回路
３１４２ ＮＡＮＤ回路
３１４３ ＮＡＮＤ回路
３１７１ ノード
３１７２ ノード
３１７３ ノード
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ ＴＦＴ
４０１１ ＴＦＴ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極
４０３１ 対向電極
４０３２ 絶縁層
４０３５ スペーサ
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ ＴＦＴ
４５１０ ＴＦＴ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
５００１ 基板
５００２ ゲート電極
５００３ ゲート絶縁層
５００４ 酸化物半導体層
５００５ａ 電極
５００５ｂ 電極
５００６ 曲線
５００７ 曲線
５９０ａ 黒色領域
５９０ｂ 白色領域
７００１ ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 導電膜
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 陰極
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 導電膜
７０２４ 発光層
７０２５ 陽極
７０２７ 陰極
９０００ 携帯電話機
９００１ 筐体
９００２ 表示部
９００３ 操作ボタン
９００４ 外部接続ポート
９００５ スピーカ
９００６ マイク
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 入力手段（操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (12)

1. デプレッション型トランジスタと、
   エンハンスメント型トランジスタと、を有し、
   前記デプレッション型トランジスタのソース及びドレインの一方に、高電源電圧が与えられ、
   前記デプレッション型トランジスタのゲートは、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのゲートに、第１の信号が入力され、
   前記エンハンスメント型トランジスタのソース及びドレインの一方は、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのソース及びドレインの他方に、低電源電圧が与えられ、
   前記デプレッション型トランジスタと前記エンハンスメント型トランジスタの接続箇所の電圧が、第２の信号として出力され、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタは、
   ゲート電極と、
   前記ゲート電極上に設けられたゲート絶縁層と、
   前記ゲート絶縁層上に設けられた第１の酸化物半導体層と、
   前記第１の酸化物半導体層の一部に接する一対の第２の酸化物半導体層と、
   前記一対の第２の酸化物半導体層の一方に接するソース電極と、
   前記一対の第２の酸化物半導体層の他方に接するドレイン電極と、を有し、
   前記エンハンスメント型トランジスタは、前記第１の酸化物半導体層上で且つ前記ソース電極及び前記ドレイン電極の間の領域に還元防止層を有し、
   前記デプレッション型トランジスタは、前記第１の酸化物半導体層上で且つ前記ソース電極及び前記ドレイン電極の間の領域に前記還元防止層を有さず、
   前記エンハンスメント型トランジスタは、前記第１の酸化物半導体層における前記ゲート絶縁層との接触面と反対側の面であって前記ソース電極及び前記ドレイン電極の間に、酸素イオン照射処理によって形成された酸素空孔制御領域を有し、
   前記酸素空孔制御領域は、前記デプレッション型トランジスタより、酸素空孔密度が低いことを特徴とする論理回路。
2. 請求項１において、
   前記一対の第２の酸化物半導体層は、ソース領域及びドレイン領域としての機能を有することを特徴とする論理回路。
3. 請求項１または請求項２において、
   前記第１の酸化物半導体層または前記第２の酸化物半導体層の少なくとも一方は、インジウム、ガリウム、及び亜鉛を有することを特徴とする論理回路。
4. デプレッション型トランジスタと、
   エンハンスメント型トランジスタと、を有し、
   前記デプレッション型トランジスタのソース及びドレインの一方に、高電源電圧が与えられ、
   前記デプレッション型トランジスタのゲートは、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのゲートに、第１の信号が入力され、
   前記エンハンスメント型トランジスタのソース及びドレインの一方は、前記デプレッション型トランジスタのソース及びドレインの他方と電気的に接続され、
   前記エンハンスメント型トランジスタのソース及びドレインの他方に、低電源電圧が与えられ、
   前記デプレッション型トランジスタと前記エンハンスメント型トランジスタの接続箇所の電圧が、第２の信号として出力され、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタは、
   ゲート電極と、
   前記ゲート電極上に設けられたゲート絶縁層と、
   前記ゲート絶縁層上に設けられた酸化物半導体層と、
   前記酸化物半導体層の一部に接するソース電極及びドレイン電極と、を有し、
   前記エンハンスメント型トランジスタは、前記酸化物半導体層上で且つ前記ソース電極及び前記ドレイン電極の間の領域に還元防止層を有し、
   前記デプレッション型トランジスタは、前記酸化物半導体層上で且つ前記ソース電極及び前記ドレイン電極の間の領域に還元防止層を有さず、
   前記エンハンスメント型トランジスタは、前記酸化物半導体層における前記ゲート絶縁層との接触面と反対側の面であって前記ソース電極及び前記ドレイン電極の間に、酸素イオン照射処理によって形成された酸素空孔制御領域を有し、
   前記酸素空孔制御領域は、前記デプレッション型トランジスタより、酸素空孔密度が低いことを特徴とする論理回路。
5. 請求項４において、
   前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を有することを特徴とする論理回路。
6. 請求項１乃至請求項５のいずれか一項において、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタを有する第１のインバータ回路並びに第２のインバータ回路と、
   第３のインバータ回路と、
   第１のトランジスタと、
   第２のトランジスタと、を有し、
   前記第１のトランジスタのゲートに、第１のクロック信号が入力され、
   前記第１のトランジスタのソース及びドレインの一方に、入力信号が入力され、
   前記第１のトランジスタのソース及びドレインの他方は、前記第１のインバータ回路の入力端子と電気的に接続され、
   前記第１のインバータ回路の出力端子は、前記第２のインバータ回路の入力端子と電気的に接続され、
   前記第１のインバータ回路の出力端子は、前記第３のインバータ回路の入力端子と電気的に接続され、
   前記第３のインバータ回路の出力端子から出力信号が出力され、
   前記第２のトランジスタのゲートに、第２のクロック信号が入力され、
   前記第２のトランジスタのソース及びドレインの一方は、前記第１のトランジスタのソース及びドレインの他方と電気的に接続され、
   前記第２のトランジスタのソース及びドレインの他方は、前記第２のインバータ回路の出力端子と電気的に接続されることを特徴とする論理回路。
7. 請求項１乃至請求項６のいずれか一項において、
   前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタは、同じ導電型を有することを特徴とする論理回路。
8. 請求項１乃至請求項７のいずれか一項において、
   前記エンハンスメント型トランジスタの前記ソース電極または前記ドレイン電極は、前記ゲート絶縁層に設けられた開口部を介して前記デプレッション型トランジスタのゲート電極に接することを特徴とする論理回路。
9. 請求項１乃至請求項８のいずれか一項に記載の論理回路を用いることを特徴とする表示装置。
10. 請求項９に記載の表示装置は、発光表示装置、液晶表示装置、または電気泳動表示装置としての機能を有することを特徴とする表示装置。
11. 請求項１乃至請求項８のいずれか一項に記載の論理回路を有することを特徴とする電子機器。
12. 請求項１１に記載の電子機器は、テレビジョン装置、モニタ、カメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、または大型ゲーム機としての機能を有することを特徴とする電子機器。

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