JP2010056540A - 半導体装置およびその作製方法 - Google Patents

Abstract

【課題】電気特性に優れ、信頼性の高い薄膜トランジスタを有する半導体装置、及び該半導体装置をバラツキなく作製する方法を提案することを課題とする。
【解決手段】半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用い、半導体層とソース電極層及びドレイン電極層との間にバッファ層が設けられた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。ソース電極層及びドレイン電極層と半導体層との間に、半導体層よりもキャリア濃度の高いＩｎ、Ｇａ、及びＺｎを含むバッファ層を意図的に設けることによってオーミック性のコンタクトを形成する。
【選択図】図１

Description

本発明の一態様はチャネル形成領域に酸化物半導体膜を用いた薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

近年、マトリクス状に配置された表示画素毎に薄膜トランジスタ（ＴＦＴ）からなるスイッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や発光表示装置や電気泳動式表示装置）が盛んに開発されている。アクティブマトリクス型の表示装置は、画素（又は１ドット）毎にスイッチング素子が設けられており、単純マトリクス方式に比べて画素密度が増えた場合に低電圧駆動できるので有利である。

また、チャネル形成領域に酸化物半導体膜を用いて薄膜トランジスタ（ＴＦＴ）などを作製し、電子デバイスや光デバイスに応用する技術が注目されている。例えば、酸化物半導体膜としてＺｎＯを用いるＴＦＴや、ＩｎＧａＯ_３（ＺｎＯ）_ｍを用いるＴＦＴが挙げられる。これらの酸化物半導体膜を用いて形成されたＴＦＴを透光性を有する基板上に形成し、画像表示装置のスイッチング素子などに用いる技術が特許文献１、特許文献２などで開示されている。

特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報

チャネル形成領域に酸化物半導体膜を用いる薄膜トランジスタには、動作速度が速く、製造工程が比較的簡単であり、十分な信頼性であることが求められている。

薄膜トランジスタを形成するにあたり、ソース電極層及びドレイン電極層は、低抵抗な金属材料を用いる。特に、大面積の表示を行う表示装置を製造する際、配線の抵抗による信号の遅延問題が顕著になってくる。従って、配線や電極の材料としては、電気抵抗値の低い金属材料を用いることが望ましい。一方、電気抵抗値の低い金属材料からなるソース電極層及びドレイン電極層と、酸化物半導体膜とが直接接する薄膜トランジスタ構造とすると、コンタクト抵抗が高くなる恐れがある。コンタクト抵抗が高くなる原因は、ソース電極層及びドレイン電極層と、酸化物半導体膜との接触面でショットキー接合が形成されることが要因の一つと考えられる。

加えて、ソース電極層及びドレイン電極層と、酸化物半導体膜とが直接接する部分には容量が形成され、周波数特性（ｆ特性と呼ばれる）が低くなり、薄膜トランジスタの高速動作を妨げる恐れがある。

本発明の一態様は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体膜を用いる薄膜トランジスタにおいて、ソース電極と酸化物半導体層のコンタクト抵抗及び、ドレイン電極と酸化物半導体層のコンタクト抵抗を低減した薄膜トランジスタ及びその作製方法を提供することを課題の一つとする。

また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタの動作特性や信頼性を向上させることも課題の一つとする。

また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタの電気特性のバラツキを低減することも課題の一つとする。特に、液晶表示装置においては、個々の素子間でのバラツキが大きい場合、そのＴＦＴ特性のバラツキに起因する表示むらが発生する恐れがある。

また、発光素子を有する表示装置においても、画素電極に一定の電流が流れるように配置されたＴＦＴ（駆動回路または画素に配置される発光素子に電流を供給するＴＦＴ）のオン電流（Ｉ_ｏｎ）のバラツキが大きい場合、表示画面において輝度のバラツキが生じる恐れがある。以上、本発明の一態様は、上記課題の少なくとも一つを解決することを目的とする。

本発明の一態様は、半導体層としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を用い、半導体層とソース電極層及びドレイン電極層との間にバッファ層を設けた逆スタガ型（ボトムゲート構造）の薄膜トランジスタを含むことを要旨とする。

本明細書において、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いて形成された半導体層を「ＩＧＺＯ半導体層」とも記す。

ソース電極層及びドレイン電極層とＩＧＺＯ半導体層とはオーミック性のコンタクトが必要であり、さらに、そのコンタクト抵抗は極力低減することが望まれる。同様に、ドレイン電極とＩＧＺＯ半導体層とはオーミック性のコンタクトが必要であり、さらに、そのコンタクト抵抗は極力低減することが望まれる。

そこで、ソース電極層及びドレイン電極層とＩＧＺＯ半導体層との間に、ＩＧＺＯ半導体層よりもキャリア濃度の高いバッファ層を意図的に設けることによってオーミック性のコンタクトを形成する。

バッファ層としては、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる。バッファ層にｎ型を付与する不純物元素を含ませてもよい。不純物元素として、例えば、マグネシウム、アルミニウム、チタン、スカンジウム、イットリウム、ジルコニウム、ハフニウム、硼素、タリウム、ゲルマニウム、錫、鉛などを用いることができる。マグネシウム、アルミニウム、チタンなどをバッファ層に含ませると、酸素のブロッキング効果などがあり、成膜後の加熱処理などによって半導体層の酸素濃度を最適な範囲内に保持できる。

このバッファ層はｎ^＋層として機能し、ドレイン領域またはソース領域とも呼ぶことができる。

本発明の半導体装置の一形態は、ゲート電極と、ゲート電極を覆う絶縁膜と、ゲート絶縁膜を介してゲート電極上にＩＧＺＯ半導体層と、ＩＧＺＯ半導体層のチャネル形成領域と重なる領域にチャネル保護層と、ＩＧＺＯ半導体層上にソース電極層及びドレイン電極層と、半導体層とソース電極層及びドレイン電極層の間にバッファ層が形成された薄膜トランジスタを有し、バッファ層のキャリア濃度がＩＧＺＯ半導体層のキャリア濃度より高く、ＩＧＺＯ半導体層はバッファ層を介してソース電極層及びドレイン電極層と電気的に接続する。

上記構成において、半導体層とバッファ層との間にキャリア濃度が半導体層より高く、バッファ層より低い第２のバッファ層を設けてもよい。第２のバッファ層はｎ⁻層として機能する。

Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）はキャリア濃度が高くなるにつれ、ホール移動度も高くなる特性を有している。よって、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜のキャリア濃度とホール移動度の関係は図２９に示すようになる。本発明の一態様において、半導体層のチャネルとして適するＩＧＺＯ膜のキャリア濃度範囲（チャネル用濃度範囲１）は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満（より好ましくは１×１０^１１ａｔｏｍｓ／ｃｍ^３以上）、バッファ層として適するＩＧＺＯ膜のキャリア濃度範囲（バッファ層濃度範囲２）は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上（１×１０^２２ａｔｏｍｓ／ｃｍ^３以下）が好ましい。上記ＩＧＺＯ膜のキャリア濃度は、半導体層として用いた場合、室温で、ソース、ドレイン、及びゲート電圧を印加しない状態での値である。

チャネル用のＩＧＺＯ膜のキャリア濃度範囲が上記範囲（チャネル用濃度範囲１）を越えると、薄膜トランジスタとしてノーマリーオンになる恐れがある。

なお、ＩＧＺＯ膜のキャリア濃度及びホール移動度はホール効果測定により求めることができる。ホール効果測定器の例として、比抵抗／ホール測定システムＲｅｓｉＴｅｓｔ８３１０（東陽テクニカ製）を挙げることができる。比抵抗／ホール測定システムＲｅｓｉＴｅｓｔ８３１０は、磁場の向きと大きさを一定の周期で変化させ、それと同期してサンプルに現れるホール起電圧のみを検出するＡＣ（交流）ホール測定が可能であり、移動度が小さくて抵抗率の高い材料についても、ホール起電圧を検出できる。

上記構成において、ソース電極層とドレイン電極層がチタンを含むことが好ましい。例えば、チタン膜と、アルミニウム膜と、チタン膜を積層した多層膜を用いると低抵抗であり、かつアルミニウム膜にヒロックが発生しにくい。

本発明の一態様の薄膜トランジスタの構造は、チャネル保護層を設ける構造であるため、ＩＧＺＯ半導体層のゲート絶縁膜と接する面とは反対側の領域、所謂バックチャネルを工程時のダメージ（エッチング時のプラズマやエッチング剤による膜減りや、酸化など）から保護することができ、半導体装置の信頼性を向上させることができる。

本発明の半導体装置の作製方法の一形態は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上にＩＧＺＯ半導体層を形成し、ＩＧＺＯ半導体層上のチャネル形成領域と重なる領域にチャネル保護層を形成し、ＩＧＺＯ半導体層上にｎ型の導電型を有する一対のバッファ層を形成し、バッファ層上にソース電極層及びドレイン電極層を形成し、ｎ型の導電型を有する一対のバッファ層はＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を用いて形成し、バッファ層のキャリア濃度はＩＧＺＯ半導体層のキャリア濃度より高く、ＩＧＺＯ半導体層とソース電極層及びドレイン電極層とはバッファ層を介して電気的に接続する。

また、前記ゲート絶縁膜、前記半導体膜及び前記チャネル保護層を大気に曝さずに連続成膜すると生産性が高まるだけでなく、水蒸気などの大気成分や大気中に浮遊する不純物元素やゴミによる汚染がない積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。

言い換えると、ゲート絶縁膜と、半導体膜となるＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と、チャネル保護層となる絶縁膜を大気に曝さずに連続成膜すると生産性が高まるだけでなく、水蒸気などの大気成分や大気中に浮遊する不純物元素やゴミによる汚染がない積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。

本明細書中で連続成膜とは、スパッタ法で行う第１の成膜工程からスパッタ法で行う第２の成膜工程までの一連のプロセス中、被処理基板の置かれている雰囲気が大気等の汚染雰囲気に触れることなく、常に真空中または不活性ガス雰囲気（窒素雰囲気または希ガス雰囲気）で制御されていることを言う。連続成膜を行うことにより、清浄化された被処理基板への水分等の再付着を回避して成膜を行うことができる。

同一チャンバー内で第１の成膜工程から第２の成膜工程までの一連のプロセスを行うことは本明細書における連続成膜の範囲にあるとする。

また、異なるチャンバーで第１の成膜工程から第２の成膜工程までの一連のプロセスを行う場合、第１の成膜工程を終えた後、大気にふれることなくチャンバー間を基板搬送して第２の成膜を施すことも本明細書における連続成膜の範囲にあるとする。

なお、第１の成膜工程と第２の成膜工程の間に、基板搬送工程、アライメント工程、徐冷工程、または第２の工程に必要な温度とするため基板を加熱または冷却する工程等を有しても、本明細書における連続成膜の範囲にあるとする。

ただし、洗浄工程、ウエットエッチング、レジスト形成といった液体を用いる工程が第１の成膜工程と第２の成膜工程の間にある場合、本明細書でいう連続成膜の範囲には当てはまらないとする。

また、ゲート絶縁膜、半導体層及びチャネル保護層は酸素雰囲気下（又は酸素９０％以上、希ガス（アルゴン等）１０％以下）で形成することで、劣化による信頼性の低下や、薄膜トランジスタ特性のノーマリーオン側へのシフトなどを軽減することができる。また、ｎ型の導電型を有するバッファ層は希ガス（アルゴン等）雰囲気下で成膜することが好ましい。

本発明の半導体装置の作製方法の一形態は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上にＩＧＺＯ半導体層を形成し、ＩＧＺＯ半導体層上のチャネル形成領域と重なる領域にチャネル保護層を形成し、ＩＧＺＯ半導体層上にｎ型の導電型を有する一対のバッファ層を形成し、バッファ層上にソース電極層及びドレイン電極層を形成し、ｎ型の導電型を有する一対のバッファ層はＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を用いて形成し、バッファ層のキャリア濃度はＩＧＺＯ半導体層のキャリア濃度より高く、ＩＧＺＯ半導体層とソース電極層及びドレイン電極層とはバッファ層を介して電気的に接続し、ゲート絶縁膜、半導体層及びチャネル保護層は大気に曝さずに連続的に形成する。

本発明の半導体装置の一態様は、ゲート電極と、ゲート電極を覆うゲート絶縁膜と、ゲート絶縁膜を介してゲート電極上に半導体層と、半導体層のチャネル形成領域と重なる領域にチャネル保護層と、半導体層上のソース電極層及びドレイン電極層と、半導体層とソース電極層及びドレイン電極層の間にバッファ層が形成された薄膜トランジスタであって、半導体層及びバッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体からなり、バッファ層のキャリア濃度は半導体層のキャリア濃度より高く、半導体層がバッファ層を介してソース電極層及びドレイン電極層と電気的に接続する。

また、バッファ層がｎ型の不純物を含む半導体装置である。

また、半導体層のキャリア濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満であり、バッファ層のキャリア濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上である半導体装置である。

また、半導体層とバッファ層との間にキャリア濃度が半導体層より高く、バッファ層より低い第２のバッファ層を有する半導体装置である。

また、ソース電極層及びドレイン電極層はチタンを含む半導体装置である。

開示する発明の他の一態様は、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成し、半導体層上のチャネル形成領域と重なる領域にチャネル保護層を形成し、半導体層上にｎ型の導電型を有する一対のバッファ層を形成し、バッファ層上にソース電極層及びドレイン電極層を形成し、半導体層とｎ型の導電型を有するバッファ層はＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層を用いて形成し、半導体層に比べ、バッファ層のキャリア濃度は高く、半導体層とソース電極層及びドレイン電極層が、バッファ層を介して電気的に接続する半導体装置の作製方法である。

また、基板上にゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し、ゲート絶縁膜上に半導体層を形成し、半導体層上のチャネル形成領域と重なる領域にチャネル保護層を形成し、半導体層上にｎ型の導電型を有するバッファ層を形成し、バッファ層上にソース電極層及びドレイン電極層を形成し、半導体層及びバッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体層を用いて形成し、バッファ層のキャリア濃度は半導体層のキャリア濃度よりも高く、半導体層とソース電極層及びドレイン電極層とはバッファ層を介して電気的に接続し、ゲート絶縁膜、半導体層及びチャネル保護層は大気に曝さずに連続して形成する半導体装置の作製方法である。

また、ゲート絶縁膜、半導体層及びチャネル保護層はスパッタリング法によって形成する半導体装置の作製方法である。

また、ゲート絶縁膜、半導体層、及びチャネル保護層は酸素雰囲気下で形成する半導体装置の作製方法である。

また、バッファ層は希ガス雰囲気下で形成する半導体装置の作製方法である。

また、半導体層のキャリア濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満であり、バッファ層のキャリア濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上とする半導体装置の作製方法である。

また、バッファ層にマグネシウム、アルミニウム、又はチタンを含んで形成する半導体装置の作製方法である。

本発明の一態様によって、光電流が少なく、寄生容量が小さく、オン・オフ比の高い薄膜トランジスタを得ることができ、良好な動特性（ｆ特性）を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供できる。

本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置の作製方法を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 本発明の一態様の半導体装置を説明する図。 マルチチャンバー型の製造装置の上面模式図。 表示装置のブロック図を説明する図。 信号線駆動回路の構成を説明する図。 信号線駆動回路の動作を説明するタイミングチャート。 信号線駆動回路の動作を説明するタイミングチャート。 シフトレジスタの構成を説明する図。 図１４に示すフリップフロップの接続構成を説明する図。 本発明の一態様を適用した液晶表示装置を説明する図。 本発明の一態様を適用した電子ペーパーを説明する図。 本発明の一態様を適用した発光表示装置を説明する図。 本発明の一態様を適用した発光表示装置を説明する図。 本発明の一態様を適用した発光表示装置を説明する図。 本発明の一態様を適用した発光表示装置を説明する図。 本発明の一態様を適用した液晶表示装置を説明する図。 本発明の一態様を適用した液晶表示装置を説明する図。 本発明の一態様を適用した電子機器を説明する図。 本発明の一態様を適用した電子機器を説明する図。 本発明の一態様を適用した電子機器を説明する図。 本発明の一態様を適用した電子機器を説明する図。 本発明の一態様を適用した電子機器を説明する図。 キャリア濃度とホール移動度との関係を説明する図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、薄膜トランジスタおよびその作製工程について、図１及び図２を用いて説明する。

図１には、本実施の形態のボトムゲート構造の薄膜トランジスタを示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）におけるＡ１−Ａ２で切断した断面図である。図１に示す薄膜トランジスタは、基板１００上にゲート電極１０１が形成され、ゲート電極１０１上にゲート絶縁膜１０２が形成され、ゲート絶縁膜１０２を介してゲート電極１０１上にチャネル形成領域として機能する非晶質の酸化物半導体からなる半導体層１０３が形成され、非晶質の酸化物半導体からなる半導体層１０３のチャネル形成領域と重なる領域にチャネル保護層１０６が形成され、非晶質の酸化物半導体からなる半導体層１０３上にバッファ層１０４ａおよび１０４ｂが形成され、バッファ層１０４ａおよび１０４ｂに接してソース電極層及びドレイン電極層（１０５ａおよび１０５ｂ）が形成さている。

半導体層１０３としてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体を用い、ソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）と半導体層１０３との間に、半導体層１０３よりもキャリア濃度の高いバッファ層１０４ａ、１０４ｂを意図的に設けることによってオーミック性のコンタクトを形成する。

バッファ層１０４ａ、１０４ｂは、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体で形成する。また、バッファ層にｎ型を付与する不純物元素を含ませてもよい。不純物元素として、例えば、マグネシウム、アルミニウム、チタン、スカンジウム、イットリウム、ジルコニウム、ハフニウム、硼素、タリウム、ゲルマニウム、錫、鉛などを用いることができる。マグネシウム、アルミニウム、チタンなどをバッファ層に含ませると、酸素のブロッキング効果などがあり、成膜後の加熱処理などによって半導体層１０３の酸素濃度を最適な範囲内に保持できる。

バッファ層１０４ａ、１０４ｂは、ｎ^＋層として機能し、ドレイン領域またはソース領域とも呼ぶことができる。

図１に示した薄膜トランジスタの作製方法を図２を用いて説明する。まず、基板１００上にゲート電極１０１、ゲート絶縁膜１０２、半導体膜１３３、チャネル保護層１０６を形成する（図２（Ａ）参照）。

基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。

また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層、又は積層で形成すればよい。

ゲート電極１０１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。

ゲート電極は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極の厚さを３００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極の厚さを１５０ｎｍ以上とすることで、ゲート電極の抵抗を低減することが可能であり、大面積化が可能である。

なお、ゲート電極１０１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。

ゲート電極１０１は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、または、銀、金、銅などの導電性ナノペーストを用いて形成することができる。また、インクジェット法により吐出し焼成して、ゲート電極を形成することができる。

なお、ここでは図２（Ａ）のごとく基板上に導電膜としてアルミニウム膜とモリブデン膜をスパッタリング法により積層して成膜し、本実施の形態における第１のフォトマスクを用いて形成したレジストマスクを使い、基板上に形成された導電膜をエッチングしてゲート電極１０１を形成する。

本実施の形態では、２層の絶縁膜を積層した多層膜をゲート絶縁膜１０２に用いる例を示す。第１のゲート絶縁膜１０２ａ、第２のゲート絶縁膜１０２ｂはそれぞれ、厚さ５０〜１５０ｎｍの酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、第１のゲート絶縁膜１０２ａとして窒化珪素膜または窒化酸化珪素膜を形成し、第２のゲート絶縁膜１０２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。なお、ゲート絶縁膜を２層とせず、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができるし、また、３層のゲート絶縁膜を形成してもよい。

第１のゲート絶縁膜１０２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板と第１のゲート絶縁膜１０２ａの密着力が高まり、基板としてガラス基板を用いた場合、基板からの不純物が酸化物半導体膜に拡散するのを防止することが可能であり、さらにゲート電極１０１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、第１のゲート絶縁膜１０２ａ、第２のゲート絶縁膜１０２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極１０１の凹凸を被覆できるため好ましい。

ここでは、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。

また、半導体層１０３に接する第２のゲート絶縁膜１０２ｂとしては、例えば酸化珪素、酸化アルミニウム、酸化マグネシウム、窒化アルミニウム、酸化イットリウム、酸化ハフニウムを使うことができる。

第１のゲート絶縁膜１０２ａ、第２のゲート絶縁膜１０２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて形成することができる。ここでは、第１のゲート絶縁膜１０２ａとして窒化珪素膜をプラズマＣＶＤ法により成膜する。

特に、半導体膜１３３に接する第２のゲート絶縁膜１０２ｂと半導体膜１３３は連続で成膜するのが望ましい。連続成膜することで、水蒸気などの大気成分や大気中に浮遊する不純物元素やゴミによる汚染がない積層界面を形成できるので、薄膜トランジスタ特性のばらつきを低減できる。

アクティブマトリクス型の表示装置においては、回路を構成する薄膜トランジスタの電気特性が重要であり、この電気特性が表示装置の性能を左右する。特に、薄膜トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）が重要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値がマイナスであると、回路として制御することが困難である。しきい値電圧値が高く、しきい値電圧の絶対値が大きい薄膜トランジスタの場合には、駆動電圧が低い状態では薄膜トランジスタとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。また、しきい値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電流が流れる、所謂ノーマリーオンとなりやすい。

ｎチャネル型の薄膜トランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成されて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流が流れるトランジスタは、回路に用いる薄膜トランジスタとしては不向きである。よって、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を用いる薄膜トランジスタもゲート電圧が０Ｖにできるだけ近い正のしきい値電圧でチャネルが形成されることが望ましい。

薄膜トランジスタのしきい値電圧は、半導体層の界面、即ち、半導体層とゲート絶縁膜の界面に大きく影響すると考えられる。そこで、これらの界面を清浄な状態で形成することによって、薄膜トランジスタの電気特性を向上させるとともに、製造工程の複雑化を防ぐことができ、量産性と高性能の両方を備えた薄膜トランジスタを実現する。

特に酸化物半導体層とゲート絶縁膜との界面に水分が存在すると、薄膜トランジスタの電気的特性の劣化、しきい値電圧のばらつき、ノーマリーオンになりやすいといった問題を招く。酸化物半導体層とゲート絶縁膜とを連続成膜することで、このような水素化合物を排除することができる。

よって、大気に曝すことなくゲート絶縁膜と、酸化物半導体膜をスパッタリング法により、減圧下で連続成膜することで良好な界面を有し、リーク電流が低く、且つ、電流駆動能力の高い薄膜トランジスタを実現することができる。

また、ゲート絶縁膜及びＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜は酸素雰囲気下（又は酸素９０％以上、希ガス（アルゴン等）１０％以下）で成膜することが好ましい。

このようにスパッタリング法を用いて連続的に成膜すると、生産性が高く、薄膜界面の信頼性が安定する。また、ゲート絶縁膜と半導体層を酸素雰囲気下で成膜し、酸素を多く含ませるようにすると、劣化による信頼性の低下や、薄膜トランジスタがノーマリーオンとなることを軽減することができる。

また、チャネル保護層１０６となる絶縁膜についても半導体膜の成膜に引き続いて、連続成膜するのが望ましい。連続成膜することで、半導体膜のゲート絶縁膜と接する面とは反対側の領域、所謂バックチャネルに水蒸気などの大気成分や大気中に浮遊する不純物元素やゴミによる汚染がない積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。

連続で成膜する方法としては、複数の成膜室を有したマルチチャンバー型のスパッタリング装置や複数のターゲットを有したスパッタリング装置もしくはパルスレーザー蒸着（ＰＬＤ）装置を用いれば良い。

絶縁膜として酸化珪素を形成する場合、ターゲットとして酸化珪素（人工石英）もしくは単結晶シリコンを用い、高周波スパッタリング法もしくは反応性スパッタリング法により成膜できる。

なお、ここでは単結晶シリコンターゲットと半導体膜用のターゲットを備えたマルチチャンバー型のスパッタリング装置を使って、半導体膜に接する２層目のゲート絶縁膜１０２ｂとして酸化珪素膜を形成し、大気にさらすことなく半導体膜の形成とチャネル保護層となる酸化珪素膜を連続して形成する。

半導体層１０３は非晶質の酸化物半導体膜で形成される。非晶質の酸化物半導体膜としては、インジウム、ガリウム、アルミニウム、亜鉛及びスズから選んだ元素の複合酸化物を用いることができる。例えば、酸化亜鉛を含む酸化インジウム（ＩＺＯ）やＩｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）もしくは酸化亜鉛と酸化錫からなる酸化物（ＺＴＯ）をその例に挙げることができる。

酸化インジウムと酸化ガリウムと酸化亜鉛からなる酸化物の場合、金属元素の組成比の自由度は高く、広い範囲の混合比で半導体層として機能する。例えば１０重量％の酸化亜鉛を含む酸化インジウムや、酸化インジウムと酸化ガリウムと酸化亜鉛をそれぞれ等モルで混合した材料や、膜中の金属元素の存在比がＩｎ：Ｇａ：Ｚｎ＝２．２：２．２：１．０の比で存在する酸化物を一例として挙げることができる。

半導体層１０３に用いる酸化物半導体からなる半導体膜１３３は２ｎｍ以上２００ｎｍ以下、好ましくは２０ｎｍ以上１５０ｎｍ以下の厚さで形成するとよい。また、膜中の酸素欠損が増えるとキャリア濃度が高まり、薄膜トランジスタ特性が損なわれてしまうため、酸素欠損を抑制した組成にする。

非晶質の酸化物半導体からなる半導体膜１３３は、反応性スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）又はゾルゲル法により成膜できる。気相法の中でも、材料系の組成を制御しやすい点では、ＰＬＤ法が、量産性の点からは、上述したようにスパッタリング法が適している。ここでは、半導体膜１３３の形成方法の一例として、Ｉｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）を用いた方法について説明する。

酸化インジウム（Ｉｎ_２Ｏ_３）と酸化ガリウム（Ｇａ_２Ｏ_３）と酸化亜鉛（ＺｎＯ）をそれぞれ等モルで混合し、焼結した直径８インチのターゲットを用い、ターゲットから１７０ｍｍの位置に基板を配置して、５００Ｗの出力でＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）スパッタリングして半導体膜１３３を形成する。チャンバーの圧力は０．４Ｐａ、ガス組成比はＡｒ／Ｏ_２が１０／５ｓｃｃｍの条件で５０ｎｍ成膜する。成膜の際の酸素分圧をインジウム錫酸化物（ＩＴＯ）などの透明導電膜の成膜条件より高く設定し、成膜雰囲気の酸素濃度を制御して酸素欠損を抑制することが望ましい。また、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、半導体層の膜厚分布も均一となるために好ましい。

なお、半導体層１０３にプラズマ処理を行ってもよい。プラズマ処理を行うことにより、半導体層１０３のエッチングによるダメージを回復することができる。プラズマ処理はＯ_２、Ｎ_２Ｏ、好ましくは酸素を含むＮ_２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ_２、ＣＦ_４を加えた雰囲気下で行ってもよい。なお、プラズマ処理は、無バイアスで行うことが好ましい。

なお、本実施の形態では酸化物半導体膜用のターゲットと共に単結晶シリコンターゲットを備えたマルチチャンバー型のスパッタリング装置を使い、前工程で形成した第２のゲート絶縁膜１０２ｂを大気にさらすことなく、その上に半導体膜を形成する。成膜した半導体膜は引き続き大気にさらすことなく、次工程で半導体膜上にチャネル保護層１０６となる絶縁膜を形成する。

チャネル保護層１０６は図２（Ａ）のごとく、半導体層１０３のチャネル形成領域と重なる領域に絶縁膜で形成する。チャネル保護層１０６として機能する絶縁膜は、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることができる。また、感光性または非感光性の有機材料（有機樹脂材料）（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテンなど）、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。また、シロキサンを用いてもよい。

チャネル保護層１０６となる絶縁膜は、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法にて成膜できる。また、湿式法であるスピンコート法などの塗布法を用いることができる。また、液滴吐出法や、印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）などによって選択的に形成してもよい。

なお、ここでは単結晶シリコンターゲットと酸化物半導体膜用のターゲットを備えたマルチチャンバー型のスパッタリング装置を使って、前工程で形成した酸化物半導体からなる半導体膜１３３を大気にさらすことなく、チャネル保護層１０６となる酸化珪素膜を成膜する。

次に、本実施の形態における第２のフォトマスクを用いて形成したレジストマスクを使い、半導体膜１３３上に形成された酸化珪素膜を選択的にエッチングして図２（Ａ）のごとくチャネル保護層１０６を形成する。

次に、本実施の形態における第３のフォトマスクを用いて形成したレジストマスクを使い、ゲート絶縁膜上に形成された酸化物半導体からなる半導体膜１３３をエッチングして半導体層１０３を形成する。

なお、Ｉｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）膜をエッチングする方法として、ウエットエッチング法を利用できる。クエン酸やシュウ酸などの有機酸をエッチャントに用いることができる。例えば、膜厚５０ｎｍのＩｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）膜はＩＴＯ０７Ｎ（関東化学社製）を使い１５０秒でエッチング加工できる。

非晶質の酸化物半導体膜上に形成される一対のバッファ層１０４ａ、１０４ｂは、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜で形成する。

また、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜に異種の金属をドーピングして用いることもできる。ドーパントとしては、マグネシウム、アルミニウム、チタン、スカンジウム、イットリウム、ジルコニウム、ハフニウム、硼素、タリウム、ゲルマニウム、錫、鉛などを挙げることができる。マグネシウム、アルミニウム、チタンなどをバッファ層に含ませると、酸素のブロッキング効果などがあり、成膜後の加熱処理などによって半導体層の酸素濃度を最適な範囲内に保持できる。

本発明の一態様において、半導体層のキャリア濃度範囲（チャネル用濃度範囲１）は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満（より好ましくは１×１０^１１ａｔｏｍｓ／ｃｍ^３以上）、バッファ層として適するＩＧＺＯ膜のキャリア濃度範囲（バッファ層濃度範囲２）は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上（１×１０^２２ａｔｏｍｓ／ｃｍ^３以下）とすることが好ましい。また、半導体層とバッファ層の間に、半導体層よりキャリア濃度が高くバッファ層よりキャリア濃度が低いｎ⁻層として機能する第２のバッファ層を設けてもよい。

バッファ層１０４ａ、１０４ｂのキャリア濃度はＩｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）からなる半導体層よりも高く導電性に優るため、ソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）と半導体層１０３が直接接合する場合に比べ、接触抵抗を低減することがきる。また、ソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）と半導体層１０３の接合界面にバッファ層１０４ａ、１０４ｂを挟み込むことで、接合界面に集中する電界を緩和できる。

なお、バッファ層１０４ａ、１０４ｂが半導体層１０３を確実に被覆するために、図２（Ｂ）のごとく、バッファ層がチャネル保護層１０６の一部に乗り上げるようにパタニングしてもよい。

バッファ層１０４ａ、１０４ｂとなるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜は２ｎｍ以上１００ｎｍ以下の厚さで形成するとよい。

バッファ層１０４ａ、１０４ｂとなるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜は、スパッタリング法又はパルスレーザー蒸着法（ＰＬＤ法）により成膜することができる。

なお、ここでは本実施の形態における第４のフォトマスクを用いて形成したレジストマスクを使い、半導体層１０３とチャネル保護層１０６上に形成されたｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜をドライエッチングもしくはウエットエッチングしてバッファ層１０４ａ、１０４ｂを形成する。

ソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）は導電膜からなり、ゲート電極１０１と同じ材料を使うことができるが、特に、バッファ層１０４ａ、１０４ｂに接する層がチタン膜であることが好適である。導電膜の具体例として、単体のチタン膜、もしくはチタン膜とアルミニウム膜の積層膜、もしくはチタン膜とアルミニウム膜とチタン膜とを順に積み重ねた三層構造としても良い。

ここでは、図２（Ｃ）のごとくバッファ層１０４ａ、１０４ｂ及びチャネル保護層上にチタン膜とアルミ膜とチタン膜からなる三層積層膜をスパッタリング法により成膜する。次に、本実施の形態における第５のフォトマスクを用いて形成したレジストマスクを使い、チャネル保護層１０６上に形成された導電膜をエッチングして分離し、ソース電極層とドレイン電極層（１０５ａ、１０５ｂ）を図２（Ｄ）のごとく形成する。なお、チタン膜とアルミニウム膜とチタン膜とを順に積み重ねた三層構造の導電膜は過酸化水素水または加熱塩酸をエッチャントとしてエッチングできる。

なお、本実施の形態においては、バッファ層１０４ａ、１０４ｂの形成とソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）の形成を分けて行うため、バッファ層１０４ａ、１０４ｂとソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）の端部における重なりの長さを容易に制御できる。

本実施の形態に記載したＩｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）を半導体層１０３に用いた薄膜トランジスタは、形成した半導体層１０３を加熱処理することで、特性が改善する。具体的には、オン電流が大きくなり、トランジスタ特性のバラツキが減少する。

半導体層１０３の加熱処理温度は好ましくは３００℃〜４００℃の範囲であり、ここでは３５０℃で一時間処理する。加熱処理は半導体層１０３の形成後であればいつ行っても良い。例えば、半導体層１０３とチャネル保護層１０６となる絶縁膜を連続成膜し終えた後でも良いし、チャネル保護層１０６をパタニングして形成した後でも良いし、バッファ層１０４ａ、１０４ｂとなるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を成膜した後でも良い。また、ソース電極層およびドレイン電極層（１０５ａ、１０５ｂ）となる導電膜を成膜した後でも良いし、薄膜トランジスタの封止膜を形成した後でも良いし、薄膜トランジスタ上に形成した平坦化膜の熱硬化処理を半導体層１０３の加熱処理に兼ねてもよい。

以上の説明に従って、図１に示した非晶質の酸化物半導体からなる半導体層１０３、チャネル保護層１０６、バッファ層１０４ａ、１０４ｂ及びソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）を形成する。

本発明の一態様の薄膜トランジスタは、ゲート電極、ゲート絶縁膜、半導体層（Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体層）、バッファ層、チャネル保護層、ソース電極層及びドレイン電極層という積層構造を有している。半導体層よりもキャリア濃度が高いバッファ層を用いることによって、半導体層の膜厚を薄膜にしたままで、かつ寄生容量を抑制することができる。

本発明の一態様の薄膜トランジスタの構造は、チャネル保護層１０６を設ける構造であるため、酸化物半導体膜のゲート絶縁膜１０２ｂと接する面とは反対側の領域、所謂バックチャネルを工程時のダメージ（エッチング時のプラズマやエッチング剤による膜減りや、酸化など）から保護することができる。従って薄膜トランジスタの信頼性を向上させることができる。

なお、チャネル保護層１０６は半導体層１０３を形成するエッチング工程においてエッチングストッパーとして機能するためにチャネルストッパー層とも言える。

また、本実施の形態では、チャネル保護層１０６上でソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）の端部がバッファ層１０４ａ、１０４ｂの端部から後退し、互いに離れる位置にあるため、ソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）間のリーク電流やショートを防止することができる。

よって、本発明の一態様を適用することにより、光電流が少なく、寄生容量が小さく、オン・オフ比の高い薄膜トランジスタを得ることができ、良好な動特性を有する薄膜トランジスタを作製できる。よって、電気特性が高く信頼性のよい薄膜トランジスタを有する半導体装置を提供することができる。

（実施の形態２）
本実施の形態では、上記実施の形態１とは別の構造のｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体をバッファ層に有する薄膜トランジスタの構造について、図３を用いて説明する。また、本実施の形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。

実施の形態１と同様の工程を経て、チャネル保護層１０６は図３（Ａ−１）のごとく、半導体層１０３のチャネル形成領域と重なる領域に絶縁膜で形成する。なお、チャネル保護層１０６のエッチング加工において、半導体層１０３のバッファ層１０４と接合する表面を図３（Ａ−２）のごとくエッチングしてもよい。酸化物半導体層のバッファ層１０４と接合する表面をエッチングすることで、バッファ層１０４とより良好な接合が得られる。

言い換えると、実施の形態１と同様の工程を経て、半導体膜１３３上のゲート電極１０１に重畳する領域にチャネル保護層１０６を形成する。なお、チャネル保護層１０６を形成する工程において、半導体膜１３３の表面を図３（Ａ−２）のごとくエッチングしてもよい。チャネル保護層１０６の開口部にある半導体膜１３３の表面はエッチングされ、その結果、該表面は次いで成膜されるバッファ層となるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１３４と良好に接合できる。なお、本実施の形態においては図３（Ａ−２）の形態に基づいて説明を続ける。

本実施の形態ではバッファ層となるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１３４を図３（Ｂ）のごとく成膜する。バッファ層となるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１３４は実施の形態１に記載した方法と同様に成膜したあと、パタニングせずに図３（Ｃ）のごとくソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）となる導電膜１０５を積層する。

導電膜１０５は実施の形態１の記載した方法と同様に成膜する。ここでは、導電膜１０５として、三層積層膜をスパッタリング法により成膜する。例えば、ソース電極層又はドレイン電極層（１０５ａ１、１０５ｂ１）としてチタン膜、（１０５ａ２、１０５ｂ２）としてアルミニウム膜、（１０５ａ３、１０５ｂ３）としてチタン膜を用いることができる。

言い換えると、第１の導電膜としてチタンと、第２の導電膜としてアルミニウムと、第３の導電膜としてチタンを積層した導電膜１０５を用いて、チタンからなる第１の導電層（１０５ａ１、１０５ｂ１）と、アルミニウムからなる第２の導電層（１０５ａ２、１０５ｂ２）と、チタンからなる第３の導電層（１０５ａ３、１０５ｂ３）を積層したソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）を形成する。

次に、本実施の形態における第４のフォトマスクを用いて形成したレジストマスクを使って、導電膜１０５をエッチングする。

まず、ソース電極およびドレイン電極（１０５ａ１、１０５ｂ１）をエッチングストッパーとして用いて、ソース電極層およびドレイン電極層（１０５ａ２、１０５ａ３、１０５ｂ２、１０５ｂ３）をウエットエッチングによってエッチングして形成する。上記ウエットエッチングと同じマスクを用いて、ソース電極層又はドレイン電極層（１０５ａ１、１０５ｂ１）、バッファ層１０４ａ、１０４ｂ、半導体層１０３をドライエッチングによってエッチングして形成する。従って、図３（Ｄ）のごとく、ソース電極層１０５ａ１はバッファ層１０４ａの端部と、ドレイン電極層１０５ｂ１はバッファ層１０４ｂの端部とそれぞれ一致しており、ソース電極層又はドレイン電極層（１０５ａ２、１０５ａ３）、ソース電極層又はドレイン電極層（１０５ｂ２、１０５ｂ３）は、ソース電極層又はドレイン電極層（１０５ａ１、１０５ｂ１）より端部が後退している。

言い換えると、まず、第３の導電膜であるチタン膜をエッチングして第３の導電層（１０５ａ３、１０５ｂ３）を形成し、次に第１の導電膜であるチタン膜をエッチングストッパーに用いて第２の導電膜であるアルミニウム膜をエッチングして第２の導電層（１０５ａ２、１０５ｂ２）を形成する。さらに、上記ウエットエッチングと同じレジストマスクを用いて、第１の導電膜であるチタン膜とｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜１３４をドライエッチングして、第３の導電層（１０５ａ１、１０５ｂ１）と、バッファ層（１０４ａ、１０４ｂ）を形成する。このような工程によりソース電極及びドレイン電極（１０５ａ、１０５ｂ）を形成すると、第１の導電層（１０５ａ１、１０５ｂ１）は、バッファ層（１０４ａ、１０４ｂ）の端部と一致し、第２の導電層（１０５ａ２、１０５ｂ２）及び第３の導電層（１０５ａ１、１０５ｂ１）は、第１の導電層（１０５ａ１、１０５ｂ１）より端部が後退する。なお、この段階の断面図を図３（Ｄ）に示す。

このように、ソース電極層及びドレイン電極層に用いる導電膜と、バッファ層及び半導体層とがエッチング工程において選択比が低い場合は、エッチングストッパーとして機能する導電膜を積層して別のエッチング条件で複数回エッチング工程を行えばよい。

また、形成した半導体層１０３の加熱処理は実施の形態１と同様に行う。

本実施の形態によれば、バッファ層１０４ａ、１０４ｂとソース電極層とドレイン電極層（１０５ａ、１０５ｂ）のパタニングを同一のフォトマスクから形成したレジストマスクを用いて行うため、実施の形態１に比べフォトマスクの使用枚数が節減できる。その結果、複数の工程を１つの工程にまとめることによって工程数を削減し、歩留まりを向上させ、製造時間を短縮することができる。

（実施の形態３）
本実施の形態では、上記実施の形態１および実施の形態２とは別の構造のバッファ層に有する薄膜トランジスタの構造について、図４を用いて説明する。また、本実施の形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。

実施の形態２と同様の工程を経て、半導体層１０３となるＩｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）半導体膜１３３上に、図４（Ａ）のごとくチャネル保護層１０６を形成する。

本実施の形態では、ここで半導体膜１３３を選択的にエッチングして半導体層１０３を形成せず、半導体膜１３３上にバッファ層１０４ａ、１０４ｂとなるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を実施の形態２と同様な方法で成膜する。次に、本実施の形態における第３のフォトマスクを用いて形成したレジストマスクを使い、図４（Ｂ）のごとくバッファ層１０４ａ、１０４ｂと半導体層１０３を形成する。

ソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）は導電膜からなり、実施の形態１と同様に成膜する。ここでは、バッファ層１０４ａ、１０４ｂ及びチャネル保護層１０６上に導電膜としてチタン膜とアルミ膜とチタン膜からなる三層積層膜をスパッタリング法により成膜する。次に、本実施の形態における第４のフォトマスクを用いて形成したレジストマスクを使って導電膜をエッチングして除去し、図４（Ｄ）のごとくソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）を形成する。図４（Ｄ）は平面図であり、図４（Ｃ）は図４（Ｄ）におけるＡ１−Ａ２で切断した断面図である。

また、形成した半導体層１０３の加熱処理は実施の形態１と同様に行う。

本実施の形態によれば、バッファ層１０４ａ、１０４ｂと半導体層１０３のパタニングを同時に行うため、実施の形態１に比べフォトマスクの使用枚数が節減できる。その結果、複数の工程を１つの工程にまとめることによって工程数を削減し、歩留まりを向上させ、製造時間を短縮することができる。

（実施の形態４）
本実施の形態では、電気的に接続された複数のゲート電極とバッファ層を有する薄膜トランジスタについて、図５乃至図７を用いて説明する。図５（Ａ）は平面図であり、図５（Ｂ）は図５（Ａ）におけるＡ１−Ａ２で切断した断面図である。図６（Ａ）は平面図であり、図６（Ｂ）は図６（Ａ）におけるＡ１−Ａ２で切断した断面図である。図７（Ａ）は平面図であり、図７（Ｂ）は図７（Ａ）におけるＡ１−Ａ２で切断した断面図である。また、本実施の形態において、実施の形態１と同じものについては同じ符号を用い、詳細な説明を省略する。

なお、本実施の形態では二つのチャネル形成領域を接続した構造を取り上げるが、これに限られるものではなく、三つのチャネル形成領域が接続されたトリプルゲート構造など所謂マルチゲート構造（直列に接続された二つ以上のチャネル形成領域を有する構造）であっても良い。

本実施の形態の薄膜トランジスタの二つのチャネル形成領域が接続する形態には、二つのチャネル形成領域をバッファ層１０４ｃのみで接続する形態（図５）と、バッファ層１０４ｃおよび導電層１０５ｃで接続する形態を（図６）と、二つのチャネル形成領域を半導体層１０３とバッファ層１０４ｃと導電層１０５ｃで接続する形態（図７）の３つがある。該当する層のフォトマスクの二つの第１のゲート電極１０１ａ、第２のゲート電極１０１ｂに挟まれた部分を変更することで、これらの薄膜トランジスタは、実施の形態１と同様な方法により形成できる。

このような、マルチゲート構造はオフ電流値を低減する上で極めて有効である。

（実施の形態５）
本実施の形態では、上記実施の形態１〜４とは別の構造のバッファ層に有する薄膜トランジスタの構造について、図８を用いて説明する。なお、本実施の形態の薄膜トランジスタはバッファ層を除いて実施の形態１に記載した方法と同様に形成できるため、バッファ層以外は詳細な説明を省略する。

本実施の形態のバッファ層は第１のバッファ層と第２のバッファ層の２層で構成する。ソース電極もしくはドレイン電極に接するバッファ層１０４ａ、１０４ｂを第１のバッファ層とし、第１のバッファ層１０４ａ、１０４ｂと半導体層１０３に挟まれる第２のバッファ層をそれぞれ第２のバッファ層１１４ａ、１１４ｂとする。

言い換えると、本実施の形態のバッファ層は、ソース電極またはドレイン電極の一方に接する第１のバッファ層１０４ａと、ソース電極またはドレイン電極の他方に接する第１のバッファ層１０４ｂと、第１のバッファ層１０４ａと半導体層１０３に挟まれる第２のバッファ層１１４ａと、第１のバッファ層１０４ｂと半導体層１０３に挟まれる第２のバッファ層１１４ｂから成る。

第１のバッファ層１０４ａ、１０４ｂおよび第２のバッファ層１１４ａ、１１４ｂは共にｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体で形成する。

また、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体に異種の金属をドーピングして用いることもできる。ドーパントとしては、マグネシウム、アルミニウム、チタン、スカンジウム、イットリウム、ジルコニウム、ハフニウム、硼素、タリウム、ゲルマニウム、錫、鉛などを挙げることができる。ドーピングによりバッファ層中のキャリア濃度を高めることができる。

バッファ層の成膜方法の一例として、Ｉｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）を焼結したターゲットとｎ型の導電型を付与するドーパントを含む化合物のターゲットを同時にスパッタリングする共スパッタリング法を用いることもできる。共スパッタリング法によれば、Ｉｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）とドーパントを含む化合物の混合層を作ることができ、また、第１のバッファ層１０４ａ、１０４ｂと第２のバッファ層１１４ａ、１１４ｂを作り分けることができる。

第１のバッファ層１０４ａ、１０４ｂおよび第２のバッファ層１１４ａ、１１４ｂのキャリア濃度はＩｎ、Ｇａ、及びＺｎを含む酸化物（ＩＧＺＯ）からなる半導体層１０３よりも高く導電性に優り、かつ、第１のバッファ層１０４ａ、１０４ｂは第２のバッファ層１１４ａ、１１４ｂのキャリア濃度より高い組成を選択する。すなわち、バッファ層１０４ａ、１０４ｂがｎ^＋層として機能するのに対して、第２のバッファ層（バッファ層１１４ａ、１１４ｂ）はｎ⁻層として機能する。

半導体層１０３のキャリア濃度範囲（チャネル用濃度範囲１）は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満（より好ましくは１×１０^１１ａｔｏｍｓ／ｃｍ^３以上）、ｎ^＋層として機能するバッファ層１０４ａ、１０４ｂとして適するＩＧＺＯ膜のキャリア濃度範囲（バッファ層濃度範囲２）は、１×１０^１８ａｔｏｍｓ／ｃｍ^３以上（より好ましくは、１×１０^２２ａｔｏｍｓ／ｃｍ^３以下）とすることが好ましい。

半導体層１０３からソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）に向かってキャリア濃度が上昇するように勾配をつけることにより、半導体層１０３とソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）との間の接触抵抗を低減することがきる。

また、半導体層１０３からソース電極層及びドレイン電極層（１０５ａ、１０５ｂ）に向かってキャリア濃度が高くなる勾配がついたバッファ層を接合界面に挟み込むことで、接合界面に集中する電界を緩和できる。

本発明の一態様の積層されたバッファ層を有する薄膜トランジスタは、オフ電流が少なく、そのような薄膜トランジスタを含む半導体装置は高い電気特性及び高信頼性を付与することができる。

本実施の形態は他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
ここでは、少なくともゲート絶縁膜と酸化物半導体膜の積層を大気に触れることなく連続して成膜する、逆スタガ型の薄膜トランジスタの作製例を以下に示す。ここでは、連続成膜を行う工程までの工程を示し、その後の工程は、実施の形態１乃至５のいずれか一に従って薄膜トランジスタを作製すればよい。

大気に触れることなく連続成膜を行う場合、図９に示すようなマルチチャンバー型の製造装置を用いることが好ましい。

製造装置の中央部には、基板を搬送する搬送機構（代表的には搬送ロボット８１）を備えた搬送室８０が設けられ、搬送室８０には、搬送室内へ搬入および搬出する基板を複数枚収納するカセットケースをセットするカセット室８２が連結されている。

また、搬送室には、それぞれゲートバルブ８４〜８８を介して複数の処理室が連結される。ここでは、上面形状が六角形の搬送室８０に５つの処理室を連結する例を示す。なお、搬送室の上面形状を変更することで、連結できる処理室の数を変えることができ、例えば、四角形とすれば３つの処理室が連結でき、八角形とすれば７つの処理室が連結できる。

５つの処理室のうち、少なくとも１つの処理室はスパッタリングを行うスパッタチャンバーとする。スパッタチャンバーは、少なくともチャンバー内部に、スパッタターゲット、ターゲットをスパッタするための電力印加機構やガス導入手段、所定位置に基板を保持する基板ホルダー等が設けられている。また、スパッタチャンバー内を減圧状態とするため、チャンバー内の圧力を制御する圧力制御手段がスパッタチャンバーに設けられている。

スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合に用いられる。

また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。

また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。

スパッタチャンバーとしては、上述した様々なスパッタ法を適宜用いる。
また、成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。

また、５つの処理室のうち、他の処理室の一つはスパッタリングの前に基板の予備加熱などを行う加熱チャンバー、スパッタリング後に基板を冷却する冷却チャンバー、或いはプラズマ処理を行うチャンバーとする。

次に製造装置の動作の一例について説明する。

被成膜面を下向きとした基板９４を収納した基板カセットをカセット室８２にセットして、カセット室８２に設けられた真空排気手段によりカセット室を減圧状態とする。なお、予め、各処理室および搬送室８０内部をそれぞれに設けられた真空排気手段により減圧しておく。こうしておくことで、各処理室間を基板が搬送されている間、大気に触れることなく清浄な状態を維持することができる。

なお、被成膜面を下向きとした基板９４は、少なくともゲート電極が予め設けられている。例えば、基板とゲート電極の間にプラズマＣＶＤ法で得られる窒化シリコン膜、窒化酸化シリコン膜などの下地絶縁膜を設けてもよい。基板９４としてアルカリ金属を含むガラス基板を用いる場合、下地絶縁膜は、基板からナトリウム等の可動イオンがその上の半導体領域中に侵入して、ＴＦＴの電気特性が変化することを抑制する作用を有する。

ここでは、ゲート電極を覆う窒化シリコン膜をプラズマＣＶＤ法で形成し、１層目のゲート絶縁膜を形成した基板を用いる。プラズマＣＶＤ法で成膜された窒化シリコン膜は緻密であり、１層目のゲート絶縁膜とすることでピンホールなどの発生を抑えることができる。なお、ここではゲート絶縁膜を積層とする例を示すが特に限定されず、単層または３層以上の積層を用いてもよい。

次いで、ゲートバルブ８３を開いて搬送ロボット８１により１枚目の基板９４をカセットから抜き取り、ゲートバルブ８４を開いて第１の処理室８９内に搬送し、ゲートバルブ８４を閉める。第１の処理室８９では、加熱ヒータやランプ加熱で基板を加熱して基板９４に付着している水分などを除去する。特に、ゲート絶縁膜に水分が含まれるとＴＦＴの電気特性が変化する恐れがあるため、スパッタ成膜前の加熱は有効である。なお、カセット室８２に基板をセットした段階で十分に水分が除去されている場合には、この加熱処理は不要である。

また、第１の処理室８９にプラズマ処理手段を設け、１層目のゲート絶縁膜の表面にプラズマ処理を行ってもよい。また、カセット室８２に加熱手段を設けてカセット室８２で水分を除去する加熱を行ってもよい。

次いで、ゲートバルブ８４を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８５を開いて第２の処理室９０内に搬送し、ゲートバルブ８５を閉める。

ここでは、第２の処理室９０は、ＲＦマグネトロンスパッタ法を用いたスパッタチャンバーとする。第２の処理室９０では、２層目のゲート絶縁膜として酸化シリコン膜（ＳｉＯｘ膜（ｘ＞０））の成膜を行う。２層目のゲート絶縁膜として、酸化シリコン膜の他に、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）、酸化マグネシウム膜（ＭｇＯｘ膜（ｘ＞０））、窒化アルミニウム膜（ＡｌＮｘ膜（ｘ＞０））、酸化イットリウム膜（ＹＯｘ膜（ｘ＞０））などを用いることができる。

また、２層目のゲート絶縁膜にハロゲン元素、例えばフッ素、塩素などを膜中に少量添加し、ナトリウム等の可動イオンの固定化をさせてもよい。その方法としては、チャンバー内にハロゲン元素を含むガスを導入してスパッタリングを行う。ただし、ハロゲン元素を含むガスを導入する場合にはチャンバーの排気手段に除害設備を設ける必要がある。ゲート絶縁膜に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークが１×１０^１５ｃｍ^−３以上１×１０^２０ｃｍ^−３以下の範囲内とすることが好ましい。

ＳｉＯｘ膜（ｘ＞０）を得る場合、ターゲットとして人工石英を用い、希ガス、代表的にはアルゴンを用いるスパッタ方法や、ターゲットとして単結晶シリコンを用い、酸素ガスと化学反応させてＳｉＯｘ膜（ｘ＞０）を得るリアクティブスパッタ法を用いることができる。ここでは酸素を限りなく多くＳｉＯｘ膜（ｘ＞０）中に含ませるために、ターゲットとして人工石英を用い、酸素のみの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でスパッタリングを行い、酸素過剰のＳｉＯｘ膜（ｘ＞０）を形成する。

ＳｉＯｘ膜（ｘ＞０）の成膜後、大気に触れることなく、ゲートバルブ８５を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８６を開いて第３の処理室９１内に搬送し、ゲートバルブ８６を閉める。

ここでは、第３の処理室９１は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバーとする。第３の処理室９１では、半導体層として酸化金属層（ＩＧＺＯ膜）の成膜を行う。インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物半導体ターゲットを用いて、希ガス雰囲気下、または酸素雰囲気下で成膜することができる。ここでは酸素を限りなく多くＩＧＺＯ膜中に含ませるために、ターゲットとしてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体を用い、酸素のみの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でパルスＤＣスパッタ法のスパッタリングを行い、酸素過剰のＩＧＺＯ膜を形成する。

このように、大気に触れることなく、酸素過剰のＳｉＯｘ膜（ｘ＞０）と酸素過剰のＩＧＺＯ膜とを連続成膜することにより、酸素過剰の膜同士のため界面状態を安定させ、ＴＦＴの信頼性を向上させることができる。ＩＧＺＯ膜の成膜前に基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化、ノーマリーオンのＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素化合物であり、大気に触れることなく、連続成膜することによって、水素化合物が界面に存在することを排除することができる。従って、連続成膜することにより、しきい値のバラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低減、望ましくはシフトをなくすことができる。

また、第２の処理室９０のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜することによって同一チャンバー内で積層を行うこともできる。シャッターは、ターゲットと基板の間に設け、成膜を行うターゲットはシャッターを開け、成膜を行わないターゲットはシャッターにより閉じる。同一チャンバー内で積層する利点としては、使用するチャンバーの数を減らせる点と、異なるチャンバー間を基板搬送する間にパーティクル等が基板に付着することを防止できる点である。

次いで、大気に触れることなく、ゲートバルブ８６を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８７を開いて第４の処理室９２内に搬送し、ゲートバルブ８７を閉める。

ここでは、第４の処理室９２は、ＲＦマグネトロンスパッタ法を用いたスパッタチャンバーとする。第４の処理室９２では、チャネル保護層となる絶縁膜として酸化シリコン膜（ＳｉＯｘ膜（ｘ＞０））の成膜を行う。また、チャネル保護層として、酸化シリコン膜の他に、酸化アルミニウム膜（Ａｌ_２Ｏ_３膜）、酸化マグネシウム膜（ＭｇＯｘ膜（ｘ＞０））、窒化アルミニウム膜（ＡｌＮｘ膜（ｘ＞０））、酸化イットリウム膜（ＹＯｘ膜（ｘ＞０））などを用いることができる。

また、チャネル保護層にハロゲン元素、例えばフッ素、塩素などを膜中に少量添加し、ナトリウム等の可動イオンの固定化をさせてもよい。その方法としては、チャンバー内にハロゲン元素を含むガスを導入してスパッタリングを行う。ただし、ハロゲン元素を含むガスを導入する場合にはチャンバーの排気手段に除害設備を設ける必要がある。チャネル保護層に含ませるハロゲン元素の濃度は、ＳＩＭＳ（二次イオン質量分析計）を用いた分析により得られる濃度ピークが１×１０^１５ｃｍ^−３以上１×１０^２０ｃｍ^−３以下の範囲内とすることが好ましい。

チャネル保護層としてＳｉＯｘ膜（ｘ＞０）を得る場合、ターゲットとして人工石英を用い、希ガス、代表的にはアルゴンを用いるスパッタ方法や、ターゲットとして単結晶シリコンを用い、酸素ガスと化学反応させてＳｉＯｘ膜（ｘ＞０）を得るリアクティブスパッタ法を用いることができる。ここでは酸素を限りなく多くＳｉＯｘ膜（ｘ＞０）中に含ませるために、ターゲットとして人工石英を用い、酸素のみの雰囲気下、または酸素が９０％以上、且つ、Ａｒが１０％以下の雰囲気下でスパッタリングを行い、酸素過剰のＳｉＯｘ膜（ｘ＞０）を形成する。

このように、大気に触れることなく、酸素過剰のＳｉＯｘ膜（ｘ＞０）と酸素過剰のＩＧＺＯ膜と酸素過剰のチャネル保護層とを連続成膜することにより、３層が全て酸素過剰の膜のため界面状態がより安定し、ＴＦＴの信頼性を向上させることができる。ＩＧＺＯ膜の成膜前後に基板が大気に触れた場合、水分などが付着し、界面状態に悪影響を与え、しきい値のバラツキや、電気特性の劣化、ノーマリーオンのＴＦＴになってしまう症状などを引き起こす恐れがある。水分は水素化合物であり、大気に触れることなく、連続成膜することによって、水素化合物がＩＧＺＯ膜の界面に存在することを排除することができる。従って、３層を連続成膜することにより、しきい値のバラツキの低減や、電気特性の劣化の防止や、ＴＦＴがノーマリーオン側にシフトすることを低減、望ましくはシフトをなくすことができる。

また、第２の処理室９０のスパッタチャンバーに人工石英のターゲットと、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットとの両方を設置し、シャッターを用いて順次積層して３層を連続成膜することによって同一チャンバー内で積層を行うこともできる。同一チャンバー内で積層する利点としては、使用するチャンバーの数を減らせる点と、異なるチャンバー間を基板搬送する間にパーティクル等が基板に付着することを防止できる点である。

以上の工程を繰り返してカセットケース内の基板に成膜処理を行って複数の基板の処理を終えた後、カセット室の真空を大気に開放して、基板およびカセットを取り出す。

次いで、ＩＧＺＯ膜をパタニングするため、チャネル保護層を選択的にエッチングし、さらにＩＧＺＯ膜を選択的にエッチングする。ドライエッチングやウエットエッチングを用いて形成してもよいし、２回のエッチングに分けてそれぞれ選択的にエッチングしてもよい。この段階で、ＩＧＺＯ膜が除去された領域は、ゲート絶縁膜の表面が露呈する。

次いで、さらにチャネル保護層をゲート電極と重なる位置、即ちＩＧＺＯ膜のチャネル形成領域となる位置と重なる部分のみを残してエッチングを行う。ここでのチャネル保護層のエッチングは、ＩＧＺＯ膜と十分にエッチングレートが異なる条件を用いる。チャネル保護層のエッチングで十分にエッチングレートに差がない場合、ＩＧＺＯ膜の表面が部分的にエッチングされ、チャネル保護層と重なる領域と比べ膜厚の薄い領域が形成される。なお、チャネル保護層がゲート絶縁膜と同じ材料である場合、このエッチングによってゲート絶縁膜もエッチングされてしまう。従って、ゲート絶縁膜をエッチングされないようにするためには、チャネル保護層は、ゲート絶縁膜と異なる材料を用いることが好ましい。本実施の形態ではゲート絶縁膜は２層であり、上層はＳｉＯｘ膜（ｘ＞０）であるため除去される恐れがあるが、下層は窒化シリコン膜でありエッチングストッパーとして機能する。

次いで、再び、図９に示すマルチチャンバー型の製造装置のカセット室に基板をセットする。

次いで、カセット室を減圧状態とした後、搬送室８０に基板を搬送し、第３の処理室９１に搬送する。ここでは、希ガスのみの雰囲気下でパルスＤＣスパッタ法のスパッタリングを行い、バッファ層となるｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を形成する。このｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜は酸素過剰のＩＧＺＯ膜よりも膜中の酸素濃度が低い。また、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜としては、酸素過剰のＩＧＺＯ膜よりも高いキャリア濃度とすることが好ましく、ターゲットとしてＩｎ、Ｇａ、及びＺｎを含む酸化物半導体にさらにＭｇやＡｌやＴｉを含むターゲットを用いてもよい。ＭｇやＡｌやＴｉは、酸化反応しやすい材料であり、これらの材料をｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜に含ませると酸素のブロッキング効果などがあり、成膜後の加熱処理などを行ったとしても半導体層の酸素濃度を最適な範囲内に保持できる。このｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜はソース領域またはドレイン領域として機能する。

次いで、大気に触れることなく、ゲートバルブ８７を開いて搬送ロボット８１により基板を搬送室８０に搬送し、ゲートバルブ８８を開いて第５の処理室９３内に搬送し、ゲートバルブ８８を閉める。

ここでは、第５の処理室９３は、ＤＣマグネトロンスパッタ法を用いたスパッタチャンバーとする。第５の処理室９３では、ソース電極及びドレイン電極となる金属多層膜の成膜を行う。第５の処理室９３のスパッタチャンバーにチタンのターゲットと、アルミニウムのターゲットとの両方を設置し、シャッターを用いて順次積層して連続成膜することによって同一チャンバー内で積層を行う。ここでは、チタン膜上にアルミニウム膜を積層し、さらにアルミニウム膜上にチタン膜を積層する。

このように、大気に触れることなく、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と金属多層膜の成膜を連続成膜することにより、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜と金属多層膜との間で良好な界面状態を実現でき、接触抵抗を低減できる。

以上の工程を繰り返してカセットケース内の基板に成膜処理を行って複数の基板の処理を終えた後、カセット室の真空を大気に開放して、基板およびカセットを取り出す。

次いで、金属多層膜のエッチングを選択的に行ってソース電極及びドレイン電極を形成する。さらにソース電極及びドレイン電極をマスクとしてエッチングを行い、ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜を選択的にエッチングしてソース領域またはドレイン領域が形成される。ｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜のエッチングでは、チャネル保護層がエッチングストッパーとして機能する。

以上の工程でチャネル保護層を有する逆スタガ型の薄膜トランジスタが作製できる。

また、上記工程では、酸素過剰のＩＧＺＯ膜とｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体膜とを同一チャンバー内で成膜する例を示したが、特に限定されず、別々のチャンバーで成膜してもよい。

ここではマルチチャンバー方式の製造装置を例に説明を行ったが、スパッタチャンバーを直列に連結するインライン方式の製造装置を用いて大気に触れることなく連続成膜を行ってもよい。

また、図９に示す装置は被成膜面を下向きに基板をセットする、所謂フェイスダウン方式の処理室としたが、基板を垂直に立て、縦置き方式の処理室としてもよい。縦置き方式の処理室は、フェイスダウン方式の処理室よりもフットプリントが小さいメリットがあり、さらに基板の自重により撓む恐れのある大面積の基板を用いる場合に有効である。

（実施の形態７）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。

画素部に配置する薄膜トランジスタは、実施の形態１乃至実施の形態５に従って形成する。また、実施の形態１乃至実施の形態５に示す薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成する。

アクティブマトリクス型液晶表示装置のブロック図の一例を図１０（Ａ）に示す。図１０（Ａ）に示す表示装置は、基板５３００上に表示素子を備えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。

画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応してマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうちいずれか一）と接続される。

また、実施の形態１乃至実施の形態５に示す薄膜トランジスタは、ｎチャネル型ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図１１を用いて説明する。

図１１に示す信号線駆動回路は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを有する。

ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される。

なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信号が入力される。

なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに、スイッチ群５６０２＿１〜５６０２＿Ｍは、実施の形態１乃至実施の形態５に示した画素部と同一基板上に形成されていることが望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿ＭとはＦＰＣなどを介して接続するとよい。

次に、図１１に示した信号線駆動回路の動作について、図１２のタイミングチャートを参照して説明する。なお、図１２のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３に分割されている。さらに、図１１の信号線駆動回路は、他の行の走査線が選択されている場合でも図１２と同様の動作をする。

なお、図１２のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について示している。

なお、図１２のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５７２１＿Ｊを示している。

なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋１とする。

図１２に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。

以上のことから、図１１の信号線駆動回路は、１ゲート選択期間を３つに分割することで、１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力することができる。したがって、図１１の信号線駆動回路は、ドライバＩＣ５６０１が形成される基板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすることができる。接続数が約１／３になることによって、図１１の信号線駆動回路は、信頼性、歩留まりなどを向上できる。

なお、図１１のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力することができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。

例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御するための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は３つのサブ選択期間に分割されることが望ましい。

別の例として、図１３のタイミングチャートに示すように、１つの選択期間をプリチャージ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３の選択期間Ｔ３に分割してもよい。さらに、図１３のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１３に示すように、プリチャージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊに入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。

以上のことから、図１３のタイミングチャートを適用した図１１の信号線駆動回路は、サブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージできるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１３において、図１２と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。

また、走査線駆動回路の構成について説明する。走査線駆動回路は、シフトレジスタ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能なものが用いられる。

走査線駆動回路の一部に用いるシフトレジスタの一形態について図１４及び図１５を用いて説明する。

図１４にシフトレジスタの回路構成を示す。図１４に示すシフトレジスタは、複数のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）で構成される。また、第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力されて動作する。

図１４のシフトレジスタの接続関係について説明する。図１４のシフトレジスタは、ｉ段目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのうちいずれか一）は、図１５に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に接続され、図１５に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され、図１５に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１５に示した第６の配線５５０６が第５の配線５７１５に接続される。

また、図１５に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、図１５に示した第５の配線５５０５が第４の配線５７１４に接続される。

ただし、１段目のフリップフロップ５７０１＿１の図１５に示す第１の配線５５０１は第１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１５に示す第２の配線５５０２は第６の配線５７１６に接続される。

なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第２の電源線と呼んでもよい。

次に、図１４に示すフリップフロップの詳細について、図１５に示す。図１５に示すフリップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回ったとき導通状態になるものとする。

次に、図１４に示すフリップフロップの接続構成について、以下に示す。

第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソース電極またはドレイン電極の他方）が第３の配線５５０３に接続される。

第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。

第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第３の薄膜トランジスタ５５７３のゲート電極が第５の配線５５０５に接続される。

第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第４の薄膜トランジスタ５５７４のゲート電極が第１の薄膜トランジスタ５５７１のゲート電極に接続される。

第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第５の薄膜トランジスタ５５７５のゲート電極が第１の配線５５０１に接続される。

第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第６の薄膜トランジスタ５５７６のゲート電極が第２の薄膜トランジスタ５５７２のゲート電極に接続される。

第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極に接続され、第７の薄膜トランジスタ５５７７のゲート電極が第２の配線５５０２に接続される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続され、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極に接続され、第８の薄膜トランジスタ５５７８のゲート電極が第１の配線５５０１に接続される。

なお、第１の薄膜トランジスタ５５７１のゲート電極、第４の薄膜トランジスタ５５７４のゲート電極、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジスタ５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所をノード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極、第３の薄膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の電極、第６の薄膜トランジスタ５５７６のゲート電極及び第８の薄膜トランジスタ５５７８の第２の電極の接続箇所をノード５５４４とする。

なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５５０４を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでもよい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線と呼んでもよい。

また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態５に示すｎチャネル型ＴＦＴのみで作製することも可能である。実施の形態１乃至実施の形態５に示すｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆動回路の駆動周波数を高くすることが可能となる。また、実施の形態１乃至実施の形態５に示すｎチャネル型ＴＦＴはバッファ層により寄生容量が低減されるため、周波数特性（ｆ特性と呼ばれる）が高い。例えば、実施の形態１乃至実施の形態５に示すｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させることが出来るため、フレーム周波数を高くすること、または、黒画面挿入を実現することなども実現することが出来る。

さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配置することにより、フレーム周波数を高くすることを実現することが出来る。

また、アクティブマトリクス型発光表示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置のブロック図の一例を図１０（Ｂ）に示す。

図１０（Ｂ）に示す表示装置は、基板５４００上に表示素子を備えた画素を複数有する画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆動回路５０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４０３とを有する。

図１０（Ｂ）に示す表示装置の画素に入力されるビデオ信号をデジタル形式とする場合、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態となる。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する期間を制御することによって、階調表示を行う駆動法である。

発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレーム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制御することができ、階調を表示することができる。

なお、図１０（Ｂ）に示す発光装置では、一つの画素にスイッチング用ＴＦＴと、電流制御用ＴＦＴとの２つを配置する場合、スイッチング用ＴＦＴのゲート配線である第１の走査線に入力される信号を第１走査線駆動回路５４０２で生成し、電流制御用ＴＦＴのゲート配線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号とを、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、スイッチング素子が有する各トランジスタの数によって、スイッチング素子の動作を制御するのに用いられる第１の走査線が、各画素に複数設けられることもあり得る。この場合、複数の第１の走査線に入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動回路で生成しても良い。

また、発光装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至実施の形態５に示すｎチャネル型ＴＦＴのみで作製することも可能である。

また、上述した駆動回路は、液晶表示装置や発光装置に限らず、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。

電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。

このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半減する。

上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。

また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイクロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプセルに電界を印加すれば表示を行うことができる。例えば、実施の形態２で得られるアクティブマトリクス基板を用いることができる。

なお、マイクロカプセル中の第１の粒子および第２の粒子は、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用いればよい。

（実施の形態８）
本発明の一態様の薄膜トランジスタを作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することができる。また、本発明の一態様の薄膜トランジスタを用いた駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。

表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。

また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一態様は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。

なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。

本実施の形態では、本発明の一態様の半導体装置として液晶表示装置の例を示す。

図１６（Ａ）（Ｂ）に、本発明の一態様を適用したアクティブマトリクス型の液晶表示装置を示す。図１６（Ａ）は液晶表示装置の平面図であり、図１６（Ｂ）は図１６（Ａ）における線Ｖ−Ｘの断面図である。半導体装置に用いられる薄膜トランジスタ２０１としては、実施の形態４で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層及びｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層を含む信頼性の高い薄膜トランジスタである。また、実施の形態１乃至実施の形態３、及び実施の形態５で示す薄膜トランジスタも本実施の形態の薄膜トランジスタ２０１として適用することもできる。

図１６（Ａ）の本実施の形態の液晶表示装置は、ソース配線層２０２、マルチゲート構造の逆スタガ型薄膜トランジスタ２０１、ゲート配線層２０３、容量配線層２０４を含む。

また、図１６（Ｂ）において、本実施の形態の液晶表示装置は、マルチゲート構造の薄膜トランジスタ２０１、絶縁層２１１、絶縁層２１２、絶縁層２１３、及び表示素子に用いる電極層２５５、配向膜として機能する絶縁層２６１、偏光板２６８が設けられた基板２００と、配向膜として機能する絶縁層２６３、表示素子に用いる電極層２６５、カラーフィルタとして機能する着色層２６４、偏光板２６７が設けられた基板２６６とが液晶層２６２を挟持して対向しており、液晶表示素子２６０を有している。

なお図１６は透過型液晶表示装置の例であるが、本発明の一態様は反射型液晶表示装置でも半透過型液晶表示装置でも適用できる。

また、図１６の液晶表示装置では、基板２６６の外側（視認側）に偏光板２６７を設け、内側に着色層２６４、表示素子に用いる電極層２６５という順に設ける例を示すが、偏光板２６７は基板２６６の内側に設けてもよい。また、偏光板と着色層の積層構造も図１６に限定されず、偏光板及び着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスとして機能する遮光膜を設けてもよい。

画素電極層として機能する電極層２５５、２６５は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。

また、電極層２５５、２６５として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。

導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。

以上の工程により、半導体装置として信頼性の高い液晶表示装置を作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置として電子ペーパーの例を示す。

図１７は、本発明の一態様を適用した半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実施の形態４で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層及びｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層を含む信頼性の高い薄膜トランジスタである。また、実施の形態１、実施の形態３、又は実施の形態４で示す薄膜トランジスタも本実施の形態の薄膜トランジスタ２０１として適用することもできる。

図１７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。

薄膜トランジスタ５８１はマルチゲート構造の逆スタガ型の薄膜トランジスタであり、ソース電極層及びドレイン電極層によって第１の電極層５８７と、絶縁層５８５に形成する開口で接しており電気的に接続している。第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１７参照。）。

図１７では、透光性の導電性高分子を含む電極層を第１の電極層に用いている。第１の電極層５８７ａ上に無機絶縁膜が設けられており、無機絶縁膜は第１の電極層５８７ａよりイオン性不純物が拡散するのを防止するバリア膜として機能する。

また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２００μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくことが可能となる。

以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１０）
本実施の形態では、本発明の一態様の半導体装置として発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。

有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。

図１８（Ａ）（Ｂ）は、本発明の一態様を適用した半導体装置の例としてアクティブマトリクス型の発光表示装置を示す。図１８（Ａ）は発光表示装置の平面図であり、図１８（Ｂ）は図１８（Ａ）における線Ｙ−Ｚの断面図である。なお、図１９に、図１８に示す発光表示装置の等価回路を示す。

半導体装置に用いられる薄膜トランジスタ３０１、３０２としては、実施の形態１及び実施の形態２で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層とｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層とを含む信頼性の高い薄膜トランジスタである。また、実施の形態３乃至実施の形態５で示す薄膜トランジスタも本実施の薄膜トランジスタ３０１、３０２として適用することもできる。

図１８（Ａ）及び図１９に示す本実施の形態の発光表示装置は、マルチゲート構造の薄膜トランジスタ３０１、発光素子３０３、容量素子３０４、ソース配線層３０５、ゲート配線層３０６、電源線３０７を含む。薄膜トランジスタ３０１、３０２はｎチャネル型薄膜トランジスタである。

また、図１８（Ｂ）において、本実施の形態の発光表示装置は、薄膜トランジスタ３０２、絶縁層３１１、絶縁層３１２、絶縁層３１３、隔壁３２１、及び発光素子３０３に用いる第１の電極層３２０、電界発光層３２２、第２の電極層３２３を有している。

絶縁層３１３は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンを用いて形成することが好ましい。

本実施の形態では画素の薄膜トランジスタ３０２がｎ型であるので、画素電極層である第１の電極層３２０として、陰極を用いるのが望ましい。具体的には、陰極としては、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いることができる。

隔壁３２１は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。特に感光性の材料を用い、第１の電極層３２０上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。

電界発光層３２２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。

電界発光層３２２を覆うように、陽極を用いた第２の電極層３２３を形成する。第２の電極層３２３は、実施の形態７に画素電極層として列挙した透光性を有する導電性材料を用いた透光性導電膜で形成することができる。上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。第１の電極層３２０と電界発光層３２２と第２の電極層３２３とが重なり合うことで、発光素子３０３が形成されている。この後、発光素子３０３に大気（酸素、水素、水分、二酸化炭素等）が侵入しないように、第２の電極層３２３及び隔壁３２１上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。

さらに、実際には、図１８（Ｂ）まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。

次に、発光素子の構成について、図２０を用いて説明する。ここでは、駆動用ＴＦＴがｎ型の場合を例に挙げて、画素の断面構造について説明する。図２０（Ａ）（Ｂ）（Ｃ）の半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１は、実施の形態１で示す薄膜トランジスタと同様に作製でき、ＩＧＺＯ半導体層及びｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層を含む信頼性の高い薄膜トランジスタである。また、実施の形態２、実施の形態３、又は実施の形態４で示す薄膜トランジスタを駆動用ＴＦＴ７００１、７０１１、７０２１として適用することもできる。

発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そして、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の一態様の画素構成はどの射出構造の発光素子にも適用することができる。

上面射出構造の発光素子について図２０（Ａ）を用いて説明する。

図２０（Ａ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図２０（Ａ）では、発光素子７００２の陰極７００３と駆動用ＴＦＴ７００１が電気的に接続されており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いても良い。

陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に相当する。図２０（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢印で示すように陽極７００５側に射出する。

次に、下面射出構造の発光素子について図２０（Ｂ）を用いて説明する。駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の、画素の断面図を示す。図２０（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２０（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７０１４は、図２０（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図２０（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定されない。例えば黒の顔料添加した樹脂等を用いることもできる。

陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２に相当する。図２０（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢印で示すように陰極７０１３側に射出する。

次に、両面射出構造の発光素子について、図２０（Ｃ）を用いて説明する。図２０（Ｃ）では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７０２５が順に積層されている。陰極７０２３は、図２０（Ａ）の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として用いることができる。そして発光層７０２４は、図２０（Ａ）と同様に、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０２５は、図２０（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成することができる。

陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０２２に相当する。図２０（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。

なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。

なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接続されている構成であってもよい。

なお本実施の形態で示す半導体装置は、図２０に示した構成に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。

以上の工程により、半導体装置として信頼性の高い発光表示装置を作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１１）
次に、本発明の半導体装置の一形態である表示パネルの構成について、以下に示す。本実施の形態では、表示素子として液晶素子を有する液晶表示装置の一形態である液晶表示パネル（液晶パネルともいう）、表示素子として発光素子を有する半導体装置の一形態である発光表示パネル（発光パネルともいう）について説明する。

次に、本発明の半導体装置の一形態に相当する発光表示パネルの外観及び断面について、図２１を用いて説明する。図２１は、第１の基板上に形成されたＩＧＺＯ半導体層及びｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層を含む信頼性の高い薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面図であり、図２１（Ｂ）は、図２１（Ａ）のＨ−Ｉにおける断面図に相当する。

第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よって画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６とによって、充填材４５０７と共に密封されている。

また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有しており、図２１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。

薄膜トランジスタ４５０９、４５１０は、ＩＧＺＯ半導体層及びｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層を含む薄膜トランジスタに相当し、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。

また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光素子４５１１の構成は、本実施の形態に示した構成に限定されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができる。

また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８ｂから供給されている。

本実施の形態では、薄膜トランジスタ４５０９、４５１０を覆う絶縁膜に設けた図示していないコンタクトホールを介して画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、もしくは走査線駆動回路４５０４ａ、４５０４ｂと接続する配線４５１６を、ソース電極層またはドレイン電極層と同じ材料を用いて形成する。また、基板４５０１の端部の配線４５１６上に接続端子４５１５を、第１の電極層４５１７と同じ材料を用いて形成する。

接続端子４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介して電気的に接続されている。

発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いる。

また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒素を用いた。

また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよい。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。

信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図２１の構成に限定されない。

次に、本発明の半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図２２を用いて説明する。図２２は、第１の基板４００１上に形成されたＩＧＺＯ半導体層及びｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層を含む信頼性の高い薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図２２（Ｂ）は、図２２（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。

第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲むようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。

なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図２２（Ａ１）は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図２２（Ａ２）は、ＴＡＢ方法により信号線駆動回路４００３を実装する例である。

また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、薄膜トランジスタを複数有しており、図２２（Ｂ）では、画素部４００２に含まれる薄膜トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１とを例示している。

薄膜トランジスタ４０１０、４０１１は、ＩＧＺＯ半導体層及びｎ型の導電型を有するＩｎ、Ｇａ、及びＺｎを含む酸化物半導体層からなるバッファ層を含む薄膜トランジスタに相当し、実施の形態１乃至実施の形態５に示す薄膜トランジスタを適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネル型薄膜トランジスタである。

また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。

なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。

また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するために設けられている。なお球状のスペーサを用いていても良い。

また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。

本実施の形態では、接続端子４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜から形成され、配線４０１６は、薄膜トランジスタ４０１０、４０１１のゲート電極層と同じ導電膜で形成されている。

接続端子４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。

また図２２においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実装しても良い。

図２３は、本発明の一態様を適用して作製されるＴＦＴ基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している。

図２３は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む表示素子２６０４、着色層２６０５が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。

液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。

以上の工程により、半導体装置として信頼性の高い表示パネルを作製することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態１２）
本発明に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、電子ペーパー、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。特に、実施の形態８〜実施の形態１１で示したように、本発明に係る薄膜トランジスタを液晶表示装置、発光装置、電気泳動方式表示装置などに適用することにより、電子機器の表示部に用いることができる。以下に具体的に例示する。

本発明の一態様の半導体装置は、実施の形態９で示したように電子ペーパーに適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例を図２４、図２５に示す。

図２４（Ａ）は、電子ペーパーで作られたポスター１６０１を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様の半導体装置を適用した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、電気特性のよい薄膜トランジスタを用いているため、表示も崩れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。

また、図２４（Ｂ）は、電車などの乗り物の車内広告１６０２を示している。広告媒体が紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様の半導体装置を適用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えることができる。また、電気特性のよい薄膜トランジスタを用いているため、表示も崩れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成としてもよい。

また、図２５は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、筐体２７０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は、軸部２７１１により一体になっており、該軸部２７１１を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。

筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図２５では表示部２７０５）に文章を表示し、左側の表示部（図２５では表示部２７０７）に画像を表示することができる。

また、図２５では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成としてもよい。

また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

図２６（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。表示部９６０３は、実施の形態８〜実施の形態１１に示した表示装置を適用することができる。

テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示される映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。

なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。

図２６（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像データを表示させることで、通常の写真立てと同様に機能させることができる。

なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像データを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。

また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。

図２７は、携帯型のオーディオ装置であるデジタルプレーヤー２１００の一例を示している。デジタルプレーヤー２１００は、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４、制御部２１３７等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部２１３１は、実施の形態８〜実施の形態１１に示した表示装置を適用することができる。

また、メモリ部２１３２を用いて、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。なお、メモリ部２１３２に設けられたメモリは、取り出し可能な構成としてもよい。

図２８は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、スピーカ１００５、マイク１００６などを備えている。表示部１００２は、実施の形態８〜実施の形態１１に示した表示装置を適用することができる。

図２８に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入力ことができる。また、電話を掛ける、或いはメールを打つ操作は、表示部１００２を指などで触れることにより行うことができる。

表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示モードと入力モードの２つのモードが混合した表示＋入力モードである。

例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好ましい。

また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表示部１００２の画面表示を自動的に切り替えるようにすることができる。

また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。

また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モードから表示モードに切り替えるように制御してもよい。

表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１００２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

８０ 搬送室
８１ 搬送ロボット
８２ カセット室
８３ ゲートバルブ
８４ ゲートバルブ
８５ ゲートバルブ
８６ ゲートバルブ
８７ ゲートバルブ
８８ ゲートバルブ
８９ 処理室
９０ 処理室
９１ 処理室
９２ 処理室
９３ 処理室
９４ 基板
１００ 基板
１０１ ゲート電極
１０１ａ ゲート電極
１０１ｂ ゲート電極
１０２ ゲート絶縁膜
１０２ａ ゲート絶縁膜
１０２ｂ ゲート絶縁膜
１０３ 半導体層
１０４ バッファ層
１０４ａ バッファ層
１０４ｂ バッファ層
１０４ｃ バッファ層
１０５ 導電膜
１０５ａ、１０５ｂ ソース電極層及びドレイン電極層
１０５ａ１ ソース電極層
１０５ｂ１ ドレイン電極層
１０５ａ２ ソース電極層
１０５ｂ２ ドレイン電極層
１０５ｃ 導電層
１０６ チャネル保護層
１１４ａ バッファ層
１１４ｂ バッファ層
１３３ 半導体膜
１３４ 酸化物半導体膜
２００ 基板
２０１ 薄膜トランジスタ
２０２ ソース配線層
２０３ ゲート配線層
２０４ 容量配線層
２１１ 絶縁層
２１２ 絶縁層
２１３ 絶縁層
２５５ 電極層
２６０ 液晶表示素子
２６１ 絶縁層
２６２ 液晶層
２６３ 絶縁層
２６４ 着色層
２６５ 電極層
２６６ 基板
２６７ 偏光板
２６８ 偏光板
３０１ 薄膜トランジスタ
３０２ 薄膜トランジスタ
３０３ 発光素子
３０４ 容量素子
３０５ ソース配線層
３０６ ゲート配線層
３０７ 電源線
３１１ 絶縁層
３１２ 絶縁層
３１３ 絶縁層
３２０ 電極層
３２１ 隔壁
３２２ 電界発光層
３２３ 電極層
５０４ 走査線駆動回路
５８１ 薄膜トランジスタ
５８５ 絶縁層
５８７ 電極層
５８７ａ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
１６０１ ポスター
１６０２ 車内広告
２１００ デジタルプレーヤー
２１３０ 本体
２１３１ 表示部
２１３２ メモリ部
２１３３ 操作部
２１３４ イヤホン
２１３７ 制御部
２６００ ＴＦＴ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子
４０１６ 配線
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１５ 接続端子
４５１６ 配線
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１９ 異方性導電膜
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 信号線駆動回路
５４００ 基板
５４０１ 画素部
５４０２ 走査線駆動回路
５４０３ 信号線駆動回路
５４０４ 走査線駆動回路
５５０１ 配線
５５０２ 配線
５５０３ 配線
５５０４ 配線
５５０５ 配線
５５０６ 配線
５５４３ ノード
５５４４ ノード
５５７１ 薄膜トランジスタ
５５７２ 薄膜トランジスタ
５５７３ 薄膜トランジスタ
５５７４ 薄膜トランジスタ
５５７５ 薄膜トランジスタ
５５７６ 薄膜トランジスタ
５５７７ 薄膜トランジスタ
５５７８ 薄膜トランジスタ
５６０１ ドライバＩＣ
５６０２ スイッチ群
５６０３ａ 薄膜トランジスタ
５６０３ｂ 薄膜トランジスタ
５６０３ｃ 薄膜トランジスタ
５６１１ 配線
５６１２ 配線
５６１３ 配線
５６２１ 配線
５７０１ フリップフロップ
５７０３ａ タイミング
５７０３ｂ タイミング
５７０３ｃ タイミング
５７１１ 配線
５７１２ 配線
５７１３ 配線
５７１４ 配線
５７１５ 配線
５７１６ 配線
５７１７ 配線
５７２１ 信号
５８０３ａ タイミング
５８０３ｂ タイミング
５８０３ｃ タイミング
５８２１ 信号
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 陰極
７００４ 発光層
７００５ 陽極
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 陰極
７０１４ 発光層
７０１５ 陽極
７０１６ 遮蔽膜
７０１７ 導電膜
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 陰極
７０２４ 発光層
７０２５ 陽極
７０２７ 導電膜
８３１０ 比抵抗／ホール測定システムＲｅｓｉＴｅｓｔ
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部

Claims (12)

1. ゲート電極と、
   前記ゲート電極を覆うゲート絶縁膜と、
   前記ゲート絶縁膜を介してゲート電極上に半導体層と、
   前記半導体層のチャネル形成領域と重なる領域にチャネル保護層と、
   前記半導体層上のソース電極層及びドレイン電極層と、
   前記半導体層と前記ソース電極層及びドレイン電極層の間にバッファ層が形成された薄膜トランジスタを有し、
   前記半導体層及び前記バッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体からなり、
   前記バッファ層のキャリア濃度は前記半導体のキャリア濃度より高く、
   前記半導体層が前記バッファ層を介して前記ソース電極層及びドレイン電極層と電気的に接続していることを特徴とする半導体装置。
2. 請求項１において、
   前記バッファ層がｎ型の不純物を含むことを特徴とする半導体装置。
3. 請求項１乃至２のいずれか一項において、
   前記半導体層のキャリア濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満であり、前記バッファ層のキャリア濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上であることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一項において、
   前記半導体層と前記バッファ層との間にキャリア濃度が前記半導体層より高く、前記バッファ層より低い第２のバッファ層を有することを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一項において、
   前記ソース電極層及び前記ドレイン電極層はチタンを含むことを特徴とする半導体装置。
6. 基板上にゲート電極層を形成し、
   前記ゲート電極層上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体層を形成し、
   前記半導体層上のチャネル形成領域と重なる領域にチャネル保護層を形成し、
   前記半導体層上にｎ型の導電型を有するバッファ層を形成し、
   前記バッファ層上にソース電極層及びドレイン電極層を形成し、
   前記半導体層及び前記バッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体層を用いて形成し、
   前記バッファ層のキャリア濃度は前記半導体層のキャリア濃度よりも高く、
   前記半導体層と前記ソース電極層及び前記ドレイン電極層とは前記バッファ層を介して電気的に接続することを特徴とする半導体装置の作製方法。
7. 基板上にゲート電極層を形成し、
   前記ゲート電極層上にゲート絶縁膜を形成し、
   前記ゲート絶縁膜上に半導体層を形成し、
   前記半導体層上のチャネル形成領域と重なる領域にチャネル保護層を形成し、
   前記半導体層上にｎ型の導電型を有するバッファ層を形成し、
   前記バッファ層上にソース電極層及びドレイン電極層を形成し、
   前記半導体層及び前記バッファ層はインジウム、ガリウム、及び亜鉛を含む酸化物半導体層を用いて形成し、
   前記バッファ層のキャリア濃度は前記半導体層のキャリア濃度よりも高く、
   前記半導体層と前記ソース電極層及び前記ドレイン電極層とは前記バッファ層を介して電気的に接続し、
   前記ゲート絶縁膜、前記半導体層及び前記チャネル保護層は大気に曝さずに連続して形成することを特徴とする半導体装置の作製方法。
8. 請求項６又は請求項７において、
   前記ゲート絶縁膜、前記半導体層及び前記チャネル保護層はスパッタリング法によって形成することを特徴とする半導体装置の作製方法。
9. 請求項６乃至８のいずれか一項において、
   前記ゲート絶縁膜、前記半導体層、及び前記チャネル保護層は酸素雰囲気下で形成することを特徴とする半導体装置の作製方法。
10. 請求項６乃至８のいずれか一項において、
    前記バッファ層は希ガス雰囲気下で形成することを特徴とする半導体装置の作製方法。
11. 請求項６乃至１０のいずれか一項において、
    前記半導体層のキャリア濃度は１×１０^１７ａｔｏｍｓ／ｃｍ^３未満であり、前記バッファ層のキャリア濃度は１×１０^１８ａｔｏｍｓ／ｃｍ^３以上とすることを特徴とする半導体装置の作製方法。
12. 請求項６乃至１１のいずれか一項において、
    前記バッファ層にマグネシウム、アルミニウム、又はチタンを含んで形成することを特徴とする半導体装置の作製方法。

Images