DE112017003172T5 - Formation of an air gap spacer for nanoscale semiconductor devices - Google Patents

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Kangguo Cheng
Jasper Haigh Thomas Jr
Chanro Park
Eric Liniger
Juntao Li
Sanjay Mehta
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Abstract

Es werden Halbleiterbauelemente mit Luftspalt-Abstandhaltern bereitgestellt, die als Teil von BEOL- oder MOL-Schichten der Halbleiterbauelemente ausgebildet sind, sowie Verfahren zur Herstellung solcher Luftspalt-Abstandhalter. Ein Verfahren umfasst beispielsweise ein Bilden einer ersten Metallstruktur und einer zweiten Metallstruktur auf einem Substrat, wobei die erste und zweite Metallstruktur benachbart zueinander angeordnet sind mit Isoliermaterial, das zwischen der ersten und zweiten Metallstruktur angeordnet ist. Das Isoliermaterial wird geätzt, um eine Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden. Eine Schicht aus dielektrischem Material wird mithilfe eines abschnürenden Abscheideprozesses über der ersten und zweiten Metallstruktur abgeschieden, um einen Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden, wobei sich ein Teilbereich des Luftspalts über eine Oberseite von mindestens einer der ersten Metallstruktur und der zweiten Metallstruktur hinaus erstreckt.Semiconductor devices having air gap spacers formed as part of BEOL or MOL layers of the semiconductor devices are provided, as well as methods of making such air gap spacers. For example, one method includes forming a first metal structure and a second metal structure on a substrate, wherein the first and second metal structures are disposed adjacent each other with insulating material disposed between the first and second metal structures. The insulating material is etched to form a recess between the first and second metal structures. A layer of dielectric material is deposited over the first and second metal structures by a pinch-off deposition process to form an air gap in the recess between the first and second metal structures, wherein a portion of the air gap overlies an upper surface of at least one of the first metal structure and the first second metal structure extends.

Description

  • Technischer BereichTechnical part
  • Das Fachgebiet bezieht sich im Allgemeinen auf Halbleiterherstellung und insbesondere auf Verfahren zur Herstellung von Luftspalt-Abstandhaltern für Halbleiterbauelemente.The art is generally related to semiconductor fabrication, and more particularly to methods of fabricating air gap spacers for semiconductor devices.
  • Hintergrundbackground
  • Im Lauf der Weiterentwicklung der Halbleiterfertigungstechnologie in Richtung kleinerer Designregeln und höherer Integrationsdichten wird die Trennung zwischen benachbarten Strukturen in integrierten Schaltungen immer kleiner. Dadurch kann es zu unerwünschter kapazitiver Kopplung zwischen benachbarten Strukturen integrierter Schaltungen kommen, wie z.B. benachbarten Metallleitungen in BEOL- (back-end-of-line-) Verbindungsstrukturen, benachbarten Kontakten (z.B. MOL- (middle-of-the-line-) Gerätekontakten) von FEOL- (frontend-of-line-) Geräten, usw. Diese strukturbedingten parasitären Kapazitäten können zu einer Verschlechterung der Leistung von Halbleitervorrichtungen führen. So kann beispielsweise eine kapazitive Kopplung zwischen Transistorkontakten zu erhöhten Parasitärkapazitäten zwischen Gate und Source oder Gate und Drain führen, die die Betriebsgeschwindigkeit eines Transistors beeinträchtigen, den Energieverbrauch einer integrierten Schaltung erhöhen, usw. Darüber hinaus kann eine unerwünschte kapazitive Kopplung zwischen benachbarten Metallleitungen einer BEOL-Struktur zu einer erhöhten Widerstand-Kapazität-Verzögerung (oder -Latenz), Übersprechen, einer erhöhten dynamischen Verlustleistung im Verbindungsstapel usw. führen.As semiconductor manufacturing technology evolves toward smaller design rules and higher integration densities, separation between adjacent integrated circuit structures is becoming increasingly smaller. This can lead to undesirable capacitive coupling between adjacent integrated circuit structures, such as e.g. adjacent metal lines in BEOL (back-end-of-line) interconnect structures, adjacent contacts (eg MOL (middle-of-the-line) device contacts) of FEOL (front-end-of-line) devices, etc. These structurally related parasitic capacitances can lead to a degradation of the performance of semiconductor devices. For example, capacitive coupling between transistor contacts may lead to increased parasitic capacitances between the gate and source or gate and drain which affect the operating speed of a transistor, increase the power consumption of an integrated circuit, etc. Moreover, undesirable capacitive coupling between adjacent metal lines of a BEOL device may Structure lead to increased resistance-capacitance delay (or latency), crosstalk, increased dynamic power dissipation in the interconnect stack, and so forth.
  • In dem Bestreben, die parasitäre Kopplung zwischen benachbarten leitenden Strukturen zu reduzieren, ist die Halbleiterindustrie zur Verwendung von Dielektrika mit niedriger (low-k) und ultra-niedriger Dielektrizitätskonstante (ultra-low-k, ULK) (anstelle von konventionellem SiO2 (k = 4,0)) als Isoliermaterialien für MOL- und BEOL-Schichten von integrierten Schaltungen mit ultra-großem Integrationsgrad (ultra-large-scale integration, ULSI) übergegangen. Das Aufkommen von Low-k-Dielektrika in Verbindung mit aggressiver Skalierung hat jedoch zu kritischen Herausforderungen bei der langfristigen Zuverlässigkeit solcher Low-k-Materialien geführt. Beispielsweise wird Low-k-TDDB (time-dependent dielectric breakdown, zeitabhängiger dielektrischer Durchschlag) allgemein als kritisches Problem angesehen, da Low-k-Materialien im Allgemeinen eine schwächere intrinsische Durchschlagsfestigkeit aufweisen als herkömmliche SiO2-Dielektrika. Im Allgemeinen bezieht sich TDDB auf den Verlust der Isolationseigenschaften eines Dielektrikums im Laufe der Zeit, wenn es Belastungen durch Spannungen / Ströme und Temperaturen ausgesetzt ist. TDDB verursacht einen Anstieg des Leckstroms und beeinträchtigt damit die Leistung in nanoskaligen integrierten Schaltungen.In an effort to reduce parasitic coupling between adjacent conductive structures, the semiconductor industry is in the use of low-k and ultra-low-k dielectric (ultra low-k, ULK) dielectrics (instead of conventional SiO 2 (k = 4.0)) as insulating materials for MOL and BEOL layers of ultra-large-scale integration (ULSI) integrated circuits. However, the advent of low-k dielectrics coupled with aggressive scaling has led to critical challenges in the long-term reliability of such low-k materials. For example, low-k TDDB (time-dependent dielectric breakdown) is generally considered a critical problem because low-k materials generally have a lower intrinsic breakdown strength than conventional SiO 2 dielectrics. In general, TDDB refers to the loss of insulating properties of a dielectric over time when exposed to stress / current and temperature stresses. TDDB causes an increase in the leakage current and thus affects the performance in nanoscale integrated circuits.
  • ZusammenfassungSummary
  • Zu Ausführungsformen der Erfindung zählen Halbleiterbauelemente mit Luftspalt-Abstandhaltern, die als Teil von BEOL- oder MOL-Schichten der Halbleiterbauelemente ausgebildet sind, sowie Verfahren zur Herstellung von Luftspalt-Abstandhaltern als Teil von BEOL- und MOL-Schichten einer Halbleitervorrichtung.Embodiments of the invention include air gap spacer semiconductor devices formed as part of BEOL or MOL layers of the semiconductor devices, and methods of fabricating air gap spacers as part of BEOL and MOL layers of a semiconductor device.
  • Ein Verfahren zur Herstellung einer Halbleitervorrichtung weist beispielsweise ein Bilden einer ersten Metallstruktur und einer zweiten Metallstruktur auf einem Substrat auf, wobei die erste und zweite Metallstruktur benachbart zueinander angeordnet sind mit Isoliermaterial, das zwischen der ersten und zweiten Metallstruktur angeordnet ist. Das Isoliermaterial wird geätzt, um eine Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden. Eine Schicht aus dielektrischem Material wird über der ersten und zweiten Metallstruktur abgeschieden, um einen Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden, wobei sich ein Teilbereich des Luftspalts über eine Oberseite von mindestens einer der ersten Metallstruktur und der zweiten Metallstruktur erstreckt.For example, a method of fabricating a semiconductor device includes forming a first metal structure and a second metal structure on a substrate, wherein the first and second metal structures are disposed adjacent to one another with insulating material disposed between the first and second metal structures. The insulating material is etched to form a recess between the first and second metal structures. A layer of dielectric material is deposited over the first and second metal structures to form an air gap in the recess between the first and second metal structures, wherein a portion of the air gap extends over an upper surface of at least one of the first metal structure and the second metal structure.
  • In einer Ausführungsform weist die erste Metallstruktur eine erste Metallleitung auf, die in einer dielektrischen Zwischenschicht einer BEOL-Verbindungsstruktur ausgebildet ist, und weist die zweite Metallstruktur weist eine zweite Metallleitung auf, die in der ILD-Schicht der BEOL-Verbindungsstruktur ausgebildet ist.In one embodiment, the first metal structure includes a first metal line formed in a dielectric interlayer of a BEOL interconnect structure, and the second metal structure includes a second metal line formed in the ILD layer of the BEOL interconnect structure.
  • In einer weiteren Ausführungsform weist die erste Metallstruktur einen Bauteilkontakt und die zweite Metallstruktur eine Gate-Struktur eines Transistors auf. In einer Ausführungsform ist der Bauteilkontakt höher als die Gate-Struktur, und der Teilbereich des Luftspalts erstreckt sich über die Gate-Struktur hinaus sowie unterhalb einer Oberseite des Bauteilkontakts.In a further embodiment, the first metal structure has a component contact and the second metal structure has a gate structure of a transistor. In one embodiment, the device contact is higher than the gate structure, and the portion of the air gap extends beyond the gate structure and below an upper surface of the device contact.
  • Weitere Ausführungsformen werden in der folgenden ausführlichen Beschreibung von Ausführungsformen beschrieben, die in Verbindung mit den beiliegenden Zeichnungen zu lesen ist.Further embodiments are described in the following detailed description of embodiments, which is to be read in conjunction with the accompanying drawings.
  • Figurenliste list of figures
    • 1A und 1B sind schematische Ansichten einer Halbleitervorrichtung mit Luftspalt-Abstandhaltern, die gemäß einer Ausführungsform der Erfindung integral in einer BEOL-Struktur der Halbleitervorrichtung ausgebildet sind. 1A and 1B 13 are schematic views of a semiconductor device having air gap spacers integrally formed in a BEOL structure of the semiconductor device according to an embodiment of the invention.
    • Die 2A und 2B veranschaulichen schematisch Verbesserungen der TDDB-Zuverlässigkeit sowie eine reduzierte kapazitive Kopplung zwischen Metallleitungen einer BEOL-Struktur, die mit Luftspaltstrukturen realisiert werden, die mit einem abschnürenden Abscheideverfahren nach Ausführungsformen der Erfindung gebildet werden, im Vergleich zu Luftspaltstrukturen, die mit herkömmlichen Verfahren gebildet werden.The 2A and 2 B illustrate schematically improvements in TDDB reliability as well as reduced capacitive coupling between metal lines of a BEOL structure realized with air gap structures formed by a pinch-off deposition method according to embodiments of the invention compared to air gap structures formed by conventional methods.
    • 3 ist ein schematischer seitlicher Querschnitt einer Halbleitervorrichtung mit Luftspalt-Abstandhaltern, die integral in einer BEOL-Struktur der Halbleitervorrichtung gemäß einer weiteren Ausführungsform der Erfindung ausgebildet sind. 3 FIG. 15 is a schematic side cross-sectional view of a semiconductor device having air gap spacers integrally formed in a BEOL structure of the semiconductor device according to another embodiment of the invention. FIG.
    • 4 bis 10 veranschaulichen schematisch ein Verfahren zur Herstellung der Halbleitervorrichtung von 1A gemäß einer Ausführungsform der Erfindung, wobei: 4 to 10 schematically illustrate a method of manufacturing the semiconductor device of 1A according to an embodiment of the invention, wherein:
    • 4 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung in einem Zwischenstadium der Herstellung ist, in dem ein Muster von Öffnungen in einer ILD-Schicht (inter-layer dielectric) gebildet wird; 4 Fig. 12 is a schematic side cross-sectional view of the semiconductor device in an intermediate stage of fabrication in which a pattern of openings is formed in an ILD layer (inter-layer dielectric);
    • 5 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 4 nach dem Abscheiden einer gleichförmigen Schicht Auskleidungsmaterial und dem Abscheiden einer Schicht aus metallischem Material ist, um die Öffnungen in der ILD-Schicht zu füllen; 5 a schematic side cross-section of the semiconductor device of 4 after depositing a uniform layer of lining material and depositing a layer of metallic material to fill the openings in the ILD layer;
    • 6 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 5 nach dem Planarisieren der Oberfläche der Halbleiterstruktur bis hinunter zur ILD-Schicht ist, um eine Metallverdrahtungsschicht zu bilden; 6 a schematic side cross-section of the semiconductor device of 5 after planarizing the surface of the semiconductor structure down to the ILD layer to form a metal wiring layer;
    • 7 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 6 nach dem Bilden von Schutzkappen auf Metallleitungen der Metallverdrahtungsschicht ist; 7 a schematic side cross-section of the semiconductor device of 6 after forming protective caps on metal lines of the metal wiring layer;
    • 8 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 7 nach dem Ätzen der ILD-Schicht ist, um Aussparungen zwischen Metallleitungen der Metallverdrahtungsschicht zu bilden; 8th a schematic side cross-section of the semiconductor device of 7 after the etching of the ILD layer, to form recesses between metal lines of the metal wiring layer;
    • 9 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 8 nach dem Abscheiden einer gleichförmigen Schicht Isoliermaterial ist, um eine isolierende Auskleidung zu bilden, die freiliegende Oberflächen der Metallverdrahtungsschicht und der ILD-Schicht bedeckt; und 9 a schematic side cross-section of the semiconductor device of 8th after depositing a uniform layer of insulating material, to form an insulating liner covering exposed surfaces of the metal wiring layer and the ILD layer; and
    • 10 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 9 ist, die einen Prozess des Abscheidens eines dielektrischen Materials unter Verwendung eines nicht-gleichförmigen Abscheideprozesses veranschaulicht, um zu bewirken, dass sich im abgeschiedenen dielektrischen Material über den Aussparungen zwischen den Metallleitungen der metallischen Verdrahtungsschicht Abschnürungsbereiche zu bilden beginnen. 10 a schematic side cross-section of the semiconductor device of 9 which illustrates a process of depositing a dielectric material using a non-uniform deposition process to cause pinch regions to begin to form in the deposited dielectric material over the recesses between the metal lines of the metal wiring layer.
    • 11 ist ein schematischer seitlicher Querschnitt einer Halbleitervorrichtung mit Luftspalt-Abstandhaltern, die integral in einer FEOL/MOL-Struktur der Halbleitervorrichtung gemäß einer weiteren Ausführungsform der Erfindung ausgebildet sind. 11 FIG. 12 is a schematic side cross-sectional view of a semiconductor device having air gap spacers integrally formed in a FEOL / MOL structure of the semiconductor device according to another embodiment of the invention.
    • 12 bis 19 veranschaulichen schematisch ein Verfahren zur Herstellung der Halbleitervorrichtung von 11 gemäß einer Ausführungsform der Erfindung, wobei: 12 to 19 schematically illustrate a method of manufacturing the semiconductor device of 11 according to an embodiment of the invention, wherein:
    • 12 ein schematischer Querschnitt der Halbleitervorrichtung in einem Zwischenstadium der Herstellung ist, in dem vertikale Transistorstrukturen auf einem Halbleitersubstrat gebildet werden; 12 Fig. 12 is a schematic cross section of the semiconductor device in an intermediate stage of fabrication in which vertical transistor structures are formed on a semiconductor substrate;
    • 13 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 12 nach dem Strukturieren einer dielektrischen Vormetallschicht ist, um Kontaktöffnungen zwischen Gate-Strukturen der vertikalen Transistorstrukturen zu bilden; 13 a schematic side cross-section of the semiconductor device of 12 after patterning a dielectric pre-metal layer to form contact openings between gate structures of the vertical transistor structures;
    • 14 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 13 nach dem Bilden einer gleichförmigen Auskleidungsschicht über der Oberfläche der Halbleitervorrichtung ist, um die Kontaktöffnungen mit einem Auskleidungsmaterial auszukleiden; 14 a schematic side cross-section of the semiconductor device of 13 after forming a uniform liner layer over the surface of the semiconductor device, to line the contact openings with a liner material;
    • 15 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 14 ist, nachdem eine Schicht aus metallischem Material abgeschieden wurde, um die Kontaktöffnungen mit metallischem Material zu füllen, und die Oberfläche der Halbleitervorrichtung planarisiert wurde, um MOL-Bauteilkontakte zu bilden; 15 a schematic side cross-section of the semiconductor device of 14 after a layer of metallic material has been deposited to fill the contact openings with metallic material and the surface of the semiconductor device has been planarized to form MOL device contacts;
    • 16 ein seitlicher Querschnitt der Halbleitervorrichtung von 15 nach dem Rückbilden von Gate-Deckschichten und Seitenwand-Abstandhaltern der Gate-Konstruktionen der vertikalen Transistorstrukturen ist; 16 a side cross-section of the semiconductor device of 15 after recovering gate capping layers and sidewall spacers of the gate structures of the vertical transistor structures;
    • 17 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 16 nach dem Abscheiden einer gleichförmigen Schicht Isoliermaterial ist, um eine isolierende Auskleidung zu bilden, die die freiliegenden Oberflächen der Gate-Strukturen und die Kontakte der MOL-Vorrichtung auskleidet; 17 a schematic side cross-section of the semiconductor device of 16 after depositing a uniform layer of insulating material is an insulating lining which lines the exposed surfaces of the gate structures and the contacts of the MOL device;
    • 18 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 17 nach dem Abscheiden eines dielektrischen Materials unter Verwendung eines nicht-gleichförmigen Abscheideprozesses ist, um Abschnürungsbereiche auszubilden, die Luftspalte in Aussparungen zwischen den Gate-Strukturen und MOL-Bauteilkontakten bilden; und 18 a schematic side cross-section of the semiconductor device of 17 after depositing a dielectric material using a non-uniform deposition process, to form pinch regions, the air gaps form into recesses between the gate structures and MOL device contacts; and
    • 19 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 18 ist, nachdem die Oberfläche der Halbleitervorrichtung bis hinunter zu den MOL-Bauteilkontakten planarisiert und eine ILD-Schicht als Teil einer ersten Verbindungsebene einer BEOL-Struktur abgeschieden wurde. 19 a schematic side cross-section of the semiconductor device of 18 after the surface of the semiconductor device has been planarized down to the MOL device contacts and an ILD layer has been deposited as part of a first junction plane of a BEOL structure.
  • Detaillierte BeschreibungDetailed description
  • Ausführungsformen werden nun im Hinblick auf integrierte Halbleiterschaltungsvorrichtungen mit Luftspalt-Abstandhaltern, die als Teil von BEOL- und / oder MOL-Schichten ausgebildet sind, sowie Verfahren zur Herstellung von Luftspalt-Abstandhaltern als Teil von BEOL- und / oder MOL-Schichten einer integrierten Halbleiterschaltungsvorrichtung näher beschrieben. Wie im Folgenden näher erläutert, zählen zu Ausführungsformen der Erfindung Verfahren zur Herstellung von Luftspalt-Abstandhaltern unter Verwendung von „abschnürenden“ Abscheidetechniken, die bestimmte dielektrische Materialien verwenden, und Abscheidetechniken, um die Größe und Form der gebildeten Luftspalt-Abstandhalter zu kontrollieren und dadurch die Ausbildung von Luftspalt-Abstandhaltern für eine Zielanwendung zu optimieren. Die hierin diskutierten beispielhaften abschnürenden Abscheideverfahren zur Bildung von Luftspalt-Abstandhaltern bieten eine verbesserte TDDB-Zuverlässigkeit sowie eine optimale Kapazitätsreduzierung in BEOL- und MOL-Schichten von integrierten Halbleiterschaltungsvorrichtungen.Embodiments will now be directed to semiconductor integrated circuit devices having air gap spacers formed as part of BEOL and / or MOL layers, and methods of fabricating air gap spacers as part of BEOL and / or MOL layers of a semiconductor integrated circuit device described in more detail. As discussed in more detail below, embodiments of the invention include methods of fabricating air gap spacers using "pinch-off" deposition techniques using certain dielectric materials and deposition techniques to control the size and shape of the formed air gap spacers, and thus the To optimize training of air gap spacers for a target application. The exemplary pinch-off deposition techniques for forming air gap spacers discussed herein provide improved TDDB reliability as well as optimal capacity reduction in BEOL and MOL layers of semiconductor integrated circuit devices.
  • Es ist zu verstehen, dass die verschiedenen Schichten, Strukturen und Bereiche, die in den beiliegenden Zeichnungen dargestellt sind, schematische Darstellungen sind, die nicht maßstabsgetreu dargestellt sind. Darüber hinaus können zur Vereinfachung der Erklärung eine oder mehrere Schichten, Strukturen und Bereiche eines Typs, der üblicherweise zur Bildung von Halbleitervorrichtungen oder -strukturen verwendet wird, in einer gegebenen Zeichnung nicht explizit dargestellt sein. Dies bedeutet nicht, dass nicht explizit dargestellte Schichten, Strukturen und Bereiche in den eigentlichen Halbleiterstrukturen weggelassen werden.It should be understood that the various layers, structures, and regions illustrated in the accompanying drawings are schematic representations that are not drawn to scale. Moreover, to simplify the explanation, one or more layers, structures, and regions of a type commonly used to form semiconductor devices or structures may not be explicitly illustrated in a given drawing. This does not mean that layers, structures and regions not explicitly shown in the actual semiconductor structures are omitted.
  • Darüber hinaus ist zu verstehen, dass die hierin beschriebenen Ausführungsformen nicht auf die hierin dargestellten und beschriebenen Materialien, Merkmale und Bearbeitungsschritte beschränkt sind. Insbesondere im Hinblick auf die Schritte der Halbleiterbearbeitung ist hervorzuheben, dass die hierin enthaltenen Beschreibungen nicht alle Bearbeitungsschritte umfassen sollen, die zur Bildung einer funktionsfähigen integrierten Halbleiterschaltung erforderlich sein können. Vielmehr werden bestimmte Bearbeitungsschritte, die üblicherweise bei der Herstellung von Halbleitervorrichtungen verwendet werden, wie z.B. Nassreinigungs- und Glühschritte, hierin aus Gründen der Ökonomie der Beschreibung bewusst nicht beschrieben.Moreover, it should be understood that the embodiments described herein are not limited to the materials, features, and processing steps illustrated and described herein. In particular, with regard to the steps of semiconductor processing, it should be emphasized that the descriptions contained herein are not intended to cover all of the processing steps that may be required to form a functional semiconductor integrated circuit. Rather, certain processing steps commonly used in the fabrication of semiconductor devices, such as e.g. Wet cleaning and annealing steps, not described herein for reasons of economy of description.
  • Darüber hinaus werden in allen Zeichnungen dieselben oder ähnliche Referenznummern verwendet, um dieselben oder ähnliche Merkmale, Elemente oder Strukturen zu bezeichnen, so dass eine detaillierte Erklärung der gleichen oder ähnlichen Merkmale, Elemente oder Strukturen nicht für jede der Zeichnungen wiederholt wird. Es ist zu verstehen, dass die hierin verwendeten Begriffe „etwa“, „ungefähr“ oder „im Wesentlichen“ in Bezug auf Dicken, Breiten, Prozentsätze, Bereiche usw. als nahe oder annähernd, aber nicht genau bezeichnet werden sollen. So implizieren beispielsweise die Begriffe „etwa“, „ungefähr“ oder „im Wesentlichen“, wie sie hier verwendet werden, dass eine geringe Fehlerquote vorliegt, wie beispielsweise 1% oder weniger als der angegebene Betrag.In addition, the same or similar reference numbers are used throughout the drawings to refer to the same or similar features, elements or structures, so a detailed explanation of the same or similar features, elements or structures will not be repeated for each of the drawings. It should be understood that the terms "about," "about," or "substantially" as used herein in terms of thicknesses, widths, percentages, ranges, etc. are to be construed as being close or approximate, but not exact. For example, the terms "about," "about," or "substantially," as used herein, imply that there is a low error rate, such as 1% or less than the specified amount.
  • 1A und 1B sind schematische Ansichten einer Halbleitervorrichtung 100 mit Luftspalt-Abstandhaltern, die gemäß einer Ausführungsform der Erfindung integral in einer BEOL-Struktur der Halbleitervorrichtung ausgebildet sind. 1A ist ein schematischer seitlicher Querschnitt der Halbleitervorrichtung 100 entlang der Linie 1A-1A in 1B, und 1B ist eine schematische Draufsicht der Halbleitervorrichtung 100 entlang einer Ebene, die die Linie 1B-1B beinhaltet, wie in 1A dargestellt. Genauer gesagt, ist 1A ein schematischer seitlicher Querschnitt der Halbleitervorrichtung 100 in einer X-Z-Ebene und 1B eine Draufsicht, die eine Anordnung verschiedener Elemente innerhalb einer X-Y-Ebene zeigt, wie durch die jeweiligen kartesischen XYZ-Koordinaten in den 1A und 1B verdeutlicht. Es ist zu verstehen, dass der hier verwendete Begriff „vertikal“ oder „vertikale Richtung“ eine Z-Richtung der in den Abbildungen dargestellten kartesischen Koordinaten und der hier verwendete Begriff „horizontal“ oder „horizontale Richtung“ eine X-Richtung und / oder Y-Richtung der in den Abbildungen dargestellten kartesischen Koordinaten bezeichnet. 1A and 1B FIG. 12 are schematic views of a semiconductor device. FIG 100 with air gap spacers integrally formed in a BEOL structure of the semiconductor device according to an embodiment of the invention. 1A FIG. 12 is a schematic side cross-sectional view of the semiconductor device. FIG 100 along the line 1A - 1A in 1B , and 1B FIG. 12 is a schematic plan view of the semiconductor device. FIG 100 along a plane that is the line 1B - 1B includes, as in 1A shown. More precisely, that is 1A a schematic lateral cross section of the semiconductor device 100 in a XZ Level and 1B a plan view showing an arrangement of different elements within a XY Level shows how by the respective Cartesian XYZ Coordinates in the 1A and 1B clarified. It should be understood that the term "vertical" or "vertical direction" as used herein means a Z Direction of the Cartesian coordinates shown in the figures and the term "horizontal" or "horizontal direction" as used herein X Direction and / or Y Direction of the Cartesian coordinates shown in the figures.
  • Insbesondere veranschaulicht 1A schematisch die Halbleitervorrichtung 100, die ein Substrat 110, eine FEOL/MOL-Struktur 120 und eine BEOL-Struktur 130 aufweist. In einer Ausführungsform weist das Substrat 110 ein Halbleitergroßsubstrat auf, das z.B. aus Silicium oder anderen Arten von Halbleitersubstratmaterialien wie Germanium, einer Silicium-Germanium-Legierung, Siliciumcarbid, einer Silicium-Germanium-Carbid-Legierung oder Verbindungshalbleitermaterialien (z.B. III-V und II-VI) gebildet ist, die häufig in Halbleiter-Massenherstellungsprozessen verwendet werden. Nicht einschränkende Beispiele für Verbindungshalbleitermaterialien sind Galliumarsenid, Indiumarsenid und Indiumphosphid. Die Dicke des Basissubstrats 100 variiert je nach Anwendung. In einer weiteren Ausführungsform weist das Substrat 110 ein SOI-Substrat (Silicium auf Isolator) auf, das eine Isolierschicht (z.B. eine Oxidschicht) aufweist, die zwischen einem Halbleiter-Basissubstrat (z.B. einem Siliciumsubstrat) und einer aktiven Halbleiterschicht (z.B. einer aktiven Siliciumschicht) angeordnet ist, in der aktive Schaltungskomponenten (z.B. Feldeffekttransistoren) als Teil einer FEOL-Schicht gebildet werden.In particular, illustrated 1A schematically the semiconductor device 100 , the A substratum 110 , a FEOL / MOL structure 120 and a BEOL structure 130 having. In one embodiment, the substrate 110 a semiconductor bulk substrate made of, for example, silicon or other types of semiconductor substrate materials such as germanium, a silicon germanium alloy, silicon carbide, a silicon germanium carbide alloy or compound semiconductor materials (eg III-V and II-VI ), which are often used in semiconductor mass production processes. Non-limiting examples of compound semiconductor materials are gallium arsenide, indium arsenide and indium phosphide. The thickness of the base substrate 100 varies depending on the application. In a further embodiment, the substrate 110 an SOI substrate (silicon on insulator) comprising an insulating layer (eg, an oxide layer) disposed between a semiconductor base substrate (eg, a silicon substrate) and an active semiconductor layer (eg, an active silicon layer) in which active circuit components (FIG. Eg field effect transistors) are formed as part of a FEOL layer.
  • Insbesondere weist die FEOL/MOL-Struktur 120 eine auf dem Substrat 110 gebildete FEOL-Schicht auf. Die FEOL-Schicht weist verschiedene Halbleitervorrichtungen und -komponenten auf, die in oder auf der aktiven Oberfläche des Halbleitersubstrats 110 ausgebildet sind, um integrierte Schaltungen für eine Zielanwendung bereitzustellen. So weist die FEOL-Schicht beispielsweise FET-Vorrichtungen (wie FinFET-Vorrichtungen, planare MOSFET-Vorrichtungen usw.), bipolare Transistoren, Dioden, Kondensatoren, Induktoren, Widerstände, Isolationsvorrichtungen usw. auf, die in oder auf der aktiven Oberfläche des Halbleitersubstrats 110 ausgebildet sind. Im Allgemeinen weisen FEOL-Prozesse typischerweise ein Vorbereiten des Substrats 110 (oder Wafers), ein Bilden von Isolationsstrukturen (z.B. Flachgrabenisolierung), ein Bilden von Vorrichtungsbecken, ein Strukturieren von Gate-Strukturen, ein Bilden von Abstandhaltern, ein Bilden von Source / Drain-Bereichen (z.B. durch Implantation), ein Bilden von Silizidkontakten auf den Source / Drain-Bereichen, ein Bilden von Belastungsauskleidungen, usw. auf.In particular, the FEOL / MOL structure exhibits 120 one on the substrate 110 formed FEOL layer on. The FEOL layer includes various semiconductor devices and components disposed in or on the active surface of the semiconductor substrate 110 are designed to provide integrated circuits for a target application. For example, the FEOL layer includes FET devices (such as FinFET devices, planar MOSFET devices, etc.), bipolar transistors, diodes, capacitors, inductors, resistors, isolation devices, etc. that are in or on the active surface of the semiconductor substrate 110 are formed. In general, FEOL processes typically include preparing the substrate 110 (or wafers), forming isolation structures (eg, shallow trench isolation), forming device basins, patterning gate structures, forming spacers, forming source / drain regions (eg, by implantation), forming silicide contacts the source / drain regions, forming stress liners, etc.
  • Die FEOL/MOL-Struktur 120 weist ferner eine MOL-Schicht auf, die auf der FEOL-Schicht gebildet ist. Im Allgemeinen besteht die MOL-Schicht aus einer PMD (pre-metal dielectric layer, Vormetall-Dielektrikum-Schicht) und leitenden Kontakten (z.B. Durchkontakten), die in der PMD-Schicht gebildet werden. Die PMD-Schicht wird auf den Komponenten und Vorrichtungen der FEOL-Schicht gebildet. In der PMD-Schicht wird ein Muster von Öffnungen gebildet und die Öffnungen werden mit einem leitenden Material wie beispielsweise Wolfram gefüllt, um leitfähige Durchkontakte zu bilden, die in elektrischem Kontakt mit Geräteanschlüssen (z.B. Source / Drain-Bereichen, Gate-Kontakten usw.) der integrierten Schaltung der FEOL-Schicht stehen. Die leitfähigen Durchkontakte der MOL-Schicht stellen elektrische Verbindungen zwischen der integrierten Schaltung der FEOL-Schicht und einer ersten Metallisierungsebene der BEOL-Struktur 130 her.The FEOL / MOL structure 120 also has a MOL layer formed on the FEOL layer. In general, the MOL layer consists of a PMD (pre-metal dielectric layer) and conductive contacts (eg, vias) formed in the PMD layer. The PMD layer is formed on the components and devices of the FEOL layer. A pattern of openings is formed in the PMD layer and the openings are filled with a conductive material, such as tungsten, to form conductive vias that are in electrical contact with device terminals (eg, source / drain areas, gate contacts, etc.). the integrated circuit of the FEOL layer. The conductive vias of the MOL layer provide electrical connections between the integrated circuit of the FEOL layer and a first metallization level of the BEOL structure 130 ago.
  • Die BEOL-Struktur 130 ist auf der FEOL/MOL-Struktur 120 ausgebildet, um die verschiedenen Komponenten der integrierten Schaltung der FEOL-Schicht zu verbinden. Wie in der Technik bekannt ist, weist eine BEOL-Struktur mehrere Dielektrikumsebenen und Metallisierungsebenen auf, die in das dielektrische Material eingebettet sind. Die BEOL-Metallisierung weist horizontale Verdrahtung, Verbindungen, Pads usw. sowie vertikale Verdrahtung in Form von leitfähigen Durchkontakten auf, die Verbindungen zwischen verschiedenen Verbindungsebenen der BEOL-Struktur bilden. Ein BEOL-Herstellungsprozess weist ein sukzessives Abscheiden und Strukturieren mehrerer Schichten aus dielektrischem und metallischem Material auf, um ein Netzwerk von elektrischen Verbindungen zwischen den FEOL-Vorrichtungen zu bilden und I/O-Verbindungen zu externen Komponenten bereitzustellen.The BEOL structure 130 is on the FEOL / MOL structure 120 designed to connect the various components of the integrated circuit of the FEOL layer. As is known in the art, a BEOL structure has multiple dielectric layers and metallization levels embedded in the dielectric material. BEOL metallization includes horizontal wiring, interconnects, pads, etc., as well as vertical wiring in the form of conductive vias that form connections between different interconnect levels of the BEOL structure. A BEOL fabrication process includes successively depositing and patterning multiple layers of dielectric and metallic material to form a network of electrical connections between the FEOL devices and provide I / O connections to external components.
  • In der beispielhaften Ausführungsform von 1A weist die BEOL-Struktur 130 eine erste Verbindungsebene 140 und eine zweite Verbindungsebene 150 auf. Die erste Verbindungsebene 140 ist generisch dargestellt und kann eine weitere dielektrische Zwischenschicht (ILD) mit niedrigem k-Wert sowie metallische Durchkontaktierungs- und Verdrahtungsebenen (z.B. Kupfer-Damaszenerstrukturen) aufweisen. Zwischen der ersten Verbindungsebene 140 und der zweiten Verbindungsebene 150 ist eine Deckschicht 148 ausgebildet. Die Deckschicht 148 dient zur Isolierung der Metallisierung der ersten Verbindungsebene 140 von dem dielektrischen Material der ILD-Schicht 151. So dient beispielsweise die Deckschicht 148 dazu, die Zuverlässigkeit der Verbindung zu verbessern und zu verhindern, dass die Kupfermetallisierung in die ILD-Schicht 151 der zweiten Verbindungsebene 150 eindringt. Die Deckschicht 148 kann jedes geeignete isolierende oder dielektrische Material aufweisen, einschließlich, aber nicht beschränkt auf Siliciumnitrid (SiN), Siliciumcarbid (SiC), Siliciumcarbonitrid (SiCN), hydriertes Siliciumcarbid (SiCH), einen Mehrschichtstapel mit gleichen oder verschiedenen Arten von Dielektrika, usw. Die Deckschicht 148 kann mit Standardabscheidetechniken wie z.B. der chemischen Dampfabscheidung abgeschieden werden. Die Deckschicht 148 kann mit einer Dicke in einem Bereich von etwa 2 nm bis etwa 60 nm gebildet werden.In the exemplary embodiment of 1A has the BEOL structure 130 a first connection level 140 and a second connection level 150 on. The first connection level 140 is generically illustrated and may include another low-k dielectric interlayer (ILD) as well as metal via and wiring planes (eg, copper damascene structures). Between the first connection level 140 and the second connection level 150 is a topcoat 148 educated. The cover layer 148 serves to insulate the metallization of the first interconnect level 140 of the dielectric material of the ILD layer 151 , For example, the topcoat serves 148 To improve the reliability of the connection and prevent the copper metallization in the ILD layer 151 the second connection level 150 penetrates. The cover layer 148 For example, any suitable insulating or dielectric material may include, but are not limited to, silicon nitride (SiN), silicon carbide (SiC), silicon carbonitride (SiCN), hydrogenated silicon carbide (SiCH), a multilayer stack with the same or different types of dielectrics, etc. The topcoat 148 can be deposited using standard deposition techniques such as chemical vapor deposition. The cover layer 148 can be formed to a thickness in a range of about 2 nm to about 60 nm.
  • Die zweite Verbindungsebene 150 weist eine ILD-Schicht 151 und eine in der ILD-Schicht 151 gebildete Metallverdrahtungsschicht 152 auf. Die ILD-Schicht 151 kann aus jedem geeigneten dielektrischen Material gebildet werden, einschließlich, aber nicht beschränkt auf Siliciumoxid (z.B. SiO2), SiN (z.B. (Si3N4), hydriertes Siliciumkohlenstoffoxid (SiCOH), siliciumbasierte Low-k-Dielektrika, poröse Dielektrika oder andere bekannte ULK- (Ultra-Low-k-) Dielektrika. Die ILD-Schicht 151 kann mit bekannten Abscheidetechniken aufgetragen werden, wie z.B. ALD (Atomlagenabscheidung), CVD (chemische Gasphasenabscheidung), PECVD (plasmaverstärkte CVD) oder PVD (physikalische Gasphasenabscheidung). Die Dicke der ILD-Schicht 151 variiert je nach Anwendung und kann beispielsweise eine Dicke in einem Bereich von etwa 30 nm bis etwa 200 nm aufweisen.The second connection level 150 has an ILD layer 151 and one in the ILD layer 151 formed metal wiring layer 152 on. The ILD layer 151 may be formed of any suitable dielectric material, including, but not limited to, silicon oxide (eg, SiO 2 ), SiN (eg, (Si 3 N 4), hydrogenated silicon carbon oxide (SiCOH), silicon-based low-k dielectrics, porous dielectrics, or other known ULK ( Ultra low k) dielectrics, the ILD layer 151 can be applied by known deposition techniques such as ALD (Atomic Layer Deposition), CVD (Chemical Vapor Deposition), PECVD (Plasma Enhanced CVD) or PVD (Physical Vapor Deposition). The thickness of the ILD layer 151 varies depending on the application and may, for example, have a thickness in a range from about 30 nm to about 200 nm.
  • Die Metallverdrahtungsschicht 152 weist eine Vielzahl von eng beabstandeten Metallleitungen 152-1, 152-2, 152-3, 152-4, 152-5 und 152-6 auf, die innerhalb von Gräben / Öffnungen gebildet sind, die in der ILD-Schicht 151 strukturiert und mit metallischem Material gefüllt sind, um die Metallleitungen zu bilden. Die Gräben / Öffnungen sind mit einer gleichförmigen Auskleidungsschicht 153 ausgekleidet, die als Barrierediffusionsschicht dient, um eine Migration des metallischen Materials (z.B. Cu) in die ILD-Schicht 151 zu verhindern, sowie mit einer Haftschicht, um eine gute Haftung auf dem metallischen Material (z.B. Cu) zu gewährleisten, das zum Ausfüllen der Gräben / Öffnungen in der ILD-Schicht 151 und zum Bilden der Metallleitungen 152-1, ..., 152-6 verwendet wird.The metal wiring layer 152 has a plurality of closely spaced metal lines 152 - 1 . 152 - 2 . 152 - 3 . 152 - 4 . 152 - 5 and 152 - 6 which are formed within trenches / openings in the ILD layer 151 structured and filled with metallic material to form the metal lines. The trenches / openings are with a uniform lining layer 153 which serves as a barrier diffusion layer to prevent migration of the metallic material (eg, Cu) into the ILD layer 151 and with an adhesive layer to ensure good adhesion to the metallic material (eg, Cu), to fill the trenches / openings in the ILD layer 151 and for forming the metal lines 152 - 1 , ..., 152 - 6 is used.
  • Wie weiter in 1A dargestellt, weist die zweite Verbindungsebene 150 ferner Schutzkappen 154 auf, die selektiv auf einer Oberseite der Metallleitungen 152-1, 152-2, 152-3, 152-4, 152-5 und 152-6 ausgebildet sind, eine gleichförmige Isolierauskleidung 155, die die Metallleitungsschicht 152 gleichförmig abdeckt, und eine dielektrische Deckschicht 156, die mit einer abschnürenden Abscheidetechnik abgeschieden wird, um Luftspalt-Abstandhalter 158 zwischen den Metallleitungen 152-1, 152-2, 152-3, 152-4, 152-5 und 152-6 zu bilden. Die Schutzkappen 154 und die gleichförmige Isolierung 155 dienen dem Schutz der Metallverdrahtung 152 vor möglichen strukturellen Schäden oder Verunreinigungen, die durch nachfolgende Bearbeitungsschritte und Umgebungsbedingungen entstehen können. Beispielmaterialien und -verfahren zum Bilden der Schutzkappen 154 und der gleichförmigen Isolierung 155 werden nachfolgend anhand der 7~9 näher erläutert.As in further 1A shown, the second connection level 150 also protective caps 154 on, which selectively on a top of the metal lines 152 - 1 . 152 - 2 . 152 - 3 . 152 - 4 . 152 - 5 and 152 - 6 are formed, a uniform insulating lining 155 containing the metal line layer 152 uniformly covers, and a dielectric cover layer 156 , which is deposited with a pinch-off deposition technique to air gap spacers 158 between the metal lines 152 - 1 . 152 - 2 . 152 - 3 . 152 - 4 . 152 - 5 and 152 - 6 to build. The protective caps 154 and the uniform insulation 155 serve to protect the metal wiring 152 against possible structural damage or contamination that may result from subsequent processing steps and environmental conditions. Example materials and methods for forming the protective caps 154 and the uniform insulation 155 will be described below on the basis of 7 ~ 9 explained in more detail.
  • Die Luftspalt-Abstandhalter 158 sind in Aussparungen zwischen den Metallleitungen 152-1, 152-2, 152-3, 152-3, 152-4, 152-5 und 152-6 der Metall-Leitungsschicht 152 ausgebildet, um die parasitäre kapazitive Kopplung zwischen benachbarten Metallleitungen der Metall-Leitungsschicht 152 zu verringern. Wie im Folgenden näher erläutert, wird im Rahmen des BEOL-Herstellungsprozesses ein dielektrischer Luftspalt-Integrationsprozess durchgeführt, bei dem Teile des dielektrischen Materials der ILD-Schicht 151 weggeätzt werden, um Aussparungen zwischen den Metallleitungen 152-1, 152-2, 152-3,152-4, 152-5 und 152-6 der Verdrahtungsschicht 152 zu bilden. Die dielektrische Deckschicht 156 wird unter Verwendung eines nichtgleichförmigen Abscheideprozesses (z.B. chemische Gasphasenabscheidung) gebildet, um ein dielektrisches Material abzuscheiden, das oberhalb der oberen Abschnitte der Aussparungen zwischen den Metallleitungen der Leitungsschicht 152 „abgeschnürte“ Bereiche 156-1 bildet, wodurch die Luftspalt-Abstandhalter 158 gebildet werden. Wie in 1A dargestellt, werden in einer Ausführungsform der Erfindung die Abschnürungsbereiche 156-1 über den oberen Oberflächen der Metallleitungen 152-1, ...., 152-6 der Metall-Leitungsschicht 152 gebildet, wie durch die gestrichelte Linie 1B-1B angezeigt. In diesem Zusammenhang erstrecken sich die zwischen den Metallleitungen 152-1, ...., 152-6 gebildeten Luftspalt-Abstandhalter 158 vertikal in die dielektrische Deckschicht 156 über den Metallleitungen 152-1, ...., 152-6.The air gap spacers 158 are in recesses between the metal lines 152 - 1 . 152 - 2 . 152 - 3 . 152 - 3 . 152 - 4 . 152 - 5 and 152 - 6 the metal conductor layer 152 formed to the parasitic capacitive coupling between adjacent metal lines of the metal line layer 152 to reduce. As explained in more detail below, as part of the BEOL fabrication process, a dielectric air gap integration process is performed wherein portions of the dielectric material of the ILD layer 151 be etched away to recesses between the metal lines 152 - 1 . 152 - 2 . 152 - 3 , 152-4, 152-5 and 152-6 of the wiring layer 152 to build. The dielectric cover layer 156 is formed using a non-uniform deposition process (eg, chemical vapor deposition) to deposit a dielectric material that is above the top portions of the recesses between the metal lines of the conductive layer 152 "Constricted" areas 156 - 1 forms, causing the air gap spacers 158 be formed. As in 1A As shown, in one embodiment of the invention, the pinch-off areas 156 - 1 over the upper surfaces of the metal lines 152 - 1 , ...., 152-6 the metal conductor layer 152 formed as by the dashed line 1B - 1B displayed. In this context, extend between the metal lines 152 - 1 , ...., 152-6 formed air gap spacers 158 vertically into the dielectric capping layer 156 over the metal lines 152-1 , ...., 152-6 ,
  • Darüber hinaus erstrecken sich die zwischen den Metallleitungen 152-1, ...., 152-6 gebildeten Luftspalt-Abstandhalter 158 in einer Ausführungsform der Erfindung, wie in 1B dargestellt, horizontal (z.B. in Y-Richtung) über Endabschnitte benachbarter Metallleitungen hinaus. Insbesondere zeigt 1B eine beispielhafte verzahnte Kamm-Kamm-Musteranordnung der Metallverdrahtungsschicht 152, wobei die Metallleitungen 152-1, 152-3 und 152-5 üblicherweise an einem Ende mit einer verlängerten Metallleitung 152-7 verbunden sind, und wobei die Metallleitungen 152-2, 152-4 und 152-6 an einem Ende mit einer verlängerten Metallleitung 152-8 verbunden sind. Wie in 1B dargestellt, erstrecken sich die Luftspalt-Abstandhalter 158 horizontal über die offenen (nicht verbundenen) Enden der Metallleitungen 152-1, ...., 152-6. Im Vergleich zu herkömmlichen Luftspaltstrukturen bieten Größe und Form der in den 1A und 1B dargestellten Luftspalt-Abstandhalter 158 eine verbesserte TDDB-Zuverlässigkeit sowie eine reduzierte kapazitive Kopplung zwischen den Metallleitungen aus Gründen, die nun anhand der 2A und 2B näher erläutert werden.In addition, they extend between the metal lines 152 - 1 , ...., 152-6 formed air gap spacers 158 in one embodiment of the invention as in 1B shown, horizontally (eg in the Y direction) beyond end portions of adjacent metal lines addition. In particular shows 1B an exemplary toothed comb-comb pattern arrangement of the metal wiring layer 152 , where the metal lines 152 - 1 . 152 - 3 and 152 - 5 usually at one end with an extended metal line 152 - 7 are connected, and wherein the metal lines 152 - 2 . 152 - 4 and 152 - 6 at one end with an extended metal line 152 - 8th are connected. As in 1B shown, extend the air gap spacers 158 horizontally across the open (unconnected) ends of the metal lines 152 - 1 , ...., 152-6 , Compared to conventional air gap structures, the size and shape of the offer in the 1A and 1B illustrated air gap spacers 158 improved TDDB reliability and reduced capacitive coupling between the metal lines for reasons now described with reference to FIGS 2A and 2 B be explained in more detail.
  • Die 2A und 2B veranschaulichen schematisch Verbesserungen der TDDB-Zuverlässigkeit und eine reduzierte kapazitive Kopplung zwischen Metallleitungen einer BEOL-Struktur, die mit Luftspaltstrukturen erzielt werden, die mit abschnürenden Abscheideverfahren nach Ausführungsformen der Erfindung gebildet werden, im Vergleich zu Luftspaltstrukturen, die mit herkömmlichen Verfahren gebildet werden. Insbesondere veranschaulicht 2A schematisch einen Abschnitt der Metallverdrahtungsschicht 152 von 1A einschließlich der Metallleitungen 152-1 und 152-2 und den Luftspalt 158, der zwischen den Metallleitungen durch Bilden der dielektrischen Deckschicht 156 unter Verwendung eines abschnürenden Abscheideverfahrens gemäß einer Ausführungsform der Erfindung gebildet wird. Wie in 2A dargestellt, sind die Metallleitungen 152-1 und 152-2 und die zugehörigen Auskleidungen 153 so ausgebildet, dass sie eine Breite W aufweisen und um einen Abstand S voneinander beabstandet sind. Weiterhin veranschaulicht 2B schematisch eine Halbleiterstruktur mit einem Luftspalt 168, der zwischen den gleichen beiden Metallleitungen 152-1 und 152-2 mit der gleichen Breite W und dem gleichen Abstand S wie in 2A angeordnet ist, wobei der Luftspalt 168 jedoch durch Bilden einer dielektrischen Deckschicht 166 unter Verwendung eines herkömmlichen abschnürenden Abscheideverfahrens gebildet wird.The 2A and 2 B illustrate schematically improvements in TDDB reliability and reduced capacitive coupling between metal lines of a BEOL structure achieved with air gap structures formed with pinch-off deposition methods according to embodiments of the invention compared to air gap structures formed by conventional methods. In particular, illustrated 2A schematically a section of Metal wiring layer 152 from 1A including the metal lines 152 - 1 and 152 - 2 and the air gap 158 between the metal lines by forming the dielectric capping layer 156 is formed using a pinch-off deposition method according to an embodiment of the invention. As in 2A shown are the metal lines 152 - 1 and 152 - 2 and the associated linings 153 are formed so that they have a width W and are spaced by a distance S from each other. Further illustrated 2 B schematically a semiconductor structure with an air gap 168 that is between the same two metal wires 152 - 1 and 152 - 2 with the same width W and the same distance S as in 2A is arranged, wherein the air gap 168 however, by forming a dielectric capping layer 166 is formed using a conventional pinch-off deposition method.
  • Wie in 2A dargestellt, ist der „Abschnürungs“-Bereich 156-1 in der dielektrischen Deckschicht 156 so ausgebildet, dass sich der Luftspalt 158 über die Oberseite der Metallleitungen 152-1 und 152-2 erstreckt. Im Gegensatz dazu führt ein herkömmlicher abschnürender Abscheideprozess, wie in 2B dargestellt, zur Bildung eines Abschnürungsbereichs 166-1 in der dielektrischen Deckschicht 166 unterhalb der Oberseite der Metallleitungen 152-1 und 152-2, so dass sich der resultierende Luftspalt 168 nicht über die Metallleitungen 152-1 und 152-2 erstreckt. Darüber hinaus ist, wie in den 2A und 2B vergleichsweise veranschaulicht, die Menge an dielektrischem Material, das auf den Seitenwand- und Bodenflächen in der Aussparung zwischen den Metallleitungen 152-1 und 152-2 abgeschieden wird, wie in 2B unter Verwendung eines konventionellen abschnürenden Abscheideverfahrens dargestellt, deutlich größer als die Menge an dielektrischem Material, das auf den Seitenwand- und Bodenflächen in der Aussparung zwischen den Metallleitungen 152-1 und 152-2 abgeschieden wird, wie in 2A unter Verwendung eines abschnürenden Abscheideverfahrens gemäß einer Ausführungsform der Erfindung dargestellt. Infolgedessen ist ein Volumen V1 des resultierenden Luftspalts 158 in 2A deutlich größer als ein Volumen V2 des resultierenden Luftspalts 168 in 2B.As in 2A is the "pinch-off" area 156-1 in the dielectric cover layer 156 designed so that the air gap 158 over the top of the metal lines 152 - 1 and 152 - 2 extends. In contrast, a conventional pinch-off deposition process, as in 2 B shown, to form a Abschnürungsbereichs 166 - 1 in the dielectric cover layer 166 below the top of the metal lines 152 - 1 and 152 - 2 , so that the resulting air gap 168 not over the metal lines 152 - 1 and 152 - 2 extends. In addition, as in the 2A and 2 B comparatively illustrates the amount of dielectric material on the sidewall and bottom surfaces in the recess between the metal lines 152 - 1 and 152 - 2 is deposited, as in 2 B illustrated using a conventional pinch-off deposition method, significantly greater than the amount of dielectric material deposited on the sidewall and bottom surfaces in the recess between the metal lines 152 - 1 and 152 - 2 is deposited, as in 2A using a pinch-off deposition method according to one embodiment of the invention. As a result, there is a volume V1 of the resulting air gap 158 in 2A significantly larger than a volume V2 of the resulting air gap 168 in 2 B ,
  • Die Struktur in 2A hat gegenüber der in 2B dargestellten konventionellen Struktur verschiedene Vorteile. So führt beispielsweise das größere Volumen V1 des Luftspalts 158 (mit weniger dielektrischem Material in der Aussparung zwischen den Metallleitungen) zu einer kleineren parasitären Kapazität zwischen den Metallleitungen 152-1 und 152-2 (im Vergleich zur Struktur von 2B). Tatsächlich gibt es eine reduzierte effektive Dielektrizitätskonstante in der Aussparung zwischen den Metallleitungen 152-1 und 152-2 in 2A im Vergleich zu 2B, da es weniger dielektrisches Material und ein großes Luftvolumen V1 (k=1) in der Aussparung zwischen den Metallleitungen 152-1 und 152-2 in 2A gibt.The structure in 2A has opposite the in 2 B illustrated conventional structure various advantages. For example, this leads to the larger volume V1 of the air gap 158 (with less dielectric material in the gap between the metal lines) to a smaller parasitic capacitance between the metal lines 152 - 1 and 152 - 2 (compared to the structure of 2 B) , In fact, there is a reduced effective dielectric constant in the gap between the metal lines 152 - 1 and 152 - 2 in 2A compared to 2 B because there is less dielectric material and a large volume of air V1 (k = 1) in the recess between the metal lines 152 - 1 and 152 - 2 in 2A gives.
  • Darüber hinaus bietet die Struktur von 2A eine verbesserte Zuverlässigkeit der TDDB im Vergleich zur Struktur von 2B. Insbesondere, wie in 2A dargestellt, gibt es, da sich der Luftspalt 158 über die Metallleitungen 152-1 und 152-2 erstreckt, einen langen Diffusions-/Leitungsweg P1 zwischen den kritischen Schnittstellen der Metallleitungen 152-1 und 152-2 (die kritischen Schnittstellen sind eine Schnittstelle zwischen der dielektrischen Deckschicht 156 und den oberen Oberflächen der Metallleitungen 152-1 und 152-2). Dies steht im Gegensatz zu einem kürzeren Diffusions-/Leitungsweg P2 in der dielektrischen Deckschicht 166 zwischen den kritischen Schnittstellen der Metallleitungen 152-1 und 152-2 in der in 2B dargestellten Struktur. Ein TDDB-Ausfallmechanismus in der Struktur von 2A oder 2B würde sich aus dem Durchbruch des dielektrischen Materials und der Bildung eines Leitungsweges durch das dielektrische Material zwischen den oberen Oberflächen der Metallleitungen 152-1 und 152-2 aufgrund von Elektronentunnelstrom ergeben. Der längere Diffusionsweg P1 in der in 2A dargestellten Struktur, gekoppelt mit der optionalen Verwendung eines dichten dielektrischen Auskleidungsmaterials 155 mit verbesserter Durchschlagsfestigkeit, würde eine verbesserte TDDB-Zuverlässigkeit der Struktur in 2A im Vergleich zu der in 2B dargestellten Struktur bieten.In addition, the structure of 2A improved reliability of the TDDB compared to the structure of 2 B , In particular, as in 2A shown, there is, as the air gap 158 over the metal lines 152 - 1 and 152 - 2 extends, a long diffusion / conduction path P1 between the critical interfaces of the metal lines 152 - 1 and 152 - 2 (The critical interfaces are an interface between the dielectric capping layer 156 and the top surfaces of the metal lines 152 - 1 and 152 - 2 ). This is in contrast to a shorter diffusion / conduction path P2 in the dielectric cover layer 166 between the critical interfaces of the metal lines 152 - 1 and 152 - 2 in the in 2 B illustrated structure. A TDDB failure mechanism in the structure of 2A or 2 B would be due to the breakdown of the dielectric material and the formation of a conductive path through the dielectric material between the top surfaces of the metal lines 152 - 1 and 152 - 2 due to electron tunneling current. The longer diffusion path P1 in the in 2A illustrated structure coupled with the optional use of a dense dielectric lining material 155 With improved dielectric strength, improved TDDB reliability would increase the structure in 2A compared to the in 2 B show structure presented.
  • Darüber hinaus würde die horizontale Verlängerung der Luftspalt-Abstandhalter 158 über die Endabschnitte der Metallleitungen hinaus, wie in 1B dargestellt, zu einer weiteren Verbesserung der Zuverlässigkeit der TDDB und einer reduzierten kapazitiven Kopplung aus den gleichen Gründen beitragen, die in Bezug auf 2A diskutiert wurden. Insbesondere, wie in 1B dargestellt, würde die Verlängerung des Luftspalts 158 über das Ende der Metallleitung 152-1 hinaus beispielsweise einen langen Diffusions-/Leitungsweg zwischen der kritischen Schnittstelle am offenen Ende der Metallleitung 152-1 und der angrenzenden Metallleitung 152-2 ermöglichen. In einer alternativen Ausführungsform von 1B könnten Luftspalt-Abstandhalter zwischen der verlängerten Metallleitung 152-8 und den angrenzenden offenen Enden der Metallleitungen 152-1, 152-2 und 152-5 sowie Luftspalt-Abstandhalter zwischen der verlängerten Metallleitung 152-7 und den angrenzenden offenen Enden der Metallleitungen 152-2, 152-4 und 152-6 gebildet werden, um dadurch die TDDB-Zuverlässigkeit weiter zu optimieren und die kapazitive Kopplung zwischen den verzahnten Kammstrukturen zu reduzieren.In addition, the horizontal extension of the air gap spacers would 158 beyond the end portions of the metal lines, as in 1B to contribute to further improving the reliability of the TDDB and a reduced capacitive coupling for the same reasons, in relation to 2A were discussed. In particular, as in 1B represented, would be the extension of the air gap 158 over the end of the metal pipe 152 - 1 for example, a long diffusion / conduction path between the critical interface at the open end of the metal line 152 - 1 and the adjacent metal line 152 - 2 enable. In an alternative embodiment of 1B could air gap spacers between the extended metal line 152 - 8th and the adjacent open ends of the metal lines 152 - 1 . 152 - 2 and 152 - 5 and air gap spacers between the extended metal conduit 152 - 7 and the adjacent open ends of the metal lines 152 - 2 . 152 - 4 and 152 - 6 thereby further optimizing the TDDB reliability and reducing the capacitive coupling between the toothed comb structures.
  • 3 ist ein schematischer seitlicher Querschnitt einer Halbleitervorrichtung mit Luftspalt-Abstandhaltern, die integral in einer BEOL-Struktur der Halbleitervorrichtung gemäß einer weiteren Ausführungsform der Erfindung ausgebildet sind. Insbesondere veranschaulicht 3 schematisch eine Halbleitervorrichtung 100', die in ihrer Struktur der in den 1A/1B dargestellten Halbleitervorrichtung 100 ähnlich ist, mit der Ausnahme, dass sich die in 3 dargestellten Luftspalt-Abstandhalter 158 nicht über eine Unterseite der Metallleitungen der metallischen Verdrahtungsschicht 152 hinaus erstrecken. Bei dieser Struktur würde die ILD-Schicht 151 bis zur unteren Ebene der Metallleitungen vertieft (im Vergleich zur Vertiefung unter die Unterseite der Metallleitungen, wie in 8 dargestellt, um die in 1A dargestellten Abstandhalter für den erweiterten Luftspalt zu bilden). In anderen Ausführungsformen der Erfindung, während die 1A und 3 die BEOL-Struktur 130 mit ersten und zweiten Verbindungsebenen 140 und 150 zeigen, kann die BEOL-Struktur 130 eine oder mehrere zusätzliche Verbindungsebenen aufweisen, die über die zweite Verbindungsebene 150 gebildet sind. Solche zusätzlichen Verbindungsebenen können mit Luftspalt-Abstandhaltern unter Verwendung der hierin beschriebenen Techniken und Materialien gebildet werden. 3 FIG. 15 is a schematic side cross-sectional view of a semiconductor device having air gap spacers integrally formed in a BEOL structure of the semiconductor device according to another embodiment of the invention. FIG. In particular, illustrated 3 schematically a semiconductor device 100 ' , which in their structure are in the 1A 1B is a semiconductor device 100 is similar, with the exception that in 3 illustrated air gap spacers 158 not over a bottom of the metal lines of the metallic wiring layer 152 extend beyond. In this structure, the ILD layer would 151 recessed to the lower level of the metal lines (compared to the recess under the bottom of the metal lines, as in 8th presented to the in 1A represented spacers for the extended air gap to form). In other embodiments of the invention, while the 1A and 3 the BEOL structure 130 with first and second connection levels 140 and 150 can show the BEOL structure 130 have one or more additional interconnect levels that cross the second interconnect level 150 are formed. Such additional interconnect levels may be formed with air gap spacers using the techniques and materials described herein.
  • Verfahren zur Herstellung der Halbleitervorrichtung 100 aus 1A (und 3) werden nun anhand der 4 bis 10, die die Halbleitervorrichtung 100 in verschiedenen Fertigungsstufen schematisch darstellen, näher erläutert. 4 ist beispielsweise ein schematischer Querschnitt der Halbleitervorrichtung 100 in einem Zwischenstadium der Herstellung, in der ein Muster von Öffnungen 151-1 (z.B. Damaszeneröffnungen mit Gräben und Durchgangsöffnungen) in der ILD-Schicht 151 gemäß einer Ausführungsform der Erfindung gebildet wird. Insbesondere veranschaulicht 4 schematisch die Halbleitervorrichtung 100 von 1A in einem Zwischenstadium der Herstellung, nachdem die FEOL/MOL-Struktur 120, die erste Verbindungsebene 140, die Deckschicht 148 und die ILD-Schicht 151 auf dem Substrat 110 sequentiell gebildet wurden, und nachdem die ILD-Schicht 151 strukturiert wurde, um die Öffnungen 151-1 in der ILD-Schicht 151 zu bilden. Nach dem Abscheiden der ILD-Schicht 151 können Standard-Photolithographie- und -Ätzprozesse durchgeführt werden, um die Öffnungen 151-1 in der ILD-Schicht 151 zu ätzen, die anschließend mit metallischem Material gefüllt werden, um die Metallverdrahtungsschicht 152 aus 1A zu bilden. Es ist zu beachten, dass in der ILD-Schicht 151 zwar keine vertikalen Durchkontakte dargestellt werden, es ist jedoch zu verstehen, dass in der zweiten Verbindungsebene 150 vertikale Durchkontakte vorhanden wären, um vertikale Verbindungen zur Metallisierung in der darunter liegenden Verbindungsebene 140 herzustellen.Method of manufacturing the semiconductor device 100 out 1A (and 3 ) are now based on the 4 to 10 that the semiconductor device 100 schematically represent in different stages, explained in more detail. 4 For example, is a schematic cross section of the semiconductor device 100 in an intermediate stage of manufacture, in which a pattern of openings 151 - 1 (eg, damascene openings with trenches and vias) in the ILD layer 151 is formed according to an embodiment of the invention. In particular, illustrated 4 schematically the semiconductor device 100 from 1A in an intermediate stage of manufacture, after the FEOL / MOL structure 120 , the first connection level 140 , the topcoat 148 and the ILD layer 151 on the substrate 110 were formed sequentially, and after the ILD layer 151 was structured to the openings 151 - 1 in the ILD layer 151 to build. After the deposition of the ILD layer 151 For example, standard photolithography and etching processes can be performed around the openings 151 - 1 in the ILD layer 151 etched, which are then filled with metallic material around the metal wiring layer 152 out 1A to build. It should be noted that in the ILD layer 151 Although no vertical vias are shown, it should be understood that in the second interconnect level 150 vertical vias would be present to make vertical connections to the metallization in the underlying interconnect level 140 manufacture.
  • In 4 sind die Öffnungen 151-1 mit einer Breite W und einem Abstand S dargestellt. In einer Ausführungsform der Erfindung kann im Rahmen der Bildung von Luftspalt-Abstandhaltern zwischen eng beieinander liegenden Metallleitungen mittels abschnürenden Abscheideverfahren die Breite W der Öffnungen (in denen die Metallleitungen gebildet werden) in einem Bereich von etwa 2 nm bis etwa 25 nm mit einem bevorzugten Bereich von etwa 6 nm bis etwa 10 nm liegen. Darüber hinaus kann in einer Ausführungsform der Abstand S zwischen den Metallleitungen in einem Bereich von etwa 2 nm bis etwa 25 nm mit einem bevorzugten Bereich von etwa 6 nm bis etwa 10 nm liegen.In 4 are the openings 151 - 1 shown with a width W and a distance S. In one embodiment of the invention, in forming air gap spacers between closely spaced metal lines by pinching deposition techniques, the width W of the openings (in which the metal lines are formed) may range from about 2 nm to about 25 nm with a preferred range from about 6 nm to about 10 nm. Moreover, in one embodiment, the distance S between the metal lines may be in a range of about 2 nm to about 25 nm with a preferred range of about 6 nm to about 10 nm.
  • Ein nächstes Prozessmodul im beispielhaften Herstellungsprozess umfasst ein Bilden der in 1A dargestellten Metallverdrahtungsschicht 152 mit einem Prozessablauf, wie er in den 5 und 6 schematisch dargestellt ist. Insbesondere ist 5 ein schematischer Querschnitt der Halbleitervorrichtung von 4 nach dem Abscheiden einer gleichförmigen Schicht aus Auskleidungsmaterial 153A und dem Abscheiden einer Schicht aus metallischem Material 152A auf der gleichförmigen Schicht aus Auskleidungsmaterial 153A, um die Öffnungen 151-1 in der ILD-Schicht 151 zu füllen. Darüber hinaus ist 6 ein schematischer Querschnitt der Halbleitervorrichtung von 5 nach dem Planarisieren der Oberfläche der Halbleiterstruktur bis hinunter zur ILD-Schicht 151 zur Bildung der Metallverdrahtungsschicht 152. Die Metallverdrahtungsschicht 152 kann mit bekannten Materialien und bekannten Techniken gebildet werden.A next process module in the exemplary manufacturing process includes forming the in 1A illustrated metal wiring layer 152 with a process flow, as in the 5 and 6 is shown schematically. In particular 5 a schematic cross section of the semiconductor device of 4 after depositing a uniform layer of lining material 153A and depositing a layer of metallic material 152A on the uniform layer of lining material 153A to the openings 151 - 1 in the ILD layer 151 to fill. In addition, it is 6 a schematic cross section of the semiconductor device of 5 after planarizing the surface of the semiconductor structure down to the ILD layer 151 for forming the metal wiring layer 152 , The metal wiring layer 152 can be formed with known materials and techniques.
  • So wird beispielsweise die gleichförmige Schicht aus dem Auskleidungsmaterial 153A vorzugsweise abgeschieden, um die Seitenwand- und Bodenflächen der Öffnungen 151-1 in der ILD-Schicht 151 mit einer dünnen Auskleidungsschicht zu versehen. Die dünne Auskleidungsschicht kann durch gleichförmige Abscheidung einer oder mehrerer dünner Materialschichten, wie beispielsweise Tantalnitrid (TaN), Kobalt (Co) oder Ruthenium (Ru), Mangan (Mn) oder Mangannitrid (MnN) oder anderer Auskleidungsmaterialien (oder Kombinationen von Auskleidungsmaterialien wie Ta/TaN, TiN, CoWP, NiMoP, NiMoB) gebildet werden, die für die jeweilige Anwendung geeignet sind. Die dünne Auskleidungsschicht erfüllt mehrere Funktionen. So dient beispielsweise die dünne Auskleidungsschicht als Barrierediffusionsschicht, um eine Migration / Diffusion des metallischen Materials (z.B. Cu) in die ILD-Schicht 151 zu verhindern. Darüber hinaus dient die dünne Auskleidungsschicht als Haftschicht, um eine gute Haftung auf der Schicht aus dem metallischen Werkstoff 152A (z.B. Cu) zu gewährleisten, die zum Füllen der Öffnungen 151-1 in der ILD-Schicht 151 verwendet wird.For example, the uniform layer becomes the lining material 153A preferably deposited around the sidewall and bottom surfaces of the openings 151 - 1 in the ILD layer 151 to be provided with a thin lining layer. The thin liner layer may be formed by uniformly depositing one or more thin layers of material such as tantalum nitride (TaN), cobalt (Co) or ruthenium (Ru), manganese (Mn) or manganese nitride (MnN) or other lining materials (or combinations of lining materials such as Ta / TaN, TiN, CoWP, NiMoP, NiMoB) which are suitable for the respective application. The thin lining layer fulfills several functions. For example, the thin liner layer serves as a barrier diffusion layer to facilitate migration / diffusion of the metallic material (eg, Cu) into the ILD layer 151 to prevent. In addition, the thin liner layer serves as an adhesive layer to provide good adhesion to the metallic material layer 152A (Eg Cu) to ensure that to fill the openings 151 - 1 in the ILD layer 151 is used.
  • In einer Ausführungsform weist die Schicht aus metallischem Material 152A ein metallisches Material wie beispielsweise Kupfer (Cu), Aluminium (Al), Wolfram (W), Kobalt (Co) oder Ruthenium (Ru) auf, das mit bekannten Techniken wie Galvanisieren, stromloser Abscheidung, CVD, PVD oder einer Kombination von Verfahren abgeschieden wird. Vor dem Füllen der Öffnungen 151-1 in der ILD-Schicht 151 mit dem leitfähigen Material kann optional eine dünne Saatschicht (z.B. Cu-Saatschicht) mit einer geeigneten Abscheidetechnik wie ALD, CVD oder PVD abgeschieden werden (auf der gleichförmigen Auskleidungsschicht 153A). Die Saatschicht kann aus einem Material gebildet werden, das die Haftung des metallischen Materials auf dem Grundmaterial verbessert und das bei einem nachfolgenden Beschichtungsprozess als katalytisches Material dient. So kann beispielsweise eine dünne gleichförmige Cu-Saatschicht mittels PVD auf die Oberfläche des Substrats aufgebracht werden, gefolgt von Cu-Galvanisierung zum Füllen der in der ILD-Schicht 151-1 gebildeten Öffnungen (z.B. Gräben und Durchkontakten) und damit Ausbilden einer Cu-Metallisierungsschicht 152. Die Deckschicht-, Saat- und Metallisierungsmaterialien werden dann durch einen chemisch-mechanischen Polierprozess (CMP) entfernt, um die Oberfläche der Halbleiterstruktur bis zur ILD-Schicht 151 zu planarisieren, was zu der in 6 dargestellten Zwischenstruktur führt. In one embodiment, the layer of metallic material 152A a metallic material such as copper (Cu), aluminum (Al), tungsten (W), cobalt (Co) or ruthenium (Ru) deposited by known techniques such as electroplating, electroless plating, CVD, PVD or a combination of methods becomes. Before filling the openings 151 - 1 in the ILD layer 151 Optionally, a thin seed layer (eg, Cu seed layer) may be deposited with the conductive material by a suitable deposition technique such as ALD, CVD, or PVD (on the uniform liner layer 153A) , The seed layer may be formed of a material which improves the adhesion of the metallic material to the base material and which serves as a catalytic material in a subsequent coating process. For example, a thin uniform Cu seed layer may be applied to the surface of the substrate by PVD, followed by Cu plating to fill in the ILD layer 151 - 1 formed openings (eg trenches and vias) and thus forming a Cu metallization 152 , The overcoat, seed and metallization materials are then removed by a chemical mechanical polishing (CMP) process, around the surface of the semiconductor structure to the ILD layer 151 to planarize, leading to the in 6 leads shown intermediate structure.
  • In einer Ausführungsform der Erfindung kann nach Durchführung des CMP-Prozesses eine Schutzschicht auf den freiliegenden Oberflächen der Metallleitungen 152-1, ...., 152-6 gebildet werden, um die Metallisierung vor möglichen Schäden durch nachfolgende Bearbeitungsbedingungen und -umgebungen zu schützen. So ist beispielsweise 7 ein schematischer Querschnitt der Halbleitervorrichtung von 6 nach dem Bilden von Schutzkappen 154 auf den Metallleitungen 152-1, ...., 152-6 gemäß einer Ausführungsform der Erfindung. In einer Ausführungsform können die Schutzkappen 154 für die Kupfermetallisierung unter Verwendung eines selektiven Co-Abscheideprozesses gebildet werden, um selektiv eine dünne Deckschicht aus Co auf den freiliegenden Oberflächen der Metallleitungen 152-1, ...., 152-6 abzuscheiden. In weiteren Ausführungsformen der Erfindung können die Schutzkappen 154 aus anderen Materialien wie Tantal (Ta) oder Ruthenium (Ru) gebildet werden. Die Schutzkappen 154 auf den Metallleitungen 152-1, ...., 152-6 sind optionale Merkmale, die auf Wunsch eingesetzt werden können, um aggressivere Ätzbedingungen usw. beim Bilden von Luftspalt-Abstandhaltern und anderen Strukturen mit den im Folgenden beschriebenen Techniken zu ermöglichen.In one embodiment of the invention, after performing the CMP process, a protective layer may be formed on the exposed surfaces of the metal lines 152 - 1 , ...., 152-6 to protect the metallization from potential damage from subsequent processing conditions and environments. Such is for example 7 a schematic cross section of the semiconductor device of 6 after making caps 154 on the metal lines 152 - 1 , ...., 152-6 according to an embodiment of the invention. In one embodiment, the protective caps 154 for copper metallization using a selective co-deposition process to selectively form a thin coating of Co on the exposed surfaces of the metal lines 152 - 1 , ...., 152-6 deposit. In further embodiments of the invention, the protective caps 154 made of other materials such as tantalum (Ta) or ruthenium (Ru). The protective caps 154 on the metal lines 152 - 1 , ...., 152-6 are optional features that can be used if desired to allow for more aggressive etching conditions, etc., in forming air gap spacers and other structures with the techniques described below.
  • Ein nächster Schritt im Herstellungsprozess umfasst ein Bilden von Luftspalt-Abstandhaltern in der zweiten Verbindungsebene 150 unter Verwendung eines Prozessablaufs, wie er in den 8, 9 und 10 schematisch dargestellt ist. Insbesondere ist 8 ein schematischer Querschnitt der Halbleitervorrichtung von 7 nach dem Ätzen freiliegender Abschnitte der ILD-Schicht 151, um Aussparungen 151-2 zwischen den Metallleitungen 152-1, ...., 152-6 gemäß einer Ausführungsform der Erfindung zu bilden. In einer Ausführungsform kann jede geeignete Maskierungs- (z.B. Photoresistmaske) und Ätztechnik (z.B. RIE (reaktives Ionenätzen, reactive ion etch)) verwendet werden, um Abschnitte der ILD-Schicht 151 zu vertiefen und die Aussparungen 151-2 zu bilden, wie in 8 dargestellt. So kann beispielsweise in einer Ausführungsform mit einer Trockenätztechnik unter Verwendung eines fluorbasierten Ätzmittels das dielektrische Material der ILD-Schicht 151 weggeätzt werden, um die Aussparungen 151-2 zu bilden. In einer Ausführungsform sind die Aussparungen 151-2 so ausgebildet, dass die vertiefte Oberfläche der ILD-Schicht 151 unterhalb der Bodenflächen der Metallleitungen 152-1, ...., 152-6 liegt, wie in 8 dargestellt. In einer weiteren Ausführungsform kann der Ätzprozess so durchgeführt werden, dass die Aussparungen 151-2 bis auf eine Ebene der Bodenflächen der Metallverdrahtung 152 vertieft werden (siehe 3). In Bereichen der Metallverdrahtung 152, in denen die Metallleitungen relativ weit auseinander liegen, wird die ILD-Schicht 151 nicht entfernt, da die Kapazität zwischen den weit auseinander liegenden Metallleitungen als vernachlässigbar angenommen wird.A next step in the manufacturing process includes forming air gap spacers in the second interconnect level 150 using a process flow as described in the 8th . 9 and 10 is shown schematically. In particular 8th a schematic cross section of the semiconductor device of 7 after etching exposed portions of the ILD layer 151 to recesses 151 - 2 between the metal lines 152 - 1 , ...., 152-6 to form according to an embodiment of the invention. In one embodiment, any suitable masking (eg, photoresist mask) and etching technique (eg, RIE (reactive ion etching, reactive ion etch)) may be used to form portions of the ILD layer 151 to deepen and the recesses 151 - 2 to form, as in 8th shown. For example, in one embodiment using a dry etching technique using a fluorine-based etchant, the dielectric material of the ILD layer 151 be etched away to the recesses 151 - 2 to build. In one embodiment, the recesses are 151 - 2 designed so that the recessed surface of the ILD layer 151 below the bottom surfaces of the metal pipes 152 - 1 , ...., 152-6 lies, as in 8th shown. In a further embodiment, the etching process may be performed such that the recesses 151 - 2 down to a level of the bottom surfaces of the metal wiring 152 be deepened (see 3 ). In areas of metal wiring 152 in which the metal lines are relatively far apart, the ILD layer becomes 151 not removed because the capacitance between the widely spaced metal lines is considered negligible.
  • Ein nächster Schritt in dem Prozess besteht darin, eine gleichförmige Schicht aus Isoliermaterial über der Halbleiterstruktur von 8 abzulagern, um die gleichförmige Isolierung 155 zu bilden, wie in 9 dargestellt. Die gleichförmige Isolierung 155 ist eine optionale Schutzfunktion, die vor dem abschnürenden Abscheideprozess gebildet werden kann, um die freiliegenden Oberflächen der ILD-Schicht 151 und der Metallverdrahtungsschicht 152 zusätzlich zu schützen. So kann beispielsweise in der beispielhaften Ausführungsform von 9, während die gleichförmigen Auskleidungsschichten 153 die Seitenwände der Metallleitungen 152-1, ...., 152-6 in gewissem Umfang schützen, die gleichförmige Isolierauskleidung 155 einen zusätzlichen Schutz vor Oxidation der Metallleitungen 152-1, ...., 152-6 bieten, wenn die Metallleitungen aus Kupfer gebildet sind und die Auskleidungsschichten 153 nicht ausreichen, um die Diffusion von Sauerstoff in die Metallleitungen aus den später gebildeten Luftspalt-Abstandhaltern 158 zu verhindern. Obwohl die Luftspalt-Abstandhalter 158, wie sie später gebildet werden, eine vakuumähnliche Umgebung aufweisen, gibt es nämlich immer noch einen gewissen Sauerstoffgehalt in den Luftspalt-Abstandhaltern 158, der in Fällen, in denen die Auskleidungsschichten 153 den Restsauerstoff in den Luftspalt-Abstandhaltern 158 durch die Auskleidungsschichten 153 zu den Metallleitungen diffundieren lassen, zu einer Oxidation der Kupfer-Metallleitungen führen kann.A next step in the process is to form a uniform layer of insulating material over the semiconductor structure of FIG 8th deposit to the uniform insulation 155 to form, as in 9 shown. The uniform insulation 155 is an optional protective function that can be formed prior to the pinch-off deposition process around the exposed surfaces of the ILD layer 151 and the metal wiring layer 152 in addition to protect. For example, in the exemplary embodiment of FIG 9 while the uniform lining layers 153 the side walls of the metal pipes 152 - 1 , ...., 152-6 to some extent protect the uniform insulating lining 155 an additional protection against oxidation of the metal lines 152 - 1 , ...., 152-6 provide when the metal lines are formed of copper and the lining layers 153 not sufficient to prevent the diffusion of oxygen into the metal lines from the later formed air gap spacers 158 to prevent. Although the air gap spacers 158 namely, as they are formed later, have a vacuum-like environment, namely, there is still some oxygen content in the air gap spacers 158 that in cases where the lining layers 153 the residual oxygen in the air gap spacers 158 through the lining layers 153 to the metal lines can diffuse, can lead to oxidation of the copper-metal lines.
  • Weiterhin kann die gleichförmige Isolierung 155 mit einer oder mehreren robusten ultradünnen Schichten aus dielektrischem Material gebildet werden, die die gewünschten elektrischen und mechanischen Eigenschaften wie geringen Leckstrom, einen hohen elektrischen Durchschlag, Hydrophobie usw. aufweisen und die Schäden durch nachfolgende Halbleiterbearbeitungsschritte gering halten können. So kann beispielsweise die gleichförmige Isolierung 155 aus einem dielektrischen Material wie SiN, SiCN, SiNO, SiCNO, SiBN, SiCBN, SiC oder anderen dielektrischen Materialien mit den gewünschten elektrischen / mechanischen Eigenschaften gebildet werden, wie vorstehend erwähnt. In einer Ausführungsform wird die gleichförmige Isolierung 155 mit einer Dicke in einem Bereich von etwa 0,5 nm bis etwa 5 nm ausgebildet. Die gleichförmige Isolierung 155 kann aus mehreren gleichförmigen Schichten aus gleichen oder unterschiedlichen dielektrischen Materialien gebildet werden, die mittels eines zyklischen Abscheideprozesses abgeschieden werden. So kann beispielsweise in einer Ausführungsform die gleichförmige Isolierung 155 aus mehreren dünnen gleichförmigen SiN-Schichten (z.B. 0,1 nm - 0,2 nm dicke SiN-Schichten) gebildet werden, die nacheinander abgeschieden werden, um eine SiN-Schicht zu bilden, die eine insgesamt gewünschte Dicke aufweist.Furthermore, the uniform insulation 155 are formed with one or more rugged, ultrathin layers of dielectric material that have the desired electrical and mechanical properties such as low leakage current, high electrical breakdown, hydrophobicity, etc., and that can minimize damage by subsequent semiconductor processing steps. For example, the uniform insulation 155 of a dielectric material such as SiN, SiCN, SiNO, SiCNO, SiBN, SiCBN, SiC or other dielectric materials having the desired electrical / mechanical properties as mentioned above. In one embodiment, the uniform insulation 155 formed with a thickness in a range of about 0.5 nm to about 5 nm. The uniform insulation 155 may be formed of a plurality of uniform layers of the same or different dielectric materials deposited by a cyclic deposition process. For example, in one embodiment, the uniform insulation 155 are formed of a plurality of thin uniform SiN layers (eg, 0.1 nm - 0.2 nm thick SiN layers) which are sequentially deposited to form a SiN layer having an overall desired thickness.
  • Wie in 9 dargestellt, werden nach der Bildung der gleichförmigen Isolierung 155 die Aussparungen 151-2 zwischen den Metallleitungen der Metallverdrahtungsschicht 152 mit einem Anfangsvolumen Vi dargestellt. Insbesondere in einer Ausführungsform, in der die gleichförmige Isolierung 155 gebildet wird, wird das Volumen Vi durch die Seitenwand- und Bodenflächen der gleichförmigen Isolierung 155 und eine gestrichelte Linie L definiert, die eine Oberseite der gleichförmigen Isolierung 155 auf der Metallverdrahtungsschicht 152 bezeichnet. In einer weiteren Ausführungsform der Erfindung, wenn die gleichförmige Isolierungsauskleidung 155 nicht gebildet wird, würde das Anfangsvolumen Vi durch die freiliegenden Oberflächen der Auskleidungsschichten 153, die vertiefte Oberfläche der ILD-Schicht 151 und eine Oberseite der Metallleitungen der Metallverdrahtungsschicht 152 definiert. Wie nachstehend erläutert, verbleibt ein bedeutender Teil des Ausgangsvolumens Vi in den Aussparungen 151-2 zwischen den Metallleitungen, nachdem die Luftspalt-Abstandhalter 158 mittels eines abschnürenden Abscheideprozesses gemäß einer Ausführungsform der Erfindung gebildet wurden.As in 9 shown after the formation of uniform insulation 155 the recesses 151 - 2 between the metal lines of the metal wiring layer 152 with an initial volume vi shown. In particular, in an embodiment in which the uniform insulation 155 is formed, the volume becomes vi through the sidewall and bottom surfaces of the uniform insulation 155 and a dashed line L that defines a top of uniform insulation 155 on the metal wiring layer 152 designated. In a further embodiment of the invention, when the uniform insulation liner 155 not formed, would the initial volume vi through the exposed surfaces of the lining layers 153 , the recessed surface of the ILD layer 151 and an upper surface of the metal lines of the metal wiring layer 152 Are defined. As explained below, a significant portion of the initial volume remains vi in the recesses 151 - 2 between the metal lines after the air gap spacers 158 were formed by means of a pinch-off deposition process according to an embodiment of the invention.
  • Ein nächster Schritt im Herstellungsprozess umfasst ein Abscheiden von dielektrischem Material über der Halbleiterstruktur von 9 unter Verwendung eines abschnürenden Abscheideprozesses, um die Luftspalt-Abstandhalter 158 in der Aussparung 151-2 zwischen den Metallleitungen der Metallleiterschicht 152 zu bilden. 10 veranschaulicht beispielsweise schematisch einen Abscheideprozess einer Schicht aus dielektrischem Material 156A unter Verwendung eines nicht-gleichförmigen Abscheideprozesses (z.B. PECVD oder PVD), um zu bewirken, dass sich im abgeschiedenen dielektrischen Material 156A über den Aussparungen 151-2 zwischen den Metallleitungen der Metallverdrahtungsschicht 152 gemäß einer Ausführungsform der Erfindung Abschnürungsbereiche bilden. 1A veranschaulicht die Halbleitervorrichtung 100 nach Abschluss des abschnürenden Abscheideprozesses, bei dem die dielektrische Deckschicht 156 mit Abschnürungsbereichen 156-1 in der dielektrischen Deckschicht und Luftspalt-Abstandhalter 158 in den Räumen 151-2 zwischen den Metallleitungen der Metallverdrahtungsschicht 152 gebildet werden.A next step in the manufacturing process includes depositing dielectric material over the semiconductor structure of FIG 9 using a pinch-off deposition process, around the air gap spacers 158 in the recess 151 - 2 between the metal lines of the metal conductor layer 152 to build. 10 For example, schematically illustrates a deposition process of a layer of dielectric material 156A using a non-uniform deposition process (eg, PECVD or PVD) to cause the deposition in the deposited dielectric material 156A over the recesses 151 - 2 between the metal lines of the metal wiring layer 152 form Abschnürungsbereiche according to an embodiment of the invention. 1A illustrates the semiconductor device 100 upon completion of the constrictive deposition process, wherein the dielectric overcoat 156 with constriction areas 156 - 1 in the dielectric capping layer and air gap spacers 158 in the rooms 151 - 2 between the metal lines of the metal wiring layer 152 be formed.
  • Gemäß Ausführungsformen der Erfindung können die strukturellen Eigenschaften (z.B. Größe, Form, Volumen, usw.) der Luftspalt-Abstandhalter, die durch abschnürende Abscheidung gebildet werden, gesteuert werden, z.B. basierend auf (i) der Art der einen oder mehreren dielektrischen Materialien, die zur Bildung der dielektrischen Deckschicht 156 verwendet werden, und / oder (ii) dem Abscheideprozess und den zugehörigen Abscheidungsparametern (z.B. Gasdurchsatz, HF-Leistung, Druck, Abscheiderate, usw.), die zur Durchführung der abschnürenden Abscheidung verwendet werden. So wird beispielsweise in einer Ausführungsform der Erfindung die Deckschicht 158 durch PECVD-Abscheidung eines dielektrischen Materials mit niedrigem k-Wert (z.B. k in einem Bereich von etwa 2,0 bis etwa 5,0) gebildet. Dieses dielektrische Material mit niedrigem k-Wert beinhaltet, ohne Einschränkung, SiCOH, poröses p-SiCOH, SiCN, kohlenstoffreiches SiCNH, p-SiCNH, SiN, SiC, usw. Ein SiCOH-Dielektrikum weist eine Dielektrizitätskonstante k=2,7 auf, und ein poröses SiCOH-Material weist eine Dielektrizitätskonstante von etwa 2,3-2,4 auf. In einer beispielhaften Ausführungsform der Erfindung wird ein abschnürender Abscheideprozess implementiert, bei dem ein dielektrischer SiCN-Film über einen Plasma-CVD-Abscheideprozess unter Verwendung eines industriellen 300-mm-Parallelplatten-Einzelwafer-CVD-Reaktors mit den folgenden Abscheidungsparametern abgeschieden wird: Gas [Trimethylsilan (200 - 500 Normkubikzentimeter pro Minute (sccm)) und Ammoniak (300 - 800 sccm)]; HF-Leistung [300 - 600 Watt]; Druck[2 - 6 Torr]; und Abscheidungsrate [0,5 - 5 nm/sec].According to embodiments of the invention, the structural properties (eg, size, shape, volume, etc.) of the air gap spacers formed by pinch-off deposition may be controlled, eg based on (i) the nature of the one or more dielectric materials to form the dielectric capping layer 156 and / or (ii) the deposition process and associated deposition parameters (eg, gas flow rate, RF power, pressure, deposition rate, etc.) used to perform the pinch-off deposition. For example, in one embodiment of the invention, the cover layer becomes 158 formed by PECVD deposition of a low-k dielectric material (eg, k in a range of about 2.0 to about 5.0). This low-k dielectric material includes, without limitation, SiCOH, porous p-SiCOH, SiCN, carbon-rich SiCNH, p-SiCNH, SiN, SiC, etc. A SiCOH dielectric has a dielectric constant k = 2.7, and a porous SiCOH material has a dielectric constant of about 2.3-2.4. In an exemplary embodiment of the invention, a pinch-off deposition process is implemented in which a SiCN dielectric film is deposited via a plasma CVD deposition process using a 300 mm parallelepiped industrial single-wafer CVD reactor with the following deposition parameters: Trimethylsilane (200-500 standard cubic centimeters per minute (sccm)) and ammonia (300-800 sccm)]; RF power [300 - 600 watts]; Pressure [2-6 torr]; and deposition rate [0.5-5 nm / sec].
  • Darüber hinaus kann der Gleichförmigkeitsgrad des mit PECVD abgeschiedenen dielektrischen Materials kontrolliert werden, um eine „Abschnürung“ der dielektrischen Deckschicht entweder oberhalb der Oberfläche benachbarter Metallleitungen oder unterhalb der Oberfläche benachbarter Metallleitungen zu erreichen. Der Begriff „Gleichförmigkeitsgrad“ eines isolierenden / dielektrischen Films, der über einem Graben mit einem Seitenverhältnis R von 2 (wobei R = Grabentiefe / Grabenöffnung) abgeschieden wird, ist hierin definiert als ein Verhältnis der Dicke des isolierenden / dielektrischen Films, der auf einer Seitenwand in der Mitte des Grabenstandortes abgeschieden wird, dividiert durch die Dicke des isolierenden / dielektrischen Films an der Oberseite des Grabenstandortes. So sollte beispielsweise ein 33%iger Gleichförmigkeitsgrad eines isolierenden / dielektrischen Films mit einer Dicke von 3 nm, der über einer Grabenstruktur mit einer Öffnung von 12 nm und einer Tiefe von 24 nm (Seitenverhältnis 2) abgeschieden wurde, etwa 1 nm Dicke an der Seitenwand in der Mitte des Grabens und 3 nm oberhalb des Grabens aufweisen (Gleichförmigkeitsgrad = 1 nm/3 nm ~33 %).In addition, the degree of uniformity of the PECVD deposited dielectric material can be controlled to "pinch off" the dielectric cap layer either above the surface of adjacent metal lines or to reach below the surface of adjacent metal lines. The term "degree of uniformity" of an insulating / dielectric film deposited over a trench having an aspect ratio R of 2 (where R = trench depth / trench opening) is defined herein as a ratio of the thickness of the insulating / dielectric film deposited on a sidewall in the middle of the trench location divided by the thickness of the insulating / dielectric film at the top of the trench location. For example, a 33% degree of uniformity of 3 nm thick insulating / dielectric film over a trench structure having an aperture of 12 nm and a depth of 24 nm (aspect ratio 2 have about 1 nm thickness at the sidewall in the middle of the trench and 3 nm above the trench (uniformity degree = 1 nm / 3 nm ~ 33%).
  • So werden beispielsweise bei einem Gleichförmigkeitsgrad von etwa 40% und weniger die in 1A dargestellten „Abschnürungs“-Bereiche 156-1 in der dielektrischen Deckschicht 156 oberhalb der Metallleitungen der Metallverdrahtungsschicht 152 gebildet. Dies führt zur Bildung der Luftspalt-Abstandhalter 158, die sich über die Metallleitungen der Metallverdrahtungsschicht 152 erstrecken. Andererseits würden bei einem Gleichförmigkeitsgrad von mehr als etwa 40% die „Abschnürungs“-Bereiche in der dielektrischen Deckschicht unterhalb der Oberseite der Metallleitungen der Metall-Leitungsschicht 152 gebildet. Dies würde zur Bildung von Luftspalt-Abstandhaltern führen, die sich nicht über die Metallleitungen der Metallverdrahtungsschicht 152 erstrecken.For example, at a uniformity level of about 40% and less, the in 1A illustrated "constriction" areas 156-1 in the dielectric cover layer 156 above the metal lines of the metal wiring layer 152 educated. This leads to the formation of the air gap spacers 158 extending over the metal lines of the metal wiring layer 152 extend. On the other hand, with a degree of uniformity greater than about 40%, the "pinch-off" areas in the dielectric cap layer would be below the top of the metal lines of the metal line layer 152 educated. This would result in the formation of air gap spacers that do not extend over the metal lines of the metal wiring layer 152 extend.
  • Abhängig von der jeweiligen Anwendung und den Abmessungen der Luftspalt / Luftabstandhalter-Strukturen kann durch Einstellen der Prozessparameter der Abscheidung ein Soll-Gleichförmigkeitsgrad des per PECVD abgeschiedenen dielektrischen Materials erreicht werden. So kann beispielsweise für dielektrische PECVD-Materialien wie SiN, SiCN, SiCOH, poröses p-SiCOH und andere dielektrische ULK-Materialien ein niedrigerer Gleichförmigkeitsgrad erreicht werden, indem die HF-Leistung erhöht, der Druck erhöht und / oder die Abscheiderate erhöht wird (z.B. Erhöhung der Durchflussrate von Vorläufermaterialien). Mit abnehmender Gleichförmigkeit bilden sich die „Abschnürungs“-Bereiche oberhalb der Metallleitungen mit minimaler Ablagerung des dielektrischen Materials auf den freiliegenden Seitenwand- und Bodenflächen innerhalb der Aussparungen 151-2, was zur Bildung großer, voluminöser Luftspalt-Abstandhalter 158 führt, die sich über die Metallleitungen der Metallverdrahtungsschicht 152 erstrecken, wie in den 1A und 3 zum Beispiel.Depending on the particular application and the dimensions of the air gap / air spacer structures, by adjusting the process parameters of the deposition, a desired degree of uniformity of the PECVD deposited dielectric material can be achieved. For example, for dielectric PECVD materials such as SiN, SiCN, SiCOH, porous p-SiCOH, and other ULK dielectric materials, a lower degree of uniformity can be achieved by increasing RF power, increasing pressure, and / or increasing the deposition rate (eg Increase the flow rate of precursor materials). With decreasing uniformity, the "pinch-off" regions above the metal lines form with minimal deposition of the dielectric material on the exposed sidewall and bottom surfaces within the recesses 151 - 2 leading to the formation of large, voluminous air gap spacers 158 leads, extending over the metal lines of the metal wiring layer 152 extend, as in the 1A and 3 for example.
  • Es ist zu beachten, dass experimentelle BEOL-Teststrukturen, wie sie in den 1A und 3 gezeigt werden, hergestellt wurden, in denen nicht-gleichförmige Deckschichten (Gleichförmigkeit weniger als 40%) aus ULK-Materialien (z.B. SiCOH, poröses p-SiCOH) unter Verwendung von hierin diskutierten „abschnürenden“ Abscheideverfahren gebildet wurden, um große, voluminöse Luftspalt-Abstandhalter zwischen eng beabstandeten Metallleitungen zu erhalten, wobei sich die Luftspalt-Abstandhalter über die Metallleitungen erstrecken, wie in den 1A und 3 dargestellt. Darüber hinaus haben experimentelle Ergebnisse gezeigt, dass die abschnürende Abscheidung solcher nicht-gleichförmigen Deckschichten zu einer sehr geringen Abscheidung von dielektrischem Material auf den Seitenwänden und Bodenflächen der Lufträume zwischen den Metallleitungen führt. Unter der Annahme, dass die Aussparungen 151-2 zwischen den Metallleitungen vor der Bildung der Deckschicht (wie in 9 dargestellt) ein Anfangsvolumen Vi aufweisen, wurden die experimentellen BEOL-Teststrukturen hergestellt, bei denen ein resultierendes Volumen von etwa nVi (wobei n in einem Bereich von etwa 0,70 bis fast 1,0 liegt) nach dem Bilden der Luftspalt-Abstandhalter unter Verwendung eines nicht-gleichförmigen abschnürenden Abscheideverfahrens, wie hierin beschrieben, erreicht wurde.It should be noted that experimental BEOL test structures as described in the 1A and 3 in which non-uniform cover layers (uniformity less than 40%) of ULK materials (eg, SiCOH, porous p-SiCOH) were formed using "pinch-off" deposition techniques discussed herein to produce large, voluminous air gap To obtain spacers between closely spaced metal lines, wherein the air gap spacers extend over the metal lines, as in the 1A and 3 shown. In addition, experimental results have shown that the pinch-off deposition of such non-uniform cover layers results in very little deposition of dielectric material on the sidewalls and bottom surfaces of the air spaces between the metal lines. Assuming that the recesses 151 - 2 between the metal lines before the formation of the cover layer (as in 9 shown) an initial volume vi The experimental BEOL test structures were made in which a resulting volume of about nVi (where n is in a range of about 0.70 to about 1.0) after forming the air gap spacers using a non-uniform pinch-off Separation method, as described herein, has been achieved.
  • Die Dielektrizitätskonstante von Luft ist etwa eins, was viel kleiner ist als die Dielektrizitätskonstante der dielektrischen Materialien, die zur Bildung der gleichförmigen Isolierung 155 und der dielektrischen Deckschicht 156 verwendet werden. In diesem Zusammenhang ermöglicht die Fähigkeit einer strengen Kontrolle und Minimierung der Menge an dielektrischem Material, die in den Aussparungen 151-2 zwischen benachbarten Metallleitungen der Metallverdrahtungsschicht 152 unter Verwendung der hierin beschriebenen Techniken abgeschieden wird, eine Optimierung der elektrischen Leistung von BEOL-Strukturen durch Reduzierung der effektiven Dielektrizitätskonstante (und damit der parasitären Kapazität) zwischen benachbarten Metallleitungen der Metallverdrahtungsschicht 152. Darüber hinaus führt die Fähigkeit, eine abschnürende Abscheidung mit ULK-Dielektrika durchzuführen, um eine dielektrische Deckschicht 156 mit niedrigem k-Wert und großvolumige Luftspalt-Abstandhalter 158 zu bilden, zu einer allgemeinen Verringerung der effektiven Dielektrizitätskonstante (und damit einer reduzierten parasitären Kapazität) der BEOL-Struktur.The dielectric constant of air is about one, which is much smaller than the dielectric constant of the dielectric materials used to form the uniform insulation 155 and the dielectric capping layer 156 be used. In this context, the ability to strictly control and minimize the amount of dielectric material that allows in the recesses 151 - 2 between adjacent metal lines of the metal wiring layer 152 using the techniques described herein, optimizing the electrical performance of BEOL structures by reducing the effective dielectric constant (and hence the parasitic capacitance) between adjacent metal lines of the metal wiring layer 152 , In addition, the ability to perform pinch-off deposition with ULK dielectrics results in a dielectric capping layer 156 with low k value and large volume air gap spacers 158 to generally reduce the effective dielectric constant (and thus reduced parasitic capacitance) of the BEOL structure.
  • Während beispielhafte Ausführungsformen der oben genannten Erfindung die Bildung von Luftspalt-Abstandhaltern als Teil von BEOL-Strukturen veranschaulichen, können ähnliche Techniken zur Bildung von Luftspalt-Abstandhaltern als Teil von FEOL/MOL-Strukturen angewendet werden, um parasitäre Kopplungen zwischen benachbarten FEOL/MOL-Strukturen zu reduzieren. So können beispielsweise Luftspalt-Abstandhalter zwischen MOL-Bauteilkontakten und metallischen Gate-Strukturen von vertikalen Transistorbauteilen in einer FEOL/MOL-Struktur mit Techniken gebildet werden, wie nun anhand der 11 - 19 näher erläutert wird.While exemplary embodiments of the above invention illustrate the formation of air gap spacers as part of BEOL structures, similar techniques for forming air gap spacers as part of FEOL / MOL structures may be used to eliminate parasitic couplings between adjacent FEOLs. Reduce MOL structures. For example, air gap spacers may be formed between MOL device contacts and metal gate structures of vertical transistor devices in a FEOL / MOL structure using techniques as described with reference to FIGS 11 - 19 is explained in more detail.
  • 11 ist ein schematischer seitlicher Querschnitt einer Halbleitervorrichtung mit Luftspalt-Abstandhaltern, die integral in einer FEOL/MOL-Struktur der Halbleitervorrichtung gemäß einer weiteren Ausführungsform der Erfindung ausgebildet sind. Insbesondere veranschaulicht 11 schematisch eine Halbleitervorrichtung 200, die ein Substrat 210/215 aufweist, das eine Großsubstratschicht 210 und eine Isolationsschicht 215 (z.B. eine vergrabene Oxidschicht eines SOI-Substrats) und eine Vielzahl von vertikalen Transistorstrukturen M1, M2, M3 (siehe 12) aufweist, die auf dem Substrat 210/215 ausgebildet sind. Die vertikalen Transistorstrukturen M1, M2, M3 weisen einen Standardstrukturrahmen auf, der eine Halbleiterrippe 220 (die sich entlang des Substrats in X-Richtung erstreckt), epitaktisch gewachsene Source-(S)/Drain-(D)-Bereiche 225 und entsprechende metallische Gate-Strukturen 230-1, 230-2 und 230-3 aufweist. Die Halbleiterrippe 220 dient als vertikaler Kanal für die vertikalen Transistorstrukturen M1, M2, M3 in Bereichen der Halbleiterrippe 220, die von den jeweiligen metallischen Gate-Strukturen 230-1, 230-2, 230-3 umgeben sind. Die Halbleiterrippe 220 kann durch Ätzen / Strukturieren einer aktiven Siliciumschicht gebildet werden, die auf der Isolationsschicht 215 ausgebildet ist (z.B. eine SOI-Schicht eines SOI-Substrats). Die Halbleiterrippe 220 ist in 11 nicht spezifisch dargestellt, aber eine Oberseite der Halbleiterrippe 220 wird durch die gestrichelte Linie in 11 dargestellt (d.h. Kanalabschnitte der Halbleiterrippe 220 werden von den Gate-Strukturen 230-1, 230-2 und 230-3 abgedeckt, und von den Gate-Strukturen ausgehende Abschnitte der Halbleiterrippe 220 werden in epitaktisches Material eingekapselt, das auf den exponierten Oberflächen der Halbleiterrippe 220 gewachsen ist). 11 FIG. 12 is a schematic side cross-sectional view of a semiconductor device having air gap spacers integrally formed in a FEOL / MOL structure of the semiconductor device according to another embodiment of the invention. In particular, illustrated 11 schematically a semiconductor device 200 that is a substrate 210 / 215 having a bulk substrate layer 210 and an insulation layer 215 (eg, a buried oxide layer of an SOI substrate) and a plurality of vertical transistor structures M1 . M2 . M3 (please refer 12 ) on the substrate 210 / 215 are formed. The vertical transistor structures M1 . M2 . M3 have a standard structural frame that has a semiconductor fin 220 (which extends along the substrate in the X direction), epitaxially grown source (S) / drain (D) regions 225 and corresponding metallic gate structures 230 - 1 . 230 - 2 and 230 - 3 having. The semiconductor rib 220 serves as a vertical channel for the vertical transistor structures M1 . M2 . M3 in areas of the semiconductor rib 220 that of the respective metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 are surrounded. The semiconductor rib 220 can be formed by etching / patterning an active silicon layer deposited on the insulating layer 215 is formed (for example, an SOI layer of an SOI substrate). The semiconductor rib 220 is in 11 not specifically shown, but a top of the semiconductor rib 220 is indicated by the dashed line in 11 (ie channel sections of the semiconductor rib 220 be from the gate structures 230 - 1 . 230 - 2 and 230 - 3 covered, and of the gate structures outgoing portions of the semiconductor rib 220 are encapsulated in epitaxial material on the exposed surfaces of the semiconductor fin 220 has grown).
  • In einer Ausführungsform umfassen die metallischen Gate-Strukturen 230-1, 230-2 und 230-3 jeweils eine gleichförmige High-k-Metall-Gate-Stapelstruktur, die an einer vertikalen Seitenwand und Oberseite der Halbleiterrippe 220 ausgebildet ist, und eine Gate-Elektrode, die über der High-k-Metall-Gate-Stapelstruktur ausgebildet ist. Jede gleichförmige High-k-Metall-Gate-Stapelstruktur weist eine gleichförmige Schicht aus dielektrischem Gate-Material (z.B. High-k-Dielektrikum wie HfO2, Al2O3, usw.) auf, die an der Seitenwand und der Oberseite der Halbleiterrippe 220 ausgebildet ist, und eine gleichförmige Schicht aus Metallmaterial (z.B. Zr, W, Ta, Hf, Ti, Al, Ru, Pa, TaN, TiN, usw.), die auf der gleichförmigen Schicht aus dielektrischem Gate-Material ausgebildet ist. Das Gate-Elektrodenmaterial, das auf der High-k-Metall-Gate-Stapelstruktur gebildet wird, weist ein niederohmiges leitfähiges Material auf, einschließlich, aber nicht beschränkt auf Wolfram, Aluminium oder jedes metallische oder leitende Material, das üblicherweise zum Bilden von Gate-Elektrodenstrukturen verwendet wird.In an embodiment, the metallic gate structures comprise 230 - 1 . 230 - 2 and 230 - 3 each have a uniform high-k metal gate stack structure attached to a vertical sidewall and top of the semiconductor fin 220 and a gate electrode formed over the high-k metal gate stack structure. Each uniform high-k metal gate stack structure has a uniform layer of gate dielectric material (eg, high-k dielectric such as HfO 2 , Al 2 O 3 , etc.) attached to the sidewall and top of the semiconductor fin 220 and a uniform layer of metal material (eg, Zr, W, Ta, Hf, Ti, Al, Ru, Pa, TaN, TiN, etc.) formed on the uniform gate dielectric material layer. The gate electrode material formed on the high-k metal gate stack structure comprises a low-resistance conductive material including but not limited to tungsten, aluminum, or any metallic or conductive material commonly used to form gate electrodes. Electrode structures is used.
  • Die epitaktischen Source-(S)/Drain-(D)-Bereiche 225 weisen epitaktisches Halbleitermaterial (z.B. SiGe, III-V-Verbindungshalbleitermaterial, usw.) auf, das epitaktisch auf freiliegenden Abschnitten der Halbleiter-Rippenstrukturen 220 aufgewachsen ist, die sich von den metallischen Gate-Strukturen 230-1, 230-2, 230-3 ausgehend erstrecken. Eine Vielzahl von MOL-Bauteilkontakten 240/245 sind als Teil einer MOL-Schicht der Halbleitervorrichtung 200 ausgebildet, um vertikale Kontakte zu den Source / Drain-Bereichen 225 herzustellen. Jeder MOL-Bauteilkontakt 240/245 weist eine Auskleidungs- / Barriereschicht 240 und einen leitfähigen Durchkontakt 245 auf.The epitaxial source (S) / drain (D) regions 225 have epitaxial semiconductor material (eg, SiGe, III-V compound semiconductor material, etc.) epitaxially exposed on the semiconductor fin structures 220 grew up, different from the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 extending outgoing. A variety of MOL component contacts 240 / 245 are as part of a MOL layer of the semiconductor device 200 designed to make vertical contacts to the source / drain regions 225 manufacture. Every MOL component contact 240 / 245 has a lining / barrier layer 240 and a conductive via 245 on.
  • Wie weiter in 11 dargestellt, sind die metallischen Gate-Strukturen 230-1, 230-2, 230-3 von den MOL-Kontakten 240/245 und anderen umgebenden Strukturen durch Isoliermaterialschichten 234, 250, 260 und Luftspalt-Abstandhalter 262 elektrisch isoliert. Zu den Schichten des Isoliermaterials gehören die unteren Seitenwandabstandhalter 234, die gleichförmigen Isolierauskleidungen 250 und dielektrischen Deckschichten 260. Die unteren Seitenwandabstandhalter 234 isolieren die metallischen Gate-Strukturen 230-1, 230-2, 230-3 elektrisch von den angrenzenden Source/Drain-Bereichen 223. Die gleichförmigen Isolierauskleidungen 250 (die in ihrer Zusammensetzung und Funktion ähnlich sind wie die gleichförmigen Isolierauskleidungen 155 der BEOL-Struktur, 1A) bedecken gleichförmig die Seitenwandflächen der MOL-Gerätekontakte 240/245 und die metallischen Gate-Strukturen 230-1, 230-2, 230-3. Die gleichförmigen Isolierauskleidungen 250 sind optionale Merkmale, die gebildet werden können, um die MOL-Gerätekontakte 240/245 und die metallischen Gate-Strukturen 230-1, 230-2, 230-3 vor möglichen strukturellen Schäden oder Verunreinigungen zu schützen, die durch nachfolgende Bearbeitungsschritte und Umgebungsbedingungen entstehen können.As in further 11 shown are the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 from the MOL contacts 240 / 245 and other surrounding structures through insulating material layers 234 . 250 . 260 and air gap spacers 262 electrically isolated. The layers of insulating material include the lower sidewall spacers 234 , the uniform insulating linings 250 and dielectric capping layers 260 , The lower sidewall spacers 234 isolate the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 electrically from the adjacent source / drain regions 223 , The uniform insulating linings 250 (which are similar in composition and function to the uniform insulating liners 155 the BEOL structure, 1A) uniformly cover the sidewall surfaces of the MOL device contacts 240 / 245 and the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 , The uniform insulating linings 250 are optional features that can be formed to the MOL device contacts 240 / 245 and the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 to protect against possible structural damage or contamination that may result from subsequent processing steps and environmental conditions.
  • Gemäß Ausführungsformen der Erfindung werden die dielektrischen Deckschichten 260 durch Abscheiden eines dielektrischen Materials mit niedrigem k-Wert unter Verwendung eines abschnürenden Abscheideverfahrens gebildet, um die oberen Bereiche der metallischen Gate-Strukturen 230-1, 230-2, 230-3 mit dielektrischem Material mit niedrigem k-Wert zu verkapseln und die Luftspalt-Abstandhalter 262 zwischen den metallischen Gate-Strukturen und den MOL-Bauteilkontakten zu bilden. Ein Prozessablauf zur Herstellung der Luftspalt-Abstandhalter 262 wird im Folgenden näher erläutert. Wie in 11 dargestellt, sind die Luftspalt-Abstandhalter 262 relativ groß und voluminös und erstrecken sich vertikal über die metallischen Gate-Strukturen 230-1, 230-2, 230-3. Aus ähnlichen Gründen wie vorstehend in Bezug auf die in 2A dargestellten BEOL-Luftspalt-Abstandhalter 158 bieten die Größe und Form der in 11 dargestellten FEOL/MOL-Luftspalt-Abstandhalter 262 eine verbesserte TDDB-Zuverlässigkeit sowie eine reduzierte kapazitive Kopplung zwischen den MOL-Gerätekontakten und metallischen Gate-Strukturen.According to embodiments of the invention, the dielectric cover layers 260 by depositing a low-k dielectric material using a pinch-off deposition process around the top portions of the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 to encapsulate with low-k dielectric material and the air-gap spacers 262 between the metallic gate structures and the MOL device contacts. A process flow for producing the air gap spacers 262 will be explained in more detail below. As in 11 shown are the air gap spacers 262 relatively large and voluminous and extend vertically over the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 , For reasons similar to those described above in relation to 2A illustrated BEOL air gap spacers 158 Provide the size and shape of the 11 FEOL / MOL air gap spacers shown 262 improved TDDB reliability and reduced capacitive coupling between the MOL device contacts and metallic gate structures.
  • So reduzieren beispielsweise die großvolumigen Luftspalt-Abstandhalter 262 die effektive Dielektrizitätskonstante in der Aussparung zwischen den metallischen Gate-Strukturen 230-1, 230-2, 230-3 und den MOL-Bauteilkontakten 240/245. Da sich die Luftspalt-Abstandhalter 262, wie in 11 dargestellt, über die metallischen Gate-Strukturen 230-1, 230-2, 230-3 erstrecken, besteht zudem ein relativ langer Diffusions-/Leitungsweg P zwischen den kritischen Schnittstellen der metallischen Gate-Strukturen 230-1, 230-2, 230-3 (die kritischen Schnittstellen sind eine Schnittstelle zwischen den dielektrischen Deckschichten 260 und den oberen Oberflächen der metallischen Gate-Strukturen 230-1, 230-2, 230-3) und den benachbarten MOL-Bauteilkontakten 240/245. Somit dienen die Luftspalt-Abstandhalter 262 in 11 dazu, die TDDB-Zuverlässigkeit der FEOL/MOL-Halbleiterstruktur zu erhöhen.For example, the large-volume air gap spacers reduce this 262 the effective dielectric constant in the gap between the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 and the MOL component contacts 240 / 245 , Because the air gap spacers 262 , as in 11 represented over the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 In addition, there is a relatively long diffusion / conduction path P between the critical interfaces of the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 (The critical interfaces are an interface between the dielectric capping layers 260 and the upper surfaces of the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 ) and the adjacent MOL component contacts 240 / 245 , Thus, the air gap spacers serve 262 in 11 to increase the TDDB reliability of the FEOL / MOL semiconductor structure.
  • 11 veranschaulicht ferner eine erste Verbindungsebene einer BEOL-Struktur, die über den FEOL/MOL-Schichten gebildet ist, wobei die erste Verbindungsebene eine ILD-Schicht 270 und eine Vielzahl von Metallleitungen 272/274 aufweist, die in der ILD-Schicht 270 in elektrischem Kontakt mit entsprechenden MOL-Bauteilkontakten 240/245 gebildet sind. Die Metallleitungen 272/274 werden durch Ätzen von Öffnungen (z.B. Gräben oder Durchkontakten) in der ILD-Schicht 270, Auskleiden der Öffnungen mit Barriere-Auskleidungsschichten 272 und das Füllen der Öffnungen mit metallischem Material 274 wie Kupfer mit bekannten Techniken gebildet. 11 further illustrates a first interconnect level of a BEOL structure formed over the FEOL / MOL layers, wherein the first interconnect level is an ILD layer 270 and a variety of metal lines 272 / 274 that in the ILD layer 270 in electrical contact with corresponding MOL component contacts 240 / 245 are formed. The metal pipes 272 / 274 are made by etching openings (eg trenches or vias) in the ILD layer 270 , Lining the openings with barrier lining layers 272 and filling the openings with metallic material 274 like copper formed with known techniques.
  • Ein Prozessablauf zur Herstellung der Halbleitervorrichtung 200 aus 11 wird nun anhand der 12 bis 19, die die Halbleitervorrichtung 200 in verschiedenen Fertigungsstufen schematisch darstellen, näher erläutert. 12 ist zunächst ein schematischer Querschnitt der Halbleitervorrichtung 200 in einer Zwischenstufe der Herstellung, in der vertikale Transistorstrukturen M1, M2 und M3 auf dem Halbleitersubstrat 210/215 gebildet werden. In einer Ausführungsform weist das Substrat 210/215 ein SOI-Substrat (Silicium auf Isolator) auf, wobei das Basissubstrat 210 aus Silicium oder anderen Arten von Halbleitersubstratmaterialien wie Germanium, eine Silicium-Germanium-Legierung, Siliciumcarbid, eine Silicium-Germanium-Carbid-Legierung oder Verbindungshalbleitermaterialien (z.B. III-V und II-VI) gebildet ist, die häufig in Halbleiter-Massenherstellungsprozessen verwendet werden. Nicht einschränkende Beispiele für Verbindungshalbleitermaterialien sind Galliumarsenid, Indiumarsenid und Indiumphosphid. Die Isolationsschicht 215 (z.B. Oxidschicht) ist zwischen dem Basishalbleitersubstrat 210 und einer aktiven Halbleiterschicht (z.B. einer aktiven Siliciumschicht) angeordnet, wobei die aktive Halbleiterschicht nach bekannten Verfahren zur Herstellung der Halbleiterrippenstruktur 220 strukturiert ist. Darüber hinaus können die epitaktischen Source/Drain-Bereiche 225 epitaktisch auf freiliegende Abschnitte der HalbleiterRippenstruktur 220 mit bekannten Methoden aufgewachsen werden.A process flow for manufacturing the semiconductor device 200 out 11 will now be based on the 12 to 19 that the semiconductor device 200 schematically represent in different stages, explained in more detail. 12 First, a schematic cross section of the semiconductor device 200 in an intermediate stage of manufacturing, in the vertical transistor structures M1 . M2 and M3 on the semiconductor substrate 210 / 215 be formed. In one embodiment, the substrate 210 / 215 an SOI substrate (silicon on insulator), wherein the base substrate 210 silicon or other types of semiconductor substrate materials such as germanium, a silicon germanium alloy, silicon carbide, a silicon germanium carbide alloy, or compound semiconductor materials (eg, III-V and II-VI) that are commonly used in semiconductor mass production processes , Non-limiting examples of compound semiconductor materials are gallium arsenide, indium arsenide and indium phosphide. The insulation layer 215 (Eg oxide layer) is between the base semiconductor substrate 210 and an active semiconductor layer (eg, an active silicon layer), wherein the active semiconductor layer is formed by known methods of fabricating the semiconductor ridge structure 220 is structured. In addition, the epitaxial source / drain regions 225 epitaxially exposed portions of the semiconductor fin structure 220 be raised with known methods.
  • Wie weiter in 12 dargestellt, sind die metallischen Gate-Strukturen 230-1, 230-2 und 230-3 in isolierende / dielektrische Materialstrukturen einschließlich isolierender Deckschichten 232 und Seitenwand-Abstandhalter 234 gekapselt. Die Deckschichten 232 und die Seitenwand-Abstandhalter 234 werden mit bekannten Techniken und Isoliermaterialien (z.B. SiN) hergestellt. Die metallischen Gate-Strukturen 230-1, 230-2 und 230-3 können beispielsweise durch ein RMG-Verfahren (Ersatz-Metall-Gate, replacement metal gate) gebildet werden, bei dem zunächst Dummy-Gate-Strukturen gebildet und dann nach Bildung der epitaktischen Source/Drain-Bereiche 225, jedoch vor Bildung der MOL-Bauteilkontakte, durch die metallischen Gate-Strukturen 230-1, 230-2, 230-3 ersetzt werden. In der Ausführungsform von 12 wird davon ausgegangen, dass ein RMG-Prozess abgeschlossen wurde, der zur Bildung der metallischen Gate-Strukturen 230-1, 230-2, 230-3 geführt hat, und dass eine PMD-Schicht 236 (pre-metal dielectric, Vormetall-Dielektrikum) abgeschieden und planarisiert wurde, was zu der in 12 dargestellten Struktur führt.As in further 12 shown are the metallic gate structures 230 - 1 . 230 - 2 and 230 -3 in insulating / dielectric material structures including insulating cover layers 232 and sidewall spacers 234 capsuled. The cover layers 232 and the sidewall spacers 234 are made with known techniques and insulating materials (eg SiN). The metallic gate structures 230 - 1 . 230 - 2 and 230 - 3 may be formed, for example, by a replacement metal gate (RMG) process in which first dummy gate structures are formed and then after formation of the epitaxial source / drain regions 225 but before formation of the MOL device contacts, through the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 be replaced. In the embodiment of 12 It is assumed that an RMG process was completed, leading to the formation of metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 has led, and that a PMD layer 236 (pre-metal dielectric, pre-metal dielectric) was deposited and planarized, resulting in the in 12 structure shown leads.
  • Die PMD-Schicht 236 wird gebildet, indem eine Schicht aus dielektrischem Material auf die Oberfläche der Halbleitervorrichtung aufgebracht wird und anschließend das dielektrische Material bis hinab zur Oberseite der Deckschichten 232 planarisiert wird. Die PMD-Schicht 236 kann mit allen geeigneten isolierenden / dielektrischen Materialien wie beispielsweise Siliciumoxid, Siliciumnitrid, hydriertem Siliciumkohlenstoffoxid, siliciumbasierten Low-k-Dielektrika, porösen Dielektrika oder organischen Dielektrika einschließlich poröser organischer Dielektrika usw. gebildet werden. Die PMD-Schicht 236 kann mit bekannten Abscheidetechniken wie z.B. ALD, CVD, PECVD, Rotationsbeschichtung oder PVD gebildet werden, gefolgt von einem Standard-Planarisierungsprozess (z.B. CMP).The PMD layer 236 is formed by depositing a layer of dielectric material on the surface of the semiconductor device and then depositing the dielectric material down to the top of the cap layers 232 is planarized. The PMD layer 236 can be formed with any suitable insulating / dielectric materials such as silicon oxide, silicon nitride, hydrogenated silicon carbon oxide, silicon-based low-k dielectrics, porous dielectrics or organic dielectrics including porous organic dielectrics, etc. The PMD layer 236 can be formed by known deposition techniques such as ALD, CVD, PECVD, spin coating or PVD followed by a standard planarization process (eg CMP).
  • Ein weiteres Prozessmodul beinhaltet ein Bilden der MOL-Bauteilkontakte unter Verwendung eines Prozessablaufs, wie in den 13, 14 und 15 schematisch dargestellt. Insbesondere ist 13 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 12 nach dem Strukturieren der PMD-Schicht 236, um Kontaktöffnungen 236-1 zwischen den Gate-Strukturen 230-1, 230-2, 230-3 der vertikalen Transistorstrukturen M1, M2, M3 bis hinunter zu den Source / Drain-Bereichen 225 zu bilden. Die Kontaktöffnungen 236-1 können mit bekannten Ätztechniken und Ätzchemikalien gebildet werden, um das Material der PMD-Schicht 236 selektiv bis zum Isoliermaterial der Deckschichten 232 und der Seitenwandabstandhalter 234 zu ätzen.Another process module includes forming the MOL device contacts using a process flow, as in FIGS 13 . 14 and 15 shown schematically. In particular 13 a schematic side cross-section of the semiconductor device of 12 after structuring the PMD layer 236 to contact openings 236 - 1 between the gate structures 230 - 1 . 230 - 2 . 230 - 3 the vertical transistor structures M1 . M2 . M3 down to the source / drain regions 225 to build. The contact openings 236 - 1 can be formed with known etching techniques and etching chemicals to the material of the PMD layer 236 selective to the insulating material of the cover layers 232 and the sidewall spacer 234 to etch.
  • Als nächstes ist 14 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 13 nach dem Abscheiden einer gleichförmigen Auskleidungsschicht 240A über der Oberfläche der Halbleitervorrichtung. Die gleichförmige Auskleidungsschicht 240A kann ein Material wie TaN usw. aufweisen, das als Barrierediffusionsschicht und / oder Haftschicht für das metallische Material dient, das zum Füllen der Öffnungen 236-1 und zum Bilden der MOL-Gerätekontakte verwendet wird. Als nächstes ist 15 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 14, nachdem eine Schicht aus metallischem Material abgeschieden wurde, um die Kontaktöffnungen 236-1 zwischen den metallischen Gate-Strukturen 230-1, 230-2, 230-3 mit leitfähigem Material 245 zu füllen und die Oberfläche der Halbleitervorrichtung bis zu den Gate-Deckschichten 232 zu planarisieren, um die Deckschicht und die leitenden Materialien zu entfernen und dadurch die MOL-Kontakte 240/245 zu bilden. Das leitfähige Material 245 kann Kupfer, Wolfram, Kobalt, Aluminium oder andere leitfähige Materialien umfassen, die für die Verwendung beim Bilden von vertikalen MOL-Bauteilkontakten zu den Source / Drain-Bereichen und Gate-Elektroden geeignet sind.Next is 14 a schematic side cross-section of the semiconductor device of 13 after depositing a uniform lining layer 240A over the surface of the semiconductor device. The uniform lining layer 240A may comprise a material such as TaN, etc. serving as a barrier diffusion layer and / or adhesive layer for the metallic material used to fill the openings 236 - 1 and used to form the MOL device contacts. Next is 15 a schematic side cross-section of the semiconductor device of 14 After a layer of metallic material has been deposited, around the contact openings 236 - 1 between the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 with conductive material 245 to fill and the surface of the semiconductor device to the gate cladding layers 232 planarize to remove the capping layer and the conductive materials and thereby the MOL contacts 240 / 245 to build. The conductive material 245 may include copper, tungsten, cobalt, aluminum or other conductive materials suitable for use in forming vertical MOL device contacts to the source / drain regions and gate electrodes.
  • Obwohl in 15 nicht ausdrücklich dargestellt, können MOL-Gate-Kontakte in Öffnungen gebildet werden, die durch die PMD-Schicht 236 und die Deckschichten 232 bis hinab zu einer Oberseite der metallischen Gate-Strukturen 230-1, 230-2 und 230-3 gebildet werden. Es ist zu verstehen, dass sich die metallischen Gate-Strukturen 230-1, 230-2, 230-3 in Y-Y-Richtung (in die Zeichnungsebene hinein und aus der Zeichnungsebene heraus, basierend auf dem in 11 dargestellten kartesischen Koordinatensystem) erstrecken und somit die MOL-Gate-Kontakte in der PMD-Schicht 236 in Ausrichtung an den verlängerten Endabschnitten der metallischen Gate-Strukturen 230-1, 230-2, 230-3 gebildet werden können, wie es von einer Fachperson mit üblichen technischen Fertigkeiten verstanden wird.Although in 15 not explicitly shown, MOL gate contacts can be formed in openings passing through the PMD layer 236 and the cover layers 232 down to a top of the metallic gate structures 230 - 1 . 230 - 2 and 230 - 3 be formed. It is understood that the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 in YY Direction (into the drawing plane and out of the drawing plane, based on the in 11 shown Cartesian coordinate system) and thus extend the MOL gate contacts in the PMD layer 236 in alignment with the extended end portions of the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 can be formed as understood by a person of ordinary technical skill.
  • Nach der Bildung der MOL-Bauteilkontakte beinhaltet ein weiteres Prozessmodul ein Bilden von Luftspalt-Abstandhaltern zwischen den metallischen Gate-Strukturen und den MOL-Bauteilkontakten unter Verwendung eines Prozessablaufs, wie in den 16-19 schematisch dargestellt. Ein erster Schritt in diesem Prozess beinhaltet ein Ätzen der Gate-Abdeckschichten 232 und der Seitenwand-Abstandhalter 234. Insbesondere ist 16 ein seitlicher Querschnitt der Halbleitervorrichtung von 15 nach dem Wegätzen der Gate-Deckschichten 232 und dem Vertiefen der Seitenwand-Abstandhalter 234 bis hinab zu einer Oberseite der HalbleiterRippenstruktur 220, wodurch enge Aussparungen S zwischen den Seitenwänden der metallischen Gate-Strukturen 230-1, 230-2, 230-3 und benachbarten MOL-Bauteilkontakten 240/245 gebildet werden. Während die beispielhafte Ausführungsform von 16 zeigt, dass die Gate-Deckschichten 232 vollständig weggeätzt sind, kann in einer alternativen Ausführungsform der Ätzprozess so implementiert werden, dass eine dünne Schicht der geätzten Gate-Deckschichten 232 auf den oberen Oberflächen der metallischen Gate-Konstruktionen 230-1, 230-2, 230-3 verbleibt.After the formation of the MOL device contacts, another process module includes forming air gap spacers between the metallic gate structures and the MOL device contacts using a process flow as shown in FIGS 16-19 shown schematically. A first step in this process involves etching the gate cap layers 232 and the sidewall spacer 234 , In particular 16 a side cross-section of the semiconductor device of 15 after etching away the gate cladding layers 232 and the recessing of the sidewall spacers 234 down to a top of the semiconductor fin structure 220 , whereby narrow recesses S between the side walls of the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 and adjacent MOL device contacts 240 / 245 be formed. While the exemplary embodiment of 16 shows that the gate capping layers 232 are completely etched away, in an alternative embodiment, the etching process can be implemented so that a thin layer of the etched gate cladding layers 232 on the upper surfaces of the metallic gate constructions 230 - 1 . 230 - 2 . 230 - 3 remains.
  • Als nächstes ist 17 ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 16 nach dem Abscheiden einer gleichförmigen Schicht aus Isoliermaterial 250A, um eine Isolierung auf den freiliegenden Oberflächen der metallischen Gate-Strukturen 230-1, 230-2, 230-3 und der MOL-Bauteilkontakte 240/245 zu bilden. Die gleichförmige isolierende Auskleidungsschicht 250A ist eine optionale Schutzfunktion, die vor dem abschnürenden Abscheideprozess gebildet werden kann, um die freiliegenden Oberflächen der metallischen Gate-Strukturen 230-1, 230-2, 230-3 und der MOL-Bauteilkontakte 240/245 aus den gleichen oder ähnlichen Gründen wie oben beschrieben zusätzlich zu schützen.Next is 17 a schematic side cross-section of the semiconductor device of 16 after depositing a uniform layer of insulating material 250A to provide insulation on the exposed surfaces of the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 and the MOL component contacts 240 / 245 to build. The uniform insulating lining layer 250A is an optional protective function that can be formed before the pinch-off deposition process around the exposed surfaces of the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 and the MOL component contacts 240 / 245 for the same or similar reasons as described above.
  • Weiterhin kann die gleichförmige isolierende Auskleidungsschicht 250A aus einer oder mehreren robusten ultradünnen Schichten aus dielektrischem Material gebildet werden, die die gewünschten elektrischen und mechanischen Eigenschaften wie einen geringen Leckstrom, einen hohen elektrischen Durchschlag, Hydrophobie usw. aufweisen und die Schäden durch nachfolgende Halbleiterbearbeitungsschritte geringe halten können. So kann beispielsweise die gleichförmige isolierende Auskleidungsschicht 250A aus einem dielektrischen Material wie SiN, SiCN, SiNO, SiCNO, SiC oder anderen dielektrischen Materialien mit den gewünschten elektrischen / mechanischen Eigenschaften gebildet werden, wie vorstehend erwähnt. In einer Ausführungsform, wenn der Abstand S (16) in einem Bereich von etwa 4 nm bis etwa 15 nm liegt, wird die gleichförmige isolierende Auskleidungsschicht 250A mit einer Dicke in einem Bereich von etwa 1,0 nm bis etwa 2 nm gebildet, wodurch der Abstand S um etwa 2 nm auf etwa 4 nm reduziert wird, und zwar durch die Auskleidungsschicht 250A an den Seitenwänden der benachbarten Strukturen.Furthermore, the uniform insulating lining layer 250A can be formed of one or more rugged, ultrathin layers of dielectric material that have the desired electrical and mechanical properties such as low leakage current, high electrical breakdown, hydrophobicity, etc., and that can minimize damage from subsequent semiconductor processing steps. For example, the uniform insulating lining layer 250A may be formed of a dielectric material such as SiN, SiCN, SiNO, SiCNO, SiC or other dielectric materials having the desired electrical / mechanical properties as mentioned above. In one embodiment, when the distance S ( 16 ) is in a range of about 4 nm to about 15 nm, becomes the uniform insulating liner layer 250A formed with a thickness in a range of about 1.0 nm to about 2 nm, whereby the distance S is reduced by about 2 nm to about 4 nm, through the lining layer 250A on the sidewalls of the adjacent structures.
  • Ähnlich wie bei den vorstehend erläuterten BEOL-Ausführungsformen kann die gleichförmige isolierende Auskleidungsschicht 250A aus mehreren gleichförmigen Schichten aus gleichen oder unterschiedlichen dielektrischen Materialien gebildet werden, die mittels eines zyklischen Abscheideprozesses abgeschieden werden. So kann beispielsweise in einer Ausführungsform die gleichförmige isolierende Auskleidungsschicht 250A aus mehreren dünnen gleichförmigen SiN-Schichten gebildet werden, die nacheinander abgeschieden werden, um eine SiN-Auskleidungsschicht mit einer gewünschten Gesamtdicke zu bilden (z.B. unter Verwendung eines Plasma-CVD- oder CVD-Verfahrens mit Silan und NH3 zur zyklischen Abscheidung von 0,1 nm - 0,2 nm dicken SiN-Schichten). Similar to the BEOL embodiments discussed above, the uniform insulating liner layer 250A are formed of a plurality of uniform layers of the same or different dielectric materials, which are deposited by means of a cyclic deposition process. For example, in one embodiment, the uniform insulating liner layer 250A are formed of a plurality of thin uniform SiN layers sequentially deposited to form a SiN lining layer having a desired total thickness (eg, using a plasma CVD or CVD method with silane and NH 3 for cyclic deposition of 0, 1 nm - 0.2 nm thick SiN layers).
  • Ein nächster Schritt im Herstellungsprozess umfasst ein Abscheiden von dielektrischem Material über der Halbleiterstruktur von 17 unter Verwendung eines abschnürenden Abscheideprozesses, um Luftspalt-Abstandhalter zwischen den metallischen Gate-Strukturen und den Kontakten der MOL-Vorrichtung zu bilden. 18 ist beispielsweise ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 17 nach dem Abscheiden einer Schicht aus dielektrischem Material 260A unter Verwendung eines nicht-gleichförmigen Abscheideprozesses, um Abschnürungsbereiche zu erzeugen, die die Luftspalt-Abstandhalter 262 in den engen Räumen zwischen den metallischen Gate-Strukturen 230-1, 230-2, 230-3 und benachbarten MOL-Bauteilkontakten 240/245 bilden. Wie vorstehend erläutert, können gemäß den Ausführungsformen der Erfindung die strukturellen Eigenschaften (z.B. Größe, Form, Volumen usw.) der Luftspalt-Abstandhalter 262, die durch abschnürende Abscheidung gebildet werden, gesteuert werden, beispielsweise basierend auf (i) der Art der einen oder mehreren dielektrischen Materialien, die zur Bildung der dielektrischen Schicht 260A verwendet werden, und / oder (ii) dem Abscheidungsprozess und den zugehörigen Abscheidungsparametern (z.B. Gasdurchsatz, HF-Leistung, Druck, Abscheiderate usw.), die zur Durchführung der abschnürenden Abscheidung verwendet werden.A next step in the manufacturing process includes depositing dielectric material over the semiconductor structure of FIG 17 using a pinch-off deposition process to form air gap spacers between the metal gate structures and the contacts of the MOL device. 18 For example, FIG. 12 is a schematic side cross-sectional view of the semiconductor device of FIG 17 after depositing a layer of dielectric material 260A using a non-uniform deposition process to create pinch regions comprising the air gap spacers 262 in the narrow spaces between the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 and adjacent MOL device contacts 240 / 245 form. As explained above, according to the embodiments of the invention, the structural characteristics (eg, size, shape, volume, etc.) of the air gap spacers 262 , which are formed by pinch-off deposition, for example, based on (i) the nature of the one or more dielectric materials used to form the dielectric layer 260A and / or (ii) the deposition process and associated deposition parameters (eg, gas flow, RF power, pressure, deposition rate, etc.) used to perform the pinch-off deposition.
  • So wird beispielsweise in einer Ausführungsform der Erfindung die Schicht aus dielektrischem Material 260A durch PECVD-Abscheidung eines dielektrischen Materials mit niedrigem k-Wert (z.B. k in einem Bereich von etwa 2,0 bis etwa 5,0) gebildet. Dieses dielektrische Material mit niedrigem k-Wert beinhaltet ohne Einschränkung SiCOH, poröses p-SiCOH, SiCN, SiNO, kohlenstoffreiches SiCNH, p-SiCNH, SiN, SiC, SiC, usw. Ein SiCOH-Dielektrikum weist eine Dielektrizitätskonstante k=2,7 auf, und ein poröses SiCOH-Material weist eine Dielektrizitätskonstante von etwa 2,3-2,4 auf. In einer beispielhaften Ausführungsform der Erfindung wird ein abschnürender Abscheideprozess durch Abscheiden eines dielektrischen SiN-Films über einen Plasma-CVD-Abscheideprozess unter Verwendung eines industriellen 300-mm-Parallelplatten-Einzelwafer-CVD-Reaktors mit folgenden Abscheidungsparametern realisiert: Gas [Silan (100 - 500 sccm) und Ammoniak (200 - 1000 sccm)]; HF-Leistung [200 - 600 Watt]; Druck [1-8 Torr]; und Abscheidungsraten [0,5 - 8 nm/sec].For example, in one embodiment of the invention, the layer of dielectric material 260A formed by PECVD deposition of a low-k dielectric material (eg, k in a range of about 2.0 to about 5.0). This low-k dielectric material includes, without limitation, SiCOH, porous p-SiCOH, SiCN, SiNO, carbon-rich SiCNH, p-SiCNH, SiN, SiC, SiC, etc. A SiCOH dielectric has a dielectric constant k = 2.7 and a porous SiCOH material has a dielectric constant of about 2.3-2.4. In an exemplary embodiment of the invention, a constraining deposition process is realized by depositing a SiN dielectric film via a plasma CVD deposition process using a 300mm parallel plate single wafer industrial CVD reactor with the following deposition parameters: gas [silane (100) 500 sccm) and ammonia ( 200 - 1000 sccm)]; RF power [200 - 600 watts]; Pressure [1-8 torr]; and deposition rates [0.5-8 nm / sec].
  • 19 ist ein schematischer seitlicher Querschnitt der Halbleitervorrichtung von 18, nachdem die Oberfläche der Halbleitervorrichtung bis hinab zu den MOL-Bauteilkontakten planarisiert und eine ILD-Schicht 270 als Teil einer ersten Verbindungsebene einer BEOL-Struktur abgeschieden wurde. Die Halbleiterstruktur von 18 kann mit einem Standard-CMP-Prozess planarisiert werden, wobei der CMP-Prozess durchgeführt wird, um das dielektrische Abraummaterial 260A und Teile der isolierenden Auskleidungsschicht 250A, die auf den Kontakten der MOL-Vorrichtung angeordnet sind, zu entfernen, was zu der in 19 dargestellten Struktur führt. Wie in 19 dargestellt, bilden die verbleibenden Abschnitte des abschnürend abgeschiedenen dielektrischen Materials 260A separate dielektrische Abdeckungsstrukturen 260 über den metallischen Gate-Strukturen 230-1, 230-2, 230-3 und separaten Isolierauskleidungen 250. Obwohl nicht ausdrücklich in den 11 und 19 dargestellt, kann vor der Bildung der ILD-Schicht 270 eine zusätzliche Deckschicht auf der planarisierten FEOL/MOL-Oberfläche gebildet werden, um das leitende Material 245 der MOL-Bauteilkontakte vom dielektrischen Material der ILD-Schicht 270 zu isolieren. 19 FIG. 12 is a schematic side cross-sectional view of the semiconductor device of FIG 18 after the surface of the semiconductor device is planarized down to the MOL device contacts and an ILD layer 270 was deposited as part of a first level of connection of a BEOL structure. The semiconductor structure of 18 can be planarized with a standard CMP process, where the CMP process is performed to the dielectric spacer material 260A and parts of the insulating lining layer 250A which are located on the contacts of the MOL device to remove, resulting in the in 19 structure shown leads. As in 19 As shown, the remaining portions of the pinch-off deposited dielectric material form 260A separate dielectric cover structures 260 over the metallic gate structures 230 - 1 . 230 - 2 . 230 - 3 and separate insulation linings 250 , Although not explicitly in the 11 and 19 can be shown before the formation of the ILD layer 270 an additional capping layer may be formed on the planarized FEOL / MOL surface to form the conductive material 245 the MOL device contacts of the dielectric material of the ILD layer 270 to isolate.
  • Experimentelle Teststrukturen wurden auf der Grundlage der in 11 schematisch dargestellten Halbleiterstruktur hergestellt, wobei die gleichförmigen Isolierauskleidungen 250 mit zyklischen SiN-Schichten mit Dicken von 1 nm, 1,5 nm, 2 nm und 3 nm gebildet wurden und wobei die abschnürende Abscheidung mit PECVD-SiCN-Füllungen und PECVD-ULK-Schichten mit k=2,7 und 2,4 durchgeführt wurde. Die experimentellen Ergebnisse zeigten, dass großvolumige Luftspalt-Abstandhalter (Luftspalt-Abstandhalter 262, schematisch dargestellt in 11) erhalten werden können, die sich oberhalb der metallischen Gate-Strukturen erstrecken. Darüber hinaus haben experimentelle Ergebnisse gezeigt, dass Größe, Form, Volumen usw. von Luftspalt-Abstandhaltern für verschiedene Anwendungen optimiert werden können, indem die Prozessparameter der Abscheidung oder die für die abschnürende Abscheidung verwendeten Materialien variiert werden.Experimental test structures were based on the in 11 schematically illustrated semiconductor structure, wherein the uniform insulating liners 250 were formed with cyclic SiN layers with thicknesses of 1 nm, 1.5 nm, 2 nm and 3 nm and wherein the pinch-off deposition with PECVD-SiCN fillings and PECVD-ULK layers with k = 2.7 and 2.4 was carried out. The experimental results showed that large-volume air gap spacers (air gap spacers 262 , shown schematically in FIG 11 ) extending above the metallic gate structures. In addition, experimental results have shown that size, shape, volume, etc. of air gap spacers can be optimized for different applications by varying the deposition process parameters or the materials used for the pinch-off deposition.
  • Es ist zu verstehen, dass die hierin beschriebenen Verfahren zur Herstellung von Luftspalt-Abstandhaltern in FEOL/MOL- oder BEOL-Schichten in Halbleiter-Bearbeitungsabläufe zur Herstellung von Halbleitervorrichtungen und integrierten Schaltungen mit verschiedenen analogen und digitalen Schaltungen oder Mischsignalschaltungen integriert werden können. Insbesondere können Chips mit integrierten Schaltkreisen mit verschiedenen Vorrichtungen wie Feldeffekttransistoren, bipolaren Transistoren, Metalloxid-Halbleitertransistoren, Dioden, Kondensatoren, Induktivitäten usw. hergestellt werden. Eine integrierte Schaltung gemäß der vorliegenden Erfindung kann in Anwendungen, Hardware und / oder elektronischen Systemen eingesetzt werden. Geeignete Hardware und Systeme zur Durchführung der Erfindung können unter anderem PCs, Kommunikationsnetze, E-Commerce-Systeme, tragbare Kommunikationsgeräte (z.B. Mobiltelefone), Festkörperspeichergeräte, Funktionsschaltungen usw. umfassen. Systeme und Hardware, die solche integrierten Schaltungen aufweisen, gelten als Teil der hierin beschriebenen Ausführungsformen. Angesichts der Lehren der hierin enthaltenen Erfindung wird eine Fachperson mit üblichen technischen Fertigkeiten in der Lage sein, andere Implementierungen und Anwendungen der Techniken der Erfindung zu betrachten.It is to be understood that the methods described herein for making air gap spacers in FEOL / MOL or BEOL layers can be integrated into semiconductor machining operations for fabricating semiconductor devices and integrated circuits having various analog and digital circuits or mixed signal circuits. In particular, integrated circuit chips can be fabricated with various devices such as field effect transistors, bipolar transistors, metal oxide semiconductor transistors, diodes, capacitors, inductors, and so on. An integrated circuit according to the present invention may be used in applications, hardware and / or electronic systems. Suitable hardware and systems for practicing the invention may include, but are not limited to, personal computers, communications networks, e-commerce systems, portable communication devices (e.g., cellular phones), solid state storage devices, functional circuits, and so on. Systems and hardware incorporating such integrated circuits are considered part of the embodiments described herein. Given the teachings of the invention contained herein, one of ordinary skill in the art will be able to contemplate other implementations and applications of the techniques of the invention.
  • Obwohl hierin beispielhafte Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben wurden, ist zu verstehen, dass sich die Erfindung nicht auf diese genauen Ausführungsformen beschränkt und dass verschiedene andere Änderungen und Modifikationen von einem Fachmann vorgenommen werden können, ohne vom Umfang der beigefügten Ansprüche abzuweichen.Although exemplary embodiments have been described herein with reference to the accompanying drawings, it is to be understood that the invention is not limited to these precise embodiments and that various other changes and modifications may be made by one skilled in the art without departing from the scope of the appended claims.

Claims (20)

  1. Verfahren, aufweisend: Bilden einer ersten Metallstruktur und einer zweiten Metallstruktur auf einem Substrat, wobei die erste und zweite Metallstruktur benachbart zueinander angeordnet sind, mit Isoliermaterial, das zwischen der ersten und zweiten Metallstruktur angeordnet ist; Ätzen des Isoliermaterials, um eine Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden; und Abscheiden einer Schicht aus dielektrischem Material über der ersten und zweiten Metallstruktur, um einen Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden; wobei sich ein Teilbereich des Luftspalts über eine Oberseite von mindestens einer der ersten Metallstruktur und der zweiten Metallstruktur hinaus erstreckt.Method, comprising Forming a first metal structure and a second metal structure on a substrate, wherein the first and second metal structures are disposed adjacent to each other, with insulating material disposed between the first and second metal structures; Etching the insulating material to form a recess between the first and second metal structures; and Depositing a layer of dielectric material over the first and second metal structures to form an air gap in the recess between the first and second metal structures; wherein a portion of the air gap extends beyond an upper surface of at least one of the first metal structure and the second metal structure.
  2. Verfahren nach Anspruch 1, wobei die erste Metallstruktur eine erste Metallleitung aufweist, die in einer dielektrischen Zwischenschicht (ILD-Schicht) einer BEOL- (back-end-of-line-) Verbindungsstruktur ausgebildet ist, und wobei die zweite Metallstruktur eine zweite Metallleitung aufweist, die in der ILD-Schicht der BEOL-Verbindungsstruktur ausgebildet ist.Method according to Claim 1 wherein the first metal structure comprises a first metal line formed in a dielectric interlayer (ILD) layer of a back-end-of-line (BEOL) interconnect structure, and wherein the second metal structure comprises a second metal line disposed in the ILD layer of the BEOL connection structure is formed.
  3. Verfahren nach Anspruch 2, wobei sich der Teilbereich des Luftspalts über die erste Metallleitung hinaus und über die zweite Metallleitung hinaus erstreckt.Method according to Claim 2 wherein the portion of the air gap extends beyond the first metal line and beyond the second metal line.
  4. Verfahren nach Anspruch 1, wobei die erste Metallstruktur einen Bauteilkontakt aufweist, und wobei die zweite Metallstruktur eine Gate-Struktur eines Transistors aufweist.Method according to Claim 1 wherein the first metal structure has a component contact, and wherein the second metal structure has a gate structure of a transistor.
  5. Verfahren nach Anspruch 4, wobei der Bauteilkontakt höher als die Gate-Struktur ist, und wobei sich der Teilbereich des Luftspalts über die Gate-Struktur hinaus sowie unterhalb einer Oberseite des Bauteilkontakts erstreckt.Method according to Claim 4 wherein the device contact is higher than the gate structure, and wherein the portion of the air gap extends beyond the gate structure and below an upper surface of the device contact.
  6. Verfahren nach Anspruch 1, wobei das Abscheiden einer Schicht aus dielektrischem Material über der ersten und zweiten Metallstruktur aufweist: Abscheiden einer nicht-gleichförmigen Schicht aus dielektrischem Material, um eine dielektrische Deckschicht mit einem Abschnürungsbereich zu bilden, der bündig mit der Aussparung zwischen der ersten und zweiten Metallstruktur angeordnet ist; wobei der Abschnürungsbereich in der dielektrischen Deckschicht oberhalb der Oberseite der mindestens einen ersten Metallstruktur und zweiten Metallstruktur ausgebildet ist.Method according to Claim 1 wherein depositing a layer of dielectric material over the first and second metal structures comprises depositing a non-uniform layer of dielectric material to form a dielectric capping layer having a pinch-off region disposed flush with the recess between the first and second metal structures ; wherein the pinch-off region in the dielectric cover layer is formed above the top of the at least one first metal structure and the second metal structure.
  7. Verfahren nach Anspruch 6, wobei das Abscheiden der nicht-gleichförmigen Schicht aus dielektrischem Material ein Einstellen von Abscheidungsparametern eines plasmaverstärkten chemischen Gasphasenabscheidungsverfahrens aufweist, um einen Gleichförmigkeitsgrad von etwa 40% oder weniger zu erhalten.Method according to Claim 6 wherein depositing the non-uniform layer of dielectric material comprises adjusting deposition parameters of a plasma-enhanced chemical vapor deposition process to obtain a degree of uniformity of about 40% or less.
  8. Verfahren nach Anspruch 1, wobei das dielektrische Material ein Low-k-Dielektrikum mit einer Dielektrizitätskonstante von etwa 5,0 oder weniger aufweist.Method according to Claim 1 wherein the dielectric material comprises a low-k dielectric having a dielectric constant of about 5.0 or less.
  9. Verfahren nach Anspruch 1, wobei das dielektrische Material mindestens eines von SiCOH, porösem p-SiCOH, SiCN, SiNO, kohlenstoffreichem SiCNH, SiC, p-SiCNH und SiN aufweist.Method according to Claim 1 wherein the dielectric material comprises at least one of SiCOH, porous p-SiCOH, SiCN, SiNO, carbon-rich SiCNH, SiC, p-SiCNH and SiN.
  10. Verfahren nach Anspruch 1, ferner aufweisend ein Bilden einer gleichförmigen Auskleidungsschicht innerhalb der Aussparung zwischen der ersten und zweiten Metallstruktur, bevor das dielektrische Material über der ersten und zweiten Metallstruktur abgeschieden wird, um den Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden.Method according to Claim 1 further comprising forming a uniform liner layer within the recess between the first and second metal structures before depositing the dielectric material over the first and second metal structures to form the air gap in the recess between the first and second metal structures.
  11. Halbleitervorrichtung, aufweisend: eine erste Metallstruktur und eine zweite Metallstruktur, die benachbart zueinander auf einem Substrat mit einem Zwischenraum zwischen der ersten und zweiten Metallstruktur angeordnet sind; und eine dielektrische Deckschicht, die über der ersten und zweiten Metallstruktur ausgebildet ist, um einen Luftspalt in der Aussparung zwischen der ersten und zweiten Metallstruktur zu bilden; wobei sich ein Teilbereich des Luftspalts über eine Oberseite von mindestens einer der ersten Metallstruktur und der zweiten Metallstruktur hinaus erstreckt.A semiconductor device comprising: a first metal structure and a second metal structure adjacent to each other on a substrate a space between the first and second metal structure are arranged; and a dielectric cap layer formed over the first and second metal structures to form an air gap in the recess between the first and second metal structures; wherein a portion of the air gap extends beyond an upper surface of at least one of the first metal structure and the second metal structure.
  12. Vorrichtung nach Anspruch 11, wobei die erste Metallstruktur eine erste Metallleitung aufweist, die in einer dielektrischen Zwischenschicht (ILD-Schicht) einer BEOL- (back-end-of-line-) Verbindungsstruktur ausgebildet ist, und wobei die zweite Metallstruktur eine zweite Metallleitung aufweist, die in der ILD-Schicht der BEOL-Verbindungsstruktur ausgebildet ist.Device after Claim 11 wherein the first metal structure comprises a first metal line formed in a dielectric interlayer (ILD) layer of a back-end-of-line (BEOL) interconnect structure, and wherein the second metal structure comprises a second metal line disposed in the ILD layer of the BEOL connection structure is formed.
  13. Vorrichtung nach Anspruch 12, wobei sich der Teilbereich des Luftspalts über die erste Metallleitung hinaus und über die zweite Metallleitung hinaus erstreckt.Device after Claim 12 wherein the portion of the air gap extends beyond the first metal line and beyond the second metal line.
  14. Vorrichtung nach Anspruch 11, wobei die erste Metallstruktur einen Bauteilkontakt aufweist, und wobei die zweite Metallstruktur eine Gate-Struktur eines Transistors aufweist.Device after Claim 11 wherein the first metal structure has a component contact, and wherein the second metal structure has a gate structure of a transistor.
  15. Vorrichtung nach Anspruch 14, wobei der Bauteilkontakt höher als die Gate-Struktur ist, und wobei sich der Teilbereich des Luftspalts über die Gate-Struktur hinaus sowie unterhalb einer Oberseite des Bauteilkontakts erstreckt.Device after Claim 14 wherein the device contact is higher than the gate structure, and wherein the portion of the air gap extends beyond the gate structure and below an upper surface of the device contact.
  16. Vorrichtung nach Anspruch 11, wobei die dielektrische Deckschicht eine nicht-gleichförmige Schicht aus dielektrischem Material aufweist, die einen Abschnürungsbereich aufweist, der bündig mit der Aussparung zwischen der ersten und zweiten Metallstruktur angeordnet ist; wobei der Abschnürungsbereich in der dielektrischen Deckschicht oberhalb der Oberseite der mindestens einen ersten Metallstruktur und zweiten Metallstruktur angeordnet ist.Device after Claim 11 wherein the dielectric cap layer comprises a non-uniform layer of dielectric material having a pinch-off region disposed flush with the recess between the first and second metal structures; wherein the pinch-off region in the dielectric cover layer is arranged above the upper side of the at least one first metal structure and the second metal structure.
  17. Vorrichtung nach Anspruch 16, wobei ein Gleichförmigkeitsgrad der nicht-gleichförmigen Schicht aus dielektrischem Material etwa 40% oder weniger beträgt.Device after Claim 16 wherein a degree of uniformity of the non-uniform dielectric material layer is about 40% or less.
  18. Vorrichtung nach Anspruch 11, wobei die dielektrische Deckschicht ein Low-k-Dielektrikum mit einer Dielektrizitätskonstante von etwa 5,0 oder weniger aufweist.Device after Claim 11 wherein the dielectric cap layer comprises a low-k dielectric having a dielectric constant of about 5.0 or less.
  19. Vorrichtung nach Anspruch 11, wobei die dielektrische Deckschicht mindestens eines von SiCOH, porösem p-SiCOH, SiCN, SiNO, kohlenstoffreichem SiCNH, SiC, p-SiCNH und SiN aufweist.Device after Claim 11 wherein the dielectric capping layer comprises at least one of SiCOH, porous p-SiCOH, SiCN, SiNO, carbon-rich SiCNH, SiC, p-SiCNH and SiN.
  20. Vorrichtung nach Anspruch 11, ferner aufweisend eine gleichförmige Auskleidungsschicht, die auf Oberflächen in der Aussparung zwischen der ersten und zweiten Metallstruktur ausgebildet ist.Device after Claim 11 , further comprising a uniform liner layer formed on surfaces in the recess between the first and second metal structures.
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