DE102021129111A1 - Transistor mit Luftspalt unter Source/Drain-Bereich in Bulk-Halbleitersubstrat - Google Patents

Transistor mit Luftspalt unter Source/Drain-Bereich in Bulk-Halbleitersubstrat Download PDF

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Uzma B. Rana
Anthony K. Stamper
Steven M . Shank
Srikanth Srihari
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Abstract

Ein Transistor umfasst ein Bulk-Halbleitersubstrat und einen ersten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat, der von einem zweiten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat durch einen Kanalbereich getrennt ist. Ein erster Luftspalt ist in dem Bulk-Halbleitersubstrat unter dem ersten Source/Drain-Bereich festgelegt und ein zweiter Luftspalt ist in dem Bulk-Halbleitersubstrat unter dem zweiten Source/Drain-Bereich festgelegt. Ein Gate befindet sich über dem Kanalbereich. Ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt ist mindestens gleich einer Länge des Kanalbereichs, so dass der erste und der zweite Luftspalt nicht unter dem Kanalbereich liegen. Die Luftspalte können eine rechteckige Querschnittsform aufweisen. Die Luftspalte reduzieren die Ausschaltkapazität der Bulk-Halbleiterstruktur auf nahezu Semiconductor-on-Isolator-Niveau ohne die Nachteile eines Luftspalts unter dem Kanalbereich.

Description

  • Hintergrund
  • Die vorliegende Erfindung bezieht sich auf integrierte Schaltungen (ICs) und insbesondere auf einen Transistor mit einem Luftspalt unter Source/Drain-Bereichen in einem Bulk-Halbleitersubstrat, um die Sperrschichtkapazität auf nahezu Semiconductor-on-Insulator (SOI) -Substratniveau zu reduzieren.
  • Die fortschrittliche Herstellung von ICs macht es erforderlich, einzelne Schaltungselemente, z. B. Transistoren wie Feldeffekttransistoren (FETs) und dergleichen, auf der Grundlage von speziellen Schaltungsentwürfe zu bilden. Ein FET umfasst im Allgemeinen Source-, Drain- und Gate-Bereiche. Der Gate-Bereich befindet sich zwischen den Source- und Drain-Bereichen und steuert den Strom durch einen Kanalbereich zwischen den Source- und Drain-Bereichen. Gates können aus verschiedenen Metallen bestehen und enthalten oft ein Austrittsarbeitsmetall, das so gewählt wird, dass es die gewünschten Eigenschaften des FETs erzeugt. Die Transistoren können auf einem Substrat gebildet und mit einer isolierenden dielektrischen Schicht elektrisch isoliert sein, z. B. einer dielektrischen Zwischenschicht (ILD) oder einer polykristallinen Schicht mit hohem Widerstand. An jedem der Source-, Drain- und Gate-Bereiche können Kontakte gebildet werden, um den Transistor mit anderen Schaltungselementen zu verbinden, die nach dem Transistor in anderen Metallebenen gebildet werden können.
  • Die zur Herstellung von ICs verwendeten Substrate lassen sich im Allgemeinen in zwei Kategorien einteilen: Bulk-Halbleitersubstrate und Semiconductor-on-Isolator (SOI) - Substrate. SOI-Substrate umfassen ein geschichtetes Halbleiter-Isolator-Halbleiter-Substrat anstelle eines herkömmlichen Bulk-Halbleitersubstrats. Insbesondere umfassen SOI-Substrate eine dünne Semiconductor-on-Isolator (SOI) -Schicht über einer vergrabenen Isolatorschicht über einer Halbleiterbasisschicht. SOI-Substrate sind in der Herstellung teurer als Bulk-Halbleitersubstrate, bieten aber im Allgemeinen ICs mit einem besseren Leistungsvermögen. Bulk-Halbleitersubstrate haben beispielsweise eine höhere Ausschaltkapazität (Coff) für Feldeffekttransistoren vom n-Typ (NFETs), da sie eine relativ große Source/Drain-Übergangsfläche benötigen. Das Coff von Bulk-Halbleitertechnologien kann aufgrund der Source/Drain-Übergangskapazität etwa 30 % höher sein als das von SOI-Substraten. Ein Ansatz zur Verbesserung der Leistung von Bulk-Halbleitersubstraten ist die Positionierung eines Luftspalts unter einem Kanalbereich des Transistors. Dieser Ansatz erhöht jedoch die Variabilität der Spannung, bei der sich der Transistor einschaltet, d. h. seine Schwellenspannung, und führt zu einer mechanischen Belastung des Kanalbereichs, was die Anwendung dieses Ansatzes erschwert.
  • Zusammenfassung
  • Ein Aspekt der Erfindung betrifft einen Transistor, umfassend: ein Bulk-Halbleitersubstrat; einen ersten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat, der von einem zweiten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat durch einen Kanalbereich getrennt ist; einen ersten Luftspalt, der in dem Bulk-Halbleitersubstrat und unter dem ersten Source/Drain-Bereich festgelegt ist; einen zweiten Luftspalt, der in dem Bulk-Halbleitersubstrat und unter dem zweiten Source/Drain-Bereich festgelegt ist; und ein Gate über dem Kanalbereich, wobei ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt mindestens eine Länge des Kanalbereichs beträgt, so dass der erste und der zweite Luftspalt nicht unter dem Kanalbereich liegen.
  • Ein weiterer Aspekt der Erfindung umfasst einen Transistor, umfassend: ein Bulk-Halbleitersubstrat; einen ersten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat, der von einem zweiten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat durch einen Kanalbereich getrennt ist; einen ersten Luftspalt, der in dem Bulk-Halbleitersubstrat festgelegt ist und mit dem ersten Source/Drain-Bereich in direktem Kontakt steht; einen zweiten Luftspalt, der in dem Bulk-Halbleitersubstrat festgelegt ist und mit dem zweiten Source/Drain-Bereich in direktem Kontakt steht; ein Gate über dem Kanalbereich; und einen dotierten Polysilizium-Isolationsbereich in dem Bulk-Halbleitersubstrat, der sich unterhalb der Grabenisolation und unter dem Gate, dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich erstreckt, wobei der erste Luftspalt und der zweite Luftspalt jeweils eine im Wesentlichen rechteckige Querschnittsform aufweisen und ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt mindestens eine Länge des Kanalbereichs beträgt, so dass der erste und der zweite Luftspalt nicht unter dem Kanalbereich liegen.
  • Ein Aspekt der Erfindung betrifft ein Verfahren, umfassend: ein Bilden eines ersten Silizium-Germanium (SiGe) -Abschnitts und eines zweiten SiGe-Abschnitts, der von dem ersten SiGe-Abschnitt beabstandet ist, auf einem Bulk-Halbleitersubstrat; ein Bilden einer Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt; ein Bilden eines ersten Source/Drain-Bereichs in der Siliziumschicht und eines zweiten Source/Drain-Bereichs in der Siliziumschicht; ein Bilden eines Gates über einem Kanalbereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich; ein Bilden eines ersten Luftspalts unter dem ersten Source/Drain-Gebiet und eines zweiten Luftspalts unter dem zweiten Source/Drain-Gebiet durch Entfemen des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts von unter der Siliziumschicht, wobei ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt mindestens eine Länge des Kanalgebiets beträgt, so dass die Luftspalte nicht unter dem Kanalgebiet liegen.
  • Die Merkmale der Erfindung oben und andere Merkmale der Erfindung gehen aus der folgenden detaillierten Beschreibung von Ausführungsformen der Erfindung hervor.
  • Figurenliste
  • Die Ausführungsformen der vorliegenden Erfindung sind mit Bezug auf die folgenden Figuren im Detail beschrieben, wobei gleiche Bezeichnungen gleiche Elemente bezeichnen und wobei:
    • 1 eine Querschnittsansicht eines Transistors gemäß Ausführungsformen der Erfindung zeigt.
    • 2 eine Querschnittsansicht eines Transistors gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 3 eine Querschnittsansicht eines Transistors gemäß weiteren Ausführungsformen der Erfindung zeigt.
    • 4 eine Querschnittsansicht einer vorläufigen Struktur für ein Verfahren gemäß Ausführungsformen der Erfindung zeigt.
    • 5 eine Querschnittsansicht einer Bildung von Silizium-Germanium-Abschnitten gemäß Ausführungsformen der Erfindung zeigt.
    • 6 eine Querschnittsansicht einer Bildung einer Siliziumschicht gemäß Ausführungsformen der Erfindung zeigt.
    • 7 eine Querschnittsansicht einer Bildung einer Grabenisolation gemäß Ausführungsformen der Erfindung zeigt.
    • 8 eine Querschnittsansicht einer Bildung von Source/Drain-Bereichen und eines Gates gemäß Ausführungsformen der Erfindung zeigt.
    • 9 eine Querschnittsansicht eines Entfernens von Silizium-Germanium-Abschnitten gemäß Ausführungsformen der Erfindung zeigt.
    • 10 eine Querschnittsansicht einer Bildung von Luftspalten unter Source/Drain-Bereichen gemäß Ausführungsformen der Erfindung zeigt.
    • 11 eine Querschnittsansicht einer Bildung eines Paares von Gräben gemäß Ausführungsformen der Erfindung zeigt.
    • 12 eine Querschnittsansicht einer Bildung von Silizium-Germanium-Abschnitten in dem Paar von Gräben gemäß Ausführungsformen der Erfindung zeigt.
    • 13 eine Querschnittsansicht einer Bildung einer Siliziumschicht gemäß Ausführungsformen der Erfindung zeigt.
    • 14 eine Querschnittsansicht einer Bildung eines Grabenpaares gemäß anderen Ausführungsformen der Erfindung zeigt.
    • 15 eine Querschnittsansicht einer Bildung von Silizium-Germanium-Abschnitten und einer Siliziumschicht gemäß Ausführungsformen der Erfindung zeigt.
  • Es wird darauf hingewiesen, dass die Zeichnungen der Erfindung nicht unbedingt maßstabsgetreu sind. Die Zeichnungen sollen nur typische Aspekte der Erfindung darstellen und sind daher nicht als den Umfang der Erfindung beschränkend anzusehen. In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Elemente in den Zeichnungen.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil davon bilden und in denen zur Veranschaulichung bestimmte Ausführungsformen dargestellt sind, in denen die vorliegende Erfindung eingesetzt sein kann. Diese Ausführungsformen sind hinreichend detailliert beschrieben, um dem Fachmann die Ausführung der vorliegenden Erfindung zu ermöglichen. Es können auch andere Ausführungsformen verwendet und Änderungen vorgenommen werden, ohne den Anwendungsbereich der vorliegenden Erfindung zu verlassen. Die folgende Beschreibung dient daher nur der Veranschaulichung.
  • Wenn ein Element wie eine Schicht, ein Bereich oder ein Substrat als „auf“ oder „über“ einem anderen Element bezeichnet ist, kann es sich direkt auf dem anderen Element befinden oder es können auch dazwischenliegende Elemente vorhanden sein. Wird ein Element dagegen als „direkt auf“ oder „direkt über“ einem anderen Element bezeichnet, so sind keine Zwischenelemente vorhanden. Wenn ein Element als mit einem anderen Element „verbunden“ oder „gekoppelt“ bezeichnet wird, kann es direkt mit dem anderen Element verbunden oder gekoppelt sein oder es können Zwischenelemente vorhanden sein. Wird ein Element hingegen als mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet, sind keine Zwischenelemente vorhanden.
  • Eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“ der vorliegenden Erfindung sowie andere Varianten davon bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Eigenschaft usw., die im Zusammenhang mit der Ausführungsform beschrieben werden, in mindestens einer Ausführungsform der vorliegenden Erfindung enthalten sind. Daher beziehen sich die Ausdrücke „in einer Ausführungsform“ sowie alle anderen Varianten, die an verschiedenen Stellen in der Beschreibung erscheinen, nicht unbedingt alle auf dieselbe Ausführungsform. Es ist zu verstehen, dass die Verwendung von „/“, „und/oder“ und „mindestens eines von“, z. B. in den Fällen „A/B“, „A und/oder B“ und „mindestens eines von A und B“, nur die Auswahl der ersten aufgeführten Option (a) oder nur die Auswahl der zweiten aufgeführten Option (B) oder die Auswahl beider Optionen (A und B) umfassen soll. Ein weiteres Beispiel: In den Fällen „A, B und/oder C“ und „mindestens eine der Optionen A, B und C“ soll diese Formulierung nur die erste aufgeführte Option (A) oder nur die Auswahl der zweiten aufgeführten Option (B) oder nur die Auswahl der dritten aufgeführten Option (C) umfassen, oder die Auswahl der ersten und der zweiten aufgeführten Option (A und B), oder die Auswahl der ersten und der dritten aufgeführten Option (A und C), oder die Auswahl der zweiten und der dritten aufgeführten Option (B und C), oder die Auswahl aller drei Optionen (A und B und C). Dies kann, wie für einen Fachmann leicht ersichtlich, für beliebig viele aufgelistete Optionen erweitert werden.
  • Ausführungsformen der Erfindung stellen einen Transistor bereit, der ein Bulk-Halbleitersubstrat und einen ersten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat umfasst, der von einem zweiten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat durch einen Kanalbereich getrennt ist. Ein erster Luftspalt ist in dem Bulk-Halbleitersubstrat unter dem ersten Source/Drain-Bereich festgelegt und ein zweiter Luftspalt ist in dem Bulk-Halbleitersubstrat unter dem zweiten Source/Drain-Bereich festgelegt. Ein Gate befindet sich über dem Kanalbereich. Ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt ist größer oder gleich einer Länge des Kanalbereichs, so dass der erste und der zweite Luftspalt nicht unter dem Kanalbereich liegen. Die Luftspalte können eine rechteckige Querschnittsform aufweisen. Die Luftspalte reduzieren die Ausschaltkapazität der Bulk-Halbleiterstruktur auf nahezu Semiconductor-on-Isolator-Niveau, ohne die Nachteile eines Luftspalts unter dem Kanalbereich. Die Source/Drain-Bereiche weisen eine Dicke auf, die im Bereich der SOI-Schichten von SOI-Substraten liegt.
  • 1 zeigt eine Querschnittsansicht eines Paares von benachbarten Transistoren 100, 101 gemäß Ausführungsformen der Erfindung. Diese Transistoren 100, 101 können einen einzigen Mehrfinger-Transistor oder zwei separate Transistoren bilden. Zum Zwecke der Beschreibung wird hier nur ein Transistor 100 (linke Seite) beschrieben, der andere Transistor 102 (rechte Seite) ist im Allgemeinen ein Spiegelbild des einen Transistors und sie können sich einen mittleren Source/Drain-Bereich teilen. Der Transistor 100 umfasst ein Halbleitersubstrat 102, das in einer beispielhaften Ausführungsform ein Bulk-Halbleitersubstrat und kein Halbleiterauf-Isolator-(SOI)-Substrat ist. Das Halbleitersubstrat 102 kann Silizium, Germanium, Siliziumgermanium, Siliziumkarbid und solche umfassen, die im Wesentlichen aus einem oder mehreren Ill-V-Verbindungshalbleitern mit einer Zusammensetzung gebildet sind, die durch die Formel AlX1GaX2InX3AsY1PY2NY3SbY4, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Anteile darstellen, die jeweils größer oder gleich Null sind und X1+X2+X3+Y1+Y2+Y3+Y4=1 (wobei 1 die gesamte relative Molmenge ist). Andere geeignete Substrate sind II-VI-Verbindungshalbleiter mit der Zusammensetzung ZnA1CdA2SeB1TeB2, wobei A1, A2, B1 und B2 relative Anteile sind, die jeweils größer oder gleich Null sind und A1+A2+B1+B2=1 (wobei 1 die gesamte Molmenge ist). Außerdem kann ein Teil oder das gesamte Halbleitersubstrat 102 verspannt sein.
  • Der Transistor 100 umfasst auch einen ersten Source/Drain-Bereich 110 im Halbleitersubstrat 102, der von einem zweiten Source/Drain-Bereich 112 im Halbleitersubstrat 102 durch einen Kanalbereich 114 getrennt ist. Die Source/Drain-Bereiche 110, 112 können alle geeigneten Dotierstoffe umfassen.
  • Ein Gate 120 befindet sich über dem Kanalbereich 114. Das Gate 120 kann jedes heute bekannte oder später entwickelte Gate-Material aufweisen. In einem nicht beschränkenden Beispiel kann das Gate 120 Polysilizium umfassen. In einem anderen Beispiel kann das Gate 120 ein Metall-Gate umfassen. Obwohl der Übersichtlichkeit halber als ein einziges Material dargestellt, können Metall-Gates eine oder mehrere leitfähige Komponenten zur Bereitstellung eines Gate-Anschlusses eines Transistors umfassen. Metall-Gates können beispielsweise eine Schicht mit hoher Dielektrizitätskonstante (High-K-Schicht), eine Austrittsarbeitsmetallschicht und einen Gate-Leiter umfassen (zur Verdeutlichung nicht alle dargestellt). Die Schicht mit hoher Dielektrizitätskonstante kann jedes heute bekannte oder später entwickelte Material mit hoher Dielektrizitätskonstante aufweisen, das typischerweise für Metallgates verwendet wird, z. B. ohne Beschränkung: Metalloxide wie Tantaloxid (Ta2O5), Bariumtitanoxid (BaTiO3), Hafniumoxid (HfO2), Zirkoniumoxid (ZrO2), Aluminiumoxid (Al2O3) oder Metallsilikate wie Hafniumsilikatoxid (HfA1S1A2OA3) oder Hafniumsilikatoxynitrid (HfA1SiA2OA3NA4), wobei A1, A2, A3 und A4 relative Anteile darstellen, die jeweils größer oder gleich Null sind, und A1+A2+A3+A4 (1 ist die gesamte relative Molmenge). Die Austrittsarbeitsmetallschicht kann verschiedene Metalle umfassen, je nachdem, ob es sich um ein NFET- oder PFET-Bauelement handelt, aber sie kann z. B. umfassen: Aluminium (AI), Zink (Zn), Indium (In), Kupfer (Cu), Indium-Kupfer (InCu), Zinn (Sn), Tantal (Ta), Tantal-Nitrid (TaN), Tantal-Karbid (TaC), Titan (Ti), Titan (Ti), Titannitrid (TiN), Titancarbid (TiC), TiAIC, TiAl, Wolfram (W), Wolframnitrid (WN), Wolframcarbid (WC), polykristallines Silizium (poly-Si) und/oder Kombinationen davon. Der Gate-Leiter kann jeden heute bekannten oder später entwickelten Gate-Leiter wie Kupfer (Cu) umfassen. Eine Gate-Kappe (nicht abgebildet), z. B. aus einem Nitrid, kann ebenfalls über dem Gate-Bereich gebildet werden. Das Gate 120 kann auch einen Abstandshalter 122, z. B. aus Siliziumnitrid, umfassen.
  • Der Transistor 100 kann auch eine beliebige Form einer Grabenisolierung 124 im Halbleitersubstrat 102 umfassen, die den ersten Source/Drain-Bereich 110 und den zweiten Source/Drain-Bereich 112 umgibt. Nach dem Stand der Technik kann die Grabenisolierung 124 einen Bereich des Substrats 102 von einem benachbarten Bereich des Substrats 102 isolieren. Ein oder mehrere Transistoren einer bestimmten Polarität können innerhalb eines durch die Grabenisolierung 124 isolierten Bereichs angeordnet sein. Jede Grabenisolierung 124 kann aus einer beliebigen, derzeit bekannten oder später entwickelten Substanz zur elektrischen Isolierung gebildet sein, beispielsweise aus Siliziumnitrid (Si3N4), Siliziumoxid (SiO2), fluoriertem SiO2 (FSG), hydriertem Siliziumoxycarbid (SiCOH), porösem SiCOH, Bor-Phospho-Silikatglas (BPSG), Silsesquioxanen, mit Kohlenstoff (C) dotierten Oxiden (d. h., Organosilikate), die Silizium- (Si), Kohlenstoff- (C), Sauerstoff- (O) und/oder Wasserstoffatome (H) umfassen, duroplastische Polyarylenether, ein Silizium-Kohlenstoff-haltiges Polymermaterial, nahezu reibungsfreier Kohlenstoff (near frictionless carbon, NFC) oder Schichten davon.
  • In einer Ausführungsform kann der Transistor 100 auch einen dotierten Polysilizium-Isolationsbereich 130 im Bulk-Halbleiter 102 umfassen, der sich unter dem Gate 120, dem ersten Source/Drain-Bereich 110 und dem zweiten Source/Drain-Bereich 112 erstreckt. Der Isolationsbereich 130 kann sich zwischen den Seiten der Grabenisolierung 124 erstrecken. Der dotierte Polysilizium-Isolationsbereich 130 kann jedes Dotiermittel umfassen, das in der Lage ist, ein isolierendes Polysilizium im Substrat 102 zu bilden, wie z. B. Argon. Wie in der Technik üblich, sorgt der dotierte Polysilizium-Isolationsbereich 130 für eine elektrische Isolierung mit hohem Widerstand für den Transistor 100. 2 zeigt eine Querschnittsansicht einer anderen Ausführungsform, bei der der dotierte Polysilizium-Isolationsbereich 130 weggelassen wird.
  • Der Transistor 100 weist einen ersten Luftspalt 140, der im Halbleitersubstrat 102 und unter dem ersten Source/Drain-Bereich 110 festgelegt ist, und einen zweiten Luftspalt 142 auf, der im Halbleitersubstrat 102 und unter dem zweiten Source/Drain-Bereich 112 festgelegt ist. Die Luftspalte 140, 142 stellen Hohlräume oder Lücken im Material des Transistors 100 bereit, die als Gasdielektrikum wirken. Ein Abstand S zwischen dem ersten Luftspalt 140 und dem zweiten Luftspalt 142 ist größer oder gleich einer Länge L des Kanalbereichs 114, so dass die ersten und zweiten Luftspalte 140, 142 nicht unter dem Kanalbereich 114 liegen. In den 1 und 2 sind die Seiten des ersten Luftspalts 140 und des zweiten Luftspalts 142 zu den Kanten des Gates 120 und des Kanals 114 ausgerichtet, so dass der Abstand S gleich der Länge L des Kanalbereichs 114 ist. Alternativ dazu können, wie in 3 gezeigt, die Seiten des ersten Luftspalts 140 und des zweiten Luftspalts 142 nicht zu den Kanten des Gates 120 und des Kanals 114 ausgerichtet sein, so dass der Abstand S größer ist als die Länge L des Kanalbereichs 114. 3 zeigt den Transistor 100 mit dem dotierten Polysilizium-Isolationsbereich 130, der jedoch wie in 2 weggelassen sein kann.
  • Der erste Luftspalt 140 steht mit dem ersten Source/Drain-Gebiet 110 in direktem Kontakt und der zweite Luftspalt 142 steht mit dem zweiten Source/Drain-Gebiet 112 in direktem Kontakt. Darüber hinaus können der erste Luftspalt 140 und/oder der zweite Luftspalt 142 an der Grabenisolierung 124 anliegen, d. h. ihre Enden stehen mit der Grabenisolierung 124 in direktem Kontakt. In den 1 bis 3 ist nur der erste Luftspalt 140 dargestellt, der an die Grabenisolierung 124 angrenzt; jedoch würde der zweite Luftspalt 142 an die Grabenisolierung 124 angrenzen, wenn der Transistor 101 nicht vorhanden wäre. Darüber hinaus haben der erste Luftspalt 140 und der zweite Luftspalt 142 aufgrund des Verfahrens zur Bildung der Luftspalte gemäß der Beschreibung hierin jeweils eine im Wesentlichen rechteckige Querschnittsform. Die Luftspalte 140, 142 können ohne eine Beschichtung gebildet werden, so dass eine Innenfläche 148 des ersten Luftspalts 140 und des zweiten Luftspalts 142 aus demselben Material gebildet wird, wie das Halbleitersubstrat 102.
  • Gemäß der Beschreibung hierin kann eine Siliziumschicht 150, in der der erste Source/Drain-Bereich 110 und die zweite Source/Drain-Bereich 112 eine Dicke im Bereich von 30 bis 50 Nanometern aufweisen. Die Dicke wird zum Teil durch die Dicke der Luftspalte 140, 142 und das zu ihrer Herstellung verwendete Material bestimmt. Die Siliziumschicht 150 kann eine ähnliche Dicke wie eine Semiconductor-on-Isolator (SOI) -Schicht eines SOI-Substrats aufweisen und ein ähnliches Leistungsvermögen wie ein SOI-Substrat mit Luftspalten 140, 142 und optional dotiertem Polysilizium-Isolationsbereich 130 anstelle einer vergrabenen Isolatorschicht bereitstellen.
  • Aus Gründen, die hier noch näher erläutert werden, kann der Transistor 100 auch ein gefülltes Entlüftungsloch 156 aufweisen, das sich sowohl durch den ersten Source/Drain-Bereich 110 als auch durch den zweiten Source/Drain-Bereich 112 erstreckt. Gefüllte Entlüftungslöcher 156 können z. B. mit einer Oxidschicht und einem Abstandhaltersnitrid gefüllt sein. Jeder Source/Drain-Bereich 110, 112 kann auch ein Silizid 158 zur Kopplung mit Kontakten (nicht gezeigt) über eine dielektrische Zwischenschicht (ILD) 160 umfassen. Das Silizid 158 kann mit jeder heute bekannten oder später entwickelten Technik hergestellt werden, z. B. durch eine Vorreinigung in-situ, ein Abscheiden eines Metalls wie Titan, Nickel, Kobalt usw., einen Anneal, damit das Metall mit Silizium reagiert, und ein Entfernen des nicht reagierten Metalls. Das ILD 160 kann abgeschieden werden und umfasst Materialien, wie z. B. ohne Beschränkung mit Kohlenstoff dotierte Siliziumdioxidmaterialien, fluoriertes Silikatglas (FSG), organische polymere duroplastische Materialien, Siliziumoxycarbid, SiCOH-Dielektrika, fluordotiertes Siliziumoxid, Spin-on-Gläser; Silsesquioxane, einschließlich Hydrogensilsesquioxan (HSQ), Methylsilsesquioxan (MSQ) und Mischungen oder Copolymere von HSQ und MSQ; Polymerdielektrika auf Benzocyclobutenbasis (BCB) und alle siliziumhaltigen Low-k-Dielektrika. Beispiele für aufschleuderbare Low-k-Filme mit SiCOHartiger Zusammensetzung unter Verwendung der Silsesquioxan-Chemie sind HOSP™ (erhältlich von Honeywell), JSR 5109 und 5108 (erhältlich von Japan Synthetic Rubber), Zirkon™ (erhältlich von Shipley Microelectronics, einem Geschäftsbereich von Rohm and Haas) und poröse Low-k-Materialien (erhältlich von Applied Materials). Beispiele für kohlenstoffdotierte Siliziumdioxidmaterialien oder Organosilane sind Black Diamond™ (erhältlich von Applied Materials) und Coral™ (erhältlich von Lam Research). Ein Beispiel für ein HSQ-Material ist FOxTM (erhältlich von Dow Corning).
  • Eine „Abscheidung“ kann alle heute bekannten oder später entwickelten Techniken umfassen, die für das abzuscheidende Material geeignet sind, einschließlich, aber nicht beschränkt auf, zum Beispiel eine chemische Gasphasenabscheidung (CVD), Niederdruck-CVD (LPCVD), plasmaunterstützte CVD (PECVD), Halbatmosphären-CVD (SACVD) und hochdichtes Plasma-CVD (HDPCVD), schnelles thermisches CVD (RTCVD), Ultrahochvakuum-CVD (UHVCVD), reaktionsbegrenztes CVD (LRPCVD), metallorganisches CVD (MOCVD), Sputterabscheidung, lonenstrahlabscheidung, Elektronenstrahlabscheidung, lasergestützte Abscheidung, thermische Oxidation, thermische Nitrierung, Spin-On-Methoden, physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), chemische Oxidation, Molekularstrahlepitaxie (MBE), Beschichtung, Verdampfung. Das ILD 160 kann z. B. durch ALD abgeschieden werden.
  • Es ist bekannt, dass der Transistor 101 eine ähnliche Struktur wie der Transistor 100 aufweisen kann. In anderen Ausführungsformen kann der Transistor 101 weggelassen werden. Wie dargestellt, kann bei einem Paar von Transistoren 100, 101 ein dritter Luftspalt 162 unter einem anderen Source/Drain-Bereich 180 vorgesehen werden.
  • Gemäß der Darstellung in den 4 bis 15 kann der Transistor 100 gemäß verschiedenen Verfahren entsprechend den Ausführungsformen der Erfindung hergestellt werden. Die 4 bis 10 zeigen Ausführungsformen, in denen die Seiten der Luftspalte 140, 142 nicht zu den Source/Drain-Bereichen 110, 112 ausgerichtet sind. Die 11 bis 15 zeigen Querschnittsansichten von Ausführungsformen, in denen die Seiten der Luftspalte 140, 142 zu den Source/Drain-Bereichen 110, 112 ausgerichtet sind.
  • 4 zeigt eine Querschnittsansicht einer Ausführungsform einer vorläufigen Struktur 166 gemäß den Ausführungsformen der Erfindung. Die vorläufige Struktur 166 kann ein Halbleitersubstrat 102 umfassen, wie hierin beschrieben ist. 4 zeigt auch ein Bilden einer Grabenisolierung 124 im Halbleitersubstrat 102. Hier kann ein Graben 126 in das Substrat 102 geätzt werden, z. B. unter Verwendung einer Maske (nicht gezeigt), und er kann mit einem isolierenden Material, wie ein Oxid, gefüllt werden, um einen Bereich des Substrats von einem benachbarten Bereich des Substrats zu isolieren. Die Grabenisolierung 124 umgibt den Bereich, in dem der/die Transistor(en) 100 gebildet wird/werden. Es kann jedes der hier aufgeführten Materialien für die Grabenisolierung 124 verwendet werden. Alternativ kann auch eine entsprechend dotierte Vertiefung als Isolierung verwendet werden.
  • Ätzen bezieht sich im Allgemeinen auf das Entfemen von Material von einem Substrat (oder von auf dem Substrat gebildeten Strukturen) und wird oft mit einer Maske (nicht abgebildet) durchgeführt, so dass ein Material selektiv von bestimmten Bereichen des Substrats entfernt werden kann, während das Material in anderen Bereichen des Substrats unberührt bleibt. Es gibt im Allgemeinen zwei Kategorien von Ätzverfahren: (i) Nassätzen und (ii) Trockenätzen. Das Nassätzen wird mit einem Lösungsmittel (z. B. einer Säure) durchgeführt, das so gewählt wird, dass es ein bestimmtes Material (z. B. Oxid) selektiv auflöst, während ein anderes Material (z. B. Polysilizium) relativ intakt bleibt. Diese Fähigkeit zum selektiven Ätzen bestimmter Materialien ist für viele Halbleiterherstellungsverfahren von grundlegender Bedeutung. Ein Nassätzen ätzt im Allgemeinen ein homogenes Material (z. B. Oxid) isotrop, aber ein Nassätzen kann auch einkristalline Materialien (z. B. Siliziumwafer) anisotrop ätzen. Das Trockenätzen kann mit Hilfe eines Plasmas durchgeführt werden. Plasmasysteme können durch Einstellung der Plasmaparameter in verschiedenen Modi arbeiten. Beim gewöhnlichen Plasmaätzen werden energiereiche, neutral geladene freie Radikale erzeugt, die an der Oberfläche des Wafers reagieren. Da neutrale Teilchen den Wafer aus allen Winkeln angreifen, ist dieser Prozess isotrop. Beim lonenätzen oder Sputterätzen wird der Wafer mit energiereichen Edelgasionen beschossen, die sich dem Wafer nur aus einer Richtung nähern, weshalb dieser Prozess stark anisotrop ist. Das reaktive lonenätzen (RIE) arbeitet unter Bedingungen, die zwischen dem Sputter- und dem Plasmaätzen liegen, und kann zur Herstellung tiefer, schmaler Strukturen, wie z. B. Gräben 126 für die Grabenisolierung 124, verwendet werden.
  • 4 zeigt auch ein optionales Bilden einer dotierten Polysilizium-Isolationszone 130 im Halbleitersubstrat 102. Der dotierte Polysilizium-Isolationsbereich 130 kann auf jede heute bekannte oder später entwickelte Art und Weise gebildet werden, wie z. B. durch Dotierung, z. B. durch Ionenimplantation und Annealing, mit Argon in ausreichender Dosierung und Stärke, um den Isolationsbereich in einer gewünschten Tiefe im Substrat 102 zu bilden, ohne darauf beschränkt zu sein. Siehe US-Patent Nr. 10,192,779 . Es kann eine jede Form von Nitridkappe (nicht dargestellt) verwendet werden, um die Positionierung und Form des Isolationsbereichs 130 zu steuern. Wie in einem nicht beschränkenden Beispiel in 1 und 3 gezeigt, bildet die Dotierung einen dotierten Polysilizium-Isolationsbereich 130 in dem Bulk-Halbleitersubstrat 102, der sich unter dem ersten Source/Drain-Bereich 110, dem zweiten Source/Drain-Bereich 112, dem Gate 120, dem ersten Luftspalt 140 und dem zweiten Luftspalt 142 erstreckt. Es sind ebenfalls andere Anordnungen des Isolationsbereichs 130 möglich.
  • 5 zeigt eine Querschnittsansicht eines Bildens eines ersten Silizium-Germanium (SiGe) - Abschnitts 170 und eines zweiten SiGe-Abschnitts 172, der vom ersten SiGe-Abschnitt 170 auf dem Bulk-Halbleitersubstrat 102 beabstandet ist. Ein dritter SiGe-Abschnitt 174 kann ebenfalls mit Abstand zum zweiten SiGe-Abschnitt 172 gebildet werden. In dieser Ausführungsform wird eine Maske 168 (z. B. eine Nitrid-Hartmaske) über dem Halbleitersubstrat 102 strukturiert, wobei Abschnitte des Substrats freiliegen. Jeder SiGe-Abschnitt 170, 172, 174 kann in den freiliegenden Abschnitten des Substrats selektiv epitaktisch aufgewachsen werden, wie es die strukturierte Maske 168 auf dem Substrat 102 vorgibt. Die Begriffe „epitaktisches Wachstum“ und „epitaktisch gebildet und/oder gewachsen“ bezeichnen das Wachstum eines Halbleitermaterials wie Silizium auf einer Abscheidungsoberfläche eines Halbleitermaterials, wobei das zu wachsende Halbleitermaterial die gleichen kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsoberfläche aufweisen kann. Bei einem epitaktischen Wachstumsverfahren werden die von den Quellgasen bereitgestellten chemischen Reaktanten gesteuert und die Systemparameter so eingestellt, dass die abscheidenden Atome die Abscheidungsoberfläche des Halbleitersubstrats mit ausreichender Energie erreichen, um sich auf der Oberfläche zu bewegen und sich an der Kristallanordnung der Atome der Abscheidungsoberfläche zu orientieren. Die Zugabe von Germanium (Ge) kann während des epitaktischen Wachstums eingeschaltet werden, um SiGe zu bilden, z. B. mit einem Anteil von bis zu 20 % Ge an SiGe in Gewichtsprozent. Alternativ kann die Zugabe von Germanium (Ge) während des epitaktischen Wachstumsprozesses ausgeschaltet sein, so dass reines Silizium gebildet werden kann. Die Dicke und Breite der SiGe-Abschnitte 170, 172, 174 bestimmt die Dicke und Breite der Luftspalte 140, 142. Die SiGe-Abschnitte 170, 172 sind seitlich angeordnet und weisen eine Breite auf, die so weit wie möglich derjenigen der darüber auszubildenden Source/Drain-Bereiche 110, 112 entspricht. Die SiGe-Abschnitte 170, 172, 174 können eine Breite aufweisen, die beispielsweise der gewünschten Breite der Source/Drain-Bereiche und der Kanallänge für einen bestimmten Technologieknoten entspricht, in dem sie eingesetzt werden. In einem nicht beschränkenden Beispiel am 14-nm-Technologieknoten kann die Breite 360-400 Nanometer oder 560-600 Nanometer oder jede Breite zwischen diesen Bereichen betragen. Die SiGe-Abschnitte 170, 172, 174 können eine Dicke von z. B. 10-30 nm aufweisen.
  • 6 zeigt eine Querschnittsansicht eines Bildens der Siliziumschicht 150 über dem ersten SiGe-Abschnitt 170 und dem zweiten SiGe-Abschnitt 172 (und dem dritten SiGe-Abschnitt 174, sofern vorhanden). Hier wird zunächst die Maske 168 durch ein geeignetes Veraschungsverfahren (z. B. ein Heißphosphorverfahren) entfernt. Die Siliziumschicht 150 kann dann aus dem Halbleitersubstrat 102 und den SiGe-Abschnitten 170, 172, 174 selektiv epitaktisch aufgewachsen werden. Die Siliziumschicht 150 kann eine beliebige Dicke für die Source/Drain-Bereiche 110, 112 aufweisen. In einer Ausführungsform wird die Dicke der Siliziumschicht 150 über den SiGe-Abschnitten 170, 172, 174 der Dicke von SOI-Schichten in SOI-Substraten angenähert, um eine ähnliche Leistung wie bei SOI-Substraten zu erzielen, obwohl der Transistor 100 auf einem Bulk-Halbleitersubstrat 102 gebildet wird. In einem nicht beschränkenden Beispiel kann die Siliziumschicht 150 eine Dicke im Bereich von 30 bis 50 Nanometern aufweisen.
  • 6 zeigt auch eine Erweiterung der Grabenisolierung 124, die zu der Siliziumschicht 150 koplanar ist. Hier wird eine zusätzliche Grabenisolation 124X über der Grabenisolation 124 gebildet, um die Grabenisolation auf die gleiche Höhe wie die Siliziumschicht 150 zu bringen. Um die Oberflächen koplanar zu machen, kann jede notwendige Planarisierung durchgeführt werden.
  • In einer alternativen Ausführungsform, die in der Querschnittsansicht von 7 dargestellt ist, können die optionale Bildung des dotierten Polysilizium-Isolationsbereichs 130 von 4 und die Prozesse von 5 und 6 vor der Bildung der Grabenisolation 124 durchgeführt werden. In diesem Fall wird die strukturierte Maske 168 (5) verwendet, um Abschnitte des Substrats 102 freizulegen und die ersten und zweiten SiGe-Abschnitte 170, 172 (6), sowie der dritten SiGe-Abschnitt 174, wo vorhanden, werden epitaktisch aufgewachsen. Die Maske 168 wird dann entfernt und, wie in 6 beschrieben, wird die Siliziumschicht 150 epitaktisch aufgewachsen. Da in diesem Fall die Grabenisolierung 124 zunächst nicht vorhanden ist, wächst die Siliziumschicht 150 nicht selektiv aus dem Substrat 102 und den SiGe-Abschnitten 170, 172, 174. Anschließend kann, wie in 7 gezeigt, die Grabenisolierung 124 im Halbleitersubstrat 102 so ausgebildet werden, dass sie mit der Siliziumschicht 150 koplanar ist, z. B. unter Verwendung von Pad-Oxid- und Pad-Nitrid-Masken zum Ätzen von Gräben, einer Oxidabscheidung und einer Planarisierung (nicht gezeigt). Folglich umfasst die Grabenisolierung 124 eine einheitliche Struktur, z. B. aus Oxid. Im Hinblick auf die Grabenisolierung ist die in 7 gezeigte Ausführungsform in 1 und die in 6 gezeigte Ausführungsform in 2 und 3 dargestellt. Die nachfolgende Verarbeitung bis zu der Verarbeitung, die in den 1-3 gezeigt ist, ist auf der Grundlage der Ausführungsform von 7 dargestellt.
  • 8 zeigt eine Querschnittsansicht eines Bildens des ersten Source/Drain-Bereichs 110 in der Siliziumschicht 150 und des zweiten Source/Drain-Bereichs 112 in der Siliziumschicht 150. 8 zeigt auch ein Bilden des Gate 120 über dem Kanalbereich 114 zwischen dem ersten Source/Drain-Bereich 110 und dem zweiten Source/Drain-Bereich 112. Das Gate 120 und die Source/Drain-Bereiche 110, 112 (sowie das zweite Gate 120 und der dritte Source/Drain-Bereich 180) können mit allen heute bekannten oder später entwickelten Verfahren hergestellt werden. In einem nicht beschränkenden Beispiel können das Gate 120 und die Source/Drain-Bereiche 110, 112, 180 durch Dotierung der Siliziumschicht 150 mit geeigneten Dotierstoffen (z. B. durch Ionenimplantation) und durch Tempern zum Einbringen der Dotierstoffe gebildet werden. Die verwendeten Dotierstoffe können je nach Art des zu bildenden Transistors variieren. Das (die) Gate(s) 120 kann (können) ein Dummy-Gate-Material umfassen, z. B. einschließlich einem Opfermaterial, das nach einer Bildung der Source/Drain-Bereiche durch das endgültige Gate-Material ersetzt wird, oder es kann das endgültige Gate-Material umfassen, z. B. Polysilizium oder ein Metall-Gate-Material.
  • 9 zeigt eine Querschnittsansicht eines Bildens eines ersten Luftspalts 140 unter dem ersten Source/Drain-Gebiet 110 und eines zweiten Luftspalts 142 unter dem zweiten Source/Drain-Gebiet 112 durch Entfernen des ersten SiGe-Abschnitts 170 und des zweiten SiGe-Abschnitts 172 von unter der Siliziumschicht 150 (die jetzt die Source/Drain-Gebiete 110, 112 aufweist). Der Luftspalt 140, 142, der unter dem ersten und zweiten Source/Drain-Bereich 110, 112 gebildet wird, kann ein Bilden eines Entlüftungslochs 184 durch den ersten Source/Drain-Bereich 110 und den zweiten Source/Drain-Bereich 112 (und den Source/Drain-Bereich 180, falls vorhanden) umfassen. Das Entlüftungsloch 184 kann mit jedem bekannten oder später entwickelten Verfahren gebildet werden, z. B. einem Bilden einer strukturierten Maske mit kleinen Öffnungen, die der Lage der Entlüftungslöcher 184 entsprechen, und durch Ätzen (z. B. RIE). 9 zeigt auch ein Ätzen und Entfernen der SiGe-Schichten 170, 172 (und 174 (8)), z. B. mit heißem Ammoniak (NH3) und/oder Salzsäure, durch die Entlüftungslöcher 184, wie es in der Technik bekannt ist. Nachdem die SiGe-Schichten 170, 172, 174 entfernt wurden, kann optional eine thermische Oxidation zur Passivierung der Luftspalt-Halbleiteroberflächen durchgeführt werden. Bei einer Entfernung der SiGe-Abschnitte verbleibt ein Gas in den Zwischenräumen, z. B. Luft.
  • 10 zeigt eine Querschnittsansicht von versiegelten Entlüftungslöchern 184 (9), um den ersten Luftspalt 140 und den zweiten Luftspalt 142 (und, falls gewünscht, den dritten Luftspalt 162) sowie die gefüllten Entlüftungslöcher 156 zu bilden. Ein Versiegeln kann beispielsweise durch eine thermische Oxidation des Entlüftungslochs (dargestellt) oder durch Abscheiden eines Dielektrikums wie Nitrid und/oder ein Abstandshalternitrid, das auch den Gate-Abstandshalter 122 bildet, oder durch Abscheiden von Bor-Phospho-Silikatglas (BPSG) erfolgen. Es ist anzumerken, dass die Entlüftungslöcher 184 im Vergleich zu den Source/Drain-Bereichen 110, 112 eine ausreichend kleine laterale Größe aufweisen (in 9 quer oder in die Seite hinein), so dass ihre Versiegelung, wie beschrieben, die elektrischen Eigenschaften der Source/Drain-Bereiche nicht nachteilig beeinflusst. Wie bereits erwähnt, haben der erste Luftspalt 140 und der zweite Luftspalt 142 jeweils eine im Wesentlichen rechteckige Querschnittsform, aufgrund der Form der SiGe-Abschnitte. In Ausführungsformen ist der Abstand S zwischen dem ersten Luftspalt 140 und dem zweiten Luftspalt 142 größer oder gleich einer Länge L des Kanalbereichs 114, so dass die Luftspalte 140, 142 nicht unter dem Kanalbereich 114 liegen.
  • Die 1 bis 3 zeigen eine Verarbeitung nach einem Bilden von Silizid 158 über den Source/Drain-Bereichen 110, 112, 180. Das Silizid 158 kann mit jeder heute bekannten oder später entwickelten Technik gebildet werden, z. B. durch Vorreinigen in-situ, Abscheiden eines Metalls wie Titan, Nickel, Kobalt, Platin usw., Tempern, damit das Metall mit dem Silizium der Source/Drain-Bereiche 110, 112 reagiert, und Entfernen des nicht reagierten Metalls. Darüber kann das ILD 160 gebildet werden und alle gewünschten Verbindungen, z. B. Kontakte und Verdrahtungen (nicht gezeigt), können auf eine bekannte Weise durch sie hindurch gebildet werden.
  • In den Ausführungsformen der 5-10 sind die SiGe-Abschnitte 170, 172, 174 nicht zu den Source/Drain-Bereichen 110, 112, 180 ausgerichtet und können daher zu Luftspalten 140, 142 führen, die möglicherweise nicht zu den Source/Drain-Regionen 110, 112 ausgerichtet sind. Hier kann der Abstand S annähernd gleich, aber eher größer als die Länge L des Kanalbereichs 114 sein. Der Abstand S, der größer ist als die Länge L des Kanalbereichs 114, ist in 3 übertrieben dargestellt.
  • Die 11 bis 14 zeigen Querschnittsansichten von Ausführungsformen, bei denen die Luftspalte 140, 142 in einer zu den Source/Drain-Bereichen 110, 112 ausgerichteten Weise ausgebildet sind. Das heißt, wie in den 1 und 2 gezeigt, sind die Seiten des ersten Luftspalts 140 und des zweiten Luftspalts 142 zu den Kanten des Gates 120 ausgerichtet, so dass der Abstand S dazwischen gleich der Länge L des Kanalbereichs 114 ist. Wie noch beschrieben wird, kann in diesen Ausführungsformen die Grabenisolierung 124 im Halbleitersubstrat 102 gebildet werden, bevor der erste SiGe-Abschnitt 170 und der zweite SiGe-Abschnitt 172 gebildet werden. Jeder der Luftspalte 140, 142 kann an die Grabenisolierung 124 angrenzen.
  • 11 zeigt eine Querschnittsansicht, in der die Verarbeitung von 4 ausgeht und die Bildung von Gate(s) 120 vor der Bildung des ersten SiGe-Abschnitts 170 und des zweiten SiGe-Abschnitts 172 und der Bildung der Siliziumschicht 150 erfolgt, wie in den vorherigen Ausführungsformen. Das/die Gate(s) 120 kann/können auf beliebige Weise über dem Halbleitersubstrat 102 gebildet werden, wie hier beschrieben ist. 11 zeigt auch eine Bildung eines Paares von Gräben 190 im Halbleitersubstrat 102 neben dem/den Gate(s) 120. Es kann auch ein weiterer Graben 190 vorgesehen werden, wenn zwei Gates 120 nebeneinander ausgebildet werden. Über der Grabenisolierung 124 und/oder dem/den Gate(s) 120 kann eine Hartmaske 192 gebildet werden und es kann ein Ätzvorgang, z. B. ein RIE, durchgeführt werden, um die Gräben 190 zu öffnen. Die Gräben 190 erstrecken sich in das Substrat 102 bis zu einer Tiefe, die für den Boden der Luftspalte 140, 142 erwünscht ist (1-3).
  • 12 zeigt eine Querschnittsansicht eines epitaktischen Wachstums des ersten SiGe-Abschnitts 170 und des zweiten SiGe-Abschnitts 172 in einem Paar von Gräben 190 (und des dritten SiGe-Abschnitts 174 in einem anderen Graben 190, sofern vorhanden). In bestimmten Ausführungsformen wird der erste SiGe-Abschnitt 170 selektiv in dem Source/Drain-Transistorbereich epitaktisch aufgewachsen. 13 zeigt eine Querschnittsansicht der epitaktisch aufgewachsenen Siliziumschicht 150 über dem ersten SiGe-Abschnitt 170 und dem zweiten SiGe-Abschnitt 172 in dem Paar von Gräben 190 (11) und dem dritten SiGe-Abschnitt 174, sofern vorhanden. Von diesem Punkt an kann die Verarbeitung wie in den 1 bis 3 und 8 bis 10 beschrieben fortgesetzt werden, z. B. die Bildung von Gate(s) 120, die Bildung des ersten und zweiten Source/Drain-Bereichs 110, 112 und die Bildung der Luftspalte 140, 142. Gemäß der Darstellung in 1 und 2 sind die Seiten des ersten Luftspalts 140 und des zweiten Luftspalts 142 zu den Kanten des Gates 120 ausgerichtet, so dass der Abstand S der Länge L des Kanalbereichs 114 entspricht.
  • 14 zeigt eine Querschnittsansicht anderer Ausführungsformen, bei denen die Seiten der Luftspalte 140, 142 zu den Kanten der Source/Drain-Bereiche 110, 112 ausgerichtet sind. In dieser Ausführungsform wird anstelle einer Verwendung von Gate(s) 120 zur Bildung von Paaren von Gräben 190 (11) eine Maske 200 verwendet. Hier werden die Gate(s) 120 nach den SiGe-Abschnitten 170, 172, 174 gebildet. 14 zeigt eine Querschnittsansicht, in der die Verarbeitung ab 4 beginnt. In diesem Stadium wird die Grabenisolierung 124 im Halbleitersubstrat 102 gebildet und ein Paar von Gräben 202 wird im Halbleitersubstrat 102 unter Verwendung einer Maske 200 gebildet. Die Maske 200 (z. B. eine Nitrid-Hartmaske) wird auf das Halbleitersubstrat 102 aufgebracht, um Abschnitte des Halbleitersubstrats 102 freizulegen, an denen die Luftspalte 140, 142 gewünscht sind. Ein Paar von Gräben 202 wird im Halbleitersubstrat 102 neben dem/den Gate(s) 120 durch Ätzen mit der Maske 200 gebildet. Ein weiterer Graben 202 kann auch vorgesehen werden, wenn drei Abschnitte durch die Maske 200 freigelegt werden. Das Ätzen kann z. B. mit einem RIE erfolgen. Die Gräben 202 erstrecken sich in das Substrat 102 bis zu einer Tiefe, die für den Boden der Luftspalte 140, 142 erwünscht ist (1 bis 3).
  • 15 zeigt eine Querschnittsansicht nach dem Entfernen der Maske 200 (14) (z.B. durch ein geeignetes Veraschungsverfahren), einem epitaktischen Aufwachsen des ersten SiGe-Abschnitts 170 und des zweiten SiGe-Abschnitts 172 in den Gräben 202 und dem anschließenden epitaktischen Aufwachsen der Siliziumschicht 150 über dem ersten SiGe-Abschnitt 170 und dem zweiten SiGe-Abschnitt 172 (in den Gräben 202 (14)). Die nachfolgende Verarbeitung für diese Ausführungsform kann in ähnlicher Weise erfolgen, wie in den 1-3 und 8-10 beschrieben ist, um den Transistor 100 in den 1-3 zu erhalten.
  • Ausführungsformen der Erfindung stellen einen Transistor 100 bereit, der aufgrund der Gegenwart der Luftspalte 140, 142 eine verringerte Sperrschichtkapazität aufweist, obwohl der Transistor in einem Halbleitersubstrat 102 gebildet wird. Die Luftspalte 140, 142 haben eine rechteckige Querschnittsform und erstrecken sich unter den Source/Drain-Bereichen 110, 112, aber nicht unter den Kanalbereich 114. In bestimmten Ausführungsformen ist eine Seite der Luftspalte 140, 142 zu einer Kante des Gate 120 und des Kanals 114 ausgerichtet. Während SOI-Substrate im Vergleich zu Bulk-Halbleitersubstraten aufgrund der vergrabenen Isolatorschicht typischerweise eine um etwa 50% geringere Drain-Source-Kapazität (CDS) aufweisen, reduzieren die Luftspalte 140, 142 unter den Source/Drain-Bereichen 110, 112 die CDS im Bulk-Halbleitersubstrat 102. Die Dicke der Source/Drain-Bereiche 110, 112 kann auch ähnlich wie bei SOI-Substraten ausgebildet werden, z. B. zu etwa 80 nm. Die Verringerung des CDS durch die Luftspalte 140, 142 unter den Source/Drain-Bereichen 110, 112 kann bis zu etwa 50% betragen, wodurch die Ausschaltkapazität (Coff) um bis zu 25% verringert werden kann, um sich dem Wert in SOI-Substraten anzunähern oder an diesen anzugleichen. Während die Luftspalte 140, 142 diesen Vorteil bieten, befinden sie sich nicht unter dem Kanalbereich 114, so dass alle durch diese Anordnung verursachten mechanischen Spannungen vermieden werden.
  • Das oben beschriebene Verfahren wird bei der Herstellung von Chips für integrierte Schaltungen eingesetzt. Die daraus resultierenden integrierten Schaltungschips können vom Hersteller in Form von unverpackten Wafern (d. h. als einzelne Wafer mit mehreren unverpackten Chips), als nackter Chip oder in verpackter Form vertrieben werden. Im letzteren Fall wird der Chip in einem Einzelchip-Gehäuse (z. B. einem Kunststoffträger mit Anschlüssen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einem Multichip-Gehäuse (z. B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabene Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsgeräten als Teil von entweder (a) einem Zwischenprodukt, wie einer Hauptplatine, oder (b) einem Endprodukt integriert. Bei dem Endprodukt kann es sich um jedes beliebige Produkt handeln, das integrierte Schaltkreis-Chips umfasst, angefangen bei Spielzeug und anderen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten mit einem Bildschirm, einer Tastatur oder einem anderen Eingabegerät und einem Zentralprozessor.
  • Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und ist nicht als die Erfindung beschränkend anzusehen. Die hier verwendeten Singularformen „ein, eine“ und „der, die, das“ schließen auch die Pluralformen ein, sofern aus dem Kontext nicht eindeutig etwas anderes hervorgeht. Es versteht sich ferner, dass die Begriffe „umfasst“ und/oder „umfassend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein bestimmter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, aber das Vorhandensein oder Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon nicht ausschließen. „Optional“ bedeutet, dass das nachfolgend beschriebene Ereignis oder der beschriebene Umstand eintreten oder nicht eintreten kann und dass die Beschreibung Fälle, in denen das Ereignis eintritt, und Fälle umfasst, in denen es nicht eintritt.
  • Ungenaue Formulierungen, wie sie hier in der Beschreibung und den Ansprüchen verwendet werden, können zur Modifizierung jeder quantitativen Darstellung verwendet werden, die zulässigerweise variieren kann, ohne dass dies zu einer Änderung der Grundfunktion führt, auf die sie sich bezieht. Dementsprechend ist ein Wert, der durch einen oder mehrere Begriffe wie „ungefähr“, „annähernd“ und „im Wesentlichen“ modifiziert wird, nicht auf den genau angegebenen Wert beschränkt. Zumindest in einigen Fällen kann die ungenaue Formulierung der Genauigkeit eines Instruments zur Messung des Wertes entsprechen. Hier und in der gesamten Beschreibung und in den Ansprüchen können Bereichsgrenzen kombiniert und/oder ausgetauscht werden; solche Bereiche sind gekennzeichnet und schließen alle darin enthaltenen Unterbereiche ein, es sei denn, aus dem Kontext oder der Sprache geht etwas anderes hervor. Der Begriff „ungefähr“, der auf einen bestimmten Wert eines Bereichs angewandt wird, bezieht sich auf beide Werte und kann, sofern nicht anders von der Genauigkeit des Messgeräts abhängig, +/- 10 % des angegebenen Werts/der angegebenen Werte bedeuten.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente aller Mittel- oder Schritt-plus-Funktion-Elemente in den nachstehenden Ansprüchen sollen jede Struktur, jedes Material oder jede Handlung zur Durchführung der Funktion in Kombination mit anderen beanspruchten Elementen umfassen, wie sie speziell beansprucht werden. Die Beschreibung der vorliegenden Erfindung dient der Veranschaulichung und Beschreibung, soll aber nicht Vollständigkeit oder die Erfindung in der beschriebenen Form beschränkend sein. Es sind dem Fachmann viele Modifizierungen und Änderungen ersichtlich, ohne vom Umfang und Wesen Erfindung abzuweichen. Die Ausführungsformen sind ausgewählt und beschrieben, um die Prinzipien der Erfindung und die praktische Anwendung bestmöglich zu erläutern und es anderen als dem Fachmann zu ermöglichen, die Erfindung für verschiedene Ausführungsformen mit verschiedenen Modifizierungen zu verstehen, die für die jeweilige Anwendung geeignet sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 10192779 [0028]

Claims (20)

  1. Transistor, umfassend: ein Bulk-Halbleitersubstrat; einen ersten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat, der von einem zweiten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat durch einen Kanalbereich getrennt ist; einen ersten Luftspalt, der in dem Bulk-Halbleitersubstrat und unter dem ersten Source/Drain-Bereich festgelegt ist; einen zweiten Luftspalt, der in dem Bulk-Halbleitersubstrat und unter dem zweiten Source/Drain-Bereich festgelegt ist; und ein Gate über dem Kanalbereich, wobei ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt mindestens eine Länge des Kanalbereichs ist, so dass der erste und der zweite Luftspalt nicht unter dem Kanalbereich liegen.
  2. Transistor nach Anspruch 1, wobei der erste Luftspalt und der zweite Luftspalt so zu dem Gate ausgerichtet sind, dass der Abstand gleich der Länge des Kanalbereichs ist.
  3. Transistor nach Anspruch 1, wobei der erste Luftspalt mit dem ersten Source/Drain-Bereich in direktem Kontakt steht und der zweite Luftspalt mit dem zweiten Source/Drain-Bereich in direktem Kontakt steht.
  4. Transistor nach Anspruch 1, wobei der erste Luftspalt und der zweite Luftspalt jeweils eine im Wesentlichen rechteckige Querschnittsform aufweisen.
  5. Transistor nach Anspruch 1, ferner umfassend: eine Grabenisolation in dem Bulk-Halbleitersubstrat, die den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich umgibt; und einen dotierten Polysilizium-Isolationsbereich in dem Bulk-Halbleitersubstrat, der sich unter dem Gate, dem ersten Source/Drain-Bereich, dem zweiten Source/Drain-Bereich, dem ersten Luftspalt und dem zweiten Luftspalt erstreckt, wobei der erste Luftspalt und der zweite Luftspalt an die Grabenisolation angrenzen.
  6. Transistor nach Anspruch 1, wobei der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich eine Dicke im Bereich von 30 bis 50 Nanometem aufweisen.
  7. Transistor nach Anspruch 1, wobei eine Innenfläche von jeweils dem ersten Luftspalt und dem zweiten Luftspalt aus demselben Material wie das Halbleitersubstrat gebildet ist.
  8. Transistor nach Anspruch 1, ferner umfassend ein gefülltes Entlüftungsloch, das sich jeweils durch den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich erstreckt.
  9. Transistor, umfassend: ein Bulk-Halbleitersubstrat; einen ersten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat, der von einem zweiten Source/Drain-Bereich in dem Bulk-Halbleitersubstrat durch einen Kanalbereich getrennt ist; einen ersten Luftspalt, der in dem Bulk-Halbleitersubstrat festgelegt ist und mit dem ersten Source/Drain-Bereich in direktem Kontakt steht; einen zweiten Luftspalt, der in dem Bulk-Halbleitersubstrat festgelegt ist und mit dem zweiten Source/Drain-Gebiet in direktem Kontakt steht; ein Gate über dem Kanalbereich; und einen dotierten Polysilizium-Isolationsbereich in dem Bulk-Halbleitersubstrat, der sich unter dem Gate, dem ersten Source/Drain-Bereich, dem zweiten Source/Drain-Bereich, dem ersten Luftspalt und dem zweiten Luftspalt erstreckt, wobei der erste Luftspalt und der zweite Luftspalt jeweils eine im Wesentlichen rechteckige Querschnittsform aufweisen und ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt mindestens eine Länge des Kanalbereichs ist, so dass der erste und der zweite Luftspalt nicht unter dem Kanalbereich liegen.
  10. Transistor nach Anspruch 9, wobei Seiten des ersten Luftspalts und des zweiten Luftspalts zu den Kanten des Gates ausgerichtet sind, so dass der Abstand gleich der Länge des Kanalbereichs ist.
  11. Verfahren, umfassend: ein Bilden eines ersten Silizium-Germanium (SiGe)-Abschnitts und eines zweiten SiGe-Abschnitts, der von dem ersten SiGe-Abschnitt beabstandet ist, auf einem Bulk-Halbleitersubstrat; ein Bilden einer Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt; ein Bilden eines ersten Source/Drain-Bereichs in der Siliziumschicht und eines zweiten Source/Drain-Bereichs in der Siliziumschicht; ein Bilden eines Gates über einem Kanalbereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich; und ein Bilden eines ersten Luftspalts unter dem ersten Source/Drain-Gebiet und eines zweiten Luftspalts unter dem zweiten Source/Drain-Gebiet durch Entfernen des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts von unter der Siliziumschicht, wobei ein Abstand zwischen dem ersten Luftspalt und dem zweiten Luftspalt mindestens eine Länge des Kanalbereichs ist, so dass die Luftspalte nicht unter dem Kanalbereich liegen.
  12. Verfahren nach Anspruch 11, ferner umfassend: ein Dotieren, um einen dotierten Polysilizium-Isolationsbereich in dem Bulk-Halbleitersubstrat zu bilden, der sich unter dem ersten Source/Drain-Bereich, dem zweiten Source/Drain-Bereich, dem Gate, dem ersten Luftspalt und dem zweiten Luftspalt erstreckt.
  13. Verfahren nach Anspruch 11, wobei Seiten des ersten Luftspalts und des zweiten Luftspalts zu Kanten des Gates ausgerichtet sind, so dass der Abstand gleich der Länge des Kanalbereichs ist.
  14. Verfahren nach Anspruch 11, wobei der erste Luftspalt und der zweite Luftspalt jeweils eine im Wesentlichen rechteckige Querschnittsform aufweisen.
  15. Verfahren nach Anspruch 11, wobei das Bilden des ersten Luftspalts unter dem ersten Source/Drain-Bereich und des zweiten Luftspalts unter dem zweiten Source/Drain-Bereich durch Entfernen des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts von unter der Siliziumschicht umfasst: ein Bilden eines Entlüftungslochs durch den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich; ein Durchführen eines Ätzenss zum Entfernen des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts durch die Entlüftungslöcher; und ein Versiegeln der Entlüftungslöcher, um den ersten Luftspalt und den zweiten Luftspalt zu bilden.
  16. Verfahren nach Anspruch 11, femer umfassend ein Bilden einer Grabenisolation in dem Bulk-Halbleitersubstrat vor dem Bilden des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts, wobei jeweils der erste Luftspalt und der zweite Luftspalt an die Grabenisolation angrenzen.
  17. Verfahren nach Anspruch 11, wobei das Bilden des Gates dem Bilden des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts und dem Bilden der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt vorausgeht, und das Bilden des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts und das Bilden der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt umfassen: ein Bilden eines Paares von Gräben in dem Bulk-Halbleitersubstrat neben dem Gate; ein epitaktisches Wachsen des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts in dem Paar von Gräben; und ein epitaktisches Wachsen der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt in dem Paar von Gräben, wobei Seiten des ersten Luftspalts und des zweiten Luftspalts zu Kanten des Gates ausgerichtet sind, so dass der Abstand gleich der Länge des Kanalbereichs ist.
  18. Verfahren nach Anspruch 11, wobei das Bilden des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts und das Bilden der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt vor dem Bilden des Gates über dem Kanalbereich erfolgt.
  19. Verfahren nach Anspruch 18, wobei das Bilden des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts und das Bilden der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt umfassen: ein Strukturieren einer Maske über dem Halbleitersubstrat, wobei die Maske Abschnitte des Halbleitersubstrats freilegt; ein epitaktisches Wachsen des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts über den freiliegenden Abschnitten; ein Entfernen der Maske; und ein epitaktisches Wachsen der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt und dem Halbleitersubstrat.
  20. Verfahren nach Anspruch 18, wobei das Bilden des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts und das Bilden der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt umfassen: ein Bilden eines Paares von Gräben in dem Bulk-Halbleitersubstrat; ein epitaktisches Wachsen des ersten SiGe-Abschnitts und des zweiten SiGe-Abschnitts in dem Paar von Gräben; und ein epitaktisches Wachsen der Siliziumschicht über dem ersten SiGe-Abschnitt und dem zweiten SiGe-Abschnitt in dem Paar von Gräben.
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* Cited by examiner, † Cited by third party
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