CN101946330A - 半导体器件的制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 235
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 132
- 229910052751 metal Inorganic materials 0.000 claims abstract description 89
- 239000002184 metal Substances 0.000 claims abstract description 89
- 238000000034 method Methods 0.000 claims abstract description 62
- 150000001875 compounds Chemical class 0.000 claims abstract description 20
- 239000010410 layer Substances 0.000 claims description 617
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 407
- 229910052710 silicon Inorganic materials 0.000 claims description 407
- 239000010703 silicon Substances 0.000 claims description 407
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 97
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 97
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 95
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 95
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 77
- 229920005591 polysilicon Polymers 0.000 claims description 77
- 238000005530 etching Methods 0.000 claims description 73
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 71
- 229920002120 photoresistant polymer Polymers 0.000 claims description 65
- 230000003647 oxidation Effects 0.000 claims description 47
- 238000007254 oxidation reaction Methods 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 30
- 238000009792 diffusion process Methods 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 28
- 230000004888 barrier function Effects 0.000 claims description 26
- 239000011229 interlayer Substances 0.000 claims description 26
- 238000001259 photo etching Methods 0.000 claims description 25
- 239000011248 coating agent Substances 0.000 claims description 22
- 238000000576 coating method Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 19
- 239000010949 copper Substances 0.000 claims description 18
- 238000009826 distribution Methods 0.000 claims description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 11
- 238000000227 grinding Methods 0.000 claims description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 9
- 230000008859 change Effects 0.000 claims description 9
- 238000007747 plating Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000008676 import Effects 0.000 claims description 7
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 7
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 238000010301 surface-oxidation reaction Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 235000013495 cobalt Nutrition 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 44
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 238000007689 inspection Methods 0.000 description 12
- 239000010936 titanium Substances 0.000 description 12
- 238000005259 measurement Methods 0.000 description 11
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 10
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 238000005457 optimization Methods 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 150000002739 metals Chemical group 0.000 description 5
- 239000001996 bearing alloy Substances 0.000 description 4
- -1 tungsten (W) Chemical group 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000005416 organic matter Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明的目的为提供一种环绕栅极晶体管的制造方法，具有用以使源极、漏极、栅极低电阻化的构造，且可得到所期望的栅极长度、源极、漏极形状与柱状半导体的直径。该制造方法包含有：形成柱状第1导电型半导体层的步骤；于柱状第1导电型半导体层的下部形成第2导电型半导体层的步骤；于柱状第1导电型半导体层的周围形成假性栅极绝缘膜及假性栅极电极的步骤；于栅极的上部和柱状第1导电型半导体层的上部侧壁隔着栅极绝缘膜而形成第1绝缘膜的步骤；于栅极的侧壁形成第1绝缘膜的步骤；于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；在柱状第1导电型半导体层的上部和下部所形成的第2导电型半导体层和在栅极形成金属与半导体的化合物的步骤；及去除假性栅极绝缘膜及假性栅极电极而形成栅极绝缘膜及金属栅极电极的步骤。
Description
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
半导体集成电路，尤其是使用金属氧化物半导体(Metal Oxide Semiconductor；简称为MOS)晶体管的集成电路，已进入高集成化。随着高集成化，使用于半导体集成电路中的MOS晶体管已微细化达纳米区域。但随着MOS晶体管的微细化的进展，产生难以抑制漏电流(leak current)、且为了确保必须的电流量的需求而使得电路的占有面积无法大幅缩小的问题。为了解决如上所述的问题，已提出有一种使源极、栅极、漏极相对于衬底配置于垂直方向，且使栅极环绕柱状半导体层的构造的环绕栅极晶体管(Surrounding Gate Transistor；简称为SGT)(例如，专利文献1、专利文献2、专利文献3)。
由于SGT以环绕柱状半导体的侧面的方式设置沟道区域，故可于较小的占有面积内实现较大的栅极宽度。即，要求于较小的占有面积流动较大的导通电流。而为了流动较大的导通电流，若源极、漏极、栅极的电阻高，则于源极、漏极、栅极会变得难以施加所期望的电压。因此，变得需要包含有用以使源极、漏极、栅极低电阻化的设计的SGT制造方法。此外，由于流动有较大的导通电流，故接触部也需要低电阻化。
于现有技术的MOS晶体管中，栅极通过将栅极材堆积，以光刻法将栅极图案转印于衬底上的光刻胶(resist)且将栅极材蚀刻而形成。即，于现有技术的MOS晶体管中，栅极长度通过栅极图案而设计。
在SGT中，由于柱状半导体的侧面为沟道区域，故对于衬底垂直地流通电流。即，于SGT中，栅极长度并不由栅极图案所设计，而是由制造方法所设计，因此可由制造方法决定栅极长度和栅极长度的变异。
于SGT中，为了抑制随着微细化而产生的漏电流的增大，而谋求将柱状半导体的直径缩小。此外，变得需要可通过进行源极、漏极的最适化而抑制短沟道效应且抑制漏电流的制造方法。
SGT与现有技术的MOS晶体管相同地有降低制造成本的需要。因此，要求减少工艺数量。
通过于栅极电极不采用多晶硅而采用金属，即可抑制空乏化，使栅极电极低电阻化。但是，形成金属栅极的后步骤有需要为常时地将因金属栅极而造成的金属污染纳入考虑的制造步骤。
此外，于以往的MOS晶体管中，为了兼顾金属栅极工艺与高温工艺，于实际的产品中采用于高温工艺后作成金属栅极的金属栅极最终工艺(非专利文献1)。因此，为了在SGT中兼顾金属栅极工艺与高温工艺，有需要采用在高温工艺后作成金属栅极的金属栅极最终工艺。
[专利文献1]日本国特开平2-71556号公报
[专利文献2]日本国特开平2-188966号公报
[专利文献3]日本国特开平3-145761号公报
[非专利文献1]IEDM2007K.Mistry等。
发明内容
(发明所欲解决的问题)
因此，本发明的课题为提供一种SGT的制造方法，具有用以使源极、漏极、栅极低电阻化的构造，且可得到所期望的栅极长度、源极、漏极形状与柱状半导体的直径。
(解决问题的手段)
本发明的一实施方式为，一种半导体器件的制造方法，具有：在形成于衬底上的氧化膜上，形成有平面状半导体层，且于平面状半导体层上形成柱状第1导电型半导体层的步骤；于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；于柱状第1导电型半导体层的周围形成假性栅极绝缘膜及假性栅极电极的步骤；于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层形成金属与半导体的化合物的步骤；于形成在柱状第1导电型半导体层上部的第2导电型半导体层形成金属与半导体的化合物的步骤；去除假性栅极绝缘膜及假性栅极电极的步骤；于柱状第1导电型半导体层的周围形成栅极绝缘膜及金属栅极电极的步骤；于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；在金属栅极电极上形成接触部的步骤；及于形成在柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤。
此外，于本发明的优选的实施方式中，从柱状第1导电型半导体层的中心至平面状半导体层的端部的长度，比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝缘膜的厚度、栅极电极的厚度、以及在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。
此外，于本发明的优选的实施方式中，平面状半导体层为平面状硅层，第1导电型半导体层为第1导电型硅层，第2导电型半导体层为第2导电型硅层。
此外，于本发明的优选的实施方式中，平面状半导体层为平面状硅层，第1导电型半导体层为p型硅层或无掺杂的硅层，第2导电型半导体层为n型硅层。
此外，于本发明的优选的实施方式中，平面状半导体层为平面状硅层，第1导电型半导体层为n型硅层或无掺杂的硅层，第2导电型半导体层为p型硅层。
此外，本发明的优选的实施方式包含有：于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；越过垫氧化膜，于用以形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用的杂质注入，为了杂质的活性化及扩散而进行退火，而将用以形成柱状第1导电型硅层和平面状硅层的硅层的杂质分布均匀化的步骤；及将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤。
此外，本发明的优选的实施方式包含有：于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；于氮化硅膜上形成氧化硅膜的步骤；涂布光刻胶，利用光刻法通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤；通过化学机械研磨将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤；通过蚀刻将氧化硅膜去除，从而形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤；将非晶硅或多晶硅掩模牺牲氧化，而将非晶硅或多晶硅掩模的尺寸予以缩小的步骤；及将非晶硅或多晶硅掩模表面的氧化硅膜通过蚀刻予以去除的步骤。
此外，本发明的优选的实施方式包含有：于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；于氮化硅膜上形成氧化膜的步骤；涂布光刻胶，利用光刻法通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；及堆积氧化膜，且进行回蚀，借此使贯通所述氧化硅膜的通孔的径缩小的步骤。
此外，本发明的优选的实施方式包含有：将第2硬掩模的非晶硅或多晶硅掩模作为掩模，通过干蚀刻将氮化硅膜及垫氧化膜蚀刻，而形成为第1硬掩模的氮化硅膜掩模的步骤；及将第1硬掩模及第2硬掩模作为掩模，而将柱状第1导电型硅层通过干蚀刻予以形成的步骤；而且，作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻，于干蚀刻器件中可检测的等离子发射强度会变化，通过检测该等离子发射强度的变化，而进行干蚀刻的终点检测，而控制柱状第1导电型硅层的高度。
此外，本发明的优选的实施方式中，其中，作为第2硬掩模的非晶硅或多晶硅掩模的厚度，比柱状第1导电型硅层的高度更小。
此外，本发明的优选的实施方式中，包含有：为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入有碳等的硅表面、以及保护柱状第1导电型硅层免于子步骤的干蚀刻时所产生的副生成物等的污染，而将所形成的柱状第1导电型硅层予以牺牲氧化的步骤；涂布光刻胶，利用光刻法通过光刻胶将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的图案予以形成的步骤；及干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层，且将光刻胶去除的步骤。
此外，本发明的优选的实施方式包含有：将于第1导电型硅层牺牲氧化时所形成的牺牲氧化膜作为屏蔽氧化膜通过杂质注入等于平面状硅层表面导入第2导电型的杂质，而将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
此外，本发明中，柱状第1导电型硅层的柱径比作为第1硬掩模的氮化硅膜掩模的柱径更小。
此外，在本发明的优选的实施方式中，在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的形成中所使用的杂质注入的注入角为0度至6度。
此外，在本发明的优选的实施方式中，不于柱状第1导电型半导体层的上部注入杂质，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
此外，在本发明的优选的实施方式中，包含有：通过蚀刻将牺牲氧化膜去除，形成属于氧化硅膜或氮化硅膜的栅极绝缘膜，且将非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜以作为假性栅极电极的步骤；及通过化学机械研磨来研磨非晶硅或多晶硅，而将假性栅极电极的上表面平坦化的步骤；而且，于化学机械研磨中，通过将作为第1硬掩模的氮化硅膜作为化学机械研磨的阻挡层而使用，即可重现性佳地抑制化学机械研磨的研磨量。
此外，在本发明的优选的实施方式中，包含有：将作为栅极电极的非晶硅或多晶硅表面氧化，而在非晶硅或多晶硅表面形成氧化硅膜的步骤；而且，通过该氧化硅膜，即可在于后步骤中进行的硅化物化的步骤中防止假性栅极导电膜的硅化物化。结果即可轻易地进行假性栅极导电膜的去除。
此外，在本发明的优选的实施方式中，包含有：涂布反射防止膜层(BARC层)及光刻胶，利用光刻法通过光刻胶形成栅极配线图案，以光刻胶作为掩模，将作为反射防止膜层(BARC层)、及作为假性栅极电极的非晶硅或多晶硅蚀刻，而形成假性栅极电极及假性栅极配线图案的步骤；将柱状第1导电型硅层上部的氮化硅膜通过干蚀刻或湿蚀刻予以去除的步骤；将氮化硅膜成膜，回蚀氮化硅膜，而使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，且将氮化硅膜侧墙形成于栅极电极的侧壁的步骤；通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质，而于柱状第1导电型硅层的上部形成第2导电型硅层的步骤；及通过溅镀镍(Ni)或钴(Co)等金属膜且施加热处理，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成于柱状第1导电型硅层上部的第2导电型硅层的表面予以金属与半导体的化合物化，且去除未反应的金属膜，借此于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层的上部的第2导电型硅层上形成金属与半导体的化合物的步骤；其中，由于通过氮化硅膜侧墙与假性栅极上的氧化硅膜，而可防止于假性栅极电极形成金属与半导体的化合物。
此外，由于可通过假性栅极电极与氮化硅膜侧墙而仅于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的上部、与形成在柱状第1导电型硅层的上部的第2导电型硅层的上部形成金属与半导体的化合物，故可防止因金属与半导体的化合物所致的栅极电极、与形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电型硅层之间的短路；而且通过将柱状第1导电型硅层上部的侧壁以假性栅极电极与假性栅极绝缘膜覆盖，而控制从柱状第1导电型硅层的侧壁而来的金属与半导体的化合物化。
此外，在本发明的优选的实施方式中，包含有：将氮化硅膜等予以成膜的步骤；将氧化硅膜、与非晶硅或多晶硅层予以成膜的步骤；将非晶硅或多晶硅层以CMP平坦化，且将非晶硅或多晶硅控制于与氧化硅膜相同的高度的步骤；及将氧化硅膜予以干蚀刻的步骤；还包含有：通过将氧化硅膜全部蚀刻，且将氮化硅膜作为蚀刻的终点检测使用，而将氮化硅膜与氧化硅膜的高度控制为相同的步骤；及将氮化硅膜予以干蚀刻的步骤；通过将氮化硅膜全部蚀刻，且将假性栅极电极作为蚀刻的终点检测使用，而将氮化硅膜与氧化硅膜的高度控制为与假性栅极的高度相同的步骤；将假性栅极电极、与非晶硅或多晶硅层予以干蚀刻的步骤；将氧化硅膜以湿蚀刻予以去除的步骤；将高介电常数(High-k)栅极氧化膜予以成膜的步骤；将金属栅极层予以成膜的步骤；及将金属栅极层予以干蚀刻的步骤；通过将金属栅极层全部蚀刻，且将氧化硅膜作为蚀刻的终点检测使用，而将氧化硅膜与金属栅极层的高度控制为相同的步骤；而可控制成，使金属栅极的栅极长度的变动变异变小，且使氧化硅膜与氮化硅膜的膜厚的和成为栅极长度。
此外，在本发明的优选的实施方式中，包含有：将氮化硅膜等作为接触阻挡层而予以成膜的步骤；成膜氧化硅膜作为层间膜后，通过化学机械研磨予以平坦化的步骤；涂布光刻胶，利用光刻法通过光刻胶形成图案，于栅极电极上、形成在柱状第1导电型硅层上部的第2导电型硅层上，通过蚀刻而形成接触孔的步骤；涂布光刻胶，利用光刻法通过光刻胶形成图案，且于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上，通过蚀刻而形成接触孔的步骤；将钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)等阻障金属成膜于接触孔后，将含有钨(W)、铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成接触插塞(contact plug)的步骤；成膜碳化硅(SiC)等第1层配线的蚀刻阻挡层，且接着成膜作为第1配线层的层间膜的低介电常数膜的步骤；将第1层配线图案化，以形成第1配线层的沟图案，并将属于阻障金属的钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)成膜后，将含有钨(W)、铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成第1层配线的步骤。
此外，在本发明的优选的实施方式中，包含有：柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻和接触阻挡层的蚀刻步骤。
此外，在本发明的优选的实施方式中，包含有：进行柱状硅层下部的平面状硅层上的接触孔、与栅极配线上的接触孔的蚀刻；及以光刻胶为掩模，进行柱状硅层上部的接触孔的层间膜的蚀刻，且于层间膜的蚀刻后，将接触阻挡层予以蚀刻的步骤。
(发明效果)
本发明的一实施方式，提供一种半导体器件的制造方法，具有：在形成于衬底上的氧化膜上，形成有平面状半导体层，且于平面状半导体层上形成柱状第1导电型半导体层的步骤；于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；于柱状第1导电型半导体层的周围形成假性栅极绝缘膜及假性栅极电极的步骤；于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层形成金属与半导体的化合物的步骤；于形成在柱状第1导电型半导体层上部的第2导电型半导体层形成金属与半导体的化合物的步骤；去除假性栅极绝缘膜及假性栅极电极的步骤；于柱状第1导电型半导体层的周围形成栅极绝缘膜及金属栅极电极的步骤；于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；在金属栅极电极上形成接触部的步骤；及于形成在柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤。
借此可获得具有用以使源极、漏极、栅极低电阻化的构造和所期望的栅极长度、源极、漏极形状、和柱状半导体的直径的SGT。
此外，于本发明中，从柱状第1导电型半导体层的中心至平面状半导体层的端部的长度，比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝缘膜的厚度、栅极电极的厚度、以及在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。
借此，可于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层，形成金属与半导体的化合物，而能将形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层予以低电阻化。
此外，于本发明中包含有：于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；越过垫氧化膜，于用以形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用的杂质注入，为了杂质的活性化及扩散而进行退火，而将用以形成柱状第1导电型硅层和平面状硅层的硅层的杂质分布均匀化的步骤；及将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤。
借此，由于将在子步骤中成膜的用以将氮化硅膜与硅之间的应力缓和而成膜的垫氧化膜也作为杂质注入时的屏蔽氧化膜使用，故可削减工艺数量而降低制造成本。
此外，本发明中包含有：于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；于氮化硅膜上形成氧化硅膜的步骤；涂布光刻胶，利用光刻法通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤；通过化学机械研磨将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤；通过蚀刻将氧化硅膜去除，从而形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤；将非晶硅或多晶硅掩模牺牲氧化，而将非晶硅或多晶硅掩模的尺寸予以缩小的步骤；及将非晶硅或多晶硅掩模表面的氧化硅膜通过蚀刻予以去除的步骤。
借此，可以缩小后来形成的柱状第1导电型硅层的柱径，因此可抑制晶体管的短沟道效应且减低漏电流。
此外，本发明中包含有：于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，且在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；于氮化硅膜上形成氧化硅膜的步骤；涂布光刻胶，利用光刻法通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；以及堆积氧化膜，且进行回蚀，借此使贯通所述氧化硅膜的通孔的径缩小的步骤。
借此，可以缩小后来形成的柱状第1导电型硅层的柱径，因此可抑制晶体管的短沟道效应且减低漏电流。
此外，本发明中包含有：将第2硬掩模的非晶硅或多晶硅掩模作为掩模，通过干蚀刻将氮化硅膜及垫氧化膜蚀刻，而形成作为第1硬掩模的氮化硅膜掩模的步骤；及将第1硬掩模及第2硬掩模作为掩模，而将柱状第1导电型硅层通过干蚀刻予以形成的步骤。
借此，作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻，于干蚀刻器件中可检测的等离子发射强度会变化，通过检测该等离子发射强度的变化，而进行干蚀刻的终点检测，即可控制柱状第1导电型硅层的高度。
此外，本发明中，包含有：作为第2硬掩模的非晶硅或多晶硅掩模的厚度，比柱状第1导电型硅层的高度更小。借此，即可进行干蚀刻的终点检测。
此外，本发明的优选的实施方式中，包含有：为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入有碳等的硅表面、以及保护柱状第1导电型硅层免于子步骤的干蚀刻时所产生的副生成物等的污染，而将所形成的柱状第1导电型硅层予以牺牲氧化的步骤；涂布光刻胶，利用光刻法通过光刻胶将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的图案予以形成的步骤；及干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层，且将光刻胶去除的步骤。
借此，由于将通过牺牲氧化所形成的氧化膜作为第1导电型硅层保护膜使用，故可削减工艺数量而降低制造成本。
此外，本发明中，将于第1导电型硅层牺牲氧化时所形成的牺牲氧化膜作为屏蔽氧化膜通过杂质注入等于平面状硅层表面导入第2导电型的杂质，而将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
借此，由于将通过牺牲氧化所形成的氧化膜作为第1导电型硅层保护膜使用，且也作为杂质注入时的屏蔽氧化膜来使用，故可削减工艺数量而降低制造成本。
此外，本发明中，柱状第1导电型硅层的柱径比作为第1硬掩模的氮化硅膜掩模的柱径更小。
借此，可防止于注入时杂质从第1导电型硅层的侧壁被打入。
此外，在本发明中，在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层形成中所使用的杂质注入的注入角为0度至6度。
借此，可防止于注入时杂质从柱状第1导电型硅层的侧壁被打入。
此外，在本发明中，不于柱状第1导电型半导体层的上部注入杂质，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
借此，由于可轻易地将柱状第1导电型硅层上部、与柱状第1导电型硅层下部的平面状硅层的注入条件最佳化，故可抑制短沟道效应而抑制漏电流。
此外，在本发明中，包含有：通过蚀刻将牺牲氧化膜去除，形成属于氧化硅膜或氮化硅膜的栅极绝缘膜，且将非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜以作为假性栅极电极的步骤；及通过化学机械研磨来研磨非晶硅或多晶硅，而将假性栅极电极的上表面平坦化的步骤。
借此，于化学机械研磨中，通过将作为第1硬掩模的氮化硅膜作为化学机械研磨的阻挡层而使用，即可重现性佳地抑制化学机械研磨的研磨量。
此外，在本发明中，包含有：将作为栅极电极的非晶硅或多晶硅表面氧化，而在非晶硅或多晶硅表面形成氧化硅膜的步骤。
借此，通过该氧化硅膜，即可在于后步骤中进行的硅化物化的步骤中防止假性栅极导电膜的硅化物化。结果即可轻易地进行假性栅极导电膜的去除。
此外，在本发明中，包含有：涂布反射防止膜层(BARC层)及光刻胶，利用光刻法通过光刻胶形成假性栅极配线图案，以光刻胶作为掩模，将作为反射防止膜层(BARC层)、及作为假性栅极电极的非晶硅或多晶硅蚀刻，而形成假性栅极电极及假性栅极配线图案的步骤；将柱状第1导电型硅层上部的氮化硅膜通过干蚀刻或湿蚀刻予以去除的步骤；将氮化硅膜成膜，回蚀氮化硅膜，而使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，且将氮化硅膜侧墙形成于栅极电极的侧壁(即形成绝缘膜侧墙)的步骤；通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质，而于柱状第1导电型硅层的上部形成第2导电型硅层的步骤；及通过溅镀镍(Ni)或钴(Co)等金属膜且施加热处理，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成于柱状第1导电型硅层上部的第2导电型硅层的表面予以金属与半导体的化合物化，且去除未反应的金属膜，借此于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层的上部的第2导电型硅层上，形成金属与半导体的化合物的步骤。
借此，由于通过氮化硅膜侧墙与假性栅极上的氧化硅膜，而可防止于假性栅极电极形成金属与半导体的化合物。
此外，由于通过假性栅极电极与氮化硅膜侧墙而仅于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的上部、与形成在柱状第1导电型硅层的上部的第2导电型硅层的上部形成金属与半导体的化合物，故可防止因金属与半导体的化合物所致的栅极电极、与形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电型硅层之间的短路；而且，通过将柱状第1导电型硅层上部的侧壁以假性栅极电极与假性栅极绝缘膜覆盖，而控制从柱状第1导电型硅层的侧壁而来的金属与半导体的化合物化。
此外，在本发明中，包含有：将氮化硅膜等予以成膜的步骤；将氧化硅膜、与非晶硅或多晶硅层予以成膜的步骤；将非晶硅或多晶硅层以CMP平坦化，且将非晶硅或多晶硅层控制于与氧化硅膜相同的高度的步骤；及将氧化硅膜予以干蚀刻的步骤；还包含有：通过将氧化硅膜全部蚀刻，且将氮化硅膜作为蚀刻的终点检测使用，而将氮化硅膜与氧化硅膜的高度控制为相同的步骤；将氮化硅膜予以干蚀刻的步骤；通过将氮化硅膜全部蚀刻，且将假性栅极电极作为蚀刻的终点检测使用，而将氮化硅膜与氧化硅膜的高度控制为与假性栅极的高度相同的步骤；将假性栅极电极与非晶硅或多晶硅层予以干蚀刻的步骤；将氧化硅膜以湿蚀刻予以去除的步骤；将高介电常数栅极氧化膜予以成膜的步骤；将金属栅极层予以成膜的步骤；将金属栅极层予以干蚀刻的步骤；通过将金属栅极层全部蚀刻，且将氧化硅膜作为蚀刻的终点检测使用，而将氧化硅膜与金属栅极层的高度控制为相同的步骤。
借此，可控制成，使金属栅极的栅极长度的变动变异变小，且使氧化硅膜与氮化硅膜的膜厚的和成为栅极长度。
此外，在本发明的优选的实施方式中，包含有：将氮化硅膜等作为接触阻挡层而予以成膜的步骤；成膜氧化硅膜作为层间膜后，通过化学机械研磨将其平坦化的步骤；涂布光刻胶，利用光刻法通过光刻胶形成图案，于栅极电极上且为形成在柱状第1导电型硅层上部的第2导电型硅层上，通过蚀刻而形成接触孔的步骤；涂布光刻胶，利用光刻法通过光刻胶形成图案，且于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上，通过蚀刻而形成接触孔的步骤；将钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)等阻障金属成膜于接触孔后，将含有钨(W)、铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成接触插塞的步骤；成膜碳化硅(SiC)等第1层配线的蚀刻阻挡层，且接着成膜作为第1配线层的层间膜的低介电常数膜的步骤；将第1层配线图案化，以形成第1配线层的沟图案，并将属于阻障金属的钽(Ta)、氮化钽(TaN)、钛(Ti)或氮化钛(TiN)成膜后，将含有钨(W)、铜(Cu)及含铜合金等金属通过溅镀或镀覆而成膜，且通过化学机械研磨而形成第1层配线的步骤。
借此，即可实现接触部的低电阻化。
此外，在本发明中，包含有：可将柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻和接触阻挡层的蚀刻同时进行。
此外，在本发明中，也可进行柱状硅层下部的平面状硅层上的接触孔、与栅极配线上的接触孔的蚀刻；且以光刻胶作为掩模，进行柱状硅层上部的接触孔的层间膜的蚀刻，且于层间膜的蚀刻后，将接触阻挡层予以蚀刻。
通过将柱状硅层上部的接触孔的层间膜的蚀刻，与栅极配线上的接触孔、柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻分别进行，即可进行柱状硅层上部的接触孔的蚀刻条件的最佳化，以及栅极配线上的接触孔、柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。
附图说明
图1为本发明的半导体器件的制造方法。
图2(a)显示本发明的半导体器件的制造例的平面图。
图2(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图3(a)显示本发明的半导体器件的制造例的平面图。
图3(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图4(a)显示本发明的半导体器件的制造例的平面图。
图4(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图5(a)显示本发明的半导体器件的制造例的平面图。
图5(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图6(a)显示本发明的半导体器件的制造例的平面图。
图6(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图7(a)显示本发明的半导体器件的制造例的平面图。
图7(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图8(a)显示本发明的半导体器件的制造例的平面图。
图8(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图9(a)显示本发明的半导体器件的制造例的平面图。
图9(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图10(a)显示本发明的半导体器件的制造例的平面图。
图10(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图11(a)显示本发明的半导体器件的制造例的平面图。
图11(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图12(a)显示本发明的半导体器件的制造例的平面图。
图12(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图13(a)显示本发明的半导体器件的制造例的平面图。
图13(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图14(a)显示本发明的半导体器件的制造例的平面图。
图14(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图15(a)显示本发明的半导体器件的制造例的平面图。
图15(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图16(a)显示本发明的半导体器件的制造例的平面图。
图16(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图17(a)显示本发明的半导体器件的制造例的平面图。
图17(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图18(a)显示本发明的半导体器件的制造例的平面图。
图18(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图19(a)显示本发明的半导体器件的制造例的平面图。
图19(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图20(a)显示本发明的半导体器件的制造例的平面图。
图20(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图21(a)显示本发明的半导体器件的制造例的平面图。
图21(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图22(a)显示本发明的半导体器件的制造例的平面图。
图22(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图23(a)显示本发明的半导体器件的制造例的平面图。
图23(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图24(a)显示本发明的半导体器件的制造例的平面图。
图24(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图25(a)显示本发明的半导体器件的制造例的平面图。
图25(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图26(a)显示本发明的半导体器件的制造例的平面图。
图26(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图27(a)显示本发明的半导体器件的制造例的平面图。
图27(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图28(a)显示本发明的半导体器件的制造例的平面图。
图28(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图29(a)显示本发明的半导体器件的制造例的平面图。
图29(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图30(a)显示本发明的半导体器件的制造例的平面图。
图30(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图31(a)显示本发明的半导体器件的制造例的平面图。
图31(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图32(a)显示本发明的半导体器件的制造例的平面图。
图32(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图33(a)显示本发明的半导体器件的制造例的平面图。
图33(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图34(a)显示本发明的半导体器件的制造例的平面图。
图34(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图35(a)显示本发明的半导体器件的制造例的平面图。
图35(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图36(a)显示本发明的半导体器件的制造例的平面图。
图36(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图37(a)显示本发明的半导体器件的制造例的平面图。
图37(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图38(a)显示本发明的半导体器件的制造例的平面图。
图38(b)显示本发明的半导体器件的制造例的A-A’剖面工程图。
图39(a)显示本发明的半导体器件的制造例的平面图。
图39(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图40(a)显示本发明的半导体器件的制造例的平面图。
图40(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图41(a)显示本发明的半导体器件的制造例的平面图。
图41(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图42为图41的剖面图。
图43(a)显示本发明的半导体器件的制造例的平面图。
图43(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图44(a)显示本发明的半导体器件的制造例的平面图。
图44(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图45(a)显示本发明的半导体器件的制造例的平面图。
图45(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图46(a)显示本发明的半导体器件的制造例的平面图。
图46(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
图47(a)显示本发明的半导体器件的制造例的平面图。
图47(b)显示本发明的半导体器件的制造例的A-A’剖面步骤图。
主要组件符号说明
110硅层 111Si衬底
112平面状硅层 113柱状硅层
120BOX层 121垫氧化膜
122硅氧化膜 123牺牲氧化膜
124假性栅极绝缘膜 125、127、128氧化硅膜
126层间膜
130、131、132、133、134、135、136氮化硅膜
140非晶硅或多晶硅
141非晶硅或多晶硅(假性栅极电极)
145高介电常数栅极绝缘膜
147金属栅极 147a栅极电极
147b栅极配线 150、160、162光刻胶
151、152、153硅化物层
161BARC层 170、176Cu
171、175阻障金属 172、173、174接触部
177、178、179第1层配线
180蚀刻阻挡层 190第1配线层的层间膜
200N+源极扩散层 201N+漏极扩散层
具体实施方式
图41(a)为使用本发明而形成的NMOS SGT的平面图，图37(b)为沿着图37(a)的切线A-A’的剖面图。以下参照图41，针对使用本发明而形成的NMOSSGT进行说明。
在形成于Si衬底111上的BOX层120上，形成有平面状硅层112，于平面状硅层112上形成有柱状硅层113，于柱状硅层113的周围形成有栅极绝缘膜145及栅极电极147。于柱状硅层下部的平面状硅层112形成有N+漏极扩散层200，柱状硅层的上部形成有N+源极扩散层201。于N+漏极扩散层200上形成有接触部179，于N+源极扩散层201上则形成有接触部178，于从栅极电极147a所延伸出的栅极配线147b上形成有接触部177。
图42为沿着图41(b)的切线B-B’的剖面图。为了使源极区域低电阻化必须在源极区域形成硅化物。因此，为了在平面硅层112形成硅化物，需要以下的条件：
Wa＞Wp+Wox+Wg+Ws---第(1)式
在此，Wa为从硅柱113的中心至平面硅层112的一端为止的长度，Wp为从硅柱113的中心至侧壁为止的长度，Wox为栅极氧化膜145的厚度，Wg为栅极电极147的宽度，Ws为氮化膜侧墙133的宽度。
将N+源极扩散层连接至GND电位，将N+漏极扩散层连接至Vcc电位，通过给予栅极电极0至Vcc的电位，使所述SGT进行晶体管动作。此外，也可使形成于柱状硅层上部的N+扩散层为N+源极扩散层，使形成于柱状硅层下部的平面状硅层的N+扩散层为N+漏极扩散层。
参照图1至图35于以下说明本发明的用以形成SGT的制造方法的一例。又，于这些图式中，对同一构成要素附加同一符号。图1为形成本发明的SGT用的制造步骤，图2至图35为显示本发明的SGT的制造例。(a)为平面图，(b)为A-A’的剖面图。
参照图2，采用于Si衬底111上形成有BOX层120、于BOX层120上形成有硅层110的绝缘层上覆硅(silicon-on-insulator；简称为SOI)衬底，在SOI层110上成膜有垫氧化膜121。也有在形成垫氧化膜前进行批量形成、进行雷射记号形成、进行垫氧化膜洗净的情形。此外，在垫氧化后，也有进行垫氧化膜厚测定的情形(图1的步骤1、2、3、4、5)。
参照图3，将作为第1硬掩模的氮化硅膜130予以成膜，接着将氧化硅膜122予以成膜。将氮化硅膜成膜后，也有进行氮化膜厚测定的情形。另外，于氧化硅膜成膜后，也有进行氧化膜厚测定的情形(图1步骤6、7、8、9)。
参照图4，涂布光刻胶，利用光刻以光刻胶形成将柱状硅层反转后的图案，且于柱状硅层的形成位置通过干蚀刻而形成将氧化硅膜122贯通的通孔。光刻后，也可进行尺寸测定、检查。此外，也可于蚀刻后进行洗净(图1步骤10、11、12、13、14、15、16、17)。
之后，也可参照图43堆积氧化膜129，参照图44将氧化膜129进行回蚀，借此缩小将氧化硅膜122贯通的通孔的径。
参照图5，以将非晶硅(或多晶硅)140埋入形成有氧化硅膜122的通孔的方式进行成膜。也可在堆积非晶硅(或多晶硅)前进行洗净。此外，也可于堆积后测定膜厚(图1步骤18、19、20)。
参照图6，通过CMP(化学机械研磨)而将氧化硅膜122上的非晶硅(或多晶硅)140研磨去除。研磨后，也可进行膜厚的测定(图1步骤21、22)。
参照图7，通过以氢氟酸等进行的湿蚀刻、或者干蚀刻而将氧化硅膜122去除，借此形成于后步骤的柱状硅层的干蚀刻时成为第2硬掩模的非晶硅(或多晶硅)140(图1步骤23)。
参照图8，将非晶硅(或多晶硅)140牺牲氧化，形成氧化硅膜128，缩小非晶硅(或多晶硅)140的尺寸。也可于牺牲氧化前进行牺牲氧化前洗净。此外，也可于氧化后测定膜厚(图1步骤24、25、26)。通过该牺牲氧化，即可缩小在图11中所形成的柱状硅层113的尺寸。通过将该柱状硅层的径缩小，可以抑制短沟道效应，减低漏电流。
参照图9，将非晶硅(或多晶硅)140表面的氧化硅膜128通过以氢氟酸等进行的湿蚀刻、或干蚀刻而去除(图1步骤27)。
参照图10，将作为第2硬掩模的非晶硅(或多晶硅)140作为掩模，通过干蚀刻对作为第1硬掩模的氮化硅膜130及垫氧化膜121进行蚀刻(图1步骤28、29)。
参照图11，以作为第1硬掩模的氮化硅膜130及作为第2硬掩模的非晶硅(或多晶硅)140作为掩模，通过干蚀刻形成柱状硅层113。也可于蚀刻后，进行有机物去除、使用SEM(扫描式电子显微镜)的检查、高低差确认(图1步骤30、31、32、33)。于干蚀刻时，作为第2硬掩模的非晶硅(或多晶硅)140也被蚀刻，而由于若非晶硅(或多晶硅)140全部被蚀刻，则在干蚀刻器件中可检测的等离子发射强度会变化，故通过检测该等离子发射强度的变化即可检测出蚀刻的终点，而可在不受蚀刻率影响下安定地控制柱状硅层113的高度。
为了使用所述终点检测方法，有需要使柱状硅层干蚀刻前的非晶硅(或多晶硅)140的膜厚Tn(图10)形成为比柱状硅层的高度Tp更小。
另外，于此时在埋入氧化膜层120上形成平面状硅层112。
参照图12，为了使作为沟道部的柱状硅层113的侧壁凹凸缓和、以及去除于干蚀刻中打入有碳等的硅表面，将柱状硅层113及平面状硅层112表面予以牺牲氧化而形成牺牲氧化膜123。于牺牲氧化前也可进行牺牲氧化前洗净。此外，于牺牲氧化后也可测定牺牲氧化膜厚(图1步骤34、35、36)。
参照图13，涂布光刻胶150，并利用光刻且通过光刻胶形成源极扩散层的图案。此时，于柱状硅层113及平面状硅层112上通过以所述牺牲氧化所形成的牺牲氧化膜123来保护硅表面免于在子步骤的干蚀刻时所产生的副生成物等的污染中。于光刻后，也可进行重叠(overlay)误差计测、尺寸测定、检查(图1步骤37、38、39、40、41)。
参照图14，将平面状硅层112通过干蚀刻进行加工，而将平面状硅层112予以分离(图1步骤42、43)。
参照图15，将光刻胶去除。之后，也可进行以SEM进行的检查、高低差确认(图1步骤44、45、46)。
参照图16，通过杂质注入等而将P或As等杂质导入平面状硅层112表面，而形成N+源极扩散层200(图1步骤47、48)。此时，通过将柱状硅层113、平面状硅层112的牺牲氧化时所形成的牺牲氧化膜123作为屏蔽氧化膜而使用，即可削减工艺数量。此外，于注入时若从柱状硅层113的侧壁将杂质打入则会成为晶体管特性变动的要因。因此，柱状硅柱的宽度Wp1、Wp2必须比氮化膜130的宽度Wn更小。于此，Wp1为柱状硅层下部的宽度，Wp2为柱状硅层上部的宽度。
此外，为了不在注入时从柱状硅层113的侧壁将杂质打入，故以较小的角度(即0至6度)将杂质注入较优选。
此外，本步骤中通过于柱状硅层113上所形成的氮化硅膜130，而不进行朝柱状硅层113的上部的注入。虽对于N+源极扩散层200的注入以0度较优选，但由于之后朝形成于柱状硅层113的上部的漏极扩散层的注入与栅极电极自我整合地形成，故以有角度地进行注入较优选。如上所述，通过将朝形成于平面状硅层的源极扩散层、与朝形成于柱状硅层上部的漏极扩散层的注入分别进行，即可轻易地将各者的注入条件最佳化，而可抑止短沟道效应而抑止漏电流。
参照图17，将牺牲氧化膜123以氢氟酸等进行的湿蚀刻予以去除(图1步骤49)，形成氧化硅膜或氮化硅膜作为假性栅极绝缘膜124。于绝缘膜形成前，也可进行洗净。此外，于形成后，也可进行膜厚测定(图1步骤50、51、52)。
参照图18，将非晶硅(或多晶硅)141以埋入柱状硅层113的方式进行成膜而作为假性栅极导电膜。也可在成膜后测定其膜厚(图1步骤53、54)。
参照图19，以CMP研磨非晶硅(或多晶硅)141而将假性栅极(dummy gate)导电膜的上表面平坦化。于CMP中，通过将作为第1硬掩模的氮化硅膜130作为CMP的阻挡层使用，即可再现性佳地控制CMP研磨量(图1步骤55)。
参照图20，氧化作为假性栅极导电膜的非晶硅(或多晶硅)141的表面，而于非晶硅(或多晶硅)141的表面形成氧化硅膜125。通过该氧化硅膜125即可在后步骤中进行的硅化物化的步骤中防止假性栅极导电膜的硅化物化。结果即可轻易地进行假性栅极导电膜的去除。也可于绝缘膜形成前进行洗净。(图1步骤56、57)
参照图21，涂布BARC层161及光刻胶160，利用光刻法通过光刻胶160形成栅极配线图案。于图案形成后，也可进行重叠误差测定、尺寸测定、以及检查。(图1步骤58、59、60、61、62。)
参照图22，以光刻胶160作为掩模，将BARC层161、及作为假性栅极导电膜的非晶硅(或多晶硅)141予以蚀刻而形成假性栅极电极141，且去除光刻胶及BARC层。之后，也可进行形状测定(图1步骤63、64、65、66、67)。
参照图23，将柱状硅113上部的氮化硅膜130通过干蚀刻或湿蚀刻予以去除(图1步骤68)。
参照图24，将氮化硅膜132予以成膜。成膜后，也可测定膜厚(图1步骤69、70)。
参照图25，回蚀氮化硅膜132，使N+源极扩散层200的上表面及柱状硅113上部的表面露出，将栅极141的侧壁以氮化硅膜133、134覆盖。蚀刻后，也可进行有机物去除、形状测定(图1步骤71、72、73)。由于通过该氮化硅膜133、134可将假性栅极电极141、源极扩散层200、及后来形成于柱状硅上部的N+漏极扩散层予以分离，故可防止因硅化物所致的栅极电极141与源极扩散层200及漏极扩散层的短路。此外，通过将柱状硅层113上部的栅极电极141的侧壁以氮化硅膜134覆盖，可控制从柱状硅层113的侧壁而来的硅化物化。更且，可防止假性栅极电极的硅化物化。
于该氮化硅膜133、134为氧化硅膜的情形时，由于会被在洗净、剥离步骤或硅化物前处理中所使用的氢氟酸而蚀刻，故较好为氮化硅膜等不溶于氢氟酸的膜。
参照图26，通过杂质注入等而于柱状硅层113的上部导入P或As等杂质，而形成N+漏极扩散层201。于导入杂质后，也可进行活性化(图1步骤74、75)。
参照图27，溅镀Ni或Co等金属膜，且以施加热处理而将源极200、漏极201表面予以硅化物化，并将未反应的金属膜去除，借此形成漏极扩散层201上的硅化物层152、以及源极扩散层200上的硅化物层153。也可在形成硅化物层前将氧化膜剥离(图1步骤76、77、78、79)。
必须以不在围绕柱状硅层的假性栅极电极141形成硅化物层的方式，以氧化硅膜125或氮化硅膜133、134覆盖假性栅极电极。此乃因通过不于假性栅极电极形成硅化物层，可使后步骤的假性栅极去除变得容易进行。
参照图28，成膜氮化硅膜135等。形成后，也可测定膜厚(图1步骤80、81)。
参照图29，将氧化硅膜126与非晶硅(或多晶硅)层予以成膜。成膜后，也可测定膜厚(图1步骤82、83、84、85、86)。
参照图30，将非晶硅(或多晶硅)层通过CMP而进行平坦化。此时，通过将氧化硅膜126作为CMP的阻挡层使用，即可再现性佳地控制CMP研磨量(图1步骤87)。
参照图31，将氧化硅膜126干蚀刻。此时，通过将氮化硅膜135作为蚀刻的终点检测使用，即可再现性佳地控制氧化硅膜的蚀刻量(图1步骤88)。
参照图32，将氮化硅膜135干蚀刻。此时，通过将假性栅极电极作为蚀刻的终点检测使用，即可再现性佳地控制氮化硅膜的蚀刻量。也可于干蚀刻后去除有机物。(图1步骤89)
参照图33，将假性栅极电极141与多晶硅层142干蚀刻。再将氧化硅膜124以湿蚀刻予以去除(图1步骤90、91)。
参照图34，成膜高介电常数(High-k)栅极氧化膜145。接着，成膜金属栅极层147，且以CMP进行平坦化。于绝缘膜形成前，也可进行洗净。此外，于形成后也可进行热处理。此外，CMP的平坦化通过将氮化硅膜135作为CMP的阻挡层使用，即可再现性佳地控制CMP研磨量(图1步骤92、93、94、95、96、97)。
参照图35，将金属栅极层147干蚀刻。此时，通过将氧化硅膜126作为金属栅极层的蚀刻的终点检测使用，即可再现性佳地控制金属栅极层的蚀刻量。结果可再现性佳且变动小地控制金属栅极的栅极长度(图1步骤98)。
参照图36，成膜氮化硅膜136。再成膜氧化硅膜127，且将氧化硅膜127以CMP予以平坦化。此时，也可于CMP后测定氮化硅膜136与氧化硅膜127的膜厚(图1步骤99、100、101、102、103、104)。
参照图37，于柱状硅层113上部的硅化物151上以及金属栅极层147上蚀刻而形成接触孔。在将接触孔蚀刻前，进行接触掩模曝光。此外，也可进行尺寸测定、重叠误差计测、检查。此外，在形成接触孔后，进行等离子光刻胶剥离。之后，也可进行洗净、尺寸测定、氧化膜厚测定、检查、晶圆容器交换(图1步骤105、106、107、108、109、110、111、112、113、114、115、116)。
参照图38，为了于平面硅层112上部的硅化物150上蚀刻而形成接触孔，涂布光刻胶162，并利用光刻法而以光刻胶形成源极扩散层的图案。此外，也可进行尺寸测定、重叠误差计测、检查(图1步骤117、118、119、120、121)。
参照图39，于平面硅层112上部的硅化物150上蚀刻而形成接触孔。此外，于接触孔形成后，进行等离子光刻胶剥离。之后，也可进行洗净、尺寸测定、氧化膜厚测定、检查、晶圆容器交换(图1步骤122、123、124、125、126、127、128、129)。
此外，参照图45，也可同时进行柱状硅层上部的接触孔、栅极配线上的接触孔、及柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻与接触阻挡层的蚀刻。
另外，参照图46，进行柱状硅层下部的平面状硅层上的接触孔与栅极配线上的接触孔的蚀刻。
参照图47，以光刻胶162为掩模，进行柱状硅层上部的接触孔的层间膜的蚀刻，于层间膜的蚀刻后，也可将接触阻挡层蚀刻。
通过将柱状硅层上部的接触孔的层间膜的蚀刻，与栅极配线上的接触孔、柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻个别进行，而可进行柱状硅层上部的接触孔的蚀刻条件的最佳化，和栅极配线上的接触孔与柱状硅层下部的平面状硅层上的接触孔的蚀刻条件的最佳化。
参照图40，于接触孔使作为阻障金属171的钽(Ta)或氮化钽(TaN)等成膜后，通过溅镀或镀覆而使铜(Cu)170成膜，且通过CMP而形成接触部172、173、174。也可使用钛(Ti)或氮化钛(TiN)作为阻障金属。此外，也可使用钨(W)。另外，也可使用含有铜的合金。也可于成膜后进行背面处理、检查、热处理。此外，也可于CMP后进行检查(图1步骤130、131、132、133、134、135、136)。
参照图41，作为第1层配线的蚀刻阻挡层而成膜SiC(碳化硅)180，且接着成膜作为第1配线层的层间膜的Low-k(低介电率)膜190。此时，也可测定膜厚，进行检查(图1步骤137、138、139、140)。接着，将第1层配线图案化，而形成第1配线层的沟图案。于图案化后，也可进行尺寸测定、重叠误差测定、检查。于沟图案形成后，也可进行等离子光刻胶剥离、检查(图1步骤141、142、143、144、145、146、147)。接着，成膜作为阻障金属175的Ta或TaN后，将Cu 176通过溅镀或镀覆而成膜，且以CMP形成第1层配线177、178、179。也可使用钛(Ti)或氮化钛(TiN)来作为阻障金属。此外，也可使用钨(W)。此外，也可使用含铜的合金。成膜后，也可进行背面处理、检查、热处理。此外，也可在CMP后进行检查(图1步骤148、149、150、151、152、153、154)。
之后，也可进行氮化膜堆积、层间绝缘膜堆积、层间绝缘膜厚测定(图1步骤155、156、157)。
另外，也可进行垫通孔掩模(pad via mask)曝光、尺寸测定、重叠误差测定、检查、垫通孔蚀刻、等离子光刻胶剥离、蚀刻后洗净、尺寸测定、氧化膜厚测定、检查、金属前洗净、晶圆容器交换、铝堆积、背面处理、垫铝曝光、重叠误差测定、尺寸测定、检查、垫铝蚀刻、等离子光刻胶剥离、金属蚀刻后洗净、光学检查、SEM检查、氧化膜厚测定、绝缘膜堆积、绝缘膜厚测定、绝缘膜曝光、光学检查、绝缘膜蚀刻、等离子光刻胶剥离、绝缘膜洗净、检查、以及热处理(图1步骤158至197)。
也可于垫通孔的前进行多层配线。
Claims (22)
1.一种半导体器件的制造方法，其特征在于，包含有：
在形成于衬底上的氧化膜上，形成有平面状半导体层，且于平面状半导体层上形成柱状第1导电型半导体层的步骤；
于柱状第1导电型半导体层下部的平面状半导体层形成第2导电型半导体层的步骤；
于柱状第1导电型半导体层的周围形成假性栅极绝缘膜及假性栅极电极的步骤；
于柱状第1导电型半导体层的上部形成第2导电型半导体层的步骤；
于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层形成金属与半导体的化合物的步骤；
于形成在柱状第1导电型半导体层上部的第2导电型半导体层形成金属与半导体的化合物的步骤；
去除假性栅极绝缘膜及假性栅极电极的步骤；
于柱状第1导电型半导体层的周围形成栅极绝缘膜及金属栅极电极的步骤；
于形成在柱状第1导电型半导体层下部的平面状半导体层的第2导电型半导体层上形成接触部的步骤；
于形成在柱状第1导电型半导体层上部的第2导电型半导体层上形成接触部的步骤；及
在金属栅极电极上形成接触部的步骤。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，
从柱状第1导电型半导体层的中心至平面状半导体层的端部的长度，比从柱状第1导电型半导体层的中心至侧壁为止的长度、栅极绝缘膜的厚度、栅极电极的厚度、以及在栅极的侧壁形成为侧墙状的绝缘膜的厚度的和更大。
3.根据权利要求1或2所述的半导体器件的制造方法，其特征在于，所述平面状半导体层为平面状硅层，第1导电型半导体层为第1导电型硅层，第2导电型半导体层为第2导电型硅层。
4.根据权利要求3所述的半导体器件的制造方法，其特征在于，平面状半导体层为平面状硅层，第1导电型半导体层为p型硅层或无掺杂的硅层，第2导电型半导体层为n型硅层。
5.根据权利要求3所述的半导体器件的制造方法，其特征在于，平面状半导体层为平面状硅层，第1导电型半导体层为n型硅层或无掺杂的硅层，第2导电型半导体层为p型硅层。
6.根据权利要求1至5中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，
在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；
越过垫氧化膜，于用以形成柱状第1导电型硅层和平面状硅层的硅层进行阈值调整用的杂质注入，且为了杂质的活性化及扩散进行退火，而将用以形成柱状第1导电型硅层和平面状硅层的硅层的杂质分布均匀化的步骤；及
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤。
7.根据权利要求1至6中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻法通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；
将非晶硅或多晶硅以埋入形成于氧化硅膜的通孔的方式予以成膜的步骤；
通过化学机械研磨将氧化硅膜的非晶硅或多晶硅研磨而去除的步骤；
通过蚀刻将氧化硅膜去除，从而形成作为第2硬掩模的非晶硅或多晶硅掩模的步骤；
将非晶硅或多晶硅掩模牺牲氧化，而将非晶硅或多晶硅掩模的尺寸予以缩小的步骤；及
将非晶硅或多晶硅掩模表面的氧化硅膜通过蚀刻予以去除的步骤。
8.根据权利要求1至7中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
于形成在衬底上的氧化膜上，形成用以形成柱状第1导电型硅层与平面状硅层的硅层，在用以形成柱状第1导电型硅层与平面状硅层的硅层上，成膜垫氧化膜的步骤；
将于形成柱状第1导电型硅层时作为掩模使用的氮化硅膜予以成膜的步骤；
于氮化硅膜上形成氧化硅膜的步骤；
涂布光刻胶，利用光刻法通过光刻胶形成将柱状第1导电型硅层反转后的图案，且于柱状第1导电型硅层的形成位置形成将氧化硅膜予以贯通的通孔的步骤；及
堆积氧化膜，且进行回蚀，借此使贯通所述氧化硅膜的通孔的径缩小的步骤。
9.根据权利要求1至8中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
将为第2硬掩模的非晶硅或多晶硅掩模作为掩模，通过干蚀刻将氮化硅膜及垫氧化膜蚀刻，而形成作为第1硬掩模的氮化硅膜掩模的步骤；及
将第1硬掩模及第2硬掩模作为掩模，通过干蚀刻形成柱状第1导电型硅层的步骤；而且
作为第2硬掩模的非晶硅或多晶硅掩模全部被蚀刻，于干蚀刻器件中可检测的等离子发射强度会变化，通过检测该等离子发射强度的变化进行干蚀刻的终点检测，而控制柱状第1导电型硅层的高度。
10.根据权利要求1至9中任一权利要求所述的半导体器件的制造方法，其特征在于，作为第2硬掩模的非晶硅或多晶硅掩模的厚度，比柱状第1导电型硅层的高度小。
11.根据权利要求1至10中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
为了缓和成为沟道部的柱状第1导电型硅层的侧壁的凹凸、去除于干蚀刻中打入有碳等的硅表面、以及保护柱状第1导电型硅层免于子步骤的干蚀刻时所产生的副生成物等的污染，而将所形成的柱状第1导电型硅层予以牺牲氧化的步骤；
涂布光刻胶，利用光刻法通过光刻胶将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的图案予以形成的步骤；及
干蚀刻平面状硅层，形成柱状第1导电型硅层下部的平面状硅层，且将光刻胶去除的步骤。
12.根据权利要求1至11中任一权利要求所述的半导体器件的制造方法，其特征在于，将于第1导电型硅层牺牲氧化时所形成的牺牲氧化膜作为屏蔽氧化膜而通过杂质注入等于平面状硅层表面导入第2导电型的杂质，并将形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
13.根据权利要求1至12中任一权利要求所述的半导体器件的制造方法，其特征在于，柱状第1导电型硅层的柱径比作为第1硬掩模的氮化硅膜掩模的柱径更小。
14.根据权利要求1至13中任一权利要求所述的半导体器件的制造方法，其特征在于，在形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的形成中所使用的杂质注入的注入角为0度至6度。
15.根据权利要求1至14中任一权利要求所述的半导体器件的制造方法，其特征在于，不于柱状第1导电型半导体层的上部注入杂质，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层予以形成。
16.根据权利要求1至15中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
通过蚀刻将牺牲氧化膜去除，形成属于氧化硅膜或氮化硅膜的栅极绝缘膜，且将非晶硅或多晶硅以埋入柱状第1导电型硅层的方式进行成膜以作为假性栅极电极的步骤；及
通过化学机械研磨来研磨非晶硅或多晶硅，而将假性栅极电极的上表面平坦化的步骤；而且
于化学机械研磨中，通过将作为第1硬掩模的氮化硅膜作为化学机械研磨的阻挡层来使用，即可重现性佳地抑制化学机械研磨的研磨量。
17.根据权利要求1至16中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
将作为栅极电极的非晶硅或多晶硅表面氧化，而在非晶硅或多晶硅表面形成氧化硅膜的步骤；而且
通过该氧化硅膜，即可在于后步骤中进行的硅化物化的步骤中防止假性栅极导电膜的硅化物化，而可轻易地进行假性栅极导电膜的去除。
18.根据权利要求1至17中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
涂布反射防止膜层及光刻胶，利用光刻法通过光刻胶形成栅极配线图案，以光刻胶作为掩模，将作为反射防止膜层、及作为假性栅极电极的非晶硅或多晶硅蚀刻，而形成假性栅极电极及假性栅极配线图案的步骤；
将柱状第1导电型硅层上部的氮化硅膜通过干蚀刻或湿蚀刻予以去除的步骤；
将氮化硅膜成膜，并回蚀氮化硅膜，而使形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层及柱状第1导电型硅层的上部露出，且将氮化硅膜侧墙形成于栅极电极的侧壁的步骤；
通过杂质注入等于柱状第1导电型硅层的上部导入第2导电型的杂质，而于柱状第1导电型硅层的上部形成第2导电型硅层的步骤；及
通过溅镀镍或钴等金属膜且施加热处理，而将形成于柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成于柱状第1导电型硅层上部的第2导电型硅层的表面予以金属与半导体的化合物化，且去除未反应的金属膜，借此于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层、与形成在柱状第1导电型硅层的上部的第2导电型硅层上，形成金属与半导体的化合物的步骤；其中，
由于通过氮化硅膜侧墙与假性栅极上的氧化硅膜，可防止于假性栅极电极形成金属与半导体的化合物，并且，由于可通过假性栅极电极与氮化硅膜侧墙而仅于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层的上部、与形成在柱状第1导电型硅层的上部的第2导电型硅层的上部形成金属与半导体的化合物，故可防止因金属与半导体的化合物所致的栅极电极、与形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层和形成在柱状第1导电型硅层的上部的第2导电型硅层之间的短路；而且
通过将柱状第1导电型硅层上部的侧壁以假性栅极电极与假性栅极绝缘膜覆盖，而控制从柱状第1导电型硅层的侧壁而来的金属与半导体的化合物化。
19.根据权利要求1至18中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
将氮化硅膜等予以成膜的步骤；
将氧化硅膜、与非晶硅或多晶硅层予以成膜的步骤；
通过化学机械研磨将非晶硅或多晶硅层予以平坦化，且将非晶硅或多晶硅层控制于与氧化硅膜相同的高度的步骤；及
将氧化硅膜予以干蚀刻的步骤；
还包含有：
通过将氧化硅膜全部蚀刻，且将氮化硅膜作为蚀刻的终点检测使用，而将氮化硅膜与氧化硅膜的高度控制为相同的步骤；
将氮化硅膜予以干蚀刻的步骤；
通过将氮化硅膜全部蚀刻，且将假性栅极电极作为蚀刻的终点检测使用，而将氮化硅膜与氧化硅膜的高度控制为与假性栅极的高度相同的步骤；
将假性栅极电极与多晶硅层予以干蚀刻的步骤；
通过湿蚀刻将氧化硅膜予以去除的步骤；
将高介电常数栅极氧化膜予以成膜的步骤；
将金属栅极层予以成膜的步骤；
将金属栅极层予以干蚀刻的步骤；以及
通过将金属栅极层全部蚀刻，且将氧化硅膜作为蚀刻的终点检测来使用，而将氧化硅膜与金属栅极层的高度控制为相同的步骤；
而可控制成，使金属栅极的栅极长度的变动变异变小，且使氧化硅膜与氮化硅膜的膜厚的和成为栅极长度。
20.根据权利要求1至19中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
将氮化硅膜等作为接触阻挡层而予以成膜的步骤；
成膜氧化硅膜作为层间膜后，通过化学机械研磨予以平坦化的步骤；
涂布光刻胶，利用光刻法通过光刻胶形成图案，且于栅极电极上、形成在柱状第1导电型硅层上部的第2导电型硅层上，通过蚀刻形成接触孔的步骤；
涂布光刻胶，利用光刻法通过光刻胶形成图案，且于形成在柱状第1导电型硅层下部的平面状硅层的第2导电型硅层上，通过蚀刻形成接触孔的步骤；
将钽、氮化钽等阻障金属成膜于接触孔后，将铜通过溅镀或镀覆而成膜，且通过化学机械研磨而形成接触插塞的步骤；
成膜碳化硅以作为第1层配线的蚀刻阻挡层，接着成膜作为第1配线层的层间膜的低介电常数膜的步骤；以及，
将第1层配线予以图案化，以形成第1配线层的沟图案，并且，
将属于阻障金属的钽、氮化钽成膜后，将铜通过溅镀或镀覆成膜，且通过化学机械研磨而形成第1层配线的步骤。
21.根据权利要求1至20中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
柱状硅层上部的接触孔、栅极配线上的接触孔、以及柱状硅层下部的平面状硅层上的接触孔的层间膜的蚀刻和接触阻挡层的蚀刻步骤。
22.根据权利要求1至20中任一权利要求所述的半导体器件的制造方法，其特征在于，包含有：
进行柱状硅层下部的平面状硅层上的接触孔、与栅极配线上的接触孔的蚀刻；及
以光刻胶作为掩模，进行柱状硅层上部的接触孔的层间膜的蚀刻，且于层间膜的蚀刻后，将接触阻挡层予以蚀刻的步骤。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2008/052567 WO2009110050A1 (ja) | 2008-02-15 | 2008-02-15 | 半導体装置の製造方法 |
| JPPCT/JP2008/052567 | 2008-02-15 | ||
| PCT/JP2009/052559 WO2009102061A1 (ja) | 2008-02-15 | 2009-02-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101946330A true CN101946330A (zh) | 2011-01-12 |
| CN101946330B CN101946330B (zh) | 2012-10-17 |
Family
ID=40957090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009801053018A Expired - Fee Related CN101946330B (zh) | 2008-02-15 | 2009-02-16 | 半导体器件的制造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP2244301A4 (zh) |
| JP (7) | JP5356259B2 (zh) |
| KR (1) | KR101123987B1 (zh) |
| CN (1) | CN101946330B (zh) |
| TW (1) | TW200939360A (zh) |
| WO (2) | WO2009110050A1 (zh) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8759178B2 (en) | 2011-11-09 | 2014-06-24 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8697511B2 (en) | 2012-05-18 | 2014-04-15 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| US8877578B2 (en) | 2012-05-18 | 2014-11-04 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device |
| CN103779402B (zh) * | 2012-10-26 | 2017-08-04 | 旺宏电子股份有限公司 | 半导体结构与其制造方法 |
| JP5670603B1 (ja) | 2013-04-26 | 2015-02-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法及び半導体装置 |
| WO2014199433A1 (ja) | 2013-06-10 | 2014-12-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| JP5872054B2 (ja) * | 2013-06-17 | 2016-03-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| WO2014203304A1 (ja) | 2013-06-17 | 2014-12-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| WO2015008387A1 (ja) | 2013-07-19 | 2015-01-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| US10361270B2 (en) * | 2013-11-20 | 2019-07-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Nanowire MOSFET with different silicides on source and drain |
| JP5658382B1 (ja) * | 2014-01-20 | 2015-01-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び半導体装置の製造方法 |
| JP5657151B1 (ja) * | 2014-01-23 | 2015-01-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置、及び半導体装置の製造方法 |
| WO2015193940A1 (ja) | 2014-06-16 | 2015-12-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| WO2016013087A1 (ja) * | 2014-07-24 | 2016-01-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| JP6121386B2 (ja) * | 2014-11-14 | 2017-04-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP5986618B2 (ja) * | 2014-12-04 | 2016-09-06 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| JP5974066B2 (ja) * | 2014-12-12 | 2016-08-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法と半導体装置 |
| JP5917673B2 (ja) * | 2014-12-17 | 2016-05-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法及び半導体装置 |
| JP5861197B2 (ja) * | 2015-01-07 | 2016-02-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP6156883B2 (ja) * | 2015-02-06 | 2017-07-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法及び半導体装置 |
| JP5869166B2 (ja) * | 2015-04-08 | 2016-02-24 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP5890053B2 (ja) * | 2015-04-27 | 2016-03-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP5989197B2 (ja) * | 2015-07-13 | 2016-09-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP6080989B2 (ja) * | 2016-01-06 | 2017-02-15 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP6211637B2 (ja) * | 2016-02-01 | 2017-10-11 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| JP6143913B2 (ja) * | 2016-04-06 | 2017-06-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法及び半導体装置 |
| JP6235662B2 (ja) * | 2016-08-05 | 2017-11-22 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| JP6154051B2 (ja) * | 2016-08-09 | 2017-06-28 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| CN110402497A (zh) * | 2017-03-29 | 2019-11-01 | 株式会社半导体能源研究所 | 半导体装置、半导体装置的制造方法 |
| JP6328832B2 (ja) * | 2017-07-05 | 2018-05-23 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置の製造方法、及び、半導体装置 |
| US10170588B1 (en) * | 2017-10-30 | 2019-01-01 | International Business Machines Corporation | Method of forming vertical transport fin field effect transistor with high-K dielectric feature uniformity |
| WO2023017618A1 (ja) * | 2021-08-13 | 2023-02-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体の製造方法 |
Family Cites Families (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113661A (ja) * | 1984-06-29 | 1986-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JP3057661B2 (ja) | 1988-09-06 | 2000-07-04 | 株式会社東芝 | 半導体装置 |
| JP2703970B2 (ja) | 1989-01-17 | 1998-01-26 | 株式会社東芝 | Ｍｏｓ型半導体装置 |
| JP2950558B2 (ja) | 1989-11-01 | 1999-09-20 | 株式会社東芝 | 半導体装置 |
| JPH05218439A (ja) * | 1992-01-31 | 1993-08-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3229012B2 (ja) * | 1992-05-21 | 2001-11-12 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3745392B2 (ja) * | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| JPH08227997A (ja) * | 1995-02-20 | 1996-09-03 | Hitachi Ltd | 半導体装置とその製造方法 |
| JP3055869B2 (ja) * | 1995-12-15 | 2000-06-26 | 財団法人半導体研究振興会 | 絶縁ゲート型電界効果トランジスタ及びその製造方法 |
| DE19746901C2 (de) * | 1997-10-23 | 1999-08-12 | Siemens Ag | Verfahren zur Herstellung eines vertikalen MOS-Transistors |
| US6229161B1 (en) * | 1998-06-05 | 2001-05-08 | Stanford University | Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches |
| JP4078721B2 (ja) * | 1998-08-24 | 2008-04-23 | ソニー株式会社 | 半導体装置とその製造方法 |
| JP3376302B2 (ja) * | 1998-12-04 | 2003-02-10 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP3936830B2 (ja) * | 1999-05-13 | 2007-06-27 | 株式会社日立製作所 | 半導体装置 |
| JP2001284598A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6509586B2 (en) * | 2000-03-31 | 2003-01-21 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device and semiconductor integrated circuit |
| US6664143B2 (en) * | 2000-11-22 | 2003-12-16 | North Carolina State University | Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls |
| JP2002208569A (ja) * | 2001-01-10 | 2002-07-26 | Sony Corp | 半導体装置の製造方法 |
| KR100401130B1 (ko) * | 2001-03-28 | 2003-10-10 | 한국전자통신연구원 | 수직형 채널을 가지는 초미세 ｍｏｓ 트랜지스터 제조방법 |
| JP2002289871A (ja) * | 2001-03-28 | 2002-10-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2002359293A (ja) * | 2001-05-31 | 2002-12-13 | Toshiba Corp | 半導体装置 |
| US20030052365A1 (en) * | 2001-09-18 | 2003-03-20 | Samir Chaudhry | Structure and fabrication method for capacitors integratible with vertical replacement gate transistors |
| US6461900B1 (en) * | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
| US6759180B2 (en) * | 2002-04-23 | 2004-07-06 | Hewlett-Packard Development Company, L.P. | Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography |
| JP2004158585A (ja) * | 2002-11-06 | 2004-06-03 | Sony Corp | 半導体装置およびその製造方法 |
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2004349291A (ja) * | 2003-05-20 | 2004-12-09 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2004356472A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP3962009B2 (ja) * | 2003-12-05 | 2007-08-22 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100537103B1 (ko) * | 2003-12-27 | 2005-12-16 | 동부아남반도체 주식회사 | 수직형 트랜지스터의 제조방법 |
| JP2005197612A (ja) * | 2004-01-09 | 2005-07-21 | Sony Corp | 集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置 |
| CN100570894C (zh) * | 2004-01-22 | 2009-12-16 | 国际商业机器公司 | 垂直鳍片场效应晶体管mos器件 |
| JP2005332993A (ja) * | 2004-05-20 | 2005-12-02 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR100541515B1 (ko) * | 2004-07-22 | 2006-01-11 | 삼성전자주식회사 | 수직 채널 패턴을 갖는 반도체 장치 및 이를 제조하는 방법 |
| JP5017795B2 (ja) * | 2005-04-13 | 2012-09-05 | 日本電気株式会社 | 電界効果トランジスタの製造方法 |
| JP2006310651A (ja) * | 2005-04-28 | 2006-11-09 | Toshiba Corp | 半導体装置の製造方法 |
| US7230286B2 (en) * | 2005-05-23 | 2007-06-12 | International Business Machines Corporation | Vertical FET with nanowire channels and a silicided bottom contact |
-
2008
- 2008-02-15 WO PCT/JP2008/052567 patent/WO2009110050A1/ja active Application Filing
-
2009
- 2009-02-12 TW TW098104443A patent/TW200939360A/zh unknown
- 2009-02-16 JP JP2009553485A patent/JP5356259B2/ja active Active
- 2009-02-16 EP EP09709791.9A patent/EP2244301A4/en not_active Withdrawn
- 2009-02-16 CN CN2009801053018A patent/CN101946330B/zh not_active Expired - Fee Related
- 2009-02-16 WO PCT/JP2009/052559 patent/WO2009102061A1/ja active Application Filing
- 2009-02-16 KR KR1020107020179A patent/KR101123987B1/ko active IP Right Grant
-
2013
- 2013-08-28 JP JP2013177262A patent/JP5639698B2/ja active Active
-
2014
- 2014-09-08 JP JP2014182564A patent/JP5886391B2/ja active Active
- 2014-09-08 JP JP2014182563A patent/JP5914946B2/ja active Active
- 2014-10-24 JP JP2014217392A patent/JP5860520B2/ja active Active
-
2015
- 2015-12-18 JP JP2015247504A patent/JP6002310B2/ja active Active
-
2016
- 2016-02-10 JP JP2016023855A patent/JP6118434B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| WO2009102061A1 (ja) | 2009-08-20 |
| JP6118434B2 (ja) | 2017-04-19 |
| JP6002310B2 (ja) | 2016-10-05 |
| CN101946330B (zh) | 2012-10-17 |
| KR20100120206A (ko) | 2010-11-12 |
| JP5860520B2 (ja) | 2016-02-16 |
| JP5914946B2 (ja) | 2016-05-11 |
| JP5886391B2 (ja) | 2016-03-16 |
| JP2016042603A (ja) | 2016-03-31 |
| JPWO2009102061A1 (ja) | 2011-06-16 |
| JP2016076736A (ja) | 2016-05-12 |
| JP2015015491A (ja) | 2015-01-22 |
| JP5639698B2 (ja) | 2014-12-10 |
| TW200939360A (en) | 2009-09-16 |
| JP2015026846A (ja) | 2015-02-05 |
| EP2244301A1 (en) | 2010-10-27 |
| JP2013258427A (ja) | 2013-12-26 |
| JP2015039031A (ja) | 2015-02-26 |
| WO2009110050A1 (ja) | 2009-09-11 |
| JP5356259B2 (ja) | 2013-12-04 |
| EP2244301A4 (en) | 2013-10-09 |
| KR101123987B1 (ko) | 2012-03-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
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|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
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|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |