JP5914946B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は、半導体装置とその製造方法に関するものである。
半導体集積回路、なかでもMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。MOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが柱状半導体層を取り囲む構造のSurrounding Gate Transistor(SGT)が提案された(例えば、特許文献1、特許文献2、特許文献3)。
SGTは、柱状半導体の側面を取り囲むようにチャネル領域を設けるため、大きいゲート幅を小さい占有面積内に実現する。すなわち、小さい占有面積に大きなオン電流を流すことが求められる。大きなオン電流が流れるため、ソース、ドレイン、ゲートの抵抗が高いと、ソース、ドレイン、ゲートに所望の電圧を印加することが難しくなる。そのため、ソース、ドレイン、ゲートの低抵抗化のための設計を含むSGTの製造方法が必要となる。
また、大きなオン電流が流れるため、コンタクトの低抵抗化が必要となる。
従来のMOSトランジスタにおいて、ゲートは、ゲート材を堆積し、リソグラフィによりゲートパターンを基板上のレジストに転写しゲート材をエッチングすることにより、形成される。すなわち、従来のMOSトランジスタにおいて、ゲート長はゲートパターンにより設計される。
SGTは、柱状半導体の側面がチャネル領域であるため、基板に対して垂直に、電流が流れる。すなわち、SGTにおいて、ゲート長は、ゲートパターンにより設計されず、製造方法により設計されるため、製造方法によりゲート長とゲート長のばらつきが決定される。
SGTにおいて、微細化に伴って発生するリーク電流の増大を抑えるために、柱状半導体の直径を小さくすることが求められる。また、ソース、ドレインの最適化を行うことによりショートチャネル効果を抑制しリーク電流を抑えることができる製造方法が必要となる。
SGTは従来のMOSトランジスタと同じように製造コストを下げる必要がある。そのために、製造工程数を少なくすることが求められる。
ゲート電極にポリシリコンではなくメタルを用いることにより、空乏化を抑制できかつ、ゲート電極を低抵抗化できる。しかし、メタルゲートを形成した後工程は常にメタルゲートによるメタル汚染を考慮した製造工程にする必要がある。
また、従来のMOSトランジスタにおいて、メタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスが実際の製品で用いられている。(非特許文献1)そのためSGTにおいてもメタルゲートプロセスと高温プロセスを両立させるために、高温プロセス後にメタルゲートを作成するメタルゲートラストプロセスを用いる必要がある。
特開平2−71556 特開平2−188966 特開平3−145761
IEDM2007 K.Mistry et.al
そこで、ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるSGTの製造方法を提供することを課題とする。
本発明の1態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第1導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
メタルゲート電極上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とする前記の半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第1導電型半導体層は第1導電型シリコン層であり、第2導電型半導体層は第2導電型シリコン層である前記半導体装置の製造方法。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第1導電型半導体層はp型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はn型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
平面状半導体層は平面状シリコン層であり、第1導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はp型シリコン層である前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコン、あるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコン、あるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクを形成する工程と、
アモルファスシリコン、あるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコン、あるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコン、あるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程と、
を含み、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さいことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
チャネル部となる柱状の代導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法。
また、本発明の好ましい態様では、
柱状の第1導電型シリコン層の柱径は、
第1のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とする前記半導体装置の製造方法。
また、本発明の好ましい態様では、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度であることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ダミーゲート電極としてアモルファスシリコン、あるいはポリシリコンを、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコン、あるいはポリシリコンを研磨し、ダミーゲート電極の上面を平坦化する工程と、
を含み、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、再現性よく化学機械研磨研磨量を抑制することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
ゲート電極であるアモルファスシリコン、あるいはポリシリコン表面を酸化し、アモルファスシリコン、あるいはポリシリコン表面にシリコン酸化膜を形成する工程と、
を含み、
このシリコン酸化膜により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。その結果ダミーゲート導電膜の除去を容易に行うことができることを特徴とする前記の半導体装置の製造方法である。
また、本発明の好ましい態様では、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、及びダミーゲート電極であるアモルファスシリコン、あるいはポリシリコンをエッチングして、ダミーゲート電極及びダミーゲート配線パターンを形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜をドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、ゲート電極の側壁にシリコン窒化膜サイドウォールを形成する工程と、
不純物注入等により柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
ニッケル(Ni)もしくはコバルト(Co)等の金属膜をスパッタし、熱処理を加えることで、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、
柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程と、
を含み、
シリコン窒化膜サイドウォールとダミーゲート上のシリコン酸化膜により
ダミーゲート電極に金属と半導体の化合物を形成することを防ぐことができる。
また、ダミーゲート電極とシリコン窒化膜サイドウォールにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層の上部と柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の上部のみに金属と半導体の化合物を形成することができるため、
金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止できることを特徴とし、
柱状の第1導電型シリコン層上部の側壁をダミーゲート電極とダミーゲート絶縁膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御することを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では
シリコン窒化膜等を成膜する工程と、
シリコン酸化膜とアモルファスシリコン、あるいはポリシリコン層を成膜する工程と
アモルファスシリコン、あるいはポリシリコン層をCMPにより平坦化し、かつアモルファスシリコン、あるいはポリシリコン層とシリコン酸化膜と同じ高さに制御する工程と、シリコン酸化膜をドライエッチングする工程と、
を含み、
シリコン酸化膜が全てエッチングされ、シリコン窒化膜をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さを同じに制御する工程と、
シリコン窒化膜をドライエッチングする工程と、
を含み、
シリコン窒化膜が全てエッチングされ、ダミーゲート電極をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さをダミーゲートの高さと同じに制御する工程と、
ダミーゲート電極とアモルファスシリコン、あるいはポリシリコン層をドライエッチングする工程と、
シリコン酸化膜をウェットエッチングにより除去する工程と、
high−kゲート酸化膜を成膜する工程と、
メタルゲート層を成膜する工程と、
メタルゲート層をドライエッチングする工程と、
を含み、
メタルゲート層が全てエッチングされ、シリコン酸化膜をエッチングの終点検出として使用することにより、シリコン酸化膜とメタルゲート層の高さを同じに制御する工程と、
を含み、
メタルゲートのゲート長を変動ばらつきも小さく、シリコン酸化膜とシリコン窒化膜の膜厚の和がゲート長になるように制御できることを特徴とする前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
を含み、
コンタクト孔にタンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素(SiC)などの第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、
タンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第1層配線を形成する工程とを含む前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチング工程を含む前記半導体装置の製造方法である。
また、本発明の好ましい態様では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
レジストをマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングする工程を含む前記半導体装置の製造方法である。
本発明では、
本発明の1態様では、
半導体装置の製造方法であって、基板上に形成された酸化膜上に、平面状半導体層が形成され、平面上半導体層上に柱状の第1導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の周囲にダミーゲート絶縁膜およびダミーゲート電極を形成する工程と、
柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層に金属と半導体の化合物を形成する工程と、
ダミーゲート絶縁膜およびダミーゲート電極を除去する工程と、
柱状の第1導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層上にコンタクトを形成する工程と、
メタルゲート電極上にコンタクトを形成する工程と、
柱状の第1導電型半導体層の上部に形成した第2導電型半導体層上にコンタクトを形成する工程と、を含むことを特徴とする半導体装置の製造方法により、
ソース、ドレイン、ゲートの低抵抗化のための構造と所望のゲート長、ソース、ドレイン形状と柱状半導体の直径が得られるSGTの製造方法を提供する。
また、本発明では、
柱状の第1導電型半導体層の中心から平面状半導体層の端までの長さは、
柱状の第1導電型半導体層の中心から側壁までの長さと、
ゲート絶縁膜の厚さと、
ゲート電極の厚さと、
ゲートの側壁にサイドウォール状に形成した絶縁膜の厚さと、
の和より大きいことを特徴とすることにより、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層に金属と半導体の化合物を形成することができ、
柱状の第1導電型半導体層の下部の平面状半導体層に形成した第2導電型半導体層を低抵抗化することができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と、
パット酸化膜越しに、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層にしきい値調整用の不純物注入を行い、不純物の活性化及び拡散のためにアニールを行い、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層の不純物分布を均一化する工程と、
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程を含むことにより、
次工程で成膜するシリコン窒化膜とシリコンとの応力を緩和するために成膜するパッド酸化膜を不純物注入時のスルー酸化膜としても用いることで、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
アモルファスシリコン、あるいはポリシリコンをシリコン酸化膜に形成されたホールを埋め込むように成膜する工程と、
化学機械研磨によりシリコン酸化膜のアモルファスシリコン、あるいはポリシリコンを研磨して除去する工程と、
エッチングにより、シリコン酸化膜を除去することにより、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクを形成する工程と、
アモルファスシリコン、あるいはポリシリコンマスクを犠牲酸化して、アモルファスシリコン、あるいはポリシリコンマスクの寸法を縮小する工程と
アモルファスシリコン、あるいはポリシリコンマスク表面のシリコン酸化膜をエッチングにより除去する工程と
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
基板上に形成された酸化膜上に、柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層が形成され、
柱状の第1導電型シリコン層と平面状シリコン層を形成するシリコン層上に、パット酸化膜を成膜する工程と
柱状の第1導電型シリコン層を形成時にマスクとして用いるシリコン窒化膜を成膜する工程と、
シリコン窒化膜上にシリコン酸化膜を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層を反転したパターンを形成し、柱状の第1導電型シリコン層の形成箇所にシリコン酸化膜を貫通するホールを形成する工程と、
酸化膜を堆積し、エッチバックを行うことで、前記シリコン酸化膜を貫通するホールの径を小さくする工程と
を含むことにより、
後に形成される柱状の第1導電型シリコン層の柱径を小さくできることにより、トランジスタのショートチャネル効果を抑制し、リーク電流を低減できる。
また、本発明では、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクをマスクとして、ドライエッチングによりシリコン窒化膜及びパット酸化膜をエッチングし、第1のハードマスクであるシリコン窒化膜マスクを形成する工程と、
第1のハードマスク及び第2のハードマスクをマスクとして、柱状の第1導電型シリコン層をドライエッチングにより形成する工程により、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクが全てエッチングされ、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化し、このプラズマ発光強度の変化を検出することにより、ドライエッチングの終点検出を行い、柱状の第1導電型シリコン層の高さを制御することができる。
また、本発明では、
第2のハードマスクであるアモルファスシリコン、あるいはポリシリコンマスクの厚さは、柱状の第1導電型シリコン層の高さより小さいことを特徴とすることにより、ドライエッチングの終点検出を行うことができる。
また、本発明では、
チャネル部となる柱状の第1導電型シリコン層の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去と、次工程のドライエッチング時に生じる副生成物等の汚染から柱状の第1導電型シリコン層を保護するため、形成された柱状の第1導電型シリコン層を犠牲酸化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層のパターンを形成する工程と、
平面状シリコン層をドライエッチングし、柱状の第1導電型シリコン層の下部の平面状シリコン層を形成し、レジストを除去する工程を含むことにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
第1導電型シリコン層犠牲酸化時に形成された犠牲酸化膜をスルー酸化膜として不純物注入等により平面状シリコン層表面に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
犠牲酸化により形成された酸化膜を第1導電型シリコン層保護膜として使用し、さらに不純物注入時のスルー酸化膜として使用するため、製造工程数を削減することができ、製造コストを下げることができる。
また、本発明では、
柱状の第1導電型シリコン層の柱径は、
第1のハードマスクであるシリコン窒化膜マスクの柱径より小さいことを特徴とすることにより、
注入時に第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層形成に用いる不純物注入の注入角は、0度〜6度であることを特徴とすることにより、
注入時に柱状の第1導電型シリコン層の側壁から不純物が打ち込まれることを防ぐことができる。
また、本発明では、
柱状の第1導電型半導体層の上部に不純物を注入せず、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成する第2導電型シリコン層を形成することにより、
柱状の第1導電型シリコン層上部と、柱状の第1導電型シリコン層の下部の平面状シリコン層の注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
また、本発明では、
犠牲酸化膜をエッチングで除去し、シリコン酸化膜やシリコン窒化膜といったゲート絶縁膜を形成し、ダミーゲート電極としてアモルファスシリコン、あるいはポリシリコンを、柱状の第1導電型シリコン層を埋め込むように成膜する工程と、
化学機械研磨によりアモルファスシリコン、あるいはポリシリコンを研磨し、ダミーゲート電極の上面を平坦化する工程により、
化学機械研磨において、第1のハードマスクであるシリコン窒化膜を化学機械研磨のストッパーとして使用することにより、
再現性よく化学機械研磨研磨量を抑制することができる。
また、本発明では、
ゲート電極であるアモルファスシリコン、あるいはポリシリコン表面を酸化し、アモルファスシリコン、あるいはポリシリコン表面にシリコン酸化膜を形成する工程により、
このシリコン酸化膜により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。その結果ダミーゲート導電膜の除去を容易に行うことができる。
また、本発明では、
反射防止膜層(BARC層)及びレジストを塗布し、リソグラフィーを用いてレジストによりダミーゲート配線パターンを形成し、
レジストをマスクとして、反射防止膜層(BARC層)、及びダミーゲート電極であるアモルファスシリコン、あるいはポリシリコンをエッチングして、ダミーゲート電極及びゲート配線パターンを形成する工程と、
柱状の第1導電型シリコン層上部のシリコン窒化膜をドライエッチングもしくはウェットエッチングにより除去する工程と、
シリコン窒化膜を成膜し、
シリコン窒化膜をエッチバックして、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部を露出し、ゲート電極の側壁にシリコン窒化膜サイドウォール、すなわち絶縁膜サイドウォールを形成する工程と、
不純物注入等により柱状の第1導電型シリコン層の上部に第2導電型の不純物を導入し、柱状の第1導電型シリコン層の上部に第2導電型シリコン層を形成する工程と、
ニッケル(Ni)もしくはコバルト(Co)等の金属膜をスパッタし、熱処理を加えることで、
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、
柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の表面を金属と半導体の化合物化し、未反応の金属膜を除去することによって
柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層と、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に金属と半導体の化合物を形成する工程により、
シリコン窒化膜サイドウォールとダミーゲート上のシリコン酸化膜により
ダミーゲート電極に金属と半導体の化合物を形成することを防ぐことができる。
また、ダミーゲート電極とシリコン窒化膜サイドウォールにより柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層の上部と柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の上部のみに金属と半導体の化合物を形成することができるため、
金属と半導体の化合物によるゲート電極と柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層及び柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層の短絡を防止でき、
柱状の第1導電型シリコン層上部の側壁をダミーゲート電極とダミーゲート絶縁膜で覆うことにより、柱状の第1導電型シリコン層の側壁からの金属と半導体の化合物化を制御することができる。
また、本発明では、
シリコン窒化膜等を成膜する工程と、
シリコン酸化膜とアモルファスシリコン、あるいはポリシリコン層を成膜する工程と
アモルファスシリコン、あるいはポリシリコン層をCMPにより平坦化し、かつアモルファスシリコン、あるいはポリシリコン層とシリコン酸化膜と同じ高さに制御する工程と、シリコン酸化膜をドライエッチングする工程と、
を含み、
シリコン酸化膜が全てエッチングされ、シリコン窒化膜をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さを同じに制御する工程と、
シリコン窒化膜をドライエッチングする工程と、
を含み、
シリコン窒化膜が全てエッチングされ、ダミーゲート電極をエッチングの終点検出として使用することにより、シリコン窒化膜とシリコン酸化膜の高さをダミーゲートの高さと同じに制御する工程と、
ダミーゲート電極とポリシリコン層をドライエッチングする工程と、
シリコン酸化膜をウェットエッチングにより除去する工程と、
high-kゲート酸化膜を成膜する工程と、
メタルゲート層を成膜する工程と、
メタルゲート層をドライエッチングする工程と、
を含み、
メタルゲート層が全てエッチングされ、シリコン酸化膜をエッチングの終点検出として使用することにより、シリコン酸化膜とメタルゲート層の高さを同じに制御する工程により、
メタルゲートのゲート長を変動ばらつきも小さく、シリコン酸化膜とシリコン窒化膜の膜厚の和がゲート長になるように制御できる。
また、本発明では、
コンタクトストッパーとしてシリコン窒化膜等を成膜する工程と、
層間膜としてシリコン酸化膜を成膜後、化学機械研磨により平坦化する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、ゲート電極上、柱状の第1導電型シリコン層の上部に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
レジストを塗布し、リソグラフィーを用いてレジストによりパターンを形成し、柱状の第1導電型シリコン層の下部の平面状シリコン層に形成した第2導電型シリコン層上に、エッチングによりコンタクト孔を形成する工程と、
コンタクト孔にタンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によってコンタクトプラグを形成する工程と、
炭化ケイ素(SiC)などの第1層配線のエッチングストッパーを成膜し、続いて第1配線層の層間膜である低誘電率膜を成膜する工程と、
第1層配線をパターニングして、第1配線層の溝パターンを形成し、
タンタル(Ta)や窒化タンタル(TaN)や、チタン(Ti)や窒化チタン(TiN)といったバリアメタルを成膜後、タングステン(W)や銅(Cu)及び銅を含む合金などのメタルをスパッタやめっきにより成膜して、化学機械研磨によって第1層配線を形成する工程とを含むことにより、
コンタクトの低抵抗化ができる。
また、本発明では、
柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチングを同時に行うことができる。
また、本発明では、
柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
レジストをマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うことができる。
本発明の半導体装置の製造方法 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 図41の断面図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。 この発明に係る半導体装置の製造例を示す平面図。 この発明に係る半導体装置の製造例を示すA−A’断面工程図。
図41(a)は本発明を用いて形成されたNMOS SGTの平面図であり、図37(b)は、図37(a)のカットラインA−A'に沿った断面図である。以下に図41を参照して、本発明を用いて形成されたNMOS SGTについて説明する。
Si基板111上に形成されたBOX層120上に、平面状シリコン層112が形成され、平面状シリコン層112上に柱状シリコン層113が形成され、柱状シリコン層113の周囲にゲート絶縁膜145およびゲート電極147が形成されている。柱状シリコン層の下部の平面状シリコン層112には、N+ドレイン拡散層200が形成され、柱状シリコン層の上部にはN+ソース拡散層201が形成されている。N+ドレイン拡散層200上にはコンタクト179が形成され、N+ソース拡散層201上にはコンタクト178が形成され、ゲート電極147aより延在するゲート配線147b上にはコンタクト177が形成されている。
図42は図41(b)のカットラインB−B'に沿った断面図である。ソース領域を低抵抗化するためにはソース領域にシリサイドを形成することが必要である。そのため、平面シリコン層112にシリサイドを形成するためには以下の条件が必要である。
Wa>Wp+Wox+Wg+Ws 式(1)
ここでWaはシリコン柱113の中心から平面シリコン層112の端までの長さ、Wpはシリコン柱113の中心から側壁までの長さ、Woxはゲート酸化膜145の厚さ、Wgはゲート電極147の幅、Wsは窒化膜サイドウォール133の幅である。
N+ソース拡散層をGND電位に接続し、N+ドレイン拡散層をVcc電位に接続し、ゲート電極に0〜Vccの電位を与えることにより上記SGTはトランジスタ動作を行う。
また、柱状シリコン層の上部に形成されるN+拡散層がN+ソース拡散層であり、柱状シリコン層下部の平面状シリコン層に形成されるN+拡散層がN+ドレイン拡散層でもよい。
以下に本発明のSGTを形成するための製造方法の一例を図1〜図35を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図1は、本発明のSGTを形成するための製造工程であり、図2〜図35は、この発明に係るSGTの製造例を示している。(a)は平面図、(b)はA−A’の断面図を示している。
図2を参照して、Si基板上111にBOX層120が形成され、BOX層120上にシリコン層110が形成されたSOI基板を用いて、SOI層110上にパッド酸化膜121を成膜する。パッド酸化膜を形成する前に、ロット形成を行い、レーザーマーク形成を行い、パッド酸化膜洗浄を行うこともある。また、パッド酸化後に、パッド酸化膜厚測定を行うこともある(図1ステップ1、2、3、4、5)。
図3を参照して、第1のハードマスクであるシリコン窒化膜130成膜し、続いてシリコン酸化膜122を成膜する。シリコン窒化膜成膜後、窒化膜厚測定を行うこともある。また、シリコン酸化膜堆積後、酸化膜厚測定を行うこともある(図1ステップ6,7、8、9)。
図4を参照して、レジストを塗布し、リソグラフィーを用いてレジストにより柱状シリコン層を反転したパターンを形成し、柱状シリコン層の形成箇所にシリコン酸化膜122を貫通するホールをドライエッチングにより形成する。リソグラフィー後に、寸法測定、検査を行うこともある。また、エッチング後に洗浄を行うこともある(図1ステップ10,11、12、13、14、15、16、17)。
この後、図43を参照して、酸化膜129を堆積し、
図44を参照して、酸化膜129をエッチバックを行うことで、シリコン酸化膜122を貫通するホールの径を小さくすることもできる。
図5を参照して、アモルファスシリコン、あるいはポリシリコン140をシリコン酸化膜122に形成されたホールを埋め込むように成膜する。アモルファスシリコン、あるいはポリシリコン堆積前に、洗浄を行うこともある。また、堆積後に、膜厚を測定することもある(図1ステップ18,19,20)。
図6を参照して、CMP(化学機械研磨)によりシリコン酸化膜122上のアモルファスシリコン、あるいはポリシリコン140を研磨して除去する。研磨後、膜厚を測定することもある(図1ステップ21、22)。
図7を参照して、フッ酸などによるウェットエッチング、またはドライエッチングによって、シリコン酸化膜122を除去することにより、後工程の柱状シリコン層のドライエッチング時に第2のハードマスクとなるアモルファスシリコン、あるいはポリシリコン140を形成する。(図1ステップ23)
図8を参照して、アモルファスシリコン、あるいはポリシリコン140を犠牲酸化し、シリコン酸化膜128を形成し、アモルファスシリコン、あるいはポリシリコン140の寸法を縮小する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、酸化後に、膜厚を測定してもよい(図1ステップ24,25、26)。この犠牲酸化により、図11で形成される柱状シリコン層113の寸法を縮小することができる。この柱状シリコン層の径を小さくできることにより、ショートチャネル効果を抑制し、リーク電流を低減できる。
図9を参照して、アモルファスシリコン、あるいはポリシリコン140表面のシリコン酸化膜128をフッ酸などによるウェットエッチング、またはドライエッチングによって除去する。(図1ステップ27)。
図10を参照して、第2のハードマスクであるアモルファスシリコン、あるいはポリシリコン140をマスクとして、ドライエッチングにより第1のハードマスクであるシリコン窒化膜130及びパッド酸化膜121をエッチングする。(図1ステップ28、29)。
図11を参照して、第1のハードマスクであるシリコン窒化膜130及び第2のハードマスクであるアモルファスシリコン、あるいはポリシリコン140をマスクにして、柱状シリコン層113をドライエッチングにより形成する。エッチング後、有機物除去、SEMを用いた検査、段差確認を行ってもよい(図1ステップ30,31、32、33)。ドライエッチング時には、第2のハードマスクであるアモルファスシリコン、あるいはポリシリコン140もエッチングされ、アモルファスシリコン、あるいはポリシリコン140が全てエッチングされると、ドライエッチング装置において検出することが可能なプラズマ発光強度が変化するため、このプラズマ発光強度の変化を検出することにより、エッチングの終点検出が可能になり、エッチングレートによらず安定して柱状シリコン層113の高さを制御することができる。
上記の終点検出方法を用いるためには、柱状シリコン層ドライエッチング前のアモルファスシリコン、あるいはポリシリコン140の膜厚Tn(図10)が、柱状シリコン層の高さTpより小さく形成されている必要がある。
また、このときに埋め込み酸化膜層120上に平面状シリコン層112を形成する。
図12を参照して、チャネル部となる柱状シリコン層113の側壁の凹凸の緩和や、ドライエッチング中にカーボンなどが打ち込まれたシリコン表面の除去のため、柱状シリコン層113及び平面状シリコン層112表面を犠牲酸化し、シリコン酸化膜123を形成する。犠牲酸化前に、犠牲酸化前洗浄を行ってもよい。また、犠牲酸化後に、犠牲酸化膜厚を測定してもよい(図1ステップ34,35、36)。
図13を参照して、レジスト150を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。このときに、柱状シリコン層113及び平面状シリコン層112上には上記の犠牲酸化により形成された犠牲酸化膜123により、次工程のドライエッチング時に生じる副生成物等の汚染からシリコン表面が保護される。リソグラフィー後、オーバーレイ誤差計測、寸法測定、検査を行ってもよい(図1ステップ37、38、39、40、41)。
図14を参照して、平面状シリコン層112をドライエッチングにより加工して、平面状シリコン層112を分離する。(図1ステップ42、43)
図15を参照して、レジストを除去する。その後、SEMによる検査、段差確認を行ってもよい(図1ステップ44、45、46)。
図16を参照して、不純物注入等により平面状シリコン層112表面にPやAsなどの不純物を導入し、N+ソース拡散層200を形成する(図1ステップ47、48)。このときに、柱状シリコン層113、平面状シリコン層112の犠牲酸化時に形成された犠牲酸化膜123をスルー酸化膜として使用することで、製造工程数を削減することができる。
また、注入時に柱状シリコン層113の側壁から不純物が打ち込まれるとトランジスタ特性が変動する要因になる。そこで、窒化膜130の幅であるWnよりも柱状シリコン柱の幅Wp1, Wp2は小さいことが必須である。ただし、Wp1は、柱状シリコン層下部の幅、Wp2は、柱状シリコン層上部の幅である。
また、注入時に柱状シリコン層113の側壁から不純物が打ち込まれないために、小さい角度、すなわち0度〜6度で不純物を注入することが好ましい。
また、本工程においては柱状シリコン層113上に形成されるシリコン窒化膜130により、柱状シリコン層113の上部への注入は行われない。N+ソース拡散層200への注入は0°であることが好ましいが、後に柱状シリコン層113の上部に形成されるドレイン拡散層への注入はゲート電極と自己整合的に形成されるため、角度をつけて注入することが好ましい。上記のように平面状シリコン層に形成されるソース拡散層と柱状シリコン層上部に形成されるドレイン拡散層への注入を別々に行うことにより、それぞれの注入条件を容易に最適化できるため、ショートチャネル効果を抑制しリーク電流を抑制することができる。
図17を参照して、犠牲酸化膜123をフッ酸などによるウェットエッチングで除去し(図1ステップ49)、ダミーゲート絶縁膜124としてシリコン酸化膜やシリコン酸窒化膜を形成する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、膜厚測定を行ってもよい(図1ステップ50、51、52)。
図18を参照して、ダミーゲート導電膜としてアモルファスシリコン、あるいはポリシリコン141を、柱状シリコン層113を埋め込むように成膜する。成膜後に膜厚測定を行ってよい(図1ステップ53、54)。
図19を参照して、CMPによりアモルファスシリコン、あるいはポリシリコン141を研磨し、ダミーゲート導電膜の上面を平坦化する。CMPにおいて、第1のハードマスクであるシリコン窒化膜130をCMPのストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。(図1ステップ55)
図20を参照して、ダミーゲート導電膜であるアモルファスシリコン、あるいはポリシリコン141表面を酸化して、アモルファスシリコン、あるいはポリシリコン141表面にシリコン酸化膜125を形成する。このシリコン酸化膜125により、後工程において行われるシリサイド化の工程で、ダミーゲート導電膜のシリサイド化を防ぐことができる。
その結果ダミーゲート導電膜の除去を容易に行うことができる。絶縁膜形成前に、洗浄を行ってもよい。(図1ステップ56,57)
図21を参照して、BARC層161及びレジスト160を塗布し、リソグラフィーを用いてレジスト160によりゲート配線パターンを形成する。パターン形成後、オーバーレイ誤差測定、寸法測定、検査を行ってもよい(図1ステップ58、59、60、61、62)。
図22を参照して、レジスト160をマスクとして、BARC層161及びダミーゲート導電膜であるアモルファスシリコン、あるいはポリシリコン141をエッチングして、ダミーゲート電極141を形成し、レジスト及びBARC層を除去する。その後、形状測定を行ってもよい(図1ステップ63、64、65、66、67)。
図23を参照して、柱状シリコン113上部のシリコン窒化膜130をドライエッチングもしくはウェットエッチングにより除去する。(図1ステップ68)。
図24を参照して、シリコン窒化膜132を成膜する。成膜後、膜厚を測定してもよい(図1ステップ69,70)。
図25を参照して、シリコン窒化膜132をエッチバックして、N+ソース拡散層200の上面および柱状シリコン113上部の表面を露出させ、ゲート141側壁を窒化膜133,134で覆う。エッチング後、有機物除去、形状測定を行ってもよい(図1ステップ71、72、73)。この窒化膜133,134によりダミーゲート電極141とソース拡散層200及び柱状シリコン上部に後に形成されるN+ドレイン拡散層が分離されるため、シリサイドによるゲート電極141とソース拡散層200及びドレイン拡散層のショートを防止できる。また、柱状シリコン113上部のゲート電極141の側壁を窒化膜134で覆うことにより、柱状シリコン層113の側壁からのシリサイド化を制御することができる。さらに、ダミーゲート電極のシリサイド化を防ぐことができる。
このシリコン窒化膜133,134がシリコン酸化膜である場合には、洗浄・剥離工程やシリサイド前処理に使用されるフッ酸によりエッチングされてしまうので、シリコン窒化膜などのフッ酸に溶けない膜であることが好ましい。
図26を参照して、不純物注入等により柱状シリコン層113の上部にPやAsなどの不純物を導入し、N+ドレイン拡散層201を形成する。不純物導入後、活性化を行ってもよい(図1ステップ74、75)。
図27を参照して、NiもしくはCo等の金属膜をスパッタし、熱処理を加えることでソース200ドレイン201表面をシリサイド化して、未反応の金属膜を除去することによってドレイン拡散層201上のシリサイド層152、およびソース拡散層200上のシリサイド層153を形成する。シリサイド層を形成する前に、酸化膜を剥離してもよい(図1ステップ76、77、78、79)。
柱状シリコン層を囲むダミーゲート電極上141にシリサイド層が形成されないように酸化膜125や窒化膜133、134によりダミーゲート電極は覆われることが必須である。理由はダミーゲート電極にシリサイド層が形成されないことにより、後工程のダミーゲートの除去を容易にするためである。
図28を参照して、シリコン窒化膜135等を成膜する。形成後、膜厚を測定してもよい。(図1ステップ80、81)
図29を参照して、シリコン酸化膜126とアモルファスシリコン、あるいはポリシリコン層を成膜する。成膜後、膜厚を測定してもよい。(図1ステップ82、83、84、85、86)
図30を参照して、アモルファスシリコン、あるいはポリシリコン層をCMPにより平坦化する。このとき、シリコン酸化膜126をCMPのストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。(図1ステップ87)
図31を参照して、シリコン酸化膜126をドライエッチングする。このとき、シリコン窒化膜135をエッチングの終点検出として使用することにより、再現性よくシリコン酸化膜のエッチング量を制御することができる。(図1ステップ88)
図32を参照して、シリコン窒化膜135をドライエッチングする。このとき、ダミーゲート電極をエッチングの終点検出として使用することにより、再現性よくシリコン窒化膜のエッチング量を制御することができる。ドライエッチング後に有機物除去してもよい。
(図1ステップ89)
図33を参照して、ダミーゲート電極141とポリシリコン層142をドライエッチングする。さらに、シリコン酸化膜124をウェットエッチングにより除去する。(図1ステップ90、91)
図34を参照して、high-kゲート酸化膜145を成膜する。さらに、メタルゲート層147を成膜し、CMPで平坦化する。絶縁膜形成前に、洗浄を行ってもよい。また、形成後に、熱処理を行ってもよい。また、CMPの平坦化は、シリコン窒化膜135をCMPのストッパーとして使用することにより、再現性よくCMP研磨量を制御することができる。(図1ステップ92、93、94、95、96、97)
図35を参照して、メタルゲート層147をドライエッチングする。このとき、シリコン酸化膜126をメタルゲート層のエッチングの終点検出として使用することにより、再現性よくメタルゲート層のエッチング量を制御することができる。その結果、メタルゲートのゲート長を再現性よくまた、変動も小さく制御できる。(図1ステップ98)
図36を参照して、シリコン窒化膜136を成膜する。さらにシリコン酸化膜127を成膜し、シリコン酸化膜127をCMPで平坦化する。このとき、CMP後にシリコン窒化膜136とシリコン酸化膜127の膜厚を測定してもよい。(図1ステップ99、100、101、102、103、104)
図37を参照して、柱状シリコン層113上部のシリサイド151上、メタルゲート層147上にコンタクト孔をエッチングして形成する。コンタクト孔をエッチングする前に、コンタクトマスク露光を行う。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい(図1ステップ105、106、107、108、109、110、111、112、113、114、115、116)。
図38を参照して、平面シリコン層112上部のシリサイド150上にコンタクト孔をエッチングして形成するために、レジスト162を塗布し、リソグラフィーを用いてレジストによりソース拡散層のパターンを形成する。また、寸法測定、オーバーレイ誤差計測、検査を行ってもよい。(図1ステップ117、118、119、120、121)
図39を参照して、平面シリコン層112上部のシリサイド150上にコンタクト孔をエッチングして形成する。また、コンタクト孔形成後、プラズマレジスト剥離を行う。その後、洗浄を行い、寸法測定、酸化膜厚測定、検査、ウェハ容器交換を行ってもよい(図1ステップ122、123、124、125、126、127、128、129)。
また、図45を参照して、柱状シリコン層上部のコンタクト孔とゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングとコンタクトストッパーのエッチングを同時に行うこともできる。
また、図46を参照して、柱状シリコン層下部の平面状シリコン層上のコンタクト孔とゲート配線上のコンタクト孔のエッチングを行い、
図47を参照して、レジスト162をマスクにして、柱状シリコン層上部のコンタクト孔の層間膜のエッチングを行い、層間膜のエッチング後、コンタクトストッパーをエッチングしてもよい。
柱状シリコン層上部のコンタクト孔の層間膜のエッチングと、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔の層間膜のエッチングを別々に行うことで、
柱状シリコン層上部のコンタクト孔のエッチング条件の最適化と、
ゲート配線上のコンタクト孔と柱状シリコン層下部の平面状シリコン層上のコンタクト孔のエッチング条件の最適化を行うこともできる。
図40を参照して、コンタクト孔にバリアメタル171であるタンタル(Ta)や窒化タンタル(TaN)などを成膜後、銅(Cu)170をスパッタやめっきにより成膜して、CMPによってコンタクト172、173、174を形成する。バリアメタルとしてチタン(Ti)や窒化チタン(TiN)を用いてもよい。また、タングステン(W)を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、CMP後、検査を行ってもよい(図1ステップ130、131、132、133、134、135、136)。
図41を参照して、第1層配線のエッチングストッパーとしてSiC180(炭化ケイ素)を成膜し、続いて第1配線層の層間膜であるLow−k膜190を成膜する。このとき、膜厚を測定し、検査をしてもよい(図1ステップ137、138,139、140)。
続いて、第1層配線をパターニングして、第1配線層の溝パターンを形成する。パターニング後、寸法測定、オーバーレイ誤差測定、検査を行ってもよい。溝パターン形成後、プラズマレジスト剥離、検査を行ってもよい(図1ステップ141、142、143、144、145、146、147)。続いて、バリアメタル175であるTaやTaNを成膜後、Cu176をスパッタやめっきにより成膜して、CMPによって第1層配線177,178,179を形成する。バリアメタルとしてチタン(Ti)や窒化チタン(TiN)を用いてもよい。また、タングステン(W)を用いてもよい。また、銅を含む合金を用いてもよい。成膜後、裏面処理、検査、熱処理を行ってもよい。また、CMP後、検査を行ってもよい(図1ステップ148、149、150、151、152、153、154)。
その後、窒化膜堆積、層間絶縁膜堆積、層間絶縁膜厚測定を行ってもよい(図1ステップ155、156、157)。
また、パッドヴィアマスク露光、寸法測定、オーバーレイ誤差測定、検査、パッドヴィアエッチング、プラズマレジスト剥離、エッチング後洗浄、寸法測定、酸化膜厚測定、検査、メタル前洗浄、ウェハ容器交換、アルミ堆積、裏面処理、パッドアルミ露光、オーバーレイ誤差測定、寸法測定、検査、パッドアルミエッチング、プラズマレジスト剥離、メタルエッチング後洗浄、光学検査、SEM検査、酸化膜厚測定、絶縁膜堆積、絶縁膜厚測定、絶縁膜露光、光学検査、絶縁膜エッチング、プラズマレジスト剥離、絶縁膜洗浄、検査、熱処理を行ってもよい(図1ステップ158以降197まで)。
パッドヴィアの前に、多層配線を行ってもよい。
110.シリコン層
111.Si基板
112.平面状シリコン層
113.柱状シリコン層
120.BOX層
121.パッド酸化膜
122.シリコン酸化膜
123.犠牲酸化膜
124.ダミーゲート絶縁膜
125.シリコン酸化膜
126.層間膜
128.シリコン酸化膜
130.シリコン窒化膜
131.シリコン窒化膜
132.シリコン窒化膜
133.シリコン窒化膜
134.シリコン窒化膜
135.シリコン窒化膜
135.コンタクトストッパー
140.アモルファスシリコン、あるいはポリシリコン
141.アモルファスシリコン、あるいはポリシリコン(ダミーゲート電極)
145.High-kゲート絶縁膜
147.メタルゲート
150.レジスト
151.シリサイド層
152.シリサイド層
152.シリサイド層
160.レジスト
161.BARC層
162.レジスト
170.Cu
171.バリアメタル
172.コンタクト
173.コンタクト
174.コンタクト
175.バリアメタル
176.Cu
177.第1層配線
178.第1層配線
179.第1層配線
180.エッチングストッパー
190.第1配線層の層間膜
200.N+ソース拡散層
201.N+ドレイン拡散層

Claims (5)

  1. 半導体装置の製造方法であって、
    基板上に、周囲にダミーゲート電極が形成された柱状の第1導電型半導体層を形成する工程と、
    前記ダミーゲート電極の全上面から前記ダミーゲート電極を除去する工程と、
    前記柱状の第1導電型半導体層の周囲にゲート絶縁膜およびメタルゲート電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記周囲にダミーゲート電極が形成された柱状の第1導電型半導体層を形成する工程後、柱状の第1導電型半導体層の上部に第2導電型半導体層を形成する工程と、
    を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第1導電型半導体層は第1導電型シリコン層であり、第2導電型半導体層は第2導電型シリコン層である、請求項1に記載の半導体装置の製造方法。
  4. 前記第1導電型半導体層はp型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はn型シリコン層である、請求項2に記載の半導体装置の製造方法。
  5. 前記第1導電型半導体層はn型シリコン層または、ノンドープのシリコン層であり、第2導電型半導体層はp型シリコン層である請求項2に記載の半導体装置の製造方法。
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