KR20100120206A - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은, 소스, 드레인, 게이트의 저저항화를 위한 구조 및 원하는 게이트 길이, 소스, 드레인 형상과 기둥형상 반도체의 직경이 얻어지는 SGT의 제조방법을 제공하는 것을 과제로 한다. 본 발명은, 기둥형상의 제1 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 하부에 제2 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 주위에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정; 게이트의 상부이면서 기둥형상의 제1 도전형 반도체층의 상부 측벽에 게이트 절연막을 사이에 두고 제1 절연막을 형성하는 공정; 게이트의 측벽에 제1 절연막을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 상부에 제2 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 상부와 하부에 형성한 제2 도전형 반도체층과 게이트에 금속과 반도체의 화합물을 형성하는 공정; 및 더미 게이트 절연막 및 더미 게이트 전극을 제거하고 게이트 절연막 및 메탈 게이트 전극을 형성하는 공정을 포함한다.
Description
본 발명은 반도체 장치와 그 제조방법에 관한 것이다.
반도체 집적회로, 그 중에서도 MOS 트랜지스터를 이용한 집적회로는 고집적화의 일변도를 걸어 왔다. 이러한 고집적화에 따라, 그 내부에서 사용되는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터의 미세화가 진행되면 누설 전류의 억제가 어렵고, 필요한 전류량 확보의 요청으로부터 회로의 점유면적을 좀처럼 작게 할 수 없는 문제가 있다. 이와 같은 문제를 해결하기 위해, 기판에 대해 소스, 게이트, 드레인이 수직방향으로 배치되고, 게이트가 기둥형상 반도체층을 둘러싼 구조의 SGT(Surrounding Gate Transistor)가 제안되었다(예를 들면, 특허문헌 1, 특허문헌 2, 특허문헌 3).
SGT는 기둥형상 반도체의 측면을 둘러싸도록 채널 영역을 형성하므로, 큰 게이트 폭을 작은 점유면적 내에 실현한다. 즉, 작은 점유면적에 큰 ON 전류를 흘리는 것이 요구된다. 큰 ON 전류가 흐르므로, 소스, 드레인, 게이트의 저항이 높으면 소스, 드레인, 게이트에 원하는 전압을 인가하기가 어려워진다. 그러므로, 소스, 드레인, 게이트의 저저항화(低抵抗化)를 위한 설계를 포함한 SGT의 제조방법이 필요하게 된다. 또한, 큰 ON 전류가 흐르므로, 콘택의 저저항화가 필요하게 된다.
종래의 MOS 트랜지스터에 있어서, 게이트는 게이트 재료를 퇴적시키고, 리소그래피에 의해 게이트 패턴을 기판상의 레지스트에 전사하고 게이트 재료를 식각함으로써 형성된다. 즉, 종래의 MOS 트랜지스터에 있어서, 게이트 길이는 게이트 패턴에 의해 설계된다.
SGT는 기둥형상 반도체의 측면이 채널 영역이므로, 기판에 대해 수직으로 전류가 흐른다. 즉, SGT에 있어서, 게이트 길이는 게이트 패턴에 의해 설계되는 것이 아니라 제조방법에 의해 설계되므로, 제조방법에 의해 게이트 길이와 게이트 길이의 편차가 결정된다.
SGT에 있어서, 미세화에 따라 발생하는 누설 전류의 증대를 억제하기 위해, 기둥형상 반도체의 직경을 작게 하는 것이 요구된다. 또한, 소스, 드레인의 최적화를 수행함으로써 쇼트 채널 효과를 억제하고 누설 전류를 억제할 수 있는 제조방법이 필요하게 된다.
SGT는 종래의 MOS 트랜지스터와 마찬가지로 제조 비용을 낮출 필요가 있다. 그러므로, 제조공정 수를 적게 하는 것이 요구된다.
게이트 전극에 폴리실리콘이 아닌 메탈을 사용함으로써 공핍화를 억제할 수 있고, 동시에 게이트 전극을 저저항화할 수 있다. 그러나, 메탈 게이트를 형성한 후의 공정은 항상 메탈 게이트에 의한 메탈 오염을 고려한 제조공정으로 할 필요가 있다.
또한, 종래의 MOS 트랜지스터에 있어서, 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해, 고온 프로세스 후에 메탈 게이트를 만드는 메탈 게이트 라스트 프로세스가 실제 제품에서 사용되고 있다(비특허문헌 1). 그러므로, SGT에 있어서도 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해, 고온 프로세스 후에 메탈 게이트를 만드는 메탈 게이트 라스트 프로세스를 이용할 필요가 있다.
IEDM 2007, K. Mistry et al
이에, 소스, 드레인, 게이트의 저저항화를 위한 구조 및 원하는 게이트 길이, 소스, 드레인 형상과 기둥형상 반도체의 직경이 얻어지는 SGT의 제조방법을 제공하는 것을 과제로 한다.
본 발명의 일 양태에서는, 반도체 장치의 제조방법으로서, 기판상에 형성된 산화막상에 평면형상 반도체층이 형성되고, 평면형상 반도체층상에 기둥형상의 제1 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 제2 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 주위에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 상부에 제2 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층에 금속과 반도체의 화합물을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 상부에 형성한 제2 도전형 반도체층에 금속과 반도체의 화합물을 형성하는 공정; 더미 게이트 절연막 및 더미 게이트 전극을 제거하는 공정; 기둥형상의 제1 도전형 반도체층의 주위에 게이트 절연막 및 메탈 게이트 전극을 형성하는 공정; 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층상에 콘택을 형성하는 공정; 메탈 게이트 전극상에 콘택을 형성하는 공정; 및 기둥형상의 제1 도전형 반도체층의 상부에 형성한 제2 도전형 반도체층상에 콘택을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기둥형상의 제1 도전형 반도체층의 중심에서 평면형상 반도체층의 끝까지의 길이는 기둥형상의 제1 도전형 반도체층의 중심에서 측벽까지의 길이, 게이트 절연막의 두께, 게이트 전극의 두께, 및 게이트의 측벽에 측벽형상으로 형성한 절연막의 두께의 합보다 큰 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 평면형상 반도체층은 평면형상 실리콘층이고, 제1 도전형 반도체층은 제1 도전형 실리콘층이고, 제2 도전형 반도체층은 제2 도전형 실리콘층인 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 평면형상 반도체층은 평면형상 실리콘층이고, 제1 도전형 반도체층은 p형 실리콘층 또는 비도핑(non-doped) 실리콘층이고, 제2 도전형 반도체층은 n형 실리콘층인 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 평면형상 반도체층은 평면형상 실리콘층이고, 제1 도전형 반도체층은 n형 실리콘층 또는 비도핑 실리콘층이고, 제2 도전형 반도체층은 p형 실리콘층인 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정; 패드 산화막을 통해 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층에 문턱값 조절용 불순물 주입을 수행하고, 불순물의 활성화 및 확산을 위해 어닐링을 수행하고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층의 불순물 분포를 균일화하는 공정; 및 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정을 포함하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정; 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정; 실리콘 질화막상에 실리콘 산화막을 형성하는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층을 반전한 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층의 형성 개소에 실리콘 산화막을 관통하는 홀을 형성하는 공정; 아몰퍼스 실리콘 혹은 폴리실리콘을, 실리콘 산화막에 형성된 홀을 매립하도록 성막하는 공정; 화학기계연마에 의해 실리콘 산화막의 아몰퍼스 실리콘 혹은 폴리실리콘을 연마하여 제거하는 공정; 식각에 의해 실리콘 산화막을 제거함으로써, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 형성하는 공정; 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 희생 산화시켜 아몰퍼스 실리콘 혹은 폴리실리콘 마스크의 치수를 축소하는 공정; 및 아몰퍼스 실리콘 혹은 폴리실리콘 마스크 표면의 실리콘 산화막을 식각에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정; 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정; 실리콘 질화막상에 실리콘 산화막을 형성하는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층을 반전한 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층의 형성 개소에 실리콘 산화막을 관통하는 홀을 형성하는 공정; 및 산화막을 퇴적시키고 에치백을 수행함으로써 상기 실리콘 산화막을 관통하는 홀의 직경을 작게 하는 공정을 포함하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 마스크로 하여 건식 식각에 의해 실리콘 질화막 및 패드 산화막을 식각해서 제1 하드마스크인 실리콘 질화막 마스크를 형성하는 공정; 및 제1 하드마스크 및 제2 하드마스크를 마스크로 하여 기둥형상의 제1 도전형 실리콘층을 건식 식각에 의해 형성하는 공정을 포함하고, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크가 전부 식각되고, 건식 식각 장치에서 검출할 수 있는 플라즈마 발광 강도가 변화하고, 상기 플라즈마 발광 강도의 변화를 검출함으로써 건식 식각 종점 검출을 수행하여 기둥형상의 제1 도전형 실리콘층의 높이를 제어하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크의 두께는 기둥형상의 제1 도전형 실리콘층의 높이보다 작은 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 채널부가 되는 기둥형상의 제1 도전형 실리콘층 측벽의 요철의 완화나, 건식 식각 중에 카본 등이 주입된 실리콘 표면의 제거와, 다음 공정의 건식 식각시에 발생하는 부생성물 등의 오염으로부터 기둥형상의 제1 도전형 실리콘층을 보호하기 위해, 형성된 기둥형상의 제1 도전형 실리콘층을 희생 산화시키는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층의 패턴을 형성하는 공정; 및 평면형상 실리콘층을 건식 식각하여 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층을 형성하고, 레지스트를 제거하는 공정을 포함하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 제1 도전형 실리콘층 희생 산화시에 형성된 희생 산화막을 터널 산화막(tunnel oxide film)으로 하여 불순물 주입 등에 의해 평면형상 실리콘층 표면에 제2 도전형 불순물을 도입해서, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층을 형성하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기둥형상의 제1 도전형 실리콘층의 기둥 직경은 제1 하드마스크인 실리콘 질화막 마스크의 기둥 직경보다 작은 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층 형성에 이용하는 불순물 주입의 주입 각도는 0도∼6도인 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기둥형상의 제1 도전형 반도체층의 상부에 불순물을 주입하지 않고, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층을 형성하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 희생 산화막을 식각으로 제거하고, 실리콘 산화막이나 실리콘 질화막과 같은 게이트 절연막을 형성하고, 더미 게이트 전극으로서 아몰퍼스 실리콘 혹은 폴리실리콘을, 기둥형상의 제1 도전형 실리콘층을 매립하도록 성막하는 공정; 및 화학기계연마에 의해 아몰퍼스 실리콘 혹은 폴리실리콘을 연마하여 더미 게이트 전극의 상면을 평탄화하는 공정을 포함하고, 화학기계연마에 있어서 제1 하드마스크인 실리콘 질화막을 화학기계연마의 스토퍼로 사용함으로써, 재현성 좋게 화학기계연마 연마량을 억제하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 게이트 전극인 아몰퍼스 실리콘 혹은 폴리실리콘 표면을 산화시켜 아몰퍼스 실리콘 혹은 폴리실리콘 표면에 실리콘 산화막을 형성하는 공정을 포함하고, 상기 실리콘 산화막에 의해, 후공정에서 수행되는 실리사이드화의 공정에서 더미 게이트 도전막의 실리사이드화를 방지할 수 있다. 그 결과, 더미 게이트 도전막의 제거를 용이하게 수행할 수 있는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 반사 방지막층(BARC층) 및 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 게이트 배선 패턴을 형성하고, 레지스트를 마스크로 하여 반사 방지막층(BARC층) 및 더미 게이트 전극인 아몰퍼스 실리콘 혹은 폴리실리콘을 식각해서 더미 게이트 전극 및 더미 게이트 배선 패턴을 형성하는 공정; 기둥형상의 제1 도전형 실리콘층 상부의 실리콘 질화막을 건식 식각 또는 습식 식각에 의해 제거하는 공정; 실리콘 질화막을 성막하고, 실리콘 질화막을 에치백하여 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층 및 기둥형상의 제1 도전형 실리콘층의 상부를 노출하고, 게이트 전극의 측벽에 실리콘 질화막 측벽을 형성하는 공정; 불순물 주입 등에 의해 기둥형상의 제1 도전형 실리콘층의 상부에 제2 도전형 불순물을 도입해서, 기둥형상의 제1 도전형 실리콘층의 상부에 제2 도전형 실리콘층을 형성하는 공정; 및 니켈(Ni) 또는 코발트(Co) 등의 금속막을 스퍼터링하고, 열처리를 가함으로써, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층, 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 표면을 금속과 반도체의 화합물화하고, 미반응 금속막을 제거함으로써, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층, 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층상에 금속과 반도체의 화합물을 형성하는 공정을 포함하고, 실리콘 질화막 측벽과 더미 게이트상의 실리콘 산화막에 의해 더미 게이트 전극에 금속과 반도체의 화합물을 형성하는 것을 방지할 수 있다.
또한, 더미 게이트 전극과 실리콘 질화막 측벽에 의해 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층의 상부와 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 상부에만 금속과 반도체의 화합물을 형성할 수 있으므로, 금속과 반도체의 화합물에 의한 게이트 전극과 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 단락을 방지할 수 있는 것을 특징으로 하고, 기둥형상의 제1 도전형 실리콘층 상부의 측벽을 더미 게이트 전극과 더미 게이트 절연막으로 덮음으로써, 기둥형상의 제1 도전형 실리콘층의 측벽으로부터의 금속과 반도체의 화합물화를 제어하는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 실리콘 질화막 등을 성막하는 공정; 실리콘 산화막과 아몰퍼스 실리콘 혹은 폴리실리콘층을 성막하는 공정; 아몰퍼스 실리콘 혹은 폴리실리콘층을 CMP에 의해 평탄화하고, 동시에 아몰퍼스 실리콘 혹은 폴리실리콘층과 실리콘 산화막과 동일한 높이로 제어하는 공정; 및 실리콘 산화막을 건식 식각하는 공정을 포함하고, 실리콘 산화막이 전부 식각되고, 실리콘 질화막을 식각 종점 검출로 사용함으로써, 실리콘 질화막과 실리콘 산화막의 높이를 동일하게 제어하는 공정; 및 실리콘 질화막을 건식 식각하는 공정을 포함하고, 실리콘 질화막이 전부 식각되고, 더미 게이트 전극을 식각 종점 검출로 사용함으로써, 실리콘 질화막과 실리콘 산화막의 높이를 더미 게이트의 높이와 동일하게 제어하는 공정; 더미 게이트 전극과 아몰퍼스 실리콘 혹은 폴리실리콘층을 건식 식각하는 공정; 실리콘 산화막을 습식 식각에 의해 제거하는 공정; high-k 게이트 산화막을 성막하는 공정; 메탈 게이트층을 성막하는 공정; 및 메탈 게이트층을 건식 식각하는 공정을 포함하고, 메탈 게이트층이 전부 식각되고, 실리콘 산화막을 식각 종점 검출로 사용함으로써, 실리콘 산화막과 메탈 게이트층의 높이를 동일하게 제어하는 공정을 포함하고, 메탈 게이트의 게이트 길이를 변동 편차도 작고, 실리콘 산화막과 실리콘 질화막의 막두께의 합이 게이트 길이가 되도록 제어할 수 있는 것을 특징으로 하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 콘택 스토퍼로서 실리콘 질화막 등을 성막하는 공정; 층간막으로서 실리콘 산화막을 성막한 후, 화학기계연마에 의해 평탄화하는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 패턴을 형성하고, 게이트 전극상, 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층상에 식각에 의해 콘택홀을 형성하는 공정; 및 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층상에 식각에 의해 콘택홀을 형성하는 공정을 포함하고, 콘택홀에 탄탈(Ta)이나 질화탄탈(TaN), 티탄(Ti)이나 질화티탄(TiN)과 같은 배리어 메탈을 성막한 후, 텅스텐(W)이나 구리(Cu) 및 구리 함유 합금 등의 메탈을 스터퍼링이나 도금에 의해 성막하고, 화학기계연마에 의해 콘택 플러그를 형성하는 공정; 탄화규소(SiC) 등의 제1층 배선의 식각 스토퍼를 성막하고, 이어서 제1 배선층의 층간막인 저유전율막을 성막하는 공정; 및 제1층 배선을 패터닝하여 제1 배선층의 홈 패턴을 형성하고, 탄탈(Ta)이나 질화탄탈(TaN), 티탄(Ti)이나 질화티탄(TiN)과 같은 배리어 메탈을 성막한 후, 텅스텐(W)이나 구리(Cu) 및 구리 함유 합금 등의 메탈을 스퍼터링이나 도금에 의해 성막하고, 화학기계연마에 의해 제1층 배선을 형성하는 공정을 포함하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기둥형상 실리콘층 상부의 콘택홀과 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 층간막의 식각과 콘택 스토퍼의 식각 공정을 포함하는 상기 반도체 장치의 제조방법이다.
또한, 본 발명의 바람직한 양태에서는, 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀과 게이트 배선상의 콘택홀의 식각을 수행하고, 레지스트를 마스크로 하여 기둥형상 실리콘층 상부의 콘택홀의 층간막의 식각을 수행하고, 층간막 식각 후, 콘택 스토퍼를 식각하는 공정을 포함하는 상기 반도체 장치의 제조방법이다.
본 발명에서는, 본 발명의 일 양태에서는, 반도체 장치의 제조방법으로서, 기판상에 형성된 산화막상에 평면형상 반도체층이 형성되고, 평면형상 반도체층상에 기둥형상의 제1 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 제2 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 주위에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 상부에 제2 도전형 반도체층을 형성하는 공정; 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층에 금속과 반도체의 화합물을 형성하는 공정; 기둥형상의 제1 도전형 반도체층의 상부에 형성한 제2 도전형 반도체층에 금속과 반도체의 화합물을 형성하는 공정; 더미 게이트 절연막 및 더미 게이트 전극을 제거하는 공정; 기둥형상의 제1 도전형 반도체층의 주위에 게이트 절연막 및 메탈 게이트 전극을 형성하는 공정; 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층상에 콘택을 형성하는 공정; 메탈 게이트 전극상에 콘택을 형성하는 공정; 및 기둥형상의 제1 도전형 반도체층의 상부에 형성한 제2 도전형 반도체층상에 콘택을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법에 의해, 소스, 드레인, 게이트의 저저항화를 위한 구조 및 원하는 게이트 길이, 소스, 드레인 형상과 기둥형상 반도체의 직경이 얻어지는 SGT의 제조방법을 제공한다.
또한, 본 발명에서는, 기둥형상의 제1 도전형 반도체층의 중심에서 평면형상 반도체층의 끝까지의 길이는 기둥형상의 제1 도전형 반도체층의 중심에서 측벽까지의 길이, 게이트 절연막의 두께, 게이트 전극의 두께, 및 게이트의 측벽에 측벽형상으로 형성한 절연막의 두께의 합보다 큰 것을 특징으로 함으로써, 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층에 금속과 반도체의 화합물을 형성할 수 있고, 기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층을 저저항화할 수 있다.
또한, 본 발명에서는, 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정; 패드 산화막을 통해 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층에 문턱값 조절용 불순물 주입을 수행하고, 불순물의 활성화 및 확산을 위해 어닐링을 수행하고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층의 불순물 분포를 균일화하는 공정; 및 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정을 포함함으로써, 다음 공정에서 성막하는 실리콘 질화막과 실리콘간 응력을 완화하기 위해 성막하는 패드 산화막을 불순물 주입시의 터널 산화막으로도 사용함으로써, 제조공정 수를 줄일 수 있어 제조 비용을 낮출 수 있다.
또한, 본 발명에서는, 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정; 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정; 실리콘 질화막상에 실리콘 산화막을 형성하는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층을 반전한 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층의 형성 개소에 실리콘 산화막을 관통하는 홀을 형성하는 공정; 아몰퍼스 실리콘 혹은 폴리실리콘을, 실리콘 산화막에 형성된 홀을 매립하도록 성막하는 공정; 화학기계연마에 의해 실리콘 산화막의 아몰퍼스 실리콘 혹은 폴리실리콘을 연마하여 제거하는 공정; 식각에 의해 실리콘 산화막을 제거함으로써, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 형성하는 공정; 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 희생 산화시켜 아몰퍼스 실리콘 혹은 폴리실리콘 마스크의 치수를 축소하는 공정; 및 아몰퍼스 실리콘 혹은 폴리실리콘 마스크 표면의 실리콘 산화막을 식각에 의해 제거하는 공정을 포함함으로써, 이후에 형성되는 기둥형상의 제1 도전형 실리콘층의 기둥 직경을 작게 할 수 있음에 따라, 트랜지스터의 쇼트 채널 효과를 억제하고 누설 전류를 감소시킬 수 있다.
또한, 본 발명에서는, 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정; 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정; 실리콘 질화막상에 실리콘 산화막을 형성하는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층을 반전한 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층의 형성 개소에 실리콘 산화막을 관통하는 홀을 형성하는 공정; 및 산화막을 퇴적시키고 에치백을 수행함으로써 상기 실리콘 산화막을 관통하는 홀의 직경을 작게 하는 공정을 포함함으로써, 이후에 형성되는 기둥형상의 제1 도전형 실리콘층의 기둥 직경을 작게 할 수 있음에 따라, 트랜지스터의 쇼트 채널 효과를 억제하고 누설 전류를 감소시킬 수 있다.
또한, 본 발명에서는, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 마스크로 하여 건식 식각에 의해 실리콘 질화막 및 패드 산화막을 식각해서 제1 하드마스크인 실리콘 질화막 마스크를 형성하는 공정; 및 제1 하드마스크 및 제2 하드마스크를 마스크로 하여 기둥형상의 제1 도전형 실리콘층을 건식 식각에 의해 형성하는 공정에 의해, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크가 전부 식각되고, 건식 식각 장치에서 검출할 수 있는 플라즈마 발광 강도가 변화하고, 상기 플라즈마 발광 강도의 변화를 검출함으로써 건식 식각 종점 검출을 수행하여 기둥형상의 제1 도전형 실리콘층의 높이를 제어할 수 있다.
또한, 본 발명에서는, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크의 두께는 기둥형상의 제1 도전형 실리콘층의 높이보다 작은 것을 특징으로 함으로써, 건식 식각 종점 검출을 수행할 수 있다.
또한, 본 발명에서는, 채널부가 되는 기둥형상의 제1 도전형 실리콘층 측벽의 요철의 완화나, 건식 식각 중에 카본 등이 주입된 실리콘 표면의 제거와, 다음 공정의 건식 식각시에 발생하는 부생성물 등의 오염으로부터 기둥형상의 제1 도전형 실리콘층을 보호하기 위해, 형성된 기둥형상의 제1 도전형 실리콘층을 희생 산화시키는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층의 패턴을 형성하는 공정; 및 평면형상 실리콘층을 건식 식각하여 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층을 형성하고, 레지스트를 제거하는 공정을 포함함으로써, 희생 산화에 의해 형성된 산화막을 제1 도전형 실리콘층 보호막으로 사용하므로, 제조공정 수를 줄일 수 있어 제조 비용을 낮출 수 있다.
또한, 본 발명에서는, 제1 도전형 실리콘층 희생 산화시에 형성된 희생 산화막을 터널 산화막으로 하여 불순물 주입 등에 의해 평면형상 실리콘층 표면에 제2 도전형 불순물을 도입해서, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층을 형성함으로써, 희생 산화에 의해 형성된 산화막을 제1 도전형 실리콘층 보호막으로 사용하고, 나아가 불순물 주입시의 터널 산화막으로 사용하므로, 제조공정 수를 줄일 수 있어 제조 비용을 낮출 수 있다.
또한, 본 발명에서는, 기둥형상의 제1 도전형 실리콘층의 기둥 직경은 제1 하드마스크인 실리콘 질화막 마스크의 기둥 직경보다 작은 것을 특징으로 함으로써, 주입시에 제1 도전형 실리콘층의 측벽으로부터 불순물이 주입되는 것을 방지할 수 있다.
또한, 본 발명에서는, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층 형성에 이용하는 불순물 주입의 주입 각도는 0도∼6도인 것을 특징으로 함으로써, 주입시에 기둥형상의 제1 도전형 실리콘층의 측벽으로부터 불순물이 주입되는 것을 방지할 수 있다.
또한, 본 발명에서는, 기둥형상의 제1 도전형 반도체층의 상부에 불순물을 주입하지 않고, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층을 형성함으로써, 기둥형상의 제1 도전형 실리콘층 상부와 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층의 주입 조건을 용이하게 최적화할 수 있으므로, 쇼트 채널 효과를 억제하고 누설 전류를 억제할 수 있다.
또한, 본 발명에서는, 희생 산화막을 식각으로 제거하고, 실리콘 산화막이나 실리콘 질화막과 같은 게이트 절연막을 형성하고, 더미 게이트 전극으로서 아몰퍼스 실리콘 혹은 폴리실리콘을, 기둥형상의 제1 도전형 실리콘층을 매립하도록 성막하는 공정; 및 화학기계연마에 의해 아몰퍼스 실리콘 혹은 폴리실리콘을 연마하여 더미 게이트 전극의 상면을 평탄화하는 공정에 의해, 화학기계연마에 있어서 제1 하드마스크인 실리콘 질화막을 화학기계연마의 스토퍼로 사용함으로써, 재현성 좋게 화학기계연마 연마량을 억제할 수 있다.
또한, 본 발명에서는, 게이트 전극인 아몰퍼스 실리콘 혹은 폴리실리콘 표면을 산화시켜 아몰퍼스 실리콘 혹은 폴리실리콘 표면에 실리콘 산화막을 형성하는 공정에 의해, 상기 실리콘 산화막에 의해, 후공정에서 수행되는 실리사이드화의 공정에서 더미 게이트 도전막의 실리사이드화를 방지할 수 있다. 그 결과, 더미 게이트 도전막의 제거를 용이하게 수행할 수 있다.
또한, 본 발명에서는, 반사 방지막층(BARC층) 및 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 더미 게이트 배선 패턴을 형성하고, 레지스트를 마스크로 하여 반사 방지막층(BARC층) 및 더미 게이트 전극인 아몰퍼스 실리콘 혹은 폴리실리콘을 식각해서 더미 게이트 전극 및 게이트 배선 패턴을 형성하는 공정; 기둥형상의 제1 도전형 실리콘층 상부의 실리콘 질화막을 건식 식각 또는 습식 식각에 의해 제거하는 공정; 실리콘 질화막을 성막하고, 실리콘 질화막을 에치백하여 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층 및 기둥형상의 제1 도전형 실리콘층의 상부를 노출하고, 게이트 전극의 측벽에 실리콘 질화막 측벽, 즉 절연막 측벽을 형성하는 공정; 불순물 주입 등에 의해 기둥형상의 제1 도전형 실리콘층의 상부에 제2 도전형 불순물을 도입해서, 기둥형상의 제1 도전형 실리콘층의 상부에 제2 도전형 실리콘층을 형성하는 공정; 및 니켈(Ni) 또는 코발트(Co) 등의 금속막을 스퍼터링하고, 열처리를 가함으로써, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층, 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 표면을 금속과 반도체의 화합물화하고, 미반응 금속막을 제거함으로써, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층, 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층상에 금속과 반도체의 화합물을 형성하는 공정에 의해, 실리콘 질화막 측벽과 더미 게이트상의 실리콘 산화막에 의해 더미 게이트 전극에 금속과 반도체의 화합물을 형성하는 것을 방지할 수 있다.
또한, 더미 게이트 전극과 실리콘 질화막 측벽에 의해 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층의 상부와 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 상부에만 금속과 반도체의 화합물을 형성할 수 있으므로, 금속과 반도체의 화합물에 의한 게이트 전극과 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 단락을 방지할 수 있고, 기둥형상의 제1 도전형 실리콘층 상부의 측벽을 더미 게이트 전극과 더미 게이트 절연막으로 덮음으로써, 기둥형상의 제1 도전형 실리콘층의 측벽으로부터의 금속과 반도체의 화합물화를 제어할 수 있다.
또한, 본 발명에서는, 실리콘 질화막 등을 성막하는 공정; 실리콘 산화막과 아몰퍼스 실리콘 혹은 폴리실리콘층을 성막하는 공정; 아몰퍼스 실리콘 혹은 폴리실리콘층을 CMP에 의해 평탄화하고, 동시에 아몰퍼스 실리콘 혹은 폴리실리콘층과 실리콘 산화막과 동일한 높이로 제어하는 공정; 및 실리콘 산화막을 건식 식각하는 공정을 포함하고, 실리콘 산화막이 전부 식각되고, 실리콘 질화막을 식각 종점 검출로 사용함으로써, 실리콘 질화막과 실리콘 산화막의 높이를 동일하게 제어하는 공정; 및 실리콘 질화막을 건식 식각하는 공정을 포함하고, 실리콘 질화막이 전부 식각되고, 더미 게이트 전극을 식각 종점 검출로 사용함으로써, 실리콘 질화막과 실리콘 산화막의 높이를 더미 게이트의 높이와 동일하게 제어하는 공정; 더미 게이트 전극과 폴리실리콘층을 건식 식각하는 공정; 실리콘 산화막을 습식 식각에 의해 제거하는 공정; high-k 게이트 산화막을 성막하는 공정; 메탈 게이트층을 성막하는 공정; 및 메탈 게이트층을 건식 식각하는 공정을 포함하고, 메탈 게이트층이 전부 식각되고, 실리콘 산화막을 식각 종점 검출로 사용함으로써, 실리콘 산화막과 메탈 게이트층의 높이를 동일하게 제어하는 공정에 의해, 메탈 게이트의 게이트 길이를 변동 편차보다고 작고, 실리콘 산화막과 실리콘 질화막의 막두께의 합이 게이트 길이가 되도록 제어할 수 있다.
또한, 본 발명에서는, 콘택 스토퍼로서 실리콘 질화막 등을 성막하는 공정; 층간막으로서 실리콘 산화막을 성막한 후, 화학기계연마에 의해 평탄화하는 공정; 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 패턴을 형성하고, 게이트 전극상, 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층상에 식각에 의해 콘택홀을 형성하는 공정; 및 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층상에 식각에 의해 콘택홀을 형성하는 공정; 콘택홀에 탄탈(Ta)이나 질화탄탈(TaN), 티탄(Ti)이나 질화티탄(TiN)과 같은 배리어 메탈을 성막한 후, 텅스텐(W)이나 구리(Cu) 및 구리 함유 합금 등의 메탈을 스퍼터링이나 도금에 의해 성막하고, 화학기계연마에 의해 콘택 플러그를 형성하는 공정; 탄화규소(SiC) 등의 제1층 배선의 식각 스토퍼를 성막하고, 이어서 제1 배선층의 층간막인 저유전율막을 성막하는 공정; 및 제1층 배선을 패터닝하여 제1 배선층의 홈 패턴을 형성하고, 탄탈(Ta)이나 질화탄탈(TaN), 티탄(Ti)이나 질화티탄(TiN)과 같은 배리어 메탈을 성막한 후, 텅스텐(W)이나 구리(Cu) 및 구리 함유 합금 등의 메탈을 스퍼터링이나 도금에 의해 성막하고, 화학기계연마에 의해 제1층 배선을 형성하는 공정을 포함함으로써, 콘택을 저저항화할 수 있다.
또한, 본 발명에서는, 기둥형상 실리콘층 상부의 콘택홀과 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 층간막의 식각과 콘택 스토퍼의 식각을 동시에 수행할 수 있다.
또한, 본 발명에서는, 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀과 게이트 배선상의 콘택홀의 식각을 수행하고, 레지스트를 마스크로 하여 기둥형상 실리콘층 상부의 콘택홀의 층간막의 식각을 수행하고, 층간막 식각 후, 콘택 스토퍼를 식각해도 좋다.
기둥형상 실리콘층 상부의 콘택홀의 층간막의 식각, 및 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 층간막의 식각을 별도로 수행함으로써, 기둥형상 실리콘층 상부의 콘택홀의 식각 조건의 최적화, 및 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 식각 조건의 최적화를 수행할 수 있다.
도 1은 본 발명의 반도체 장치의 제조방법을 나타낸 테이블이다.
도 2a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 2b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 3a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 3b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 4a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 4b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 5a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 5b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 6a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 6b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 7a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 7b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 8a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 8b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 9a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 9b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 10a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 10b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 11a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 11b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 12a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 12b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 13a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 13b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 14a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 14b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 15a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 15b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 16a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 16b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 17a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 17b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 18a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 18b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 19a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 19b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 20a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 20b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 21a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 21b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 22a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 22b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 23a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 23b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 24a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 24b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 25a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 25b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 26a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 26b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 27a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 27b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 28a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 28b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 29a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 29b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 30a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 30b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 31a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 31b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 32a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 32b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 33a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 33b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 34a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 34b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 35a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 35b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 36a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 36b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 37a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 37b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 38a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 38b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 39a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 39b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 40a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 40b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 41a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 41b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 42는 도 41a의 절단선 B-B'에 따른 단면도이다.
도 43a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 43b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 44a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 44b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 45a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 45b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 46a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 46b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 47a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 47b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 2a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 2b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 3a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 3b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 4a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 4b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 5a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 5b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 6a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 6b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 7a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 7b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 8a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 8b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 9a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 9b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 10a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 10b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 11a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 11b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 12a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 12b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 13a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 13b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 14a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 14b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 15a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 15b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 16a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 16b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 17a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 17b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 18a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 18b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 19a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 19b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 20a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 20b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 21a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 21b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 22a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 22b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 23a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 23b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 24a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 24b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 25a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 25b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 26a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 26b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 27a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 27b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 28a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 28b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 29a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 29b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 30a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 30b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 31a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 31b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 32a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 32b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 33a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 33b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 34a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 34b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 35a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 35b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 36a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 36b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 37a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 37b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 38a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 38b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 39a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 39b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 40a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 40b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 41a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 41b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 42는 도 41a의 절단선 B-B'에 따른 단면도이다.
도 43a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 43b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 44a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 44b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 45a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 45b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 46a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 46b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 47a는 본 발명에 따른 반도체 장치의 제조예를 나타낸 평면도이다.
도 47b는 본 발명에 따른 반도체 장치의 제조예를 나타낸 A-A' 단면 공정도이다.
도 41a는 본 발명을 이용하여 형성된 NMOS SGT의 평면도이고, 도 37b는 도 37a의 절단선 A-A'에 따른 단면도이다. 이하, 도 41a 및 도 41b를 참조하여 본 발명을 이용하여 형성된 NMOS SGT에 대해 설명한다.
Si 기판(111)상에 형성된 BOX층(120)상에 평면형상 실리콘층(112)이 형성되고, 평면형상 실리콘층(112)상에 기둥형상 실리콘층(113)이 형성되고, 기둥형상 실리콘층(113)의 주위에 게이트 절연막(145) 및 게이트 전극(147)이 형성되어 있다. 기둥형상 실리콘층 하부의 평면형상 실리콘층(112)에는 N+ 드레인 확산층(200)이 형성되고, 기둥형상 실리콘층의 상부에는 N+ 소스 확산층(201)이 형성되어 있다. N+ 드레인 확산층(200)상에는 콘택(179)이 형성되고, N+ 소스 확산층(201)상에는 콘택(178)이 형성되고, 게이트 전극(147a)에서 연장된 게이트 배선(147b)상에는 콘택(177)이 형성되어 있다. 도 42는 도 41b의 절단선 B-B'에 따른 단면도이다. 소스 영역을 저저항화하기 위해서는 소스 영역에 실리사이드를 형성할 필요가 있다. 그러므로, 평면형상 실리콘층(112)에 실리사이드를 형성하기 위해서는 이하의 조건이 필요하다.
Wa > Wp + Wox + Wg + Ws (1)
여기서 Wa는 실리콘 기둥(113)의 중심에서 평면형상 실리콘층(112)의 끝까지의 길이, Wp는 실리콘 기둥(113)의 중심에서 측벽까지의 길이, Wox는 게이트 산화막(145)의 두께, Wg는 게이트 전극(147)의 폭, Ws는 질화막 측벽(133)의 폭이다.
N+ 소스 확산층을 GND 전위에 접속시키고, N+ 드레인 확산층을 Vcc 전위에 접속시키고, 게이트 전극에 0∼Vcc의 전위를 인가함으로써, 상기 SGT는 트랜지스터 동작을 수행한다. 또한, 기둥형상 실리콘층의 상부에 형성되는 N+ 확산층이 N+ 소스 확산층이고, 기둥형상 실리콘층 하부의 평면형상 실리콘층에 형성되는 N+ 확산층이 N+ 드레인 확산층이어도 좋다.
이하, 본 발명의 SGT를 형성하기 위한 제조방법의 일례를 도 1 내지 도 35b를 참조하여 설명한다. 또, 이들 도면에서는 동일한 구성요소에 대해서는 동일한 부호가 부여되어 있다. 도 1은 본 발명의 SGT를 형성하기 위한 제조공정이고, 도 2a 내지 도 35b는 본 발명에 따른 SGT의 제조예를 나타내고 있다. a는 평면도, b는 A-A' 단면도를 나타내고 있다.
도 2a 및 도 2b를 참조하면, Si 기판(111)상에 BOX층(120)이 형성되고, BOX층(120)상에 실리콘층(110)이 형성된 SOI 기판을 이용하여 SOI층(110)상에 패드 산화막(121)을 성막한다. 패드 산화막을 형성하기 전에 로트(lot) 형성을 수행하고, 레이저 마크(laser mark) 형성을 수행하고, 패드 산화막 세정을 수행할 수도 있다. 또한, 패드 산화 후에 패드 산화막 두께 측정을 수행할 수도 있다(도 1 스텝 1, 2, 3, 4, 5).
도 3a 및 도 3b를 참조하면, 제1 하드마스크인 실리콘 질화막(130)을 성막하고, 이어서 실리콘 산화막(122)을 성막한다. 실리콘 질화막 성막 후, 질화막 두께 측정을 수행할 수도 있다. 또한, 실리콘 산화막 퇴적 후, 산화막 두께 측정을 수행할 수도 있다(도 1 스텝 6, 7, 8, 9).
도 4a 및 도 4b를 참조하면, 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상 실리콘층을 반전한 패턴을 형성하고, 기둥형상 실리콘층의 형성 개소에 실리콘 산화막(122)을 관통하는 홀을 건식 식각에 의해 형성한다. 리소그래피 후에 치수 측정, 검사를 수행할 수도 있다. 또한, 식각 후에 세정을 수행할 수도 있다(도 1 스텝 10, 11, 12, 13, 14, 15, 16, 17).
이후, 도 43a 및 도 43b를 참조하여 산화막(129)을 퇴적시키고, 도 44a 및 도 44b를 참조하여 산화막(129)을 에치백함으로써 실리콘 산화막(122)을 관통하는 홀의 직경을 작게 할 수도 있다.
도 5a 및 도 5b를 참조하면, 아몰퍼스 실리콘 혹은 폴리실리콘(140)을, 실리콘 산화막(122)에 형성된 홀을 매립하도록 성막한다. 아몰퍼스 실리콘 혹은 폴리실리콘 퇴적 전에 세정을 수행할 수도 있다. 또한, 퇴적 후에 막두께를 측정할 수도 있다(도 1 스텝 18, 19, 20).
도 6a 및 도 6b를 참조하면, CMP(Chemical Mechanical Polishing: 화학기계연마)에 의해 실리콘 산화막(122)상의 아몰퍼스 실리콘 혹은 폴리실리콘(140)을 연마하여 제거한다. 연마 후, 막두께를 측정할 수도 있다(도 1 스텝 21, 22).
도 7a 및 도 7b를 참조하면, 불산(hydrofluoric acid) 등에 의한 습식 식각 또는 건식 식각에 의해 실리콘 산화막(122)을 제거함으로써, 후공정의 기둥형상 실리콘층 건식 식각시에 제2의 하드마스크가 되는 아몰퍼스 실리콘 혹은 폴리실리콘(140)을 형성한다(도 1 스텝 23).
도 8a 및 도 8b를 참조하면, 아몰퍼스 실리콘 혹은 폴리실리콘(140)을 희생 산화시켜 실리콘 산화막(128)을 형성하고, 아몰퍼스 실리콘 혹은 폴리실리콘(140)의 치수를 축소한다. 희생 산화 전에 희생 산화 전 세정을 수행해도 좋다. 또한, 산화 후에 막두께를 측정해도 좋다(도 1 스텝 24, 25, 26). 이러한 희생 산화에 의해, 도 11a 및 도 11b에서 형성되는 기둥형상 실리콘층(113)의 치수를 축소할 수 있다. 이러한 기둥형상 실리콘층의 직경을 작게 할 수 있음에 따라, 쇼트 채널 효과를 억제하고 누설 전류를 감소시킬 수 있다.
도 9a 및 도 9b를 참조하면, 아몰퍼스 실리콘 혹은 폴리실리콘(140) 표면의 실리콘 산화막(128)을 불산 등에 의한 습식 식각 또는 건식 식각에 의해 제거한다(도 1 스텝 27).
도 10a 및 도 10b를 참조하면, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘(140)을 마스크로 하여 건식 식각에 의해 제1 하드마스크인 실리콘 질화막(130) 및 패드 산화막(121)을 식각한다(도 1 스텝 28, 29).
도 11a 및 도 11b를 참조하면, 제1 하드마스크인 실리콘 질화막(130) 및 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘(140)을 마스크로 하여 기둥형상 실리콘층(113)을 건식 식각에 의해 형성한다. 식각 후, 유기물 제거, SEM을 이용한 검사, 단차 확인을 수행해도 좋다(도 1 스텝 30, 31, 32, 33). 건식 식각시에는 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘(140)도 식각되고, 아몰퍼스 실리콘 혹은 폴리실리콘(140)이 전부 식각되면 건식 식각 장치에서 검출할 수 있는 플라즈마 발광 강도가 변화하므로, 이러한 플라즈마 발광 강도의 변화를 검출함으로써 식각 종점 검출이 가능해져, 식각률(etching rate)에 상관없이 안정적으로 기둥형상 실리콘층(113)의 높이를 제어할 수 있다.
상기 종점 검출 방법을 이용하기 위해서는, 기둥형상 실리콘층 건식 식각 전의 아몰퍼스 실리콘 혹은 폴리실리콘(140)의 막두께(Tn)(도 10b)가 기둥형상 실리콘층의 높이(Tp)보다 작게 형성되어 있을 필요가 있다.
또한, 이때 매립 산화막층(120)상에 평면형상 실리콘층(112)을 형성한다.
도 12a 및 도 12b를 참조하면, 채널부가 되는 기둥형상 실리콘층(113) 측벽의 요철의 완화나, 건식 식각 중에 카본 등이 주입된 실리콘 표면의 제거를 위해, 기둥형상 실리콘층(113) 및 평면형상 실리콘층(112) 표면을 희생 산화시켜 실리콘 산화막(123)을 형성한다. 희생 산화 전에 희생 산화 전 세정을 수행해도 좋다. 또한, 희생 산화 후에 희생 산화막 두께를 측정해도 좋다(도 1 스텝 34, 35, 36).
도 13a 및 도 13b를 참조하면, 레지스트(150)를 도포하고, 리소그래피를 이용하여 레지스트에 의해 소스 확산층의 패턴을 형성한다. 이때, 기둥형상 실리콘층(113) 및 평면형상 실리콘층(112)상에는 상기 희생 산화에 의해 형성된 희생 산화막(123)에 의해, 다음 공정의 건식 식각시에 발생하는 부생성물 등의 오염으로부터 실리콘 표면이 보호된다. 리소그래피 후, 오버레이(overlay) 오차 계측, 치수 측정, 검사를 수행해도 좋다(도 1 스텝 37, 38, 39, 40, 41).
도 14a 및 도 14b를 참조하면, 평면형상 실리콘층(112)을 건식 식각에 의해 가공하여 평면형상 실리콘층(112)을 분리한다(도 1 스텝 42, 43).
도 15a 및 도 15b를 참조하면, 레지스트를 제거한다. 그 후, SEM에 의한 검사, 단차 확인을 수행해도 좋다(도 1 스텝 44, 45, 46).
도 16a 및 도 16b를 참조하면, 불순물 주입 등에 의해 평면형상 실리콘층(112) 표면에 P나 As 등의 불순물을 도입하여 N+ 소스 확산층(200)을 형성한다(도 1 스텝 47, 48). 이때, 기둥형상 실리콘층(113), 평면형상 실리콘층(112)의 희생 산화시에 형성된 희생 산화막(123)을 터널 산화막으로 사용함으로써, 제조공정 수를 줄일 수 있다.
또한, 주입시에 기둥형상 실리콘층(113)의 측벽으로부터 불순물이 주입되면 트랜지스터 특성이 변동하는 요인이 된다. 그래서, 질화막(130)의 폭인 Wn보다도 기둥형상 실리콘층의 폭(Wp1, Wp2)이 작은 것이 필수적이다. 단, Wp1은 기둥형상 실리콘층 하부의 폭, Wp2는 기둥형상 실리콘층 상부의 폭이다.
또한, 주입시에 기둥형상 실리콘층(113)의 측벽으로부터 불순물이 주입되지 않도록 작은 각도, 즉 0도∼6도로 불순물을 주입하는 것이 바람직하다.
또한, 본 공정에 있어서는 기둥형상 실리콘층(113)상에 형성되는 실리콘 질화막(130)에 의해 기둥형상 실리콘층(113)의 상부에의 주입은 행해지지 않는다. N+ 소스 확산층(200)에의 주입은 0°인 것이 바람직하지만, 이후에 기둥형상 실리콘층(113)의 상부에 형성되는 드레인 확산층에의 주입은 게이트 전극과 자기정합적으로 형성되므로, 각도를 부여하여 주입하는 것이 바람직하다. 상기와 같이 평면형상 실리콘층에 형성되는 소스 확산층과 기둥형상 실리콘층 상부에 형성되는 드레인 확산층에의 주입은 별도로 수행함으로써, 각각의 주입 조건을 용이하게 최적화할 수 있으므로, 쇼트 채널 효과를 억제하고 누설 전류를 억제할 수 있다.
도 17a 및 도 17b를 참조하면, 희생 산화막(123)을 불산 등에 의한 습식 식각으로 제거하고(도 1 스텝 49), 더미 게이트 절연막(124)으로서 실리콘 산화막이나 실리콘 산질화막을 형성한다. 절연막 형성 전에 세정을 수행해도 좋다. 또한, 형성 후에 막두께 측정을 수행해도 좋다(도 1 스텝 50, 51, 52).
도 18a 및 도 18b를 참조하면, 더미 게이트 도전막으로서 아몰퍼스 실리콘 혹은 폴리실리콘(141)을, 기둥형상 실리콘층(113)을 매립하도록 성막한다. 성막 후에 막두께 측정을 수행해도 좋다(도 1 스텝 53, 54).
도 19a 및 도 19b를 참조하면, CMP에 의해 아몰퍼스 실리콘 혹은 폴리실리콘(141)을 연마하여 더미 게이트 도전막의 상면을 평탄화한다. CMP에 있어서 제1 하드마스크인 실리콘 질화막(130)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다(도 1 스텝 55).
도 20a 및 도 20b를 참조하면, 더미 게이트 도전막인 아몰퍼스 실리콘 혹은 폴리실리콘(141) 표면을 산화시켜 아몰퍼스 실리콘 혹은 폴리실리콘(141) 표면에 실리콘 산화막(125)을 형성한다. 이러한 실리콘 산화막(125)에 의해, 후공정에서 수행되는 실리사이드화 공정에서 더미 게이트 도전막의 실리사이드화를 방지할 수 있다. 그 결과, 더미 게이트 도전막의 제거를 용이하게 수행할 수 있다. 절연막 형성 전에 세정을 수행해도 좋다(도 1 스텝 56, 57).
도 21a 및 도 21b를 참조하면, BARC층(161) 및 레지스트(160)를 도포하고, 리소그래피를 이용하여 레지스트(160)에 의해 게이트 배선 패턴을 형성한다. 패턴 형성 후, 오버레이 오차 측정, 치수 측정, 검사를 수행해도 좋다(도 1 스텝 58, 59, 60, 61, 62).
도 22a 및 도 22b를 참조하면, 레지스트(160)를 마스크로 하여 BARC층(161) 및 더미 게이트 도전막인 아몰퍼스 실리콘 혹은 폴리실리콘(141)을 식각해서 더미 게이트 전극(141)을 형성하고, 레지스트 및 BARC층을 제거한다. 그 후, 형상 측정을 수행해도 좋다(도 1 스텝 63, 64, 65, 66, 67).
도 23a 및 도 23b를 참조하면, 기둥형상 실리콘층(113) 상부의 실리콘 질화막(130)을 건식 식각 또는 습식 식각에 의해 제거한다(도 1 스텝 68).
도 24a 및 도 24b를 참조하면, 실리콘 질화막(132)을 성막한다. 성막 후, 막두께를 측정해도 좋다(도 1 스텝 69, 70).
도 25a 및 도 25b를 참조하면, 실리콘 질화막(132)을 에치백하여 N+ 소스 확산층(200)의 상면 및 기둥형상 실리콘층(113) 상부의 표면을 노출시키고, 게이트(141) 측벽을 질화막(133, 134)으로 덮는다. 식각 후, 유기물 제거, 형상 측정을 수행해도 좋다(도 1 스텝 71, 72, 73). 이러한 질화막(133, 134)에 의해 더미 게이트 전극(141)과 소스 확산층(200) 및 기둥형상 실리콘층 상부에 이후에 형성되는 N+ 드레인 확산층이 분리되므로, 실리사이드에 의한 게이트 전극(141)과 소스 확산층(200) 및 드레인 확산층의 쇼트를 방지할 수 있다. 또한, 기둥형상 실리콘층(113) 상부의 게이트 전극(141)의 측벽을 질화막(134)으로 덮음으로써, 기둥형상 실리콘층(113)의 측벽으로부터의 실리사이드화를 제어할 수 있다. 또한, 더미 게이트 전극의 실리사이드화를 방지할 수 있다.
이러한 실리콘 질화막(133, 134)이 실리콘 산화막인 경우에는, 세정·박리 공정이나 실리사이드 전처리에 사용되는 불산에 의해 식각되어 버리므로, 실리콘 질화막 등의 불산에 녹지 않는 막인 것이 바람직하다.
도 26a 및 도 26b를 참조하면, 불순물 주입 등에 의해 기둥형상 실리콘층(113)의 상부에 P나 As 등의 불순물을 도입하여 N+ 드레인 확산층(201)을 형성한다. 불순물 도입 후, 활성화를 수행해도 좋다(도 1 스텝 74, 75).
도 27a 및 도 27b를 참조하면, Ni 또는 Co 등의 금속막을 스퍼터링하고, 열처리를 가함으로써, 소스(200)/드레인(201) 표면을 실리사이드화하고, 미반응 금속막을 제거함으로써, 드레인 확산층(201)상의 실리사이드층(152) 및 소스 확산층(200)상의 실리사이드층(153)을 형성한다. 실리사이드층을 형성하기 전에 산화막을 박리해도 좋다(도 1 스텝 76, 77, 78, 79).
기둥형상 실리콘층을 둘러싼 더미 게이트 전극(141)상에 실리사이드층이 형성되지 않도록 산화막(125)이나 질화막(133, 134)에 의해 더미 게이트 전극이 덮이는 것이 필수적이다. 이유는 더미 게이트 전극에 실리사이드층이 형성되지 않음으로써, 후공정의 더미 게이트 제거를 용이하게 하기 위함이다.
도 28a 및 도 28b를 참조하면, 실리콘 질화막(135) 등을 성막한다. 형성 후, 막두께를 측정해도 좋다(도 1 스텝 80, 81).
도 29a 및 도 29b를 참조하면, 실리콘 산화막(126)과 아몰퍼스 실리콘 혹은 폴리실리콘층을 성막한다. 성막 후, 막두께를 측정해도 좋다(도 1 스텝 82, 83, 84, 85, 86).
도 30a 및 도 30b를 참조하면, 아몰퍼스 실리콘 혹은 폴리실리콘층을 CMP에 의해 평탄화한다. 이때, 실리콘 산화막(126)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다(도 1 스텝 87).
도 31a 및 도 31b를 참조하면, 실리콘 산화막(126)을 건식 식각한다. 이때, 실리콘 질화막(135)을 식각 종점 검출로 사용함으로써, 재현성 좋게 실리콘 산화막의 식각량을 제어할 수 있다(도 1 스텝 88).
도 32a 및 도 32b를 참조하면, 실리콘 질화막(135)을 건식 식각한다. 이때, 더미 게이트 전극을 식각 종점 검출로 사용함으로써, 재현성 좋게 실리콘 질화막의 식각량을 제어할 수 있다. 건식 식각 후에 유기물을 제거해도 좋다(도 1 스텝 89).
도 33a 및 도 33b를 참조하면, 더미 게이트 전극(141)과 폴리실리콘층(142)을 건식 식각한다. 또한, 실리콘 산화막(124)을 습식 식각에 의해 제거한다(도 1 스텝 90, 91).
도 34a 및 도 34b를 참조하면, high-k 게이트 산화막(145)을 성막한다. 또한, 메탈 게이트층(147)을 성막하고, CMP로 평탄화한다. 절연막 형성 전에 세정을 수행해도 좋다. 또한, 형성 후에 열처리를 수행해도 좋다. 또한, CMP의 평탄화는 실리콘 질화막(135)을 CMP의 스토퍼로 사용함으로써, 재현성 좋게 CMP 연마량을 제어할 수 있다(도 1 스텝 92, 93, 94, 95, 96, 97).
도 35a 및 도 35b를 참조하면, 메탈 게이트층(147)을 건식 식각한다. 이때, 실리콘 산화막(126)을 메탈 게이트층의 식각 종점 검출로 사용함으로써, 재현성 좋게 메탈 게이트층의 식각량을 제어할 수 있다. 그 결과, 메탈 게이트의 게이트 길이를 재현성 좋게 또한 변동도 작게 제어할 수 있다(도 1 스텝 98).
도 36a 및 도 36b를 참조하면, 실리콘 질화막(136)을 성막한다. 또한, 실리콘 산화막(127)을 성막하고, 실리콘 산화막(127)을 CMP로 평탄화한다. 이때, CMP 후에 실리콘 질화막(136)과 실리콘 산화막(127)의 막두께를 측정해도 좋다(도 1 스텝 99, 100, 101, 102, 103, 104).
도 37a 및 도 37b를 참조하면, 기둥형상 실리콘층(113) 상부의 실리사이드(151)상, 메탈 게이트층(147)상에 콘택홀을 식각하여 형성한다. 콘택홀을 식각하기 전에 콘택 마스크 노광을 수행한다. 또한, 치수 측정, 오버레이 오차 계측, 검사를 수행해도 좋다. 또한, 콘택홀 형성 후, 플라즈마 레지스트 박리를 수행한다. 그 후, 세정을 수행하고, 치수 측정, 산화막 두께 측정, 검사, 웨이퍼 용기 교환을 수행해도 좋다(도 1 스텝 105, 106, 107, 108, 109, 110, 111, 112, 113, 114, 115, 116).
도 38a 및 도 38b를 참조하면, 평면형상 실리콘층(112) 상부의 실리사이드(150)상에 콘택홀을 식각하여 형성하기 위해, 레지스트(162)를 도포하고, 리소그래피를 이용하여 레지스트에 의해 소스 확산층의 패턴을 형성한다. 또한, 치수 측정, 오버레이 오차 계측, 검사를 수행해도 좋다(도 1 스텝 117, 118, 119, 120, 121).
도 39a 및 도 39b를 참조하면, 평면형상 실리콘층(112) 상부의 실리사이드(150)상에 콘택홀을 식각하여 형성한다. 또한, 콘택홀 형성 후, 플라즈마 레지스트 박리를 수행한다. 그 후, 세정을 수행하고, 치수 측정, 산화막 두께 측정, 검사, 웨이퍼 용기 교환을 수행해도 좋다(도 1 스텝 122, 123, 124, 125, 126, 127, 128, 129).
또한, 도 45a 및 도 45b를 참조하면, 기둥형상 실리콘층 상부의 콘택홀과 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 층간막의 식각과 콘택 스토퍼의 식각을 동시에 수행할 수도 있다.
또한, 도 46a 및 도 46b를 참조하면, 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀과 게이트 배선상의 콘택홀의 식각을 수행하고, 도 47a 및 도 47b를 참조하면, 레지스트(162)를 마스크로 하여 기둥형상 실리콘층 상부의 콘택홀의 층간막의 식각을 수행하고, 층간막 식각 후, 콘택 스토퍼를 식각해도 좋다.
기둥형상 실리콘층 상부의 콘택홀의 층간막의 식각, 및 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 층간막의 식각을 별도로 수행함으로써, 기둥형상 실리콘층 상부의 콘택홀의 식각 조건의 최적화, 및 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 식각 조건의 최적화를 수행할 수도 있다.
도 40a 및 도 40b를 참조하면, 콘택홀에 배리어 메탈(171)인 탄탈(Ta)이나 질화탄탈(TaN) 등을 성막한 후, 구리(Cu)(170)를 스퍼터링이나 도금에 의해 성막하고, CMP에 의해 콘택(172, 173, 174)을 형성한다. 배리어 메탈로서 티탄(Ti)이나 질화티탄(TiN)을 사용해도 좋다. 또한, 텅스텐(W)을 사용해도 좋다. 또한, 구리 함유 합금을 사용해도 좋다. 성막 후, 이면(裏面) 처리, 검사, 열처리를 수행해도 좋다. 또한, CMP 후, 검사를 수행해도 좋다(도 1 스텝 130, 131, 132, 133, 134, 135, 136).
도 41a 및 도 41b를 참조하면, 제1층 배선의 식각 스토퍼로서 SiC(탄화규소)(180)를 성막하고, 이어서 제1 배선층의 층간막인 low-k막(190)을 성막한다. 이때, 막두께를 측정하고, 검사를 해도 좋다(도 1 스텝 137, 138, 139, 140). 이어서, 제1층 배선을 패터닝하여 제1 배선층의 홈 패턴을 형성한다. 패터닝 후, 치수 측정, 오버레이 오차 측정, 검사를 수행해도 좋다. 홈 패턴 형성 후, 플라즈마 레지스트 박리, 검사를 수행해도 좋다(도 1 스텝 141, 142, 143, 144, 145, 146, 147). 이어서, 배리어 메탈(175)인 Ta나 TaN을 성막한 후, Cu(176)를 스퍼터링이나 도금에 의해 성막하고, CMP에 의해 제1층 배선(177, 178, 179)을 형성한다. 배리어 메탈로서 티탄(Ti)이나 질화티탄(TiN)을 사용해도 좋다. 또한, 텅스텐(W)을 사용해도 좋다. 또한, 구리 함유 합금을 사용해도 좋다. 성막 후, 이면 처리, 검사, 열처리를 수행해도 좋다. 또한, CMP 후, 검사를 수행해도 좋다(도 1 스텝 148, 149, 150, 151, 152, 153, 154).
그 후, 질화막 퇴적, 층간절연막 퇴적, 층간절연막 두께 측정을 수행해도 좋다(도 1 스텝 155, 156, 157).
또한, 패드 비어 마스크(pad-via mask) 노광, 치수 측정, 오버레이 오차 측정, 검사, 패드 비어 식각, 플라즈마 레지스트 박리, 식각 후 세정, 치수 측정, 산화막 두께 측정, 검사, 메탈 전(前) 세정, 웨이퍼 용기 교환, 알루미늄 퇴적, 이면 처리, 패드 알루미늄 노광, 오버레이 오차 측정, 치수 측정, 검사, 패드 알루미늄 식각, 플라즈마 레지스트 박리, 메탈 식각 후 세정, 광학 검사, SEM 검사, 산화막 두께 측정, 절연막 퇴적, 절연막 두께 측정, 절연막 노광, 광학 검사, 절연막 식각, 플라즈마 레지스트 박리, 절연막 세정, 검사, 열처리를 수행해도 좋다(도 1 스텝 158에서 197까지).
패드 비어 전에 다층 배선을 수행해도 좋다.
110: 실리콘층
111: Si 기판
112: 평면형상 실리콘층
113: 기둥형상 실리콘층
120: BOX층
121: 패드 산화막
122, 125, 128: 실리콘 산화막
123: 희생 산화막
124: 더미 게이트 절연막
126: 층간막
130, 131, 132, 133, 134, 135: 실리콘 질화막
135: 콘택 스토퍼
140: 아몰퍼스 실리콘 혹은 폴리실리콘
141: 아몰퍼스 실리콘 혹은 폴리실리콘(더미 게이트 전극)
145: high-k 게이트 절연막
147: 메탈 게이트
150, 160, 162: 레지스트
151, 152: 실리사이드층
161: BARC층
170, 176: Cu
171, 175: 배리어 메탈
172, 173, 174: 콘택
177, 178, 179: 제1층 배선
180: 식각 스토퍼
190: 제1 배선층의 층간막
200: N+ 소스 확산층
201: N+ 드레인 확산층
111: Si 기판
112: 평면형상 실리콘층
113: 기둥형상 실리콘층
120: BOX층
121: 패드 산화막
122, 125, 128: 실리콘 산화막
123: 희생 산화막
124: 더미 게이트 절연막
126: 층간막
130, 131, 132, 133, 134, 135: 실리콘 질화막
135: 콘택 스토퍼
140: 아몰퍼스 실리콘 혹은 폴리실리콘
141: 아몰퍼스 실리콘 혹은 폴리실리콘(더미 게이트 전극)
145: high-k 게이트 절연막
147: 메탈 게이트
150, 160, 162: 레지스트
151, 152: 실리사이드층
161: BARC층
170, 176: Cu
171, 175: 배리어 메탈
172, 173, 174: 콘택
177, 178, 179: 제1층 배선
180: 식각 스토퍼
190: 제1 배선층의 층간막
200: N+ 소스 확산층
201: N+ 드레인 확산층
Claims (22)
- 반도체 장치의 제조방법으로서,
기판상에 형성된 산화막상에 평면형상 반도체층이 형성되고, 평면형상 반도체층상에 기둥형상의 제1 도전형 반도체층을 형성하는 공정;
기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 제2 도전형 반도체층을 형성하는 공정;
기둥형상의 제1 도전형 반도체층의 주위에 더미 게이트 절연막 및 더미 게이트 전극을 형성하는 공정;
기둥형상의 제1 도전형 반도체층의 상부에 제2 도전형 반도체층을 형성하는 공정;
기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층에 금속과 반도체의 화합물을 형성하는 공정;
기둥형상의 제1 도전형 반도체층의 상부에 형성한 제2 도전형 반도체층에 금속과 반도체의 화합물을 형성하는 공정;
더미 게이트 절연막 및 더미 게이트 전극을 제거하는 공정;
기둥형상의 제1 도전형 반도체층의 주위에 게이트 절연막 및 메탈 게이트 전극을 형성하는 공정;
기둥형상의 제1 도전형 반도체층 하부의 평면형상 반도체층에 형성한 제2 도전형 반도체층상에 콘택을 형성하는 공정;
기둥형상의 제1 도전형 반도체층의 상부에 형성한 제2 도전형 반도체층상에 콘택을 형성하는 공정; 및
메탈 게이트 전극상에 콘택을 형성하는 공정을 포함하는
반도체 장치의 제조방법. - 제1항에 있어서,
상기 기둥형상의 제1 도전형 반도체층의 중심에서 평면형상 반도체층의 끝까지의 길이는 기둥형상의 제1 도전형 반도체층의 중심에서 측벽까지의 길이, 게이트 절연막의 두께, 게이트 전극의 두께, 및 게이트의 측벽에 측벽형상으로 형성한 절연막의 두께의 합보다 큰
반도체 장치의 제조방법. - 제1항 또는 제2항에 있어서,
상기 평면형상 반도체층은 평면형상 실리콘층이고, 제1 도전형 반도체층은 제1 도전형 실리콘층이고, 제2 도전형 반도체층은 제2 도전형 실리콘층인
반도체 장치의 제조방법. - 제3항에 있어서,
상기 평면형상 반도체층은 평면형상 실리콘층이고, 제1 도전형 반도체층은 p형 실리콘층 또는 비도핑 실리콘층이고, 제2 도전형 반도체층은 n형 실리콘층인
반도체 장치의 제조방법. - 제3항에 있어서,
상기 평면형상 반도체층은 평면형상 실리콘층이고, 제1 도전형 반도체층은 n형 실리콘층 또는 비도핑 실리콘층이고, 제2 도전형 반도체층은 p형 실리콘층인
반도체 장치의 제조방법. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정;
상기 패드 산화막을 통해 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층에 문턱값 조절용 불순물 주입을 수행하고, 불순물의 활성화 및 확산을 위해 어닐링을 수행하고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층의 불순물 분포를 균일화하는 공정; 및
상기 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정을 포함하는
반도체 장치의 제조방법. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 형성하는 공정;
상기 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정;
상기 실리콘 질화막상에 실리콘 산화막을 형성하는 공정;
레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층을 반전한 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층의 형성 개소에 실리콘 산화막을 관통하는 홀을 형성하는 공정;
아몰퍼스 실리콘 혹은 폴리실리콘을, 실리콘 산화막에 형성된 홀을 매립하도록 성막하는 공정;
화학기계연마에 의해 실리콘 산화막의 아몰퍼스 실리콘 혹은 폴리실리콘을 연마하여 제거하는 공정;
식각에 의해 실리콘 산화막을 제거함으로써, 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 형성하는 공정;
아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 희생 산화시켜 아몰퍼스 실리콘 혹은 폴리실리콘 마스크의 치수를 축소하는 공정; 및
아몰퍼스 실리콘 혹은 폴리실리콘 마스크 표면의 실리콘 산화막을 식각에 의해 제거하는 공정을 포함하는
반도체 장치의 제조방법. - 제1항 내지 제7항 중 어느 한 항에 있어서,
상기 기판상에 형성된 산화막상에 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층이 형성되고, 기둥형상의 제1 도전형 실리콘층과 평면형상 실리콘층을 형성하는 실리콘층상에 패드 산화막을 성막하는 공정;
상기 기둥형상의 제1 도전형 실리콘층 형성시에 마스크로 사용하는 실리콘 질화막을 성막하는 공정;
상기 실리콘 질화막상에 실리콘 산화막을 형성하는 공정;
레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층을 반전한 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층의 형성 개소에 실리콘 산화막을 관통하는 홀을 형성하는 공정; 및
산화막을 퇴적시키고 에치백을 수행함으로써 상기 실리콘 산화막을 관통하는 홀의 직경을 작게 하는 공정을 포함하는
반도체 장치의 제조방법. - 제1항 내지 제8항 중 어느 한 항에 있어서,
제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크를 마스크로 하여 건식 식각에 의해 실리콘 질화막 및 패드 산화막을 식각해서 제1 하드마스크인 실리콘 질화막 마스크를 형성하는 공정; 및
상기 제1 하드마스크 및 제2 하드마스크를 마스크로 하여 기둥형상의 제1 도전형 실리콘층을 건식 식각에 의해 형성하는 공정을 포함하고,
상기 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크가 전부 식각되고, 건식 식각 장치에서 검출할 수 있는 플라즈마 발광 강도가 변화하고, 상기 플라즈마 발광 강도의 변화를 검출함으로써 건식 식각 종점 검출을 수행하여 기둥형상의 제1 도전형 실리콘층의 높이를 제어하는
반도체 장치의 제조방법. - 제1항 내지 제9항 중 어느 한 항에 있어서,
상기 제2 하드마스크인 아몰퍼스 실리콘 혹은 폴리실리콘 마스크의 두께는 기둥형상의 제1 도전형 실리콘층의 높이보다 작은
반도체 장치의 제조방법. - 제1항 내지 제10항 중 어느 한 항에 있어서,
채널부가 되는 기둥형상의 제1 도전형 실리콘층 측벽의 요철의 완화나, 건식 식각 중에 카본 등이 주입된 실리콘 표면의 제거와, 다음 공정의 건식 식각시에 발생하는 부생성물 등의 오염으로부터 기둥형상의 제1 도전형 실리콘층을 보호하기 위해, 형성된 기둥형상의 제1 도전형 실리콘층을 희생 산화시키는 공정;
레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층의 패턴을 형성하는 공정; 및
평면형상 실리콘층을 건식 식각하여 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층을 형성하고, 레지스트를 제거하는 공정을 더 포함하는
반도체 장치의 제조방법. - 제1항 내지 제11항 중 어느 한 항에 있어서,
제1 도전형 실리콘층 희생 산화시에 형성된 희생 산화막을 터널 산화막으로 하여 불순물 주입 등에 의해 평면형상 실리콘층 표면에 제2 도전형 불순물을 도입해서, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층을 형성하는
반도체 장치의 제조방법. - 제1항 내지 제12항 중 어느 한 항에 있어서,
상기 기둥형상의 제1 도전형 실리콘층의 기둥 직경은 제1 하드마스크인 실리콘 질화막 마스크의 기둥 직경보다 작은
반도체 장치의 제조방법. - 제1항 내지 제13항 중 어느 한 항에 있어서,
상기 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층 형성에 이용하는 불순물 주입의 주입 각도는 0도∼6도인
반도체 장치의 제조방법. - 제1항 내지 제14항 중 어느 한 항에 있어서,
상기 기둥형상의 제1 도전형 반도체층의 상부에 불순물을 주입하지 않고, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성하는 제2 도전형 실리콘층을 형성하는
반도체 장치의 제조방법. - 제1항 내지 제15항 중 어느 한 항에 있어서,
희생 산화막을 식각으로 제거하고, 실리콘 산화막이나 실리콘 질화막과 같은 게이트 절연막을 형성하고, 더미 게이트 전극으로서 아몰퍼스 실리콘 혹은 폴리실리콘을, 기둥형상의 제1 도전형 실리콘층을 매립하도록 성막하는 공정; 및
화학기계연마에 의해 아몰퍼스 실리콘 혹은 폴리실리콘을 연마하여 더미 게이트 전극의 상면을 평탄화하는 공정을 포함하고,
화학기계연마에 있어서 제1 하드마스크인 실리콘 질화막을 화학기계연마의 스토퍼로 사용함으로써, 재현성 좋게 화학기계연마 연마량을 억제하는
반도체 장치의 제조방법. - 제1항 내지 제16항 중 어느 한 항에 있어서,
게이트 전극인 아몰퍼스 실리콘 혹은 폴리실리콘 표면을 산화시켜 아몰퍼스 실리콘 혹은 폴리실리콘 표면에 실리콘 산화막을 형성하는 공정을 포함하고,
상기 실리콘 산화막에 의해, 후공정에서 수행되는 실리사이드화의 공정에서 더미 게이트 도전막의 실리사이드화를 방지하는 동시에, 더미 게이트 도전막의 제거를 용이하게 수행할 수 있도록 한
반도체 장치의 제조방법. - 제1항 내지 제17항 중 어느 한 항에 있어서,
반사 방지막층(BARC층) 및 레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 게이트 배선 패턴을 형성하고, 레지스트를 마스크로 하여 반사 방지막층(BARC층) 및 더미 게이트 전극인 아몰퍼스 실리콘 혹은 폴리실리콘을 식각해서 더미 게이트 전극 및 더미 게이트 배선 패턴을 형성하는 공정;
기둥형상의 제1 도전형 실리콘층 상부의 실리콘 질화막을 건식 식각 또는 습식 식각에 의해 제거하는 공정;
실리콘 질화막을 성막하고, 실리콘 질화막을 에치백하여 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층 및 기둥형상의 제1 도전형 실리콘층의 상부를 노출하고, 게이트 전극의 측벽에 실리콘 질화막 측벽을 형성하는 공정;
불순물 주입 등에 의해 기둥형상의 제1 도전형 실리콘층의 상부에 제2 도전형 불순물을 도입해서, 기둥형상의 제1 도전형 실리콘층의 상부에 제2 도전형 실리콘층을 형성하는 공정; 및
니켈(Ni) 또는 코발트(Co) 등의 금속막을 스퍼터링하고, 열처리를 가함으로써, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층, 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 표면을 금속과 반도체의 화합물화하고, 미반응 금속막을 제거함으로써, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층, 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층상에 금속과 반도체의 화합물을 형성하는 공정을 포함하고,
실리콘 질화막 측벽과 더미 게이트상의 실리콘 산화막에 의해 더미 게이트 전극에 금속과 반도체의 화합물을 형성하는 것을 방지할 수 있는 동시에, 더미 게이트 전극과 실리콘 질화막 측벽에 의해 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층의 상부와 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 상부에만 금속과 반도체의 화합물을 형성할 수 있으므로, 금속과 반도체의 화합물에 의한 게이트 전극과 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층 및 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층의 단락을 방지할 수 있는 것을 특징으로 하고,
기둥형상의 제1 도전형 실리콘층 상부의 측벽을 더미 게이트 전극과 더미 게이트 절연막으로 덮음으로써, 기둥형상의 제1 도전형 실리콘층의 측벽으로부터의 금속과 반도체의 화합물화를 제어하는
반도체 장치의 제조방법. - 제1항 내지 제18항 중 어느 한 항에 있어서,
실리콘 질화막 등을 성막하는 공정;
실리콘 산화막과 아몰퍼스 실리콘 혹은 폴리실리콘층을 성막하는 공정;
상기 아몰퍼스 실리콘 혹은 폴리실리콘층을 CMP에 의해 평탄화하고, 동시에 아몰퍼스 실리콘 혹은 폴리실리콘층과 실리콘 산화막과 동일한 높이로 제어하는 공정; 및
실리콘 산화막을 건식 식각하는 공정을 포함하고,
상기 실리콘 산화막이 전부 식각되고, 실리콘 질화막을 식각 종점 검출로 사용함으로써, 실리콘 질화막과 실리콘 산화막의 높이를 동일하게 제어하는 공정; 및
상기 실리콘 질화막을 건식 식각하는 공정을 포함하고,
상기 실리콘 질화막이 전부 식각되고, 더미 게이트 전극을 식각 종점 검출로 사용함으로써, 실리콘 질화막과 실리콘 산화막의 높이를 더미 게이트의 높이와 동일하게 제어하는 공정;
더미 게이트 전극과 폴리실리콘층을 건식 식각하는 공정;
실리콘 산화막을 습식 식각에 의해 제거하는 공정;
high-k 게이트 산화막을 성막하는 공정;
메탈 게이트층을 성막하는 공정; 및
상기 메탈 게이트층을 건식 식각하는 공정을 포함하고,
상기 메탈 게이트층이 전부 식각되고, 실리콘 산화막을 식각 종점 검출로 사용함으로써, 실리콘 산화막과 메탈 게이트층의 높이를 동일하게 제어하는 공정을 포함하고,
상기 메탈 게이트의 게이트 길이를 변동 편차도 작고, 실리콘 산화막과 실리콘 질화막의 막두께의 합이 게이트 길이가 되도록 제어할 수 있는
반도체 장치의 제조방법. - 제1항 내지 제19항 중 어느 한 항에 있어서,
콘택 스토퍼로서 실리콘 질화막 등을 성막하는 공정;
층간막으로서 실리콘 산화막을 성막한 후, 화학기계연마에 의해 평탄화하는 공정;
레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 패턴을 형성하고, 게이트 전극상, 기둥형상의 제1 도전형 실리콘층의 상부에 형성한 제2 도전형 실리콘층상에 식각에 의해 콘택홀을 형성하는 공정; 및
레지스트를 도포하고, 리소그래피를 이용하여 레지스트에 의해 패턴을 형성하고, 기둥형상의 제1 도전형 실리콘층 하부의 평면형상 실리콘층에 형성한 제2 도전형 실리콘층상에 식각에 의해 콘택홀을 형성하는 공정을 포함하고,
콘택홀에 배리어 메탈인 탄탈(Ta)이나 질화탄탈(TaN) 등을 성막한 후, 구리(Cu)를 스터퍼링이나 도금에 의해 성막하고, 화학기계연마에 의해 콘택 플러그를 형성하는 공정;
제1층 배선의 식각 스토퍼로서 탄화규소(SiC)를 성막하고, 이어서 제1 배선층의 층간막인 저유전율막을 성막하는 공정; 및
제1층 배선을 패터닝하여 제1 배선층의 홈 패턴을 형성하고, 배리어 메탈인 탄탈(Ta)이나 질화탄탈(TaN)을 성막한 후, 구리(Cu)를 스퍼터링이나 도금에 의해 성막하고, 화학기계연마에 의해 제1층 배선을 형성하는 공정을 포함하는
반도체 장치의 제조방법. - 제1항 내지 제20항 중 어느 한 항에 있어서,
상기 기둥형상 실리콘층 상부의 콘택홀과 게이트 배선상의 콘택홀과 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀의 층간막의 식각과 콘택 스토퍼의 식각 공정을 포함하는
반도체 장치의 제조방법. - 제1항 내지 제20항 중 어느 한 항에 있어서,
상기 기둥형상 실리콘층 하부의 평면형상 실리콘층상의 콘택홀과 게이트 배선상의 콘택홀의 식각을 수행하고,
레지스트를 마스크로 하여 상기 기둥형상 실리콘층 상부의 콘택홀의 층간막의 식각을 수행하고, 층간막 식각 후, 콘택 스토퍼를 식각하는 공정을 포함하는
반도체 장치의 제조방법.
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