WO2004004005A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2004004005A1
WO2004004005A1 PCT/JP2003/006830 JP0306830W WO2004004005A1 WO 2004004005 A1 WO2004004005 A1 WO 2004004005A1 JP 0306830 W JP0306830 W JP 0306830W WO 2004004005 A1 WO2004004005 A1 WO 2004004005A1
Authority
WO
WIPO (PCT)
Prior art keywords
sealing portion
lead
semiconductor chip
tab
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2003/006830
Other languages
English (en)
French (fr)
Inventor
Yoshihiko Shimanuki
Yoshihiro Suzuki
Koji Tsuchiya
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Renesas Technology Corp
Renesas Northern Japan Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Renesas Northern Japan Semiconductor Inc filed Critical Renesas Technology Corp
Priority to JP2004517247A priority Critical patent/JP4149439B2/ja
Priority to KR1020047021634A priority patent/KR100975692B1/ko
Priority to US10/519,785 priority patent/US7525184B2/en
Publication of WO2004004005A1 publication Critical patent/WO2004004005A1/ja
Anticipated expiration legal-status Critical
Priority to US12/408,890 priority patent/US7843049B2/en
Priority to US12/953,499 priority patent/US8222720B2/en
Priority to US13/534,078 priority patent/US8390133B2/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/016—Manufacture or treatment using moulds
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/0198—Manufacture or treatment batch processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07351—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting
    • H10W72/07352—Connecting or disconnecting of die-attach connectors characterised by changes in properties of the die-attach connectors during connecting changes in structures or sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H10W72/321—Structures or relative sizes of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/127—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed characterised by arrangements for sealing or adhesion
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Definitions

  • the present invention relates to a semiconductor manufacturing technology, and particularly to a technology that is effective when applied to an increase in the size of a chip that can be mounted.
  • QFN Quad Flat Non-leaded Package
  • the periphery of the back surface of the sealing part formed by resin molding has been developed.
  • a plurality of leads serving as external terminals are exposed and arranged in the portion, and a semiconductor package having such a structure is called a peripheral type.
  • each lead is exposed on the back surface of the sealing part, and the bonding area between each lead and the sealing lumber is very small.Therefore, the bonding strength between each lead and the sealing part is reduced.
  • Various schemes have been devised to enhance this.
  • the length of the mounting surface 1 d that is exposed to the back surface 3 a of the sealing portion 3 of each lead 1 a and functions as an external terminal extends in the extending direction ( P) is located on the opposite side, and has a relationship of Q ⁇ P compared to the length (Q) of the sealing portion forming surface 1 g covered by the resin sealing portion.
  • each lead 1 a prevents stress from being applied to the wire bonding portion when cutting the lead and increases the pull-out strength of each lead in the horizontal direction.
  • the concave portion 1 m is formed, so that the length (Q) of the sealing portion forming surface 1 g becomes longer, and as a result, a relationship of Q ⁇ P is established.
  • the package size may be When mounting a larger semiconductor chip without mounting, the length (P) in the extending direction of the mounting surface 1 d is determined by the EIAJ standard (Standards of Electronic Industries Association of Japan) for each package size. Therefore, the length (P) cannot be shortened if the package size is fixed.
  • An object of the present invention is to provide a semiconductor device and a method for manufacturing the same, which increase the size of a chip that can be mounted.
  • the present invention provides a tub on which a semiconductor chip is mounted, a sealing portion for sealing the semiconductor chip, a mounting surface exposed on a peripheral portion of a back surface of the sealing portion, and an opposite side.
  • a plurality of leads having a sealing portion forming surface in contact with a side surface of the sealing portion, and a plurality of wires connecting the surface electrode of the semiconductor chip and the corresponding lead.
  • the length between the inner ends of the sealing portion forming surface of the leads arranged opposite to each other is longer than the length between the inner ends of the mounting surface.
  • the present invention has a tab capable of supporting a semiconductor chip and a plurality of leads arranged around the tab, and an inner end of a sealing portion forming surface between the leads arranged opposite to each other.
  • a lead frame Preparing a lead frame in which the length between the parts is longer than the length between the inner ends of the mounting surface on the opposite side; and inside the sealing part forming surface of each of the plurality of leads.
  • FIG. 1 is a plan view showing an example of a frame structure of the semiconductor device (QFN) according to the first embodiment of the present invention through a sealing portion
  • FIG. 2 is a cross-sectional view showing the structure of the QFN shown in FIG.
  • FIG. 3 is an enlarged partial bottom view showing the structure of the lead frame used in assembling the QFN shown in FIG. 1
  • FIG. 4 is an enlarged partial plan view of the lead shown in FIG. 3
  • FIG. Fig. 6 is an enlarged partial cross-sectional view of the lead shown in Fig. 6
  • Fig. 6 is a cross-sectional view of the lead shown in Fig. 4 along line A-A
  • Fig. 7 is a structure of a lead frame used in assembling the QFN shown in Fig. 1 FIG.
  • FIG. 8 is a plan view showing a frame structure of a semiconductor device (QFN) according to a modified example of the first embodiment of the present invention, which passes through a sealing portion
  • FIG. FIG. 10 is a cross-sectional view showing the structure of the QFN shown in FIG. 10.
  • FIG. 10 is an enlarged view showing the structure of the lead of the lead frame used in assembling the QFN shown in FIG. Partial bottom view
  • Figure 11 is an enlarged partial plan view of the lead shown in Figure 10
  • Figure 12 is an enlarged partial sectional view of the lead shown in Figure 11
  • Figure 13 is the QFN shown in Figure 8.
  • FIG. 14 is a partial side view showing an example of the distance between the semiconductor chip and the cavities during wire bonding in the assembly of FIG. 15.
  • FIG. 15 is a partial side view showing an example of the distance between the semiconductor chip and the cavities during wire bonding in the assembly of FIG. 15.
  • FIG. 16 is a cross-sectional view showing the structure of the QFN shown in FIG. 15, and FIG. FIG. 18 is a cross-sectional view showing the structure of a semiconductor device (QFN) according to a modification of the second embodiment.
  • FIG. 18 is an enlarged partial bottom view showing the structure of a lead of a lead frame used in assembling the QFN shown in FIG.
  • FIG. 19 is an enlarged partial plan view of the lead shown in FIG. 18,
  • FIG. 20 is an enlarged partial cross-sectional view of the lead shown in FIG. 18, and FIG. 21 is FIG.
  • FIG. 22 is a cross-sectional view of the lead taken along the line J—J
  • FIG. 22 is a cross-sectional view of the lead taken along the line B—B of FIG. 19, and FIG. 23, FIG. 26, FIG. 29, and FIG.
  • FIG. 24 is an enlarged partial plan view showing the structure of a lead according to a modification of the second embodiment of the present invention.
  • FIG. 24 is an enlarged partial plan view of each lead.
  • 25, Fig. 28, Fig. 31 and Fig. 34 are enlarged partial cross-sectional views of each lead.
  • Fig. 35 is a manufacturing process flow showing an example of the assembly procedure of the QFN (single mold type) shown in Fig. 15.
  • Fig. 35 is a manufacturing process flow showing an example of the assembly procedure of the QFN (single mold type) shown in Fig. 15.
  • Fig. 35 is a manufacturing process flow showing an example of the assembly procedure of the QFN (single mold type) shown in Fig. 15.
  • FIG. 36 is an enlarged partial cross-sectional view showing an example of the structure at the time of wire bonding in the assembly shown in Fig. 35, and Fig. 37 is an embodiment of the present invention.
  • FIG. 3 is a manufacturing process flow chart showing an assembling procedure of a modified example (batch mold type) of FIG. 2.
  • FIG. 9 is a plan view showing an example of the structure of the QFN according to the third embodiment of the present invention through a sealing portion
  • FIG. 40 is a cross-sectional view showing the structure of the QFN shown in FIG. 39
  • FIG. FIG. 42 is a plan view showing the structure of a QFN according to a modification of the third embodiment of the present invention through a sealing portion
  • FIG. 42 is a cross-sectional view showing the structure of the QFN shown in FIG. 41
  • FIG. 44 is an enlarged partial cross-sectional view showing the structure of the C part
  • FIG. 44 is a plan view showing an example of the structure of the QFN according to the fourth embodiment of the present invention through a sealing part
  • Fig. 46 shows an example of the structure after resin molding in the QFN assembly shown in Fig. 44.
  • FIG. 47 is a partial cross-sectional view showing a structure cut along the line E_E shown in FIG. 46
  • FIG. 48 is a modification of the fourth embodiment of the present invention.
  • FIG. 49 is a plan view showing the structure of the QFN through the sealing portion, FIG.
  • FIG. 49 is a cross-sectional view showing the structure cut along the line FF shown in FIG. 48
  • FIG. 50 is an embodiment of the present invention.
  • FIG. 51 is a plan view showing the structure of the QFN of the modification example 4 through the sealing portion
  • FIG. 51 is a cross-sectional view showing the structure cut along the line GG shown in FIG. 50
  • FIG. 53 is an enlarged partial plan view showing an example of the relationship between the mounting surface of each lead and the terminal of the board in the mounting structure of the QFN on the mounting board according to the fourth embodiment.
  • FIG. 53 is a mounting structure shown in FIG.
  • FIG. 54 is an enlarged partial cross-sectional view showing the connection state of the board to the terminals in the lead of FIG. Through FIG.
  • FIG. 55 is a cross-sectional view showing the structure cut along the line H—H shown in FIG. 54
  • FIG. 56 is an electrical characteristic of the QFN according to the fourth embodiment of the present invention after assembly.
  • Sectional view showing an example of the socket mounting state at the time of inspection.
  • Figure 57 is an enlarged partial sectional view showing the structure of the part I shown in Figure 56.
  • Figure 58 is the GN at the time of electrical characteristic inspection shown in Figure 56.
  • FIG. 59 is a partial plan view showing an example of the supply state of the D potential
  • FIG. 59 is a plan view showing an example of the structure of the QFN according to the fifth embodiment of the present invention through a sealing portion.
  • the semiconductor device according to the first embodiment shown in FIGS. 1 and 2 is assembled using a lead frame 1 shown in FIG. 7, and a sealing portion 3 is formed on one side of the lead frame 1 by resin molding.
  • This is a single-sided molded resin-sealed small semiconductor package, and a peripheral type in which the mounting surface 1 d of the leads 1 a is exposed at the periphery of the back surface 3 a of the sealing portion 3.
  • the QFN 5 will be described as an example of the semiconductor device.
  • each lead 1 a of the QFN 5 has both functions of an inner lead embedded in the sealing portion 3 and an outer lead exposed on the peripheral portion of the back surface 3 a of the sealing portion 3.
  • the QFN 5 shown in FIG. 2 has a tab 1 b which is a chip mounting portion, and the back surface 11 thereof is cut by a process such as half etching so as to be formed to a thickness of about half of the lead 1 a.
  • the sealing resin also extends around the back surface 11 side of the tab 1b and resin molding is performed.
  • the QFN 5 has a tab buried structure in which the tab lb is buried in the sealing portion 3, but has a tab exposed structure in which the back surface 11 of the tab lb is exposed on the back surface 3a of the sealing portion 3. Is also good.
  • the QFN 5 has a small tab structure in which the size of the tab 1 b is smaller than the size of the semiconductor chip 2, but the QFN 5 is not limited to the small tab structure, and the size of the tab lb is equal to that of the semiconductor chip 2. It may be equal or higher.
  • a tab 1b having a semiconductor chip 2 mounted on the bracket chip support surface 1c, a sealing portion S formed by sealing the semiconductor chip 2 with a resin, and a tab 1 Tab suspending lead 1 e supporting b, mounting surface 1 d exposed on the periphery of back surface 3 a of sealing portion 3, and arranged on the opposite side to contact side surface 3 b of sealing portion 3
  • a plurality of leads 1 a having a sealing portion forming surface 1 g; a plurality of wires 4 connecting the pads 2 a which are surface electrodes of the semiconductor chip 2 and the corresponding leads 1 a;
  • the length (M) between the inner end 1 h of the sealing portion forming surface 1 g and the inner end of the mounting surface 1 d of the opposing leads 1 a is the same. It is formed to be longer than the length (L) between 1 h.
  • each lead 1a is formed such that the length (M)> the length (L) between the opposing leads 1a.
  • the length (Q) of the sealing portion forming surface 1 g of each lead 1 a is equal to the length (P) of the mounting surface Id.
  • the chip mounting area formed by the inner end 1h of the sealing portion forming surface 1g of each lead 1a can be expanded, and as a result, mounting can be performed without changing the package size.
  • the chip size can be increased.
  • the sealing portion forming surface
  • the length (M) between the inner ends 1 h of 1 g is 2.9 mm.
  • the maximum value (N) of the size is 2.7 mm (2.7 mm X 2.7 mm) from the length (M) _0.2 mm.
  • the package size is the same, and the space between the inner ends lh of the mounting surfaces 1 d of the leads 1 a arranged opposite to each other is considered.
  • the length (L) is also 3 mm
  • the length (M) between the inner end 1 h and the sealing portion forming surface 1 g is 3.2 mm.
  • the maximum value of the mountable chip size ( N) is 3.0 mm (3.0 Omm X 3.0 mm).
  • the semiconductor chip 2 larger than the QFN type semiconductor device of the comparative example shown in FIG. 14 can be mounted on the QFN5 of the first embodiment shown in FIG.
  • the chip mounting area formed by being surrounded by the inner end 1h of the sealing portion forming surface 1g of each lead 1a is enlarged. Therefore, bonding accuracy in die bonding can be reduced.
  • the inner end 1 h of the lead 1 a on the sealing portion forming surface 1 g side is located away from the semiconductor chip 2 from the inner end 1 h on the mounting surface 1 d side, a large semiconductor chip When the chip 2 is mounted, contact between the lead la and the semiconductor chip 2 can be prevented even when the chip moves up and down due to resin injection pressure, and chip damage can be reduced.
  • one recess 1 m is formed in each lead la in a region outside the bonding point 1 f and inside the mold line 1 k. Is formed.
  • the concave portion 1 m is a portion that receives stress when the stress is applied to the lead 1 a during the lead cutting process in the lead cutting step, and the wire bonding is performed by forming the concave portion lm. It is possible to prevent stress from being applied to the portion and to prevent disconnection of the wire 4 when cutting the lead 1a.
  • the formation of the recess lm can improve the pull-out strength of the lead 1a in the horizontal direction of the package.
  • the width of at least a part of the sealing part forming surface 1 g is formed wider than the width of the mounting surface 1 d as shown in FIGS. 3, 4, and 6. . That is, as shown in FIG. 6, the width of the sealing portion forming surface 1 g above the width of the mounting surface 1 d disposed on the lower side is formed wider, and the trapezoidal shape is inverted in the lead thickness direction. It has a shape. Thus, the pull-out strength of the lead 1a in the vertical direction of the package can be improved. Further, as shown in FIG. 2, the semiconductor chip 2 is fixed on the chip supporting surface 1c of the tab 1b with a die pond material (for example, silver paste).
  • a die pond material for example, silver paste
  • solder plating layer 6 having a thickness of about 10 ⁇ is formed on the mounting surface 1 d of the lead 1 a, which is an external terminal, which is arranged side by side on the periphery of the back surface 3 a of the sealing portion 3 of the QFN 5. Is formed.
  • the tab lb, the tab suspension lead 1e, and each lead 1a are formed of a thin plate material such as copper, for example, and have a thickness of about 0.15 to 0.2 mm.
  • the wire 4 connecting the pad 2a of the semiconductor chip 2 and the corresponding lead 1a is, for example, a gold wire.
  • the sealing portion 3 is formed by resin sealing by a molding method, and the sealing resin used at that time is, for example, a thermosetting epoxy resin.
  • Q FN 5 semiconductor device
  • a tab 1b capable of supporting the semiconductor chip 2 a tab suspension lead 1e supporting the tab 1b, and a plurality of leads 1a arranged around the tab 1b are provided.
  • the length between the inner ends 1 h of the sealing portion forming surfaces 1 g of the leads 1 a arranged in parallel with each other is longer than the length between the inner ends 1 h of the mounting surface 1 d.
  • a lead frame 1 is prepared in which each lead 1a has a length (Q) of the sealing portion forming surface 1 g and a length (P) of the mounting surface Id. Further, as shown in FIG. 7, the lead frame 1 is formed with a tab 1b and a cut portion 1j for partitioning the lead 1a around the tab 1b. Note that the dotted line part shown in FIG. 7 is the mono-red line 1 k after molding.
  • the lead frame 1 is a strip-shaped elongated multiple unit capable of manufacturing a plurality of QFNs 5 from one lead frame 1, and furthermore, a matrix arrangement on one lead frame 1. Accordingly, a plurality of package regions corresponding to one QFN 5 are formed in a matrix arrangement on one lead frame 1.
  • the lead frame 1 is made of, for example, copper (Cu) or the like. It is a plate material, and its thickness is, for example, about 0.15 to 0.2 mm, but the material and the thickness are not limited to these.
  • a semiconductor chip 2 having a semiconductor integrated circuit formed on the main surface 2b is prepared, and a tab in the area surrounded by the inner end 1h of the sealing portion forming surface 1g of each of the plurality of leads 1a is prepared.
  • the semiconductor chip 2 is arranged on 1 b.
  • die bonding also called pellet bonding or chip mounting
  • the semiconductor chip 2 is mounted on the chip supporting surface 1c of the tab 1b of the lead frame 1.
  • the semiconductor chip 2 is fixed to the tab 1b of the lead frame 1 with the main surface 2b facing upward via a die bonding material (for example, silver paste).
  • a die bonding material for example, silver paste
  • the semiconductor chip 2 and the plurality of wires 4 are resin-sealed by resin molding (here, transfer molding) to form a sealing portion 3 on the sealing portion forming surface 1 g side of the lead frame 1 (one side). Mold).
  • resin molding here, transfer molding
  • resin molding is performed using the individual mold type molding die 8 in which the cavities 8c and QFNs 5 of the molding die 8 (see FIG. 35) correspond one-to-one.
  • a plurality of sealing portions 3 are formed on the lead frame 1 in a matrix arrangement.
  • lead cutting for cutting and separating each lead 1 a and tab suspension lead 1 e protruding from the sealing portion 3 from the lead frame 1 is performed.
  • each lead 1a is cut along the cut portion 1j of the lead frame 1, and the QFN 5 shown in FIG. 2 is obtained.
  • a QFN 5 according to a modification of the first embodiment will be described.
  • FIGS. 8 and 9 show the Q FN 5 of the modified example
  • the QFN 5 shown in FIGS. 8 and 9 has almost the same structure as the QFN 5 shown in FIG. 2, except for the shape of the sealing portion forming surface 1 g of each lead 1 a.
  • a cutout portion 1i as shown in FIG. 12 is formed at the inner end 1h of the sealing portion forming surface 1g of 1a.
  • the cutout portion 1 i having a stepped portion lower than the sealing portion forming surface 1 g is provided in the inner corner portion of the sealing portion forming surface 1 g of each lead 1 a.
  • each lead la force The length of the sealing part forming surface lg Length (Q) ⁇ the mounting surface Id Length (P).
  • the wire 4 is connected to the notch 1 i which is one step lower than the sealing portion forming surface 1 g in each lead 1 a.
  • the gap (Q) between the end of the semiconductor chip 2 and the cavity 7 so that the cavity 7 as a bonding tool can enter the notch 1 i of the lead 1 a during wire bonding. It is necessary to set the chip size that can be mounted by carefully checking the size.
  • the mountable chip size is calculated.
  • the length (L) between the inner ends 1 h of the mounting surfaces 1 d of the leads 1 a arranged opposite to each other is 3 mm, the sealing portion forming surface 1
  • the length (M) between the inner ends 1 h of g is 3.84.
  • the maximum value (N) of the possible chip size is 3.2 mm (3.2111111), which is longer than the length (M) — 0.64.
  • a notch 1 i is formed at the inner end 1 h of the sealing portion forming surface 1 g of the lead 1 a. Since it is formed, it becomes possible to mount a larger semiconductor chip 2 as compared with the QFN 5 of FIG.
  • the second embodiment describes a QFN 9 having substantially the same structure as the QFN 5 described in the first embodiment.
  • FIG. 15 shows a small tab structure in which the tab 1 b shown in FIG. 16 is formed smaller than the main surface 2 b of the semiconductor chip 2, and a part of the sealing portion 3 is provided on the back surface 11 side of the tab 1 b.
  • This figure shows the flow state of the resin (sealing resin) during the resin molding in QFN 9 with the tab embedded structure arranged. That is, as the chip size increases, the force that makes it difficult for the sealing resin to flow into the area between the side surface of the tab 1b and the lead 1a on the back surface 2c side of the semiconductor chip 2 is the same as that of the second embodiment.
  • QFN 9 is made by thinning the back surface 11 of tab 1 b by harvesting or the like, and enclosing the sealing resin around the back surface 1 1 side of tab 1 b during resin molding. It is.
  • the sealing resin flows along the resin flow direction 10 as shown in FIG. 15 on the back surface 11 side of the tab lb, and as a result, the side surface of the tab 1 b and the lead 1 a on the chip back surface
  • the sealing luster can be wrapped around the region between the two, and the generation of voids in the region can be prevented.
  • coining may be employed. Also, in QFN 9 shown in Fig. 15 and Fig. 16, since the tab raising process is not performed, the chip supporting surface 1c, which is the surface on the chip mounting side of the tab 1b, and the sealing of each lead 1a It is arranged at the same height as the part forming surface 1 g.
  • the QFN 9 of the modified example shown in FIG. 17 has a tab-embedded structure in which a tab is raised, and the chip supporting surface 1 c of the tab 1 b 1 c force
  • the sealing portion forming surface of the lead la It is arranged at a position further away from the chip main surface side than 1 g.
  • the resin flow direction on the back surface 11 side of the tab 1 b is the same as in the QFN 9 shown in FIG. Since the sealing resin flows along 10, the sealing resin can flow around a region between the side surface of the tab 1 b and the lead 1 a on the back surface of the chip, and voids in the region can be obtained. Can be prevented from occurring.
  • the lead 1 a shown in FIGS. 18 to 20 has the same shape as the lead la of the QFN 5 of the first embodiment, and is formed from a bonding point 1 f corresponding to a wire bonding portion on the sealing portion forming surface 1 g.
  • a recess lm which is a single depression, is formed on the outside.
  • the 1 m of the ⁇ portion is a stress relieving means for relieving the stress applied to the wire joining portion of the lead 1 a when cutting the lead after the resin molding, and the stress is concentrated in the concave portion 1 m outside the wire joining portion. As a result, stress is not applied to the wire joining portion inside the concave portion 1 m, thereby preventing wire peeling and wire cutting.
  • one recess 1 m is formed on the sealing portion forming surface 1 g of one lead 1 a.
  • the area around the bonding point 1 f on the sealing portion forming surface 1 g must be secured as a bonding area, and if it is intended to form a plurality of recesses 1 m excluding the bonding error, each recess 1 m will be sufficient. It becomes difficult to form deeply. In the ⁇ part lm, when the depth becomes shallower, the bonding force between the sealing resin and the concave part 1 m becomes weaker, and the effect of stress relaxation also becomes smaller.
  • 1st bonding is performed on the semiconductor chip side, and 2nd bonding is performed on the lead side.
  • the wire 4 is crushed and cut and connected to the lead 1a, so it is wider than the area of 1st bonding Area of area is Will be needed.
  • the recess lm having a width smaller than the width of the sealing portion forming surface 1 g in the direction perpendicular to the extending direction of the lead 1 a is formed in the sealing portion forming surface 1 g.
  • the concave portion lm does not reach the both side surfaces of the lead 1a, but terminates in the sealing portion forming surface 1g, and as shown in FIG. Has an end portion 1n.
  • the end portions 1n are formed at both ends in the lead width direction of the concave portion lm, the strength of the lead 1a can be ensured and the deformation of the lead 1a during resin molding can be prevented.
  • the sealing resin is mounted on the mounting surface 1 d of each lead 1 a.
  • the film 11 is placed under the leads so that the leads 1a do not enter, and each lead 1a is sunk into the film 11 by the clamp of the molding die 8, and resin molding is performed in this state.
  • each lead 1a is weak, there occurs a problem that the lead 1a is deformed by the reaction force at the time of clamping of the molding die 8, but the lead shape shown in FIG. As described above, since the end portions 1n are formed at both ends in the lead width direction of the recess 1m, the strength of the lead 1a can be secured and the deformation of the lead 1a during resin molding can be prevented. .
  • the lead la of the QFN 9 has a wire junction 1 q arranged on the chip side and a base end straddling the inside and outside of the side surface 3 b of the sealing portion 3.
  • the width of the sealing portion forming surface 1 g at the wire bonding portion 1 q is wider than the width of the sealing portion forming surface 1 g at the base end portion lp.
  • the width of the sealing portion forming surface 1g is different between the outer base portion 1p and the inner wire joining portion lq, and the inner wire joining portion
  • the width of 1 g of the sealing portion forming surface of 1 q is wider.
  • the wide portion of the sealing portion forming surface 1 g extends outward from the chip-side end of the lead 1 a. Terminating just before the side surface 3b of the part 3, the base end part 1p is formed therefrom, and the width of the sealing part forming surface 1g is reduced.
  • the pull-out strength of the lead 1a in the extending direction can be increased, and the lead 1a can be prevented from falling off the sealing portion 3.
  • the sealing part forming surface 1g is formed wider than the opposite mounting surface 1d, and the cross-sectional shape of the lead 1a in the width direction of the wire joint 1q is formed.
  • the lead 1a of the QFN 9 employs an etching process in the processing of the lead pattern. In the case of etching; The lead 1a will be shaved from both sides.
  • a curved joint 1r is formed near the center in the thickness direction of each lead 1a, and the lead is formed by this curved joint 1r. It is possible to improve the strength of 1a and the pull-out strength.
  • the processing of the lead pattern is not limited to the etching processing, but may be a pressing processing.
  • the lead 1a shown in FIGS. 23 to 25 is externally the same as the lead la shown in FIGS. 18 to 20, and as shown in FIG.
  • the length from the mold line 1 k to the chip side end on the sealing portion forming surface 1 g and mounting surface 1 d in the existing direction is length (R) and length (P).
  • the sealing portion forming surface 1 g of the wire bonding portion 1 q does not have the ⁇ portion 1 m as shown in FIG. 19, and the sealing portion forming surface 1 g is only a flat surface. I'm familiar.
  • This lead shape is used in the lead cutting process after resin molding. A shape effective when dicing cutting using a blade 12 as shown is adopted.
  • the dicing cut has less stress on the lead 1a when cutting the lead than the punch cutting, so that the damage given to the wire bonding portion is also small.
  • the ⁇ part lm which is the stress relaxation means is not provided. You can do it.
  • the resin molding is performed by collective molding, that is, when a plurality of the depressed areas as shown in FIG. 37 are covered with one cavity 8c of the molding die 8, and the resin molding is performed. is there.
  • a recess 1 m was formed as a stress relaxation means on each side surface of the wire joint 1 q for each lead 1 a. Things.
  • a total of three portions 1m are formed by the concave portion 1m of the sealing portion forming surface 1g and the concave portions 1m on both side surfaces, and the wire of the lead 1a is formed. Since the cross-sectional area of the area outside the bonding point 1 ⁇ of the joint 1 q can be made sufficiently small, the stress applied to the bonding area when cutting the lead with a punch is made sufficiently small, and the wire peeling and wire cutting at the time of cutting the lead And other problems can be prevented.
  • each lead 1a has such a shape that the cross-sectional area of the lead 1a is reduced outside the bonding point 1f. Or notches.
  • the sealing portion forming surface 1 g is a flat surface, and for each lead 1 a, both side surfaces of the wire bonding portion 1 q are provided. Each of them has an M part 1 m, which is a stress relaxation means.
  • the lead shape of the modified example shown in FIGS. 32 to 34 is such that the sealing portion forming surface 1 g is a flat surface, and the lead 1 a is formed on both side surfaces of the wire bonding portion 1 q for each lead 1 a. Each is formed with two recesses 1 m each serving as stress relaxation means.
  • the stress at the time of cutting the lead can be further reduced while securing a wide bonding area.
  • a tab 1b capable of supporting the semiconductor chip 2
  • a tab suspension lead 1e supporting the tab 1b
  • a mounting surface 1d and a seal placed around the tab 1b.
  • a plurality of leads 1 a having a stop portion forming surface 1 g, and a length between the inner end 1 h of the sealing portion forming surface 1 g of the leads 1 a arranged opposite to each other.
  • a lead frame 1 is prepared, which is formed to be longer than the length between the inner ends 1 h of the mounting surface 1 d and in which each lead 1 a is provided with a recess 1 m as a stress relaxation means. That is, as shown in FIG.
  • a lead frame 1 is prepared in which each lead 1a has a length (Q) of the sealing portion forming surface 1g and a length (P) of the mounting surface Id.
  • the lead frame 1 is a strip-like elongated multiple unit capable of manufacturing a plurality of QFNs 9 from one lead frame 1, and furthermore, a matrix arrangement on one lead frame 1.
  • the QFN 9 can be manufactured. Therefore, one lead frame 1 has a plurality of package regions corresponding to one QFN 9 in a matrix arrangement.
  • step S2 die bonding shown in step S2 is performed.
  • the semiconductor chip 2 having the semiconductor integrated circuit formed on the main surface 2 b is prepared, and the tabs in the region surrounded by the inner end 1 h of the sealing portion forming surface 1 g of each of the plurality of leads 1 a are prepared.
  • the semiconductor chip 2 is arranged on 1 b.
  • die bonding also called pellet bonding or chip mounting
  • the semiconductor chip 2 is attached to the chip supporting surface 1 c of the tab 1 b of the lead frame 1.
  • the semiconductor chip 2 is fixed to the tab 1b of the lead frame 1 with the main surface 2b facing upward via a die pond material (for example, silver paste, a bonding film (adhesive tape), etc.).
  • a die pond material for example, silver paste, a bonding film (adhesive tape), etc.
  • step S3 wire bonding shown in step S3 is performed.
  • first bonding is performed to connect the pad 2 a of the semiconductor chip 2 to the wire 4, and then the wire 4 and the lead 1 a are connected.
  • 2nd bonding is performed to connect to the vicinity of the bonding point 1 f inside the recess 1 m of the sealing portion forming surface 1 g of the wire bonding portion 1 q of the wire bonding portion 1 q.
  • step S4 resin molding is performed using the individual mold type molding die 8 in which the cavities 8c of the molding die 8 and the QFNs 9 correspond one-to-one.
  • a plurality of sealing portions 3 are formed on the lead frame 1 in a matrix arrangement.
  • step S5 exterior plating of step S5 is performed to form a solder plating layer 6 on the mounting surface 1d of the lead 1a.
  • step S6 is performed, and a desired mark is attached to the sealing portion 3 of the QFN 9, for example.
  • step S7 is performed to singulate the QFN9.
  • each lead 1 a protruding from the sealing portion 3 is cut by a punch. Separate from lead frame 1 (individualize).
  • lead cutting is performed by dicing.
  • the stress applied to the lead 1a at the time of cutting is smaller than that in punch cutting, so the shape of the lead 1a is such that the sealing portion forming surface 1g as shown in Fig. 24 is flat.
  • a surface-only one here, a case will be described in which a lead 1a in which one recess 1m is formed in a sealing portion forming surface 1g shown in FIG. 19 is used.
  • a tab 1 b capable of supporting the semiconductor chip 2, a tab suspension lead 1 e supporting the tab 1 b, and a tab 1 b arranged around the tab 1 b and having the mounting surface 1 d and a plurality of leads 1 a having a sealing portion forming surface 1 g, and further between the inner end 1 h of the sealing portion forming surface 1 g of the leads 1 a arranged opposite to each other.
  • the length is formed longer than the length between the inner ends 1 h of the mounting surface 1 d and is perpendicular to the extending direction of the leads 1 a on the sealing portion forming surface 1 g of each lead 1 a.
  • the recesses 1 m which are stress relief means with a width smaller than the width of the sealing portion forming surface 1 g in the Prepare card frame 1.
  • each lead 1 a has a length (P) of the surface 1 g on which the sealing portion is formed, and a length (P) of the mounting surface Id.
  • a lead frame 1 having an end portion 1n shown in FIG. 19 at both ends in the lead width direction is prepared.
  • the lead frame 1 is a strip-like elongated multiple unit capable of manufacturing a plurality of QFNs 9 from one lead frame 1, and furthermore, a matrix arrangement on one lead frame 1.
  • the QFN 9 can be manufactured. Therefore, one lead frame 1 has a plurality of package regions corresponding to one QFN 9 in a matrix arrangement.
  • step S12 die bonding shown in step S12 is performed.
  • a semiconductor chip 2 having a semiconductor integrated circuit formed on a main surface 2b is prepared, and a plurality of leads 1a shown in FIG.
  • the semiconductor chip 2 is arranged on the tab 1b in the enclosed area.
  • die bonding also called pellet bonding or chip mounting
  • the semiconductor chip 2 is mounted on the chip supporting surface 1c of the tab 1b of the lead frame 1.
  • the semiconductor chip 2 is fixed to the tab 1b of the lead frame 1 with the main surface 2b facing upward via a die bonding material (for example, silver paste).
  • a die bonding material for example, silver paste
  • step S13 the wire bonding shown in step S13 is performed.
  • first bonding is performed to connect the pad 2 a of the semiconductor chip 2 to the wire 4, and then the wire 4 and the lead 1 a are connected.
  • Wire bonding part 1 q Sealing part forming surface 1 g Concave part 1 m Perform 2nd bonding.
  • the lead 1a of the second embodiment since only one concave portion lm is formed on the sealing portion forming surface 1g of the lead 1a, it is easy to secure a second bonding area, and the second bonding is performed. Can be easily performed.
  • the mold of step S14 is performed.
  • batch molding is performed in which a plurality of device regions are collectively covered by one cavity 8c of the molding die 8 and resin molding is performed.
  • the mounting surface 1d of the lead 1a is sunk into the film 11 to perform resin molding.
  • the package sealing portion 14 is formed such that the mounting surface 1 d of the plurality of leads 1 a is exposed and aligned at the peripheral portion of the back surface 3 a.
  • the end portion 1n shown in FIG. 19 is formed at both ends in the lead width direction of the recess 1m in the lead 1a, the strength of the lead 1a can be secured, and the molding die can be formed. It is possible to prevent the lead 1a from being deformed due to the reaction force at the time of clamping of FIG.
  • step S15 After molding, the exterior plating of step S15 is performed to form the solder plating layer 6 on the mounting surface 1d of the lead la.
  • step S16 is performed, and a desired mark is attached to a portion corresponding to the sealing portion 3 of each QFN9.
  • step S17 is performed to singulate the QFN9.
  • each lead 1a and the collectively sealed portion 14 are cut off from the lead frame 1 by dicing. That is, each lead 1 a and the collectively sealed portion 14 are cut using the blade 12, and are thereby separated into individual pieces.
  • the stress applied to the lead 1 a at the time of cutting the lead is smaller than that in the punch cutting, so that the damage to the wire bonding portion is also small, and there are problems such as wire peeling and wire cutting. To prevent the occurrence of Can be.
  • Embodiment 3 describes a structure for improving heat dissipation in a semiconductor device having a QFN structure. That is, the QFN 5 described in the first embodiment is such that the length (M) between the inner end 1 h of the sealing portion forming surface 1 g of the leads 1 a arranged opposite to each other is the mounting surface 1.
  • the inner end of d is formed to be longer than the length (L) between 1 h, and thus the length (M)> length (L), and consequently, the sealing portion formation of each lead 1 a
  • the chip mounting area surrounded by the inner end 1 h of the surface 1 g can be enlarged, and the chip size that can be mounted is increased without changing the package size.
  • the QFN 15 according to the third embodiment has a semiconductor chip 2 mounted such that a chip end is large enough to approach each lead 1a.
  • the tab 1b is exposed from the back surface 3a of the sealing portion 3, and the tab 1b is enlarged to substantially the same size as the semiconductor chip 2. is there.
  • the QFN 15 shown in FIGS. 39 and 40 employs a tab 1 b slightly larger than the semiconductor chip 2 and exposes the tab 1 b on the back surface 3 a of the sealing portion 3. As a result, The heat dissipation of QFN15 can be improved.
  • the QFN 15 shown in FIGS. 41 and 42 is a case where a tab 1 b slightly smaller than the semiconductor chip 2 is employed.
  • the tab 1 b is exposed on the back surface 3 a of the sealing portion 3 to dissipate heat of the QFN 15. Performance can be improved.
  • the semiconductor chip 2 protrudes from the end of the tab 1 side. It is desirable that the length (overhang length: R) is not more than the length (S) of the lead la in the lead extending direction on the mounting surface 1 d of the lead la. That is, it is desirable that (R) ⁇ (S).
  • the protrusion length of the semiconductor chip 2 from the end of the tab 1 b can be suppressed.
  • a gap (T) can be provided between the end of the chip and the inner end 1h of the lead 1a. Therefore, at the time of resin molding, the sealing resin can also flow around the side surface of the tab 1 b on the back surface 2 c side of the semiconductor chip 2, thereby preventing a void from being formed on the side surface of the tab 1 b. Can be prevented.
  • the fourth embodiment is a technique for further miniaturizing a semiconductor device having a QFN structure, and is mainly a semiconductor device for stabilizing a fixed potential such as a GND potential.
  • a QFN 16 having a semiconductor chip 2 in which a circuit operating at a high frequency is incorporated will be described.
  • the QFN 5 shown in FIG. 2 described in the first embodiment has the length (M) between the inner end 1 h of the sealing portion forming surface 1 g of the leads 1 a arranged opposite to each other. It is formed to be longer than the length (L) between the inner ends 1 h of the mounting surface 1 d, and as a result, is surrounded by the inner ends 1 h of the sealing portion forming surface 1 g of each lead 1 a.
  • the chip mounting area can be increased, and the chip size that can be mounted can be increased without changing the package size.
  • the QFN 16 of the fourth embodiment has Without increasing the number of common terminals such as the GND terminal assigned to la, a part of the tab suspension lead 1e is used as an external terminal for the common terminal to stabilize the fixed potential such as the GND potential.
  • the GND lead which was conventionally assigned to the lead 1a, can be made an empty lead, thereby reducing the number of leads.
  • the size of the semiconductor device can be reduced.
  • the QFN 16 shown in FIGS. 44 and 45 is, like the QFN 5 shown in FIG. 2, between the inner end 1 h of the sealing portion forming surface 1 g of the leads 1 a arranged opposite to each other.
  • the length (M) is formed to be longer than the length (L) between the inner ends 1h of the mounting surface 1d, and as a result, the inner end of the sealing portion forming surface 1g of each lead 1a.
  • the chip mounting area surrounded by the part 1 h can be enlarged, and the mounting surface 1 n of the upper surface 1 q opposite to the mounting surface 1 n of the tab suspension lead (suspension lead) 1 e can be increased.
  • one end of conductive wire 4 connected to pad 2a of semiconductor chip 2 The other end is connected.
  • the pad 2a for GND of the semiconductor chip 2 and the tab suspension lead 1e are connected by the wire 4, and each of the four tab suspension leads 1e is connected to the tab 1b.
  • Four tab suspension leads 1e are used as common external terminals for GND.
  • connection point of the wire 4 to the tab suspension lead 1e is the upper surface 1q facing the mounting surface 1n of the exposed portion 1p of the tab suspension lead le.
  • the wire 4 is placed in a place where the tab suspension lead 1 e is not decentered in the thickness direction (for example, where the thickness is not changed or the bending process is not performed). Connected.
  • the QFN 16 shown in Fig. 45 has a half-etched tab lb and a part of the tap suspension lead 1e, and a wire 4 is connected to the exposed portion 1p where the thickness of the tab suspension lead 1e is unchanged. Is connected.
  • the wire bonding to the tab suspension lead 1 e be bonded to the outside of the tab suspension lead 1 e in order to improve the stability at the time of wire bonding. This is to ensure that the heat block at the time of wire bonding closely adheres to the exposed portion 1p, so that heat and ultrasonic waves at the time of wire bonding can be reliably transmitted from the exposed portion 1p of the tab suspension lead 1e. Wire bonding to the tab suspension lead 1e can be stabilized.
  • the wire bonding to the tab suspension lead 1e is performed on the outer side of the tab suspension lead 1e.
  • a concave portion 1r which is a slit, is formed on the upper surface 1q of the exposed portion 1p of the tab suspension lead 1e of the QFN 16 outside the connection portion of the wire 4.
  • the cutting of the tab suspension lead 1 e by tearing is performed by applying a rotational stress to the notch 1 u of the tab suspension lead 1 e shown in Fig. 47 and tearing it off.
  • the stress in the lead thickness direction when cutting is So that cutting stress is not applied to the connection point of the wire 4.
  • the H0 portion 1r can lengthen a leak path on the tab suspension lead 1e, and can reduce water entering along the tab suspension lead 1e.
  • a projection 1 s is provided on both side surfaces of the exposed portion 1 p of the tab suspension lead 1 e outside the portion where the wire 4 is connected.
  • the protrusion 1s relieves the stress applied to the connection point of the wire 4 of the tab suspension lead 1e when the tab suspension lead 1e is torn by tearing. This is to reduce the stress in the horizontal direction of the lead when cutting 1e. That is, when the tab suspension lead 1 e is cut, the projection 1 s is subjected to a cutting stress in the horizontal direction of the lead, so that a cutting stress is not applied to the connection portion of the wire 4. Further, the protrusion 1 s can also lengthen the leak path on the tab suspension lead 1 e, and can reduce water entering along the tab suspension lead 1 e.
  • connection portion of the wire 4 on the upper surface 1 q of the exposed portion 1 p of the tab suspension lead 1 e is further illustrated. May be formed.
  • the concave portion It formed inside the connection point of the wire 4 is the thermal stress during the reliability test (temperature cycle test) with the QFN 16 mounted on the mounting board 17 (see Fig. 53). This prevents thermal stress from being applied to the connection portion of the wire 4 during the reliability test.
  • the QFN 16 of the fourth embodiment uses the rear surface 3 of the sealing portion 3 so as not to reduce the number of leads 1 a when the tab suspension lead 1 e is used as an external terminal for GND.
  • the mounting surface 1 n of the exposed portion 1 p of the tab suspension lead 1 e is arranged in the chamfered portion 3 c at the four corners of a.
  • the tab suspension leads 1 e are arranged at the corners of the sealing portion 3, and are used to expose the tab suspension leads 1 e at the corners of the sealing portion 3.
  • the mounting surface 1 n of the part 1 p and using the mounting surface 1 n as an external terminal for GND the number of leads 1 a does not need to be reduced.
  • the conventional lead 1 The lead for GND assigned to a can also be used as an empty lead, and the number of leads can be reduced to reduce the size of the semiconductor device.
  • the mounting area of the QFN 16 can be reduced.
  • the QFN 16 of the modified example shown in FIGS. 48 and 49 has a structure in which the tab lb is raised higher than the lead 1 a and the tab 1 b is raised. A tab embedded structure sealed by the sealing portion 3 is obtained. Note that the QFN16 shown in FIGS. 44 and 45 is formed by thinning the back surface 11 of the tab lb by half-etching.In this case, the tab 1b is sealed by the sealing portion 3. It becomes a tab embedding structure.
  • the mounting board 17 shown in FIG. Wiring can also be routed to a region corresponding to the lower side, and the degree of freedom of routing of wiring on the mounting board 17 can be improved.
  • the mounting surface 1 n of the exposed portion 1 p of the tab suspension lead 1 e is sealed by the sealing portion 3.
  • the mounting surface 1 n of the exposed portion 1 p is preferably extended inward, but as shown in FIG. 52, both sides of the tab suspension lead 1 e are provided. Since the adjacent lead 1a is located on the Les ,.
  • the terminal 17 a of the mounting board 17 connected to the lead 1 a adjacent to the tab suspension lead 1 e has an inner end 17 b at the mounting surface 1 of the lead 1 a.
  • it is arranged flush with or outside the inner end 1h of d. That is, when the QFN 16 is mounted on the mounting board 17, the inner end 17 b of the terminal 17 a of the mounting board 17 is the corresponding inner end of the mounting surface 1 d of the corresponding lead 1 a.
  • By arranging it flush with or outside of 1 h it is possible to prevent the terminals 17 a of the mounting board 17 from approaching enough to contact the exposed portion 1 p of the tab suspension lead 1 e. However, it is possible to prevent a solder leak at the time of mounting on the mounting board 17.
  • FIGS. 54 and 55 show the method of inspecting the electrical characteristics of the QFN 16. During the inspection, as shown in FIGS. Place QFN 16 on positioning table 18c of 8a, close lid 18b, hold down QFN 16 with package holder 18d, and attach QFN 16 to socket 18.
  • the contact bin 18 e and the mounting surface 1 n of the exposed portion 1 p of the tab suspension lead 1 e are in contact with each other, and an electrical characteristic test can be performed.
  • the GND potential is supplied from the independent GND lead 1a to the high-frequency A circuit via the pad 2a and the high-frequency amplifier 2d, and is also a common terminal.
  • the test is performed by supplying the GND potential from the exposed portion 1p of the tab suspension lead 1e to the high-frequency A circuit via the pad 2a and the high-frequency amplifier 2d.
  • the high frequency characteristics of the semiconductor chip 2 can be improved by performing a test under the condition that the high frequency characteristics of the A circuit are secured by stabilizing the circuit. In other words, it is possible to test the characteristics of the high-frequency A circuit in a state closer to the situation in which it is actually used as a product.
  • the QFN16 is mounted on the socket 18, since the signal contact la 18e is also in contact with each of the signal leads la, the electrical signal is supplied via the predetermined lead 1a as necessary. To perform a desired electrical characteristic test.
  • FIG. 59 shows the structure of the QFN 19 according to the fifth embodiment.
  • the wire 4 is connected to the tab suspension lead 1e
  • the QFN 19 has a structure in which the length of the mounting surface 1 d is equal to the length of the sealing portion forming surface 1 g.
  • the same effect as that of the QFN 16 of the fourth embodiment can be obtained by the technique of providing the recesses 1 r and 1 t and the projection 1 s in the tab suspension lead 1 e.
  • the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment of the invention, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
  • the QFN 5 is assembled using the lead frame 1 in which a plurality of package regions (regions surrounded by the cut portions 1j) as shown in FIG.
  • the semiconductor device (QFN5) may be assembled using a strip-shaped multiple lead frame 1 in which a plurality of the package regions are formed in a line.
  • the technology described in the fourth embodiment for providing the recesses 1 r and 1 t and the protrusion 1 s in the tab suspension lead 1 e to relieve the stress applied to the connection point of the wire 4 is described in the following.
  • the present invention is not limited to this, and may be a non-lead type semiconductor device, for example, a semiconductor device in which the lead 1a extends in two opposing directions.
  • the semiconductor device of the present invention is suitable for a non-lead type semiconductor device in which a part of each lead is exposed at the end of the back surface of the sealing portion. It is suitable for QFN with leads extending in the direction.

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

　半導体チップ（２）が搭載されたタブ（１ｂ）と、半導体チップ（２）が樹脂封止されて形成された封止部（３）と、封止部（３）の裏面（３ａ）の周縁部に露出する被実装面（１ｄ）とその反対側に配置された封止部形成面（１ｇ）とを有した複数のリード（１ａ）と、半導体チップ（２）のパッド（２ａ）とリード（１ａ）とを接続するワイヤ（４）とからなり、複数のリード（１ａ）のうち、対向して配置されたリード（１ａ）同士における封止部形成面（１ｇ）の内側端部（１ｈ）間の長さ（Ｍ）が被実装面（１ｄ）の内側端部（１ｈ）間の長さ（Ｌ）より長くなるように形成され、これにより、各リード（１ａ）の封止部形成面（１ｇ）の内側端部（１ｈ）によって囲まれて形成されるチップ搭載領域を拡大することができ、搭載可能チップサイズの拡大化を図ることができる。

Description

明 細 書 半導体装置およびその製造方法 技術分野
本発明は、 半導体製造技術に関し、 特に、 搭載可能チップサイズの拡大化に適 用して有効な技術に関する。 背景技術
小型化を図った半導体装置として、 Q F N (Quad Flat Non-leaded Package) と呼ばれる半導体チップより若干大きい程度の小型半導体パッケージが開発さ れており、 樹脂モールドによって形成された封止部の裏面の周縁部に外部端子と なる複数のリ一ドが露出して配置され、 このような構造の半導体パッケージは、 ペリフエラル形と呼ばれている。
Q F Nでは、 各リードが封止部の裏面に露出しており、 それぞれのリードと封 止用樹月旨との接合面積が非常に少ないため、 したがって、 各リードと封止部との 接合強度を高めるための工夫が種々考案されている。
なお、 Q F Nの構造については、 例えば、 株式会社プレスジャーナル 1 9 9 8 年 7月 2 7日発行、 「月刊 S e m i c 0 n d u c t 0 r W o r 1 d増刊号' 9 9半導体組立 ·検査技術」 、 5 3〜 5 7頁に記載されている。
Q F Nでは、 図 1 4の比較例に示すように、 各リード 1 aの封止部 3の裏面 3 aに露出して、 外部端子として機能する被実装面 1 dの延在方向の長さ （P ) は 、 その反対側に位置しており、 樹脂封止部によって覆われている封止部形成面 1 gの長さ （Q) と比べて、 Q≥Pの関係にある。
これは、 各リード 1 aの封止部形成面 1 gにはリード切断時のワイヤ接合部へ の応力付与を防止するとともに各リードの水平方向に対しての引き抜き強度を増 加させるための複数の凹部 1 mが形成されており、 したがって、 封止部形成面 1 gの長さ （Q) が長くなり、 その結果、 Q≥Pの関係となっている。
このような状況において顧客からの要求などにより、 パッケージサイズを変え ずにさらに大きな半導体チップを搭載しょうとした際、 被実装面 1 dの延在方向 の長さ （P ) は、 パッケージサイズごとに E I A J規格 （Standards of Electr onic Industries Association of Japanjで定められて ヽるため、 / ッケージサ ィズを固定させて考えると長さ （P ) を短くすることはできない。
したがって、 パッケージサイズを変えずにさらに大きな半導体チップの搭載が できないことが問題となる。
本 明の目的は、 搭載可能チップサイズの拡大化を図る半導体装置およびその 製造方法を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は,， 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
すなわち、 本発明は、 半導体チップが搭載されたタブと、 前記半導体チップを 封止する封止部と、 前記封止部の裏面の周縁部に露出する被実装面と、 その反対 側に配置されるとともに前記封止部の側面に接触する封止部形成面とを有した複 数のリードと、 前記半導体チップの表面電極とこれに対応する前記リードとを接 続する複数のワイヤとを有し、 対向して配置された前記リード同士における前記 封止部形成面の内側端部間の長さが、 前記被実装面の内側端部間の長さより長い ものである。
また、 本発明は、 半導体チップを支持可能なタブと前記タブの周囲に配置され た複数のリードとを有し、 対向して配置された前記リ一ド同士の封止部形成面の 内側端部間の長さがその反対側の被実装面の内側端部間の長さより長く形成され たリードフレームを準備する工程と、 前記複数のリ一ドそれぞれの前記封止部形 成面の内側端部によって囲まれた領域内に前記半導体チップを配置した後、 前記 タブに前記半導体チップを搭载する工程と、 前記半導体チップの表面電極とこれ に対応する前記リードとをワイヤによつて接続する工程と、 前記半導体チップぉ よび前記複数のワイャを樹脂封止して裏面の周縁部に前記複数のリ一ドの被実装 面が露出して並ぶように封止部を形成する工程と、 各リードを切断して前記リ一 ドフレームから分離する工程とを有するものである。 図面の簡単な説明
図 1は本発明の実施の形態 1の半導体装置 （Q F N) の構造を封止部を透過し てそのフレーム構造の一例を示す平面図、 図 2は図 1に示す Q F Nの構造を示す 断面図、 図 3は図 1に示す Q F Nの組み立てで用いられるリードフレームのリー ドの構造を示す拡大部分底面図、 図 4は図 3に示すリ一ドの拡大部分平面図、 図 5は図 3に示すリ一ドの拡大部分断面図、 図 6は図 4に示すリ一ドの A— A線に 沿った断面図、 図 7は図 1に示す Q F Nの組み立てで用いられるリ一ドフレーム の構造の一例を示す部分平面図、 図 8は本発明の実施の形態 1の変形例の半導体 装置 （Q F N) の構造を封止部を透過してそのフレーム構造を示す平面図、 図 9 は図 8に示す Q F Nの構造を示す断面図、 図 1 0は図 8に示す Q F Nの組み立て で用いられるリードフレームのリードの構造を示す拡大部分底面図、 図 1 1は図 1 0に示すリ一ドの拡大部分平面図、 図 1 2は図 1 1に示すリ一ドの拡大部分断 面図、 図 1 3は図 8に示す Q F Nの組み立てにおけるワイヤボンディング時の半 導体チップとキヤビラリの間隔の一例を示す部分側面図、 図 1 4は本発明の実施 の形態 1の Q F Nに対する比較例の Q F Nの構造を示す断面図、 図 1 5は本発明 の実施の形態 2の Q F Nにおける封止用樹脂の流動状態の一例を示す平面図、 図 1 6は図 1 5に示す Q F Nの構造を示す断面図、 図 1 7は本発明の実施の形態 2 の変形例の半導体装置 （Q F N) の構造を示す断面図、 図 1 8は図 1 5に示す Q F Nの組み立てで用いられるリ一ドフレームのリ一ドの構造を示す拡大部分底面 図、 図 1 9は図 1 8に示すリ一ドの拡大部分平面図、 図 2 0は図 1 8に示すリ一 ドの拡大部分断面図、 図 2 1は図 1 9に示すリードの J— J線に沿った断面図、 図 2 2は図 1 9に示すリードの B— B線に沿った断面図、 図 2 3、 図 2 6、 図 2 9および図 3 2は本発明の実施の形態 2の変形例のリ一ドの構造を示す拡大部分 底面図、 図 2 4、 図 2 7、 図 3 0および図 3 3はそれぞれのリードの拡大部分平 面図、 図 2 5、 図 2 8、 図 3 1および図 3 4はそれぞれのリードの拡大部分断面 図、 図 3 5は図 1 5に示す Q F N (個片モールドタイプ） の組み立て手順の一例 を示す製造プロセスフロー図、 図 3 6は図 3 5に示す組み立てにおけるワイヤボ ンデイング時の構造の一例を示す拡大部分断面図、 図 3 7は本発明の実施の形態 2の変形例 （一括モールドタイプ） の組み立て手順を示す製造プロセスフロー図 、 図 3 8は図 3 7に示す組み立てにおける樹脂モールディング時の構造の一例を 示す部分断面図と拡大部分断面図、 図 3 9は本発明の実施の形態 3の Q F Nの構 造の一例を封止部を透過して示す平面図、 図 4 0は図 3 9に示す Q F Nの構造を 示す断面図、 図 4 1は本発明の実施の形態 3の変形例の Q F Nの構造を封止部を 透過して示す平面図、 図 4 2は図 4 1に示す Q F Nの構造を示す断面図、 図 4 3 は図 4 2に示す C部の構造を示す拡大部分断面図、 図 4 4は本発明の実施の形態 4の Q F Nの構造の一例を封止部を透過して示す平面図、 図 4 5は図 4 4に示す D— D線に沿って切断した構造を示す断面図、 図 4 6は図 4 4に示す Q F Nの組 み立てにおける樹脂モールディング後の構造の一例を封止部を透過して示す部分 平面図、 図 4 7は図 4 6に示す E _ E線に沿って切断した構造を示す部分断面図 、 図 4 8は本発明の実施の形態 4の変形例の Q F Nの構造を封止部を透過して示 す平面図、 図 4 9は図 4 8に示す F _ F線に沿って切断した構造を示す断面図、 図 5 0は本発明の実施の形態 4の変形例の Q F Nの構造を封止部を透過して示す 平面図、 図 5 1は図 5 0に示す G— G線に沿って切断した構造を示す断面図、 図 5 2は本発明の実施の形態 4の Q F Nの実装基板への実装構造における各リ一ド の被実装面と基板の端子との関係の一例を示す拡大部分平面図、 図 5 3は図 5 2 に示す実装構造のリ一ドにおける基板の端子との接続状態を示す拡大部分断面図 、 図 5 4は本発明の実施の形態 4の Q F Nの組み立て後の電気的特性検査時の状 態の一例を封止部を透過して示す平面図、 図 5 5は図 5 4に示す H— H線に沿つ て切断した構造を示す断面図、 図 5 6は本発明の実施の形態 4の Q F Nの組み立 て後の電気的特性検査時のソケット装着状態の一例を示す断面図、 図 5 7は図 5 6に示す I部の構造を示す拡大部分断面図、 図 5 8は図 5 6に示す電気的特性検 査時の GN D電位の供給状態の一例を示す部分平面図、 図 5 9は本発明の実施の 形態 5の Q F Nの構造の一例を封止部を透過して示す平面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面に基づいて詳細に説明する。
以下の実施の形態においては便宜上その必要があるときは、 複数のセクション または実施の形態に分割して説明するが、 特に明示した場合を除き、 それらはお 互いに無関係なものではなく、 一方は他方の一部または全部の変形例、 詳細、 補 足説明などの関係にある。
また、 以下の実施の形態において、 要素の数等 （個数、 数値、 量、 範囲等を含 む） に言及する場合、 特に明示した場合および原理的に明らかに特定の数に限定 される場合などを除き、 その特定の数に限定されるものではなく、 特定の数以上 でも以下でも良いものとする。
なお、 実施の形態を説明するための全図において、 同一の機能を有する部材に は同一の符号を付し、 その繰り返しの説明は省略する。
(実施の形態 1 )
図 1、 図 2に示す本実施の形態 1の半導体装置は、 図 7に示すリードフレーム 1を用いて組み立てられ、 かっこのリードフレーム 1の片方の面側に樹脂モール ディングによって封止部 3が形成された片面モールドの樹脂封止型の小型半導体 パッケージであり、 さらに、 封止部 3の裏面 3 aの周縁部に複数のリード 1 aの 被実装面 1 dを露出させて配置したペリフユラル形のものでもあり、 前記半導体 装置の一例として、 Q F N 5を取り上げて説明する。
したがって、 Q F N 5の各リード 1 aは、 封止部 3に埋め込まれたインナリー ドと、 封止部 3の裏面 3 aの周縁部に露出するァウタリードとの両者の機能を兼 ねている。
なお、 図 2に示す Q F N 5は、 チップ搭载部であるタブ 1 b力 その裏面 1 1 がハーフエッチングなどの加工で削られてリード 1 aの半分程度の厚さに形成さ れており、 したがって、 タブ 1 bの裏面 1 1側にも封止用樹脂がまわり込んで樹 脂モールディングが行われたものである。 つまり、 Q F N 5は、 タブ l bが封止 部 3に埋め込まれたタブ埋め込み構造のものであるが、 タブ l bの裏面 1 1が封 止部 3の裏面 3 aに露出するタブ露出構造であってもよい。
さらに、 Q F N 5は、 タブ 1 bの大きさが半導体チップ 2の大きさより小さい 小タブ構造のものであるが、 Q F N 5は、 小タブ構造に限らず、 タブ l bの大き さが半導体チップ 2と同等か、 またはそれ以上であってもよい。
図 1、 図 2に示す Q F N 5の構成について説明すると、 半導体チップ 2を支持 するチップ支持面 1 cを備え、 かっこのチップ支持面 1 cに半導体チップ 2が搭 载されたタブ 1 bと、 半導体チップ 2が樹脂封止されて形成された封止部 Sと、 タブ 1 bを支持するタブ吊りリード 1 eと、 封止部 3の裏面 3 aの周縁部に露出 する被実装面 1 dとその反対側に配置されるとともに封止部 3の側面 3 bに接触 する封止部形成面 1 gとを有した複数のリード 1 aと、 半導体チップ 2の表面電 極であるパッド 2 aとこれに対応するリード 1 aとを接続する複数のワイヤ 4と からなり、 複数のリード l aのうち、 対向して配置されたリード 1 a同士におけ る封止部形成面 1 gの内側端部 1 h間の長さ （M) が被実装面 1 dの内側端部 1 h間の長さ （L ) より長くなるように形成されている。
すなわち、 図 2に示すように、 各リード 1 a力 それぞれ対向するリード 1 a 間で、 長さ （M) >長さ （L ) となるように形成されている。
また、 各リード 1 aにおいて封止部形成面 1 gの長さ （Q) く被実装面 I dの 長さ （P ) となっている。
これにより、 各リード 1 aの封止部形成面 1 gの内側端部 1 hによって囲まれ て形成されるチップ搭載領域を拡大することができ、 その結果、 パッケージサイ ズを変えることなく搭載可能チップサイズの拡大化を図ることができる。
したがって、 より大きな半導体チップ 2を搭載することができる。
ここで、 図 2に示す本実施の形態 1の Q F N 5と、 図 1 4に示す比較例の Q F N型半導体装置とで、 それぞれの搭载可能チップサイズの最大値を比較すると、 まず、 図 1 4の比較例の Q F N型半導体装置では、 対向して配置されたリード 1 a同士の被実装面 1 dの内側端部 1 h間の長さ （L ) を 3 mmとすると、 封止部 形成面 1 gの内側端部 1 h間の長さ （M) は 2 . 9mmであり、 ダイボンダの搭載 精度を考慮すると、 半導体チップ 2の縁から 0. 1 mmのマージンが必要であり、 搭載可能チップサイズの最大値 （N) は、 長さ （M) _0. 2 mmより 2 . 7mm ( 2 . 7mm X 2 . 7mmのこと） となる。
これに対して、 本実施の形態 1の図 2に示す Q F N 5の場合、 パッケージサイ ズは同じとして、 対向して配置されたリード 1 a同士の被実装面 1 dの内側端部 l h間の長さ （L ) を同じく 3 mmとすると、 封止部形成面 1 gの内側端部 1 h 間の長さ （M) は 3 . 2mmであり、 その結果、 搭載可能チップサイズの最大値 （ N) は、 3. 0mm ( 3 . Omm X 3 . 0mmのこと） となる。
したがって、 パッケージサイズを同じとしても、 本実施の形態 1の図 2に示す Q F N 5の方が、 図 1 4に示す比較例の Q F N型半導体装置よりも大きな半導体 チップ 2を搭載できる。
また、 図 2に示す本実施の形態 1の Q F N 5によれば、 各リード 1 aの封止部 形成面 1 gの内側端部 1 hによって囲まれて形成されるチップ搭載領域を拡大す ることができるため、 ダイボンディングの際のボンディング精度を緩和すること ができる。
さらに、 リード 1 aの封止部形成面 1 g側の内側端部 1 hが被実装面 1 d側の 内側端部 1 hより半導体チップ 2から逃げる方向に位置されているため、 大きな 半導体チップ 2を搭載している場合に、 レジン注入圧力によってチップ上下動が 起こった際にもリード l aと半導体チップ 2との接触を防ぐことができ、 チップ 損傷を低減できる。
なお、 図 2に示す Q F N 5では、 図 4、 図 5に示すように、 各リード l aにお いてボンディングボイント 1 f より外側で、 かつモールドライン 1 kより内側の 領域に 1つの凹部 1 mが形成されている。
この凹部 1 mは、 リ一ド切断工程でリ一ド切断時にそのストレスがリード 1 a に付与された際に、 ス トレスを受ける箇所であり、 凹部 l mが形成されているこ とによってワイヤ接合部にストレスが付与されるのを防ぐことができ、 リード 1 a切断時のヮィャ 4の断線を防ぐことができる。
さらに、 凹部 l mが形成されていることにより、 リード 1 aのパッケージ水平 方向に対しての引き抜き強度を向上できる。
また、 図 2に示す Q F N 5では、 図 3、 図 4および図 6に示すように封止部形 成面 1 gの少なくとも一部の幅が被実装面 1 dの幅より広く形成されている。 つ まり、 図 6に示すように、 下側に配置される被実装面 1 dの幅より上側の封止部 形成面 1 gの幅が広く形成され、 リ一ド厚み方向に対して逆台形形状を有してい る。 ， これにより、 リード 1 aのパッケージ垂直方向に対しての引き抜き強度を向上 できる。 また、 図 2に示すように、 半導体チップ 2は、 タブ 1 bのチップ支持面 1 c上 にダイポンド材 （例えば、 銀ペーストなど） によって固定されている。
さらに、 Q F N 5の封止部 3の裏面 3 aの周縁部に並んで配置された外部端子 であるリード 1 aの被実装面 1 dには、 厚さ 1 0 μ πι程度の半田メツキ層 6が形 成されている。
また、 タブ l b、 タブ吊りリード 1 eおよび各リード 1 aは、 例えば、 銅など の薄板材によって形成され、 その厚さは、 0. 1 5〜0. 2 mm程度である。
さらに、 半導体チップ 2のパッド 2 aとこれに対応するリード 1 aとを接続す るワイヤ 4は、 例えば、 金線などである。
また、 封止部 3は、 モールド方法による樹脂封止によって形成され、 その際用 いられる封止用樹脂は、 例えば、 熱硬化性のエポキシ樹脂などである。
次に、 本実施の形態 1による Q F N 5 (半導体装置） の製造方法について説 明する。
まず、 半導体チップ 2を支持可能なタブ 1 bと、 タブ 1 bを支持するタブ吊り リード 1 eと、 タブ 1 bの周囲に配置された複数のリード 1 aとを有し、 かつ対 向して配置されたリード 1 a同士の封止部形成面 1 gの内側端部 1 h間の長さが 、 被実装面 1 dの内側端部 1 h間の長さより長く形成された図 7に示すリードフ レーム 1を準備する。
すなわち、 図 2に示すように、 各リード 1 aがそれぞれ封止部形成面 1 gの長 さ （Q) く被実装面 I dの長さ （P ) となったリードフレーム 1を準備する。 また、 リードフレーム 1には、 図 7に示すようにタブ 1 bおよびその周囲のリ ード 1 aを区画する切断部 1 jが形成されている。 なお、 図 7に示す点線部は、 モールド後のモーノレドライン 1 kである。
さらに、 リードフレーム 1は、 1枚のリードフレーム 1から複数個の Q F N 5 を製造することが可能な短冊状の細長い多連のものであり、 さらに、 1枚のリー ドフレーム 1上でマトリクス配列で Q F N 5を製造可能とし、 したがって、 1枚 のリードフレーム 1には、 1個の Q F N 5に対応したパッケージ領域がマトリク ス配列で複数個形成されている。
また、 リードフレーム 1は、 例えば、 銅 （C u ) などによって形成された薄 板材であり、 その厚さは、 例えば、 0. 1 5〜0. 2 mm程度であるが、 前記材料や 前記厚さなどは、 これらに限定されるものではない。
その後、 主面 2 bに半導体集積回路が形成された半導体チップ 2を準備し、 複 数のリード 1 aそれぞれの封止部形成面 1 gの内側端部 1 hによって囲まれた領 域内のタブ 1 b上に半導体チップ 2を配置する。
その後、 この半導体チップ 2の裏面 2 cとタブ 1 bのチップ支持面 1 cとを接 合するダイボンディング （ペレツトボンディングまたはチップマウントともいう ) を行う。
すなわち、 リードフレーム 1のタブ 1 bのチップ支持面 1 cに半導体チップ 2 を搭載する。
その際、 リ一ドフレーム 1のタブ 1 bにダイボンド材 （例えば、 銀ペーストな ど） を介して主面 2 bを上方に向けて半導体チップ 2を固定する。
続いて、 図 2に示すように、 半導体チップ 2のパッド 2 aとこれに対応する図 4に示すリード 1 aの封止部形成面 1 gのボンディングボイント 1 f付近とをポ ンディング用のワイヤ 4によってワイヤボンディングして接続する。
その後、 樹脂モールディング (ここでは、 トランスファーモールディング) に よつて半導体チップ 2および複数のワイヤ 4を樹脂封止してリードフレーム 1の 封止部形成面 1 g側に封止部 3を形成する （片面モールドを行う） 。
その際、 封止部 3の裏面 3 aの周縁部に複数のリード 1 aの被実装面 1 dが露 出して並ぶように樹脂モールディングを行う。
ここでは、 成形金型 8 (図 3 5参照） のキヤビティ 8 cと Q F N 5とが 1対 1 に対応した個片モールドタイプの前記成形金型 8を用いて樹脂モールディングを 行う。
これによつて、 リードフレーム 1上に複数の封止部 3がマトリクス配置で形成 される。
その後、 封止部 3から突出する各リード 1 aおよびタブ吊りリード 1 eをリー ドフレーム 1から切断分離するリード切断 （個片化） を行う。
ここでは、 リードフレーム 1の切断部 1 jに沿って各リード 1 aを切断し、 図 2に示す Q F N 5を取得する。 次に本実施の形態 1の変形例の QFN 5について説明する。
図 8、 図 9は、 変形例の Q FN 5を示すものであり、 また、 図 10〜図 12は
、 変形例の Q FN 5の各リード 1 aの形状を示すものである。
すなわち、 図 8、 図 9に示す Q FN 5は、 図 2に示す Q FN 5とほぼ同じ構造 であるが、 相違点は、 各リード 1 aの封止部形成面 1 gの形状であり、 各リード
1 aの封止部形成面 1 gの内側端部 1 hに図 12に示すような切り欠き部 1 iが 形成されている。
つまり、 各リード 1 aの封止部形成面 1 gの内側コーナ部に封止部形成面 1 g より下がった段差部を有する切り欠き部 1 iが設けられている。
この切り欠き部 1 iを設けたことにより、 対向して配置されたリード 1 a同士 の封止部形成面 1 gの内側端部 1 h間の長さ （M) 、 被実装面 I dの内側端部 l h間の長さ （L) より長く形成されており、 図 2に示す QFN5と同様に、 各 リード l a力 封止部形成面 l gの長さ （Q) <被実装面 I dの長さ （P) とな つている。
なお、 図 9に示す変形例の Q F N 5では、 各リード 1 aにおいて封止部形成面 1 gから一段下がった切り欠き部 1 iにワイヤ 4を接続している。
したがって、 図 13に示すように、 ワイヤボンディング時にリード 1 aの切り 欠き部 1 iにボンディングツールであるキヤビラリ 7が入り込めるように、 半導 体チップ 2の端部とキヤビラリ 7との間隔 （Q) を見極めて搭载可能チップサイ ズを設定する必要がある。
例えば、 図 2に示す QFN5とパッケージサイズを同じとして、 かつ前記間隔 (Q) を見極めて （例えば、 Q=0.05 mm程度として） 搭載可能チップサイズ を算出する。 まず、 図 9に示すように、 対向して配置されたリード 1 a同士の被 実装面 1 dの内側端部 1 h間の長さ （L) を同じく 3mmとすると、 封止部形成 面 1 gの内側端部 1 h間の長さ （M) は 3.84であり、 ダイボンダの搭載精度と ワイヤボンダのボンダビリティを考慮すると、 例えば、 半導体チップ 2の縁から 0.32 mmのマージンが必要であり、 搭載可能チップサイズの最大値 （N) は、 長さ （M) — 0.64より 3.2mm (3.2111111ズ 3.2111111のこと） となる。
この場合、 リード 1 aの封止部形成面 1 gの内側端部 1 hに切り欠き部 1 iが 形成されているため、 図 2の Q F N 5と比較してもさらに大きな半導体チップ 2 を搭载することが可能になる。
なお、 図 9に示す変形例の Q F N 5のその他の構造および組み立て方法ならび にその他の作用効果については、 図 2に示す Q F N 5のものと同様であるため、 その重複説明は省略する。
(実施の形態 2 )
本実施の形態 2は、 実施の形態 1で説明した Q F N 5とほぼ同様の構造の Q F N 9について説明するものである。
図 1 5は、 図 1 6に示すタブ 1 bが半導体チップ 2の主面 2 bより小さく形成 された小タブ構造で、 かつタブ 1 bの裏面 1 1側に封止部 3の一部が配置された タブ埋め込み構造の Q F N 9において、 この Q F N 9の組み立てにおける樹脂モ 一ルディング時のレジン （封止用樹脂） の流動状態を示したものである。 すなわ ち、 チップサイズが大きくなると、 半導体チップ 2の裏面 2 c側においてタブ 1 bの側面とリード 1 aとの間の領域に封止用樹脂が回り込みにくくなる力 本実 施の形態 2の Q F N 9は、 図 1 6に示すようにタブ 1 bの裏面 1 1をハーフェツ チングなどで薄く加工して、 樹脂モールディング時にタブ 1 bの裏面 1 1側にも 封止用樹脂を周り込ませるものである。
これによつて、 タブ l bの裏面 1 1側で図 1 5に示すようなレジン流動方向 1 0に沿って封止用樹脂が流れ、 その結果、 チップ裏面におけるタブ 1 bの側面と リード 1 aとの間の領域に封止用樹月旨を回り込ませることができ、 前記領域にお けるボイドの発生を防ぐことができる。
なお、 タブ 1 bの裏面 1 1を薄くする加工方法としては、 コイニング加工を採 用してもよい。 また、 図 1 5および図 1 6に示す Q F N 9では、 タブ上げ加工は 施されていないため、 タブ 1 bのチップ搭載側の面であるチップ支持面 1 cと、 各リード 1 aの封止部形成面 1 gとは同じ高さに配置されている。
次に、 図 1 7に示す変形例の Q F N 9は、 タブ上げ加工が施されたタブ埋め込 み構造のものであり、 タブ 1 bのチップ支持面 1 c力 リード l aの封止部形成 面 1 gよりチップ主面側の方向に遠ざかった位置に配置されている。 この場合も 、 図 1 5に示す Q F N 9と同様にタブ 1 bの裏面 1 1側においてレジン流動方向 1 0に沿って封止用樹脂が流れるため、 チップ裏面におけるタブ 1 bの側面とリ ード 1 aとの間の領域に封止用樹脂を回り込ませることができ、 前記領域におけ るボイドの発生を防ぐことができる。
したがって、 チップ端部がリード 1 aに近づいているような大きなサイズの半 導体チップ 2を搭載した Q F N 9では、 タブ 1 bを薄くすることやタブ上げ加工 を施すこと力 チップ裏面でのタブ 1 bの側面に形成されるボイドの低減化に有 効である。
次に、 本実施の形態 2の Q F N 9のリード形状について説明する。
図 1 8〜図 2 0に示すリード 1 aは、 実施の形態 1の Q F N 5のリード l aと 同様の形状であり、 封止部形成面 1 gのワイヤ接合箇所に相当するボンディング ポイント 1 f より外側に 1つの窪みである凹部 l mが形成されている。 この囬部 1 mは、 樹脂モールディング後のリ一ド切断時にリード 1 aのワイャ接合箇所に かかる応力を緩和する応力緩和手段であり、 前記応力をワイャ接合箇所の外側の 凹部 1 mに集中させて凹部 1 mより内側のワイヤ接合箇所には応力がかからない ようにし、 これにより、 ワイヤ剥がれやワイヤ切断を防ぐことができる。
なお、 1つのリード 1 aの封止部形成面 1 gにおいて凹部 1 mは 1つ形成され ていることが好ましい。 すなわち、 封止部形成面 1 gのボンディングボイント 1 f の周囲はボンディングエリアとして確保しなければならず、 ボンディングェリ ァを除いて凹部 1 mを複数形成しようとするとそれぞれの凹部 1 mを十分深く形 成するのが難しくなる。 囬部 l mは、 その深さが浅くなると封止用樹脂と凹部 1 mの接合力が弱まり、 応力緩和の作用も小さくなる。
また、 凹部 l mを深く形成しょうとすると、 加工上、 凹部 l mの幅をある程度 確保しなければならず、 封止部形成面 1 gのボンディングェリァ以外の領域で凹 部 2個分の領域を確保するのは非常に困難となる。
さらに、 Q F N 9のワイヤボンディングでは、 図 3 6に示すように、 半導体チ ップ側に 1 s tボンディングを行い、 リ一ド側に 2 n dボンディングを行ってお り、 その際、 2 n dボンディングは、 1 s tボンディングのように、 金 H (ワイ ャ 4 ) のボールを押し付けて接続する方法とは異なり、 ワイヤ 4を潰して切って リード 1 aに接続するため、 1 s tボンディングの領域よりは広い面積の領域が 必要になる。
したがって、 応力緩和の効果を十分に得るためには、 1つのリード l aで 1つ の凹部 1 mを形成することが好ましい。
次に、 Q F N 9のリード 1 aでは、 封止部形成面 1 gに、 リード 1 aの延在方 向に直角な方向に対して封止部形成面 1 gの幅より小さな幅の凹部 l mが形成さ れている。 つまり、 凹部 l mはリード 1 aの両側面まで至らず、 封止部形成面 1 g内で終端しており、 図 1 9に示すように凹部 1 mのリード 1 aの幅方向の両端 部には端部肉部 1 nが形成されている。
凹部 l mのリード幅方向の両端に端部肉部 1 nが形成されていることにより、 リード 1 aの強度を確保して樹脂モールディング時のリード 1 aの変形を防止す ることができる。
すなわち、 Q F N 9の組み立ての樹脂モールディング工程で、 図 3 8に示すよ うにフィルム 1 1を用いた樹脂モールディングを採用する際には、 各リード 1 a の被実装面 1 dに封止用樹脂が回り込まないように、 リード下にフィルム 1 1を 配置して成形金型 8のクランプによってフィルム 1 1に各リード 1 aを潜り込ま せて、 この状態で樹脂モールディングを行う。
その際、 各リード 1 aの強度が弱いと、 成形金型 8のクランプ時の反力によつ てリード 1 aが変形してしまうという不具合が発生するが、 図 1 9に示すリード 形状のように、 凹部 1 mのリード幅方向の両端に端部肉部 1 nが形成されている ことにより、 リード 1 aの強度を確保して樹脂モールディング時のリード 1 aの 変形を防ぐことができる。
また、 Q F N 9のリード l aは、 図 1 9に示すように、 チップ側に配置される ワイャ接合部 1 qと、 封止部 3の側面 3 bの内側と外側とに跨がる基端部 1 pと を有しており、 ワイヤ接合部 1 qにおける封止部形成面 1 gの幅は、 基端部 l p における封止部形成面 1 gの幅より広く形成されている。
すなわち、 リード 1 aにおいては、 外側寄りの基端部 1 pとこれより内側のヮ ィャ接合部 l qとで、 その封止部形成面 1 gの幅が異なっており、 内側のワイヤ 接合部 1 qの封止部形成面 1 gの方が幅が広い。 つまり、 封止部形成面 1 gの幅 広の部分はリード 1 aのチップ側端部から外側に向かって延在している力 封止 部 3の側面 3 bの手前で終端しており、 そこから基端部 1 pとなって封止部形成 面 1 gの幅が狭くなつている。
これにより、 リード 1 aのその延在方向の引き抜き強度を高めることができ、 リード 1 aの封止部 3からの脱落を防止することができる。
また、 ワイヤ接合部 l qでは、 封止部形成面 1 gの方がその反対側の被実装面 1 dより幅広に形成されており、 ワイヤ接合部 1 qにおけるリード 1 aの幅方向 の断面形状は、 図 2 1に示すように、 下底より上低の長さが長い逆向きの略台形 形状を成している。
これにより、 リード 1 aのパッケージ厚さ方向に対する引き抜き強度を高める ことができる。
また、 本実施の形態 2の Q F N 9のリード 1 aは、 そのリードパターンの加工 において、 エッチング加工を採用しており、 エッチング; ¾Dェの際にはリード 1 a の表裏面の両側からエッチング液を塗布するため、 表裏両面側からリード 1 aを 削ることになる。
したがって、 図 2 1および図 2 2に示す各リードの断面形状において、 各リー ド 1 aの厚さ方向の中央付近に湾曲結合部 1 rが形成されており、 この湾曲結合 部 1 rによってリード 1 aの強度の向上と引き抜き強度の向上を図ることができ る。
なお、 リードパターンの加工は、 エッチング加工に限らず、 プレス加工を採用 してもよい。
次に、 本実施の形態 2の図 2 3〜図 3 4に示す種々の変形例のリ一ド形状につ いて説明する。
図 2 3〜図 2 5に示すリード 1 aは、 外形的には、 図 1 8〜図 2 0に示すリ一 ド l aと同じであり、 図 2 5に示すように、 リード 1 aの延在方向の封止部形成 面 1 gと被実装面 1 dとにおいてそれぞれのモールドライン 1 kからチップ側端 部までの長さが、 長さ （R) く長さ （P ) となっており、 さらに、 ワイヤ接合部 1 qの封止部形成面 1 gに、 図 1 9に示すような囬部 1 mが形成されていないも のであり、 封止部形成面 1 gが平坦面のみとなつている。 このリード形状は、 樹 脂モールディング後のリ一ド切断工程で、 パンチによる切断ではなく、 図 3 7に 示すようなプレード 1 2を用いたダイシング切断を採用した場合に有効な形状で める。
すなわち、 ダイシング切断は、 パンチ切断に比較してリード切断時にリード 1 aにかかる応力が小さいため、 ワイヤ接合箇所に与えるダメージも小さく、 した がって、 応力緩和手段である囬部 l mを設けなくても済む。
その結果、 リード 1 aのワイャ接合部 1 qの封止部形成面 1 gにおいてボンデ ィング領域を広く確保することができ、 2 n dボンディングを打ち易くすること ができる。
なお、 ダイシング切断を行う場合は、 樹脂モールディングが一括モールド、 す なわち、 図 3 7に示すような複数のデパイス領域を成形金型 8の 1つのキヤビテ ィ 8 cで覆って樹脂モールディングする場合である。
次に、 図 2 6〜図 2 8に示す変形例のリ一ド形状は、 各リード 1 aに対してそ のワイャ接合部 1 qの両側面にそれぞれ応力緩和手段として凹部 1 mを形成した ものである。
すなわち、 リード 1 aのワイヤ接合部 1 qにおいて、 封止部形成面 1 gの凹部 1 mと両側面の凹部 1 mとで合計 3つの 部 1 mが形成されており、 リード 1 a のワイヤ接合部 1 qのボンディングボイント 1 ίより外側領域の断面積を十分に 小さくできるため、 パンチによるリード切断の際のボンディング領域にかかる応 力を十分に小さくしてリード切断時のワイヤ剥がれやワイヤ切断などの不具合の 発生を防ぐことができる。
なお、 応力緩和手段としては、 各リード 1 aにおいて、 そのボンディングボイ ント 1 f より外側箇所にリード 1 aの断面積を小さくするような形状を有してい ればよく、 例えば、 凹部 l mやスリットまたは切り欠きなどである。
次に、 図 2 9〜図 3 1に示す変形例のリ一ド形状は、 封止部形成面 1 gを平坦 面とし、 かつ各リード 1 aに対してそのワイヤ接合部 1 qの両側面にそれぞれ応 力緩和手段である M部 1 mを形成したものである。
これにより、 封止部形成面 1 gには凹部 1 mが形成されずに平坦面のみである ため、 ボンディング領域を広く確保することができるとともに、 リード切断時の 応力は両側面に形成された凹部 1 mによって緩和することができる。 また、 図 3 2〜図 3 4に示す変形例のリ一ド形状は、 封止部形成面 1 gを平坦 面とし、 かつ各リード 1 aに対してそのワイヤ接合部 1 qの両側面にそれぞれ応 力緩和手段である凹部 1 mを 2つずつ形成したものである。
これにより、 ボンディング領域を広く確保しつつ、 リード切断時の応力をさら に緩和することができる。
次に、 本実施の形態 2の半導体装置の製造方法について説明する。
まず、 図 3 5を用いて個片モールドタイプの Q F N 9の組み立てについて説明 する。
ステップ S 1に示すように、 半導体チップ 2を支持可能なタブ 1 bと、 タブ 1 bを支持するタブ吊りリード 1 eと、 タブ 1 bの周囲に配置され、 かつ被実装面 1 dおよび封止部形成面 1 gを有する複数のリード 1 aとを有しており、 さらに 対向して配置されたリード 1 a同士の封止部形成面 1 gの内側端部 1 h間の長さ 力 被実装面 1 dの内側端部 1 h間の長さより長く形成され、 かつ各リード 1 a に応力緩和手段である凹部 1 mが設けられた'リードフレーム 1を準備する。 すなわち、 図 2に示すように各リード 1 aがそれぞれ封止部形成面 1 gの長さ (Q) く被実装面 I dの長さ （P ) となったリードフレーム 1を準備する。 なお、 リードフレーム 1は、 1枚のリードフレーム 1から複数個の Q F N 9を 製造することが可能な短冊状の細長い多連のものであり、 さらに、 1枚のリード フレーム 1上でマトリクス配列で Q F N 9を製造可能とし、 したがって、 1枚の リードフレーム 1には、 1個の Q F N 9に対応したパッケージ領域がマトリクス 配列で複数個形成されている。
その後、 ステップ S 2に示すダイボンディングを行う。
ここでは、 主面 2 bに半導体集積回路が形成された半導体チップ 2を準備し、 複数のリード 1 aそれぞれの封止部形成面 1 gの内側端部 1 hによって囲まれた 領域内のタブ 1 b上に半導体チップ 2を配置する。
その後、 この半導体チップ 2の裏面 2 cとタブ 1 bのチップ支持面 1 cとを接 合するダイボンディング （ペレツトボンディングまたはチップマウントともいう ) を行う。
すなわち、 リ一ドフレーム 1のタブ 1 bのチップ支持面 1 cに半導体チップ 2 を搭載する。
その際、 リードフレーム 1のタブ 1 bにダイポンド材 （例えば、 銀ペースト、 ボンディングフィルム （接着テープ） など） を介して主面 2 bを上方に向けて半 導体チップ 2を固定する。
続いて、 ステップ S 3に示すワイヤボンディングを行う。
ここでは、 半導体チップ 2のパッド 2 aと、 これに対応する図 1 9に示すリ一 ド 1 aの凹部 1 mより内側領域の封止部形成面 1 gのボンディングボイント 1 ί 付近とを金線などの導電性のワイヤ 4によってワイヤボンディングして接続する その際、 まず、 半導体チップ 2のパッド 2 aとワイヤ 4とを接続する 1 s tボ ンデイングを行い、 その後、 ワイヤ 4と、 リード 1 aのワイヤ接合部 1 qの封止 部形成面 1 gの凹部 1 mより内側のボンディングボイント 1 f付近とを接続する 2 n dボンディングを行う。
前記 2 n dボンディングでは、 図 3 6に示すように、 ワイヤ 4を潰して切って リード 1 aに接続するため、 1 s tボンディングの領域よりは広い面積のボンデ ィング領域が必要になるが、 本実施の形態 2のリード 1 aの場合、 リード 1 aの 封止部形成面 1 gに凹部 l mが 1つしか形成されていないため、 2 n dボンディ ングの領域を確保し易く、 2 n dボンディングを容易に行うことができる。 その後、 ステップ S 4のトランスファーモールディングを行う。 ここでは、 成 形金型 8のキヤビティ 8 cと Q F N 9とが 1対 1に対応した個片モールドタイプ の前記成形金型 8を用いて樹脂モールディングを行う。
その際、 封止部 3の裏面 3 aの周縁部に複数のリード 1 aの被実装面 1 dが露 出して並ぶように樹脂モールディングを行う。 これによつて、 半導体チップ 2お よび複数のワイヤ 4を樹脂封止してリ一ドフレーム 1の封止部形成面 1 g側に封 止部 3を形成する （片面モールドを行う） 。
これによつて、 リードフレーム 1上に複数の封止部 3がマトリクス配置で形成 される。
その後、 ステップ S 5の外装メツキを行って、 リード 1 aの被実装面 1 dに半 田メツキ層 6を形成する。 その後、 ステップ S 6のマークを行って Q F N 9の封止部 3などに所望のマー クを付す。
その後、 ステップ S 7の切断を行って Q F N 9の個片化を行う。
その際、 それぞれのリード 1 aの応力緩和手段である凹部 1 mより外側箇所を 切断金型 1 3で挟持し、 この状態で封止部 3から突出する各リード 1 aをパンチ によって切断してリードフレーム 1から分離する （個片化する） 。
切断時には、 凹部 l mが形成されている箇所、 すなわちリード 1 aのワイヤ接 合部 1 qの断面積が最も小さい箇所に応力が集中する。 その際、 凹部 l mが 2 n dボンディングのワイヤ接合箇所より外側に位置しているため、 切断時の応力は 凹部 l mに集中し、 したがって、 リード切断時のワイヤ剥がれやワイヤ切断など の不具合の発生を防ぐことができる。
これにより、 リード切断を終了し、 ステップ S 8に示す Q F N 9の製品完成と なる。
次に、 図 3 7を用いて一括モールドタイプの Q F N 9の組み立てについて説明 する。
なお、 複数のデパイス領域を成形金型 8の 1つのキヤビティ 8 cで覆って樹脂 モールディングを行う一括封止では、 リ一ド切断をダイシングによって行う。 ダ ィシングによるリ一ド切断では、 切断時のリード 1 aにかかる応力がパンチ切断 よりは小さいため、 リード 1 aの形状としては、 図 2 4に示すような封止部形成 面 1 gが平坦面のみのものを採用することも可能であるが、 ここでは、 図 1 9に 示す封止部形成面 1 gに 1つの凹部 1 mが形成されたリード 1 aを採用する場合 を説明する。
まず、 ステップ S 1 1に示すように、 半導体チップ 2を支持可能なタブ 1 bと 、 タブ 1 bを支持するタブ吊りリード 1 eと、 タブ 1 bの周囲に配置され、 かつ 被実装面 1 dおよび封止部形成面 1 gを有する複数のリード 1 aとを有しており 、 さらに対向して配置されたリード 1 a同士の封止部形成面 1 gの内側端部 1 h 間の長さが、 被実装面 1 dの内側端部 1 h間の長さより長く形成され、 かつ各リ ード 1 aの封止部形成面 1 gに、 リード 1 aの延在方向に直角な方向に対して封 止部形成面 1 gの幅より小さな幅の応力緩和手段である凹部 1 mが設けられたリ ードフレーム 1を準備する。
すなわち、 図 2に示すように、 各リード 1 aがそれぞれ封止部形成面 1 gの長 さ （Q) く被実装面 I dの長さ （P ) となっており、 さらに、 各凹部 l mのリー ド幅方向の両端には、 図 1 9に示す端部肉部 1 nが形成されたリードフレーム 1 を準備する。
なお、 リードフレーム 1は、 1枚のリードフレーム 1から複数個の Q F N 9を 製造することが可能な短冊状の細長い多連のものであり、 さらに、 1枚のリード フレーム 1上でマトリクス配列で Q F N 9を製造可能とし、 したがって、 1枚の リードフレーム 1には、 1個の Q F N 9に対応したパッケージ領域がマトリクス 配列で複数個形成されている。
その後、 ステップ S 1 2に示すダイボンディングを行う。
ここでは、 主面 2 bに半導体集積回路が形成された半導体チップ 2を準備し、 図 2に示す複数のリード 1 aそれぞれの封止部形成面 1 gの内側端部 1 hによつ て囲まれた領域内のタブ 1 b上に半導体チップ 2を配置する。
その後、 この半導体チップ 2の裏面 2 cとタブ 1 bのチップ支持面 1 cとを接 合するダイボンディング (ペレツトボンディングまたはチップマウントともいう ) を行う。
すなわち、 リードフレーム 1のタブ 1 bのチップ支持面 1 cに半導体チップ 2 を搭載する。
その際、 リードフレーム 1のタブ 1 bにダイボンド材 （例えば、 銀ペーストな ど） を介して主面 2 bを上方に向けて半導体チップ 2を固定する。
続いて、 ステップ S 1 3に示すワイヤボンディングを行う。
ここでは、 半導体チップ 2のパッド 2 aと、 これに対応する図 1 9に示すリ一 ド 1 aの凹部 1 mより内側領域の封止部形成面 1 gのボンディングボイント 1 f 付近とを金線などの導電性のワイヤ 4によってワイヤボンディングして接続する その際、 まず、 半導体チップ 2のパッド 2 aとワイヤ 4とを接続する 1 s tポ ンデイングを行い、 その後、 ワイヤ 4と、 リード 1 aのワイヤ接合部 1 qの封止 部形成面 1 gの凹部 1 mより内側のボンディングボイント 1 ί付近とを接続する 2 n dボンディングを行う。 本実施の形態 2のリード 1 aの場合、 リード 1 aの 封止部形成面 1 gに凹部 l mが 1つしか形成されていないため、 2 n dボンディ ングの領域を確保し易く、 2 n dボンディングを容易に行うことができる。 その後、 ステップ S 1 4のモールドを行う。 ここでは、 成形金型 8の 1つのキ ャビティ 8 cによって複数のデバイス領域を一括して覆って樹脂モールディング を行う一括モーノレドを行う。
その際、 各デパイス領域では、 封止部 3の裏面 3 aの周縁部に複数のリード 1 aの被実装面 1 dが露出して並ぶように樹脂モールディングを行う。 一括モール ドの際には、 まず、 図 3 8に示すように、 成形金型 8の下型 8 bの金型面上にフ イルム 1 1を配置して複数のデバイス領域を成形金型 8の上型 8 aの 1つのキヤ ビティ 8 cで覆った状態で型締め （クランプ） を行う。 この型締めによって、 図
3 8の部分拡大図に示すように、 リード 1 aの被実装面 1 dをフィルム 1 1に潜 り込ませて樹脂成形を行う。 これにより、 裏面 3 aの周縁部に複数のリード 1 a の被実装面 1 dが露出して並ぶように一括封止部 1 4を形成する。
なお、 リード 1 aにおいて凹部 1 mのリード幅方向の両端に図 1 9に示す端部 肉部 1 nが形成されていることにより、 リード 1 aの強度を確保することができ 、 成形金型 8のクランプ時の反力によってリード 1 aが変形してしまうという不 具合の発生を防止できる。
モールド後、 ステップ S 1 5の外装メツキを行って、 リード l aの被実装面 1 dに半田メツキ層 6を形成する。
その後、 ステップ S 1 6のマークを行ってそれぞれの Q F N 9の封止部 3に相 当する箇所に所望のマークを付す。
その後、 ステップ S 1 7の切断を行って Q F N 9の個片化を行う。
その際、 ここでは、 ダイシングによって各リード 1 aおよび一括封止部 1 4を 切断してリードフレーム 1から分離する。 すなわち、 ブレード 1 2を用いて各リ ード 1 aおよび一括封止部 1 4を切断し、 これによつて個片化する。
なお、 ブレード 1 2を用いたダイシングによる切断では、 パンチ切断に比較し てリード切断時にリード 1 aにかかる応力が小さいため、 ワイヤ接合箇所に与え るダメージも小さく、 ワイヤ剥がれやワイヤ切断などの不具合の発生を防ぐこと ができる。
これにより、 リード切断を終了し、 ステップ S 18に示す Q FN 9の製品完成 となる。
(実施の形態 3)
本実施の形態 3は、 Q FN構造の半導体装置において、 放熱性を高める構造を 説明するものである。 すなわち、 実施の形態 1で説明した Q FN 5は、 対向して 配置されたリード 1 a同士における封止部形成面 1 gの内側端部 1 h間の長さ （ M) が被実装面 1 dの内側端部 1 h間の長さ （L) より長くなるように形成され 、 したがって、 長さ （M) >長さ （L) であり、 その結果、 各リード 1 aの封止 部形成面 1 gの内側端部 1 hによって囲まれるチップ搭載領域を拡大することが でき、 パッケージサイズを変えることなく搭載可能チップサイズの拡大化を図る ものであるが、 このような半導体装置において、 本実施の形態 3の QFN15は 、 図 39や図 41に示すように、 チップ端部が各リード 1 aに近づくぐらいに大 きな半導体チップ 2を搭載したものである。
この場合、 半導体チップ 2が大きくなるにつれてその放熱性も高める必要があ るため、 タブ 1 bを封止部 3の裏面 3 aから露出させるとともに、 半導体チップ 2とほぼ同じ大きさまで大きくした構造である。
図 39、 図 40に示す QFN15は、 半導体チップ 2より僅かに大きなタブ 1 bを採用して、 このタブ 1 bを封止部 3の裏面 3 aに露出させたものであり、 そ の結果、 QFN15の放熱性を向上できる。
また、 図 41、 図 42に示す QFN 15は、 半導体チップ 2より僅かに小さな タブ 1 bを採用した場合であり、 このタブ 1 bを封止部 3の裏面 3 aに露出させ て QFN15の放熱性を向上できる。
なお、 図 43の部分拡大図に示すように、 半導体チップ 2がタブ 1 bの外側に オーバーハングする構造の Q FN 15の場合には、 半導体チップ 2のタブ 1わの 端部からの突出した長さ （オーバーハング長さ ： R) を、 リード l aの被実装面 1 dにおけるリード延在方向の長さ （S) 以下とすることが望ましい。 すなわち 、 (R) ≤ (S) にすることが望ましい。
これにより、 半導体チップ 2のタブ 1 bの端部からの突出長さを抑えることが でき、 その結果、 チップ端部とリード 1 aの内側端部 1 hとの間に隙間 （T) を 設けることができる。 したがって、 樹脂モー デイング時に、 半導体チップ 2の 裏面 2 c側におけるタブ 1 bの側面にも封止用樹脂を回り込ませることができ、 これにより、 タブ 1 bの側面にボイドが形成されることを防止できる。
(実施の形態 4 )
本実施の形態 4は、 Q F N構造の半導体装置のさらに小型化を図る技術であり 、 主に GND電位などの固定電位の安定化を図った半導体装置である。 ここでは 、 一例として、 高周波で動作する回路が組み込まれた半導体チップ 2を有する Q F N 1 6を取り上げて説明する。
すなわち、 実施の形態 1で説明した図 2に示す Q F N 5は、 対向して配置され たリード 1 a同士における封止部形成面 1 gの内側端部 1 h間の長さ （M) が被 実装面 1 dの内側端部 1 h間の長さ （L ) より長くなるように形成され、 その結 果、 各リード 1 aの封止部形成面 1 gの内側端部 1 hによって囲まれるチップ搭 載領域を拡大することができ、 パッケージサイズを変えることなく搭載可能チッ プサイズの拡大化を図るものであるが、 このような半導体装置において、 本実施 の形態 4の Q F N 1 6は、 リード l aに割り当てる GND端子などの共通端子を 増やさずに、 タブ吊りリード 1 eの一部を共通端子用の外部端子として用いて G N D電位などの固定電位の安定化を図るものである。
したがって、 タブ吊りリード 1 eの一部を GND用の外部端子として用いるこ とにより、 従来リード 1 aに割り当てていた GN D用リードを空きリードにする こともでき、 これにより、 リード数を減らして半導体装置の小型化を図ることも 可能である。
図 4 4、 図 4 5に示す Q F N 1 6は、 図 2に示す Q F N 5と同様に、 対向して 配置されたリード 1 a同士における封止部形成面 1 gの内側端部 1 h間の長さ （ M) が被実装面 1 dの内側端部 1 h間の長さ （ L ) より長くなるように形成され 、 その結果、 各リード 1 aの封止部形成面 1 gの内側端部 1 hによって囲まれる チップ搭載領域を拡大することができるとともに、 タブ吊りリード （吊りリード ) 1 eの被実装面 1 nの反対側の面である上面 1 qの前記被実装面 1 nに対向す る領域に、 一端が半導体チップ 2のパッド 2 aに接続された導電性のワイヤ 4の 他端が接続されているものである。
すなわち、 半導体チップ 2の GN D用のパッド 2 aとタブ吊りリード 1 eとを ワイヤ 4で接続したものであり、 4本のタブ吊りリード 1 eそれぞれがタブ 1 b に連結されているため、 4本のタブ吊りリード 1 eを GND用の共通の外部端子 として用いるものである。
その際、 ワイヤ 4のタブ吊りリード 1 eへの接続箇所は、 タブ吊りリード l e の露出部 1 pの被実装面 1 nと対向する上面 1 qである。
すなわち、 図 4 5に示すように、 タブ吊りリード 1 eの板厚方向において偏心 が行われていない箇所 （例えば、 板厚の変更や曲げ加工などが行われていない箇 所） にワイヤ 4を接続している。 図 4 5に示す Q F N 1 6は、 タブ l bおよびタ プ吊りリード 1 eの一部がハーフエッチングされたものであり、 タブ吊りリード 1 eの板厚が変わっていない露出部 1 pにワイヤ 4が接続されている。
なお、 タブ吊りリード 1 eへのワイヤボンディングは、 ワイヤボンディング時 の安定性を向上させるために、 タブ吊りリード 1 eのなるベく外側にボンディン グすることが好ましい。 これは、 ワイヤボンディング時のヒートブロックを確実 に露出部 1 pに密着させるためであり、 これにより、 ワイヤボンディング時の熱 や超音波をタブ吊りリード 1 eの露出部 1 pから確実に伝えてタブ吊りリード 1 eへのワイヤボンディングを安定させることができる。
さらに、 半導体チップ 2の大形化にも対応し易くなるため、 したがって、 タブ 吊りリード 1 eへのワイヤボンディングは、 タブ吊りリード 1 eのなるベく外側 に行うことが好ましい。
また、 Q F N 1 6のタブ吊りリード 1 eの露出部 1 pの上面 1 qには、 そのヮ ィャ 4の接続箇所より外側にスリットである凹部 1 rが形成されている。 この凹 部 1 rは、 図 4 6および図 4 7に示す樹脂モールディング後の構造においてリー ド切断を行う際に、 タブ吊りリード 1 eの引きちぎりによる切断時のタブ吊りリ ード 1 eのワイヤ 4の接続箇所にかかる応力を緩和するものである。
すなわち、 タブ吊りリード 1 eの引きちぎりによる切断は、 図 4 7に示すタブ 吊りリード 1 eの切り欠き部 1 uに回転の応力を掛けて引きちぎるようにして切 断するものであり、 その際、 凹部 1 rに切断時のリード厚さ方向のストレスを集 中させてワイヤ 4の接続箇所に切断ストレスが掛からないようにする。 これによ り、 タブ吊りリード 1 eの切断時のワイヤ剥がれの発生を防ぐことができる。 さらに、 H0部 1 rによって、 タブ吊りリード 1 e上のリークパスを長くするこ とができ、 タブ吊りリード 1 eに沿って浸入する水を低減することができる。 また、 タブ吊りリード 1 eの露出部 1 pのワイヤ 4が接続する箇所より外側の 両側面には、 突起部 1 sが設けられている。 この突起部 1 sは、 凹部 1 rと同様 にタブ吊りリード 1 eの引きちぎりによる切断時のタブ吊りリード 1 eのワイヤ 4の接続箇所にかかる応力を緩和するものであるが、 タブ吊りリード 1 eの切断 時のリード水平方向のストレスを緩和させるものである。 すなわち、 タブ吊りリ ード 1 eの切断時にこの突起部 1 sがリード水平方向の切断ストレスを受けて、 ワイヤ 4の接続箇所には切断ストレスが掛からないようにするものである。 さらに、 この突起部 1 sによってもタブ吊りリード 1 e上のリークパスを長く することができ、 タブ吊りリード 1 eに沿って浸入する水を低減することができ る。
また、 図 5◦および図 5 1の変形例の Q F N 1 6に示すように、 タブ吊りリー ド 1 eの露出部 1 pの上面 1 qのワイヤ 4の接続箇所の内側に、 さらにもう 1つ の凹部 1 tを形成してもよい。 このワイヤ 4の接続箇所より内側に形成された凹 部 I tは、 Q F N 1 6を実装基板 1 7 (図 5 3参照） に実装した状態での信頼性 テスト （温度サイクルテスト） 時の熱応力を吸収するものであり、 信頼性テスト 時に熱応力がワイヤ 4の接続箇所に掛かるのを防ぐことができる。
なお、 本実施の形態 4の Q F N 1 6は、 タブ吊りリード 1 eを GN D用の外部 端子として使用する際に、 リード 1 aの本数を減らさないように、 封止部 3の裏 面 3 aの 4つの角部の面取り部 3 cにタブ吊りリード 1 eの露出部 1 pの被実装 面 1 nを配置している。
すなわち、 元々 Q F N構造の半導体装置では、 タブ吊りリード 1 eは封止部 3 の角部に配置されているため、 これを利用して封止部 3の角部にタブ吊りリード 1 eの露出部 1 pの被実装面 1 nを配置し、 この被実装面 1 nを GN D用の外部 端子とすることにより、 リード 1 aの本数を減らさずに済む。 言い換えると、 タ ブ吊りリード 1 eを G N D用の外部端子として用いることにより、 従来リード 1 aに割り当てていた GND用リードを空きリードにすることもでき、 リード数を 減らして半導体装置の小型化を図ることも可能である。
これによつて、 QFN1 6の実装面積を低減することができる。
また、 図 48および図 49に示す変形例の QFN1 6は、 タブ l bの位置をリ ード 1 aより高くしたタブ上げ加工を施した構造のものであり、 これによつて、 タブ 1 bが封止部 3によつて封止されたタブ埋め込み構造となる。 なお、 図 44 および図 45に示す QFN1 6は、 タブ l bの裏面 1 1がハーフエッチング加工 されて薄く形成されたものであり、 この場合にもタブ 1 bが封止部 3によって封 止されたタブ埋め込み構造となる。
このようにタブ埋め込み構造を採用することにより、 タブ l bが封止部 3の裏 面 3 aに露出していないため、 図 5 3に示す実装基板 1 7において、 QFN実装 時のタブ 1 bの下方に対応する領域にも配線を引き回すことができ、 実装基板 1 7における配線の引き回しの自由度を向上できる。
次に、 図 5 2および図 53を用いて、 Q FN実装時の外部端子 （リード l aお よびタブ吊りリード l e) と実装基板 1 7の端子 1 7 aとの配置関係について説 明する。
まず、 図 52に示すようにタブ吊りリード 1 eの露出部 1 pのリード延在方向 の被実装面 I nの長さ （U) は、 タブ吊りリード 1 eの露出部 1 pの厚さより長 いことが好ましい。 一例としては、 露出部 l pの板厚 （リードフレームの板厚） が 0.2 mmの場合、 U=0. 55 mmである。 ただし、 露出部 1 pの厚さや長さ （ U) はこれらの数値に限定されるものではない。
このようにタブ吊りリード 1 eの露出部 1 pの長さ （U) を長くすることによ り、 実装基板 1 7の端子 1 7 aとの接続面積が増えるため、 QFN 1 6の放熱性 を向上できる。
ただし、 タブ吊りリード 1 eの露出部 1 pの被実装面 1 nより内側領域におい て、 隣接するリード 1 aとの最短距離部は封止部 3によって封止されている。 す なわち、 放熱性を考慮した場合、 露出部 1 pの被実装面 1 nは内側に長く延在さ れている方が好ましいが、 図 52に示すように、 タブ吊りリード 1 eの両側には 隣接するリード 1 aが配置されているため、 半田リークに注意しなければならな レ、。
したがって、 タブ吊りリード 1 eの被実装面 1 nより内側領域における隣接す るリード 1 aとの最短距離部を封止部 3によつて封止しておくことにより、 実装 基板 1 7への実装時の半田リークを防ぐことができる。
さらに、 タブ吊りリード 1 eに隣接するリード 1 aと接続する実装基板 1 7の 端子 1 7 aは、 図 5 3に示すようにその内側端部 1 7 bがリード 1 aの被実装面 1 dの内側端部 1 hと面一またはそれより外側に配置されることが好ましい。 すなわち、 実装基板 1 7に Q F N 1 6を実装した際に、 実装基板 1 7の端子 1 7 aの内側端部 1 7 b力 これに対応するリード 1 aの被実装面 1 dの内側端部 1 hと面一かそれよりも外側に逃げて配置されていることにより、 実装基板 1 7 の端子 1 7 aがタブ吊りリード 1 eの露出部 1 pに接触する程度に近づくことを 防止でき、 実装基板 1 7への実装時の半田リークを防ぐことができる。
次に、 本実施の形態 4の Q F N 1 6の電気的特性検査について説明する。 図 5 4および図 5 5は、 Q F N 1 6の電気的特性検査の方法について示した図 であり、 検査の際には、 図 5 6および図 5 7に示すように、 ソケット 1 8の本体 1 8 aの位置決め台 1 8 cに Q F N 1 6を配置し、 蓋部 1 8 bを閉じてパッケ一 ジ押さえ 1 8 dによって Q F N 1 6を押さえ付けてソケット 1 8に Q F N 1 6を 装着する。
これにより、 図 5 5に示すようにコンタクトビン 1 8 eとタブ吊りリード 1 e の露出部 1 pの被実装面 1 nが接触して電気的特性検査を行うことができる。 その際、 図 5 8に示すように、 独立した GND用のリード 1 aから GND電位 をパッド 2 aおよび高周波アンプ 2 dを介して高周波の A回路に供給した状態で 、 加えて共通端子であるタブ吊りリード 1 eの露出部 1 pからパッド 2 aおよび 高周波アンプ 2 dを介して高周波の A回路に GND電位を供給してテストを行う このように、 GND電位を十分に供給して GND電位の安定化を図り、 A回路 の高周波特性を確保した条件でテストを行うことにより、 半導体チップ 2の高周 波特性を改善できる。 すなわち、 高周波の A回路の特性を、 製品として実際に使 用される状況により近い状態でテストを行うことができる。 なお、 ソケット 18に QFN16を装着した際には、 信号用のリード l aそれ ぞれに信号用のコンタクトビン 18 eも接触しているため、 必要に応じて所定の リード 1 aを介して電気信号を入力して所望の電気的特性検査を行う。
(実施の形態 5)
図 59は本実施の形態 5の Q FN 19の構造を示しており、 QFN19は、 タ ブ吊りリード 1 eへのワイヤ 4の接続は行われているが、 各リード 1 aにおいて 、 図 2に示すような被実装面 1 dの長さ （P) と封止部形成面 l gの長さ （Q) の関係が、 P>Qではなく、 P = Qの場合である。
すなわち、 被実装面 1 dと封止部形成面 1 gの長さが等しい構造を有している このような構造の Q FN 19においても、 タブ吊りリード 1 eにワイヤ 4を接 続する技術や、 タブ吊りリード 1 eに凹部 1 r， 1 tおよび突起部 1 sを設ける 技術によって、 実施の形態 4の Q FN 16と同様の効果を得ることができる。 以上、 本発明者によってなされた発明を発明の実施の形態に基づき具体的に説 明したが、 本発明は前記発明の実施の形態に限定されるものではなく、 その要旨 を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、 前記実施の形態 1では、 図 7に示すようなパッケージ領域 （切断部 1 jによって囲まれた領域） がマトリクス配列で複数個形成されたリ一ドフレーム 1を用いて Q FN 5を組み立てる場合を説明したが、 半導体装置 （QFN5) の 組み立てとしては、 前記パッケージ領域が 1列に複数個並んで形成された短冊状 の多連のリードフレーム 1を用いて組み立ててもよい。
また、 実施の形態 4で説明したタブ吊りリード 1 eに凹部 1 r， 1 tや突起部 1 sを設けてワイヤ 4の接続箇所に掛かる応力を緩和する技術については、 QF N構造の半導体装置に限らず、 ノンリードタイプの半導体装置であれば、 リード 1 aが対向する 2方向に延在する半導体装置などであってもよい。 産業上の利用可能性
以上のように、 本発明の半導体装置は、 封止部の裏面の端部に各リードの一部 が露出して配置されたノンリードタイプの半導体装置に好適であり、 特に、 4方 向にリードが延在する Q F Nに好適である。

Claims

請 求 の 範 囲
1 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されると ともに前記封止部の側面に接触する封止部形成面とを有した複数のリードと、 前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の ワイヤとを有し、
対向して配置された前記リ一ド同士における前記封止部形成面の内側端部間の 長さが、 前記被実装面の內側端部間の長さより長いことを特徴とする半導体装置
2 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されると ともに前記封止部の側面に接触する封止部形成面とを有した複数のリードと、 前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の ワイヤとを有し、
対向して配置された前記リード同士における前記封止部形成面の内側端部間の 長さが前記被実装面の内側端部間の長さより長く、 かつ前記封止部形成面の内側 端部に切り欠き部が形成されてレ、ることを特徴とする半導体装置。
3 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されると ともに前記封止部の側面に接触する封止部形成面とを有した複数のリードと、 前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の ワイヤとを有し、
対向して配置された前記リード同士における前記封止部形成面の内側端部間の 長さが前記被実装面の内側端部間の長さより長く、 かつ前記封止部形成面の少な くとも一部の幅が前記被実装面の幅より広いことを特徴とする半導体装置。
4. 半導体チップが搭載されたタブと、 前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されると ともに前記封止部の側面に接触する封止部形成面とを有した複数のリードと、 前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の ワイヤとを有し、
対向して配置された前記リード同士における前記封止部形成面の内側端部間の 長さが前記被実装面の内側端部間の長さより長く、 かつ前記封止部形成面の内側 端部に切り欠き部が形成され、 さらに前記封止部形成面の少なくとも一部の幅が 前記被実装面の幅より広いことを特徴とする半導体装置。
5 . 半導体チップを支持可能なタブと前記タブの周囲に配置された複数のリード とを有し、 対向して配置された前記リード同士の封止部形成面の内側端部間の長 さがその反対側の被実装面の内側端部間の長さより長く形成されたリ一ドフレー ムを準備する工程と、
前記複数のリ一ドそれぞれの前記封止部形成面の内側端部によって囲まれた領 域内に前記半導体チップを配置した後、 前記タブに前記半導体チップを搭載する 工程と、
前記半導体チップの表面電極とこれに対応する前記リードとをワイヤによって 接続する工程と、
前記半導体チップおよび前記ワイヤを樹脂封止して裏面の周縁部に前記複数の リードの被実装面が露出して並ぶように封止部を形成する工程と、
前記各リードを切断して前記リードフレームから分離する工程とを有すること を特徴とする半導体装置の製造方法。
6 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されて前 記封止部の側面に接触する封止部形成面とを有した複数のリードと、
前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の 導電性のワイヤとを有し、
それぞれの前記リードは、 対向して配置された前記リード同士における前記封 止部形成面の内側端部間の長さが前記被実装面の内側端部間の長さより長くなる ように形成されており、 それぞれ前記被実装面より幅広の前記封止部形成面を有 していることを特徴とする半導体装置。
7 . 請求の範囲第 6項記載の半導体装置であって、 前記リードは、 チップ ijに配 置されるワイヤ接合部と、 前記封止部の側面の内側と外側とに跨がる基端部とを 有しており、 前記ワイヤ接合部における前記封止部形成面の幅は、 前記基端部に おける前記封止部形成面の幅より広いことを特徴とする半導体装置。
8 . 請求の範囲第 6項記載の半導体装置であって、 前記リードの前記封止部形成 面に凹部が形成されていることを特徴とする半導体装置。
9 . 請求の範囲第 8項記載の半導体装置であって、 前記凹部は、 前記封止部形成 面におけるワイャ接合箇所の外側に形成されていることを特徴とする半導体装置
1 0 . 請求の範囲第 6項記載の半導体装置であって、 前記リードの前記封止部形 成面に、 前記リードの延在方向に直角な方向に対して前記封止部形成面の幅より 小さな幅の凹部が形成されていることを特徴とする半導体装置。
1 1 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されて前 記封止部の側面に接触する封止部形成面とを有した複数のリードと、
前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の 導電性のワイヤとを有し、
対向して配置された前記リード同士における前記封止部形成面の内側端部間の 長さが、 前記被実装面の内側端部間の長さより長く形成され、
前記タブは前記半導体チップの主面より小さく形成され、
前記タブのチップ搭載側と反対側の面である裏面側に前記封止部の一部が配置 されていることを特徴とする半導体装置。
1 2 . 請求の範囲第 1 1項記載の半導体装置であって、 前記タブのチップ搭載側 の面が前記リ一ドの前記封止部形成面と同じ高さに配置されていることを特徴と する半導体装置。
1 3 . 請求の範囲第 1 2項記載の半導体装置であって、 前記タブとこれを支持す る吊りリードの一部とがハーフェツチング加工によって薄く形成されていること を特徴とする半導体装置。
1 4 . 請求の範囲第 1 1項記載の半導体装置であって、 前記タブのチップ搭載側 の面が、 前記リードの前記封止部形成面より前記半導体チップの主面側の方向に 遠ざかった位置に配置されていることを特徴とする半導体装置。
1 5 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されて前 記封止部の側面に接触する封止部形成面とを有した複数のリードと、
前記半導体チップの表面電極とこれに対応する前記リ一ドとを接続する複数の 導電性のワイヤとを有し、
対向して配置された前記リード同士における前記封止部形成面の内側端部間の 長さ力 前記被実装面の内側端部間の長さより長く形成され、
前記タブは前記半導体チップの主面より小さく形成されており、 前記半導体チ ップの前記タプの端部からの突出した長さは、 前記リ一ドの前記被実装面におけ るリード延在方向の長さ以下であることを特徴とする半導体装置。
1 6 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の端部に一部が露出する複数のリードと、
前記タブと連結し、 前記封止部の裏面に露出する被実装面を有した吊りリード と、
前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の 導電性のワイヤとを有し、
前記吊りリードの前記被実装面の反対側の面の前記被実装面に対向する領域に 、 一端が前記半導体チップの表面電極に接続された導電性のワイヤの他端が接続 されていることを特徴とする半導体装置。
1 7 . 請求の範囲第 1 6項記載の半導体装置であって、 前記吊りリードの前記被 実装面の反対側の面に凹部が形成されていることを特徴とする半導体装置。
1 8 . 請求の範囲第 1 7項記載の半導体装置であって、 前記吊りリードの前記凹 部は、 前記被実装面の反対側の面の前記ワイヤが接続する箇所より外側に形成さ れていることを特徴とする半導体装置。
1 9 . 請求の範囲第 1 8項記載の半導体装置であって、 前記吊りリードの前記凹 部は、 前記被実装面の反対側の面の前記ワイヤが接続する箇所より内側に形成さ れていることを特徴とする半導体装置。
2 0 . 請求の範囲第 1 6項記載の半導体装置であって、 前記吊りリードの前記ヮ ィャが接続する箇所の外側の両側面に突起部が設けられていることを特徴とする 2 1 . 半導体チップが搭载されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に一部が露出する複数のリードと、
前記タブと連結し、 前記封止部の裏面の面取り部に露出する被実装面を有した 吊りリードと、
前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の 導電性のワイヤとを有し、
前記吊りリ一ドの前記被実装面の反対側の面の前記被実装面に対向する領域に 、 一端が前記半導体チップの表面電極のうち GND用寧極に接続された導電性の ワイヤの他端が接続されていることを特徴とする半導体装置。
2 2 . 請求の範囲第 2 1項記載の半導体装置であって、 前記タブは前記封止部に よつて封止されていることを特徴とする半導体装置。
2 3 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面を有した複数のリードと、 前記タブと連結し、 前記封止部の裏面に露出する被実装面を有した吊りリード と、
前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の 導電性のワイヤとを有し、
前記吊りリ一ドの前記被実装面の反対側の面の前記被実装面に対向する領域に 、 一端が前記半導体チップの表面電極に接続された導電性のワイャの他端が接続 されており、
前記吊りリードの延在方向の前記被実装面の長さは、 前記被実装面における前 記吊りリードの厚さより長いことを特徴とする半導体装置。
2 4 . 請求の範囲第 2 3項記載の半導体装置であって、 前記吊りリードの前記被 実装面より内側領域において、 P舞接する前記リードとの最短距離部は前記封止部 によって封止されていることを特徴とする半導体装置。
2 5 . 請求の範囲第 2 3項記載の半導体装置であって、 前記半導体装置が実装基 板に実装された際に前記半導体装置の前記吊りリ一ドに隣接する前記リードと接 続する前記実装基板の端子は、 その内側端部が前記リ一ドの前記被実装面の内側 端部と面一またはそれより外側に配置されることを特徴とする半導体装置。 2 6 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の周縁部に露出する被実装面と、 その反対側に配置されて前 記封止部の側面に接触する封止部形成面とを有した複数のリードと、
前記タブと連結し、 前記封止部の裏面に露出する被実装面を有した吊りリード と、
前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の 導電性のワイヤとを有し、
前記リ一ドは、 対向して配置された前記リ一ド同士の前記封止部形成面の内側 端部間の長さが、 前記リード同士の前記被実装面の内側端部間の長さより長くな るように形成されており、
前記吊りリードの前記被実装面の反対側の面の前記被実装面に対向する領域に 、 一端が前記半導体チップの表面電極に接続された導電性のワイヤの他端が接続 されていることを特徴とする半導体装置。
2 7 . 半導体チップが搭載されるタブと、 前記タブの周囲に配置され、 被実装面 およびその反対側の平坦面のみからなる封止部形成面を有する複数のリードと、 前記タブを支持する吊りリードとからなる複数のデパイス領域を有しており、 対 向して配置された前記リード同士の前記封止部形成面の内側端部間の長さが前記 被実装面の内側端部間の長さより長く形成されたリ一ドフレームを準備する工程 と、
前記複数のリ一ドそれぞれの前記封止部形成面の内側端部によって囲まれた領 域内に前記半導体チップを配置した後、 前記タブに前記半導体チップを搭載する 工程と、
前記半導体チップの表面電極とこれに対応する前記リードとを導電性のワイャ によって接続する工程と、
前記複数のデパイス領域を樹脂成形金型の 1つのキヤビティで覆った状態で樹 脂成形を行って、 裏面の周縁部に前記複数のリ一ドの被実装面が露出して並ぶよ うに一括封止部を形成する工程と、
それぞれの前記リ一ドの前記封止部形成面と前記被実装面とを切断金型で挟持 してダイシングによって各リードと前記一括封止部とを切断して前記リードフレ ームから分離する工程とを有することを特徴とする半導体装置の製造方法。
2 8 . 半導体チップが搭載されるタブと、 前記タブの周囲に配置され、 被実装面 およびその反対側の封止部形成面を有する複数のリードと、 前記タブを支持する 吊りリードとからなる複数のデバイス領域を有しており、 対向して配置された前 記リード同士の前記封止部形成面の内側端部間の長さが前記被実装面の内側端部 間の長さより長く形成され、 前記リードの前記封止部形成面に、 前記リードの延 在方向に直角な方向に対して前記封止部形成面の幅より小さな幅の凹部が形成さ れたリードフレームを準備する工程と、
前記複数のリ一ドそれぞれの前記封止部形成面の内側端部によって囲まれた領 域内に前記半導体チップを配置した後、 前記タブに前記半導体チップを搭載する 工程と、
前記半導体チップの表面電極とこれに対応する前記リードの前記封止部形成面 の前記凹部より内側箇所とを導電性のワイヤによって接続する工程と、
樹脂成形金型の金型面上にフィルムを配置して前記複数のデパイス領域を樹脂 成形金型の 1つのキヤビティで覆った状態で型締めを行い、 前記型締めによって 前記リ一ドの前記被実装面を前記フィルムに潜り込ませて樹脂成形を行うことに より、 裏面の周縁部に前記複数のリ一ドの被実装面が露出して並ぶように一括封 止部を形成する工程と、
ダイシングによって各リードと前記一括封止部とを切断して前記リードフレー ムから分離する工程とを有することを特徴とする半導体装置の製造方法。
2 9 . 半導体チップが搭載されるタブと、 前記タブの周囲に配置され、 被実装面 およびその反対側の封止部形成面を有する複数のリードと、 前記タブを支持する 吊りリードとを有しており、 対向して配置された前記リード同士の前記封止部形 成面の内側端部間の長さが前記被実装面の内側端部間の長さより長く形成され、 各リードに切断時の応力を緩和する応力緩和手段が設けられたリ一ドフレームを 準備する工程と、
前記複数のリードそれぞれの前記封止部形成面の内側端部によって囲まれた領 域内に前記半導体チップを配置した後、 前記タブに前記半導体チップを搭載する 工程と、
前記半導体チップの表面電極とこれに対応する前記リードの前記応力緩和手段 より内側領域の前記封止部形成面とを導電性のワイャによつて接続する工程と、 前記半導体チップおよび前記ワイヤを樹脂封止して裏面の周縁部に前記複数の リ一ドの被実装面が露出して並ぶように封止部を形成する工程と、
それぞれの前記リードの前記応力緩和手段より外側箇所を切断金型で挟持した 状態でパンチによって各リードを切断して前記リードフレームから分離する工程 とを有することを特徴とする半導体装置の製造方法。
3 0 . 請求の範囲第 2 9項記載の半導体装置の製造方法であって、 前記応力緩和 手段はスリット状の凹部であり、 前記リードの前記封止部形成面に前記スリット 状の凹部が形成されていることを特徴とする半導体装置の製造方法。
3 1 . 請求の範囲第 2 9項記載の半導体装置の製造方法であって、 前記応力緩和 手段は凹部であり、 前記リードの両側面に前記凹部が形成されていることを特徴 とする半導体装置の製造方法。
3 2 . 半導体チップが搭載されたタブと、
前記半導体チップを封止する封止部と、
前記封止部の裏面の端部に一部が露出する複数のリードと、
前記タブと連結し、 前記封止部の裏面に一部が露出する吊りリードと、 前記半導体チップの表面電極とこれに対応する前記リードとを接続する複数の 導電性のワイヤと、
前記半導体チップの GND用の表面電極と前記吊りリードとを接続する導電性 のワイヤとを有した半導体装置の製造方法であって、
前記複数のリードのうち GND用のリ一ドおよび前記吊りリードを介して前記 半導体チップの所望の回路に GND電位を供給した状態で前記半導体装置をテス トすることを特徴とする半導体装置の製造方法。
PCT/JP2003/006830 2002-07-01 2003-05-30 半導体装置およびその製造方法 Ceased WO2004004005A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2004517247A JP4149439B2 (ja) 2002-07-01 2003-05-30 半導体装置
KR1020047021634A KR100975692B1 (ko) 2002-07-01 2003-05-30 반도체 장치
US10/519,785 US7525184B2 (en) 2002-07-01 2003-05-30 Semiconductor device and its manufacturing method
US12/408,890 US7843049B2 (en) 2002-07-01 2009-03-23 Semiconductor device and manufacturing method thereof
US12/953,499 US8222720B2 (en) 2002-07-01 2010-11-24 Semiconductor device and manufacturing method thereof
US13/534,078 US8390133B2 (en) 2002-07-01 2012-06-27 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002-191666 2002-07-01
JP2002191666 2002-07-01

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US10519785 A-371-Of-International 2003-05-30
US12/408,890 Continuation US7843049B2 (en) 2002-07-01 2009-03-23 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
WO2004004005A1 true WO2004004005A1 (ja) 2004-01-08

Family

ID=29996942

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/006830 Ceased WO2004004005A1 (ja) 2002-07-01 2003-05-30 半導体装置およびその製造方法

Country Status (6)

Country Link
US (4) US7525184B2 (ja)
JP (3) JP4149439B2 (ja)
KR (1) KR100975692B1 (ja)
CN (2) CN100342533C (ja)
TW (1) TWI290764B (ja)
WO (1) WO2004004005A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法
JP2006108306A (ja) * 2004-10-04 2006-04-20 Yamaha Corp リードフレームおよびそれを用いた半導体パッケージ
JP2008277405A (ja) * 2007-04-26 2008-11-13 Rohm Co Ltd 半導体モジュール
JP2009060093A (ja) * 2007-08-06 2009-03-19 Seiko Instruments Inc 半導体装置
JP2009246395A (ja) * 2009-07-27 2009-10-22 Renesas Technology Corp 半導体装置の製造方法
US7791180B2 (en) 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
JP2021093411A (ja) * 2019-12-09 2021-06-17 新日本無線株式会社 半導体装置の設計方法

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4523138B2 (ja) 2000-10-06 2010-08-11 ローム株式会社 半導体装置およびそれに用いるリードフレーム
DE10221857A1 (de) * 2002-05-16 2003-11-27 Osram Opto Semiconductors Gmbh Verfahren zum Befestigen eines Halbleiterchips in einem Kunststoffgehäusekörper, optoelektronisches Halbleiterbauelement und Verfahren zu dessen Herstellung
WO2004004005A1 (ja) 2002-07-01 2004-01-08 Renesas Technology Corp. 半導体装置およびその製造方法
JP4698234B2 (ja) * 2005-01-21 2011-06-08 スタンレー電気株式会社 表面実装型半導体素子
US20080265923A1 (en) * 2007-04-27 2008-10-30 Microchip Technology Incorporated Leadframe Configuration to Enable Strip Testing of SOT-23 Packages and the Like
US7847376B2 (en) * 2007-07-19 2010-12-07 Renesas Electronics Corporation Semiconductor device and manufacturing method of the same
JP5155644B2 (ja) * 2007-07-19 2013-03-06 ルネサスエレクトロニクス株式会社 半導体装置
US20090315159A1 (en) * 2008-06-20 2009-12-24 Donald Charles Abbott Leadframes having both enhanced-adhesion and smooth surfaces and methods to form the same
JP4941509B2 (ja) * 2008-10-20 2012-05-30 株式会社デンソー 電子制御装置
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
US9263374B2 (en) 2010-09-28 2016-02-16 Dai Nippon Printing Co., Ltd. Semiconductor device and manufacturing method therefor
JP5699322B2 (ja) * 2010-09-28 2015-04-08 大日本印刷株式会社 半導体装置
TWI443785B (zh) * 2011-07-27 2014-07-01 矽品精密工業股份有限公司 半導體晶圓、晶片、具有該晶片之半導體封裝件及其製法
US20140131086A1 (en) * 2011-09-06 2014-05-15 Texas Instuments Incorporated Lead Frame Strip with Half (1/2) Thickness Pull Out Tab
JP5953703B2 (ja) * 2011-10-31 2016-07-20 ソニー株式会社 リードフレームおよび半導体装置
JP5947107B2 (ja) * 2012-05-23 2016-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP5954013B2 (ja) * 2012-07-18 2016-07-20 日亜化学工業株式会社 半導体素子実装部材及び半導体装置
JP2014056985A (ja) * 2012-09-13 2014-03-27 Nitto Denko Corp 封止体の製造方法、封止体製造用枠状スペーサ、封止体及び電子機器
CN103715102A (zh) * 2012-09-28 2014-04-09 德克萨斯仪器股份有限公司 带有改进的封装分离性的引脚框架带
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) * 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
JP6513465B2 (ja) * 2015-04-24 2019-05-15 日本航空電子工業株式会社 リード接合構造
JP6555927B2 (ja) * 2015-05-18 2019-08-07 大口マテリアル株式会社 半導体素子搭載用リードフレーム及び半導体装置の製造方法
JP6468085B2 (ja) * 2015-06-11 2019-02-13 株式会社デンソー 基板、および、その製造方法
JP6721346B2 (ja) 2016-01-27 2020-07-15 ローム株式会社 半導体装置
US9870985B1 (en) * 2016-07-11 2018-01-16 Amkor Technology, Inc. Semiconductor package with clip alignment notch
JP6399126B2 (ja) * 2017-03-07 2018-10-03 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
US10211128B2 (en) 2017-06-06 2019-02-19 Amkor Technology, Inc. Semiconductor package having inspection structure and related methods
JP6417466B1 (ja) * 2017-11-28 2018-11-07 アオイ電子株式会社 半導体装置およびその製造方法
CN109037078A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装方法
CN109065518B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装阵列
CN109037183A (zh) * 2018-06-13 2018-12-18 南通通富微电子有限公司 一种半导体芯片封装阵列和半导体芯片封装器件
CN109065519B (zh) * 2018-06-13 2020-12-25 南通通富微电子有限公司 一种半导体芯片封装器件
US11600557B2 (en) * 2018-08-21 2023-03-07 Texas Instruments Incorporated Packaged device having selective lead pullback for dimple depth control
JP6631669B2 (ja) * 2018-09-05 2020-01-15 大日本印刷株式会社 リードフレームおよびリードフレームの製造方法
US10910294B2 (en) 2019-06-04 2021-02-02 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing semiconductor device
US11270969B2 (en) * 2019-06-04 2022-03-08 Jmj Korea Co., Ltd. Semiconductor package
TWM606836U (zh) * 2020-09-18 2021-01-21 長華科技股份有限公司 導線架
IT202100017189A1 (it) 2021-06-30 2022-12-30 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore, substrato e dispositivo a semiconduttore corrispondenti
CN218867095U (zh) * 2021-06-30 2023-04-14 意法半导体股份有限公司 半导体装置、半导体器件以及安装基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000826A2 (en) * 1997-06-27 1999-01-07 Matsushita Electronics Corporation Resin molded type semiconductor device and a method of manufacturing the same
JP2000124240A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
WO2001003186A1 (fr) * 1999-06-30 2001-01-11 Hitachi, Ltd. Dispositif a semi-conducteurs, son procede de fabrication et structure de montage d'un dispositif a semi-conducteurs
JP2001358279A (ja) * 2000-06-13 2001-12-26 Sony Corp 半導体装置及びリードフレーム
US20020041011A1 (en) * 2000-10-10 2002-04-11 Kazutaka Shibata Semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246427A (ja) * 1996-03-12 1997-09-19 Dainippon Printing Co Ltd 表面実装型半導体装置の製造方法および表面実装型半導体装置
JP2000031366A (ja) * 1998-07-14 2000-01-28 Dainippon Printing Co Ltd 樹脂封止型半導体装置とそれに用いられる回路部材およびそれらの製造方法
JP2002057244A (ja) 2000-08-10 2002-02-22 Hitachi Ltd 半導体装置およびその製造方法
JP2002134674A (ja) * 2000-10-20 2002-05-10 Hitachi Ltd 半導体装置およびその製造方法
JP2002184927A (ja) 2000-12-19 2002-06-28 Mitsui High Tec Inc 半導体装置の製造方法
WO2004004005A1 (ja) * 2002-07-01 2004-01-08 Renesas Technology Corp. 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999000826A2 (en) * 1997-06-27 1999-01-07 Matsushita Electronics Corporation Resin molded type semiconductor device and a method of manufacturing the same
JP2000124240A (ja) * 1998-10-12 2000-04-28 Matsushita Electronics Industry Corp リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
WO2001003186A1 (fr) * 1999-06-30 2001-01-11 Hitachi, Ltd. Dispositif a semi-conducteurs, son procede de fabrication et structure de montage d'un dispositif a semi-conducteurs
JP2001358279A (ja) * 2000-06-13 2001-12-26 Sony Corp 半導体装置及びリードフレーム
US20020041011A1 (en) * 2000-10-10 2002-04-11 Kazutaka Shibata Semiconductor device

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005276890A (ja) * 2004-03-23 2005-10-06 Renesas Technology Corp 半導体装置及びその製造方法
TWI505418B (zh) * 2004-03-23 2015-10-21 瑞薩電子股份有限公司 Semiconductor device
US7791180B2 (en) 2004-10-01 2010-09-07 Yamaha Corporation Physical quantity sensor and lead frame used for same
JP2006108306A (ja) * 2004-10-04 2006-04-20 Yamaha Corp リードフレームおよびそれを用いた半導体パッケージ
JP2008277405A (ja) * 2007-04-26 2008-11-13 Rohm Co Ltd 半導体モジュール
JP2009060093A (ja) * 2007-08-06 2009-03-19 Seiko Instruments Inc 半導体装置
JP2009246395A (ja) * 2009-07-27 2009-10-22 Renesas Technology Corp 半導体装置の製造方法
JP2021093411A (ja) * 2019-12-09 2021-06-17 新日本無線株式会社 半導体装置の設計方法
JP7381168B2 (ja) 2019-12-09 2023-11-15 日清紡マイクロデバイス株式会社 半導体装置の設計方法

Also Published As

Publication number Publication date
US8222720B2 (en) 2012-07-17
CN101118891A (zh) 2008-02-06
JP4945508B2 (ja) 2012-06-06
US7843049B2 (en) 2010-11-30
TWI290764B (en) 2007-12-01
JPWO2004004005A1 (ja) 2005-11-04
JP2008227531A (ja) 2008-09-25
KR20050024447A (ko) 2005-03-10
CN100533722C (zh) 2009-08-26
CN100342533C (zh) 2007-10-10
US20060017143A1 (en) 2006-01-26
KR100975692B1 (ko) 2010-08-12
TW200416992A (en) 2004-09-01
JP4149439B2 (ja) 2008-09-10
US7525184B2 (en) 2009-04-28
US20110089548A1 (en) 2011-04-21
CN1666338A (zh) 2005-09-07
JP2011187996A (ja) 2011-09-22
JP5379189B2 (ja) 2013-12-25
US20130001804A1 (en) 2013-01-03
US20090200656A1 (en) 2009-08-13
US8390133B2 (en) 2013-03-05

Similar Documents

Publication Publication Date Title
WO2004004005A1 (ja) 半導体装置およびその製造方法
JP3839321B2 (ja) 半導体装置およびその製造方法
US6853059B1 (en) Semiconductor package having improved adhesiveness and ground bonding
CN101587879A (zh) 引线框架及树脂密封型半导体器件
JPH11312706A (ja) 樹脂封止型半導体装置及びその製造方法、リードフレーム
KR20020076017A (ko) 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
JPWO2001003186A1 (ja) 半導体装置およびその製造方法ならびに半導体装置の実装構造
JP2000294719A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
US20050051877A1 (en) Semiconductor package having high quantity of I/O connections and method for fabricating the same
JP2007521643A (ja) 受動デバイスを有するリードフレーム
KR101160694B1 (ko) 반도체장치의 제조 방법
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
KR20050051572A (ko) 반도체 장치 및 그 제조 방법
JP2004349316A (ja) 半導体装置及びその製造方法
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
US7838972B2 (en) Lead frame and method of manufacturing the same, and semiconductor device
JP4373122B2 (ja) 樹脂封止型半導体装置とその製造方法
JP2001077287A (ja) 半導体装置用リードフレーム
JP2000299423A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP3445930B2 (ja) 樹脂封止型半導体装置
JP2005191158A (ja) 半導体装置及びその製造方法
JP4764608B2 (ja) 半導体装置
CN112216658A (zh) 具有适应各种管芯尺寸的引线框架的半导体器件
JP2010050491A (ja) 半導体装置の製造方法
JPH08279575A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2004517247

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1020047021634

Country of ref document: KR

Ref document number: 20038155214

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020047021634

Country of ref document: KR

122 Ep: pct application non-entry in european phase
ENP Entry into the national phase

Ref document number: 2006017143

Country of ref document: US

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 10519785

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 10519785

Country of ref document: US