TWI508460B - 用於解碼經編碼資料之方法及裝置 - Google Patents

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Description

用於解碼經編碼資料之方法及裝置
本發明係關於數位信號處理，且特定言之係關於稱為低密度同位元檢驗(LDPC)編碼之一資料編碼方法。
 相關申請案之交互參考
此申請案主張2008年8約15日作為代理人檔案號碼08-0241-PR申請的美國臨時申請案第61/089,297號之申請日期的權利，其教導之全部內容以引用方式併入本文中。
此申請案之標的係關於在與此申請案相同之日期作為代理人檔案號碼08-1293申請的美國專利申請案第XX/xxx,xxx號，其教導之全部內容以引用方式併入本文中。
通信係資訊透過一通信通道藉由一發射器至一接收器之傳輸。在真實世界中，通信通道係一雜訊通道，其將自該發射器接收的資訊之一扭曲版本輸出至該接收器。一硬碟(HD)機係一此類雜訊通道，其接受來自一發射器之資訊，儲存該資訊並接著可能將該資訊之一或多或少扭曲的複本傳輸至一接收器。
藉由一通信通道(例如一HD機)引入之扭曲可能大得足以引起一通道錯誤，即其中當該通道輸入信號係0時該接收器將該通道輸出信號解譯為1，反之亦然。通道錯誤減低輸送量，並因而係不合需要的。因此，不斷需要偵測及/或校正通道錯誤之工具。低密度同位元檢驗(LDPC)編碼係用於偵測與校正通道錯誤之一方法。LDPC碼係在針對低信雜比(SNR)應用可實現非常低的位元錯誤率(BER)之已知臨近向農(Shannon)限制碼之中。LDPC解碼的特徵為其平行化可能、低實施複雜性、低解碼延時以及於高SNR之更不嚴重的錯誤底。LDPC碼係針對實際上所有下一代通信標準予以考量。
在特定具體實施例中，本發明包含用於解碼以一以圖表為基礎的碼進行編碼之經編碼資料之方法。該方法包含：(i)對該經編碼資料實行解碼以產生一候選經解碼碼字；以及(ii)若該候選經解碼碼字並非一經解碼正確碼字，則實行一截獲集(TS)-RAM(random access memory；隨機存取記憶體)列表解碼方法以嘗試產生該經解碼正確碼字。該TS-RAM列表解碼方法存取儲存於RAM記憶體中的一或多個TS設定檔，每一TS設定檔對應於一不同截獲集。
在其他具體實施例中，本發明係用於解碼以一以圖表為基礎的碼進行編碼之經編碼資料之一裝置。該裝置包含：(i)一解碼器，其係調適以對該經編碼資料實行解碼以產生一候選經解碼碼字；(ii)RAM記憶體；以及(iii)一截獲集(TS)-RAM列表解碼器，其係調適為若該候選經解碼碼字並非一經解碼正確碼字，則實行一TS-RAM列表解碼方法以嘗試產生該經解碼正確碼字。該TS-RAM列表解碼器存取儲存於該RAM記憶體中的一或多個TS設定檔，每一TS設定檔對應於一不同截獲集。
圖1係使用LDPC編碼之一典型硬碟(HD)機100之一部分的方塊圖。HD機100包含碟盤102與讀取通道104。讀取通道104包含LDPC編碼器106、寫入處理器108、讀取處理器110及LDPC解碼器112。路徑114係LDPC編碼器106與LDPC解碼器112之間的雜訊通道。
欲寫入至碟盤102的資訊字係藉由LDPC編碼器106處理以產生LDPC碼字。LDPC碼字係傳送至寫入處理器108，其包含若干模組，例如一BPSK(二進制相移鍵控)編碼器、一數位至類比轉換器等。寫入處理器108之輸出116係寫入至碟盤102。
自碟盤102讀取的信號118係傳送至讀取處理器110，其包含若干模組，例如一前置放大器、一連續時間濾波器、一固定脈衝回應濾波器、一偵測器、一類比至數位轉換器等。讀取處理器110將對數概度比(LLR)值Lch 輸出至LDPC解碼器106，其進而輸出經解碼資訊字。此外，LDPC解碼器106將ELDPC 值傳回至讀取處理器110。ELDPC 係藉由下面的等式6定義，並表示中間計算的LLR值。讀取處理器110使用該等ELDPC 值來調諧其效能，其係稱為加速解碼之一程序。
LDPC編碼
LDPC編碼器106將藉由該LDPC碼指定之若干同位位元附加至一資訊字之位元，以產生一碼字。一資訊字中的位元係稱為可變位元，並且該等可變位元之數目係表示為K。一LDPC碼字中之位元的總數係表示為N。因而，同位位元之數目係藉由N-K給出。一特定LDPC碼之速率係K/N，即該資訊字長度與該碼字長度之比。因而，將六個同位位元附加至每一三位元資訊字以產生九位元碼字之一LDPC碼具有一1/3之速率。在一典型HD機的情況下，該資訊字長度K係4096個位元(一典型HD機磁區的長度)，並且針對一4506個位元之碼字長度與一0.9之速率，同位位元之數目係大致410個位元。
一LDPC碼字中之每一同位位元係以如該特定LDPC碼所指定之一特定方式相關聯於該碼字中之一或多個其他(可變或同位)位元，並且指派給一同位位元之值係設定以便滿足該LDPC碼。典型LDPC碼指定關聯的位元滿足一同位元檢驗限制，例如該等關聯位元之和係一偶數，即2模數和=0。
LDPC碼
一特定LDPC碼係藉由稱為同位元檢驗矩陣或H矩陣或僅H的1與0之一二維矩陣予以定義。H係藉由該LDPC編碼器與解碼器兩者先驗地知道。H包含N行與N-K列，即針對該碼字之每一位元的行與針對每一同位位元的列。H中之每一1表示該行之碼字位元與該列之同位位元之間之一關聯。例如，於H之第三列第七行之1表示第三同位元檢驗位元係相關聯於該碼字之第七位元。一檢驗位元與相關聯於該檢驗位元的所有可變位元之值的2模數和應係0。
H之一行中的1之數目係稱為該行之權重wc 。同樣，H之一列中的1之數目係稱為該列之權重wr 。藉由其中所有行都具有相同wc 且所有列都具有相同wr 之一H定義的LDPC碼係稱為一規則LDPC碼。藉由其中wc 及/或wr 分別不橫跨所有行及/或列而相同之一H定義的LDPC碼係稱為一不規則LDPC碼。
典型LDPC碼之一定義特性係H係"稀疏的"，即H之元素大部分係0且沒有幾個1。研究已顯示H矩陣通常需要以便較佳地實行，並且不規則LDPC碼優於規則LDPC碼。
圖2(A)繪示LDPC H矩陣200。H矩陣200包含N=9行與N-K=6列。因而，H矩陣200定義一LDPC碼，其接受三位元資訊字，附加六個同位位元，並輸出九位元碼字。因而，此特定LDPC碼之速率係3/9或1/3。藉由H矩陣200定義的LDPC碼係規則的，其具有二之wc 與三之wr 。
通道輸出：對數概度比
返回至圖1，在LDPC編碼器106與LDPC解碼器112之間的路徑114係一雜訊通道，並如此解碼器112並不接收藉由LDPC編碼器106輸出的碼字之一完美複本。相反，讀取處理器110輸出一或多個Lch 值，其中每一Lch 值對應於該通道輸入碼字中之一位元。
每一Lch 值係一對數概度比(LLR)。一LLR係包含若干位元之一資料結構，其中一單一符號位元指示硬式決策(即，讀取處理器110關於原始位元是否係1或0的最佳猜測)，而其餘量值位元指示讀取處理器110在該硬式決策中的可信度。更精確而言，該LLR表示，其中p0 係該樣本表示0的機率，而p1 係該樣本表示1的機率。
例如，讀取處理器110可能將每一Lch 值輸出為五位元資料結構，其中最高有效位元係指示硬式決策值之一符號位元，並且四個量值位元之16個值指示該硬式決策之可信度。因而，例如，在一典型方案中，二進制00000之LLR值會指示具有最低可信度的0之硬式決策值，二進制01111之一值會指示具有最大可信度的0之硬式決策值，二進制10000會係未使用的，二進制10001會指示具有最低可信度的1之硬式決策值，而二進制11111之一值會指示具有最大可信度的1之硬式決策值。
LDPC解碼：信度傳播
圖3係藉由解碼器112使用的典型LDPC解碼方法300之流程圖。LDPC解碼器112接收N數目之Lch 值並輸出經解碼資訊字。解碼方法300的中心係稱為信度傳播之一反覆式二相訊息傳遞演算法。信度傳播係使用稱為Tanner圖之一視覺化予以最佳說明。
圖2(B)係H矩陣200之一Tanner圖。一般而言，一Tanner圖包含：1)若干位元節點n，其等於H中之行的數目(並因而等於可變位元的數目)；2)若干檢驗節點m，其等於H中之列的數目(並因而等於同位位元的數目)；3)線，亦稱為邊緣，其每一者將一單一位元節點連接至一單一檢驗節點；4)針對每一位元節點n，自一接收器接收的原始Lch 值；以及5)針對每一位元節點n，一計算的硬式決策輸出值。Tanner圖2(B)包含九個位元節點n0 至n8 、六個檢驗節點m0 至m5 、將位元節點連接至檢驗節點的18個邊緣202、九個Lch 值及九個值。
Tanner圖中的邊緣表示(即，可變)位元節點n與檢驗節點m之間的關係，即邊緣表示H中的1。例如，在圖2(B)中，一邊緣202將第一位元節點n0 連接至第四檢驗節點m3 ，其表示在圖2(A)中之H矩陣200的第一行第四列中存在1。
一Tanner圖係一偶圖，即一邊緣可將一位元節點僅連接至一檢驗節點，而不能將一位元節點連接至另一位元節點，或將一檢驗節點連接至另一檢驗節點。藉由邊緣連接至一特定檢驗節點m的所有位元節點n之集係表示為N(m)。藉由邊緣連接至一特定位元節點n的所有檢驗節點m之集係表示為M(n)。
一特定(位元或檢驗)節點之索引係其在圖表中的順序序列。(位元或檢驗)節點度係連接至該節點的邊緣之數目。因而，一Tanner圖中的位元節點n之度等於對應H矩陣中的行n之權重wc ，並且一Tanner圖中的檢驗節點m之度等於對應H矩陣中的列m之權重wr 。
返回至圖3，處理開始於步驟302並進行至步驟304，解碼器初始化。解碼器初始化304包含將連接至位元節點n的所有邊緣(例如，圖2(B)之202)設定至相關聯於位元節點n之對應Lch 值，並將位元節點n之值設定至位元節點n的Lch 之硬式決策值。因而，例如，在圖2(B)中，若相關聯於位元節點n0 的Lch 值係+5，則於步驟304，將位元節點n0 連接至檢驗節點m0 與m3 的兩個邊緣202係設定至+5，並將位元節點n的值設定至1。表達此步驟之第一部分之一替代方式係位元節點n0 將一+5之訊息傳送至集M(n0 )中之每一檢驗節點m。自一位元節點n傳送至一檢驗節點m之一訊息係表示為Qnm ，其中Qnm 係一LLR之形式。剛剛係初始化之一解碼器的狀態係稱為狀態0。
步驟304接著傳送至症狀檢驗步驟306，一向量包含N個值。向量係一碼字候選。症狀檢驗步驟306使用以下等式1來計算症狀向量z：
其中HT 係H矩陣之轉置。若z係0向量，則向量已滿足所有藉由H定義的同位元檢驗限制，即係一有效碼字。在該情況下，處理進行至循環冗餘檢驗(CRC)檢驗318。
若相反z不係0向量，則向量未通過該等同位元檢驗限制之一或多者，其通常係稱為未滿足檢驗節點或USC。並非0純量值的症狀向量z中之元素的數目係向量中的USC之數目b。此外，症狀向量z的非零純量元素之索引係向量中的USC之索引。
若向量未通過症狀檢驗306，則處理繼續至一或多個解碼迭代308之第一解碼迭代。解碼迭代308包含三個步驟：1)一信度傳播檢驗節點更新步驟310；2)一信度傳播位元節點更新步驟312；以及3)一症狀檢驗步驟314，其與步驟306相同。
在信度傳播檢驗節點更新步驟310中，每一檢驗節點m使用自集N(m)中之所有位元節點n接收的Qnm 訊息來計算訊息(表示為Rmn )，其係依據以下等式2、3及4：
其中i係解碼迭代，N(m)\n係不包括位元節點n的集N(m)，而β係一正常數，其值取決於碼參數。該等計算的Rmn 訊息接著係沿該等相同邊緣傳回至集N(m)中的所有位元節點n。類似於Qnm 訊息，Rmn 訊息係LLR。
接下來，在信度傳播位元節點更新步驟312中，每一位元節點n依據以下等式5來計算Qnm 訊息：
其中係針對位元節點n之Lch 值，而M(n)\m係不包括檢驗節點m之集M(n)。位元節點n接著將該等計算的Qnm 訊息傳送至集M(n)中的所有檢驗節點m。
而且在位元節點更新步驟312期間，每一位元節點n依據以下等式6與7來更新其值：
若，則，而若Pn <0，則。藉由等式6產生的值亦係稱為E值或ELDPX 值。通常，作為稱為加速解碼之一調諧程序之部分，ELDPC 值係傳回至讀取處理器(例如，圖1之讀取處理器110)。藉由等式7產生的值係稱為P值。藉由等式2至7表示的特定信度傳播演算法係稱為最小和演算法。
應注意，係在每一解碼迭代308期間更新並最後藉由解碼程序300輸出。該等原始LLR值Lch 在解碼程序300期間保持不變。換言之，在每一解碼迭代308期間，每一位元節點n關於其係經由一檢驗節點m相關聯的所有其他位元節點n之適當值投其一票。例如，在圖2(B)中，位元節點n0 係相關聯於檢驗節點m0 與m3 。因此，n0 將關於相關聯於檢驗節點m0 與m3 的位元節點(即，n3 、n5 、n6 及n7 )之適當值投其一票。位元節點n的Lch 值之量值愈大(即，可信度愈高)，位元節點n的投票計數愈多。此投票的淨效應係具有一低Lch 量值(即，可信度)之一位元節點的值將改變並符合該位元節點係相關聯的高可信度位元節點之信度。換言之，若一位元節點的Lch 值包含一錯誤硬式決策值與低量值，則其他位元節點之組合投票在一或多個重複過程之後將傾向於校正該錯誤硬式決策值。
位元節點更新步驟312將自該解碼器之當前值建構之一向量傳送至症狀檢驗步驟314。步驟314之症狀檢驗與上面說明的步驟306之症狀檢驗相同。若向量通過症狀檢驗314，則將向量傳送至CRC步驟318。
LDPC解碼：循環冗餘檢驗與誤滿足檢驗節點
通過症狀檢驗306或314僅表示向量係一有效碼字，但不一定係該經解碼正確碼字(DCCW)。一LDPC解碼器可產生並非該DCCW之一有效碼字。在該情況下，在向量中不存在USC，但存在誤滿足檢驗節點(MSC)。因而，為了確保有效向量係該DCCW，程序300將向量傳遞至循環冗餘檢驗(CRC)318。一CRC檢驗係一檢查總和操作，其可偵測資料在傳輸或儲存期間的迭代。
若向量通過該CRC檢查，則向量係該DCCW，並且程序300將總體變數DCCW設定至真，輸出向量並終止於步驟320。否則，向量不係該DCCW，並且程序300將總體變數DCCW設定至假，輸出向量並終止於步驟320。總體變數DCCW通知其他解碼程序(例如，圖12之TS-ROM列表解碼程序1206，下面說明)是否已產生該DCCW。
返回至步驟314，若向量未通過該症狀檢驗，則向量仍包含一或多個USC。用於解決USC的典型方法係實行另一解碼迭代308。然而，在一特定向量中可能存在一或多個USC，其永遠不會在一合理的時間量內係滿足。因而，LDPC解碼器通常係在其可在一特定向量上實行多少解碼重複過程上受限。針對迭代之最大數目的典型值的範圍係自50至200。
在圖3中，步驟316決定是否已達到迭代之最大數目。若否，則實行另一解碼迭代308。若相反已達到迭代之最大數目，則解碼器程序300已失敗，即該解碼器係一"失敗解碼器"。在該情況下，程序300將總體變數DCCW設定至假，輸出向量，並終止於步驟320。
若一失敗解碼器之向量包含較小數目(例如，少於16)之USC，則向量係稱為一臨近碼字(NCW)。若一失敗解碼器之向量包含較大數目(例如，大於15)之USC，則向量係稱為一無效碼字(ICW)。
用於處理一失敗解碼程序之兩個典型方法係1)請求重新傳送對應資料或2)將向量傳遞至一或多個後處理(PP)方法。通常，向量中的USC之數目b指示將使用此等兩種方法之那一種方法。一較大的b(例如，大於16)通常係藉由一重新傳送或其他後處理方法予以處理，而較小的b值係藉由錯誤底減輕後處理方法予以處理。
B ER、SNR及錯誤底
一LDPC解碼器之位元錯誤率(BER)係表達針對x數目之處理的位元將產生多少錯誤解碼的位元之一比率。因而，例如，具有一10-9 之BER的解碼器將平均而言針對每十億處理的位元產生一個錯誤位元。該BER愈小，該解碼器愈佳。當一LDPC解碼器失敗(即，終止而未收斂在該經解碼正確碼字DCCW上)時，該解碼器之BER增加(惡化)。
一LDPC解碼器之BER受該解碼器的輸入信號之信雜比(SNR)強烈影響。與SNR成函數關係的BER之一圖表通常包含兩個不同區域：一初始"瀑布"區域，其中給定SNR之一單位增加該BER迅速改良(減小)；以及一隨後"錯誤底"區域，其中SNR之單位增加僅產生BER之適度改良。因而，在該錯誤底區域中實現顯著BER改良需要除SNR增加以外的方法。
用於改良一LDPC解碼之錯誤底特性之一方法係增加碼字長度。然而，增加碼字長度亦增加LDPC解碼所需的記憶體及其他計算資源。因而，若此類資訊係嚴格限制，通常如HD機上的讀取通道器件之情況，則必須找到其他方法以產生必要的錯誤底改良。
另一稀少的資源係處理循環。通常，為了實現一指定輸送量，一HD機預算一固定數目之讀取通道處理循環以用於解碼一碼字。超過該預算的方法(即，運行外方法)減小該輸送量。更合需要的係運行中方法，其在時脈循環分配內復原該DCCW並因而不減小該輸送量。
截獲集與主導截獲集
一(a,b)截獲集係一解碼器不能在最大數目之迭代內滿足的b個USC與相關聯於該等USC的a個錯誤位元節點(EBN)之集。大部分截獲集包含少於五個之USC與少於十個之EBN。截獲集對一LDPC解碼器之錯誤底特性具有一顯著影響，即當一LDPC解碼器無法收斂在該DCCW上時，其通常係由於一截獲集。
改良一LDPC解碼器之錯誤底特性之一方式係：(i)檢查一失敗解碼器之向量中的USC並識別截獲集(若存在)；(ii)識別相關聯於該等USC之EBN；(iii)翻轉相關聯於該等截獲集的一或多個EBN；以及(iv)重新啟動該解碼器。在一可能實施方案中，若一LDPC解碼器剛剛係初始化(即，該解碼器處於狀態0)，則翻轉一EBN包含；(i)倒轉該EBN的Lch 值之硬式決策值，即1變為0，反之亦然；以及(ii)將該相同Lch 值之量值位元(即，可信度)設定至最大值，例如，全部為一。若該解碼器處於除狀態0之外的某一狀態，則翻轉一EBN包含：(i)決定該EBN的P值(上面藉由等式7定義)之硬式決策值；(ii)將該EBN的Lch 值、P值及所有關聯Qnm LLR之硬式決策值設定為與步驟(i)之硬式決策值相反；以及(iii)將該EBN的Lch 值、P值及所有關聯Qnm LLR之量值位元設定至最大值。通常，翻轉一或兩個EBN將"中斷"該截獲集，並且該重新啟動的解碼器將收斂在該DCCW上。
不同的截獲集在係中斷時將產生不同的錯誤底特性改良。主導截獲集(DTS)表示截獲集之最小集，其之中斷產生BER/錯誤底特性之一指定改良。例如，DTS-1表示將產生一單一量值等級的BER之改良(例如，自10-9 至10-10 )的截獲集之最小集，而DTS-3會產生三個量值等級的BER之改良(例如，10-10 至10-13 )。
鄰近碼字之列表解碼
列表解碼係用於偵測與中斷截獲集之一後處理方法。在列表解碼中，向量中之一觀察到的截獲集係針對已知截獲集之一或多個列表匹配。一截獲集列表通常包含該列表中之每一截獲集中的所有USC之索引與相關聯於該等USC的一或多個EBN之索引。若在匹配該觀察到的截獲集之列表中找到之一截獲集，則自該列表擷取該(等)EBN索引值。接著，翻轉該等位元節點，並重新開始圖3之解碼程序300。
截獲集模擬
列表解碼所需的截獲集列表通常係使用軟體與硬體模擬工具離線產生。圖4係用於識別截獲集並記錄關於該等截獲集之各種資訊的一離線截獲集(TS)模擬工具400之方塊圖。例如，可在一場可程式化閘極陣列(FPGA)中實施工具400。LDPC校正碼字(CCW)402係傳送至通道與信號模型404，其模擬圖1中之雜訊通道114的行為。通道與信號模型404將Lch 值406輸出至LDPC解碼器408。若LDPC解碼器408產生一鄰近碼字(NCW)410則NCW 410係傳送至症狀檢驗模組412與失配位置記錄器414。症狀檢驗412輸出NCW 410中的所有USC之索引416。失配位置記錄器414比較NCW 410與CCW 402並輸出NCW 410中的所有EBN之索引418。USC索引416加上EBN索引418構成截獲集(TS)資訊420。
針對一給定LDPC實施方案，所有可能的截獲集可能數以百萬計。然而，實現該實施方案之錯誤底的顯著(即，一量值等級或更多)改良通常僅需要所有可能截獲集之一子集，即主導截獲集(DTS)。因而，離線TS模擬工具400包括DTS-N編譯器422，其採取TS資訊420作為其輸入並產生DTS-N資訊424。
DTS-N編譯器422使用三步驟程序：收集、分級及評估。該截獲集收集方法使用基於該碼圖之結構的確定性雜訊脈衝以偵測截獲集。該等收集的截獲集接著係藉由至錯誤邊界距離(DEB)值予以分級，其中具有較低DEB值的截獲集對該錯誤底具有更多貢獻。接著，使用重要性取樣來評估該等截獲集並確認該等預測的等級。
實際上，此類以FPGA為基礎的離線模擬可花費高達一年來實行。例如，為了識別將產生一10-15 之BER的截獲集，對於一4Gb/sHD機而言，需要執行一離線模擬工具(例如，圖4之工具)大致289天。通常，此時間顯著不係問題，因為在一HD機讀取通道之最終設計與晶片之大量製造之間通常存在一年至兩年的延遲。
截獲集唯讀記憶體(TS-ROM)
因而，使用類似於圖4之工具400的離線TS模擬工具，可先驗地識別針對一特定LDPC實施方案將產生錯誤底特性之改良的一或多個截獲集或主導截獲集。在一執行時間環境中實施列表解碼之一方式係將圖4之離線產生的截獲集資訊420儲存於一截獲集唯讀記憶體(TS-ROM)中並耦合該TS-ROM與一列表解碼器程式。該TS-ROM列表解碼器程式比較在中觀察到的USC與儲存於TS-ROM中之截獲集。若發現一匹配，則該TS-ROM列表解碼器程式翻轉該LDPC解碼器中的適當位元節點值並重新啟動該解碼器。
通常，TS-ROM資訊係隨機地儲存於一單或雙連結的列表中，其中使用一蠻力循序搜尋來搜尋該列表。通常，每一(a,b )截獲集佔據該TS-ROM列表中的(2+a+b)個記錄。因而，針對一(4,4)截獲集設定檔(即，四個USC與四個EBN)，會存在十個記錄：指示存在四個USC之一記錄，隨後係四個個別USC記錄，接著係指示存在四個EBN之一記錄，隨後係四個個別EBN記錄。該典型TS-ROM列表實施方案儲存大致100個截獲集，並且不儲存關於誤滿足檢驗節點的任何資訊。
為了使此一TS-ROM實施方案經濟上實際，一單一TS-ROM必須能夠在大量實施方案中實現所需錯誤底改良。然而，甚至當實施相同LDPC碼時，截獲集仍隨實施方案改變而改變。例如，即使在兩個HD機上使用的LDPC碼相同，相關聯於該等HD機的截獲集仍可不同。明確地說，研究已顯示截獲集受一HD機的抖動設定檔、符號間干擾特性及脈衝成形方案影響。此等因數不僅可在不同製造商之HD機之間改變，還在來自相同製造商之不同HD機模型及甚至在相同模型之不同生產執行之間的變更之間改變。因而，截獲集可甚至在兩個相同模型硬碟機之間改變。模擬如此多不同HD機的LDPC截獲集係不實際的。然而，僅載有為一大類HD機所共用的該等截獲集之一TS-ROM當與一特定HD機配對時可能不產生所需位準之錯誤底改良。
用於改良TS-ROM之效能之一方法係以自該製造的器件之測試模型獲得之結果來補充藉由一以FPGA為基礎的離線模擬工具(例如，圖4之工具400)產生的資訊。通常，一旦已完成一電路設計，將製造並分配該設計之有限數目之測試模型以用於在大量生產開始之前進行測試。雖然可能花費一年來決定針對一特定HD機實施方案將產生一10-15 之BER的截獲集，但僅花費一天來決定將產生一10-12 之BER的截獲集。因而，該等測試模型係以LDPC測試模式執行一有限時間週期，並且儲存任何發現的截獲集。將並不已經在TS-ROM中之任何發現的截獲集新增至TS-ROM。藉由使用將係分配至消費者的實際器件，此方法捕獲可能已躲開一以FPGA為基礎的離線模擬工具(例如，圖4之工具400)的截獲集。
截獲集隨機存取記憶體(TS-RAM)
TS-ROM之靜態截獲集列表之一執行時間替代係將截獲集資訊儲存於一截獲集隨機存取記憶體(TS-RAM)中並將圖4之離線截獲集模擬工具400轉變成在實際個別器件(例如，一HD機)上執行之一執行時間截獲集收集與分析工具。替代接收來自一通道與信號模型(例如，圖4之模型404)之初始值，該執行時間工具會處理該特定器件之實際信號。該執行時間工具會包括列表解碼器功能性；即，其會嘗試匹配觀察到的USC與TS-RAM中之儲存的截獲集資訊，並且若找到一匹配，則使用該儲存的資訊來改變解碼器位元節點值並重新啟動該解碼器。若未找到一匹配，則該執行時間工具會分析該觀察到的截獲集，即識別相關聯於該USC之EBN，並決定該觀察到的截獲集是否滿足用於TS-RAM中之儲存(例如，一DTS-N之隸屬資格)的臨限要求。
理論上，上面說明的TS-RAM可適應任何實施方案之截獲集設定檔。現實係藉由圖4之離線模擬工具400實行的截獲集/主導截獲集模擬在計算上較複雜。特定言之，自可能數百萬的截獲集建構主導截獲集尤其複雜。此複雜性使上面說明的TS-RAM不適合於大部分HD機。通常，HD機以較高速率(例如，每秒40億位元)輸出資料並需要非常低的BER/錯誤底速率(例如10-13 至10-15 )，但僅在其韌體中提供適度的計算資源。
此外，類似於圖4之離線模擬工具400，TS-RAM工具需要正確碼字(CCW)以產生EBN索引。CCW在該離線模擬環境中容易獲得，但在該執行時間環境中不容易獲得。
依據本發明之特定具體實施例，實行方法以用於組織ROM中之儲存的截獲集設定檔。截獲集設定檔係藉由主導性(即，藉由其對一LDPC解碼器之錯誤底特性的影響)來分級。更高主導性的截獲集設定檔包含關於未滿足檢驗節點(USC)與誤滿足檢驗節點(MSC)兩者之資訊，而更低主導性的截獲集設定檔僅包含關於USC之資訊。接著，截獲集設定檔資訊係組織成若干連結的階層式資料表，其允許使用一指標追溯搜尋的最高主導性的匹配截獲集設定檔之快速定位與擷取。
依據本發明之特定具體實施例，實行有效的執行時間方法以用於收集與識別RAM中的主導截獲集。若可能，將新發現的截獲集儲存於RAM中，並接著關於以下因數之任一或多者予以排序或分級：自從最後匹配一截獲集已搜尋RAM的次數、自從一截獲集係新增至RAM其已係匹配的總次數、未滿足檢驗節點之數目及錯誤位元節點之數目。自RAM刪除低等級截獲集設定檔以為新發現的截獲集設定檔製造空間。因而，替代將一高計算複雜性離線方法用於主導截獲集之先驗識別(例如用於圖4之DTS-N變壓器422中的方法)或除此以外，本發明之此等具體實施例還實行低計算複雜性後驗方法，其中儘可能多的新發現截獲集係儲存，並且非主導截獲集設定檔係藉由週期性分級與刪除予以除去。
本發明之具體實施例通常係運行中方法，即其能夠在針對LDPC解碼而預算的時脈循環內復原該DCCW，並因而不負面影響系統輸送量。
圖5係依據本發明之一具體實施例的一LDPC解碼系統500之方塊圖。在類似於圖1之先前技術HD機100的本發明之一HD機中，會將圖5之LDPC解碼系統500實施為類似於圖1之LDPC解碼器112的一LDPC解碼器之部分。在該程度上，圖5之輸入Lch 值類似於圖1之解碼器輸入Lch 值，並且圖5之輸出向量類似於圖1之經解碼資訊字。
LDPC解碼器502接收Lch 值，實行圖3之LDPC解碼程序300，並輸出向量至後處理器504與TS-RAM更新器506。後處理器504係連接至後處理(PP)方法列表508，其係包含表示後處理方法(例如，TS-ROM列表解碼、TS-RAM列表解碼等)的一或多個可執行程式之一記憶體。若後處理器504需要實行一特定PP方法，則後處理器504自PP方法列表508讀取可執行程式並執行該程式。後處理器504可能並列或串列地實行任何數目之此等PP方法。後處理器504輸出向量，其除係自LDPC解碼系統500輸出以外亦係傳送至TS-RAM更新器506。
資料表
在執行期間，一特定PP方法可能需要存取自PP方法可執行程式碼分離的資料結構。特定言之，TS-ROM與TS-RAM列表解碼方法分別存取儲存於TS-ROM 510與TS-RAM 520中的截獲集資訊之一或多個列表。
在圖5之範例性具體實施例中，TS-ROM 510包含四個表：B表512、P表514、E表516及EI表518。TS-RAM 520包含兩個表：RAM P表522與RAM索引524。表係組織成一或多個相等大小的列(記錄)與一或多個相等大小的行(欄位)的數位資料之二維矩陣。表之記錄係以零開始自頂部至底部順序編號。此號係記錄號。
P表514與522包含關於USC及其相關EBN的資訊。B表512包含針對ROM P表514之指標資訊。EI表518包含關於MSC之資訊，而E表516包含針對EI表518之指標資訊。RAM索引表524包含針對RAMB表522之指標資訊。
圖6係圖5之ROM P表514之一範例布局。ROM P表514包含截獲集設定檔資訊，即USC與EBN索引。ROM P表514包含若干記錄(列)，每一記錄針對每一儲存的截獲集之一USC。記錄號602係P表514中之一記錄的順序位置，其以0開始。
ROM P表514中之每一記錄包含三個欄位：LAYER 604、USC_INDEX 606及EBN_INDEX 608。一些LDPC解碼器經組態用以並列執行一組更新操作，其分開係稱為一層。LAYER 604指示包含該USC之解碼層的號碼。USC_INDEX 606包含該USC之索引。EBN_INDEX 608包含相關聯於該USC之一或兩個EBN的索引。
ROM P表514首先係關於b(即，中之USC的數目)排序，例如首先排序b=2的所有截獲集，然後係所有b=3的截獲集等。因而，將存在針對在b=2範圍內之每一截獲集(例如610、612)的兩個記錄，最終後跟針對b=3之截獲集(例如，614、616)的三記錄集、針對b=4之截獲集(618、620)的四記錄集等等。
在每一b範圍內，截獲集係藉由主導性排序，即，該截獲集對錯誤底特性的影響。對錯誤底特性具有更大影響的該等截獲集發生於該b範圍開始之處，而具有更少影響的該等截獲集臨近結束發生。針對一特定截獲集之記錄接著係藉由USC_INDEX 606排序。
圖7係圖5之B表512之一範例布局。B表512針對ROM P表514中之每一b值包含指向在ROM P表514中與在E表516中該b值之第一次發生的指標，及該b值在E表516中之記錄的數目。因而，在B表512中針對每一b值存在一單一記錄，其中該b值係藉由記錄號702指示。然而，記錄號702是以0開始，而b值通常開始於二或更高。因而，在本發明之此範例性具體實施例中，將一偏移新增至記錄號702以產生對應b值。例如，若僅儲存的截獲集，則會將一2之偏移新增至每一記錄號以得到對應b值。
欄位PTABLE_START_OFFSET 704包含ROM P表514中之一特定b值的第一次發生之位置。欄位ETABLE_START_OFFSET 706包含E表516中之一特定b值的第一次發生之位置。欄位NUM_ETABLE_ENTRIES 708包含針對此特定b值的E表516中之記錄的數目。
圖8係圖5之E表516之一範例布局。E表516包含指向EI表518中之MSC記錄的指標。E表516中之每一記錄具有一記錄號802、一EITABLE_START_ADDRESS欄位804及一EITABLE_END_ADDRESS欄位806。EITABLE_START_ADDRESS欄位804包含指向EI表518中之對應資料的第一次發生之一指標，而EITABLE_END_ADDRESS欄位806包含指向EI表518中之對應資料的最後一次發生之一指標。
圖9係圖5之EI表518之一範例布局。EI表518儲存相關聯於MSC的EBN之索引。EI表518中之每一記錄具有一記錄號902並包含兩個欄位：BLOCK_COLUMN欄位904與B_INDEX欄位906。BLOCK_COLUMN欄位904指示其中定位該EBN的區塊行，而B_INDEX欄位906係該EBN的索引。
圖10係圖5之RAM P表522之一範例布局。RAM P表522儲存未在ROM P表514中找到的新識別之截獲集之設定檔。RAM P表522中之每一列(即，記錄)具有一記錄號1002並包含兩個欄位：二位元TAG欄位1004與R_WORD欄位1006。TAG欄位1004之四個可能值指示R_WORD欄位1006內之資料的記錄類型與結構。若TAG欄位1004具有一11之值，則該記錄係包含關於一整個截獲集之資訊的主要記錄。若TAG欄位1004具有一10之值，則該記錄係一次要記錄並包含關於一截獲集設定檔內之一特定USC的資訊。若TAG欄位1004具有一00或01之值，則該R_WORD欄位1006係空的，即此記錄可用於儲存針對新識別的截獲集之設定檔資訊。一截獲集設定檔通常包含：一單一主要記錄，其後為b個次要記錄。
若該記錄係一主要記錄，則R_WORD欄位1006包含四個子欄位：(i)b值子欄位1008；(ii)a值子欄位1010，其記錄截獲集EBN之數目；(iii)LAST_HIT_NUM子欄位1012，其指示最後匹配此截獲集的TS-RAM搜尋之數目；以及(iv)HIT_COUNTER子欄位1014，其記錄自從此截獲集儲存於TS-RAM中以來此特定截獲集設定檔已與一觀察到的截獲集匹配多少次。
若一記錄係一次要記錄，則R_WORD欄位1006包含一截獲集內之一單一USC的層(LAYER欄位1016)與索引(USC_INDEX欄位1018)及相關聯於該USC的一或多個EBN之索引(EBN_INDEX欄位1020)。
圖11係圖5之RAM索引表524之一範例布局。在RAM索引表524中針對RAMP表522中之每一截獲集設定檔存在一記錄。RAM索引表524中之每一記錄包含一單一欄位RAM_PTABLE_OFFSET 1102。RAM_PTABLE_OFFSET 1102係指向RAM P表524中之一特定截獲集設定檔的開始之一指標，即RAM_PTABLE_OFFSET 1102包含一截獲集設定檔主要記錄的圖10之記錄號1002。RAM索引表524中的記錄係藉由主導性來排序，使得RAM索引表524中之第一記錄指向RAM P表522中的最高主導性截獲集，而RAM索引524中的最後記錄指向RAM P表522中之最低主導性記錄。
圖12係藉由圖5之LDPC解碼系統500使用的範例性程序1200之流程圖。處理開始於步驟1202並進行至步驟1204，Lch 值藉由圖5之LDPC解碼器502之LDPC解碼。若於步驟1204的LDPC解碼產生DCCW，則程序1200終止於步驟1218。否則，處理進行至步驟1206，TS-ROM列表解碼(藉由圖5之後處理器504實行)。
若步驟1206產生DCCW，則程序1200終止於步驟1218。否則，處理進行至步驟1208，TS-RAM列表解碼(藉由圖5之後處理器504實行)。若步驟1208產生DCCW，則程序1200終止於步驟1218。否則，處理進行至一或多個額外後處理方法1210、1212、...、1214(藉由圖5之後處理器504實行)，其以一類似方式操作。
若TS-RAM列表解碼1208或該等額外後處理方法1210、1212、...、1214之任一者產生DCCW，則處理進行至步驟1216，其中可能藉由TS-RAM更新器508來更新圖5之TS-RAM 520。接著，處理終止於步驟1218。
圖12顯示後處理方法1207至1214之一可能排序。可採用後處理方法之幾乎任何序列，不過一些序列比其他序列更實際。例如，需要將TS-ROM列表解碼排序在TS-RAM列表解碼之前以確保在RAM中不複製已儲存於ROM中的截獲集。
TS-ROM列表解碼
圖13係藉由圖5之後處理器504實施的圖12之範例性TS-ROM列表解碼程序1206的流程圖。處理開始於步驟1302並進行至步驟1304，其中程序1206決定在自圖12之LDPC解碼器1204接收的向量中觀察到的USC之數目bobserved 大於0並少於可藉由程序1206有效處理的USC之最大數目bmax 。若bobserved =0，則在向量不存在USC(即，係一臨近碼字誤校正)，並因此不存在截獲集用以匹配。若步驟1304評估為假，則程序1206終止。否則，處理繼續至步驟1306。
於步驟1306，該解碼器之當前狀態係儲存並標記為狀態1。接著，處理繼續至步驟1308，其中首先藉由解碼層並接著藉由索引來排序該等觀察到的USC。接下來，於步驟1310，以下四個值係自圖5之B表512擷取並排序：
(1)針對b=bobserved 的圖7之PTABLE_START_OFFSET欄位704；
(2)針對b=bobserved +1的圖7之PTABLE_START_OFFSET欄位704；
(3)針對b=bobserved 的圖7之ETABLE_START_OFFSET欄位706；以及
(4)針對b=bobserved 的圖7之NUM_ETABLE-ENTRIES欄位708。
該第一值指示程序1206何處開始其用於匹配圖5之P表514中的截獲集資訊(即，USC與EBN索引)的搜尋，而該第二值指示程序1206何時結束其搜尋。同樣，第三與第四值指示程序1206何處開始與結束其針對延伸資訊(即，MSC索引)的搜尋。
因而，例如，若bobserved =5，則程序1206擷取針對b=5與b=6的圖7之PTABLE_START_OFFSET欄位704的值及針對b=5的圖7之ETABLE_START_OFFSET欄位706與圖7之NUM_ETABLE_ENTRIES欄位708的值。
接下來，於步驟1312，程序1206選擇圖5之P表514並進行至藉由針對b=bobserved 的PTABLE_START_OFFSET之儲存值指示的位址。接下來，於步驟1314，針對匹配該等觀察到的USC之一截獲集來搜尋TS-ROM。
圖14係圖13之範例性TS-ROM搜尋程序1314的流程圖。程序1314開始於步驟1402，並於步驟1404，搜尋屬於針對該等觀察到的USC之一同形匹配的圖5之P表514中的下一記錄。針對觀察到的USC之一特定集的同形匹配會係其中USC之數目與該等USC之間的距離與該等觀察到的USC相同之一截獲集。因而，若該等觀察到的USC係[1,3,10]，則[1,3,10]係一匹配，而[2,4,11]係一同形匹配，[3,5,12]、[4,6,13]等等亦係同形匹配。若未找到匹配，則程序1314以無匹配之一狀態1406終止。
若相反於步驟1404找到一匹配，則於步驟1408，儲存該匹配P表記錄的圖6之EBN_INDEX欄位608的值。該EBN_INDEX欄位包含相關聯於此匹配的截獲集之一個且可能兩個錯誤位元節點之索引。
接下來，程序1314產生定位任何延伸資訊，即相關聯於此匹配截獲集中之無滿足檢驗節點(MSC)的EBN之索引。在EI表518中保持延伸資訊。然而，並不針對儲存於P表514中的所有截獲集而係僅針對每一b範圍內的截獲集之一子集來保持延伸資訊。該子集對應於一特定b範圍內之更高主導性截獲集，即對錯誤底特性具有更顯著影響的該等截獲集。如上面所說明，在P表514中，一特定b範圍內之截獲集係藉由主導性來排序；因而，僅針對該b範圍內之第一x個記錄來保持延遲資訊。EI表518中之每一b範例的開始與結束係藉由B表512中的欄位ETABLE_START_OFFSET 706與NUM_ETABLE_ENTRIES 708予以指示。
隨著程序1314在整個ROM P表514之記錄中搜尋，程序1314保持截獲集之一內部計數。因而，例如，若程序1314在整個圖6之P表514中的b=2截獲集中搜尋，則程序1314會將記錄0與1識別為截獲集0(例如，圖6之截獲集610)，將記錄2與3識別為截獲集1(例如，圖6之截獲集612)，等等。此截獲集號係稱為TSNUM。
於步驟1410，將TSNUM與在圖13之步驟1310中儲存的NUM_ETABLE_ENTRIES欄位之值相比較。若TSNUM大於NUM_ETABLE_ENTRIES之值，則無延伸資訊可用，並且程序1314以匹配但無延伸資訊之一狀態1412終止。
若相反，於步驟1410發現TSNUM小於或等於NUM_ETABLE_ENTRIES之儲存值，則針對此匹配的截獲集，延伸資訊存在。在步驟1414中，將TSNUM新增至ETABLE_START_OFFSET之儲存值以產生變數ETABLE_ENTRY_ADDRESS。
接下來，於步驟1416，程序1314選擇圖5之E表516，進行至具有等於變數ETABLE_ENTRY_ADDRESS之值之一位址的記錄，並儲存圖8之EITABLE_START_ADDRESS欄位與圖8之ETABLE_ENTRY_ADDRESS欄位806的值。
接下來，於步驟1418，程序1314選擇圖5之EI表518，並儲存在該儲存的EITABLE_START_ADDRESS與EITABLE_END_ADDRESS值之間之每一記錄的圖9之BLOCK_COLUMN欄位904與圖9之B_INDEX欄位906的值。最後，程序1314以匹配並具有延伸資訊之一狀態1420存在。
返回至圖13，若步驟1314以無匹配之一狀態終止，則程序1206終止於步驟1316。
若步驟1314以匹配但無延伸資訊之一狀態終止，則程序1206處理該等USC索引與相關聯於此截獲集之一些EBN索引，但無延伸資訊(即，相關聯於MSC的EBN之索引)。在此情況下，步驟1318翻轉於該等EBN索引處之位元節點，並於步驟1320實行迭代式LDPC解碼。步驟1320之程序與圖3之程序300相同，不同之處在於解碼器初始化步驟304與初始症狀檢驗步驟306係跳過。若步驟1320收斂在DCCW上，則程序1206終止於步驟1316。否則，於步驟1322，將該解碼器恢復至狀態1，並於步驟1314搜尋下一匹配截獲集。
若步驟1314以匹配並具有延伸資訊之一狀態終止，則程序1206處理相關聯於該匹配的截獲集的所有EBN之索引。在此情況下，不必實行信度傳播(例如，圖3之步驟310與312)。相反，於步驟1324，翻轉該等EBN，並將所得向量提交至一症狀檢驗1326。若向量未通過步驟1326處之症狀檢驗，則程序1206進行至步驟1322。若相反，向量通過該症狀檢驗(即，向量係一有效碼字)，則於步驟1328，在向量上實行一CRC檢驗以決定其是否實際上係正確碼字。若向量通過CRC檢驗1328(即，向量係該DCCW)，則程序1206終止於步驟1316。若向量未通過CRC檢驗1328，則程序1206進行至步驟1322。
TS-RAM列表解碼
藉由圖5之後處理器504使用的另一PP方法係圖12之TS-RAM列表解碼1208，即使用儲存於揮發性記憶體(例如隨機存取記憶體)中的截獲集資訊的截獲集之列表解碼。TS-RAM列表解碼類似於TS-ROM列表解碼，因為圖5之RAM P表522儲存針對選定截獲集之USC與EBN資訊。然而，與ROM P表514不同，RAM P表522係在執行時間期間藉由圖5之TS-RAM更新器506改變。因此，僅儲存最重要的資訊，例如USC與EBN索引。無延伸資料(例如圖5之EI表518)係保持於TS-RAM中。
RAM P表522中的設定檔亦不以任何方式予以排序。相反，圖16之一分離的RAM索引表保持儲存於藉由主導性排序的RAM P表522中之截獲集設定檔的位置之一列表。
圖15係圖12之範例性TS-RAM列表解碼程序1208的流程圖。處理開始於步驟1502並進行至步驟1504，其在目的與操作上與圖13之步驟1304相同。若步驟1504評估為假，則程序1208終止於步驟1506；否則，處理繼續至步驟1508，其中當前解碼器狀態係記錄並標記為狀態1。接著，處理繼續至步驟1510。
於步驟1510，程序1208進行至圖5之RAM P表522中之最高主導性的截獲集設定檔。明確地說，因為RAM索引表524藉由主導性來分級RAM P表522中之設定檔，故程序1208進行至RAM索引表524中之第一記錄並擷取圖11之RAM_PTABLE_OFFSET欄位1102的值。接著，程序1208將RAM P表522中之指標移至該儲存的偏移值。
於步驟1512，程序1208遞增總體變數RAM_SEARCH_COUNT，其記錄所實行TS-RAM搜尋之總數，即已執行程序1208的總次數。而且，於步驟1512，程序1208以RAM索引表524所指示之順序(即，以減小主導性之順序)針對該等觀察到的USC之一同形匹配來檢查RAM P表522中的設定檔。若未找到匹配，則處理繼續至步驟1514。
若相反，於步驟1512找到一匹配，則於步驟1516，將該匹配的設定檔之圖10之LAST_HIT_NUM欄位1012設定至總體變數RAM_SEARCH_COUNT之值，並使圖10之HIT_COUNTER欄位1014遞增1。接著，於步驟1518，儲存圖10之EBN_INDEX欄位1020之值。步驟1520翻轉位於該等EBN_INDEX值的位元節點，並於步驟1522，實行LDPC解碼。步驟1522與圖13之步驟1320相同。若解碼程序1522收斂在該DCCW上，則處理繼續至步驟1514；否則，於步驟1524，將該解碼器重設至狀態1，並且處理接著繼續至步驟1512，其中在P表522中搜尋另一同形匹配。
於步驟1514，程序1208更新圖11之RAM索引表524。明確地說，步驟1514關於RAM P表522中之欄位(例如，LAST_HIT_NUM 1012、HIT_COUNTER欄位1014、USC節點數目欄位1008及EBN數目欄位1010)的任何組合來排序RAM P表522中之所有TS-RAM設定檔。接著，將所有該等排序的設定檔之位址(即，所有主要記錄之記錄號1002)作為記錄儲存於圖11之RAM索引表524中。該等設定檔位址係以其係在步驟1514中排序的相同順序(例如，自最高主導性至最低主導性)儲存於RAM索引表524中。
一旦步驟1514已完成，處理便終止於步驟1506。
TS-RAM更新器
如圖12之程序1200之說明所述，若除TS-ROM列表解碼1206之外的任何後處理方法達到該DCCW，則其可能表示已發現一新的截獲集。若是，則步驟1216可能嘗試將新的截獲集新增至圖5之RAM P表522。
在一具體實施例中，步驟1216係用於保留TS-RAM 520中之主導截獲集的低複雜性程序。明確地說，在此具體實施例中，步驟1216並不實行詳盡計算以先驗地決定主導截獲集(例如藉由圖4之DTS-N編譯器422實行之計算)，而係(i)關於一或多個因數(例如自從該截獲集係最後匹配已搜尋多少次TS-RAM、已匹配一截獲集的總次數、USC的數目、EBN的數目等)之任何組合來分級TS-RAM截獲集，並接著(ii)清除該等最低分級的截獲集以為新發現的截獲集製造空間。使用此等因數來分級TS-RAM 520中的截獲集通常明顯比藉由離線模擬工具(例如，圖4之編譯器422)實行的分析更不複雜。
圖16係圖12之範例性TS-RAM更新程序1216的流程圖。處理開始於步驟1602並進行至步驟1604，其中決定一DCCW是否藉由圖12之TS-RAM列表解碼程序1208產生。若是，則無截獲集設定檔需要係新增至TS-RAM，並且程序1216終止於步驟1608。
反之，若步驟1604評估為否/假，則其表示除TS-ROM或TS-RAM列表解碼之外的某一後處理方法達到該DCCW，因此表示已發現一新的截獲集並應附加至RAM。於步驟1610，產生該截獲集設定檔。一截獲集設定檔包含截獲集USC之索引與相關聯於該等USC的EBN之索引。該等USC索引已藉由圖5之LDPC解碼器502產生。為了產生該等EBN索引，步驟1610比較藉由後處理器504產生的與藉由LDPC解碼器502產生的向量。
於步驟1612，決定是否存在足夠的可用空間以附加新的截獲集設定檔。若是，則於步驟1614，將該新的截獲集設定檔附加至RAM P表522，並且程序1216進行至步驟1616。
然而，若於步驟1612，在RAM P表522中無足夠的可用空間以附加該新的截獲集設定檔，則於步驟1618，清除最低階位的適合清除截獲集設定檔。在此範例中，一設定檔之清除適合性係藉由自從該設定檔最後匹配以來已搜尋RAM之次數(即，總體變數RAM_SEARCH_COUNT之值減去該設定檔的LAST_HIT_NUM欄位之值)來決定。若介入搜尋的數目大於一指定臨限值，則該設定檔係適合清除的。假定首先藉由清除適合性來分級所有設定檔，所有適合清除記錄將位在圖11之RAM索引表524之末尾。
因而，於步驟1618，選擇索引RAM索引表524中的最後記錄，並擷取RAM_PTABLE_OFFSET欄位1102之值。若位於RAM P表522中該儲存的偏移值(藉由該擷取的RAM_PTABLE_OFFSET值所示)處的設定檔係適合清除的，則刪除位於RAM P表522中之該儲存的偏移值處之主要記錄及關聯次要記錄。於步驟1620，更新RAM索引表MSB，並接著使控制返回至步驟1612，其中決定在RAM P表522中是否存在足夠可用空間以附加新的截獲集設定檔。步驟1620之處理與圖15之步驟1514的處理相同。
若相反，於步驟1618該最低分級的設定檔並非適合清除的，則處理繼續至步驟1616。於步驟1616，更新RAM索引表523，並且使處理終止於步驟1608。步驟1616之處理與圖15之步驟1514的處理相同。
雖然已在實施LDPC編碼與解碼之硬碟機的背景下說明本發明，但本發明並不限於此。一般而言，可以在有關LDPC編碼與解碼之任何適合的通信路徑來實施本發明。
此外，雖然上面使用的範例性信度傳播演算法係偏移最小和演算法(OMS)，但本發明並不限於此，並可與任何信度傳播變化一起使用，例如和積演算法(SPA)或Bahl-Cocke-Jelinek-Raviv(BCJR)演算法。
此外，雖然上面使用的信度傳播範例採用一特定解碼排程(滿排程)，其中所有檢驗節點係在一單一檢驗節點更新步驟期間予以更新，然後所有位元節點係在一單一位元節點更新步驟中予以更新，但本發明並不限於此，並可與任何解碼排程一起使用，例如列串列排程、行串列排程及列行串列排程。
此外，雖然上面使用的範例性LDPC解碼器係一非成層解碼器，但本發明並不限於此，並可與成層及非成層解碼器兩者一起使用。
此外，雖然上面給出的範例性TS-RAM實施方案採用將截獲集設定檔儲存於一HD機之讀取通道內的RAM中，但本發明並不限於此。亦可將一RAM P表(例如圖5之522)儲存於一HD機之磁盤上或儲存於諸如快閃記憶體之一分離記憶體中。
此外，雖然在唯讀記憶體的背景下說明上面給出的範例性TS-ROM實施方案，但本發明並不限於此。一般而言，如規格與申請專利範圍兩者中所使用的術語"ROM"應係解釋為表示儲存靜態TS設定檔資料的任何資料儲存器件，無論該器件中的資料是否能夠予以修改。
此外，雖然已在LDPC碼之背景下說明本發明之具體實施例，但本發明並不限於此。本發明之具體實施例可針對可藉由一圖表定義的任何碼(例如，渦輪碼、結構化IRA(Irregular Repeat Accumulate；不規則重複累積)碼)予以實施，因為其係遭受截獲集的圖表定義碼。
雖然在接收對數概度比方面說明本發明，但本發明並不限於此。本發明之具體實施例可以係預想為其中諸如概度比或硬式決策值的其他軟值係處理。
可按用於實施該等方法之方法及裝置的形式來執行本發明。亦可按執行於一諸如磁性記錄媒體、光學記錄媒體、固態記憶體、軟碟、CD-ROM(compact disk-ROM；光碟ROM)、硬碟機或任何其他機器可讀取儲存媒體的可觸媒體內之程式碼的形式來執行本發明，其中當該程式碼係載入一諸如電腦的機器並藉其執行時，該機器成為一用於實施本發明之裝置。亦可按程式碼形式來執行本發明，例如無論是否儲存在一儲存媒體內，載入一機器及/或藉由一機器執行，或透過某一傳輸媒體或載體(例如透過電子佈線或纜接、透過光纖或經由電磁輻射)發射，其中當該程式碼係載入一諸如電腦之機器並藉其執行時，該機器成為一用於實行本發明之裝置。當在一通用處理器上實施時，該程式碼段與該處理器組合以提供一可類似於特定邏輯電路運作之唯一器件。
除非分開明確說明，應將各數值與範圍解釋為係大致的，如該值或範圍之值前面的詞語"大約"或"大致"。
應進一步明白，熟習此項技術者可對已說明及繪示以說明本發明本質的部件之細節、材料及配置進行各種變化而不脫離以下申請專利範圍中表達的本發明之範疇。
在申請專利範圍中使用圖號及/或圖式參考標簽旨在識別所主張標的之一或多個可能具體實施例以便促進申請專利範圍之解釋。此類使用並不係視為必需地將該等請求項之範疇限於對應圖式中顯示的具體實施例。
應明白，不必要求本文提及的範例性方法之步驟係按所述順序執行，並且應明白此類方法之步驟的順序僅係範例性。同樣，在與本發明之各種具體實施例一致的方法中，可將額外步驟包括於此類方法中，並且可省略或組合特定步驟。
雖然以下方法之申請專利範圍中的元件(若存在)係以對應標簽按特定順序來引用，但除非該等申請專利範圍引用以其他方式暗示一特定順序用於實施一些或全部該等元件，該等元件不必旨在限於以該特定順序來實施。
本文中提及的"一項具體實施例"或"一具體實施例"表示結合具體實施例說明的特定功能、結構或特性係包括於本發明至少一具體實施例中。該規格中各處出現的片語"在一具體實施例中"不必全部表示相同具體實施例，分離或替代性具體實施例亦不必與其他具體實施例相互排斥。相同情況亦適用於術語"實施方案"。
100．．．硬碟(HD)機
102．．．碟盤
104．．．讀取通道
106．．．LDPC編碼器
108．．．寫入處理器
110．．．讀取處理器
112．．．LDPC解碼器
114．．．路徑
116．．．輸出
118．．．信號
200．．．LDPC H矩陣
202．．．邊緣
400．．．離線截獲集(TS)模擬工具
402．．．LDPC校正碼字(CCW)
404．．．通道與信號模組
406．．．Lch 值
408．．．LDPC解碼器
410．．．鄰近碼字(NCW)
412．．．症狀檢驗模組
414．．．失配位置記錄器
416．．．索引
418．．．索引
420．．．截獲集(TS)資訊
422．．．DTS-N編譯器
424．．．DTS-N資訊
500．．．LDPC解碼系統
502．．．LDPC解碼器
504．．．後處理器
506．．．TS-RAM更新器
508．．．PP方法列表
510．．．TS-ROM
512．．．B表
514．．．P表
516．．．E表
518．．．EI表
520．．．TS-RAM
522．．．RAM P表
524．．．RAM索引
602．．．記錄號
604．．．層
606．．．USC_INDEX
608．．．EBN_INDEX
610．．．截獲集
612．．．截獲集
614．．．截獲集
616．．．截獲集
618．．．截獲集
620．．．截獲集
702．．．記錄號
704．．．PTABLE_START_OFFSET
706．．．ETABLE_START_OFFSET
708．．．NUM_ETABLE_ENTRIES
802．．．記錄號
804．．．EITABLE_START_ADDRESS欄位
806．．．EITABLE_END_ADDRESS欄位
902．．．記錄號
904．．．BLOCK_COLUMN欄位
906．．．B_INDEX欄位
1002．．．記錄號
1004．．．TAG欄位
1006．．．R_WORD欄位
1008．．．b值子欄位
1010．．．a值子欄位
1012．．．LAST_HIT_NUM子欄位
1014．．．HIT_COUNTER子欄位
1016．．．LAYER欄位
1018．．．USC_INDEX欄位
1020．．．EBN_INDEX欄位
1102．．．RAM_PTABLE_OFFSET
本發明之其他態樣、特徵及優點可自以上詳細說明、隨附申請專利範圍及附圖而更充分地明白，其中類似參考數字識別類似或相同元件。
圖1係使用LDPC編碼之一典型硬碟(HD)機100之一部分的方塊圖。
圖2(A)說明LDPC H矩陣200，而圖2(B)係H矩陣200之一Tanner圖。
圖3係藉由解碼器112使用的典型LDPC解碼方法300之流程圖。
圖4係用於識別截獲集並記錄關於該等截獲集之各種資訊的一離線截獲集(TS)模擬工具400之方塊圖。
圖5係依據本發明之一具體實施例的一LDPC解碼系統500之方塊圖。
圖6係圖5之ROM P表514之一範例布局。
圖7係圖5之B表512之一範例布局。
圖8係圖5之E表516之一範例布局。
圖9係圖5之EI表518之一範例布局。
圖10係圖5之RAM P表522之一範例布局。
圖11係圖5之RAM索引表524之一範例布局。
圖12係藉由圖5之LDPC解碼系統500使用的範例性程序1200之流程圖。
圖13係藉由圖5之後處理器504實施的圖12之範例性TS-ROM列表解碼程序1206的流程圖。
圖14係圖13之範例性TS-ROM搜尋程序1314的流程圖。
圖15係圖12之範例性TS-RAM列表解碼程序1208的流程圖。
圖16係圖12之範例性TS-RAM更新程序1216的流程圖。
(無元件符號說明)

Claims (13)

  1. 一種用於解碼經編碼資料之方法，該經編碼資料係利用一以圖表為基礎的碼進行編碼，該方法包含：(a)對該經編碼資料實行解碼以產生一候選經解碼碼字；(b)若該候選經解碼碼字並非一經解碼正確碼字，則實行一截獲集(trapping-set)-RAM列表解碼方法以嘗試產生該經解碼正確碼字，其中該截獲集-RAM列表解碼方法存取儲存於RAM記憶體中的一或多個截獲集設定檔(profiles)，每一截獲集設定檔對應於一不同截獲集；以及(c)更新該RAM記憶體以儲存一新的截獲集設定檔。
  2. 如請求項1之方法，其中：若該截獲集-RAM列表解碼無法產生該經解碼正確碼字，則步驟(b)進一步包含實行一其他解碼方法以嘗試產生該經解碼正確碼字；以及若該其他解碼方法產生該經解碼正確碼字，則步驟(c)包含基於該候選經解碼碼字與該經解碼正確碼字來產生該新的截獲集設定檔。
  3. 如請求項1之方法，其中該步驟(c)包含：(c1)選擇先前儲存於該RAM記憶體中的一或多個截獲集設定檔以用於清除；(c2)清除來自該RAM記憶體的該等選定之一或多個截獲集設定檔；以及 (c3)將該新的截獲集設定檔儲存於該RAM記憶體中。
  4. 如請求項3之方法，其中步驟(c1)包含基於以下因數之一或多者來選擇用於清除之一截獲集設定檔：(i)自從在先前實行該截獲集-RAM列表解碼方法期間已匹配該選定截獲集設定檔以來，已在先前實行該截獲集-RAM列表解碼方法期間搜尋該RAM記憶體的次數；(ii)自從該選定截獲集設定檔儲存於該RAM記憶體中以來，已在先前實行該截獲集-RAM列表解碼方法期間匹配該選定截獲集設定檔的總次數(例如，HIT_COUNTER)；(iii)該選定截獲集設定檔中的未滿足檢驗節點之數目(例如，b)；以及(iv)該選定截獲集設定檔中的錯誤位元節點之數目(例如，a)。
  5. 如請求項1之方法，其中每一截獲集設定檔包含：該對應截獲集中的未滿足檢驗節點之數目(例如，b)；該對應截獲集中之每一未滿足檢驗節點之識別項(例如，USC_INDEX)；以及用於該對應截獲集中之每一未滿足檢驗節點的至少一錯誤位元節點之識別(例如，EBN_INDEX)。
  6. 如請求項5之方法，其中每一截獲集設定檔進一步包含：該對應截獲集中的錯誤位元節點之數目(例如，a)； 自從該截獲集設定檔儲存於該RAM記憶體中以來，已在先前實行該截獲集-RAM列表解碼方法期間匹配該截獲集設定檔的總次數(例如，HIT_COUNTER)；以及匹配此特定設定檔的截獲集-RAM列表解碼方法之最近實行的數目。
  7. 如請求項1之方法，其中：若該候選經解碼碼字並非該經解碼正確碼字，則該候選經解碼碼字識別一觀察到的截獲集，其包含一組一或多個觀察到的未滿足檢驗節點；且該截獲集-RAM列表解碼方法，其包含：(b1)在整個該RAM記憶體中搜尋匹配該觀察到的截獲集之一儲存的截獲集設定檔；(b2)針對該編碼的資料來修改一或多個錯誤位元節點，其中該一或多個經修改的錯誤位元節點係藉由該匹配的截獲集設定檔來識別；以及(b3)對該經修改的編碼的資料實行解碼。
  8. 如請求項7之方法，其中當該儲存的截獲集設定檔之該一或多個未滿足的檢驗節點與該觀察到的截獲集之該一或多個觀察到的未滿足檢驗節點形成一同形匹配時，該儲存的截獲集設定檔匹配該觀察到的截獲集。
  9. 如請求項1之方法，其進一步包含：(c)基於該等對應截獲集之主導性來排序儲存於該RAM記憶體中之該等截獲集設定檔。
  10. 如請求項9之方法，其中一截獲集之該主導性係基於以 下之一或多者：(i)自從在先前實行該截獲集-RAM列表解碼方法期間已匹配該對應截獲集設定檔以來，已在先前實行該截獲集-RAM列表解碼方法期間搜尋該RAM記憶體的次數(例如，LAST_HIT_NUM)；(ii)自從該對應截獲集設定檔儲存於該RAM記憶體中以來，已在先前實行該截獲集-RAM列表解碼方法期間匹配該對應截獲集設定檔的總次數(例如，HIT_COUNTER)；(iii)該截獲集中的未滿足檢驗節點之數目(例如，b)；以及(iv)該截獲集中的錯誤位元節點之數目(例如，a)。
  11. 如請求項10之方法，其中若(i)自從在先前實行該截獲集-RAM列表解碼方法期間已匹配該第一截獲集設定檔以來已在先前實行該截獲集-RAM列表解碼方法期間搜尋該RAM記憶體的該次數，少於(ii)自從在先前實行該截獲集-RAM列表解碼方法期間已匹配該第二截獲集設定檔以來已在先前實行該截獲集-RAM列表解碼方法期間搜尋該RAM記憶體的該次數，則具有一第一截獲集設定檔之一第一截獲集比具有一第二截獲集設定檔之一第二截獲集更具主導性。
  12. 如請求項1-11任一項之方法，其中該以圖表為基礎的碼係一低密度同位元檢驗碼。
  13. 一種用於解碼經編碼資料之裝置，該經編碼資料利用一 以圖表為基礎的碼進行編碼，該裝置包含：(a)一用以對該經編碼資料實行解碼以產生一候選經解碼碼字之器件；(b)RAM記憶體；(c)一用於若該候選經解碼碼字並非一經解碼正確碼字，則實行一截獲集-RAM列表解碼方法以嘗試產生該經解碼正確碼字之器件，其中該列舉於(c)之該器件存取儲存於該RAM記憶體中的一或多個截獲集設定檔，每一截獲集設定檔對應於一不同截獲集；以及(d)一用於更新該RAM記憶體以儲存一新的截獲集設定檔之器件。
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