CN110708077A

CN110708077A - Ldpc码大数逻辑译码方法、装置和译码器

Info

Publication number: CN110708077A
Application number: CN201911059031.3A
Authority: CN
Inventors: 孔令军; 王诚; 王锐; 周琳; 李华康
Original assignee: Suzhou Yilin City Information Technology Co Ltd
Current assignee: Suzhou Yilin City Information Technology Co Ltd
Priority date: 2019-11-01
Filing date: 2019-11-01
Publication date: 2020-01-17
Anticipated expiration: 2039-11-01
Also published as: CN110708077B

Abstract

本发明公开一种LDPC码大数逻辑译码方法、装置和译码器，其中译码方法包括以下步骤：在存储信道中，对存储信道读取的电压信息进行硬判决，实现连续信息离散化，转换为似然比信息值；将该似然比信息输入作为软信息输入到译码器中，再根据本发明所提出的稳定度性计算公式，获得变量节点的稳定度以及校验节点的稳定度；在译码过程中，译码的先后顺序是根据所推导的变量节点稳定度以及校验节点稳定度来进行的；在每次变量节点到校验节点的信息传递过程中，及时更新这些节点的信息，并进行一次硬判决译码。本发明利用一种2维动态信息调度的方法，结合存储信道的相关特性辅助译码，从而获得更加准确的软信息，加速译码效率、提升译码准确度。

Description

LDPC码大数逻辑译码方法、装置和译码器

技术领域

本申请涉及LDPC码译码领域，尤其涉及一种LDPC码译码方法、装置和译码器。

背景技术

随着电子产品的普及，人们每天在互联网与移动互联网上产生大量的数据，数据变得越来越重要，未来将进入一个数据的时代。对于这些庞大的数据，需要设备来进行存储。NAND闪存作为一种非易失存储器件已在电子产品、数据存储系统中得到了广泛的使用。为了满足大容量数据存储的需求，多层单元(MLC)存储技术的出现突破了原本单层单元(SLC)存储技术的局限。MLC存储技术通过在单个闪存单元中存储多个比特信息，提高了NAND闪存的存储密度。然而，制作工艺不断缩小NAND闪存的芯片尺寸，导致了相邻闪存单元间的干扰(CCI)变得越来越严重，成为了目前影响NAND闪存存储可靠性的主要因素。除此之外，在存储过程中还存在着其他噪声以及NAND闪存使用寿命的影响，这些干扰都会使得数据在存储及读取过程中出现错误。LDPC码的提出，为NAND闪存的可靠性提出了强有力的保障。相比于二进制的LDPC编译码算法，多进制的LDPC编译码能带来更高的性能，更强大的纠错能力。然而，多进制的译码算法，如QSPA译码算法，由于其极高时间以及空间的复杂度，并不适用于NAND闪存系统。因此，存储系统主要使用一些根据逻辑判断就可以译码的算法，如比特翻转算法(BF)、大数逻辑译码算法(MLGD)等。相比于QSPA算法，BF、MLGD算法极低的复杂度和较可靠的性能，得到了存储系统的青睐。然而，随着存储系统复杂度不断增加，存储中的噪声不断增大，这些简单的算法已经不再适用，这将大大降低存储的使用寿命。

发明内容

针对现有LDPC码译码方案在NAND闪存环境下性能不能满足其使用寿命的要求，本发明提供一种动态2维多进制大数逻辑LDPC码译码方法，通过计算变量节点和校验节点的稳定度，重新规划变量节点与校验节点之间信息的更新顺序，并在译码过程中结合存储信道特性来辅助译码，通过信息的不断迭代，获得最终的译码结果。

本发明通过以下技术方案实现：一种LDPC码大数逻辑译码方法，包括以下步骤：获取经过BPSK调制的LDPC码信息，其值作为信道接收值；设置电压读取门限值，利用硬判决将所述信道接收值的连续电压值转换为离散的似然比信息值(Log likelihood ratio,LLR)，作为译码器的软信息输入；对每个节点进行大数逻辑译码：对于校验节点，首先寻找未被访问过的低可靠校验节点，按照稳定度从大到小的顺序进行信息传递，所述低可靠校验节点均被访问后，再寻找未被访问过的高可靠校验节点，同样按照稳定度从大到小的顺序进行信息传递；对于变量节点，按照稳定度从大到小的顺序进行信息传递；在所述校验节点和所述变量节点进行信息传递的同时，更新所述校验节点和所述变量节点的信息，从而获取新的校验节点以及变量节点的稳定度。

进一步的，所述校验节点稳定度的计算公式为

其中c_i表示校验节点i，k为当前译码算法迭代次数，为校验节点i所连接的变量节点的集合，θ为设定常数，具体为5～10之间的整数。

进一步的，所述变量节点稳定度的计算公式为

其中v_j为变量节点j，c_i为校验节点i，k为当前译码算法迭代次数，GF(q)有q元有限域，

为第k次迭代过程中变量节点j的可靠度，

为中最大的那个元素，

为

中次大的元素。

本发明还提供一种LDPC码大数逻辑译码装置，包括电压读取单元和LDPC码大数逻辑译码单元，所述电压读取单元，用于在存储信道端读取存储单元电压数据，通过预设的电压读取门限，将读取的连续电压数值转换为离散的似然比信息值；所述LDPC码大数逻辑译码单元，用于将读取的电压信息转换为原始存储信息，其包括依次连接的：软信息处理模块，用于计算大数逻辑译码算法的可靠度信息

校验和信息s^(k)；校验节点信息更新模块，用于更新校验节点的综合征和稳定度；变量节点信息更新模块，用于更新变量节点的码字信息和稳定度；外部信息可靠度计算模块，用于计算变量节点和校验节点之间信息传递的可靠度；算法硬判决模块，用于输出最终译码结果。

本发明另外提供一种LDPC码大数逻辑码译码器，其特征在于，包括：处理器，以及耦合至所述处理器的存储器，所述存储器中存储一组程序，所述处理器用于调用所述存储器中存储的程序，使得所述LDPC码译码器执行如上述技术方案中任一项所述的方法。

本发明针对传统的软判决大数逻辑译码，结合译码过程中软信息的调度策略，提出一种适用于闪存的动态2维多进制大数逻辑译码算法。该算法与传统的算法采用flooding译码的过程不同，可以自由选择软信息的优先传播路径，从而达到加速译码、提高译码性能的目的。

附图说明

图1为本申请方法实施例中的LDPC码大数逻辑译码方法应用在存储系统中的流程图；

图2LDPC码特纳图；

图3为本申请装置实施例的结构框图；

图4为本申请实施例LDPC码大数逻辑译码器的结构图；

图5为本申请实施例系统芯片结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

不失一般性，这里假设LDPC码码长为n,信息位长度为k,则校验位的长度为m＝n-k,因此奇偶校验矩阵是一个m行n列的二维矩阵。用d_c表示校验矩阵的行重，即每行非零元素的个数，同时用d_v表示校验矩阵的列重，即每列非零元素的个数，LDPC码的校验矩阵H必须具有的一个性质是行重d_c和列重d_v必须远小于H的行数m和列数n。该性质确保了校验矩阵的稀疏特性，进一步保证了LDPC码译码算法的低复杂度。另一方面，校验矩阵H必须满足任意两列或两行之间位置相同非零元素的个数不大于1。这个性质称为校验矩阵H的行列(Row-Column,RC)约束，保证了校验矩阵H不存在长度为4的环，确保了消息传递的独立性。如图2，在该特纳图中，正方形表示校验节点，圆形表示变量节点。那么该Tanner图则包含了7个变量节点和4个校验节点，其中变量节点和校验节点的连线，我们称之为边。在LDPC译码过程中，软信息是沿着边进行传递的。因此信息的传递方向对LDPC译码性能起到至关重要的作用，本发明针对传统的软判决大数逻辑译码，结合译码过程中软信息的调度策略，提出一种适用于闪存的动态2维多进制大数逻辑译码算法。该算法与传统的算法采用flooding译码的过程不同，可以自由选择软信息的优先传播路径，从而达到加速译码、提高译码性能的目的。

多进制大数逻辑译码基本定义：

1.GF(q),q＝2^r,r为多元域的阶数a_l＝(a_l，1，a_l，2，...，a_l，r)为有限域中的元素，可以用2进制表示

2.h_i，j，Tanner图中连结第i个校验节点与第j个变量节点的边，也就是校验矩阵H中1所在的位置

3.N_i＝{j：h_i，j≠0，1≤j≤N},与校验节点i所连接的变量节点

4.M_j＝{i：h_i，j≠0，1≤i≤M}，与变量节点j所连接的校验节点

5.c＝(c₁，c₂，...，c_n)发送码字c

6.w_j，t为量化后的LLR值

7.

硬判决码字z

8.校验和s∈GF(q)

9.

计算变量节点对各个元素的可靠度

10.

软信息

11.

外信息沿Tanner图中的边传递的可靠度

12.

当前所译码字

13.

可靠度更新公式

14.

变量节点稳定度

校验节点稳定度

鉴于此，本申请实施例提供一种LDPC码大数逻辑译码方法、装置和译码器，通过二维动态调度的方法，实现更加高效地信息传递。其中方法和装置是基于同一构思的，由于方法及装置解决问题的原理相似，因此装置与方法的实施可以相互参见，重复之处不再赘述。

方法实施例

图1示出了本申请专利提供的基于存储信道的LDPC码大数逻辑译码方法流程图，该方法应用于NAND闪存控制芯片中，具体可通过硬件、软件编程或软硬件的结合来实现。用以执行本申请实施例所提供的LDPC码处理方案的功能模块具体可以通过硬件、软件编程以及软硬件的组合来实现，硬件可包括一个或多个信号处理和/或专用集成电路。

该流程具体包括以下过程：

步骤1、通过存储电压读取单元获取存储单元的电压信息，其值包括有效信息x和存储信道噪声n。

在译码器接收端，接收到的信息y表示为

y＝x+n

其中x为有效信息，n为信道噪声。

步骤2、在存储电压读取单元内，通过设置硬判决电压读取门限值，利用硬判决对所述信道接收值进行数模转换，将电压数据转换为似然比信息似然比信息值(软信息)。

步骤3、通过软信息处理模块，将软信息输入到LDPC码大数逻辑译码模块中，同时按照传统的大数逻辑译码算法的步骤，计算R_j，l，

φ_i，j，s^(k)。

步骤4、根据本发明所提出的变量节点和校验节点稳定度的计算公式，其中变量节点稳定度的计算公式，

校验节点稳定度的计算公式，

可以分别计算出校验节点的稳定度和变量节点的稳定度。同时，定义了P来记录校验节点的访问记录，初始P为全1的向量，若校验节点c_i被访问过，P(c_i)＝0，通过这个确保每个校验节点都被访问。通过s^(k)＝z^(k)H^T，可以获得每个校验节点的校验和，定义校验和不为零的校验节点为低可靠校验节点。

步骤5、通过对校验节点进行选择，首先寻找未被访问过的低可靠校验节点中稳定度最大的校验节点。若低可靠校验节点均被访问，寻找未被访问的高可靠校验节点中稳定度最大的校验节点。

步骤6、对变量节点进行选择，在此定义了累计校验和，

通过计算变量节点所连的校验节点的校验和，再进行求和，对每个变量节点的累计校验和进行排序，获取新的变量节点译码顺序。确认变量节点的译码顺序后，通过计算

可以获得校验节点c_i传递给变量节点v_j的信息。

步骤7、通过软信息更新模块，及时更新z_j以及对应的符号稳定度，变量节点的稳定度

以及更新与v_j所连的校验节点的校验和，校验节点稳定度

装置实施例

参照图3，给出了本发明的一种LDPC码大数逻辑译码装置实施例的结构框图，具体可以包括：存储电压读取单元301、LDPC大数逻辑译码单元302、软信息处理模块303、校验节点信息更新模块304、变量节点信息更新模块305、外部信息可靠度计算模块306、硬判决模块307。

其中，存储电压读取单元301用于读取存储单元的电压信息，其电压信息包含有效信息和噪声信息；

LDPC码大数逻辑译码单元302，用于将电压信息转化为原始的存储数据，其内部包含软信息处理模块303、校验节点信息更新模块304、变量节点信息更新模块305、外部信息可靠度计算模块306、硬判决模块307；

信息处理模块303，用于将电压信息转化为软信息，并计算大数逻辑译码所需的一些基本信息；

校验节点信息更新模块304，用于计算校验节点的稳定度，以及与变量节点进行信息传递；

变量节点信息更新模块305，用于计算变量节点的稳定度，以及与校验节点进行信息传递；

外部信息可靠度计算模块306，用于计算外部信息可靠度；

硬判决模块307，用于计算译码结果，并判断是否满足译码终止条件，若不满足条件则重新返回模块303进行计算，如果满足终止条件则输出译码结果。

关于上述实施例中的装置，其中各个模块执行操作的具体方式已经在有关该方法的实施例中进行了详细描述，此处将不做详细阐述说明。

需要说明的是，本申请实施例中的LDPC码大数逻辑译码装置可以由集成电路实现，相应的，存储电压读取单元301、LDPC大数逻辑译码单元302、软信息处理模块303、校验节点信息更新模块304、变量节点信息更新模块305、外部信息可靠度计算模块306、硬判决模块307，可以是集成电路的一部分，这里的集成电路又可以称为IC，按照集成度的不同，又可以分为大规模集成电路(Large ScaleIntegrated circuit，LSI)、超LSI(super LSI)、或过LSI(ultra LSI)等等，此外，集成电路不限于LSI实现，也可以由专用电路实现。另外，如果由于半导体技术的进步或演化而开发出替换LSI的集成技术，则利用该技术来实现该集成电路也是可能的。

基于与图1所示的LDPC码大数逻辑译码方法的同一发明构思，如图4所示，本申请实施例还提供一种LDPC码大数逻辑译码器，该LDPC码大数逻辑译码器可用于执行图1所示的方法。其中，该LDPC码大数逻辑译码器包括内部存储器401和处理器402，处理器402用于执行一组代码，当代码被执行时，该执行使得处理器402执行图1所示的LDPC码大数逻辑译码方法。存储器401，用于存储处理器402执行的代码以及算法中所需的存储空间。可选的，存储器401可以和处理器402集成在一起。

处理器402可以是中央处理器(central processing unit，CPU)。

处理器402还可以进一步包括硬件芯片。上述硬件芯片可以是专用集成电路(application-specific integrated circuit，ASIC)，可编程逻辑器件(programmablelogic device，PLD)或其组合。上述PLD可以是复杂可编程逻辑器件(complexprogrammable logic device，CPLD)，现场可编程逻辑门阵列(field-programmable gatearray，FPGA)，通用阵列逻辑(generic array logic,GAL)或其任意组合。

存储器401可以包括易失性存储器(volatile memory)，例如随机存取存储器(random-access memory，RAM)。

本申请实施例提供了一种计算机存储介质，用于存储计算机程序，该计算机程序包括用于执行图1所示的LDPC码大数逻辑处理方法。

本申请实施例提供了一种包含指令的计算机程序产品，当其在计算机上运行时，使得计算机执行图1所示的LDPC码大数逻辑处理方法。

基于与图1所示的LDPC码大数逻辑译码方法的同一发明构思，如图5所示，本申请实施例还提供了一种系统芯片，系统芯片包括输入接口501、输出接口502、至少一个处理器503、存储器504，所述输入接口501、输出接口502、所述处理器503以及存储器504之间通过总线505相连，所述处理器503用于执行所述存储器304中的代码，存储器304用于缓存算法的变量。当所述代码被执行时，所述处理器503和存储器504共同协作，实现图1中的LDPC码大数逻辑处理方法。其中总线305有的时候可以省略，例如当其他模块均为逻辑电路或者硬件电路实现时。

本领域内的技术人员应明白，本申请实施例可提供为方法、系统、或计算机程序产品。因此，本申请实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请实施例是参照根据本申请实施例的方法、装置、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

本发明方案所公开的技术手段不仅限于上述实施方式所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。

Claims

1.一种LDPC码大数逻辑译码方法，其特征在于，包括以下步骤：

获取经过BPSK调制的LDPC码信息，其值作为信道接收值；

设置电压读取门限值，利用硬判决将所述信道接收值的连续电压值转换为离散的似然比信息值，作为译码器的软信息输入；

对每个节点进行大数逻辑译码：对于校验节点，首先寻找未被访问过的低可靠校验节点，按照稳定度从大到小的顺序进行信息传递，所述低可靠校验节点均被访问后，再寻找未被访问过的高可靠校验节点，同样按照稳定度从大到小的顺序进行信息传递；对于变量节点，按照稳定度从大到小的顺序进行信息传递；

在所述校验节点和所述变量节点进行信息传递的同时，更新所述校验节点和所述变量节点的信息，从而获取新的校验节点以及变量节点的稳定度。

2.根据权利要求1所述的LDPC码大数逻辑译码方法，其特征在于，所述校验节点稳定度的计算公式为

其中c_i表示校验节点i，k为当前译码算法迭代次数，

为校验节点i所连接的变量节点的集合，θ为设定常数，具体为5～10之间的整数。

3.根据权利要求1所述的LDPC码大数逻辑译码方法，其特征在于，所述变量节点稳定度的计算公式为

为第k次迭代过程中变量节点j的可靠度，

为

中最大的那个元素，为中次大的元素。

4.一种LDPC码大数逻辑译码装置，其特征在于，包括电压读取单元和LDPC码大数逻辑译码单元，所述电压读取单元，用于在存储信道端读取存储单元电压数据，通过预设的电压读取门限，将读取的连续电压数值转换为离散的似然比信息值；所述LDPC码大数逻辑译码单元，用于将读取的电压信息转换为原始存储信息，其包括依次连接的：软信息处理模块，用于计算大数逻辑译码算法的可靠度信息校验和信息s^(k)；校验节点信息更新模块，用于更新校验节点的综合征和稳定度；变量节点信息更新模块，用于更新变量节点的码字信息和稳定度；外部信息可靠度计算模块，用于计算变量节点和校验节点之间信息传递的可靠度；算法硬判决模块，用于输出最终译码结果。

5.一种LDPC码大数逻辑码译码器，其特征在于，包括：处理器，以及耦合至所述处理器的存储器，所述存储器中存储一组程序，所述处理器用于调用所述存储器中存储的程序，使得所述LDPC码译码器执行如权利要求1～3任一项所述的方法。