KR101431479B1

KR101431479B1 - 다수의 체크―노드 알고리즘들을 이용하는 오류―정정 디코더

Info

Publication number: KR101431479B1
Application number: KR1020107008092A
Authority: KR
Inventors: 키란 군남
Original assignee: 엘에스아이 코포레이션
Priority date: 2008-08-15
Filing date: 2009-04-08
Publication date: 2014-08-20
Also published as: TW201010294A; TWI442712B; US8516330B2; US8407553B2; US20100042905A1; US20100042891A1; US20100042895A1; CN101803206B; WO2010019287A1; US20100042896A1; TWI435211B; TWI508460B; US20100042893A1; WO2010019168A1; TW201008134A; US8464129B2; JP2014027704A; KR101418467B1; JP2012500513A; US20100042898A1

Abstract

하나의 실시예에서 LDCP 디코더는 제어기 및 하나 이상의 체크-노드 유닛들(CNUs)을 갖는다. CNU들은 스케일링된 min-sum 알고리즘, 오프셋된 min-sum 알고리즘, 또는 스케일링되고 오프셋된 min-sum 알고리즘을 사용하여 체크-노드 메시지들을 생성한다. 초기에 제어기는 스케일링 인자 및 오프셋 값을 선택한다. 스케일링 인자는 스케일링 없음에 대해 1로 설정될 수 있고, 오프셋 값은 오프셋 없음에 대해 제로로 설정될 수 있다. 디코더가 코드워드를 정확하게 디코딩할 수 없다면, (i) 제어기는 새로운 스케일링 및/또는 오프셋 값을 선택하고, (ii) 디코더는 새로운 스케일링 및/또는 오프셋 값을 사용하여 코드워드를 정확하게 디코딩하기를 시도한다. 스케일링 인자 및/또는 오프셋 값을 변경함으로써, 본 발명의 LDPC 디코더들은 고정된 또는 스케일링 인자들 없이 사용하거나 고정된 또는 오프세팅 인자들이 없이 사용하는 LDPC 디코더들에 비해 오류-플로어 특성들을 개선할 수 있다.

Description

다수의 체크―노드 알고리즘들을 이용하는 오류―정정 디코더{ERROR-CORRECTION DECODER EMPLOYING MULTIPLE CHECK-NODE ALGORITHMS}

관련 출원에 대한 상호-참조

이 출원은 교시들(teachings) 전부를 참조로 여기 포함시키는 대리인 명세서 제 08-0241호로서, 2008년 8월 15일에 출원된 미국 임시 출원 번호 61/089,297의 출원일의 이익을 청구한다.

이 출원의 요지는 2008년 5월 1일에 출원된 미국 특허 출원 번호 12/113,729, 2008년 5월 1일에 출원된 미국 특허 출원 번호 12/113,755, 2008년 11월 26일에 출원된 미국 출원 번호 12/323,626, 2009년 3월 10일에 출원된 미국 특허 출원 번호 12/401,116, 2008년 12월 12일에 출원된 PCT 특허 출원 번호 PCT/US08/86523, 및 2008년 12월 12일에 출원된 PCT 특허 출원 번호 PCT/US08/86537에 관계된 것이고 이들 모든 교시들 전체를 참조로 여기 포함시킨다.

본 발명은 신호 처리에 관한 것으로, 특히, 저-밀도 패리티-체크(low-density parity-check; LDPC) 인코딩 및 디코딩과 같은 오류-정정 인코딩 및 디코딩 기술들에 관한 것이다.

코드워드(codeword)를 디코딩할 때, 저-밀도 패리티-체크(LDPC) 디코더는 디코더가 적합하게 코드워드를 디코딩하는 것을 못하게 하는 하나 이상의 트랩핑 세트들(trapping sets)에 접할 수가 있다. 트랩핑 세트들은 LDPC 코드의 태너(Tanner) 그래프에서 서브그래프들을 나타내는 것으로서 전형적으로 트랩핑 세트는 디코더를 강제로 부정확한 결과에 수렴하게 하기 때문에 LDPC 코드의 오류-플로어(error-floor) 특징들에 강한 영향을 미친다. 오류-플로어 특징들을 개선하기 위해서 LDPC 디코더는 유력 트랩핑 세트들(즉, 전형적으로 오류-플로어 특징들에 가장 현저히 영향을 미치는 트랩핑 세트들)을 무효화(break)하기 위해 상이한 기술들을 이용할 수도 있다. 이들 유력 트랩핑 세트들은 디코더 알파벳, 디코더 알고리즘, 디코더 체크-노드 유닛 업데이트, 채널 상태들, 및 신호 상태들과 같은 디코더의 동작 상태들에 기초하여 크게 변화한다.

본 발명의 목적은 저-밀도 패리티-체크(LDPC) 인코딩 및 디코딩과 같은 오류-정정 인코딩 및 디코딩 기술들을 제공하는 것이다.

일 실시예에서, 본 발명은 정확한 코드워드를 복구하기 위해 오류-정정(EC) 인코딩된 코드워드를 디코딩하기 위한 방법이다. 방법은 스케일링 인자 및 오프셋 값을 선택하고, 업스트림 프로세서로부터 초기 세트의 초기 값들을 수신한다. 초기 세트의 초기값들은 EC-인코딩된 코드워드에 대응하며; 초기 세트의 각 초기 값은 EC-인코딩된 코드워드의 상이한 비트에 대응한다. 하나의 세트의 메시지들은 초기 세트의 초기값들에 기초하여 생성되고, 제 1 세트의 메시지들은 스케일링 인자 및 오프셋 값에 기초하여 스케일링되고 오프셋된(scaled-and-offset) 메시지들로 변환된다.

또 다른 실시예에서, 본 발명은 위에 기술된 방법을 수행하기 위한 장치이다. 장치는 정확한 코드워드를 복구하기 위해 EC-인코딩된 코드워드를 디코딩하기 위한 오류-정정(EC) 디코더를 포함한다. 디코더는 제 1 세트의 메시지들을 생성하며, (i) 스케일링 인자 및 오프셋 값에 기초하여 상기 제 1 세트의 메시지들을 스케일링되고 오프셋된 메시지들로 변환하는 하나 이상의 블록들; 및 (ii) 스케일링 인자 및 상기 오프셋 값을 선택하는 제어기를 포함한다.

본 발명의 다른 양태들, 특징들, 및 잇점들은 다음의 상세한 설명, 첨부한 청구항들, 및 동일 참조 부호들이 유사하거나 동일한 엘리먼트들(elements)을 식별하는 첨부한 도면들로부터 더 완전히 명백해질 것이다.

도 1은 정규, 준-순환(quasi-cyclic; QC) 저-밀도 패리티-체크(LDPC) 코드를 구현하기 위해 사용될 수 있는 패리티-체크 H-행렬의 하나의 구현을 도시한 도면.
도 2는 도 1의 H-행렬과 같은 H-행렬을 사용하여 인코딩된 신호를 디코딩하기 위해 사용될 수 있는 본 발명의 하나의 실시예에 따른 LDPC 디코더의 간이화한 블록도.
도 3은 도 2의 LDPC 디코더의 각 CNU을 구현하기 위해 사용될 수 있는 체크-노드 유닛(CNU)의 하나의 구현예의 간이화된 블록도.

여기에서 "하나의 실시예" 또는 "일 실시예"라는 언급은 실시예에 관련하여 기술된 특정한 특징, 구조 또는 특성이 발명의 적어도 하나의 실시예에 포함될 수 있음을 의미한다. 명세서의 여러 곳에서 "하나의 실시예에서"라고 나타나는 구는 반드시 모두가 동일 실시예를 언급하는 것도 아니고 다른 실시예들을 반드시 서로 제외하는 별도의 또는 대안적 실시예들을 언급하는 것도 아니다. "구현"이라는 용어에 대해서도 마찬가지이다.

LDPC 디코더의 오류-플로어 특징들은 LDPC 디코더에 의해 이용된 체크-노드 알고리즘을 변경시킴으로써 개선될 수 있다. 전형적으로, 특정한 체크-노드 알고리즘을 사용한 결과에 기인한 트랩핑 세트들은 다른 체크-노드 알고리즘들을 사용한 바에 기인한 것들과는 다르다. 이에 따라, 예를 들면 오프셋 최소-합(min-sum) 알고리즘에서 스케일링된 최소-합 알고리즘으로 체크-노드 알고리즘을 변경시킴으로써 상이한 트랩핑 세트들이 얻어질 수 있다. 또한, 오프셋 최소-합 알고리즘에 의해 이용되는 오프셋 값을 변경시키거나, 스케일링된 최소-합 알고리즘에 의해 이용되는 스케일링 인자를 변경시킴으로써 상이한 트랩핑 세트들이 얻어질 수도 있다.

도 1은 정규의, 준-순환(QC) LDPC 코드를 구현하기 위해 사용될 수 있는 패리티-체크 행렬(parity-check metrix)(100)의 하나의 구현을 도시한 것이다. 일반적으로 H-행렬이라고 하는 패리티-체크 행렬(100)은 r = 4 행들의 서큘란트들(circulants)(즉, 블록 행들)로 배열되는 40개의 서큘란트들(B_j,k)을 포함하며 여기서 j = 1,...,r 및 c = 10열들의 서큘란트들(즉, 블록 열들)이고 k = 1,...,c이다. 서큘란트는 단위 행렬이거나 단위 행렬을 순환적으로 시프트시킴으로써 얻어지는 서브-행렬이며, 준-순환 LDPC 코드는 서브-행렬들 모두가 서큘란트들인 LDPC 코드이다. H-행렬(100)에서, 각 서큘란트(B_j,k)는 단일 p x p 단위 행렬을 순환적으로 시프트시킴으로써 얻어질 수 있는 p x p 서브-행렬이다. 이 논의 목적을 위해 H-행렬(100)이 p x r = 72 x 4 = 288 총 행들 및 p x c = 72 x 10 = 720 총 열들을 갖게 p = 72인 것으로 가정한다. 각 서큘란트(B_j,k)는 단위 행렬의 순열이기 때문에, 서큘란트의 각 열의 해밍 가중치(hamming weight)(즉, 1의 값을 갖는 엔트리들의 수) 및 서큘란트의 각 행의 해밍 가중치는 모두 1이다. 이에 따라, H-행렬(100)의 각 행에 대한 총 해밍 가중치(w_r)는 1 x c = 1 x 10 = 1O과 같으며, H-행렬(100)의 각 열에 대한 총 해밍 가중치(w_c)는 1 x r = 1 x 4 = 4와 같다. H-행렬(100)의 288 행들 각각은 제 m 체크 노드에 대응하며, 여기서 m은 0,...,287의 범위이며, 720 열들 각각은 제 n 가변 노드(비트 노드라고도 함)에 대응하며, n은 0,...,719의 범위이다. 또한, 각 체크 노드는 행에 1들로 나타낸 w_r = 10 가변 노드들에 연결되고, 각 가변-노드는 열에 1들로 나타낸 w_c = 4 체크 노드들에 연결된다. H-행렬(100)은 H-행렬(100)의 모든 행들이 동일 해밍 가중치(w_r)를 가지며 H-행렬(100)의 모든 열들이 동일 해밍 가중치(w_c)를 갖기 때문에 정규 LDPC 코드로서 기술될 수 있다.

도 2는 도 1의 H-행렬(100)과 같은 H-행렬을 사용하여 인코딩된 코드워드들을 디코딩하기 위해 사용될 수 있는 본 발명의 하나의 실시예에 따른 LDPC 디코더(200)의 간이화한 블록도이다. 수신된 각 코드워드에 대해서 LDPC 디코더(200)는 (i) 예를 들면 라디오-주파수 처리, 아날로그-대-디지털 변환, 양자화, 비터비 검출(Viterbi detection)과 같은 채널 검출, 또는 연-출력 값들(soft-output values)을 생성하는데 적합한 다른 처리를 수행할 수 있는 업스트림 프로세서(upstream processor)로부터 720 소프트 값들(예를 들면, 로그-우도 비들(log-likelihood ratios; LLR))(L_n ⁽⁰⁾)을 수신하며, (ii) 소프트-값 메모리(202)에 이들 소프트 값들(L_n ⁽⁰⁾)을 저장한다. 업스트림 프로세서에 의해 수행된 처리는 LDPC 디코더(200)가 구현되는 특정 애플리케이션에 따를 수 있다. 각 소프트 값(L_n ⁽⁰⁾)은 코드워드의 하나의 비트에 대응하며, 각 코드워드는 메시지-패싱 알고리즘(message-passing algorithm)을 사용하여 반복적으로 디코딩된다. 이 논의에 있어서, 각 소프트 값(L_n ⁽⁰⁾)은 하나의 경-결정(hard-decision) 비트 및 4비트 신뢰 값을 포함한, 5 비트를 갖는 것으로 가정한다.

일반적으로, LDPC 디코더(200)는 블록-일련 메시지-패싱 스케줄을 사용하여 720 소프트 값들(L_n ⁽⁰⁾)(즉, 메시지들)을 디코딩한다. 메시지들은 (i) 각 CNU(210)이 H-행렬(100)의 각 행에 대해(즉 제 m 체크 노드) 체크-노드 업데이트들을 수행하는 288개의 체크-노드 유닛들(CNUs)(210), 및 (ii) 각 VNU(204)이 H-행렬(100)의 10개의 열들에 대해(즉, 제 n 가변 노드들) 가변-노드 업데이트들을 수행하는 72개의 5비트 가변-노드 유닛들(VNUs)(204)을 사용하여 업데이트된다. CNU들(210(0),...,210(287))은 제 1 블록 열(즉, 서큘란트들 B_1,1, B_2,1, B_3,1, B_4,1)에 대해 체크-노드 업데이트들이 수행되고, 제 2 블록 열(즉, 서큘란트들(B_1,2, B_2,2, B_3,2, B_4,2)에 대해 체크-노드 업데이트들이 수행되고, 이어서 제 3 블록 열(즉, 서큘란트들(B_1,3, B_2,3, B_3,3, B_4,3)에 대해 체크-노드 업데이트들이 수행되고, 등이 수행되게 한번에 하나의 블록 열씩 H-행렬(100)의 288 행들에 대해 체크-노드(즉, 행) 업데이트들을 수행한다. 이어서, VNU들(204(0),...,204(71))은 제 1 블록 열(즉, 서큘란트들 B_1,1, B_2,1, B_3,1, B_4,1)에 대해 가변-노드 업데이트들이 수행되고, 이어서 제 2 블록 열(즉, 서큘란트들(B_1,2, B_2,2, B_3,2, B_4,2)에 대해 가변-노드 업데이트들이 수행되고, 이어서 제 3 블록 열(즉, 서큘란트들(B_1,3, B_2,3, B_3,3, B_4,3)에 대해 가변-노드 업데이트들이 수행되고, 등이 수행되게 한번에 하나의 블록 열씩 H-행렬(100)의 720 열들에 대해 가변-노드(즉, 열) 업데이트들을 수행한다. LDPC 디코더(200)의 반복(즉, 로컬 반복)은 모든 체크-노드 업데이트들 및 가변-노드 업데이트들이 수행된 후에 완료된다.

초기에, 각 멀티플렉서(206)가 세트의 모든 72 소프트 값들(L_n ⁽⁰⁾)을 수신하게 클럭 사이클 당 72 소프트 값들(L_n ⁽⁰⁾)의 레이트로 4개의 멀티플렉서들(206(0),...,206(3))에 720개의 5비트 소프트 값들(L_n ⁽⁰⁾)이 제공된다. 각 멀티플렉서(206)는 아래에 더 상세하게 논의되는 바와 같이, 생성되는 VNU들(204(0),...,204(71))로부터 72개의 5비트 가변-노드 메시지들(여기서, Q 메시지들로서 언급된)을 또한 수신한다. LDPC 디코더(200)의 제 1 반복 동안에, 멀티플렉서들(206(0),...,206(3))은 이들이 수신하는 세트들의 72개의 5비트 소프트 값들(L_n ⁽⁰⁾)을 선택하여 72-웨이 순환 시프터들(72-way cyclic shifters)(208(0),....,(208(3))에 각각 출력한다. 선택되지 않은 초기 Q 메시지들은 이전에 고찰된 코드워드에 대해 생성된 Q 메시지들일 수 있다. LDPC 디코더(200)의 후속 반복들 동안에, 멀티플렉서들(206(0),...,206(3))은 이들이 VNU들(204(0),...,204(71))로부터 수신하는 세트들의 72개의 5비트 Q 메시지들을 선택하여 각각 72-웨이 순환 시프터들(208(0),....,208(3))에 출력한다. 다음 논의에서 Q 메시지들에 대한 임의의 언급은 LDPC 디코더(200)의 제 1 반복 동안 소프트 값들(L_n ⁽⁰⁾)에 적용하는 것임이 이해될 것이다.

순환 시프터들(208(0),...,208(3))은 예를 들면 제어기(214)로부터 수신될 수 있는 순환-시프트 신호에 기초하여 이들이 수신하는 세트들의 72개의 5비트 Q 메시지들을 순환적으로 시프트한다. 순환-시프트 신호는 도 1의 H-행렬(100)의 서큘란트들의 순환-시프트 인자들에 대응한다. 예를 들면, LDPC 디코더(200)의 반복의 제 1 클럭 사이클 동안에, 순환 시프터들(208(0), ..., 208(3))은 이들의 각각의 세트들의 72개의 5비트 Q 메시지들을 도 1의 H-행렬(100)의 서큘란트들(B_1,1, B_2,1, B_3,1, B_4,1)의 시프트 인자들에 기초하여 시프트할 수 있다. LDPC 디코더(200)의 반복의 제 2 클럭 사이클 동안에, 순환 시프터들(208(0), ..., 208(3))은 이들의 각각의 세트들의 72개의 5비트 Q 메시지들을 서큘란트들(B_1,2, B_2,2, B_3,2, B_4,2)의 시프트 인자들에 기초하여 시프트한다. 그 다음, 순환 시프터들(208(0),...,208(3))은 각 CNU(210)이 Q 메시지들의 상이한 것을 수신하게, 이들의 각각의 72개의 순환적으로 시프트된 5비트 Q 메시지들을 CNU들(210(0),...,210(287))에 제공한다.

각 CNU(210)은 (i) 클럭 사이클 당 하나의 Q 메시지의 레이트로 H-행렬(100)(예를 들면, 10)의 행의 해밍 가중치(w_r)와 동일한 복수의 5비트 Q 메시지들을 수신하며, (ii) w_r 5비트 체크-노드 메시지들(이하 R 메시지들이라 함)을 생성한다. 각 CNU(210)은 (i) 오프셋 최소-합 체크-노드 알고리즘, (ii) 스케일링된 최소-합 체크-노드 알고리즘, 또는 (iii) 오프세팅(offsetting) 및 스케일링 둘 모두를 적용하는 최소-합 체크-노드 알고리즘을 사용하여 R 메시지들을 생성하게 선택적으로 구성될 수 있다. 각 R 메시지는 이하 보인 식(1), 식(2) 및 식(3)에 나타낸 바와 같이 표현될 수 있다.

이고, 여기서 (i)

은 LDPC 디코더(200)의 제 i 반복 동안 도 1의 H-행렬(100)의 제 m 체크 노드(즉, 행) 및 제 n 가변 노드(즉, 열)에 대응하는 R 메시지를 나타내며, (ii)

은 제 i-1 반복 동안 H-행렬(100)의 제 n 가변 노드 및 제 m 체크 노드에 대응하는 Q 메시지를 나타내며, (iii) α는 0 내지 1의 범위인 스케일링 인자를 나타내고, (iv) β는 0 내지 15의 범위인 오프셋 값을 나타내며, (v) 함수 sign은

메시지들의 부호들에 대해 곱셈 연산(즉,

)이 수행됨을 나타낸다. n'는 제 n 가변-노드를 제외한(즉,

) 제 m 체크 노드에 연결된 모든 가변 노드들의 세트(N(m)/n)의 가변-노드라고 가정한다. 제 m 체크 노드(즉, 행)에 대응하는 CNU(210)은 세트(N(m)/n)로부터 이전 제 (i-1) 반복 동안 수신된 모든 Q 메시지들에 기초하여 메시지

를 생성한다. 이에 따라, 도 2의 실시예에서, 각 R 메시지는 N(m)/n = 9개 Q 메시지들(즉, w_r-1= 10-1)에 기초하여 생성된다. 제 1 반복에 있어서 소프트-값 메모리(202)로부터 수신된 소프트 값들(L_n ⁽⁰⁾)은 이전 반복을 위한 Q 메시지들 대신 식(2) 및 식(3)에서 사용되는 것에 유의한다(즉

).

각 CNU(210)에 의해 사용되는 특정한 알고리즘은 예를 들면, 제어기(214)에 의해 선택될 수 있다. 예를 들면, 스케일링 없이 오프셋 최소-합 체크-노드 알고리즘을 구현하기 위해서, 제어기(214)는 1의 스케일링 인자(α)를 선택하여, CNU(210)이 스케일링 없이 0 이외의 오프셋 값(β)을 수행하게 할 수 있다. 오프세팅 없이 스케일링된 최소-합 체크-노드 알고리즘을 구현하기 위해서 제어기(214)는 0의 오프셋 값(β)을 선택하여, CNU(210)이 오프세팅 없이 1 이외의 스케일링 인자(α)를 수행하게 할 수 있다. 스케일링 및 오프세팅 둘 모두를 수행하는 최소-합 체크-노드 알고리즘을 구현하기 위해서 제어기(214)는 0 이외의 오프셋 값(β)과 1 이외의 스케일링 인자(α)를 선택할 수 있다. 초기에 제어기(214)는 요망되는 오프셋 및 스케일링 인자를 선택한다. 제어기(214)는 예를 들면, LDPC 디코더(200)의 반복(즉, 하나의 로컬 반복)마다, LDPC 코드의 계층마다, 코드워드마다, 글로벌 반복(global iteration)(이하 더욱 기술됨)마다 오프셋 및 스케일링 인자를 가변시킬 수 있다.

도 3은 도 2의 LDPC 디코더(200)의 각 CNU(210)을 구현하기 위해 사용될 수 있는 본 발명의 하나의 실시예에 따른 CNU(300)의 간이화한 블록도이다. 일반적으로, CNU(300)은 10개의 5비트 R 메시지들을 생성하며, 각 5비트 R 메시지는 N(m)/n = 9개 Q 메시지들(하나의 메시지는 위에 기술된 바와 같이 제외된다)의 세트를 사용하여 생성된다. 이들 10개의 5비트 R 메시지들 중 9개에 대해서 식(2)를 사용하여 생성된 Q 메시지들의 최소 크기는 동일하다. 이들 R 메시지들 중 하나의 메시지에 대해서 Q 메시지들의 최소 크기는 Q 메시지들의 최소 크기가 위에 기술된 바와 같은 계산에서 제외될 것이기 때문에 Q 메시지들의 두 번째로 최소의 크기가 될 것이다. 식(2)를 10회 수행하기보다는 10개의 5비트 R 메시지들 각각에 대해 1회씩 CNU(300)은 값-재사용 기술을 이행하며 CNU(300)은 (i) M1_M2 파인더(finder)(302)를 사용하여 최소 및 제 2 최소 크기들을 가진 Q 메시지들을 결정하고 (ii) 최소 및 제 2 최소 크기들에 기초하여 10개의 5비트 R 메시지들을 생성한다.

첫번째 10개의 클럭 사이클들의 각 사이클 동안에, M1_M2 파인더(302)는 2의 보수 형식의 5비트 Q 메시지들을 수신한다. 5비트 Q 메시지들은 스케일링-및-오프셋 로직 블록(scaling-and-offset logic block)(310)을 사용하여 스케일링되고/스케일링되거나 오프셋될 수 있다. 스케일링 및/또는 오프세팅은 CNU(300)의 여러 위치들에서 적용될 수 있다. 예를 들면 스케일링 및/또는 오프세팅은 스케일링-및-오프셋 로직 블록(310)에 의해 수행된 스케일링 및/또는 오프세팅 대신 스케일링-및-오프셋 로직 블록(334 또는 346)에 의해 적용될 수 있다. 대안적으로, 스케일링 및/또는 오프세팅은 2 이상의 스케일링-및-오프셋 로직 블록(310, 334, 346)에 의해 적용될 수 있다. 스케일링 인자들(예를 들면, α₁, α₂, α₃) 및/또는 오프셋 값들(예를 들면, β₁, β₂, β₃)는 예를 들면, 도 2의 제어기(214)에 의해 제공될 수 있다. 2개 이상의 스케일링-및-오프셋 로직 블록(310, 334, 346)이 이용될 때, 스케일링 인자들 및 오프셋 값들은 스케일링-및-오프셋 로직 블록마다 상이할 수 있다. 또 다른 대안으로서, 스케일링은 오프세팅과는 상이한 위치에서 적용될 수 있다. 스케일링 및 오프세팅이 상이한 위치들에서 상이한 블록들에 의해 수행될 때, 이것을 상이한 블록들이 스케일링 인자 및 오프셋 값에 기초해서 메시지들을 스케일링되고 오프셋된 메시지들로 변환한다라고 한다. 예를 들면 블록(310)이 스케일링을 수행하고 블록(346)이 오프세팅을 수행한다면, 블록들(310, 346)이 Q 메시지들을 스케일링되고 오프셋된 R 메시지들로 변환한다라고 할 수 있다.

M1_M2 파인더(302)는 각 가능하게 스케일링되고/스케일링되거나 오프셋된 Q 메시지를 2의 보수 형식으로부터 5비트 부호-크기 값으로 2의-보수-대-부호-크기(2TSM) 변환기(312)를 사용하여 변환한다. 부호-크기 값의 부호 비트(326)는 부호 처리 로직(328)에 제공되는데, 이 로직은 (i) 모든 10개의 Q 메시지들의 부호 비트들(326)의 곱을 생성하며 (ii) 부호 비트들(326) 각각을 곱으로 곱하여 10개의 R 메시지들 각각마다 상이한 부호 비트(332)를 생성한다. 5-비트 부호-크기값 Q[4:0]의 4비트 크기 |Q|[3:0]이 4비트 최소 크기 값(M1)과 함께 멀티플렉서(MUX)(320)에 제공되고 4비트 제 2 최소 크기 값(M2)은 부분 상태 메모리(304)의 부분 상태 레지스터들(330(0), 330(1))에 저장된다. 또한, 4비트 크기 값 |Q|[3:0]이 플립-플롭(flip-flop; FF)(324)에 제공되고 이는 CNU(300)의 타이밍을 LDPC 디코더(200)의 클럭 신호와 동기시킨다.

최소 연산기(316(0))는 크기 값 |Q|을 레지스터(330(0))에 저장된 최소 크기 값(M1)과 비교한다. 크기 값 |Q|이 최소 크기 값(M1)보다 작다면, 최소 연산기(316(0))는 제어 신호(318(0))를 어서트(assert)한다(즉, 세트들(318(0))은 1과 같다). 그렇지 않다면 최소 연산기(316(0))는 제어 신호(318(0))를 디-어서트(de-assert)한다(즉, 세트들(318(0))은 0과 같다). 마찬가지로 최소 연산기(316(1))는 크기 값 |Q|을 레지스터(330(1))에 저장된 제 2 최소 크기 값(M2)과 비교한다. 크기 값 |Q|이 M2보다 작다면, 제어 신호(318(1))가 어서트된다. 그렇지 않다면, 제어 신호(318(1))는 디-어서트된다. 이 애플리케이션의 목적상 최소 크기 값(M1) 및 제 2 최소 크기값(M2)은 메시지들인 것으로 간주되는 것에 유의한다. MUX(320)의 동작을 더 이해하기 위해서 크기값 |Q|에 대해 표 1의 논리 표를 고찰한다.

표 1은 제어 신호들(318(0), 318(1))이 모두 디-어서트된다면(즉, |Q|≥M1 및 M2), 크기 값(|Q|)은 폐기되고 이전에 저장된 최소 및 제 2 최소 크기값들(M1, M2)이 M1 레지스터(330(0)) 및 M2 레지스터(330(1))에 각각 저장됨을 보인다. 제어 신호(318(0))가 디-어서트되고 제어 신호(318(1))가 어서트된다면(즉, M2> |Q|≥M1), (i) 최소 크기값(M1)이 M1 레지스터(330)(0)에 저장되고, (ii) 크기값 |Q|이 M2 레지스터(330(1))에 저장되고, (iii) 이전에 저장된 제 2 최소 크기 값(M2)은 폐기된다. 제어 신호들(318(0), 318(1)) 모두가 어서트된다면(즉 |Q| < M1 및 M2), (i) 크기 값 |Q|이 M1 레지스터(330(0))에 저장되고, (ii) 이전에 저장된 최소값(M1)은 M2 레지스터(330(1))에 저장되고, (iii) 제 2 최소값(M2)은 폐기된다. M1 레지스터(330(0))에 크기값 |Q|을 저장하는 것 외에도, M1_인덱스 레지스터(330(2))가 인에이블(enable)되고, 새로운 최소값(M1)에 대응하는 카운터 값(324)(카운터(322)에 의해 생성된)이 M1_인덱스 레지스터(330(2))에 저장되고, M1_인덱스 레지스터(330(2))에 이전에 저장된 카운터값은 폐기된다. 제어 신호(328(0))가 어서트되고 제어 신호(318(1))이 디-어서트될 것은 크기값 |Q|이 최소 크기값(M1)보다는 작으나 제 2 최소 크기값(M2)보다는 크다는 것을 나타낼 것이기 때문에 이것은 가능하지 않은 것에 유의한다. 또한, 제 1 클럭 사이클 전에, 최소 및 제 2 최소 크기 값들(M1, M2)은 적합하게 큰 값들(예를 들면, 이진수 1111)로 초기화되고, M1_인덱스는 0으로 초기화된다.

모든 10개의 Q 메시지들이 고찰된 후에, 최소 크기 값(M1) 및 제 2 최소 크기 값(M2)은 스케일링-및-오프셋 로직 블록(334)에 의해서 스케일링되고/스케일링되거나 오프셋될 수 있다. 부호-크기-대-2의-보수(Sign-magnitude-to-two's-complement; SMT2) 변환기(338)는 가능하게 스케일링되고 오프셋된 4비트 최소 크기값(M1')을 양의 부호 비트를 4비트 값(M1')에 첨부함으로써 5비트의 양의 2의-보수 값으로 변환하고 5비트 결과(+M1')를 최종 상태 프로세서(306)의 레지스터(336(0))에 저장한다. SMT2 변환기(338)는 가능하게 스케일링되고/스케일링되거나 오프셋된 4비트 최소 크기값(M1')을 음의 부호 비트를 4비트 값(M1')에 첨부함으로써 5비트의 음의 2의-보수 값으로 변환하고 5비트 결과(-M1')를 레지스터(336(1))에 저장한다. 또한, 부호 처리 로직(328)으로부터의 부호 비트(332)가 양의 부호 비트(0)이면, SMT2 변환기(338)는 가능하게 스케일링되고/스케일링되거나 오프셋된 4비트 제 2 최소 크기값(M2')을 레지스터(336(2))에 저장하기 위해 5비트 양의 2의-보수값(+M2')으로 변환한다. 부호 처리 로직(328)으로부터의 부호 비트(332)가 음의 부호 비트(1)이면, SMT2 변환기(338)는 가능하게 스케일링되고/스케일링되거나 오프셋된 4비트 제 2 최소 크기값(M2')을 레지스터(336(2))에 저장하기 위해 5비트 음의 2의-보수값(-M2')으로 변환한다. 최종 상태 프로세서(306)의 레지스터(336(3))는 M1_인덱스 레지스터(330(2))로부터 카운터 값(M1_INDEX)를 저장한다.

다음 10개의 클럭 사이클들의 각각의 사이클 동안에, R 선택기(308)의 MUX(344)는 (1) 양의 값(+M1'), (2) 음의 값(-M1'), (3) 양 또는 음의 값(+M2'), (4) 비교 연산기(340)로부터 비교 비트(342), 및 (5) 부호 처리 로직(328)에 저장된 대응 부호 비트(326)에 기초하여 5비트 R 메시지를 출력한다. 각 비교 비트(342)는 현재의 카운터 값(324)를 레지스터(336(3))에 저장된 M1_index 값과 비교함으로써 생성된다. 2개가 동일할 때, 비교 비트(342)가 어서트되고, 2개가 같지 않을 때, 비교 비트(342)는 디-어서트된다. 각 부호 비트(332)는 식(3)을 사용하여

으로서 생성될 수 있거나, 대안적으로, 부호 처리 로직(328)이 FIFO를 사용하여 구현되는 경우에는 FIFO로부터 출력되는 대로 저장된 부호 비트(326)를 부호 처리 로직(328)에 저장된 모든 부호 비트들(326)의 곱으로 곱함으로써 생성될 수 있다. R 메시지들이 MUX(344)로부터 어떻게 출력되는가를 더 이해하기 위해서 표 2의 논리 표를 고찰한다.

표 2는 비교 비트(342) 및 부호 비트(332) 둘 모두가 디-어서트된 경우, 레지스터(336(0))에 저장된 양의 값(+M1')은 5비트 R 메시지로서 출력될 것임을 나타낸다. 비교 비트(342)가 디-어서트되고 부호 비트(332)가 어서트되면, 레지스터(336(1))에 저장된 음의 값(-M1')은 5비트 R 메시지로서 출력될 것이다. 비교 비트(342)가 어서트되고 부호 비트(332)가 디-어서트되면, 양의 값(+M2')이 레지스터(336(2))에 저장되어 있을 것이며 이제는 5비트 R 메시지로서 출력될 것이다. 비교 비트(342) 및 부호 비트(332) 둘 모두가 어서트되면 음의 값(-M2')이 레지스터(336(3))에 저장되어 있을 것이며 이제는 5비트 R 메시지로서 출력될 것이다. 이어서 R 메시지들이 스케일링-및-오프셋(346)에 의해 스케일링되고/스케일링되거나 오프셋될 수 있다.

다시 도 2를 참조하면, 순환 시프터들(212(0),...,212(3))은 이들의 각각의 CNU들(210)로부터 세트들의 72개의 5비트 R 메시지들을 수신하고 도 1의 H-행렬(100)의 서큘란트들(B_j,k)의 순환 시프트들에 따라 세트들의 72개의 5비트 R 메시지들을 순환적으로 시프트한다. 필수적으로 순환 시프터들(212(0),...,212(3))은 순환 시프터들(208(0),...,208(3))의 순환 시프트팅을 역으로 한다. 예를 들면, 순환 시프터들(208(0),...,208(3))이 순환 업시프트팅을 수행한다면, 순환 시프터들(212(0),...,212(3))은 순환 다운시프팅을 수행할 수 있다.

순환 시프터들(212(0),...,212(3))은 각 VNU(204)이 각 순환 시프터(212)로부터 하나씩 4개의 R 메시지들을 수신하게, 순환적으로 시프트된 5비트 R 메시지들을 VNU들(204(0),...,204(71))에 제공한다. 각 VNU(204)은 식(4)에 보인 바와 같이 생성하는 4개의 5비트 Q 메시지들 각각을 업데이트하는데,

이고, 여기서 m'은 제 m 체크 노드를 제외하고(즉,

) 제 n 가변-노드에 연결된 모든 체크 노드들의 세트(M(n)/m)의 체크 노드이다. 제 n 가변-노드는 (i) 세트 (M(n)/m)로부터 이전 제 (i-1) 반복 동안 수신된 모든 R 메시지들, 및 (ii) 제 n 가변-노드에 대응하는 소프트 값 메모리(202)로부터 수신된 초기 소프트 값(L_n ⁽⁰⁾)에 기초하여, 메시지

을 생성한다. 가산기 회로들을 사용하여 구현될 수 있는 각 VNU(204)은 4개의 메시지들 중 상이한 것이 상이한 대응하는 MUX(206)에 제공되게, 생성하는 4개의 업데이트된 5비트 Q 메시지들을 출력한다.

4개의 업데이트된 5비트 Q 메시지들을 출력하는 것 외에도, 각 VNU(204)은 (i) 7비트 외래 LLR 값(extrinsic LLR value), (ii) 경-결정 출력 비트, 및 (iii) 8비트 P 값을 출력한다. 각 7비트 외래 LLR 값은 식(5)에 나타낸 바와 같이 표현될 수 있다.

외래 값_n =

(5)

이고, 여기서 m은 제 n 가변-노드에 연결된 모든 체크 노드들(즉,

)의 세트 M(n)) 내 하나의 체크 노드이다. 각각의 8비트 P 값은 다음과 같이 식(6)을 사용하여 생성될 수 있다.

(6)

, 및 각 경-결정 비트(

)는 아래 식(7) 및 식(8)에 기초하여 생성될 수 있다.

P_n ≥ 0이면,

=0 (7)

P_n < 0이면,

=1 (8)

P_n은 식(5)로부터 외래 값을 제 n 가변-노드에 대응하는 소프트-값 메모리(202)로부터 수신된 초기 소프트 값(L_n ⁽⁰⁾)에 더함으로써 각 가변-노드마다 결정된다. P_n이 제로 이상이면 경-결정 비트(

)는 식(7)에 보인 바와 같이 제로와 같다. P_n이 제로 미만이면 경-결정 비트(

)는 식(8)에 보인 바와 같이 1과 같다.

이어서 LDPC 디코더(200)가 유효 코드워드에 수렴하였는지의 여부를 결정하기 위해 경-결정 값들을 사용하여 예를 들면, 제어기(214)에 의해서 패리티-체크가 수행된다. 특히, 10개의 클럭 사이크들 동안에 VNU들(204(0),...,204(71))로부터 출력된 720개의 경-결정 비트들(

)로부터 형성된 720-엘리먼트 벡터(

)에 도 1의 H-행렬(100)의 전치 H ^T를 곱하여 288비트 벡터를 생성하고 288 비트 벡터의 각 비트는 H-행렬(100)의 288 체크 노드들(즉, 행들) 중 하나에 대응한다. 결과적인 288-비트 벡터의 각 엘리먼트가 제로와 같다면(즉,

), LDPC 디코더(200)는 유효 코드워드에 수렴한 것이다. 반면 결과적인 288 비트 벡터의 하나 이상의 엘리먼트들이 1과 같다면(즉,

) LDPC 디코더(200)는 유효 코드워드에 수렴하지 않은 것이다. 1의 값을 갖는 288-비트 벡터의 각 엘리먼트는 비충족 체크 노드(unsatisfied check node)로 간주된다. LDPC 디코더(200)가 유효 코드워드에 수렴한 경우 및 수렴할 때, 순환-용장성 체크(cyclic-redundancy check; CRC)가 예를 들면 제어기(214)에 의해 수행될 수 있다. CRC가 성공적이면, LDPC 디코더(200)는 유효한 정확한 코드워드에 수렴한 것이다. CRC가 성공적이지 않으면 LDPC 디코더(200)는 유효하긴하나 부정확한 코드워드에 수렴한 것이다.

LDPC 디코더(200)가 유효 코드워드에 수렴하지 않거나 유효하긴하나 부정확한 코드워드에 수렴한다면, 정확한 코드워드를 적합하게 복구하기 위해 추가의 동작이 필요해진다. 예를 들면, 유효한 정확한 코드워드에 수렴하기 위해 LDPC 디코더(200)의 후속 로컬 반복들이 수행될 수도 있다. 또 다른 예로서, 글로벌 반복이 수행될 수도 있는데, 이에 의해서 (i) 외래 LLR 값들이 업스트림 프로세서에 피드백되고, (ii) 검출기는 새로운 세트의 720개의 5비트 소프트 값들(L_n ⁽⁰⁾)을 생성하고, (iii) LDPC 디코더(200)는 새로운 세트의 720개의 5비트 소프트 값들(L_n ⁽⁰⁾)로부터 정확한 코드워드를 복구하기를 시도한다. LDPC 디코더(200)가 미리 규정된 회수의 로컬 및/또는 글로벌 반복들 이내에서 유효한 정확한 코드워드에 수렴하지 않는다면, 수신기 및/또는 LDPC 디코더는 트랩핑 세트들을 무효화하기 위해 설계된 다른 방법들을 수행하는 것과 같은, 유효 코드워드를 복구하기 위한 또 다른 동작을 취할 수 있다. 어떤 경우들에 있어서 LDPC 디코더(200)는 정확한 코드워드를 복구하지 못할 수도 있을 것이다. 또 다른 예로서, LDPC 디코더(200)가 놓인 수신기는 데이터의 재송신을 요청할 수도 있다.

코드워드를 디코드하려는 각 후속의 시도에 있어서(예를 들면, 각 후속의 로컬 반복, 후속의 글로벌 반복, 또는 재송신), 제어기(214)는 하나 이상의 상이한 스케일링 인자들(α), 하나 이상의 상이한 오프셋 값들(β), 또는 하나 이상의 상이한 스케일링 인자들(α) 및 하나 이상의 상이한 오프셋 값들(β) 둘 모두를 선택할 수도 있다. 스케일링 인자들(α) 및 오프셋 값들(β)은 임의의 적합한 방법을 사용하여 선택될 수도 있다. 예를 들면, 스케일링 인자들(α) 및 오프셋 값들(β)은 패리티-체크 동안 식별된 비충족 체크 노드들의 수에 기초하여 선택될 수 있다. 비충전 체크 노드들의 수가 비교적 작을 때, 체크-노드 메시지들의 비교적 작은 변화들을 야기하기 위해 비교적 1에 가까운 스케일링 인자들(α) 및 비교적 제로에 가까운 오프셋 값들(β)이 선택될 수 있다. 비충족 체크 노드들의 수가 비교적 클 때는 체크-노드 메시지들에 비교적 큰 변화들을 야기하기 위해 더 작은 스케일링 인자들(α) 및/또는 더 큰 오프셋 값들(β)이 선택될 수 있다. 스케일링 인자(α)가 1로부터 감소하고 오프셋 값(β)이 제로로부터 증가할 때, 체크-노드 메시지들에 대한 변화들은 증가한다.

또 다른 예로서, 스케일링 인자들(α) 및 오프셋 값들(β)은 미리 결정된 수의 반복들 후에 증분될 수도 있다. 스케일링 인자들(α)은 예를 들면, 0.2이 증분들만큼 조절될 수 있고 오프셋 값들(β)은 예를 들면, 1의 증분들만큼 조절될 수도 있다.

스케일링 인자(α) 및/또는 오프셋 값(β)을 변경함으로써 본 발명의 LDPC 디코더들은 단지 고정된 또는 스케일링 인자 없이 구현되거나, 고정된 또는 오프세팅 인자들 없이 구현된 LDPC 디코더들에 비해 오류-플로어 특성들(error-floor characteristics)을 개선시킬 수 있다. 본 발명의 LDPC 디코더가 트랩핑 세트를 접하게 되었을 때, 디코더는 LDPC 디코더가 코드워드를 정확하게 디코딩할 또 다른 기회를 갖도록, 트랩핑 세트를 무효화하기를 시도하기 위해 하나 이상의 스케일링 인자들(α) 및/또는 하나 이상의 오프셋 값들(β)을 변경시킬 수 있다.

본 발명이 도 2의 특정한 비-계층(non-layered) LDPC 디코더 구성(200)에 대해 기술되었을지라도, 본 발명은 이것으로 제한되는 것은 아니다. 메시지 패싱을 이용하는 다른 LDPC 디코더 구조들에 대해 본 발명의 다양한 실시예들이 고찰될 수도 있다. 예를 들면, 본 발명은 다른 비-계층 또는 계층 디코더 구조들에 대해, 및 블록-일련 메시지-패싱 스케줄 이외의 메시지-패싱 스케줄들을 사용하는 디코더들에 대해 구현될 수도 있다. 또 다른 예로서, 본 발명의 LDPC 디코더들은 순환 시프터들을 사용함이 없이 구현될 수도 있다. 이러한 실시예들에서, 메시지들은 직접 연결들을 통해 또는 비-순환 시프팅을 수행하는 퍼뮤테이터들(permutators)을 사용하여 CNU들과 VNU들간에 전달될 수도 있다.

다양한 실시예들에 따라서, 본 발명은 최소-합 알고리즘 이외의 체크-노드 알고리즘들을 사용하여 구현될 수도 있다. 이러한 실시예들에서 스케일링 및/또는 오프세팅은 스케일링-및-오프셋 로직 블록(346, 310)의 그것과 유사한 방식으로 체크-노드 메시지들 및/또는 가변-노드 메시지들에 적용될 수도 있다. 또한, 스케일링 및/또는 오프세팅은 스케일링-및-오프셋 로직 블록(334)과 유사한 방식으로, 체크-노드 메시지들이 생성되기 전에 체크-노드 알고리즘에 의해 적용될 수도 있다.

도 1의 특정한 H-행렬(100)에 대해 본 발명이 기술되었을지라도 본 발명을 이것으로 제한되는 것은 아니다. 본 발명은 도 1의 행렬(100)와 동일한 크기 또는 이와는 상이한 크기인 다양한 H-행렬들에 대해 구현될 수 있다. 예를 들면, 본 발명은 열들의 수, 블록 열들, 행들, 블록 행들, 계층들(단지 하나의 계층만을 갖는 구현들을 포함하는), 클럭 사이클 당 처리된 메시지들, 서브-행렬들의 크기, 계층들의 크기, 및/또는 열 및/또는 행 해밍 가중치들이 H-행렬(100)의 그것과는 다른 H-행렬들에 대해 구현될 수 있다. 이러한 H-행렬들은 예를 들면, 순환, 준-순환, 비-순환, 규칙적, 또는 비규칙적 H-행렬들일 수 있다. 또한, 이러한 H-행렬들은 제로 행렬들을 포함한 서큘란트들을 이외의 서브-행렬들을 포함할 수 있다. VNU들, 배럴 시프터들(barrel shifters), 및/또는 CNU들이 수는 H-행렬의 특징들에 따라 가변될 수 있음에 유의한다.

이 발명의 특성을 설명하기 위해 기술 및 예시된 부분들의 상세들, 자료들, 및 배열들에 다양한 변경들이 다음 청구항들에 표현된 발명의 범위 내에서 당업자들에 의해 행해질 것임을 알 것이다. 예를 들면, 스케일링-및-오프셋 로직 블록은 멀티플렉서(320)의 크기 |Q| 입력부에 또는 SMT2 변환기(338)와 최종 상태 레지스터들(336(0), ..., 336(2)) 사이와 같은, 도 3에 도시된 3개의 위치들 이외의 위치들에 구현될 수 있다(예를 들면, 310, 334, 346 이외의). 스케일링-및-오프셋 로직 블록(310)은 CNU(300)의 부분으로서가 아니라, VNU(또는 가변-노드 메시지들을 생성하는 가산기)의 출력부에 위치될 수도 있고, 스케일링-및-오프셋 로직 블록(346)은 CNU(300)의 부분으로서가 아니라, VNU(또는 가변-노드 메시지들을 생성하는 가산기)의 입력부에 위치될 수도 있다. 또 다른 예로서, Q 메시지들 수신하고 2의-보수 형식을 사용하여 R 메시지들을 출력하지 않고, CNU(300)은 부호-크기 형식과 같은 또 다른 형식으로 메시지들을 수신 및 출력할 수 있다. 또한, 2의-보수-대-부호-크기 변환은 예를 들면, VNU들에 의해 수행될 수 있다. 또 다른 예로서 본 발명의 LDPC 디코더들은 5비트 이외의 크기들의 메시지들을 처리할 수 있다.

본 발명의 실시예들이 LDPC 코드들의 콘텍스트(context)에서 기술되었을지라도, 본 발명은 이것으로 제한되지 않는다. 본 발명의 실시예들은 그래프-규정 코드들이 트랩핑 세트들을 생성하기 때문에 그래프에 의해 규정될 수 있는 임의의 코드 예를 들면, 토네이도 코드들(tornado codes) 및 구조화된 IRA 코드들에 대해 구현될 수도 있을 것이다.

본 발명의 예시적인 실시예들이 단일 집적 회로, 다수-칩 모듈, 단일 카드, 또는 다수-카드 회로 팩으로서 가능한 구현을 포함하는, 회로들의 처리들에 관하여 기술되었으나, 본 발명은 이것으로 제한되는 것은 아니다. 당업자에게 명백한 바와 같이, 회로 엘리먼트들의 다양한 기능들은 소프트웨어 프로그램에서 처리 블록들로서 구현될 수도 있다. 이러한 소프트웨어는 예를 들면, 디지털 신호 프로세서, 마이크로-제어기, 또는 범용 컴퓨터에 이용될 수 있다.

본 발명은 로그-우도비들(log-likelihood raios)을 수신 및 처리하는 것으로 제한되지 않는다. 우도비들과 같은, 다른 소프트 값들, 또는 하드 비트 결정들이 처리되는 본 발명의 다양한 실시예들이 고찰될 수도 있다.

명세서 및 청구항들에 사용되는 "증분시키다(increment)"이라는 용어는 값이 증가될 때의 경우들 및 값이 감소될 때의 경우들을 포함하는 것으로 이해될 것이다. 예를 들면, 특정된 스케일링-인자 증분만큼 스케일링 인자를 증분하는 것은 스케일링-인자가 특정된 스케일링-인자 증분만큼 증분될 때의 경우들 및 스케일링 인자가 특정된 스케일링-인자 증분만큼 감소될 때의 경우들을 포함한다.

명세서 및 청구항들에 사용되는 바와 같이 제 2 값은 제 1 값과 제 2 값 사이에 중간값들이 생성될지라도 제 1 값 "에 기초하여(based on)" 생성된다고 할 수 있다. 예를 들면, 가변-노드 메시지들은 체크-노드 메시지들이 소프트 값들(L_n ⁽⁰⁾)의 수신과 체크-노드 메시지들의 생성 사이에 체크-노드 메시지들이 생성될지라도 디코더에 의해 수신된 소프트 값들(L_n ⁽⁰⁾) "에 기초하여" 생성된다고 할 수 있다. 또 다른 예로서 LDPC 디코더의 제 2 로컬 반복 동안에 생성된 체크-노드 메시지들은 가변-노드 메시지들 및 다른 체크-노드 메시지들이 제 2 로컬 반복을 위해 소프트 값들(L_n ⁽⁰⁾)의 수신과 체크-노드 메시지들의 생성 사이에 생성될지라도 제 1 로컬 반복 동안 수신된 소프트 값들(L_n ⁽⁰⁾) "에 기초한다"고 할 수 있다.

본 발명은 방법 및 이들 방법들을 실시하기 위한 장치들 형태로 실현될 수 있다. 본 발명은 자기 기록 매체, 광학 기록 매체, 고체 상태 메모리, 플로피 디스켓들, CD-ROM들, 하드 드라이브들, 또는 임의의 다른 기계-판독가능한 저장 매체와 같은, 물리적 매체에 구현된 프로그램 코드의 형태로 구현될 수도 있고, 프로그램 코드가 컴퓨터와 같은, 기계에 로딩되고 이에 의해 실행될 때 기계는 발명을 실시하는 장치가 된다. 본 발명은 예를 들면 저장 매체에 저장되었든지, 기계에 로딩되고/로딩되거나 이에 의해 실행되든지, 또는 전기 와이어 또는 케이블로, 광섬유들을 통해, 또는 전자기 방사를 통한 것과 같은, 어떤 송신 매체 또는 캐리어(carrier)로 송신되든지의 여부가 프로그램 코드 형태로 구현될 수 있으며, 프로그램 코드가 컴퓨터와 같은, 기계에 로딩되어 실행될 때 기계는 발명을 실시하는 장치가 된다. 범용 프로세서에 구현될 때 프로그램 코드 세그먼트들은 특정 로직 회로들과 유사하게 동작하는 고유한 디바이스를 제공하기 위해 프로세서와 조합한다. 본 발명은 본 발명의 방법 및/또는 장치를 사용하여 생성된, 매체를 통해 전기적으로 또는 광학적으로 송신된 비트 스트림 또는 다른 시퀀스(sequence)의 신호 값들, 자기 기록 매체에 저장된 자기장 변화들, 등의 형태로 구현될 수 있다.

명시적으로 다른 것을 나타내지 않는다면, 각 수치값 및 범위는 값 또는 범위의 값 앞에 "약(about)" 또는 "근사적으로(approximately)"가 선행하는 것처럼 근사적인 것으로서 해석되어야 할 것이다.

청구항들에서 도면 번호들 및/또는 도면 참조 레벨들의 사용은 청구항들의 해석을 용이하게 하기 위해서 청구요지의 하나 이상의 가능한 실시예들을 식별하기 위한 것이다. 이러한 사용은 대응 도면들에 도시된 실시예들로 이들 청구범위을 제한하는 것으로서 해석되지 않아야 한다.

여기 개시된 예시적인 방법들의 단계들은 기술된 순서로 수행되어야 하는 것은 아님이 이해되어야 하고, 이러한 방법들의 단계들의 순서는 단지 예시적인 것임이 이해되어야 한다. 마찬가지로 추가의 단계들은 이러한 방법들에 포함될 수 있고, 어떤 단계들은 본 발명의 다양한 실시예들에 일관된 방법들에서 생략되거나 조합될 수 있다.

다음 방법 청구항들에서, 만약에 있다면, 엘리먼트들이 대응하는 라벨링(labeling)을 갖고 특정 시퀀스로 인용될지라도, 청구항 인용들이 이들 엘리먼트들의 일부 또는 전부를 구현하기 위한 특정 시퀀스를 의미하는 것을 명시하지 않는 한 이들 시퀀스들은 이 특정 시퀀스로 구현되는 것으로서 한정하려는 것은 아니다.

100: 패리티-체크 행렬 200: LDPC 디코더
204(0) 내지 204(71): 가변-노드 유닛
206(0) 내지 206(3): 멀티플렉서
208(0) 내지 208(3): 72-웨이 순환 시프터
210(0) 내지 210(287), 300: 체크-노드 유닛
212(0) 내지 212(3): 순환 시프터
214: 제어기
302: M1_M2 파인더 304: 부분 상태 메모리
306: 최종 상태 프로세서 308: R 선택기
310, 334, 346: 스케일링-및-오프셋 로직 블록
312, 338: 2의-보수-대-부호-크기 변환기
316(0), 316(1): 최소 연산기 320, 344: 멀티플렉서
322: 카운터 324: 플립-플롭
326, 332: 부호 비트 328: 부호 처리 로직
330(0), 330(1): 부분 상태 레지스터
330(2): M1_인덱스 레지스터
336(0) 내지 336(3): 레지스터

Claims

정확한 코드워드를 복구하기 위해 오류-정정-인코딩된 코드워드를 디코딩하기 위한 오류-정정 디코더를 포함하는 장치에 있어서:
상기 오류-정정 디코더는 업스트림 프로세서(upstream processor)에 의해 생성된 초기 세트의 초기값들에 기초하여 제 1 세트의 메시지들을 생성하도록 구성되고;
상기 초기 세트는 상기 오류-정정-인코딩된 코드워드에 대응하고;
상기 초기 세트의 각각의 초기값은 상기 오류-정정-인코딩된 코드워드의 상이한 비트에 대응하고;
상기 오류-정정 디코더는:
스케일링 인자 및 오프셋 값에 기초하여 상기 제 1 세트의 메시지들을 스케일링되고-오프셋된 메시지들(scaled-and-offset messages)로 변환하도록 구성된, 하나 이상의 블록들; 및
제어기를 포함하고,
상기 제어기는ⅰ) 상기 스케일링 인자 및 상기 오프셋 값을 선택하고 ⅱ) 이어서, 상기 오류-정정 디코더가 트랩핑 세트(trapping set)를 접했다고(encounter) 결정한 후에, 상기 스케일링 인자 및 상기 오프셋 값 중 적어도 하나를 수정하도록 구성된, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 오류-정정 디코더는 가변-노드 메시지들을 생성하도록 구성된 가변-노드 유닛을 포함하고;
상기 제 1 세트의 메시지들은 상기 가변-노드 메시지들이고;
상기 하나 이상의 블록들은 상기 스케일링 인자 및 상기 오프셋 값에 기초하여 상기 가변-노드 메시지들을 스케일링되고-오프셋된 가변-노드 메시지들로 변환하도록 구성된, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 오류-정정 디코더는 체크-노드 메시지들을 생성하도록 구성된 체크-노드 유닛을 포함하고;
상기 제 1 세트의 메시지들은 상기 체크-노드 메시지들이고;
상기 하나 이상의 블록들은 상기 스케일링 인자 및 상기 오프셋 값에 기초하여 상기 체크-노드 메시지들을 스케일링되고-오프셋된 체크-노드 메시지들로 변환하도록 구성된, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 오류-정정 디코더는 최소-합 알고리즘(min-sum algorithm)을 구현하고;
상기 오류-정정 디코더는 상기 최소-합 알고리즘의 제 1-최소 크기 값 및 제 2-최소 크기 값을 생성하도록 구성된 체크-노드 유닛을 포함하고;
상기 제 1 세트의 메시지들은 상기 제 1-최소 크기 값 및 상기 제 2-최소 크기 값이고;
상기 하나 이상의 블록들은 상기 스케일링 인자 및 상기 오프셋 값에 기초하여 상기 제 1-최소 크기 값 및 상기 제 2-최소 크기 값을 스케일링되고-오프셋된 제 1-최소 크기 값 및 스케일링되고-오프셋된 제 2-최소 크기 값으로 변환하도록 구성된, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 제어기는 상기 스케일링 인자를 1로 설정할 수 있고,
상기 제어기는 상기 오프셋 값을 0으로 설정할 수 있는, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 하나 이상의 블록들은 스케일링 및 오프세팅(offsetting) 둘 모두를 수행하는 스케일링-및-오프셋 블록을 포함하는, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 디코더는 저-밀도 패리티-체크(low-density parity-check) 디코더이고;
상기 업스트림 프로세서로부터 수신된 상기 값들은 경-결정 비트(hard-decision bit) 및 하나 이상의 신뢰-값 비트들을 가지는 연-출력 값들(soft-output values)인, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 제어기는,
1) i) 상기 스케일링 인자를 1로 설정하고, 상기 오프셋 값을 0보다 큰 값으로 설정하고 ⅱ) 이어서, 상기 스케일링 인자를 1 이외의 값으로 수정하고, 상기 오프셋 값을 0으로 설정하는 것; 및
2) ⅰ) 상기 스케일링 인자를 1 이외의 값으로 설정하고, 상기 오프셋 값을 0으로 설정하고 ⅱ) 이어서, 상기 스케일링 인자를 1로 수정하고, 상기 오프셋 값을 0보다 큰 값으로 설정하는 것, 중 적어도 하나로부터 선택하도록 구성된, 오류-정정 디코더를 포함하는 장치.
제 1 항에 있어서,
상기 제어기가, 상기 오류-정정 디코더가 미리 결정된 수의 디코딩 반복들 내에서 상기 정확한 코드워드에 수렴하지 않는다고 결정한 후에, 상기 제어기는 상기 스케일링 인자 및 상기 오프셋 값 중 상기 적어도 하나를 수정하는, 오류-정정 디코더를 포함하는 장치.
정확한 코드워드를 복구하기 위해 오류-정정 인코딩된 코드워드를 디코딩하기 위한, 오류-정정 디코더에 의해 구현되는 방법에 있어서:
(a) 스케일링 인자 및 오프셋 값을 선택하는 단계;
(b) 업스트림 프로세서로부터 초기 세트의 초기값들을 수신하는 단계로서:
상기 초기 세트는 상기 오류-정정-인코딩된 코드워드에 대응하고;
상기 초기 세트의 각각의 초기값은 상기 오류-정정-인코딩된 코드워드의 상이한 비트에 대응하는, 상기 초기 세트의 초기값들을 수신하는 단계;
(c) 상기 초기 세트의 초기값들에 기초하여 제 1 세트의 메시지들을 생성하는 단계;
(d) 상기 스케일링 인자 및 상기 오프셋 값에 기초하여 상기 제 1 세트의 메시지들을 스케일링되고-오프셋된 메시지들로 변환하는 단계; 및
(e) 상기 디코딩이 트랩핑 세트를 접했다고 결정한 후에, 상기 스케일링 인자 및 상기 오프셋 값 중 적어도 하나를 수정하는 단계를 포함하는, 방법.
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