TWI436361B - 半導體記憶裝置 - Google Patents

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Description

半導體記憶裝置
本發明有關於半導體記憶裝置，特別有關於具備有形成在絕緣膜上之SOI(絕緣層上覆矽，Silicon On Insulator)構造之電晶體之半導體記憶裝置。更具體地說，本發明有關於可以經由複數埠口存取之多埠口半導體記憶裝置之記憶單元陣列之配置。
在影像資料處理領域等，為能以高速處理大量之資料，廣泛使用系統LSI，其將處理器等之邏輯電路和記憶裝置積體化在同一半導體晶片上。在該系統LSI利用晶片上佈線使邏輯電路和記憶裝置互相連接，而可以獲得以下之優點：(1)可以使信號佈線之負載比板上佈線小，從而得以高速傳達資料/信號，(2)因為接腳端子數不受到限制，所以資料匯流排幅度可以變大，資料轉送之帶幅可以變寬，(3)因為將各個構成元件集積在半導體晶片上，所以可以實現小型輕量之系統，和(4)在半導體晶片上所形成之構成元件，可以配置程式庫化之巨集，而改善設計效率。
由於上述之理由等，系統LSI被廣泛地使用在各種領域。作為集積之記憶裝置者使用有動態隨機存取記憶體(DRAM)，靜態隨機存取記憶體(SRAM)，和快閃記憶體等之 非揮發性半導體記憶裝置等。另外，作為邏輯電路者使用有進行控制和處理之處理器，類比‧數位變換電路等之類比處理電路，和進行專用之邏輯處理之邏輯電路等。
在該記憶裝置中為能實現高速之記憶系統，具有2個之埠口，成為雙埠口(dual port)RAM，可以從該2個之埠口個別地進行存取。在雙埠口RAM，在從1個之存取埠口讀寫資料之期間，可以經由另外一方之存取埠口進行資料之寫入/讀出。
在先前技術中，廣泛地使用以SRAM單元作為基礎之雙埠口RAM。但是，隨著資料量之增大，需要使記憶容量變大，如文獻1(H. Hidaka, et al., "A High-Density Dual-Port Memory Cell Operation and Array Architecture for ULSI DRAM'S" ISSCC, vol. 27, No. 4, 1992, pp. 610-617)和專利文獻2(Y. Agata, et al., "An 8-ns Random Cycle Embedded RAM Macro with Dual-Port Interleaved DRAM Architecture (D2 RAM)", IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. 35, no. 11, 2000, pp. 1668-1672)所記述之方式，出現以DRAM記憶單元作為基礎之雙埠口RAM。
在該文獻1所示之雙埠口RAM中，使用1個之電容器和2個之電晶體構成1個之記憶單元。經由交替地配置不同之埠口之位元線，可以用來減小由於位元線間電容耦合所造成之雜訊。另外，將感測放大器設在位元線之兩側，在感測放大器耦合分割和非分割位元線。利用該位元線電容 之非平衡，設置記憶單元資料之讀出電壓差，利用兩側之感測放大器，對讀出到分割和非分割位元線之資料之各個並行地進行放大。
文獻1是利用折返位元線構造，藉由在每一個位元線對偶設置感測放大器，用來達成以高密度配置記憶單元，和經由交替地配置不同埠口之位元線用來達成雜訊餘裕之改善。
在文獻2(Y. Agata, et al., "An 8-ns Random Cycle Embedded RAM Macro With Dual-Port Interleaved DRAM Architecture (D2 RAM)", IEEE JOURNAL OF SOLID-STATE CIRCUITS, vol. 35, no. 11, 2000, pp. 1668-1672)所示之構造中亦同樣地利用2電晶體/1電容器型之DRAM單元。在該文獻2所示之構造中，記憶單元配置成為開放位元線構造，用來減小感測放大器之配置間距，從而減小記憶單元之大小。位元線被交替地配置在不同埠口之每一個，在1個之埠口存取時，利用另外一個埠口之位元線作為隔離線，可以達成位元線間電容耦合雜訊之減小。
在該文獻2所示之構造中，為能高速地進行存取，從2個之埠口交替地存取，使內部之資料轉送動作管線化。另外，為能使寫入動作高速化，在轉送動作前進行對記憶單元寫入，在資料之寫入後進行感測/還原動作，藉以用來達成寫入時間之縮短。
另外，用以實現減少消耗電力和高速動作之記憶單元構造，已被揭示在文獻3(F. Morishita, et al., "A Capacitorless Twin-Transistor Random Access Memory (TTRAM)on SOI", Proc. CICC, 2005, pp. 435-p. 438)和文獻4(K. Arimoto, et al., "A Configurable Enhanced T2 RAM Macro for System-Level Power Management Unified Memory", Proc. VLSI Symp.)。
在文獻3所示之構造中，記憶單元由串聯連接之2個之SOI(絕緣層上覆矽)電晶體所構成。利用將1個之電晶體之本體區域作為記憶節點，並利用將另外一個之電晶體作為存取電晶體。依照本體區域之電位而變化該記憶用之電晶體之臨限電壓。將資料記憶用電晶體之源極節點維持在電源電壓位準。在資料讀出時，檢測在記憶單元流動之電流並進行資料之讀出。
在該文獻3所示之記憶單元構造中，利用資料記憶用電晶體之本體區域和控制電極之間之電容耦合而進行資料之寫入。
另外，在文獻4(K. Arimoto, et al., "A Configurable Enhanced T2 RAM Macro for System-Level Power Management Unified Memory", Proc. VLSI Symp.)所示之構造中，與文獻3同樣地，利用存取用電晶體和資料記憶用之電晶體而構成1個之記憶單元。資料讀出動作則與非專利文獻3所示之構造相同，但是資料寫入時，除了閘極-本體區域間之電容耦合外，更利用GIDL電流(閘感應汲極洩漏電流：Gate Induced Drain Leakage)。
文獻4利用該GIDL電流達成將記憶節點之電位提高至 大約為電源電壓位準。
另外，在文獻4所示之構造中，感測放大器係利用控制閘極直接連接到本體區域之電晶體。經由直接連接該閘極和本體區域，利用本體效應，用來達成以高速檢測感測電晶體之控制電極(位元線)之電位變化。亦即，使該本體區域和閘極電極互相連接之電晶體交叉耦合，而構成感測放大器。另外，經由利用該交叉耦合型感測放大器，而對各個位元線對偶設置感測放大器，則可以使用在寫入和讀出雙方。
隨著製造處理之微細化之進步，依照定比例縮小方式使元件微細化，和使電源電壓降低。在DRAM單元，經由檢測位元線電壓和參考電壓之差(讀出電壓)用來進行資料之讀出。該讀出電壓與位元線電容和記憶單元電容器之電容比具有相關性。要獲得充分之讀出電壓時，記憶單元電容器需要依照該位元線電容決定其電容值。
因此，在DRAM單元，即使電晶體之大小可以依照定比例方式(scaling rule)縮小，亦不能使電容器比例地縮小。因此，上述之文獻1和2所記載之DRAM單元型大容量雙埠口RAM之記憶單元，為進行定標(scaling)，需要更進一步之複雜之DRAM處理。例如，需要使記憶單元電容器成為三次元構造，或在電容器電極表面形成微細之凹凸等之處理。因此，會產生使處理成本上升之日益加大之問題。
另外，DRAM單元型雙埠口RAM單元會有由於資料讀出 使記憶單元之記憶資料被破壞之破壞讀出。因此，當從一個埠口對記憶單元進行存取之情況時，在完成對該記憶單元之資料之再寫入(還原)之前，需要維持從該1個之埠口之存取。在這期間需要禁止從別的存取埠口對同一個記憶單元之存取。另外，對同一位址記憶單元，例如從2個之埠口同時存取之情況時，因為DRAM單元之記憶單元電容器之儲存電荷被分散到2個之埠口，所以讀出電壓降低，而有產生錯誤讀出之可能性。為能防止此種問題需要進行位址仲裁，即禁止從同一位址之字線的複數埠口同時存取。
因此，從同一位址之複數埠口的存取受到限制，會產生不能有效進行存取之問題。另外，要避免此種之位址競爭之情況時，因為外部之處理器或邏輯電路等成為等待狀態，所以會使處理效率降低。
另外，在上述文獻3和4所示之記憶體中，因為以串聯連接之電晶體構成記憶單元，所以記憶單元大小之定標可以追隨製造處理之微細化地進行。但是，在該等之文獻3和4中，只考察單埠口構造，對於雙埠口等之多埠口構造未有任何考察。
特別是在文獻3和4所示之記憶體(TTRAM；雙電晶體RAM)，在記憶單元內之記憶用電晶體之源極節點例如被固定在電源電壓位準。檢測通過該記憶用電晶體和存取電晶體之串聯體而流動之電流，用來進行資料之讀出。因此，對於該資料記憶用之電晶體，要配置對不同埠口之存取用 之電晶體時，需要以對各個埠口使讀出電流之大小成為相同之方式，良好地設計記憶單元之電晶體配置。
特別是如文獻3所示，記憶單元布置被配置成存取用電晶體之活性區域和位元線成為並行，且在平面布置成為重疊，在此種之記憶單元布置中要實現2埠口構造會有困難。亦即，對於1個之行，資料記憶用之電晶體和存取用之電晶體因為被配置成沿著行方向排列，所以要將2個埠口之存取電晶體配置成與資料記憶用之電晶體對應會有困難。
本發明之目的是提供雙埠口RAM，對於製造處理之微細化，可以追隨記憶單元之可擴充性。
本發明之另一目的是提供雙埠口RAM，對於各個存取埠口，可以大幅地緩和存取限制。
本發明主要地是實現雙埠口RAM，以雙電晶體RAM(TTRAM)單元作為基礎，將儲存電晶體之構造變更成為適於2埠口動作之構造。
亦即，依照本發明之一實施形態之半導體記憶裝置，具有複數之記憶單元排列成行列狀，分別形成在絕緣膜上。各個記憶單元包含有：第1電晶體，用來記憶資訊；第2電晶體，形成與該第1電晶體串聯連接；和第3電晶體，形成與該第1電晶體串聯連接。第1和第2字線被設置成與記憶單元列之各個對應。第1字線連接到對應之列之記憶單元之第2電晶體之控制電極。各個第2字線連接到對 應之列之記憶單元之第3電晶體之控制電極。第2和第3電晶體連接到與接受第1電晶體之固定電壓之導通節點面對之相同側之導通節點。
另外，與記憶單元列或行對應地配置複數之充電線。各個充電線連接到對應之列之記憶單元之第1電晶體之控制電極。另外，與記憶單元行之各個對應地排列第1和第2位元線。第1位元線連接到對應之行之記憶單元之第2電晶體。第2位元線連接到對應之行之記憶單元之第3電晶體。
另外，在另一實施形態中，經由存取電晶體將電荷轉送到記憶單元儲存電晶體之本體區域，或以讀出閘接受該本體區域之電壓並進行讀出。另外，在另一實施形態中，讀出用之電晶體和儲存電晶體為共用。
在依照本發明之半導體記憶裝置中，使用TTRAM單元作為基礎用來構成雙埠口RAM。因此，因為個別電容器元件不被利用作為資訊記憶用，所以可以追隨製造處理之微細化而對記憶單元進行定標。
另外，不需要對記憶單元電容器進行電荷再寫入之時間，所以可以實現高速存取。
本發明之上述和其他之目的、特徵、態樣和優點，經由以下關於所附圖式與用來理解本發明之詳細說明當可明白。
 [成為發明之前提之元件構造]
圖1概略地表示被使用作為本發明之基礎之單埠口TTRAM單元之剖面構造。在圖1中，TTRAM單元形成在SOI基板1上。該SOI基板1包含有矽基板2，形成在該矽基板2上之埋入絕緣膜層3，和形成在埋入絕緣層3上之矽層(活性層)4。
矽層4包含有：N型雜質區域10、12和14;P型雜質區域11，形成在N型雜質區域10和12之間；和P型雜質區域13，形成在N型雜質區域12和14之間。利用該矽層4形成1個之TTRAM單元。
鄰接記憶單元實質上被淺溝渠隔離(STI)構造之全溝渠隔離區域15所隔離。在P型雜質區域11上依序疊層閘絕緣膜16和閘極電極17。閘極電極17連接到字線WL。另外一方面，在P型雜質區域13上依序疊層閘絕緣膜18和閘極電極19。閘極電極19耦合到充電線CL。
利用雜質區域10~12，和閘絕緣膜16和閘極電極17構成存取電晶體AT。同樣地，利用雜質區域12~14和閘絕緣膜18和閘極電極19構成用來記憶資訊之電荷儲存(Storage)電晶體ST。
該電荷儲存電晶體ST之本體區域由P型雜質區域13所形成。該P型雜質區域13包含有用以形成通道之通道形成區域13a，和用以儲存電荷之電荷儲存節點13b。該雜質區域13在下部形成有埋入絕緣層3，而成為浮動狀態。該電荷儲存用之儲存電晶體(以下稱為儲存電晶體)ST由SOI電晶體構成，使用浮動本體(浮動(floatine)狀態之 本體區域)儲存電荷。
圖2表示圖1所示之TTRAM單元之電氣等效電路。如圖2所示，TTRAM單元在位元線BL和源極線SL之間，串聯連接有存取電晶體AT和電荷儲存電晶體ST。利用該儲存電晶體ST之浮動本體之電荷儲存節點13b作為記憶資訊之儲存節點SN。調整電晶體AT和ST之間之節點(預充電節點)PN之電位，利用充電線CL與儲存節點SN和充電節點PN之間之選擇性電容耦合，用來儲存電荷。
該電荷儲存電晶體ST，在儲存節點SN(電荷儲存節點13b)儲存有電洞時，其臨限電壓變低。另外一方面，在儲存節點SN未儲存有電洞之情況時，該電荷儲存電晶體ST之臨限電壓變高。依照該臨限電壓之高低記憶資料"0"和"1"。在資料之讀出時，電流從源極線SL流到位元線BL，並檢測在該位元線流動之電流。
圖3是信號時序圖，用來表示圖1和2所示之TTRAM單元之資料寫入和讀出動作。以下參照圖3用來依序地說明圖1和2所示之TTRAM單元之資料寫入和讀出動作。另外，在源極線SL經常供給電源電壓VDD。
(1)資料"0"之寫入動作(0W)： 位元線BL在預充電時和待用時，被設定在接地電壓位準(GND)。在此種狀態，使字線WL從接地電壓GND上升到中間電壓(VDD/2)之高位準。這時並行地使充電線CL從H位準(電源電壓VDD位準)降低為接地電壓GND位準。
在此種狀態，存取電晶體AT進行導通，經由存取電晶 體AT將位元線BL之接地電壓傳達到預充電節點PN，預充電節點PN從電源電壓VDD降低到接地電壓位準(預充電節點PN為待用時之H位準)。
另外，由於充電線CL之電壓降低，在儲存電晶體ST，利用其閘極-本體區域間之電容耦合，使儲存節點之電壓位準從H位準降低到L位準(假定為在儲存節點SN被寫入資料"1"之狀態)。利用此種方式，形成在儲存節點SN未儲存有電洞之狀態(儲存資料"0")。
其次，在使位元線BL依照寫入資料維持L位準之狀態，使充電線CL從L位準上升到H位準。這時，字線WL為高位準(中間電壓位準)，位元線BL為L位準。在存取電晶體AT為導通狀態，預充電節點PN維持在L位準。因此，充電線CL之電壓上升，當在儲存電晶體ST之本體區域之通道側形成區域13a形成通道時，通道具有作為通道隔離層之功能。利用此種方式，電荷儲存節點13b(儲存節點SN)之電壓即使稍微上升，亦維持在該稍微上升後之電壓位準。亦即，從源極線SL注入之電洞，即使經由形成在該電荷儲存電晶體之通道而流入到預充電節點PN(雜質區域12)時，存取電晶體AT亦成為導通狀態，而放電到成為接地電壓位準之位元線BL。因此，在儲存節點SN，維持未儲存有電洞之狀態，而儲存資料"0"。
然後，使字線WL降低到接地電壓位準，將存取電晶體AT設定在非導通狀態。這時，充電線CL為H位準，利用來自源極線SL之流入電洞，使該預充電節點PN之電壓位 準上升成為電源電壓VDD位準。
(2)資料"0"之讀出動作(0R)： 將位元線BL設定在L位準。將字線WL驅動成為高位準，使存取電晶體AT成為導通狀態。在該狀態使充電線CL維持在H位準。儲存電晶體ST之臨限電壓，因為電洞未被儲存在儲存節點SN，所以成為高位準狀態。因此，從源極線SL經由該儲存電晶體ST和存取電晶體AT而流到位元線BL之電流量成為很少。
當存取電晶體AT成為導通狀態時，該預充電節點PN之電壓位準，由於與位元線BL耦合而稍微降低(電壓降低量依照存取電晶體AT之臨限電壓和字線電壓而決定，並且，利用來自源極線SL之電洞注入而加以抑制)。
讀出完成後，將字線WL驅動成為接地電壓位準，當將存取電晶體AT設定在非導通狀態時，在該預充電節點PN流入有來自源極線SL之電洞，其電壓位準則回復到H位準。
(3)資料"0"之保持動作(0H)： 在該資料保持動作時，位元線BL從L位準被驅動成為中間電壓位準之高位準。字線WL，與該位元線BL之電壓上升並行地，當被驅動成為中間電壓位準之高位準時，在字線WL和位元線BL之間，並未產生電壓差。因此，存取電晶體AT為非導通狀態(因為字線WL之電壓和位元線BL之電壓之差在存取電晶體AT之臨限值以下)。此時，預充電節點PN成為位元線BL之電壓位準以上。
此時，如圖3所示，在使充電線CL降低成為L位準之情況，預充電節點PN和儲存節點SN之電壓位準由於閘耦合而降低。但是，經由再度將充電線CL驅動成為H位準，使預充電節點PN和儲存節點SN之電壓位準回復到原來之電壓位準。
該資料"0"之保持動作，表示即使在選擇列非選擇行之記憶單元，亦可以確實地保持資料"0"。非選擇位元線依照字線電壓之變化被設定在中間電壓之高位準。
(4)資料"1"之寫入動作(1W)： 在該資料寫入時，首先，位元線BL被充電成為接地電壓。然後，將字線WL驅動成為高位準，此外，與此並行地將充電線CL驅動成為L位準。利用此種方式，預充電節點PN之電壓位準，利用對位元線BL之電洞流出，使其電壓位準降低成為L位準。另外，儲存節點SN(電荷儲存節點13b)之電壓位準，利用與充電線之間之閘耦合而降低。
然後，將位元線BL驅動成為中間電壓位準之高位準。利用此種方式，字線WL和位元線BL之電位成為相等，存取電晶體AT成為非導通狀態。因此，預充電節點PN(雜質區域12)成為浮動狀態，在此種狀態，使充電線CL之電壓位準上升。儲存節點SN之電壓位準，亦即電荷儲存電晶體ST之本體區域之電壓位準成為接地電壓位準，臨限電壓成為高的狀態。因此，即使充電線CL之電壓位準進行上升，在該電荷儲存電晶體ST亦幾乎不會形成通 道，未存在有對電容耦合之隔離層，且不進行所謂之通道阻擋。
因此，隨著該充電線CL之電壓位準之上升，利用閘耦合使儲存節點SN電壓位準上升。亦即，從源極線SL供給到儲存節點SN之電洞，不放出到位元線BL，而是儲存在儲存節點SN。利用此種方式，形成記憶資料"1"之狀態。此時，預充電節點PN成為浮動狀態，依照充電線CL之電壓位準之上升，與儲存節點SN之電壓位準之上升並行地，從L位準上升為H位準。
(5)資料"1"之讀出動作(1R)： 在資料讀出時，將位元線BL設定在L位準，將字線WL設定在高位準。利用此種方式，存取電晶體AT成為導通狀態。充電線CL成為H位準。將電洞儲存在儲存節點SN，該儲存電晶體ST之臨限電壓成為低的狀態。因此，依照該充電線CL，在圖1所示之通道形成區域13a形成通道，使大電流從源極線SL經由儲存電晶體ST和存取電晶體AT流到位元線BL。在該位元線BL流動之電流量，因為字線WL之電壓位準為中間電壓位準，所以被抑制成為比較小之值，用來防止大電流流動。經由檢測該電流，可以讀出資料"1"。
(6)資料"1"之保持動作(1H)： 在該保持動作，位元線BL從L位準上升到高位準。與其並行地，字線WL被驅動成為高位準。在該狀態，存取電晶體AT為非導通狀態。因此，電流不從源極線SL流到 位元線BL，而保持資料"1"。這時，即使充電線CL被驅動成為接地電壓位準，預充電節點PN和儲存節點SN即使其電壓位準由於電容耦合而降低，利用充電線CL之電壓上升，藉由再度電容耦合而可以回到原來之電壓位準。
因此，對於選擇列非選擇行之記憶單元，經由使非選擇位元線BL在字線驅動時維持高位準，可以確實地保持其記憶資料。
另外，在該TTRAM單元，電荷被儲存在浮動本體區域。該儲存電荷由於洩漏至消失所需要之時間很長，可以視為是大致不需復新(refresh free)(當與通常之DRAM單元比較)。但是，在進行復新動作之情況，讀出記憶資料，並依照讀出之資料變化位元線BL之電位，進行記憶資料之再寫入以用來實行復新。
從該圖3所示之時序圖可以明白，在資料讀出時，可以防止TTRAM單元之記憶資料之破壞，不需要所謂之DRAM單元之再寫入期間(恢復時間)，亦即在感測動作完成後，即使立即將字線WL驅動成為非選擇狀態，其記憶資料亦不會被破壞。在本發明中，利用該TTRAM單元之特性，在雙埠口構造中，可以縮短由各個埠口之存取時間。
[實施形態1]
圖4概略地表示依照本發明之實施形態1之半導體記憶裝置(以下稱為雙埠口RAM)之全體之構造。在圖4中，雙埠口RAM包含有記憶單元(圖中未顯示)被排列成為行列狀之記憶單元陣列21。對於該記憶單元陣列21，以後面 所詳細說明之方式，配置雙埠口單元，可以從2個之埠口A和B進行存取。該雙埠口單元被構建成以TTRAM單元作為基礎。
該雙埠口RAM更包含有埠口A介面電路22A和埠口B介面電路22B，用來從埠口A和埠口B進行存取。在此處「埠口」表示進行資料之存取之部份。因此，將耦合在資料匯流排之信號/資料之輸入/輸出部份以參照於記憶體全體之情況而表示。另外一方面，對於記憶單元，在使用埠口之用語之情況時，表示進行資料之寫入/讀出部份，亦即表示位元線，存取電晶體和字線。在介面電路22A和22B之各個，被施加來自外部之命令CMD和位址信號ADD及資料D，另外，介面電路22A和22B之各個將輸出資料Q輸出到外部。
該雙埠口RAM更包含有：埠口A控制電路23A，依照來自埠口A介面電路22A之命令CMD所產生之控制信號，進行從埠口A存取之動作所必要之控制；和埠口B控制電路23B，依照來自埠口B介面電路22B之命令CMD所產生之控制信號，進行從埠口B存取所必要之動作控制。
埠口A控制電路23A和埠口B控制電路23B控制從埠口A和埠口B存取所必要之動作。另外，當從不同之埠口對同一記憶單元進行寫入時，或對同一記憶單元進行讀出和寫入之情況時，設有用來調整存取之仲裁電路。但是，在圖4中未顯示該存取仲裁電路。該存取仲裁電路只需要使從埠口A和埠口B存取時之位址進行比較，在位址一致時 於存取包含寫入之情況，依照指定之規則進行仲裁。例如，許可由先發出存取要求之埠口之存取，在該存取許可之埠口完成存取後，再許可其他之埠口之存取。
雙埠口RAM更包含有：埠口A列選擇驅動電路24A，在埠口A控制電路23A之控制下，將記憶單元陣列21之記憶單元列驅動成為選擇狀態；和埠口B列選擇驅動電路24B，在埠口B控制電路23B之控制下，將記憶單元陣列21之選擇列驅動成為選擇狀態。該等之埠口A列選擇驅動電路24A包含有位址解碼電路和字線驅動電路。字線驅動電路包含有字線驅動器，對應於記憶單元列之各個，依照位址解碼信號將對應之列驅動成為選擇狀態。埠口B列選擇驅動電路24B亦同樣地，包含有：解碼電路，用來對列位址信號進行解碼；和字線驅動電路，依照該解碼位址信號將記憶單元陣列21之選擇列驅動成為選擇狀態。在該字線驅動電路中，設有字線驅動器，被設置成對應到記憶單元陣列21之記憶單元列之各個。
該雙埠口RAM更包含有：埠口A行選擇電路25A，在埠口A控制電路23A之控制下，選擇記憶單元陣列21之行；和埠口A讀出/寫入電路26A，在埠口A控制電路23A之控制下，對利用該埠口A行選擇電路25A所選擇之記憶單元行進行資料之讀出/寫入。
埠口A行選擇電路25A包含有：行位址解碼電路，用來對行位址信號進行解碼；和行選擇閘，依照來自該行位址解碼電路之行選擇信號，選擇記憶單元陣列21之對應之 行。埠口A讀出/寫入電路26A包含有感測放大器電路和寫入驅動器電路，在從埠口A存取時，進行來自選擇記憶單元之電流之檢測(資料之讀出)和對選擇記憶單元之資料之寫入(位元線電壓之設定)。
對於埠口B亦同樣地，設有埠口B行選擇電路25B和埠口B讀出/寫入電路26b。該等之電路25b和26b在埠口6控制電路23b之控制下，規定其動作時序。該等之埠口B行選擇電路25B和埠口B讀出/寫入電路26b具備有與埠口A行選擇電路25A和埠口A讀出/寫入電路26A同樣之構造。該讀出/寫入電路26A和26B之構成元件亦可以使用例如非專利文獻3所示之構造。另外，在記憶單元陣列21內，亦可以對位元線對偶之各個設置交叉耦合型感測放大器(參照非專利文獻4)。
另外，在圖4中顯示埠口A和埠口B之列和行選擇電路，對於記憶單元陣列21，被配置成互相面對。但是，對於該埠口A和埠口B，列選擇驅動電路被配置在記憶單元陣列21之相同側，和埠口A和埠口B之行選擇電路亦可以被配置在記憶單元陣列21之相同側。另外，在圖4中未顯示用以驅動充電線CL之電路。該充電線驅動電路在從埠口A或埠口B進行存取時，以單發(one shot)驅動將與位址被指定過之列對應之充電線，驅動成為選擇狀態(L位準)。
圖5概略地表示圖4所示之記憶單元陣列21之構造。在圖5中，代表性地顯示被排列成2列2行之記憶單元 MC11、MC12、MC21和MC22。對於排列在列方向之記憶單元MC11和MC12，配設有埠口A字線WL1A和埠口B字線WL1B與充電線CL1。另外，對於排列在列方向之所配置之記憶單元MC21和MC22，設有埠口B字線WL2B和埠口A字線WL2A與充電線CL2。
對於排列在行方向所配置之記憶單元MC11和MC21，設有埠口A位元線BL1A和埠口B位元線BL1B。對於排列在行方向之記憶單元MC12和MC22，設有埠口B位元線BL2B和埠口A位元線BL2A。與各個記憶單元行對應地，設有源極線SL1和SL2。該等之源極線SL1和SL2共同耦合到電源節點，並經常供給電源電壓。耦合到該等之源極線SL1和SL2之共同源極線(總體源極線)在圖5中未顯示。
記憶單元MC11、MC12、MC21、MC22因為具有相同之構造，所以在圖5中於記憶單元MC12，對其構成元件附加元件符號。記憶單元MC12包含有埠口A存取電晶體ATA，埠口B存取電晶體ATB，和由該等之存取電晶體ATA和ATB所共用之雙汲極儲存電晶體DDST。
埠口A存取電晶體ATA在埠口A字線WL1A之選擇時進行導通，使預充電節點PNA耦合到埠口A位元線BL2A。埠口B存取電晶體ATB在埠口B字線WL1B之選擇時進行導通，使預充電節點PNB連接到位元線BL2B。
雙汲極儲存電晶體DDST包含有2個之汲極節點DNA和DNB，該等分別耦合到預充電節點PNA和PNB。該雙汲極儲存電晶體DDST依照充電線CL1之電壓變化，將電荷(電 洞)儲存在本體區域。雙汲極儲存電晶體DDST之源極連接到源極線SL2，經常接受電源電壓。
記憶單元MC(總稱地表示MC11、MC12、MC21、MC22)在列方向和行方向被配置成鏡像對稱。在記憶單元內，存取電晶體ATA和ATB與雙汲極儲存電晶體DDST由SOI電晶體構成。因此，在其動作時，如先前參照圖2和3所說明之方式，在從1個之埠口存取時，實行與單埠口TTRAM單元之存取動作相同之動作(參照非專利文獻3和4)。在從2個埠口存取發生競爭時，如先前所說明之方式，利用圖中未顯示之存取仲裁電路進行仲裁，進行從1個之埠口存取。
圖6A概略地表示圖5所示之雙汲極儲存電晶體DDST之平面布置。雙汲極儲存電晶體DDST由雙汲極SOI電晶體構成。該雙汲極SOI電晶體(雙汲極儲存電晶體)DDST包含有被配置成面對閘極電極32之N型雜質區域30a和30b，和被配置在該閘極電極32之短邊側之N型雜質區域31。該等之N型雜質區域30a、30b和31之形成是對閘極電極32自行整合而形成。在該閘極電極32之下部形成為P型之本體區域33。該本體區域33被配置成用來連結N型雜質區域30a、30b和31。
圖6B表示該圖6A所示之雙汲極SOI電晶體之電氣等效電路。在圖6B中，雙汲極SOI電晶體(雙汲極儲存電晶體DDST)包含有閘極電極G，源極節點S，和2個之汲極節點DN1和DN2。
閘極電極G對應到圖6A所示之閘極電極32，源極節點 S對應到圖6A所示之N型雜質區域31。汲極節點DNA和DNB，例如，對應到圖6A所示之雜質區域30a和30b。該汲極節點DNA和DNB與雜質區域30a和30b之對應關係亦可以成為相反。
在該閘極電極之下部形成有本體區域33和形成有電荷儲存節點。如該圖6A所示，雙汲極儲存電晶體DDST之汲極節點30A和30B被配置成面對閘極電極33。因此，該N型雜質區域31連接到源極線SL(SL1、SL2)。雜質區域30A和30B經由圖5之預充電節點PNA和PNB耦合到對應之存取電晶體ATA和ATB。因此，可以使從該雙汲極儲存節點DDST之源極節點(雜質區域31)到存取電晶體ATA和ATB之一方之導通節點(連接到預充電節點之節點)之長度成為相等，因此可以使佈線電阻/電容相等。利用此種方式，可以正確地進行埠口A和B之存取時之資料之寫入/讀出。
圖7概略地表示沿著圖6A所示之線L7-L7之剖面構造。在圖7中，在埋入絕緣膜34上形成有N型雜質區域31和P型本體區域33。鄰接於該N型雜質區域31設有元件隔離層35，和鄰接於本體區域33設有元件隔離區域35。該元件隔離區域35具有例如淺溝渠隔離構造，成為與鄰接單元完全隔離(利用全溝渠隔離構造)。
在該本體區域33上形成有閘極電極32，在其間包夾有圖中未顯示之閘絕緣膜。當該閘極電極32維持在H位準時，依照在該本體區域33之電荷儲存區域(圖中未顯示)是否儲存有電洞，選擇性地在本體區域33之表面(通道形 成區域)形成通道。
圖8概略地表示沿著圖6A所示之線L8-L8之剖面構造。在該圖8所示之構造中，在本體區域33之兩側設置有N型雜質區域30a和30b。在該等之N型雜質區域30a和30b之外側，設有元件隔離區域35。在本體區域33上形成有閘極電極32，在其間包夾有圖中未顯示之閘絕緣膜。因此，當對該閘極電極32施加電壓，而在該本體區域33之表面形成通道之情況時，N型雜質區域30a和30b進行電氣耦合，而成為同電位。另外，該等之雜質區域30a和30b在待用時，利用來自源極線SL之電流維持在電源電壓位準。
如圖6A至圖8所示，雙汲極儲存電晶體DDST，與TTRAM單元之儲存電晶體同樣地，由SOI電晶體構成。因此，對該本體區域33儲存電荷(電洞)，依照記憶資料設定該雙汲極儲存電晶體之臨限電壓，則可以進行資料之記憶。
圖9是信號波形圖，用來表示對1個之記憶單元，從埠口A和埠口B存取時之動作。在資料之讀出時，位元線BL維持在接地電壓位準。在此種狀態，將埠口A字線WLA驅動成為選擇狀態。因此，預充電節點PN之電壓位準降低。儲存節點SN之電壓位準依照記憶資料為H位準或L位準，而不發生變化。
在位元線BL流動之電流利用圖4所示之讀出/寫入電路進行感測。在此種情況，使感測放大器活性化信號SENA活性化，當內部讀出資料Dout成為內部資料QA之確定狀 態時，可以將字線WLA驅動成為非選擇狀態。亦即，在記憶單元因為未使用有電容器，所以不需要進行將從電容器流出之電荷再度寫入到電容器之還原動作。因此，資料讀出後可以立即將字線WLA驅動成為非選擇狀態。
另外，預充電節點PNA亦回復到原來之電壓位準。該預充電節點PNA和PNB之電壓位準在資料讀出時，因為連接到接地電壓位準之位元線BL，所以其電壓位準降低。因此，不需要等待預充電節點PNA回到原來之電壓位準，在時刻tb，可以將埠口B字線WLB驅動成為選擇狀態。利用此種方式，對於同一個記憶單元，當從埠口A和埠口B並行地進行存取之情況時，如文獻1或2所示之方式，即使進行存取仲裁，亦可以使埠口B維持在待機狀態之期間變短，而可以實現高速存取。
另外，在交錯態樣，即使交替地從埠口A和埠口B存取之情況時，亦可以縮短各個埠口之存取時間，而可以實現能夠高速存取之記憶系統。
圖10表示圖5所示之WLA驅動器，WLB驅動器和CL驅動器之構造之一實例。在圖10中，代表性地顯示字線驅動器WDA和WDB，被設置成分別與埠口A字線WLA和埠口B字線WLB對應，以及CL驅動器CLD，被設置成與充電線CL對應。
WLA驅動器WDA包含有：AND型解碼器G1，用來對埠口A到位址信號XA進行解碼；和AND型驅動器G2，依照該AND型解碼器G1之輸出信號和埠口A字線活性化時序信 號RXA，將對應之字線WLA驅動成為中間電壓位準之基準電壓Vref位準。
WLA驅動器WDB包含有：AND型解碼器G3，用來接受埠口B列位址信號XB；和AND型驅動器G4，依照AND型解碼器G3之輸出信號和埠口B字線活性化時序信號RXB，將字線WLB在選擇時驅動成為中間電壓Vref位準。
CLA驅動器CLD包含有：OR型解碼器OG1，用來接受該等之AND型解碼器G1和G3之輸出信號；和NAND型驅動器NG1，用來接受該OR型解碼器OG1和充電線驅動時序信號CLX。
AND型解碼器G1和G3，在對應之位址信號XA和XB分別指定對應之字線WLA和WLB時，分別輸出H位準之信號。字線活性化時序信號RXA和RXB在列選擇動作時被活性化，在其活性狀態時成為H位準。因此，選擇列之字線WLA和WLB被驅動成為中間電壓Vref位準。字線VLA和WLB在非選擇時成為接地電壓位準。
在CL驅動器CLD，OR型解碼器OG1在字線WLA和WLB之任一個被選擇時，輸出H位準之信號。充電線驅動時序信號CLX在充電線電壓位準變化時被驅動成為H位準。因此，選擇列之充電線CL，在OR型解碼器OG1之輸出信號為H位準，和充電線驅動活性化時序信號CLX為被驅動為H位準時，被驅動成為L位準。在非選擇列，OR型解碼器OG1之輸出信號為L位準，充電線CL維持在H位準(電源電壓VDD位準)。
該圖10所示之驅動器WDA、WDB和CLD之構造只是一實例，亦可利用之構造是將與位址被指定之列對應之字線驅動成為選擇狀態(中間電壓位準)，和從埠口A和B存取時，於對應之列被選擇時，將充電線CL驅動成為選擇狀態。
圖11概略地表示圖5所示之記憶單元陣列之平面布置。在圖11中，沿著X方向連續之第2金屬佈線40a、40b、40c，和40d被配置成分別對應到字線WL1A、WL1B、WL2B和WL2A。多晶矽閘(poly silicon gate)極電極層45a、45b、45c和45d被設置成沿著X方向，排列在該等之第2金屬佈線40a~40d。與該等之第2金屬佈線40a~40d對應之多晶矽閘極佈線45a~45d在圖中未顯示之區域成為電氣接觸。利用此種方式，實現所謂之字線分路構造。另外，閘極佈線分別構成存取電晶體之閘極電極。
另外，構成充電線CL1和CL2之第2金屬佈線41a和41b，被設置成在第2金屬佈線40a和40b之間，及第2金屬佈線40c和40d之間，於列方向連續地延伸。該第2金屬佈線41a和41b分別對應到充電線CL1和CL2。
沿著Y方向設有第1金屬佈線42a和42b。該等之第1金屬佈線層42a和42b是形成在第2金屬佈線之下層之佈線層之佈線，而分別構成源極線SL。在該等之第1金屬佈線42a和42b之間以指定之間隔設有第1金屬佈線43a、43b、43c和43d。該等之第1金屬佈線43a~43d分別構成位元線BL1A、BL1B、BL2B和BL2A。
在該第1金屬佈線43a和43b之間，活性區域37a在Y方向連續延伸而配置。同樣地，在第1金屬佈線43c和43d之間，活性區域37b沿著Y方向連續而配置。
活性區域37a經由位元線接觸部CTa形成與構成位元線BL1A之第1金屬佈線層43a電氣連接。在位元線接觸部CTa下部區域，記憶單元之存取電晶體之雜質區域形成從活性區域37a突出。
此處之活性區域37a在分別構成充電線CL1和CL2之第2金屬佈線41a和41b之下部，具有突出部39a和39b，其沿著X方向連續延伸到第1金屬佈線42a之下部。該突出部39a和39b分別構成雜質區域，經由源極線接觸部CCTa與CCTb電氣連接到第1金屬佈線42a。
與構成充電線CL1和CL2之第2金屬佈線41a和41b之各個對應地，多晶矽閘極佈線44a和44b在X方向延伸而形成。該等之閘極佈線44a和44b從第1金屬佈線42a和43a之間之區域，延伸到第1金屬佈線43d和42b之間之區域。
多晶矽閘極佈線44a和44b，在第1金屬佈線43b和43c之間之區域，經由通孔VTa和VTb，電氣連接到形成在上部之第2金屬佈線41a和41b。在該等之通孔VTa和VTb之形成區域，形成有第1金屬佈線，位於多晶矽閘極佈線44a和44b與對應之第2金屬佈線41a和41b之間之中間。
記憶單元MC11利用位元線接觸部CTa與CTc，和源極 線接觸部CCTa與通孔VTa，規定其X方向與Y方向之境界區域。
活性區域37b利用位元線接觸部CTe和CTf使構成其突出部之雜質區域電氣連接到第2金屬佈線43d。另外，活性區域37b在與第2金屬佈線41a和41b對應之區域，具有在X方向延伸之突出部，利用源極線接觸部CCTc和CCTd電氣連接到構成源極線SL之第2金屬佈線42b。
該圖11所示之4位元之記憶單元之平面布置沿著X方向重複配置，同樣地亦沿著Y方向重複配置。因此，位元線接觸部分別被2個之記憶單元所共用，另外，源極線接觸部亦被在X方向鄰接之記憶單元所共用。
如該圖11所示，經由將活性區域配置在1個之記憶單元區域內成為橫T字形，可以對埠口A和埠口B存取電晶體對稱地配置雙汲極儲存電晶體。另外，使活性區域37a和37b在各個記憶單元區域不隔離，經由在Y方向連續地直線式延伸而配置，用來使其布置變為容易。
另外，其記憶單元之平面布置成為對稱之形狀，各個部份亦在X方向和Y方向直線式延伸，用來使平面布置之圖案描繪變為容易。
依照上述方式之本發明之實施形態1時，使雙埠口RM單元以TTRAM單元作為基礎而形成。因此，因為記憶單元由無電容器記憶單元構成，所以隨著處理之微細化，可以容易地進行記憶單元之定標。另外，對記憶單元之讀出為非破壞讀出，對於在資料還原完成前成為待機之存取埠 口，可以大幅地緩和存取限制。利用此種方式，可以實現以高速進行動作之大容量雙埠口RAM。
[實施形態2]
圖12概略地表示依照本發明之實施形態2之半導體記憶裝置之記憶單元陣列之平面布置。在圖12中，代表性地表示被排列成為2列3行之記憶單元。
在圖12中，矩形形狀之活性區域50a、50b和50c被配置成沿著X方向具有間隔地排列。另外，活性區域50d和50e被配置成沿著該等之X方向排列，並且具有間隔。活性區域50a~50c和活性區域50d與50e被配置成在X方向偏移1/2行。
與該記憶單元列對應地，第2金屬佈線51a和51b被配置在Y方向之兩端部。該等之第2金屬佈線51a和51b分別構成源極線SL1和SL2。該等之源極線SL1和SL2在圖中未顯示之區域耦合到共用之總體源極線，而接受電源電壓。第2金屬佈線51a經由源極通孔/接觸部SCTa和SCTb電氣連接到對應之活性區域50a~50c。源極通孔/接觸部SCTa和SCTb交替地排列。同樣地，第2金屬佈線51b亦經由源極通孔/接觸部SCTa和SCTb電氣連接到對應之活性區域50d和50e。
在該列方向，設有第2金屬佈線52a用以構成鄰接第2金屬佈線51a並在X方向延伸之充電線CL1。同樣地，構成充電線CL2之第2金屬佈線52b被配置成鄰接第2金屬佈線51b並在X方向延伸。
構成該等之充電線之第2金屬佈線52a和52b在圖中未顯示之部份電氣連接到分別形成在下層之多晶矽閘極佈線54a和54b。多晶矽閘極佈線54a具有腳部55b被設在對應之活性區域之在X方向之中央部，和多晶矽閘極佈線54b亦具有腳部55a和55c被配置在對應之活性區域50d和50e之在X方向之中央部。該等之腳部55a、55b和55c依照沿著活性區域之配置之Y方向之偏移，在X方向交替地配置。
在第2金屬佈線52a和52b之間，第2金屬佈線53a和53b被配置成在X方向連續地延伸。該等之第2金屬佈線53a和53b分別構成字線WL1A和WL1B之部份。第2金屬佈線53a在Y方向之活性區域之間之區域，經由字線通孔/接觸部WCTa和WCTb電氣耦合到多晶矽閘極佈線部份58。
該多晶矽閘極佈線部份58連結到在Y方向延伸之閘極佈線部份57b，並連結到被配置成在X方向橫切對應之活性區域之閘極佈線57a。利用該等之閘極佈線部份57a、57b和58形成埠口A存取電晶體之閘極電極。
經由字線通孔/接觸部WCTa，構成字線WL1A之第2金屬佈線53a更電氣連接到在活性區域50d內延伸之閘極佈線部份57c和57d。閘極佈線部份57c沿著Y方向在活性區域之一部份延伸，另外閘極佈線部份57d被配置成連結到閘極佈線部份57c，並沿著X方向橫切該活性區域50d。該等之閘極佈線部份57c和57d構成形成在活性區域50d之埠口A存取電晶體之閘極電極。
構成字線WL1B之第2金屬佈線53b同樣地經由字線通孔/接觸部WCTb耦合到形成在下層之閘極多晶矽佈線部份。耦合到字線通孔/接觸部WCTb之閘極佈線部份，被配置成在X方向，與閘極佈線部份57a~57d和58成為鏡像對稱之形狀。耦合到充電線之腳部55a~55c在各個之對應之活性區域內，被配置在閘極電極部份之間。因此，在1個之活性區域，於被配置成鏡像對稱之L字型之閘極電極之間，配置有儲存電晶體之閘極電極之一部份(腳部)。利用該字線之交叉配置，可以實現並行選擇鄰接列之記憶單元之存取電晶體之構造，而不會使佈線布置錯綜複雜。
沿著Y方向連續延伸之第1金屬佈線60a~60h被配置成在X方向具有間隔。該等之第1金屬佈線60a~60h分別構成位元線BL2A、BL1A、BL3B、BL2B、BL4A、BL3A、BL5B和BL4B。因此，在該圖12所示之位元線配置中，對於1個之埠口以2個之位元線為單位，交替地配置埠口A用之位元線對偶和埠口B用之位元線對偶。
構成位元線BL1A之第1金屬佈線60b經由位元線通孔/接觸部BCTA1電氣連接到活性區域50a。構成位元線BL2A之第1金屬佈線60a經由位元線通孔/接觸部BCTA2電氣連接到活性區域50d。用以構成位元線BL5B之第1金屬佈線60g經由位元線通孔/接觸部BCTB1耦合到活性區域50c。構成位元線BL4B之第1金屬佈線60h經由位元線通孔/接觸部BCTB2電氣耦合到活性區域50e。
因此，在1個之活性區域，埠口A用之位元線通孔/接 觸部BCTA和埠口B用之位元線通孔/接觸部BCTB被配置在對於X方向之中央部之儲存電晶體之腳部55，成為對稱之位置。
在活性區域50b、50d和50e設有分別連接到位元線之位元線通孔/接觸部，但是在圖12中，為避免圖面之煩雜化，對於位元線BL3B、BL2B、BL4A和BL3A之位元線通孔/接觸部之元件符號則不顯示。
在該圖12所示之記憶單元之佈線布置，與實施形態1同樣地，1個之記憶單元MC由1個之儲存電晶體和2個之存取電晶體構成。在1個之字線之選擇時，埠口A或埠口B之2個之存取電晶體並行地進行導通，經由成對之位元線並行地實施資料之讀出/寫入。
在該圖12所示之記憶單元之布置，矩形形狀之活性區域50(50a~50e)具有間隔地被配置在列和行方向。該等之活性區域，如後面所詳細說明之方式，形成在埋入絕緣膜上。因此，構成記憶單元MC之儲存電晶體和存取電晶體均成為SOI構造之電晶體。
圖13概略地表示沿著圖12所示之線L13-L13之剖面構造。圖13中之活性區域50E形成在埋入絕緣膜70上。該埋入絕緣膜70形成在矽基板65上。
在活性區域，具有間隔地形成有N型雜質區域71a~71d，在該等之N型雜質區域之間，設有P型雜質區域72a、72b和72c。該等之P型雜質區域72a~72c之各個具有作為本體區域之作用。
在P型雜質區域72a、72b和72c上，分別形成有閘極佈線73a、73b和73c在其間包夾有圖中未顯示之閘絕緣膜。中央之閘極佈線73b是耦合到充電線CL2之閘極電極，用來構成儲存電晶體之閘極電極。閘極佈線73a和73b分別構成埠口A存取電晶體和埠口B存取電晶體之閘極電極。
N型雜質區域71a經由位元線通孔/接觸部BCTA電氣連接到第1金屬佈線75a。該位元線通孔/接觸部BCTA包含有接觸部74a用來電氣連接中間之第1金屬佈線75a和N型雜質區域71a。第1金屬佈線60e對應到圖12所示之第1金屬佈線60e，用來構成位元線BL4A。
N型雜質區域71d經由位元線通孔/接觸部BCTB耦合到第1金屬佈線60h。該位元線通孔/接觸部BCTB包含有接觸部74b用來電氣連接中間層之第1金屬佈線層75b和N型雜質區域71d。該第1金屬佈線60h對應到構成圖12所示之位元線BL4B之第1金屬佈線60h。
N型雜質區域71b和71c分別為預充電節點。因此，在活性區域內形成有1個之儲存電晶體和2個之存取電晶體。該活性區域利用被設在兩側之元件隔離區域78a和78b用來與其他之活性區域隔離。該元件隔離區域78a和78b例如成為淺溝渠隔離構造，具有達到埋入絕緣膜70為止之深度。利用此種方式實現全溝渠隔離。
在N型雜質區域71b和71c之上層，設有第1金屬佈線60f和60g。該等之第1金屬佈線60f和60g分別構成位 元線BL3A和BL5B，在圖中未顯示之區域形成與下層之N型雜質區域71b和71c電氣連接。在最上層設有第2金屬佈線53b。該第2金屬佈線53b構成字線WL1B。
圖14概略地表示沿著圖12所示之線L14-L14之剖面構造。在該圖14所示之構造中，在埋入絕緣膜70上形成有N型雜質區域79和P型雜質區域72a。在P型雜質區域72a上和元件隔離區域78d之一部份區域上，設有涵蓋該等區域之閘極佈線73b。
N型雜質區域79是2個之存取電晶體共用之源極節點，經由圖12所示之源極接觸部SCTa和SCTb電氣連接到源極線SL(SL2)。
在該N型雜質區域79之外部形成有元件隔離區域78c。該元件隔離區域78c和78d更具有淺溝渠隔離構造，具有達到埋入絕緣膜70為止之深度。圖13和圖14所示之元件隔離區域78a~78d以包圍活性區域50(50e)之方式連續延伸而形成。
在圖13所示之剖面構造中，N型雜質區域71b和71c構成儲存電晶體之汲極區域。因此在本實施形態2中，就儲存電晶體，亦可以利用雙汲極SOI電晶體作為儲存電晶體。
另外，各個埠口之存取電晶體使其閘極電極形成L字狀，可以使其通道區域變大，導通時可以驅動比較大之電流。同樣地在儲存電晶體亦是使其本體區域成為T字型，可以使電荷儲存區域變大，並可以依照記憶資料確實地產 生大幅之本體區域之電位變化。
圖15表示充電線驅動器CLD之構造。在圖15中，CL驅動器CLD，因為在對應之列之選擇時，選擇2位元之記憶單元，所以並行地驅動被排列在該2列之充電線CL1和CL2。該CL驅動器CLD其內部構造與圖10所示之構造相同，依照埠口A列位址和埠口B列位址，在對應之列之選擇時，將該等之2個之充電線CL1和CL2驅動成為選擇狀態。
在圖15所示之構造中，CL驅動器CLD之輸出被分支，而驅動充電線CL1和CL2。但是，亦可以利用之構造是在充電線CL1和CL2分別設置CL驅動器，分別依照相同之位址信號(或位址解碼信號)，將對應之充電線驅動成為選擇狀態。
圖16表示圖12所示之配置之記憶單元之電氣等效電路。在圖16中，代表性地顯示被配置在鄰接之3個活性區域之記憶單元MCa、MCb和MCc。
記憶單元MCa包含有雙汲極儲存電晶體DDSTa，埠口A存取電晶體ATAa，和埠口B存取電晶體ATBa。存取電晶體ATAa和ATBa之閘極分別耦合到埠口A字線WLA和埠口B字線WLB。存取電晶體ATAa在導通時，使雙汲極儲存電晶體DDSTa之第1預充電節點(第1汲極電極)PN1耦合到位元線BLA1。存取電晶體ATBa在導通時，使雙汲極儲存電晶體DDSTa之第2預充電節點(第2汲極電極)PN2耦合到位元線BLB1。雙汲極儲存電晶體DDSTa之閘極電氣連 接到充電線CL1，其源極電極耦合到源極線SL。
記憶單元MCb亦同樣地包含有雙汲極儲存電晶體DDSTb，和埠口A存取電晶體ATAb及埠口B存取電晶體ATBb。存取電晶體ATAb和ATBb分別以其閘極耦合到字線WLA和WLB。雙汲極儲存電晶體DDSTb以其閘極耦合到充電線CL2，以其源極節點耦合到源極線SL。埠口A存取電晶體ATAb，在使該儲存電晶體DDSTb之第2預充電節點(第2汲極電極)導通時，耦合到位元線BLA2。存取電晶體ATBb在導通時，使儲存電晶體DDSTb之第1之預充電節點(第1汲極電極)PN1耦合到位元線BLB2。
記憶單元MCc包含有雙汲極儲存電晶體DDSTc，埠口A存取電晶體ATAc和埠口B存取電晶體ATBc。儲存電晶體DDSTc以其閘極耦合到充電線CL2，以其源極耦合到源極線SL。埠口A存取電晶體ATAc在導通時，使儲存電晶體DDSTc之第2預充電節點PN2耦合到位元線BLA3。埠口B存取電晶體ATBc在導通時，使儲存電晶體DDSTc之第1預充電節點PN1耦合到位元線BLB3。
如該圖16所示，在記憶單元之配置中，於Y方向排列並配置有埠口B之存取電晶體，和同樣地排列並配置有埠口A之存取電晶體。在每一個列，交換記憶單元MC之埠口A存取電晶體和埠口B存取電晶體之位置。
如該圖16所示，在選擇1個之字線WLA或WLB之情況時，2位元之記憶單元之資料並行地被讀出到成對之位元線。
在資料寫入時，於字線WLA或WLB被驅動成為選擇狀態時，將充電線CL2和CL1並行地驅動成為選擇狀態。在資料讀出時，充電線CL1和CL2維持為H位準。
在本實施形態2之半導體記憶裝置中，當來自埠口A和埠口B之寫入存取有競爭之情況時，依照某優先順序或規則，使一方之埠口之寫入停止。因此，在設有與各列對應之充電線CL之配置中，在利用1個之字線選擇2列之記憶單元之情況時，則如先前之參照圖15所說明之方式，利用相同之充電線驅動器驅動充電線CL1和CL2。
另外，在本實施形態2中，於物理上之布置為並行地選擇2列之記憶單元。但是，在邏輯之位址，1頁之記憶單元亦即與1列位址對應之記憶單元，為依照來自埠口A或埠口B之存取而被選擇，使選擇記憶單元之儲存電晶體耦合到埠口B位元線BLB或埠口A位元線BLA。最後，依照外部之資料匯流排之匯流排幅度，適當地決定讀出到外部或從外部寫入之記憶單元資料之位元數。
另外，與時脈信號之上升和下降同步地，當以雙資料速率轉送資料時，於將字線維持在選擇狀態之狀態，亦可以利用下述之構造：在成對之位元線依序地選擇位元線，而將偶數位址和奇數位址之資料，順序地寫入或讀出到位元線對偶之一方和另外一方之位元線。
另外，亦可以將各個之記憶單元之位元值讀出到成對之位元線BLB1和BLB2。不將互補資料對偶讀出到位元線BLB1和BLB2。在此種情況，對於記憶單元MCa之資料， 不需要將互補資料儲存在記憶單元MCb和MCc，其結果是需要在記憶單元MCb和MCc儲存相同邏輯之資料。
在讀出互補資料之情況時，構建成對同一列(在物理上之布置中)之鄰接之記憶單元寫入互補資料。在此種情況，在圖12所示之構造中，例如，將互補資料讀出到位元線BL1A和BL4A。另外，將互補資料讀出到位元線BL3B和BL5B。
依照上述方式之本發明之實施形態2時，將記憶單元區分成每一個活性區域地配置。因此，可以實現利用1個之字線並行地選擇2列之記憶單元之配置，並可以增加利用1個之字線所選擇之位元數，亦即擴大頁之大小，而可以改善存取效率。
另外，使用雙汲極SOI電晶體作為儲存電晶體，可以使來自埠口A和埠口B之對儲存電晶體之電流之傳輸路徑，在位元線對偶成為相同，而可以實現確實之資料之寫入/讀出。
另外，使儲存電晶體之閘極電極形成T字構造，使儲存電晶體成為雙汲極構造，可以在活性區域內配置對稱之不同埠口之存取電晶體。
另外，記憶單元成為無電容器單元構造，與實施形態1同樣地，可以容易地進行追隨處理之微細化之記憶單元之定標。另外，記憶單元資料為非破壞讀出，可以大幅地緩和還原期間禁止存取之對埠口存取之限制。
[實施形態3]
圖17概略地表示依照本發明之實施形態3之半導體記憶裝置之記憶單元陣列之平面布置。在圖17中，設有第2金屬佈線80a、81a、82a及83a，其沿著X方向連續地延伸而且相互間具有間隔。第2金屬佈線80a構成寫入字線WWL1，第2金屬佈線81a構成源極線SL1。第2金屬佈線82a構成充電線CL1，第2金屬佈線83a構成讀出字線RWL1。
另外，設有第2金屬佈線83b、82b、81b、80b和80c，其在X方向延伸而且相互間具有間隔。第2金屬佈線831構成讀出字線RWL2，第2金屬佈線82b構成充電線CL2。第2金屬佈線81b構成源極線SL2，第2金屬佈線80b構成寫入字線WWL2。第2金屬佈線80c構成寫入字線WWL3。
設有多晶矽閘極佈線84a，沿著X方向在第2金屬佈線80a排列。設有多晶矽閘極佈線84b，在第2金屬佈線82a排列。另外，設有多晶矽閘極佈線84c和84b，在第2金屬佈線83a和83b分別排列。設有多晶矽閘極佈線84e和84f，在第2金屬佈線82b和80b排列。多晶矽佈線被設置成亦在第2金屬佈線80c排列，但是在圖17中為使圖面簡化所以未加以顯示。
該等之多晶矽閘極佈線84a~84f在圖17中顯示成沿著X方向區分。但是，該等之多晶矽閘極佈線84a~84f分別與第2金屬佈線80a~83a和83b~80b同樣地，沿著X方向連續延伸，而取得各個對應之第2金屬佈線和圖中未顯示部份之電氣接觸。
沿著Y方向連續延伸並且相互間具有間隔，配置有第1金屬佈線85a、86a、85b和86b。第1金屬佈線85a構成讀出位元線RBL1，第1金屬佈線86a構成寫入位元線WBL1。第1金屬佈線85b和86b分別構成讀出位元線RBL2和寫入位元線WBL2。
活性區域90a和90b形成在Y方向延伸，涵蓋從第2金屬佈線81a到第2金屬佈線81b。另外，設有P型雜質區域92a、92b、92c和92d，鄰接於活性區域90a和90b，從構成充電線之第2金屬佈線82a和82b之各個，延伸到超過構成寫入字線WWL1和WWL2之第2金屬佈線80a和80b。
第2金屬佈線81a經由源極通孔/接觸部95a和95c分別電氣耦合到N型活性區域90a和90b。另外，活性區域90a和90b經由位元線接觸部96a和96b，電氣連接到構成讀出位元線RBL1和RBL2之第1金屬佈線85a和85b。該等之位元線接觸部96a和96b分別使用第1金屬佈線作為中間層，對第1金屬佈線85a和85b形成電氣連接。
第2金屬佈線81b更經由源極通孔/接觸部95b和95d分別電氣連接到活性區域90a和90b。
P型雜質區域92a和92b分別經由位元線接觸部97a和97b電氣連接到第1金屬佈線86a。P型雜質區域92c和92d分別經由位元線接觸部97c和97d電氣連接到第1金屬佈線86b。
1個之記憶單元MC之區域，藉由於在Y方向延伸之從 讀出位元線用之接觸部96(96a~96d)到寫入位元線用接觸部97(97a~97c)之間之區域，和在X方向於讀出位元線RBL寫入位元線WBL之間延伸之區域而規定。
在該圖17所示之記憶單元MC中，分別設有讀出位元線RBL和寫入位元線WBL，另外，設有讀出字線RWL和寫入字線WWL。因此，個別設置讀出埠口和寫入埠口，資料之讀出經由讀出埠口(讀出位元線RBL和讀出字線RWL)進行，資料之寫入經由寫入埠口(寫入位元線WBL和寫入字線WWL)進行。
在寫入位元線電氣耦合有P型雜質區域92(92a~92d)。該P型雜質區域92(92a~92d)分別連結到被設在鄰接之活性區域90(90a、90b)之充電線CL(CL1、CL2)之下部之P型本體區域。因此，使用P型SOI電晶體作為寫入用電晶體，將電荷注入到儲存電晶體之本體區域。因此，利用與實施形態1中所示之記憶單元之活性區域之配置同樣之活性區域之配置，並利用與佈線布置亦同樣之布置，可以實現進行將電荷寫入到儲存電晶體之本體區域之構造。
另外，寫入位元線接觸部97(97a~97d)被在Y方向鄰接之記憶單元所共用。因此，該圖17所示之活性區域之布置為沿著Y方向重複配置，並且，沿著X方向重複配置該圖17所示之佈線布置。
圖18概略地表示沿著圖17所示之線L18-L18之剖面構造。在圖18中，P型雜質區域92b形成在埋入絕緣膜101上。該埋入絕緣膜101形成在矽基板100之表面上。
P型雜質區域92b包含有：N型區域103a和104；高濃度P型區域102a，形成在N型區域103a和104之間；高濃度P型區域102b，鄰接N型區域104而被配置在P型區域102a之相反側；和P型區域102c，被配置成鄰接高濃度P型區域102b。
在N型區域103a，N型區域104和P型雜質區域102c上，分別形成有圖中未顯示之多晶矽閘極佈線104a和圖17所示之多晶矽閘極佈線84f和84e。多晶矽閘極佈線84f和84e分別構成寫入字線WWL2和充電線CL2。
多晶矽閘極佈線104a電氣耦合到圖17所示之第2金屬佈線80c，而構成寫入字線WWL3。高濃度P型區域102a經由位元線接觸部97b電氣連接到第1金屬佈線86a。該第1金屬佈線86a構成寫入位元線WBL1。
在P型雜質區域102b之上層配置有第2金屬佈線81b。該第2金屬佈線81b構成源極線SL2。
在活性區域92b之周邊形成有元件隔離區域105a和105b(利用淺溝渠隔離實現全溝渠隔離構造)。
圖19概略地表示沿著圖17所示之線L19-L19之剖面構造。在圖19中配置有鄰接圖18所示之高濃度P型區域102b之為活性區域90a之一部份之N型雜質區域106。該N型雜質區域106經由源極通孔/接觸部95b電氣連接到第2金屬佈線81b。在該等之雜質區域106和102b之外部設有元件隔離區域105c和105d。
N型雜質區域106經由源極線SL2(第2金屬佈線81b) 接受電源電壓VDD。高濃度P型區域102b成為逆偏壓狀態，該等之雜質區域106和P型區域102b之間維持非導通狀態。
圖20概略地表示1個之記憶單元之雜質區域之配置。在圖20中，如圖19所示，配置有鄰接P型區域102b之N型雜質區域106。在該N型雜質區域106經由源極線SL而供給電源電壓。該N型雜質區域106構成活性區域90a內之一部份。在該活性區域90a設有N型雜質區域107a和107b。N型雜質區域107b耦合到讀出位元線RBL1。在雜質區域107a和107b之間設有P型雜質區域108。
在該P型雜質區域108之上層，設有構成讀出字線RWL2之多晶矽閘極佈線84d。因此，該P型雜質區域108構成讀出用之SOI電晶體之本體區域。另外一方面，圖18所示之P型雜質區域102c為延伸到N型雜質區域107a和106之間之區域而形成。在該P型雜質區域102c上，設有構成充電線CL2之多晶矽閘極佈線84e。
在P型雜質區域102b和102a之間，設有N型區域104(參照圖18)。在該N型區域104上設有構成寫入字線WWL2之多晶矽閘極佈線84f。該N型區域104構成寫入用存取電晶體之本體區域。
圖21表示圖20所示之記憶單元之資料寫入時之信號波形。以下參照圖21說明圖20所示之記憶單元之資料寫入動作。
在待用狀態，寫入字線WWL2為電源電壓位準，另外寫 入位元線WBL1為接地電壓位準。這時，儲存節點SN(P型區域103c)之電位成為H位準。
讀出字線RWL2為L位準，充電線CL2為H位準。因此，在P型區域108不形成通道，N型雜質區域107a和107b成為隔離狀態。
另外，充電線CL2為電源電壓位準，該P型區域102c維持在與記憶資料對應之電位。在源極線SL和連接到讀出位元線RBL1之N型雜質區域107a之間，不形成通道，源極線SL和讀出位元線RBL1成為隔離狀態。
在待用狀態，寫入位元線WBL1成為L位準或低於L位準之LL位準，亦即低於寫入字線WWL2之電壓位準。因此，在N型區域104不形成通道，P型區域102a和102b之間成為隔離狀態。
在L資料之寫入時，首先，將寫入字線WBL1設定在L位準，然後將寫入字線WWL2驅動成為比該寫入位元線WBL1為低之位準。寫入字線WWL2之L位準亦可以與寫入位元線WBL1之電位準相同，亦可以成為比其為低之電壓位準。因此，寫入字線WWL之L位準亦可以成為接地電壓位準，亦可以成為負電壓位準。另外，最好使寫入位元線之L位準為接地電壓位準，LL位準為負電壓。
在該狀態，在圖20中之N型區域104形成有反轉層(通道)。因此，寫入位元線WBL1之L位準電壓經由P型雜質區域102b傳達到P型區域102c，該P型雜質區域102c(儲存節點SN)之電壓位準被設定在L位準，並寫入L位準資 料。在資料寫入完成後將寫入字線WWL2驅動成為H位準，而將寫入位元線WBL1驅動成為待用狀態之LL位準。
在H資料寫入時，寫入位元線WBL1從待用狀態之LL位準被驅動成為H位準。在該狀態，在寫入存取電晶體之本體區域中仍未形成通道。然後，將寫入字線WWL2驅動成為L位準。因此，在N型區域104形成反轉層，將寫入位元線WBL1上之H位準電壓傳達到P型區域102c，而使P型區域103c(儲存節點SN)之電位上升。
在寫入完成後，再度地將寫入字線WWL2驅動成為例如電源電壓之H位準。然後，將寫入位元線WBL1設定在比寫入字線WWL之L位準電位為低之LL位準，並將寫入存取電晶體設定在非導通狀態。
因此，經由寫入存取電晶體從寫入位元線將電荷直接注入到儲存電晶體之本體區域，可以設定儲存節點之電壓位準。利用該直接寫入可以確實地設定儲存電晶體之本體區域電壓，另外，在將寫入字線驅動成為選擇狀態後，可以以高速進行資料之寫入，而可實現高速寫入。
圖22概略地表示圖20所示之記憶單元之資料讀出時之信號波形。在此種情況，使寫入字線WWL2和寫入位元線WBL1分別維持在H位準和LL位準。在此種狀態，寫入存取電晶體為非導通狀態，在N型區域104不形成通道，使儲存電晶體之本體區域和寫入位元線確實地隔離。
在讀出時將讀出字線RWL2驅動成為H位準，在P型雜質區域108形成通道，並使N型雜質區域107a和107b被 電氣連接。充電線CL2在資料讀出時維持H位準。因此，在P型區域102c亦依照本體區域(P型區域102c)之電位而選擇性地形成通道。利用此種方式，成為在讀出位元線RBL1和源極線SL之間具有與記憶資料對應之電流流動，經由檢測該讀出位元線之電流，可以進行資料之讀出。
圖23概略地表示圖17所示之記憶單元陣列之記憶單元之配置之電氣等效電路。在圖23中，記憶單元MC11、MC12、MC21和MC22被排列成為2列2行。與記憶單元行之各個對應地，分別設置讀出位元線RBL1和RBL2。同樣地，與記憶單元行之各個對應地，設置寫入位元線WBL1和WBL2。
與記憶單元列對應地，設置寫入字線WWL1，源極線SL1，充電線CL1，和讀出字線RWL1之群組。同樣地，與另一記憶單元列對應地，設置讀出字線RWL2，充電線CL2，源極線SL2，和寫入字線WWL2。
如該圖23所示，記憶單元MC在行方向就每一個列被配置成鏡像對稱。依照此種方式，讀出位元線被2個之記憶單元共用，而寫入位元線接觸部被2個之記憶單元共用。
記憶單元MC11、MC12、MC21、MC22具有相同之構造，所以在圖23中，在記憶單元MC11之構成元件附加元件符號。記憶單元MC11包含有寫入存取電晶體ATW，儲存電晶體ST，和讀出存取電晶體ATR。寫入存取電晶體ATW在回應寫入字線WWL1之信號電位時導通，使儲存電晶體ST之本體區域耦合到寫入位元線WBL1。
儲存電晶體ST依照記憶資料和充電線CL1上之電壓，對源極線SL1選擇性的形成通道，並使源極線SL耦合到讀出存取電晶體ATR之一方之導通節點(源極)。讀出存取電晶體ATR在回應讀出字線RWL1上之信號電位時導通，使儲存電晶體ST耦合到讀出位元線RBL1。
在圖23中，表示沿著行方向之字線等之信號佈線之配置順序，和記憶單元MC31與MC32之寫入存取電晶體。
寫入存取電晶體ATW由P通道SOI電晶體所構成。寫入字線WWL例如在H位準(電源電壓)和L位準(接地電壓或負電壓)之間變化。
寫入位元線WBL在待用時設定為LL位準，在L位準資料寫入時設定為L位準，而在H位準資料寫入時設定為H位準。在待用時或非選擇時，經由將寫入位元線WBL設定成為LL位準或比L位準為低之電壓位準，可以獲得以下之效果。即使將寫入字線WWL驅動成為選擇狀態之L位準，亦可以使選擇列非選擇行之寫入存取電晶體ATW確實地維持在OFF狀態。另外，在非選擇列選擇行之記憶單元，寫入存取電晶體ATW是寫入位元線為L位準，寫入字線WWL為H位準，而維持非導通狀態。利用此種方式，在寫入字線和寫入位元線之一方為選擇狀態之半選擇狀態，可以防止對半選擇狀態之記憶單元產生錯誤寫入。
另外，寫入字線WWL之L位準和寫入位元線WBL之待用時之電壓位準亦可以相同。在此種情況，經由使寫入存取電晶體ATW之臨限電壓之絕對值變小，可以將2進制資料 確實地傳達到儲存節點SN。在待用時，因為寫入字線被驅動成為H位準，所以即使寫入存取電晶體ATW之臨限電壓之絕對值變小之情況，亦可以將寫入存取電晶體確實地維持在非導通狀態，而可以充分地抑制經由寫入存取電晶體ATW之洩漏電流，並抑制電荷保持特性之劣化。
圖24概略地表示依照本發明之實施形態3之半導體記憶裝置之全體之構造。在圖24中，在記憶單元陣列110之兩側分別設有寫入埠口存取電路112和讀出埠口存取電路114。寫入埠口存取電路112包含有寫入字線選擇和驅動電路，與寫入位元線選擇和驅動電路。讀出埠口存取電路114包含有讀出位元線選擇和讀出電路，與讀出字線選擇和驅動電路，及充電線選擇和驅動電路。
對於寫入埠口存取電路112，設有寫入埠口控制電路116，對於讀出埠口存取電路114，設有讀出埠口控制電路118。該等之寫入埠口控制電路116和讀出埠口控制電路118將存取位址告知對方，在同一位址之競爭時，則依照指定之規則或優先順位進行存取競爭之仲裁。
經由寫入埠口和讀出埠口而以交錯態樣進行存取，可以以高速進行資料之寫入和讀出。在該實施形態3中，不需要進行電容器之儲存電荷之再寫入，而可以使存取循環縮短。
另外，在本發明之實施形態3中，顯示成對讀出位元線RBL和RBL1只進行資料之讀出。但是，亦可以與先前之實施形態1和2同樣地，經由該讀出位元線RBL進行資料 之寫入和讀出。在此種情況，圖24所示之讀出埠口存取電路114被構建成為讀出/寫入埠口存取電路，而在該讀出埠口存取電路114設置寫入驅動電路。
依照以上之方式之本發明之實施形態3時，構建成直接將與資料對應之電荷寫入到儲存電晶體之本體區域。因此，可以在本體區域確實地產生所希望之電位變化。另外，與實施形態1和2同樣地，為無電容器記憶單元構造，可以依照處理之微細化追隨記憶單元之可擴充性。
[實施形態4]
圖25概略地表示依照本發明之實施形態4之半導體記憶裝置之記憶單元陣列部之平面布置。該圖25所示之記憶單元陣列之平面布置在以下之部份與在圖12所示之依照實施形態2之記憶單元陣列之布置和其配置不同。亦即，第1金屬佈線60a~60h分別交替地分配給讀出位元線RBL和寫入位元線WBL。亦即，埠口A位元線BL2A、BL1A、BL4A、BL3A被使用作為讀出位元線RBL2、RBL1、RBL4，和RBL3。埠口B位元線BL3B、BL2B、BL5B和BL4B被使用作為寫入位元線WBL3、WBL2、WBL4。
另外，在活性區域50a~50e，對埠口B存取之電晶體形成區域為利用P型雜質區域120a和120b而形成。
該圖25所示之平面布置之其他之配置，與圖12所示之記憶單元陣列之平面布置相同，在對應之部份附加相同之元件符號，而省略其詳細之說明。
亦即，在該圖25所示之記憶單元陣列之平面布置中， 儲存電晶體之本體區域耦合到寫入存取用之P通道MOS電晶體，對儲存電晶體之本體區域直接寫入經由寫入位元線WBL而傳達之寫入資料。
圖26概略地表示沿著圖25所示之線L26-L26之剖面構造。該圖26所示之剖面構造在以下之部份與圖13所示之剖面構造不同。亦即，在形成於埋入絕緣膜70表面之活性區域，構成寫入位元線之第1金屬佈線60h經由寫入位元線通孔/接觸部75b和74b，耦合到P型區域130a。在構成寫入字線WWL1之多晶矽閘極佈線73c之下部設有N型本體區域132a。另外，設有鄰接該N型本體區域132a之高濃度P型區域130b。在該高濃度P型區域之上層，配置有第1金屬佈線60g被利用作為寫入位元線。另外，N型區域72a之上層之第1金屬佈線60f被使用作為讀出位元線RBL3。
另外，第1金屬佈線60e和60h分別被使用作為讀出位元線RBL4和寫入位元線WBL4。上層之第2金屬佈線53b被使用作為寫入字線WWL。
該圖26所示之剖面構造之其他之構造，與圖13所示之剖面構造相同，在對應之部份附加相同之元件符號，而省略其詳細之說明。
亦即，如圖26所示，利用P通道SOI電晶體構成耦合到寫入位元線之寫入存取電晶體。該P通道SOI電晶體之P型區域130b，耦合到構成充電線CL2之閘極電極佈線73b下部之P型本體區域72b。因此，可以從寫入位元線 朝向該儲存電晶體之本體區域(P型區域)72b直接轉送電荷。
圖27概略地表示沿著圖25所示之記憶單元陣列之平面布置之線L27-L27之剖面構造。在圖27中，在與圖26所示之剖面構造之構成元件對應之區域附加相同之元件符號。
在該圖27所示之剖面構造中，活性區域利用元件隔離區域78c和78d形成與其他之元件之活性區域隔離。在活性區域內，於埋入絕緣膜70表面上，依序地配置P型區域130a，N型區域132a，和P型區域130b。
在N型本體區域132a上，經由圖中未顯示之閘絕緣膜，形成有構成寫入字線WLB之閘極電極佈線137a。在P型區域72b上，經由閘絕緣膜(圖中未顯示)，設有構成充電線CL2之多晶矽閘極佈線137b。N型雜質區域135被設置成鄰接P型本體區域72b。該N型雜質區域135經由源極通孔/接觸部SCTb，耦合到構成源極線SL之第2金屬佈線51b。
另外，在與該第2金屬佈線51b相同之佈線層，配置有構成充電線CL2之第2金屬佈線52b，和構成寫入字線WWL1之第2金屬佈線53b。
如該圖27所示，經常從源極線SL(SL2)將電源電壓供給到N型雜質區域135。
經由將該寫入字線驅動成為選擇狀態(L位準或LL位準)，在N型雜質區域132a形成通道，用來使P型區域 130a和130b電氣連接。因此，與實施形態3同樣地，可以使電荷(電子或電洞)流入到構成充電線之閘極電極佈線137b下部之P型本體區域72b，而可以設定該儲存電晶體之本體區域之電壓位準。
該本體區域72b耦合到記憶單元陣列之讀出用電晶體之汲極節點(預充電節點)。因此，經由將H位準之電壓供給到充電線CL2(第2金屬佈線52b和閘極佈線137b)，可以在該P型本體區域72b形成通道，而可以從源極線SL將讀出用之存取電晶體之預充電節點預充電成為電源電壓位準。
圖28表示圖25所示之記憶單元陣列之布置之電氣等效電路。在圖28中顯示有3個之記憶單元MCa~MCc。記憶單元MCa耦合到寫入位元線WBL3和讀出位元線RBL3。記憶單元MCb耦合到讀出位元線RBL2和寫入位元線WBL2。記憶單元MCc耦合到讀出位元線RBL4和寫入位元線WBL4。該等之記憶單元MCa~MCc共同耦合到讀出字線RWL1和寫入字線WWL1。
記憶單元MCa~MCc因為各具有相同之構造，所以在圖28中，在各個對應之構成元件附加相同之元件符號。
記憶單元MCa~MCc之各個包含有依照本體區域之電壓位準而記憶資料之儲存電晶體ST，寫入存取電晶體ATW，和讀出存取電晶體ATR。
儲存電晶體ST在導通時，使源極線SL耦合到預充電節點PN。寫入存取電晶體ATW在導通時，使對應之寫入位 元線WBL(WBL3、WBL2、WBL4)耦合到對應之儲存電晶體ST之本體區域。讀出存取電晶體ATR在導通時，使預充電節點PN耦合到對應之讀出位元線RBL(RBL3、RBL2、RBL4)。
在該圖28所示之陣列配置中，寫入存取電晶體ATW沿著位元線延伸方向(行方向)排列而配置，另外，讀出存取電晶體ATR沿著行方向排列而配置。在各個列，讀出存取電晶體ATR和寫入存取電晶體ATW交替地配置。
在1個之寫入字線WWL1或1個之讀出字線RWL1之選擇時，在同一行之2個鄰接之記憶單元，並行地將寫入存取電晶體ATW或讀出存取電晶體ATR驅動成為導通狀態。利用此種方式，並行地以1個之寫入或讀出字線選擇2列之記憶單元。
該圖28所示之記憶單元MCa之資料之寫入，是利用與在先前之實施形態3中所進行之寫入同樣之動作而實行。亦即，經由使非選擇行之寫入位元線之電壓位準低於選擇列之寫入字線之電壓位準，可以用來防止對選擇列和非選擇行之記憶單元之誤寫入。另外，經由使非選擇列之寫入字線之電壓位準在選擇行之寫入位元線之H資料寫入時之電壓位準以上，可以用來防止對非選擇列和選擇行之記憶單元之誤寫入。
在本實施形態4中，與先前之實施形態3同樣地，利用無電容器記憶單元，可以追隨處理之微細化，而容易地實現記憶單元之定標。另外，記憶單元之資料為非破壞讀出，可以大幅地緩和對存取埠口之存取限制。
另外，在本實施形態4中，耦合到讀出位元線RBL之埠口可以進行資料之寫入和讀出兩者。另外，該埠口存取控制可以利用先前之實施形態3中參照圖24所說明之構造。
[實施形態5]
圖29概略地表示依照本發明之實施形態5之半導體記憶裝置之記憶單元陣列之平面布置。在圖29中表示在記憶單元陣列被排列成為2列2行之記憶單元之活性區域和多晶矽閘極電極佈線之平面布置。在圖29中，配置有形成記憶單元電晶體之活性區域199a和199b。活性區域199a包含有凹部區域202a和202c分別連結到凸部區域200a與該凸部區域200a之上側區域和下側區域。活性區域199b亦同樣地，包含有凸部區域200b和凹部區域202b與202d。把手構造之活性區域199a和199b之各個沿著Y方向連續延伸，沿著Y方向以各2個之記憶單元間距交替地配置凹部區域和凸部區域。
在活性區域199a，在該凹部區域202a和202c之各個，在與凸部區域200a連結之部份分別形成P型雜質區域204a和204c。同樣地，在活性區域199b，在凹部區域202b和202d之與凸部200b連結之部份，設有P型雜質區域204b和204d。
多晶矽閘極電極佈線206a和206b為沿著X方向，橫切凹部區域202a和202b，而分別到達凸部區域200a和200b之區域而形成。該等之閘極多晶矽電極佈線206a和206b，如後面所詳細說明之方式，分別構成作為資料讀出 之存取電晶體之讀出閘RG1和RG2。
同樣地，在凹部區域202c和202d亦沿著X方向，一以橫切凹部區域202c和202d之方式，設有多晶矽閘極電極佈線206c和206d。該等之多晶矽閘極電極佈線206c和206d分別構成資料讀出用之讀出閘RG3和RG4。
多晶矽閘極佈線208a、210a、210b和208b被設置成沿著Y方向相互間具有間隔且在X方向連續延伸。多晶矽閘極電極佈線208a被配置成鄰接P型雜質區域204a和204b，閘極多晶矽電極佈線208b亦被配置成鄰接P型雜質區域204c和204d。多晶矽閘極電極佈線208a和208b構成充電線CL1和CL2。多晶矽閘極電極佈線210a和210b分別構成寫入字線WWL1和WWL2。
記憶單元MC由在Y方向從寫入字線到讀出閘之凸部區域和凹部區域所構成。該圖29所示之布置為沿著X方向和Y方向重複地配置。
圖30概略地表示沿著圖29所示之線L30-L30之剖面構造。凹部區域202c形成在矽基板211和埋入絕緣膜213之疊層構造上。
該凹部區域202c包含有構成活性區域之一部份之N型雜質區域212a、212b和212c，和形成在閘極電極佈線206c和208b之各個之下部之P型雜質區域214a和214b。P型雜質區域204c對應到在N型雜質區域212b和P型雜質區域214b之間所形成之P型雜質區域215a。
在凹部區域202c之外側形成有元件隔離區域216a和 216a，用來與其他之元件隔離。
圖31表示圖29所示之平面布置之上層之第1金屬佈線之布置和對應之接觸部。在與圖29所示之平面布置之構成元件對應之部份附加相同之元件符號。
在活性區域199a，於凹部區域202a形成有接觸部220a，在其端部包含有被利用作為中間層之第1金屬佈線。閘極電極佈線206a經由接觸部226a耦合到逆L字型形狀之第1金屬佈線224a。該第1金屬佈線224a經由接觸部228a電氣連接到P型雜質區域204a。
在凹部區域202c，在其端部形成有接觸部220c，在其端部包含有被利用作為中間層之第1金屬佈線。閘極電極佈線206c經由接觸部226c耦合到逆L字型形狀之第1金屬佈線224c。該第1金屬佈線224c經由接觸部228c電氣連接到P型雜質區域204c。
在活性區域199b，於凹部區域202b之端部形成有包含第1金屬佈線之接觸部220b。閘極電極佈線206b經由接觸部226b耦合到逆L字型形狀之第1金屬佈線224b。該第1金屬佈線224b之另外一端，經由接觸部228b電氣連接到P型雜質區域204b。
在凹部區域202d亦是在其端部形成有包含第1金屬佈線之接觸部220d。對於閘極電極佈線206d，經由接觸部226d電氣連接到逆L字型形狀之第1金屬佈線224d。該第1金屬佈線224d之另外一端經由接觸部228d電氣連接到P型雜質區域204c。
圖30所示之P型雜質區域215a(204c)耦合到閘極電極佈線206c。該P型雜質區域215a(204c)電氣耦合到儲存電晶體之本體區域，其電位被設定成與記憶資料對應(關於此種構造於後面進行說明)。因此，在圖30所示之讀出閘RG3下部之P型雜質區域214a，依照該P型雜質區域215a(204c)之保持電位而選擇性地形成通道。利用此種方式，則不需要讀出字線。
圖32概略地表示圖31所示之佈線布置之上層之第2金屬佈線和第3金屬佈線之布置。在圖32中，在與圖29和圖31所示之構成元件對應之部份附加相同之元件符號。另外，亦一併顯示連接到閘極電極佈線之第1金屬佈線之佈置(未附加元件符號)。
在圖32中，第2金屬佈線230a、232a、230b和232b在Y方向連續延伸，並且被配置成相互間具有間隔。第2金屬佈線230a被配置在活性區域199a外部，經由位元線通孔/接觸部220e電氣連接到活性區域199a。第2金屬佈線232a被配置成平行於連結通孔/接觸部220a和220c之直線。該第2金屬佈線232a經由該通孔/接觸部220a和220c，在讀出閘(多晶矽閘極電極)RG1和RG3之外部之區域，形成與活性區域199a之凹部區域電氣連接。
第2金屬佈線230b被配置成鄰接於活性區域199b之外部之凸部區域。該第2金屬佈線230b經由形成在多晶矽閘極電極佈線210a和210b之間之通孔/接觸部220f電氣連接到活性區域199b。
第2金屬佈線232b被設置在連結通孔/接觸部220b和220d之直線上。該第2金屬佈線232b藉由在讀出閘(多晶矽閘極電極)RG2和RG4外部區域之通孔/接觸部220b和220d，形成與活性區域199b之凹部區域電氣連接。第2金屬佈線230a和230b構成寫入位元線WBL1和WBL2。第2金屬佈線232a和232b構成讀出位元線RBL1和RBL2。
第3金屬佈線242a、244a、244b和242b之配置為排列成對準多晶矽閘極電極佈線208a、210a、210b和208a之各個，並且在X方向連續延伸。在第3金屬佈線242a和242b之外側之區域，更配置有第3金屬佈線240a和240b。
第3金屬佈線240a經由通孔/接觸部245a電氣連接到活性區域199a，和經由通孔/接觸部245b電氣連接到活性區域199b。第3金屬佈線240b更經由通孔/接觸部245b和245d分別電氣連接到活性區域199a和199b。
第3金屬佈線242a、244a、244b，和242b分別在圖中未顯示之區域形成與對應之多晶矽閘極電極佈線208a、210a、210b、208b電氣連接。
第3金屬佈線240a和240b分別構成源極線SL1和SL2，在圖中未顯示之區域電氣耦合到共同之總體源極線。第3金屬佈線242a和242b分別構成充電線CL1和CL2。第3金屬佈線244a和244b分別構成寫入字線WWL1和WWL2。
從該圖32所示之佈線布置可以明白，設置有寫入字線WWL1和WWL2作為用以選擇記憶單元之字線，而未設有進行讀出時選擇存取電晶體之讀出字線。如後面所說明之方 式，在讀出記憶單元列之選擇時，利用充電線作為讀出字線。
圖33概略地表示依照本發明之實施形態5之半導體記憶裝置之記憶單元MC之平面布置。在圖33中，在N型雜質區域250和251之間，配置有讀出閘(多晶矽閘極電極)RG。鄰接N型雜質區域251設置有P型雜質區域252。該P型雜質區域252經由第1金屬佈線253形成與讀出閘RG電氣連接。鄰接雜質區域251和252設置有N型雜質區域254。相對於充電線CL，N型雜質區域255被配置成與該N型雜質區域254面對。該N型雜質區域255被使用作為預充電節點。相對於寫入字線，N型雜質區域256被設置成與該N型雜質區域255面對。
N型雜質區域250耦合到讀出位元線RBL，N型雜質區域256耦合到寫入位元線WBL。利用雜質區域250與251和讀出閘RG構成資料讀出用之存取電晶體。利用N型雜質區域254與255和P型雜質區域252及充電線CL，構成儲存電晶體。利用雜質區域255與256和寫入字線WWL構成資料寫入用之存取電晶體。
在充電線CL之下部形成有P型區域。因此，儲存電晶體之本體區域成為與P型雜質區域252同電位，因此，讀出閘RG亦維持在與該儲存電晶體之本體區域(充電線CL之下部)同電位。
圖34表示圖32所示之平面布置之記憶單元之電氣等效電路。在圖34中，在行方向排列而配置之記憶單元MC11 和MC21，被排列在於行方向延伸之讀出位元線RBL1和寫入位元線WBL1之間，並連接到該等之位元線。同樣地，在行方向排列而配置之記憶單元MC12和MC22，被排列在寫入位元線WBL2和讀出位元線RBL2之間，並連接到該等之位元線。
對於在列方向排列而配置之記憶單元MC11和MC12，共同設有在列方向延伸之源極線SL1，充電線CL1和寫入字線WWL1。對於在列方向排列而配置之記憶單元MC21和MC22，共同設有在列方向延伸之寫入字線WWL2，充電線CL2和源極線SL2。
記憶單元MC11、MC12、MC21、MC22因為具有相同之構造，所以在圖34中，在對應之部份附加相同之元件符號。記憶單元MC11、MC12、MC21和MC22之各個包含有資料讀出用之讀出存取電晶體RAT，資料寫入用之寫入存取電晶體WAT，和記憶資料之儲存電晶體ST。
讀出存取電晶體RAT以其閘極連接到對應之儲存電晶體ST之本體區域(儲存節點SN)，並依照其閘極-源極間之電位，在源極線SL1和讀出位元線RBL1之間選擇性地形成電流之流動路徑。
儲存電晶體ST以其閘極耦合到充電線CL1，其一方之導通節點(源極)耦合到源極線SL1，其另外一方之導通節點(汲極)耦合到預充電節點PN。
寫入存取電晶體WAT回應寫入字線WWL1上之信號電位，而使預充電節點PN電氣耦合到對應之寫入位元線 WBL(WBL1、WBL2)。
圖35是信號波形圖，用來表示該圖34所示之記憶單元之資料寫入時之動作。在圖35中，表示信號線之符號利用總稱之符號，例如不使用如寫入字線WWL1之特定信號線表示。顯示對任意之寫入對象之記憶單元之寫入時之信號波形。
該圖35所示之資料寫入之信號波形實質上成為與實施形態1和2所示之資料寫入相同之態樣。但是，在該寫入時，讀出位元線RBL(RBL1、RBL2)維持在與源極線SL相同之電源電壓位準之H位準。利用此種方式，讀出存取電晶體RAT在資料寫入時，即使以其閘極(讀出閘)接受H位準之信號，亦維持在非導通狀態，而可以防止電流在源極線SL和讀出位元線RBL之間流動。以下參照圖35用來簡單地說明圖34所示之記憶單元陣列之資料寫入動作。
在時刻ta，首先為能進行資料寫入，將寫入字線WWL驅動成為比電源電壓位準為低之中間電壓位準之高位準。此時，更將充電線CL驅動成為接地電壓位準。現在即開始對記憶單元MC11之資料寫入。寫入位元線WBL為L位準。利用此種方式，記憶單元MC11之預充電節點PN被驅動成為接地電壓位準。
另外，此時由於充電線CL之電壓位準之降低，利用電容耦合使儲存節點SN之電壓位準從H位準降低為L位準。資料"0"之寫入時，寫入位元線WBL維持為L位準。在此種狀態，在寫入用之存取電晶體WAT形成通道，預充 電節點PN維持在與寫入位元線WBL1相同之電壓位準。
在時刻tb，即使充電線CL(CL1)被驅動成為H位準，當在儲存電晶體ST形成通道時，將預充電節點PN之電位傳達到儲存電晶體ST之通道形成區域。因此，利用通道阻擋(channel block)作用，可以抑制由於儲存節點SN之閘耦合所造成之電壓上升，並可以使其電壓位準只稍微地上升。
在時刻tc，當將寫入字線WWL(WWL1)驅動成為L位準時，寫入用之存取電晶體WAT因而成為非導通狀態。然後，預充電節點PN經由該儲存電晶體ST，利用來自源極線SL之充電電荷而被充電，使其電壓位準回復到H位準。
在時刻td，開始資料"1"之寫入。在此種情況，首先將寫入字線WWL驅動成為高位準(中間電壓位準)，和將充電線CL從電源電壓位準之H位準驅動成為接地電壓位準之L位準。因此，在寫入對象之記憶單元MC11中，預充電節點PN成為接地電壓位準。依照該充電線CL之電位降低，使記憶L位準資料之儲存節點SN之電壓位準降低為接地電壓位準。
在該預充電節點PN之預充電後，在時刻te將寫入位元線WBL驅動成為與寫入字線WWL相同之中間電壓位準之高位準。寫入用之存取電晶體WAT其閘極和源極成為相同電壓位準，而成為非導通狀態。
在寫入位元線WBL之電壓位準上升後，在時刻tf，使充電線CL之電壓位準上升為電源電壓位準之H位準。因 為寫入存取電晶體WAT為非導通狀態，所以預充電節點PN成為浮動狀態。因此，該預充電節點PN和儲存節點SN利用與充電線之間之電容耦合，被驅動成為電源電壓位準之H位準。
此時，對應之讀出存取電晶體RAT之閘極電位亦成為電源電壓位準。但是，因為讀出位元線RBL被預充電成為電源電壓位準，讀出存取電晶體RAT之閘極，源極和汲極全部成為相同電位，所以維持非導通狀態，而對應之讀出位元線RBL之電位則不產生變化。
經由將讀出位元線RBL預充電成為與充電線CL之H位準相同之電壓位準，在該寫入時可以抑制經由讀出位元線之不必要之電流流動。
另外，在該資料寫入時，亦可以如先前之非專利文獻4所示，在H資料寫入時，使寫入位元線電壓，以與寫入字線電壓之變化相同之時序進行變化。在該寫入順序(sequence)中，將寫入位元線驅動成為高於寫入字線之電壓位準。此時，與充電線CL同樣地，從H位準變化成為L位準。在此種狀態，由於充電線CL和源極線SL之間之高電壓，利用GIDL(閘感應汲極洩漏電流)使電洞從源極線SL注入到本體區域，用來使其電位上升。然後，使充電線CL之電壓上升，利用本體區域和充電線之電容耦合使其電位上升為H位準。另外，在此時預充電節點亦利用電容耦合，使其電壓位準上升為H位準。在該寫入順序中，可以使儲存節點SN之電壓位準充分變高。
圖36是表示資料讀出時之動作之信號波形圖。以下參照圖36用來說明圖34所示之記憶單元陣列之資料讀出。
在資料讀出時，寫入字線WWL和寫入位元線WBL為接地電壓位準之L位準。因此，在記憶單元MC(MC11、MC12、MC21、MC22)，寫入存取電晶體WAT為非導通狀態，而預充電節點PN為浮動狀態。
在資料讀出時，與選擇列對應之充電線CL維持為H位準，與非選擇列對應之充電線CL被驅動成為L位準。在此種情況，利用儲存電晶體之閘極和本體區域之間之電容耦合，使非選擇列之記憶單元之儲存電晶體ST之本體區域和預充電節點之電壓位準降低。因此，非選擇列之讀出存取電晶體RAT之閘極電壓成為與記憶資料無關之L位準(接地電壓位準以下)。
亦即，即使在儲存節點SN記憶H位準資料，由於充電線CL下降為L位準，該儲存節點SN之H資料之電壓位準降低至接地電壓位準以下，而該電壓位準成為源極線SL之電壓以下。因此，在讀出時，即使使讀出位元線RBL維持在例如接地電壓位準，非選擇列之讀出存取電晶體RAT其閘極電壓亦變成在源極/汲極電壓以下，而維持非導通狀態。
選擇列之充電線維持在H位準。將選擇行之讀出位元線RBL驅動成為接地電壓位準或比電源電壓為低之指定之讀出電壓位準。選擇列和選擇行之記憶單元之讀出存取電晶體，其閘極電壓被設定在與記憶資料對應之電壓位準，源 極成為連接到讀出位元線之雜質區域。利用此種方式，在源極線SL和讀出位元線RBL之間將有與記憶資料對應之電流流動，可以進行資料之讀出。非選擇行之讀出位元線維持在電源電壓位準之H位準。
亦即，在選擇行非選擇列之記憶單元，讀出存取電晶體其閘極電位與本體區域同為L位準，其源極線SL之電壓為H位準，和讀出位元線之電壓為接地電壓位準。在此種狀態，讀出存取電晶體之源極，與連接到讀出位元線之雜質區域者之閘極和源極相同之電位，而維持非導通狀態。
另外，在選擇列非選擇行之記憶單元，讀出存取電晶體其閘極電壓為與本體區域之電壓位準對應之電壓，連接到源極線SL之雜質區域為H位準，和連接到讀出位元線RBL之雜質區域為電源電壓之H位準。因此，讀出電晶體，與記憶資料無關地，其閘極電位成為源極電壓以下，而維持非導通狀態。
因此，即使使讀出閘耦合到儲存電晶體之本體區域，亦不會產生非選擇記憶單元之錯誤讀出，可以正確地進行選擇記憶單元之資料之讀出。
在資料讀出完成後，再度將非選擇列之充電線CL驅動成為電源電壓位準之H位準。利用此種方式，在非選擇列之記憶單元，利用電容耦合使儲存電晶體ST之本體區域之電壓位準回復到原來之電壓位準。利用此種方式，可以防止非選擇記憶單元之資料破壞。
圖37表示依照本發明之實施形態5之半導體記憶裝置 之驅動充電線CL之部份之構造之一實例。在圖37中，在寫入埠口控制部設有：寫入充電線選擇驅動電路260；和寫入充電線驅動器262，依照該寫入充電線選擇驅動電路之輸出信號驅動充電線CL。
寫入充電線選擇驅動電路260包含有：AND型解碼電路G20，用來對寫入列位址信號WXAD進行解碼；和AND電路G21，依照該AND型解碼電路G20之輸出信號與寫入充電線驅動時序信號WCLX，產生充電線驅動時序信號。
寫入充電線驅動器262由三態反相緩衝器所構成，在讀出指示信號RENZ之活性化時(L位準時)成為高輸出阻抗狀態。
在讀出埠口控制部設有：讀出充電線選擇驅動電路264；和讀出充電線驅動器266，依照該讀出充電線選擇電路264之輸出信號，驅動充電線CL。
讀出充電線選擇驅動電路264包含有：AND型解碼電路G22，接受讀出列位址信號RXAD；和NOR電路NG20，接受AND型解碼電路G22之輸出信號和讀出充電線活性化時序信號RCLXZ。該讀出充電線選擇時序信號RCLXZ在活性化時為L位準。
讀出充電線驅動器266由三態反相緩衝器所構成，在寫入模態指示信號WENZ之活性化時，被設定在高輸出阻抗狀態。寫入模態指示信號WENZ在活性化時為L位準。
圖38是表示圖37所示之充電線驅動部之動作之信號波形圖。以下參照圖38說明圖37所示之充電線驅動部之動 作。
在待用狀態，寫入模態指示信號WENZ和讀出模態指示信號RENZ均為H位準。因此，在充電線驅動器262和266中，三態反相緩衝器均成為活性狀態。寫入充電線活性化時序信號WCLX為L位準，讀出充電線活性化時序信號RCLXZ為H位準。因此，充電線選擇驅動電路260和264之輸出信號均為L位準，充電線CL利用充電線驅動器262和266而維持在電源電壓位準之H位準。
在寫入模態時，首先寫入模態指示信號WENZ成為L位準，讀出充電線驅動器266被設定在高輸出阻抗狀態。在該狀態下，在寫入充電線選擇驅動電路260，依照寫入列位址信號WXAD進行解碼動作。依照寫入充電線驅動時序信號WCLX之活性化，將與選擇列對應之充電線CL驅動成為L位準。AND型解碼電路G20之輸出信號為L位準，非選擇列之充電線CL利用寫入充電線驅動器262，使非選擇列之充電線CL維持在電源電壓VDD位準。
當寫入模態完成時，寫入模態指示信號WENZ成為H位準。因此，寫入埠口成為待用狀態，充電線CL經由充電線驅動器262和266被充電成為電源電壓位準，並且維持在該位準。
在讀出模態時，讀出模態指示信號RENZ成為L位準，因此，寫入充電線驅動器262被設定在高輸出阻抗狀態。讀出充電線驅動器266在寫入模態指示信號WENZ為H位準時，維持在活性狀態。
在讀出充電線選擇驅動電路264，依照讀出列位址信號RXAD進行解碼動作，AND型解碼電路G22之輸出信號對選擇列成為H位準，而對非選擇列成為L位準。
然後，當讀出充電線活性化時序信號RCLXZ成為L位準時，NOR電路NG20進行反相器之動作。對於選擇列，AND型解碼電路G21之輸出信號為H位準，因此，充電線CL與待用時相同地維持在電源電壓位準。另外一方面，在非選擇列，因為AND型解碼電路G22之輸出信號為L位準，所以當讀出充電線活性化時序信號RCLXZ成為L位準時，NOR電路NG20之輸出信號成為H位準，因此，充電線CL被讀出充電線驅動器266驅動成為接地電壓位準。
當讀出完成時，讀出模態指示信號RENZ成為H位準，而寫入充電線驅動器262被活性化。此時，更在讀出完成後使讀出充電線活性化時序信號RCLXZ回復到H位準，充電線選擇驅動電路264之輸出信號成為L位準。因此，充電線CL利用兩側之充電線驅動器262和266維持在電源電壓位準。
利用該圖37所示之一實例之構造，可以在寫入時和讀出時切換充電線CL之選擇狀態時之電壓位準。
另外，在本發明之實施形態5中，亦可以利用寫入埠口作為進行寫入和讀出兩者之埠口。亦即，利用寫入位元線作為讀出位元線，和利用寫入字線作為讀出字線，可以進行資料之寫入和讀出。經由在寫入埠口配置實施形態1或2所示之埠口控制電路和埠口存取電路，可以實現此種構 造。
另外，在本實施形態5中，所示之實例是依照選擇列和非選擇列，選擇性地變更充電線CL之電壓位準。但是，在資料讀出時，充電線CL維持在H位準，使源極線SL之電壓位準依照選擇列/非選擇列選擇性地切換，亦可以獲得同樣之效果。
具體來說其一實例可以利用以下之構造。在資料寫入時將源極線SL之電壓位準設定在與讀出位元線RBL之預充電電壓相同之電壓位準，將讀出存取電晶體之源極和汲極維持在相同之電壓位準。即使依照寫入資料變化儲存電晶體ST之本體區域SN之電壓位準，亦可以防止電流經由讀出存取電晶體而流動。
在資料讀出時，將非選擇列(例如WWL1/RWL1)之源極線(例如SL1)設定在與供給到讀出位元線(例如RBL1)之讀出電壓相同之電壓位準，將選擇列之源極線(SL2)設定在比供給到讀出位元線之讀出電壓為低之電壓位準。在此種情況，選擇行和非選擇列之記憶單元(MC11)之讀出存取電晶體(RAT)，與閘極電位無關地成為與汲極和源極相同之電位，而沒有電流流動。選擇行和選擇列之記憶單元(MC21)之讀出存取電晶體變成其源極電位低於汲極電壓，依照閘極電位亦即儲存電晶體之本體區域之電壓，選擇性地使電流從讀出位元線流到源極線。
在此種構造之情況，在資料讀出時需要使讀出位元線維持在一定之讀出電壓位準，利用定電壓產生電路將一定之 讀出電壓供給到讀出位元線(用來防止非選擇記憶單元由於源極-汲極之電壓差產生電流流動，而造成錯誤讀出)。此種構造作為一實例而利用以下之構造。利用源極隨動電晶體對選擇位元線供給讀出電流，使選擇位元線之電壓維持在與源極隨動電晶體之閘極電位對應之電壓位準。資料讀出之進行是經由檢測在讀出位元線流動之電流。當H資料之儲存時，在讀出位元線有電流流動，當L資料之儲存時，在讀出位元線沒有電流流動。
依照上述方式之本發明之實施形態5時，儲存電晶體之本體區域(儲存節點)耦合到讀出存取電晶體之閘極。因此，不需要另外設置讀出字線，可以依照記憶資料控制讀出存取電晶體之導通/非導通。在此種情況，經由利用充電線CL作為讀出字線，可以正確地只使選擇列之讀出存取電晶體成為導通狀態，而進行資料之讀出，並使佈線布置簡化。另外，不需要設置讀出字線，而可以使佈線之間距條件緩和。利用此種方式可以以高密度配置記憶單元。
另外，記憶單元成為利用儲存電晶體之本體區域之儲存電荷之無電容器構造，與先前之實施形態1至4同樣地，可以使記憶單元之可擴充性追隨處理之微細化。
[實施形態6]
圖39概略地表示依照本發明之實施形態6之半導體記憶裝置之記憶單元陣列之布置。在圖39中，構成記憶單元MC之活性區域被排列成行列狀，並在其相互間具有間隔。構成記憶單元MC之活性區域包含具有N型雜質區域 300之N型活性區域，和具有P型雜質區域303之P型擴散區域302。該等之雜質區域300和303在X方向具有相同之幅度，在Y方向被配置成互相面對。
閘極電極佈線305a和305b被設置成沿著雜質區域300和303之境界區域和沿著X方向連續地延伸。閘極電極佈線307a和307b被設置成與該等之閘極電極佈線305a和305b平行，並在其間具有間隔，且沿著X方向連續延伸。閘極電極佈線307a和307b被設置成與P型擴散區域302(P型雜質區域)交叉。另外，閘極電極佈線305a和305b分別在各個記憶單元MC之區域具有凸部佈線(突出部)309，被設置成在沿著Y方向橫切N型雜質區域300。
第2金屬佈線310a和310b分別被設置成與N型雜質區域300交叉並在X方向連續延伸。第2金屬佈線310a和310b分別構成源極線SL1和SL2。
另外，第2金屬佈線312a和312b被設置成與閘極電極佈線305a和305b之各個平行。該等之第2金屬佈線312a和312b分別在圖中未顯示之區域形成與閘極電極佈線305a和305b電氣接觸。利用閘極電極佈線305a和第2金屬佈線312a構成讀出字線RWL1。利用閘極電極佈線305b和第2金屬佈線312b構成讀出字線RWL2。
另外，第2金屬佈線314a和314b被設置成與閘極電極佈線307a和307b平行。該等之閘極電極佈線307a和307b分別在圖中未顯示之區域形成與第2金屬佈線314a和314b電氣接觸。利用閘極電極佈線307a和第2金屬佈線 314a構成寫入字線WWL1，利用閘極電極佈線307b和第2金屬佈線314b構成寫入字線WWL2。
第1金屬佈線320a、322a、320b和322b被設置成沿著記憶單元MC之境界區域在Y方向連續延伸。第1金屬佈線320a和320b分別構成寫入位元線WBL1和WBL2，第1金屬佈線322a和322b分別構成讀出位元線RBL1和RBL2。
分別構成源極線SL1和SL2之第2金屬佈線310a和310b，分別在各個對應之記憶單元MC之形成區域，經由通孔/接觸部325形成與N型雜質區域300電氣連接。第1金屬佈線320a和320b經由寫入位元線接觸部327形成與對應之記憶單元MC之P型雜質區域303電氣連接。分別構成讀出位元線RBL1和RBL2之第1金屬佈線322a和322b，經由讀出位元線接觸部326形成與記憶單元MC之N型雜質區域電氣連接。該源極線通孔/接觸部325和讀出位元線接觸部326，對於閘極電極佈線305a和305b之各個之突出部309被配置成互相面對。
在圖39所示之記憶單元之構造中，未設有充電線CL。利用在分別構成讀出字線RWL1和RWL2之閘極電極佈線305a和305b正下方所形成之N通道區域(本體區域)作為儲存節點。利用此種方式，以2個之電晶體元件實現1個之雙埠口記憶單元。
圖40概略地表示沿著圖39所示之線L40-L40之剖面構造。但是，在圖40中為能使圖面簡化，而未顯示上層之第2金屬佈線310b、312b和314b。
在圖40中，該記憶單元MC之活性區域形成在埋入絕緣膜330表面。該活性區域之境界被元件隔離區域(STI膜：淺溝渠隔離膜)336a和336b所規定。在該等之元件隔離區域336a和336b之間之區域，形成具有間隔之高濃度P型區域332a和332b。該等之高濃度P型區域332a和332b構成圖39所示之P型雜質區域303。在該等之高濃度P型區域332a和332b之間設有N型區域333，和在高濃度P型區域332b和元件隔離區域336b之間設有P型區域334。
在N型區域333上，經由圖中未顯示之閘絕緣膜設有閘極電極佈線307b，在P型區域334上，經由圖中未顯示之閘絕緣膜設有閘極電極佈線305b。該閘極電極佈線305b對應到圖39所示之突出部309。
圖41概略地表示沿著圖39所示之線L41-L41之剖面構造。在該圖41中亦未顯示上層之佈線，亦即，第1金屬佈線320a和320b，和第2金屬佈線310b。
在圖41中，在埋入絕緣膜330上形成具有間隔之高濃度N型區域338a和338b。在該等之高濃度N型區域338a和338b之間設有P型區域334。高濃度N型區域338a和338b構成圖39所示之N型雜質區域300。與圖39對應地，高濃度N型區域338b經由通孔/接觸部連接到構成源極線SL2之第2金屬佈線310b。高濃度N型區域338a經由接觸部(326)連接到構成寫入位元線WBL1之第1金屬佈線322a。
在P型區域334之表面上，經由圖中未顯示之閘絕緣膜設有閘極電極佈線305b(突出部309)。
如該等之圖39至圖41所示，記憶單元MC由P型SOI電晶體和N型SOI電晶體構成。與實施形態3同樣地，在資料之寫入時使用P型電晶體，在資料之讀出時則利用N型電晶體。但是，與實施形態3不同地，未設有充電線。利用讀出用之N型SOI電晶體作為儲存電晶體，依照該充電線電位在本體區域記憶電荷，亦即資料。
圖42更具體地表示圖39所示之記憶單元MC之配置。 在記憶單元MC之區域(活性區域)，於N型雜質區域300，在高濃度N型區域338a和338d之間，設有成為逆T字型之閘極電極佈線305b。在該閘極電極佈線305b之下部形成有P型本體區域(334)。高濃度N型區域338a和338b分別經由接觸部326和通孔/接觸部327，電氣連接到讀出位元線RBL和源極線SL。
在P型雜質區域302，於閘極電極佈線307b下部，形成有N型區域333。在該N型區域333之兩側，設有對於閘極電極佈線307b成為互相面對之高濃度P型區域332a和332b。高濃度P型區域332a經由接觸部327連接到寫入位元線WBL。利用高濃度P型區域332b，P型區域334，和高濃度N型區域338a和338b和閘極電極佈線305b用來記憶資料，並且形成用以讀出記憶資料之儲存/讀出存取電晶體SRAT。P型區域334構成該儲存/讀出存取電晶體SRAT之本體區域。
利用高濃度P型區域332a，和332b，N型區域333和閘極電極佈線307b，形成用以進行資料之寫入之寫入存取電晶體PWAT。N型區域333構成寫入存取電晶體PWAT之本體區域。在寫入存取電晶體PWAT之導通時，儲存/讀出存取電晶體SRAT之本體區域耦合到寫入位元線。因此，在資料寫入時，從寫入位元線WBL傳達到高濃度P型區域332b之電荷，被傳達到P型區域334而被儲存。因此，與圖20所示之實施形態3之記憶單元構造同樣地，經由將電荷直接寫入到本體區域，可以獲得與實施形態3同樣之效果。
另外，P型區域334形成逆T字型，其面積可以比圖20所示之記憶單元構造為大，可以使本體區域，亦即，電荷儲存區域變大。另外，在儲存/讀出存取電晶體SRAT中，構成源極和汲極區域之雜質區域338b和338a被配置成沿著閘極電極佈線延伸方向，對於閘極電極之突出部309被配置成互相面對。因此，當與圖20所示之記憶單元構造比較時，可以使Y方向(參照圖39)之長度成為更短。另外，因為未設置儲存電晶體，所以可以減小記憶單元之大小。
圖43表示圖39至圖42所示之記憶單元之電氣等效電路。在圖43中顯示有記憶單元MC11、MC12、MC21和MC22，對應到圖39所示之記憶單元之平面布置，被排列成為2列2行。
記憶單元MC(MC11、MC12、MC21、MC22之總稱)包含有 P型寫入存取電晶體PWAT，和N型儲存/讀出存取電晶體SRAT。該P型寫入存取電晶體PWAT之一方之導通節點連接到對應之寫入位元線WBL(WBL1、WBL2之總稱)，其另外一方之導通節點連接到儲存/讀出存取電晶體SRAT之本體區域(儲存節點SN)。儲存/讀出存取電晶體SRAT之一方之導通節點(源極節點)連接到對應之源極線SL(SL1、SL2之總稱)，另外一方之導通節點(汲極節點)連接到對應之讀出位元線RBL(RBL1、RBL2之總稱)。
在該圖43所示之記憶單元MC之構造中，從與圖23所示之記憶單元之配置比較可以明白，圖23所示之讀出存取電晶體ATR和儲存電晶體ST，在本實施形態6中是由1個之儲存/讀出存取電晶體SRAT所形成。因此，電晶體元件之數目在記憶單元減少1個，可以減小記憶單元大小。另外，在此種情況亦在記憶單元MC分別設置寫入埠口(寫入位元線和寫入字線)和讀出埠口(讀出位元線和讀出字線)，可以實現雙埠口記憶單元。
圖44是信號波形圖，用來表示對圖43所示之記憶單元之資料之寫入動作。該圖44所示之信號波形圖除了在未設置充電線CL2，和儲存節點SN與讀出存取電晶體SRAT之本體區域為相同之點外，其餘部份與圖21所示之信號波形圖相同。因此，進行與實施形態3之資料寫入動作相同之動作。以下參照圖44所示之信號波形圖，簡單地說明圖39至圖43所示之記憶裝置之資料之寫入動作。
在待用狀態，寫入字線WWL2為電源電壓位準，和寫入 位元線WBL1為接地電壓位準。讀出字線RWL2在資料寫入時維持在非選擇狀態之L位準。因此，在儲存/讀出存取電晶體SRAT之本體區域之P型區域334不形成通道，N型區域338a和338b成為隔離狀態。另外，P型區域334亦具有作為儲存節點之功能，而被維持在與記憶資料對應之電位。
另外，在待用狀態，寫入位元線WL1為L位準或低於L位準之LL位準，成為比寫入字線WWL2為低之電壓位準。因此，在P型寫入存取電晶體PWAT，在N型區域333不形成通道，而P型區域332a和332b成為隔離狀態。
在L資料寫入時，首先將寫入位元線WBL1設定在L位準，然後將寫入字線WWL2驅動成為選擇狀態之L位準。寫入字線WWL2之L位準亦可以與寫入位元線WBL1之電壓位準相同，或成為比其為低之電壓位準。因此，與實施形態3同樣地，選擇狀態之寫入字線WWL之L位準可以為接地電壓位準，亦可以為負電壓位準。另外，最好使寫入位元線WBL之資料寫入時之L位準成為接地電壓位準，而LL位準成為負電壓。
在此種狀態，在選擇記憶單元MC21於圖42所示之N型區域333形成有反轉層(通道)。寫入位元線WL1之L位準之電壓經由P型區域332a，N型區域333和P型區域332b傳達到P型區域334。因此，構成儲存節點SN，亦即，儲存/讀出存取電晶體SRAT之本體區域之P型區域334之電壓位準被設定在L位準，而寫入L資料。在選擇列和非選 擇行之記憶單元，寫入位元線為LL位準，成為選擇狀態之寫入字線WWL2之電壓位準以下之電壓位準，P型寫入存取電晶體PWAT維持為非導通狀態。在非選擇列和選擇行之記憶單元，寫入字線為H位準，P型寫入存取電晶體PWAT維持在非導通狀態。
在資料寫入完成後，將寫入字線WWL2驅動成為非選擇狀態之H位準，將寫入位元線WBL1驅動成為待用狀態之LL位準。利用此種方式，完成對圖43所示之記憶單元MC21之L資料之寫入。
在H資料寫入時，將寫入位元線WBL1從待用狀態之LL位準驅動成為H位準。寫入字線WWL2仍為H位準，在P型寫入存取電晶體PWAT不形成通道，而維持為非導通狀態。
然後，將被選擇之寫入字線WWL2驅動成為L位準。因此，在選擇記憶單元MC21之N型區域333形成反轉層，寫入位元線WBL1上之H位準電壓經由P型區域332b傳達到儲存節點SN(P型區域334)，使其電壓位準上升。此時，讀出字線RWL2之電壓位準為L位準，儲存/讀出存取電晶體SRAT維持在非導通狀態，可以確實地將H資料寫入到儲存節點SN。
在該選擇列和非選擇行之記憶單元，對應之寫入位元線WBL為LL位準，P型寫入存取電晶體PWAT維持為非導通狀態。在非選擇列之記憶單元，寫入字線WWL為H位準，與寫入位元線之電位無關地，P型寫入存取電晶體PWAT 維持為非導通狀態。
寫入完成後，再度地將該寫入字線WWL2驅動成為例如電源電壓位準之H位準。另外，將寫入位元線WBL1設定在比寫入字線WWL之L位準電位為低之LL位準，而將P型寫入存取電晶體PWAT設定為非導通狀態。
因此，在該實施形態6中亦是經由寫入存取電晶體PWAT從寫入位元線將電荷直接注入儲存節點，而可以設定其電壓位準。因此，對於資料寫入可以獲得與實施形態3同樣之效果。
圖45表示對圖43所示之記憶單元MC21之資料之讀出時之動作波形。該圖45所示之信號波形圖未設有充電線CL2，除此之外與圖22所示之信號波形圖相同。以下參照圖45用來簡單地說明該圖43所示之記憶單元MC21之記憶資料之讀出動作。
在資料讀出時，寫入字線WWL2維持在非選擇狀態之H位準，和寫入位元線WBL1亦維持在待用狀態時之LL位準。將讀出字線RWL2從非選擇狀態之L位準，驅動成為選擇狀態之H位準。在此種情況，依照P型區域334，亦即儲存節點SN之記憶資料決定儲存/讀出存取電晶體SRAT之臨限電壓，該儲存/讀出存取電晶體SRAT依照記憶資料成為導通或非導通狀態。讀出位元線RBL1維持在接地電壓位準。源極線SL則為電源電壓位準之H位準。
在記憶單元MC21之記憶資料為H資料之情況，其儲存節點SN，亦即儲存/讀出存取電晶體SRAT之本體區域之 電位變高，其臨限電壓被設定在低的狀態。因此，在H資料記憶時，儲存/讀出存取電晶體SRAT維持導通狀態，在讀出位元線RBL1被供給有來自源極線之電流。另外一方面，儲存/讀出存取電晶體SRAT記憶L資料，在其臨限電壓為高的情況，儲存/讀出存取電晶體SRAT成為非導通狀態，不將電流從源極線SL供給到讀出位元線RBL1。經由檢測讀出位元線RBL1之電流，可以進行資料之讀出。
在該實施形態6中，當與實施形態3之記憶單元之構造比較時，成為不需要資料記憶用之充電電晶體，除了記憶單元大小可以更進一步減小之效果外，並可以獲得與實施形態3同樣之效果，實現同樣之動作。
另外，該記憶單元之製造步驟可以利用通常之SOI電晶體之製造步驟。亦即，在本體區域和閘極電極佈線之形成後，對N型雜質和P型雜質植入區域設置開口部。經由該等之開口部進行N型雜質和P型雜質之低濃度之離子植入，而形成本體區域和低濃度源極/汲極雜質區域。然後，對高濃度N型雜質區域和高濃度P型雜質區域設置開口部，進行高濃度之N型雜質和P型雜質之植入，而形成源極/汲極區域。因此，利用通常之SOI電晶體之形成步驟，可以形成記憶單元電晶體。但是，在此處參照圖46至圖48用來說明對實施形態1至5亦可適用之記憶單元電晶體之另一製造處理。
圖46A、圖47A和圖48A表示沿著圖39所示之平面布置之線L40-L40之剖面構造之P型雜質植入步驟，在圖 46B、圖47B和圖48B中顯示沿著圖39所示之平面布置之線L41-L41之剖面構造之N型雜質植入步驟。該等之P型雜質植入步驟和N型雜質植入步驟以不同之步驟進行。
在圖46A中，首先在埋入絕緣膜340上，利用通常之步驟形成N型區域333和P型區域334及閘極電極佈線307b和305b。其次，在P型雜質植入區域設置開口部。亦即，以閘極電極佈線307b和305b作為遮罩，在該等之區域350a和350b以低濃度進行P型雜質之離子植入。該等之區域350a和350b後來成為高濃度P型區域(源極/汲極區域)332a和332b之區域。
在圖46B中，同樣地在形成埋入絕緣膜340，P型區域334和閘極電極佈線305b之後，在以低濃度植入該N型雜質之區域設置開口部。在此種情況經由閘極電極佈線305b以低濃度對區域352a和352b植入N型雜質。該等之區域352a和352b在後來成為高濃度N型區域338a和338b之區域。亦可以使該P型雜質植入步驟和N型雜質植入步驟之任一個先進行。
其次，參照圖47A，在圖46A所示之低濃度之P型雜質植入之後，在基板表面之全面上，形成層間絕緣膜352。然後，對成為高濃度P型雜質區域之區域350a，在該層間絕緣膜352設置通孔356a。
另外一方面，對於N型雜質，在圖46B所示之低濃度N型雜質植入後，在圖47B於形成層間絕緣膜352之後，對於區域352a和352b，在層間絕緣膜352形成通孔356b 和356c。
在圖48A，於圖47A所示之通孔之形成後，經由通孔356a以高濃度植入P型雜質，使區域350a之P型雜質之濃度變高，而形成高濃度P型區域332a。在其餘之區域，利用層間絕緣膜352進行離子植入。
在圖48B，於圖47B所示之通孔形成步驟之後，經由通孔356b和356c植入N型雜質區域，使區域352a和352b之雜質濃度變高。利用此種方式形成高濃度N型區域338a和338b。
在該製造處理時，鄰接儲存/讀出存取電晶體SRAT之本體區域之P型區域350b為低濃度之雜質區域。但是，該區域350b只被要求將電荷轉送到儲存/讀出存取電晶體SRAT之本體區域，所以不會特別地產生問題。當該P型區域350b成為高濃度雜質區域之情況時，形成通孔，並以高濃度植入P型雜質。
另外，在圖47A、圖47B，圖48A和圖48B所示之步驟，在形成層間絕緣膜352並形成雜質植入用之通孔之情況，於進行P型雜質之植入時，不形成N型雜質植入用之通孔。同樣的，在N型雜質之植入時，不設置P型雜質植入用之通孔。該等之雜質植入步驟分別以不同之步驟實行。在該等之圖48A和圖48B所示之步驟之完成後，再度形成通孔，對第1金屬佈線形成接觸部，其次形成第1金屬佈線，形成寫入位元線和讀出位元線，並且對源極線形成通孔形成用之中間層。
如該等之圖46A和圖46B至圖48A和圖48B所示，在層間絕緣膜設置通孔，藉由選擇性地進行離子植入，可以只在必要之區域進行高濃度之雜質植入，而形成高濃度雜質區域。另外，在經由通孔356a~356c利用離子植入進行雜質植入之後，經由進行熱處理，可以使植入之雜質擴散，可以提高各個區域之雜質濃度。
經由該通孔進行雜質離子植入，例如如圖42所示，設置有T字形之閘極電極佈線，即使在讀出閘極電極佈線之兩側之導電型成為不同之情況，亦可以對必要之區域確實地進行高濃度之雜質植入。不設置隔離區域，可以將導電型不同之寫入存取電晶體和儲存/讀出存取電晶體並排地設置。
另外，圖46A和圖46B到圖48A和圖48B所示之製造處理亦可以利用作為實施形態1至5之記憶單元電晶體之製造處理。
[變更例]
圖49概略地表示本發明之實施形態6之變更例之記憶單元MC之平面布置。在該圖49所示之記憶單元MC之構造中，在以下之點具有與圖42所示之記憶單元之平面布置不同之構造。亦即，在構成儲存/讀出存取電晶體之源極區域之高濃度N型區域338a，不連接源極線SL而是經由下部之通孔(接觸部)365從基板側供給電源電壓Vdd。該圖49所示之記憶單元之平面布置之其他之構造，則與圖42所示之記憶單元之平面布置相同，在對應之部份附 加相同之元件符號，而省略其詳細說明。
圖50概略地表示沿著圖49所示之線L50-L50之剖面構造。在該圖50所示之構造中，埋入絕緣膜330形成在半導體基板區域360之表面。對該半導體基板區域360供給作為偏壓電壓之電源電壓Vdd。高濃度P型區域332a經由接觸部327耦合到寫入位元線WBL。該圖50所示之記憶單元之剖面構造之其他構造，與圖40所示之記憶單元之剖面構造相同，在對應之部份附加相同之元件符號，而省略其詳細之說明。
該半導體基板區域360可以為晶圓位準之基板，亦可以是形成在配置有記憶單元陣列之區域之井區域。在該井區域形成埋入絕緣膜330，在埋入絕緣膜330形成開口部，並形成源極接觸部。其次，在使矽膜磊晶成長(epitaxial growth)後，使用例如圖46A和圖46B至圖48A和圖48B所示之處理，形成記憶單元電晶體。
圖51概略地表示沿著圖49所示之線L51-L51之剖面構造。在圖51中，高濃度N型區域338a經由形成在埋入絕緣膜330之通孔(接觸部)365電氣連接到基板360。另外一方面，高濃度N型區域338b經由接觸部326連接到讀出位元線RBL。在該高濃度N型區域338a和338b之間，P型區域334被配置作為儲存/讀出存取電晶體之本體區域。在該P型區域334上設置構成讀出字線RWL之閘極電極309。
在埋入絕緣層330上磊晶成長矽膜之前，預先形成接觸 部(通孔)365。
圖52表示本發明之實施形態6之變更例之記憶單元陣列之電氣等效電路。圖52所示之電氣等效電路在以下之點具有與圖43所示之電路圖不同之構造。亦即，在記憶單元MC11、MC12、MC21和MC22之各個，儲存/讀出存取電晶體SRAT之源極節點耦合到電源節點Vdd。未設有源極線SL(SL1、SL2)。因此，成為可以利用設置源極線SL之區域，作為用以設置讀出字線和寫入字線之佈線區域，可以緩和第2金屬佈線之間距條件。
另外，該記憶單元陣列之平面布置是在先前之圖39所示之記憶單元陣列中，將構成源極線SL之第1金屬佈線310a和310b除去之佈線布置。
另外，高濃度P型區域332b亦可以成為如先前之圖47A和圖48A所示之低濃度之P型雜質區域。
另外，圖51和圖52所示之記憶單元之構造，亦可以適用在源極線SL被固定在電源電壓位準之實施形態1和2。
依照上述方式之本發明之實施形態6時，利用1個之電晶體構成儲存電晶體和讀出存取電晶體，可以減小記憶單元大小。另外，將儲存/讀出存取電晶體之閘極電極設置成逆T字型，從而可以配置雜質區域，使其成為面對該腳部之閘極電極突出部之儲存/讀出存取電晶體之源極和汲極區域。利用此種方式，可以使寫入存取電晶體和儲存/讀出存取電晶體在1個之記憶單元形成區域被明確地隔離。另外，可以使寫入存取電晶體之一方導通節點(汲極) 連接到儲存/讀出存取電晶體之本體區域。此外，利用儲存/讀出存取電晶體之逆T字型之本體區域構造，可以使電荷儲存節點之面積增大，可以在該本體區域(儲存節點)正確地產生與記憶資料對應之電位變化。
[實施形態7]
圖53概略地表示依照本發明之實施形態7之半導體記憶裝置之陣列部之平面布置。在圖53中，對在Y方向鄰接之2個之記憶單元MC，連續地形成共用之活性區域。在對該2個之記憶單元之活性區域中，N型活性區域400在Y方向連續形成。該N型活性區域400包含高濃度N型區域408a。
另外，在該記憶單元活性區域，在其兩端設有鄰接N型活性區域400之高濃度P型雜質區域404b和404a。在該等之高濃度P型雜質區域404a和404b之間，設有P型雜質區域402。高濃度P型雜質區域404a和404b分別包含有P型區域406a和406b。
在X方向連續延伸之閘極電極佈線410a、412a、410b、412b被配置成具有間隔。在其上層設有與閘極電極佈線410a平行之第2金屬佈線414a。在閘極電極佈線412a之上層設有與閘極電極佈線412a平行之第2金屬佈線418a。第2金屬佈線418a被設置成與閘極電極佈線410a平行而在X方向延伸。在閘極電極佈線410b和412b之間之區域上層，設有沿著X方向延伸之第2金屬佈線416b。與閘極電極佈線412b平行之第2金屬佈線414b，被配置 成在X方向直線式地延伸。
閘極電極佈線410a和第2金屬佈線414a構成寫入字線WWL1。第2金屬佈線416a構成源極線SL1，經由源極線通孔/接觸部426電氣連接到下部之N型雜質區域。
閘極電極佈線412a和第2金屬佈線418a構成讀出字線RWL1。閘極電極佈線410b和第2金屬佈線418b構成讀出字線RWL2。第2金屬佈線416b構成源極線SL2，同樣地，經由源極線通孔/接觸部426電氣連接到下部之N型區域。
閘極電極佈線412b和第2金屬佈線414b構成寫入字線WWL2。
在該記憶單元陣列配置中，更沿著Y方向並沿著各個記憶單元之活性區域境界區域，將第1金屬佈線420a、422a、420b和422b，配置在Y方向連續延伸。第1金屬佈線420a和420b經由接觸部424電氣連接到下部之高濃度P型區域406a、406b。第1金屬佈線422a和422b經由接觸部428電氣連接到下部之N型雜質區域。
第1金屬佈線420a和420b分別構成寫入位元線WBL1和WBL2。第1金屬佈線422a和422b分別構成讀出位元線RBL1和RBL2。
圖54概略地表示沿著圖53所示之線L54-L54之剖面構造。在該圖54中，在埋入絕緣膜500上形成有記憶單元形成用之活性區域，該記憶單元形成之活性區域之境界由元件隔離區域(STI)508a和508b所限定。
在該埋入絕緣膜500上，形成有N型區域505a和505b。 該等之N型區域505a和505b被包含在圖53所示之N型區域408a。在N型區域505a和505b之表面形成有高濃度P型區域504a，而在N型區域505b之表面，設有高濃度P型區域504b。該等之高濃度P型區域504a和504b形成較淺，N型區域505a和505b分別延伸到高濃度P型區域504a和504b底部。
該等之高濃度P型區域504a和504b分別經由接觸部424連接到寫入位元線WBL1。該等之高濃度P型區域504a和504b對應到圖53所示之P型區域406a和406b。
在N型區域505a和505b之間，交替地配置P型區域503c~503a和N型區域502c和502b。P型區域503a~503c和N型區域502b、502c分別具有達到埋入絕緣膜500為止之深度。
在N型區域505a、505b和502c和502b之表面上，經由圖中未顯示之閘絕緣膜分別形成閘極電極佈線410a、412a、412b和410b。閘極電極佈線410a構成寫入字線WWL1，閘極電極佈線412a構成讀出字線RWL1。閘極電極佈線412b構成讀出字線RWL2，閘極電極佈線410b構成寫入字線WWL2。
圖55概略地表示沿著圖53所示之線L55-L55之剖面構造。在該圖55所示之構造中，在埋入絕緣膜500之表面，連續地形成P型區域510。該P型區域510在其表面包含有通道形成區域510a~510d。以包夾該通道形成區域510a~510d之方式，使高濃度N型區域512a~512e形成較 淺。
在通道形成區域510a~510d上，經由圖中未顯示之閘絕緣膜分別形成閘極電極佈線410b、412b、412a和410a。高濃度N型區域512b經由通孔/接觸部426電氣連接到源極線SL1。高濃度N型區域512c經由接觸部428連接到讀出位元線RBL1。高濃度N型區域512d經由通孔/接觸部426連接到源極線SL2。
圖56概略地表示沿著圖53所示之線L56-L56之剖面構造。在圖56中，在P型區域510之表面形成有高濃度N型區域512d(408a)。高濃度N型區域512d之植入深度成為較淺，P型區域510延伸到高濃度N型區域512d之底部。該高濃度N型區域512d對應到圖53所示之N型雜質區域408a，經由通孔/接觸部連接到源極線(SL2)。但是，在圖56中未顯示源極線SL。
如圖54至圖56所示，高濃度P型區域在N型區域表面形成較淺，高濃度N型區域在P型區域表面形成較淺。對相同之區域，不是進行低濃度之雜質植入和高濃度之雜質植入之2個階段之雜質植入，而是在高濃度雜質區域不進行低濃度雜質植入處理，只進行高濃度雜質植入處理。
圖57概略地表示依照本發明之實施形態7之記憶單元MC之平面布置。在圖57中，設有鄰接P型區域503b之高濃度N型區域512c。該高濃度N型區域512c連接到讀出位元線RBL1。
N型區域502b和P型區域510b分別形成鄰接P型區域 503b和高濃度N型區域512c。在該等之區域502b和510b上設有構成讀出字線RWL2之閘極電極佈線412b。
P型區域503a和高濃度N型區域512d被配置成分別鄰接N型區域502b和P型區域510b。N型區域505b和P型區域510a被配置成鄰接該等之區域503a和512d。以與N型區域505b和P型區域510a重疊之方式，設置構成寫入字線WWL2之閘極電極佈線414b。高濃度P型雜質區域504b和高濃度N型區域512e被配置成鄰接區域505b和510a。
高濃度P型區域504b電氣連接到寫入位元線WBL1。高濃度N型區域512c經由接觸部電氣連接到讀出位元線RBL1。
從圖54～圖56之剖面構造可以明白，在高濃度N型區域512c、512d和512e之底部具有P型區域510延伸。另外，在高濃度P型區域504b之底部，具有N型區域505b延伸。高濃度N型區域512d之底部，P型區域503a形成與P型區域510和510b電氣連接。因此，該P型區域503a與利用高濃度N型區域512a、512b和512c所形成之N型電晶體之本體區域相通，並且電氣連接。
在該圖57所示之構造中，在記憶單元MC中利用P型區域504b、503a和閘極電極505b形成有P型寫入存取電晶體PWAT。利用N型區域512d和512c和閘極電極佈線412a，形成有N型儲存/讀出存取電晶體SRAT。因此，記憶單元之電氣等效電路成為與先前之實施形態6之記憶 單元相同之等效電路。另外，資料寫入時之信號波形與先前之圖44和圖45所示之信號波形相同。因此，在此處不說明其具體之寫入/讀出動作，而參照圖58～圖60說明資料寫入時之電荷之流動。另外，在圖58～圖60中表示寫入字線WWL2被選擇時之電流之流動。
在資料寫入時，首先，將寫入字線WWL2設定在L位準。在此種情況，如圖58所示，寫入位元線WBL2經由高濃度P型區域504b和N型區域505b表面之通道，電氣連接到P型區域503a，與記憶資料對應之電荷被傳達到P型區域503a。該P型區域503a如上述之方式，電氣連接到形成在N型電晶體形成區域之底部之P型區域510。源極線SL2為電源電壓位準，因此，在高濃度N型區域512d下部之P型區域510，空乏層變窄，可以確保電荷之轉送路徑。電荷從寫入位元線移動到P型區域510b並且被儲存。利用此種方式，可以在儲存/讀出存取電晶體SRAT之本體區域，儲存與記憶資料對應之電荷。
另外，選擇寫入字線WWL2為L位準，在該寫入時，在寫入字線下部之P型區域510a未形成有通道。在此種狀態，N型區域512e和512d成為互相電氣隔離之狀態。
在N型區域502b之兩側，配置有低濃度之P型雜質區域503a和503b。讀出字線RWL2為L位準。在N型區域502b之表面未形成有通道。因此，P型雜質區域503a和503b維持為隔離之狀態。該N型區域502b具有作為電荷轉送阻止層之功能，用來規定轉送電荷之路徑。在P型區 域(通道形成區域)510b因為未形成通道，所以儲存/讀出存取電晶體SRAT維持非導通狀態。電流(電洞)從P型區域503a經由N型雜質區域512d下部之P型區域510流入到P型雜質區域510b，儲存/讀出存取電晶體SRAT之臨限電壓則進行變化。
因此，即使在對2位元之記憶單元連續形成有P型區域之構造中，對選擇記憶單元之儲存/讀出存取電晶體SRAT之本體區域，亦可以確實地儲存與記憶資料對應之電荷。
亦即，連接到源極線SL2之高濃度N型雜質區域512d在其下部形成有P型區域510，可以經由該P型區域510轉送電荷。
另外，如圖60所示，讀出位元線RBL1為L位準，電荷之更被轉送到讀出字線RWL1下部之本體區域之動作被抑制。在寫入存取電晶體PWAT之本體區域因為未儲存有電荷，所以其臨限電壓不變。只在連接至讀出位元線RBLa之儲存/存取電晶體SRAT之本體區域儲存有電荷，而使其臨限電壓進行變化。
在寫入完成後，當該寫入字線WWL2上升為H位準時，P型區域503a和504b被隔離，不產生對寫入位元線WBL1之注入電荷之逆流。
當寫入字線WWL2被驅動成為非選擇狀態之H位準之情況時，在P型區域510a形成通道，高濃度N型區域512d和512e產生電氣耦合。但是，該N型區域512e使寫入位元線和讀出位元線隔離，因而不會特別地產生問題。
在依照本發明之實施形態7之構造中，記憶單元MC可以由寫入存取電晶體和儲存/讀出存取電晶體之2個之存取電晶體所構成，可以獲得與實施形態6同樣之效果。另外，在讀出位元線RBL和寫入位元線WBL之延伸方向，不需要設置用以使記憶單元隔離之元件隔離區域(STI隔離區域)，可以連續地配置2個之記憶單元。因此，在具有與非專利文獻3或4所示之單埠TTRAM相同之單元電晶體配置之情況時，可以以高密度配置記憶單元，並可以實現高密度之雙埠口RAM。
另外，記憶單元之製造處理可以利用先前之實施形態6所示之製造處理。
[實施形態8]
圖61概略地表示依照本發明之實施形態8之半導體記憶裝置之主要部份構造。在該圖61所示之記憶裝置之構造中，對讀出位元線RBL和寫入位元線WBL之對偶，設有交叉耦合型感測放大器電路S/A。在圖61中，對讀出位元線RBL1和寫入位元線WBL1設有交叉耦合型感測放大器S/A1，對讀出位元線RBL2和寫入位元線WBL2設有交叉耦合型感測放大器電路S/A2。該圖61所示之記憶單元陣列之其他之構造與先前之圖23所示之記憶單元陣列之配置相同，在對應之部份附加相同之元件符號，而省略其詳細之說明。
交叉耦合型感測放大器電路S/A1和S/A2包含有反相閂鎖(inverter latch)之構造，在活性化時，將高側之位元 線電位驅動成為電源電壓位準，將低側之位元線電位驅動成為接地電壓位準。該感測放大器電路S/A(S/A1、S/A2)在資料讀出時被活性化。該感測放大器電路S/A之具體構造，可以利用交叉耦合之PMOS電晶體和交叉耦合之NMOS電晶體而實現，亦可以利用一般在DRAM(動態隨機存取記憶體)中所利用之構造。
圖62表示圖61所示之記憶裝置之資料讀出時之信號波形。以下參照圖62說明圖61所示之記憶裝置之資料讀出動作。
資料寫入時之動作波形與在先前之實施形態3中參照圖21所說明之動作相同。因此，省略資料寫入時之動作之說明。
在資料讀出時，首先將選擇列之讀出字線RWL(RWL2)驅動成為H位準。此時，充電線CL(CL2)為電源電壓位準之H位準。將選擇列之源極線SL(SL2)設定在L位準(接地電壓位準)。在此種情況，將寫入位元線WBL和讀出位元線RBL預充電成為中間電壓位準。寫入位元線WBL即使被預充電成為中間電壓位準，亦使寫入字線WWL在資料讀出時為H位準，成為比位元線預充電電壓為高之電壓位準，寫入存取電晶體維持在非導通狀態。另外，即使將讀出位元線RBL充電成為中間電壓位準，在非選擇列亦使讀出字線RWL為L位準，讀出存取電晶體ATR為非導通狀態，不會產生錯誤讀出。
當將該讀出字線RWL2驅動成為選擇狀態，選擇記憶單 元之讀出存取電晶體ATR導通時，依照對應之儲存電晶體ST之記憶資料(本體區域之電位)形成電流從讀出位元線RBL流向對應之源極線SL(SL2)之電流之路徑。當儲存電晶體ST之本體區域之電壓變高，臨限電壓變低之情況時，電流從讀出位元線RBL流到源極線，位元線電位降低。另外一方面，當該儲存電晶體ST之臨限電壓被設定在高的狀態之情況時，不會有電流從讀出位元線RBL對源極線SL流動，讀出位元線RBL維持在大致預充電電壓位準。因此，與實施形態3(參照圖21至圖23)中之記憶單元之構造，具有讀出資料之邏輯值關係成為相反之關係。
如上述之方式，在資料讀出時，當與選擇列對應之讀出字線RWL2被驅動成為選擇狀態時，進行連接到被選擇之讀出字線RWL2之記憶單元之資料之讀出，各個對應之讀出位元線RBL(RBL1、RBL2、…)之電壓位準，依照對應之記憶單元之記憶資料進行變化。
其次，當讀出位元線之電位充分變化時，感測放大器電路S/A1、S/A2進行活性化，對讀出位元線RBL(RBL1、RBL2)和維持在預充電電壓位準之寫入位元線之電位進行差動式放大。亦即，在利用感測放大器電路S/A進行差動放大動作時，利用寫入位元線WBL(WBL1、WBL2…)作為參考位元線。因此，在利用感測放大器電路S/A之感測動作完成後，讀出位元線RBL和對應之寫入位元線WBL，其電壓位準將成為相反。
在利用感測放大器電路S/A完成感測動作之後，將與選 擇列對應之寫入字線WWL2驅動成為選擇狀態之L位準。利用此種方式，寫入存取電晶體PWAT將導通，在儲存節點ST儲存讀出資料之反相值。亦即，當在儲存電晶體ST之本體區域儲存有電洞(hole)之情況時，其臨限電壓變低，在電洞之儲存量很少之情況時，儲存電晶體ST之臨限電壓變高。因此，當在記憶單元MC儲存有H資料之情況時，讀出位元線之電位變低，另外一方面，在儲存有L資料之情況時，讀出位元線電位與預充電電壓位準大致相同。
寫入位元線WBL被感測放大器電路S/A驅動成為與讀出位元線RBL相反之電壓位準。在儲存H資料時，對寫入位元線傳達H位準之電壓，在儲存L資料時，對寫入位元線WBL傳達接地電壓位準之電壓。利用此種方式，在記憶單元MC，經由讀取驗證寫入(read-rerify-write)動作可以進行該記憶資料之再寫入。亦即，每次之資料讀出時，對儲存節點(儲存電晶體ST之本體區域)，自動地進行再寫入(還原動作)。利用此種方式，可以抑制儲存節點(儲存電晶體ST之本體區域)之電位降低，可以長期地穩定保持資料。
當讀出動作完成時，將讀出字線RWL2和寫入字線WWL2分別驅動成為非活性狀態(非選擇狀態)。
圖63概略地表示本發明之實施形態8之半導體記憶裝置之全體之構造。在圖63中，半導體記憶裝置包含有將記憶單元(圖中未顯示)排列成為行列狀之記憶單元陣列600。在記憶單元陣列600，與記憶單元列對應地設有寫 入字線WWL和讀出字線RWL，與記憶單元行對應地設有寫入位元線WBL和讀出位元線RBL。
對於該記憶單元陣列600設有用來選擇寫入字線之寫入字線選擇電路602，和用來選擇讀出字線RWL之讀出字線選擇電路604。該等之字線選擇電路602和604在活性化時，依照位址信號，選擇與位址被指定之列對應之寫入字線WWL和讀出字線。
對於寫入位元線WBL和讀出位元線RBL，設有感測放大器電路群606。該感測放大器電路群606包含有被設置成與寫入位元線WBL和讀出位元線RBL對應，亦即與記憶單元行之各個對應而設置之感測放大器電路S/A。該感測放大器電路群606之感測放大器電路S/A依照來自讀出控制電路616之感測放大器活性化信號SAE，在資料讀出時被活性化。
為能進行資料之寫入和讀出，設有寫入/讀出行選擇電路608，寫入電路610，和讀出電路612。寫入/讀出行選擇電路608包含有：寫入行選擇閘，對寫入位元線WBL之各個而設置；寫入行解碼器，依照寫入行位址信號產生用以選擇記憶單元行之寫入行選擇信號；讀出行選擇閘，對應讀出位元線RBL之各個而設置；和讀出行解碼器，依照讀出行位址信號選擇讀出行。依照來自寫入行解碼器之寫入行選擇信號，使對寫入選擇行設置之寫入行選擇閘導通，使寫入選擇行之寫入位元線耦合到寫入電路610。依照來自讀出行解碼器之讀出行選擇信號，使讀出選擇行之 讀出選擇閘導通，用來使讀出選擇行(感測放大器電路)耦合到讀出電路612。
寫入電路610在資料寫入時，依照被施加之寫入資料D，使內部寫入資料傳達到選擇行之寫入位元線。讀出電路612在資料讀出時，對從選擇行之讀出位元線(感測放大器電路)轉送之內部讀出資料進行緩衝處理，用來產生對外部之讀出資料Q。
為能控制該等之寫入和讀出，設有：寫入控制電路614，依照寫入指示信號WRITE和讀出指示信號READ，進行寫入所必要之內部動作之實行之控制；和讀出控制電路616，依照讀出指示信號READ，進行讀出所必要之內部動作之控制。
寫入控制電路614對寫入字線選擇電路602施加寫入字線活性化信號WWDE。另外，寫入控制電路614控制寫入電路610和寫入/讀出行選擇電路608之寫入行選擇部之動作。讀出控制電路616在讀出時，對讀出字線選擇電路604施加讀出字線活性化信號RWDE，對感測放大器電路群606施加感測放大器活性化信號SAE。該讀出控制電路616更控制寫入/讀出行選擇電路608之讀出行選擇部之動作，和控制讀出電路612之資料讀出動作。
另外，在圖63中未顯示者，更設有預充電電路，在讀出時將寫入位元線WBL和讀出位元線RBL預充電成為中間電壓位準。該預充電電路亦可以在資料讀出時以單發(one shot)之形態將寫入位元線WBL和讀出位元線RBL預充電 成為中間電壓，另外，亦可以在待用時將寫入位元線WBL和讀出位元線RBL預充電成為中間電壓位準。在資料寫入時，停止對寫入位元線之預充電動作。
在該圖63所示之半導體記憶裝置中，在資料讀出時，讀出控制電路616依照讀出指示READ使讀出字線活性化信號RWDE活性化。因此，讀出字線選擇電路604對位址信號AD進行解碼，將選擇列之讀出字線RWL驅動成為選擇狀態。
當記憶單元之資料被讀出時，在指定之時序，由讀出控制電路616使感測放大器活性化信號SAE活性化。因此，感測放大器電路群606之感測放大器電路S/A被活性化，對讀出位元線RBL和寫入位元線WBL之電壓進行差動式放大。當感測動作完成，確定寫入位元線WRL和讀出位元線RBL之電壓為H位準和L位準時，寫入控制電路614依照讀出指示READ使寫入字線活性化信號WWDE活性化。因此，寫入字線選擇電路602對與讀出指示一起被施加之位址信號AD進行解碼，將選擇列之寫入字線RWL驅動成為選擇狀態。依照此種方式，利用感測放大器電路對選擇列之記憶單元之資料進行再寫入。
與該再寫入動作並行地，寫入/讀出行選擇電路608在讀出控制電路612之控制下進行讀出位元線選擇，將被感測放大器電路放大並閂鎖之資料轉送到讀出電路612。讀出電路612在讀出控制電路之控制下，從內部讀出資料產生外部資料Q。
當讀出循環完成時，寫入控制電路614使寫入字線選擇電路602非活性化，讀出控制電路616使讀出字線選擇電路604和感測放大器電路群606和寫入/讀出行選擇電路608之讀出行選擇部和讀出電路612非活性化。
在資料寫入時，寫入控制電路614依照寫入指示WRITE控制寫入字線選擇電路602，寫入電路614，寫入/讀出行選擇電路608和寫入電路610，選擇寫入位元線WBL和寫入字線WWL，對選擇列和選擇行之記憶單元實行資料之寫入。讀出控制電路616在資料寫入時為待用狀態，不進行資料之讀出動作。
另外，在寫入控制電路614，寫入時和讀出時之選擇寫入字線之時序成為不同。該時序之調整可以利用以下之構造實現。亦即，在讀出控制電路616，在資料讀出時，使寫入字線活性化信號RWDE延遲而產生感測放大器活性化信號。在寫入控制電路，在寫入時，依照寫入指示WRITE產生第1寫入列選擇活性化信號，在讀出時，依照讀出指示READ產生延遲時間比感測放大器活性化信號為大之感測延遲信號。產生該等之寫入列選擇活性化信號和感測延遲信號之邏輯和之信號，作為寫入字線活性化信號WWDE。
另外，在對寫入控制電路614之讀出時，需要施加讀出位址信號。亦即，在寫入埠口之位址輸入電路，經由構建成不論進行寫入存取或讀出存取都取入位址信號之方式，可以容易地因應。但是，在分別設有寫入位址信號傳送線和讀出位址信號傳送線之情況時，則需要在寫入位址 輸入電路設置選擇之電路，用來選擇寫入位址信號和讀出位址信號之一方。
另外，在資料讀出時之再寫入時，亦可以利用使讀出字線之信號反轉，將其傳達到對應之寫入字線之構造。非選擇讀出字線為L位準，非選擇寫入字線為H位準。只在選擇列，使讀出字線成為H位準，寫入字線成為L位準。因此，在各個記憶單元列，即使讀出字線和對應之寫入字線經由反相器耦合時，亦不會有問題。在此種情況，不需要利用寫入控制電路614進行寫入字線之選擇控制，讀出控制電路616依照感測放大器活性化信號之延遲信號，使被設在各個讀出字線之三態反相器活性化。
另外，該實施形態8所示之再寫入動作，亦可以適用在未設有實施形態4、6和7所示之儲存電晶體之記憶單元構造，而可以獲得同樣之效果。另外，先前之實施形態6之變更例所示之記憶單元之製造步驟處理和來自記憶裝置基板之源極線偏壓之構造，亦同樣地可以適用在實施形態8。
依照上述方式之本發明之實施形態8時，在資料讀出時利用對各個記憶單元所設置之感測放大器電路，對寫入位元線和讀出位元線之電壓進行差動式放大，然後，使用寫入字線將其轉送到儲存節點。因此，可以抑制儲存節點之電壓變化，可以長期地穩定保持資料。
本發明可以適用在一般之大容量雙埠口RAM。特別是適用在被積體化於與3D圖形和網路機器等之處理器/邏輯 電路在同一半導體基板上之混載記憶體，可以用來實現高積體化之可高速存取之系統LSI。
上面已詳細地說明本發明，但是該等只作為舉例用，不用來限定本發明，本發明之範圍只由所附之申請專利範圍解釋而宜明白地理解。
1‧‧‧SOI基板
2‧‧‧矽基板
3‧‧‧絕緣膜層
4‧‧‧矽層
10、12、14‧‧‧N型雜質區域
11、13‧‧‧P型雜質區域
13a‧‧‧通道形成區域
13b‧‧‧電荷儲存節點
15‧‧‧全溝渠隔離區域
16、18‧‧‧閘絕緣膜
17、19‧‧‧閘極電極
21‧‧‧記憶單元陣列
22A‧‧‧埠口A介面電路
22B‧‧‧埠口B介面電路
23A‧‧‧埠口A控制電路
23B‧‧‧埠口B控制電路
24A‧‧‧埠口A列選擇驅動電路
24B‧‧‧埠口B列選擇驅動電路
25A‧‧‧埠口A行選擇電路
25B‧‧‧埠口B行選擇電路
26A‧‧‧埠口A讀出/寫入電路
26B‧‧‧埠口B讀出/寫入電路
30a、30b、31‧‧‧N型雜質區域
32‧‧‧閘極電極
33‧‧‧P型本體區域
34‧‧‧埋入絕緣膜
35‧‧‧元件隔離區域
37a、37b‧‧‧活性區域
39a、39b‧‧‧突出部
40a~40d、41a~41b‧‧‧第2金屬佈線
42a、42b、43a~43d‧‧‧第1金屬佈線
44a、44b、45a~45d‧‧‧多晶矽閘極電極佈線
50a~50e‧‧‧活性區域
51a、51b、52a、52b、53a、53b‧‧‧第2金屬佈線
54a、54b‧‧‧多晶矽閘極佈線
55a~55c‧‧‧腳部
57a~57d‧‧‧閘極佈線部分
58‧‧‧多晶矽閘極佈線部分
60a~60h‧‧‧第1金屬佈線
65‧‧‧矽基板
70‧‧‧埋入絕緣膜
71a~71d、79‧‧‧N型雜質區域
72a~72c‧‧‧P型雜質區域
73a~73c‧‧‧閘極佈線
74a、74b‧‧‧接觸部
75a、75b‧‧‧第1金屬佈線
78a~78d‧‧‧元件隔離區域
80a~80c、81a、81b、82a、82b、83a、83b‧‧‧第2金屬佈線
84a~84f‧‧‧多晶矽閘極佈線
85a、85b、86a、86b‧‧‧第1金屬佈線
90a、90b‧‧‧活性區域
92a~92d‧‧‧P型雜質區域
95a~95d‧‧‧源極通孔/接觸部
96a、96b‧‧‧位元線接觸部
97a~97d‧‧‧位元線接觸部
100‧‧‧矽基板
101‧‧‧埋入絕緣膜
102a、102b‧‧‧高濃度P型區域
102c‧‧‧P型區域
120a、120b‧‧‧P型雜質區域
103a、104‧‧‧N型區域
104a‧‧‧多晶矽閘極佈線
105a~105d‧‧‧元件隔離區域
106、107a、107b‧‧‧N型雜質區域
108‧‧‧P型雜質區域
110‧‧‧記憶單元陣列
112‧‧‧寫入埠口存取電路
114‧‧‧讀出埠口存取電路
116‧‧‧寫入埠口控制電路
118‧‧‧讀出埠口控制電路
130a‧‧‧P型區域
130b‧‧‧高濃度P型區域
132a、B‧‧‧N型本體區域
135‧‧‧N型雜質區域
137a、137b‧‧‧多晶矽閘極佈線
199a、199b‧‧‧活性區域
200a、200b‧‧‧凸部區域
202a~202d‧‧‧凹部區域
204a~204d‧‧‧P型雜質區域
208a、208b‧‧‧多晶矽閘極電極佈線
206a~206d‧‧‧多晶矽閘極電極佈線
211‧‧‧矽基板
212a~212c‧‧‧N型雜質區域
213‧‧‧埋入絕緣膜
214a、214b、215a‧‧‧P型雜質區域
216a、216b‧‧‧元件隔離區域
220a~220d‧‧‧接觸部
224a~224d‧‧‧第1金屬佈線
226a~226d、228a~228d‧‧‧接觸部
230a、230b、232a、232b‧‧‧第2金屬佈線
240a、240b、242a、242b、244a、244b‧‧‧第3金屬佈線
245a、245b‧‧‧通孔/接觸部
250、251、254、255、256‧‧‧N型雜質區域
252‧‧‧P型雜質區域
253‧‧‧第1金屬佈線
260‧‧‧寫入充電線選擇驅動電路
262‧‧‧寫入充電線驅動器
264‧‧‧讀出充電線選擇驅動電路
266‧‧‧讀出充電線驅動器
300‧‧‧N型雜質區域
302‧‧‧P型擴散區域
303‧‧‧P型雜質區域
305a、305b、307a、307b‧‧‧閘極電極佈線
309‧‧‧突出部
310a、310b、312a、312b、314a、314b‧‧‧第2金屬佈線
320a、320b、322a、322b‧‧‧第1金屬佈線
325‧‧‧源極線通孔/接觸部
326‧‧‧讀出位元線接觸部
327‧‧‧寫入位元線接觸部
330‧‧‧埋入絕緣膜
332a、332b‧‧‧高濃度P型區域
333‧‧‧N型區域
334‧‧‧P型區域
336a~336d‧‧‧元件隔離區域
338a、338b‧‧‧高濃度N型區域
340‧‧‧埋入絕緣膜
350a、350b‧‧‧P型區域
352‧‧‧層間絕緣膜
352a、352b‧‧‧N型區域
356a‧‧‧通孔
356b、356c‧‧‧通孔
360‧‧‧半導體基板區域
365‧‧‧通孔(接觸部)
400‧‧‧N型活性區域
404a、404b‧‧‧高濃度P型雜質區域
406a、406b‧‧‧P型區域
410a、412a、410b、412b‧‧‧閘極電極佈線
414a、414b、416a、416b、418a、418b‧‧‧第2金屬佈線
420a、420b、422a、422b‧‧‧第1金屬佈線
424‧‧‧接觸部
426‧‧‧源極線通孔/接觸部
408a‧‧‧高濃度N型區域
428‧‧‧接觸部
500‧‧‧埋入絕緣膜
502b、502c、505a、505b‧‧‧N型區域
503a、503c‧‧‧P型區域
504a、504b‧‧‧高濃度P型區域
508a~508f‧‧‧元件隔離區域
510‧‧‧P型區域
510a~510d‧‧‧通道形成區域
512a~512c‧‧‧高濃度N型區域
600‧‧‧記憶單元陣列
602‧‧‧寫入字線選擇電路
604‧‧‧讀出字線選擇電路
606‧‧‧感測放大器電路群
608‧‧‧寫入/讀出選擇電路
610‧‧‧寫入電路
612‧‧‧讀出電路
614‧‧‧寫入控制電路
616‧‧‧讀出控制電路
AT‧‧‧存取電晶體
ATA‧‧‧埠口A存取電晶體
ATAa~ATAc‧‧‧埠口A存取電晶體
ATB‧‧‧埠口B存取電晶體
ATBa~ATBc‧‧‧埠口B存取電晶體
ATW‧‧‧寫入存取電晶體
ATR‧‧‧讀出存取電晶體
BCTA、BCTB‧‧‧位元線通孔/接觸部
CL‧‧‧驅動器
CLD、CLD1、CLD2‧‧‧充電器
DDST、DDSTa~DDSTc‧‧‧雙汲極儲存電晶體
CCTa~CCTd‧‧‧源極線接觸部
CTa~CTf‧‧‧位元線接觸部
DNA、DNB‧‧‧汲極節點
G‧‧‧閘極電極
G1、G3‧‧‧AND型解碼器
G2、G4‧‧‧AND型驅動器
G20、G22‧‧‧AND型解碼電路
G21‧‧‧AND電路
MC、MC11、MC12、MC21、MC22、MC31、MC32‧‧‧記憶單元
MCa、MCb、MCc‧‧‧記憶單元
NG1‧‧‧NAND型驅動器
NG20‧‧‧NOR電路
PN‧‧‧預充電節點
PWAT‧‧‧寫入存取電晶體
QG1‧‧‧OR型解碼器
RAT‧‧‧讀出存取電晶體
RG、RG1~RG4‧‧‧多晶矽閘極電極
S‧‧‧源極節點
S/A1、S/A2‧‧‧交叉耦合型感測放大器
SCTa、SCTb‧‧‧源極通孔/接觸部
SRAT‧‧‧儲存/讀出存取電晶體
ST‧‧‧儲存電晶體
SN‧‧‧儲存節點
VTa、VTb‧‧‧通孔
WAT‧‧‧寫入存取電晶體
WCTa、WCTb‧‧‧字線通孔/接觸部
WDA、WDA1‧‧‧埠口A字線
WDA2‧‧‧埠口A字線
WDB、WDB1、WDB2‧‧‧埠口B字線
WLA‧‧‧驅動器
WLB‧‧‧驅動器
圖1概略地表示成為本發明之基礎之TTRAM單元之剖面構造。
圖2表示圖1所示之TTRAM單元之電性等效電路。
圖3是信號波形圖，用來表示圖1和圖2所示之TTRAM之資料寫入/讀出之動作。
圖4概略地表示依照本發明之實施形態1之半導體記憶裝置之全體之構造。
圖5概略地表示圖4所示之記憶單元陣列之構造和充電線及字線驅動器之構造。
圖6A表示儲存電晶體之平面佈置，圖6B表示儲存電晶體之電氣等效電路。
圖7概略地表示沿著圖6A所示之線L7-L7之剖面構造。
圖8概略地表示沿著圖6A所示之線L8-L8之剖面構造。
圖9表示本發明之實施形態1之埠口交替存取時之主要信號波形圖。
圖10表示圖5所示之CL驅動器，WLB驅動器和WLB驅動器之構造之一實例。
圖11概略地表示依照本發明之實施形態1之半導體記 憶裝置之記憶單元陣列之平面布置。
圖12概略地表示依照本發明之實施形態2之記憶單元陣列之平面布置。
圖13概略地表示沿著圖12所示之線L13-L13之剖面構造。
圖14概略地表示沿著圖12所示之線L14-L14之剖面構造。
圖15概略地表示依照本發明之實施形態2之半導體記憶裝置之驅動充電線之CL驅動器之構造。
圖16表示圖12所示之記憶單元陣列之電氣等效電路。
圖17概略地表示依照本發明之實施形態3之半導體記憶裝置之記憶單元陣列之平面布置。
圖18概略地表示沿著圖17所示之線L18-L18之剖面構造。
圖19概略地表示沿著圖17所示之線L19-L19之剖面構造。
圖20表示本發明之實施形態3之記憶單元陣列之雜質區域之配置和閘極電極。
圖21是信號波形圖，用來表示依照本發明之實施形態3之半導體記憶裝置之資料讀出動作。
圖22表示依照本發明之實施形態3之半導體記憶裝置之資料寫入時之信號波形。
圖23概略地表示圖17所示之記憶單元陣列之電氣等效電路。
圖24概略地表示依照本發明之實施形態3之半導體記憶裝置之全體之構造。
圖25概略地表示依照本發明之實施形態4之半導體記憶裝置之記憶單元陣列之平面布置。
圖26概略地表示沿著圖25所示之線L26-L26之剖面構造。
圖27概略地表示沿著圖25所示之線L27-L27之剖面構造。
圖28表示圖25所示之記憶單元陣列之電氣等效電路。
圖29概略地表示依照本發明之實施形態5之半導體記憶裝置之記憶單元陣列之活性區域和多晶矽閘極電極佈線之平面布置。
圖30概略地表示沿著圖29所示之線L30-L30之剖面構造。
圖31概略地表示圖29所示之平面布置之上層之第1金屬佈線之平面布置。
圖32概略地表示圖31所示之平面布置之上層之第2和第3金屬佈線之布置。
圖33概略地表示本發明之實施形態5之記憶單元之雜質區域和閘極電極之配置。
圖34表示圖32所示之記憶單元陣列之電氣等效電路。
圖35是信號波形圖，用來表示圖34所示之記憶單元陣列之資料寫入時之動作。
圖36表示圖35所示之記憶單元陣列之資料讀出時之信 號波形。
圖37概略地表示依照本發明之實施形態5之半導體記憶裝置之用以驅動充電線之部份之構造。
圖38是信號波形圖，用來表示圖37所示之充電線驅動部之動作。
圖39概略地表示依照本發明之實施形態6之半導體記憶裝置之記憶單元陣列之平面布置。
圖40概略地表示沿著圖39所示之線L40-L40之剖面構造。
圖41概略地表示沿著圖39所示之線L41-L41之剖面構造。
圖42概略地表示圖39所示之記憶單元之雜質區域和閘極電極之布置。
圖43表示圖39所示之記憶單元陣列之電氣等效電路。
圖44是信號波形圖，用來表示依照本發明之實施形態6之記憶裝置之資料寫入時之動作。
圖45表示依照本發明之實施形態6之記憶裝置之資料讀出時之信號波形。
圖46A表示實施形態6之記憶單元製造步驟之P型雜質植入步驟，圖46B表示對該記憶單元之N型雜質植入步驟。
圖47A表示實施形態6之記憶單元製造步驟之P型雜質植入步驟，圖47B表示對該記憶單元之N型雜質植入步驟。
圖48A表示本發明之實施形態6之記憶單元製造步驟之P型雜質植入步驟，圖48B是剖面圖，用來表示對該記憶 單元之N型雜質植入步驟。
圖49概略地表示本發明之實施形態6之變更例之記憶單元之平面布置。
圖50概略地表示沿著圖49所示之線L50-L50之剖面構造。
圖51概略地表示沿著圖49所示之線L51-L51之剖面構造。
圖52概略地表示本發明之實施形態6之變更例之記憶單元之陣列之電氣等效電路。
圖53概略地表示依照本發明之實施形態7之半導體記憶裝置之記憶單元陣列之平面布置。
圖54概略地表示沿著圖53所示之線L54-L54之剖面構造。
圖55概略地表示沿著圖53所示之線L55-L55之剖面構造。
圖56概略地表示沿著圖53所示之線L56-L56之剖面構造。
圖57概略地表示本發明之實施形態7之記憶單元之背面布置和電荷(電洞)之流動。
圖58概略地表示圖57所示之記憶單元之資料寫入時之經由寫入存取電晶體之電荷(電洞)之流動之路徑。
圖59表示對圖57所示之記憶單元之源極節點之電荷之流動。
圖60概略地表示對圖57所示記憶單元之基板區域之電 荷之流動。
圖61概略地表示依照本發明之實施形態8之半導體記憶裝置之主要部份之構造。
圖62是信號波形圖，用來表示圖61所示之半導體記憶裝置之資料讀出時之動作。
圖63概略地表示依照本發明之實施形態8之半導體記憶裝置之全體之構造。
21‧‧‧記憶單元陣列
ATA‧‧‧埠口A存取電晶體
ATB‧‧‧埠口B存取電晶體
CLD1、CLD2‧‧‧充電線(CL)驅動器
DDST‧‧‧雙汲極儲存電晶體
DNA、DNB‧‧‧汲極節點
MC11、MC12、MC21、MC22‧‧‧記憶單元
WDA1、WDA2‧‧‧埠口A字線(WLA)驅動器
WDB1、WDB2‧‧‧埠口B字線(WLB)驅動器

Claims (25)

  1. 一種半導體記憶裝置，其具備有：複數之記憶單元，被排列成為行列狀，分別形成在絕緣膜上；各個記憶單元包含有：第1電晶體，利用本體區域之電壓記憶資訊，且具有接受固定電壓之第1導通節點和利用上述本體區域而被配置成與上述第1導通節點隔離之第2和第3導通節點；第2電晶體，具有連接到上述第1電晶體第2導通節點之第4導通節點；和第3電晶體，具有連接到上述第1電晶體第3導通節點之第5導通節點；並且具備有：複數之第1字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之第2電晶體之控制電極；複數之第2字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之第3電晶體之控制電極；複數之充電線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之第1電晶體之控制電極；複數之第1位元線，被配置成與上述各個記憶單元行對應，分別連接到對應之行之記憶單元之第2電晶體之第6導通節點；和複數之第2位元線，被配置成與上述各個記憶單元行對 應，分別連接到對應之行之記憶單元之第3電晶體之第7導通節點。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，上述各個第1電晶體具備有：第1雜質區域，形成在控制電極之下部，構成上述本體區域；第2雜質區域，形成鄰接上述第1雜質區域，構成連接到上述第2電晶體之上述第2導通節點；第3雜質區域，對於上述第1雜質區域被配置成面對上述第2雜質區域，構成連接到上述第3電晶體之第3導通節點；和第4雜質區域，在上述第1雜質區域之與面對上述第2和第3雜質區域之邊為不同之區域，構成被配置成與上述第1雜質區域鄰接之上述第1導通節點。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，在行方向排列而配置之記憶單元之第2和第3電晶體，形成在行方向直線延伸而被配置之活性區域，對應之行之第1和第2位元線被配置成在其間包夾對應之行之記憶單元之活性區域；和上述第1電晶體於上述第2和第3電晶體之形成區域之間之部份，以從上述活性區域在列方向越過對應之第1位元線地突出之方式配置有突出區域，在上述之突出區域形成有用以構成上述本體區域和上述第1導通節點之區域，形成上述第2和第3導通節點之區域分別與形成第2和第3電晶體之第4和第5之導通節點之區域共用。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中，在 各個記憶單元列，上述第1和第2字線被配置成將上述充電線包夾在其間。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，上述各個記憶單元形成在矩形形狀之活性區域；上述各個記憶單元之第1電晶體具有包含腳部和台部之T字形構造之控制電極，對於上述腳部，上述第2和第3電晶體被配置成互相面對；和上述第2和第3電晶體之複數之控制電極，對於上述腳部具有對稱之L字形構造。
  6. 如申請專利範圍第5項之半導體記憶裝置，其中，上述之各個第1字線連接到沿著行方向鄰接之2列之記憶單元之第2電晶體之控制電極；上述第2字線連接到沿著上述行方向鄰接之2列之記憶單元之第3電晶體之控制電極；上述第2和第3電晶體沿著列方向交替地配置；和鄰接列之沿著行方向鄰接而排列之記憶單元，連接到不同之位元線。
  7. 如申請專利範圍第5項之半導體記憶裝置，其中，上述各個第1字線具有在鄰接之第2字線下部延伸，電氣耦合到對應之第2電晶體之控制電極之部份；和上述各個第2字線具有在鄰接之第1字線下部延伸，電氣耦合到對應之鄰接記憶單元之第3電晶體之控制電極之部份。
  8. 一種半導體記憶裝置，其具備有： 複數之記憶單元，被排列成行列狀，分別形成在絕緣膜上；各個記憶單元包含有：第1電晶體，利用本體區域之電壓記憶資訊，且具有接受固定電壓之第1導通節點和利用上述本體區域而被配置成與上述第1導通節點隔離之第2導通節點；第2電晶體，具有連接到上述第1電晶體之第2導通節點之第3導通節點；和第3電晶體，具有連接到上述第1電晶體之上述本體區域之第4導通節點，而導電型與上述第1和第2電晶體不同；並且具備有：複數之第1字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之第2電晶體之控制電極；複數之第2字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之第3電晶體之控制電極；複數之充電線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之第1電晶體之控制電極；複數之第1位元線，被配置成與上述各個記憶單元行對應，分別連接到對應之行之記憶單元之第2電晶體之第5導通節點；和複數之第2位元線，被配置成與上述各個記憶單元行對應，分別連接到對應之行之記憶單元之第3電晶體之第6導通節點。
  9. 如申請專利範圍第8項之半導體記憶裝置，其中，在行方向排列而配置之記憶單元沿著行方向交替地配置有凸部區域和凹部區域，形成在沿著行方向連續延伸而配置之活性區域；和上述第1和第2電晶體形成在上述凸部區域，而上述第3電晶體形成在上述凹部區域。
  10. 如申請專利範圍第8項之半導體記憶裝置，其中，在記憶單元各列，上述第1和第2字線被配置成將上述充電線包夾在其間。
  11. 如申請專利範圍第8項之半導體記憶裝置，其中，在記憶單元各列，上述第2字線和上述充電線被配置成將用以傳達上述固定電壓之電壓線包夾在其間，而上述電壓線被配置成與記憶單元列對應。
  12. 如申請專利範圍第8項之半導體記憶裝置，其中，上述各個記憶單元形成在矩形形狀之活性區域；上述各個記憶單元之第1電晶體具有包含腳部和台部之T字形構造之控制電極，對於上述腳部上述第2和第3電晶體被配置成互相面對；上述第2和第3電晶體之各個之控制電極，對於上述腳部具有對稱之L字形構造；在各個之活性區域，形成上述第2電晶體之區域和形成上述第3電晶體之區域之導電型成為不同。
  13. 如申請專利範圍第8項之半導體記憶裝置，其中，上述各個第1字線連接到沿著行方向鄰接之2列之記憶 單元之第2電晶體之控制電極；上述第2字線連接到沿著上述行方向鄰接之2列之記憶單元之第3電晶體之控制電極；上述第2和第3電晶體沿著列方向交替地配置；上述第2電晶體在行方向排列而配置，且上述第3電晶體在行方向排列而配置；和鄰接列之沿著行方向排列而配置之2個之第2電晶體分別連接到不同之第1位元線，且鄰接列之在行方向排列而配置之2個之第3電晶體連接到不同之第2位元線。
  14. 如申請專利範圍第13項之半導體記憶裝置，其中，在行方向，第1和第2電晶體交替地配置，且在上述行方向，上述第1和第3電晶體交替地配置。
  15. 一種半導體記憶裝置，其具備有：複數之記憶單元，形成在絕緣膜層上且被排列成行列狀；上述各個記憶單元具備有：第1電晶體，與上述第1電晶體串聯連接之第2電晶體，和控制電極連接到上述第1電晶體之本體區域且與上述第1電晶體串聯連接之第3電晶體；上述第1和第3電晶體之間之連接節點耦合到供給指定電壓之源極線；並且具備有：複數之充電線，被配置成與各個記憶單元列對應，分別連接到對應之列之記憶單元之第1電晶體之控制電極；複數之字線，被配置成與各個記憶單元列對應，分別連接到對應之列之記憶單元之第2電晶體之控制電極； 複數之第1位元線，被配置成與各個記憶單元行對應，分別連接到對應之行之記憶單元之第2電晶體；和複數之第2位元線，被配置成與各個之記憶單元行對應，分別連接到對應之行之記憶單元之第3電晶體。
  16. 如申請專利範圍第15項之半導體記憶裝置，其中，在行方向排列而配置之記憶單元沿著行方向交替地配置有凸部區域和凹部區域，形成在沿著行方向連續延伸而配置之活性區域；和上述第1和第2電晶體形成在上述凸部區域，上述第3電晶體形成在上述凹部區域，在上述凹部區域形成有與上述第1電晶體之本體區域耦合之雜質區域，上述雜質區域耦合到上述第3電晶體之控制電極。
  17. 一種半導體記憶裝置，其具備有：複數之記憶單元，被排列成為行列狀，分別形成在絕緣膜上且具有導電型不同之第1和第2電晶體，上述第1電晶體具有電氣連接到上述第2電晶體之本體區域之第1導通節點，第2導通節點，和第1控制電極，且第2電晶體具有用來接受基準電壓之第3導通節點，第4導通節點，和第2控制電極；複數之第1字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之上述第1電晶體之第1控制電極；複數之第2字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之上述第2電晶體之第2控制電極； 複數之第1位元線，被配置成與各個之上述記憶單元行對應；分別連接到對應之行之上述第1電晶體之第2導通節點；和複數之第2位元線，被配置成與上述各個記憶單元行對應，分別連接到對應之行之上述第2電晶體之第4導通節點。
  18. 如申請專利範圍第17項之半導體記憶裝置，其中，在上述各個記憶單元中，上述第1電晶體具有：上述第1控制電極，由用來構成對應之第1字線之一部份而被直線性地配置之第1電極佈線所構成；和上述第1和第2導通節點，由對於上述第1電極佈線，被配置成互相面對之第1導電型之第1、第2雜質區域所構成；和上述第2電晶體具有：上述第2控制電極，由具有與上述第1電極佈線平行之第1部份和在與上述第1部份交叉之方向延伸之第2部份之第2電極佈線所構成；上述本體區域，由成為鄰接上述第2雜質區域且形成在上述第2電極佈線之下部之第1導電型之第3雜質區域所構成；和上述第3和第4導通節點，由對於上述第2部份被配置成互相面對之第2導電型之雜質區域所構成。
  19. 如申請專利範圍第18項之半導體記憶裝置，其中，上述絕緣膜形成在接受上述基準電壓之半導體基板上；且構成上述第2電晶體之第3導通節點之雜質區域，經由形成在上述絕緣膜之穿通開口部電氣連接到上述半導 體基板上。
  20. 如申請專利範圍第17項之半導體記憶裝置，其中，在上述各個記憶單元中，上述第1電晶體具有：上述第1控制電極，由用來構成對應之第1字線之一部份而被直線式地配置之第1電極佈線所構成；上述之第1和第2導通節點，由對於上述第1電極佈線，被配置成互相面對之第1導電型之第1和第2雜質區域所構成；上述第1雜質區域形成在用以構成上述第1電晶體之本體區域之第2導電型之第3雜質區域表面；和上述第2雜質區域，以達到上述絕緣膜之方式而形成；和上述第2電晶體具有：上述第2控制電極，由與上述第1電極佈線平行之第2電極佈線所構成；上述本體區域，由第1導電型之第4雜質區域所形成，而該第4雜質區域形成與上述第2雜質區域電氣連接且鄰接於上述第1電晶體之形成區域，和形成涵蓋上述第2電晶體之形成區域全體；和上述第3和第4導通節點，由對於上述第2電極佈線成為互相面對而形成在上述第4雜質區域表面之第2導電型之第5和第6雜質區域所構成。
  21. 如申請專利範圍第20項之半導體記憶裝置，其中，更具備有：第2導電型之第7雜質區域，對於上述第5雜質區域和上述第1電極佈線形成互相面對，成為鄰接上述第1雜質區域和形成在上述第4雜質區域之表面。
  22. 如申請專利範圍第17項之半導體記憶裝置，其中， 更具備有：複數之感測放大器電路，被配置成與各個記憶單元行對應，分別在資料讀出時被活性化，而在活性化時，對於對應之行之第1和第2位元線之電位，進行差動式放大並閂鎖(latch)；第2字線選擇電路，在上述資料讀出時被活性化，而在活性化時，將與被指定位址之列對應而配置之第2字線驅動成為選擇狀態；和第1字線選擇電路，在上述資料讀出時，於上述感測放大器電路之活性化後，將與上述被指定位址之列對應而配置之第1字線驅動成為選擇狀態，並且在資料寫入時，依照位址信號將與被指定位址之列對應之第1字線驅動成為選擇狀態。
  23. 一種半導體記憶裝置，其具備有：複數之記憶單元，被排列成為行列狀，分別具有：電荷儲存節點；第1導電型之第1電晶體，在資料寫入時將與寫入資料對應之電荷傳達到上述電荷儲存節點；和第2導電型之第2電晶體，在資料讀出時依照上述電荷儲存節點之電位選擇性地傳達基準電位節點之電壓；複數之第1字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之上述第1電晶體之第1控制電極；複數之第2字線，被配置成與上述各個記憶單元列對應，分別連接到對應之列之記憶單元之上述第2電晶體之 第2控制電極；複數之第1位元線，被配置成與上述各個記憶單元行對應，分別連接到對應之行之上述第1電晶體之第1導通節點；複數之第2位元線，被配置成與上述各個記憶單元行對應，分別連接到對應之行之上述第2電晶體之第2導通節點；複數之感測放大器電路，被配置成與上述各個記憶單元行對應，在資料讀出時被活性化，而在活性化時，對於對應之行之第1和第2位元線之電壓進行差動式放大；和列選擇電路，在上述資料讀出時，將與依照位址信號被指定位址之列對應而配置之第2字線，於感測放大器電路之活性化前，驅動成為選擇狀態，並且在上述感測放大器電路之活性化後，將與上述被指定位址之列對應而配置之第1字線驅動成為選擇狀態。
  24. 如申請專利範圍第23項之半導體記憶裝置，其中，上述電荷儲存節點是在上述基準電位節點和對應之第2位元線之間，與上述第2電晶體形成串聯連接之第2導電型之第3電晶體之本體區域；且上述本體區域在上述第1電晶體之導通時，經由上述第1電晶體電氣耦合到對應之第1位元線。
  25. 如申請專利範圍第23項之半導體記憶裝置，其中，上述電荷儲存節點為上述第2電晶體之本體區域，上述第2電晶體連接在上述基準電位節點和對應之第2位元線 之間，而上述第1電晶體連接在上述本體區域和對應之第1位元線之間。
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