CN101266981B - 半导体存储装置 - Google Patents

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Abstract

本发明涉及一种半导体存储装置。其中，由第1端口存取晶体管(ATA)和第2端口存取晶体管(ATB)、以及与这些存取晶体管公共结合的存储晶体管(DDST)构成一个存储单元。第1端口存取晶体管与该存储晶体管的第1电极(DNA)结合，第2端口存取晶体管与该存储晶体管的第3电极(DNB)结合。这些第1端口和第2端口存取晶体管分别在第1和第2端口字线选择时处于选择状态，将对应的存储晶体管的对应的第2和第3电极分别与第1和第2端口字线(BL2A、BL2B)结合。能够提供一种存储单元随着制造工艺的微细化而按比例缩小的双端口存储单元。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，特别涉及具有形成在绝缘膜上的SOI(绝缘体上硅)结构的晶体管的半导体存储装置。特别地，本发明涉及能够通过多个端口进行存取的多端口半导体存储装置的存储单元阵列的配置。
背景技术
在图像数据处理领域等中，为了高速地处理大量的数据，将处理器等逻辑电路和存储装置集成在同一个半导体芯片上的系统LSI被广泛地应用。在这种系统LSI中，由于逻辑电路和存储装置通过芯片上布线相互连接，故能够获得了以下的优点：
(1)信号布线的负荷比端口上的布线要小，能够高速地传送数据/信号，
(2)由于不受管脚端子数的制约，故能够扩大数据的总线宽度，并能够扩大数据传送的带宽，
(3)由于在半导体芯片上集成了各种组成元件，故能够实现小型化的系统，以及
(4)作为形成在半导体芯片上的组成元件，能够配置程序库化的宏，改善设计效率。
由于上述理由等，系统LSI可以广泛地应用于各种领域。作为集成的存储器装置，可以使用动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、以及闪速存储器等非易失性半导体存储装置等。此外，作为逻辑电路，也可以使用进行控制及数据处理的处理器、模拟数字转换电路等模拟处理电路、以及专用的进行逻辑处理的逻辑电路等。
为了实现高速的存储器系统，在该存储装置中有：具有两个端口，并能够从该两个端口分别存取的双端口RAM。在双端口RAM中，从一个存取端口读写数据期间，能够通过另一个存取端口进行数据的读写。
现在，基于SRAM单元的双端口RAM被广泛应用。但是，随着数据处理量的增大，必须增大存储器容量，在文献1(H.Hidaka等，《用于ULSIDRAM的高密度双端口存储单元操作和阵列结构》，ISSCC，第27册，第4期，1992，第610-617页)，以及专利文献2(Y.Agata等，《一种具有双端口交叉存取的DRAM结构(D2RAM)的8纳米随机循环嵌入式RAM宏》，IEEE固体电路杂志，第35卷，第11期，2000，第1668-1672页)中出现了对基于DRAM存储器单元的双端口RAM的记载。
在文献1中所示的双端口RAM中，使用一个电容器和2个晶体管构成1个存储单元。通过将不同端口的位线交替配置，从而减少了由于位线间的电容耦合而引起的噪声。此外，将读出放大器设置在位线的两侧，在读出放大器处，将分割及不分割的位线结合。利用这种位线电容的不平衡，设置存储单元数据的读出电压差，通过两侧的读出放大器，将读出到分割和不分割的位线的各数据并行放大。
在文献1中，采用折叠的位线结构，通过对每条位线设置读出放大器，高密度地配置存储单元，此外，通过将不同端口的位线交替地配置而改善噪声容限。
文献2(Y.Agata等，《一种具有双端口交叉存取的DRAM结构(D2RAM)的8纳米随机循环嵌入式RAM宏》，IEEE固体电路杂志，第35卷，第11期，2000，第1668-1672页)中所示的结构中，同样也采用了2个晶体管/1个电容型的DRAM单元。在文献2示出的结构中，存储单元配置成开放式位线结构，降低读出放大器的配置间距，相应地，降低存储单元尺寸。位线在每个不同端口上交替地配置，当一个端口存取时，将其它端口的位线用作屏蔽线，降低位线间的电容耦合噪声。
在文献2中所示的结构中，为了进行高速地存取，交替地通过两个端口进行存取，将内部的数据传送动作流水线化。此外，为了使写入动作高速化，在传送动作之前向存储单元进行写入，通过进行数据写入后的读出/恢复来缩小写入时间。
此外，在文献3(F.Morishita等，《SOI上的非电容双晶体管随机存取存储器(TTRAM)》，Proc。CICC，2005，第435-438页)和文献4(K.Arimoto等，《用于系统级电源管理统一存储器的可装配增强型T2RAM宏》，Proc.VLSI Symp.)中示出了既能降低功耗又实现高速动作的存储单元结构。
在文献3所示的结构中，以串联连接的两个SOI(绝缘体上硅)晶体管构成存储单元。使用一个晶体管的体区域作为存储节点，使用其他晶体管作为存取晶体管。按照体区域的电位，该用于存储的晶体管的阈值电压发生变化。数据存储用晶体管的源极节点维持在电源电压的电位。读出数据时，通过检测流过存储单元的电流而进行数据的读出。
在文献3所示的存储单元结构中，利用数据存储用晶体管的体区域和控制电极之间的电容耦合而进行数据的写入。
此外，在文献4(K.Arimoto等，《用于系统级电源管理统一存储器的可装配增强的T2RAM宏》，Proc.VLSI Symp.)中所示的结构中，与文献3中相同，以用于存取的晶体管和用于存储的晶体管构成一个存储单元。读出数据的动作，与文献3中示出的结构相同，但是，当写入数据时，将GIDL(栅极引发的漏极漏电流：Gate Induced Drain Leakage)电流施加到栅极和体区域之间的电容耦合上进行使用。
在文献4中，通过利用该GIDL电流，存储节点的电位大致升高到电源电压的电平。
此外，在文献4中所示的结构中，采用控制栅极直接连接在体区域的晶体管作为读出放大器。通过直接连接该栅极和体区域，由此利用体效应，高速地检测读出晶体管的控制电极(位线)的电位变化。即，交叉地结合该体区域和栅电极相互连接的晶体管而构成读出放大器。此外，通过采用这种交叉结合的读出放大器，相对于各条位线对设置读出放大器，用于写入和读出。
伴随着制造工艺的微细化，按照比例缩小的规则，进行元件微细化，以及降低电源电压。对于DRAM单元，数据的读出，通过检测位线电压和参考电压的差(读出电压)而进行。该读出电压依赖于位线电容和存储单元电容的电容比。为了得到足够的读出电压，必须按照该位线电容来决定该存储单元电容的电容值。
因此，在DRAM单元中，晶体管的尺寸即使能够按比例法则(scalingrole)缩小，电容也无法按比例缩小。因此，为了对上述文献1和文献2中记载的DRAM单元型大容量双端口RAM的存储单元按比例缩小，需要更复杂的DRAM工艺。例如，将存储单元电容制作成三维结构，此外，还需要在电容电极表面进行形成细微凹凸等处理。因此，产生了工艺成本日益升高的问题。
此外，DRAM单元型双端口RAM单元，存在由于数据读出而破坏存储单元的存储数据的读出破坏。因此，当从一个端口对存储单元进行存取时，直到向该存储单元进行的数据再写入(恢复)结束之前，必须维持从这一个端口进行存取。在此期间，必须禁止从其它的存取端口向同一个存储单元进行存取。此外，例如从2个端口同时对同一个地址的存储单元进行存取时，因为DRAM单元的存储单元电容的储存电荷分散到两个端口，故读出电压降低，存在产生误读出的可能性。为了防止这些，必须禁止从同一个地址的字线的多个端口同时进行存取的地址仲裁。
因此，对从多个端口向同一个地址进行存取受到制约，存在不能有效地进行存取的问题。此外，当避免上述地址竞争的情况下，由于外部的处理器或逻辑电路等处于等待状态，故处理效率低下。
此外，在上述文献3和文献4所示的存储器中，因为由串联连接的晶体管构成存储单元，故存储单元尺寸可以按照制造工艺的微细化而进行按比例缩小。但是，在文献3和文献4中，只考察单端口的结构，未对双端口等多端口的结构进行任何考察。
特别是，在文献3和文献4所示的存储器(TTRAM：双晶体管RAM)中，存储单元中存储用晶体管的源节点被固定到例如电源电压电平。通过检测流过该存储用晶体管和存取晶体管的串联体的电流，从而进行数据的读出。因此，为了相对于该存储数据用的晶体管，配置对不同的端口进行存取的晶体管，需要对存储单元的晶体管的配置进行研究以便各端口的读出电流的大小都相同。
特别是，如文献3中所示那样，存取用晶体管的有源区域和位线并行且在平面布图中重叠地配置的存储单元布图中，实现两个端口的结构较困难。即，由于将存储数据用的晶体管和存取用晶体管沿着列方向排列配置，故很难将两个端口的存取晶体管相对于存储数据用的晶体管进行对照地配置。
发明内容
本发明的目的在于提供一种能够随着制造工艺的微细化而将存储单元按比例缩小的双端口RAM。
本发明的另一目的在于提供一种大幅度地缓和对各存取端口的存取限制的双端口RAM。
在本发明中，概括地讲，以双晶体管RAM(TTRAM)单元为基础，将存储晶体管的结构变成适应于两端口动作的结构，从而实现双端口RAM。
即，本发明一个实施例的半导体存储装置具有：呈矩阵状配置，分别形成在各绝缘膜上的多个存储单元。各存储单元包括：存储信息的第一晶体管、与该第一晶体管串联连接的第二晶体管、以及与该第一晶体管串联连接的第三晶体管。与各存储单元行分别对应地配置有第一及第二字线。第一字线连接到对应行的存储单元的第二晶体管的控制电极。各第二字线连接到对应行的存储单元的第三晶体管的控制电极。第二和第三晶体管连接到与被施加第一晶体管的固定电压的导通节点相对置的同一侧的导通节点。
另外，对应于存储单元的行或列配置多条充电线。各充电线连接到对应行的存储单元的第一晶体管的控制电极。此外，分别与存储单元的列对应地配置第一及第二位线。第一位线与对应列的存储单元的第二晶体管连接。第二位线与对应列的存储单元的第三晶体管连接。
此外，在其它实施例中，通过存取晶体管向存储单元存储晶体管的体区域传送电荷，或者将该体区域的电压施加到读出栅极并读出。此外，在其它实施例中，用于读出的晶体管和存储晶体管是共用的。
在本发明的半导体存储装置中，基于TTRAM单元构成双端口RAM。因此，不使用个别的电容元件来存储数据，故能够随着制造工艺的微细化而将存储单元按比例缩小。
此外，不需要向存储单元电容进行再写入电荷的时间，能够实现高速存取。
下面将结合附图，对本发明上述及其它的目的、特征、局面及优点进行详细的说明。
附图说明
图1是作为本发明基础的TTRAM单元的剖面结构的示意图。
图2是图1中所示的TTRAM单元的电气等效电路图。
图3是表示图1及图2中示出的TTRAM的数据写入/读出动作的信号波形的图。
图4是表示本发明实施例1的半导体存储装置的整体结构概要的示意图。
图5是图4所示的存储单元阵列的结构以及充电线和字线驱动器的结构概要的示意图。
图6A表示存储晶体管的平面布图，图6B是存储晶体管的电气等效电路图。
图7是沿图6A中示出的L7-L7线的剖面结构概要的示意图。
图8是沿图6A中示出的L8-L8线的剖面结构概要的示意图。
图9是表示本发明实施例1的端口交替存取时的主要信号波形的示意图。
图10是表示图5中示出的CL驱动器、WLB驱动器及WLB驱动器的一例结构的示意图。
图11是示出本发明实施例1的半导体存储装置的存储单元阵列的平面布图概要的示意图。
图12是示出本发明实施例2的存储单元阵列的平面布图概要的示意图。
图13是沿图12中所示的沿L13-L13线的剖面结构概要的示意图。
图14是沿图12所示的沿L14-L14线的剖面结构概要的示意图。
图15是驱动本发明实施例2的半导体存储装置的充电线的CL驱动器结构的示意图。
图16是图12中示出的存储单元阵列的电气等效电路图。
图17是表示本发明实施例3的半导体存储装置的存储单元阵列的平面布图概要的示意图。
图18是沿图17中示出的L18-L18线的剖面结构概要的示意图。
图19是沿图17中示出的L19-L19线的剖面结构概要的示意图。
图20是表示本发明实施例3的存储单元阵列中的杂质区域配置及栅电极的示意图。
图21是示出本发明实施例3的半导体存储装置的数据读出动作的信号波形图。
图22是示出本发明实施例3的半导体存储装置的数据写入时的信号波形的图。
图23是图17中示出的存储单元阵列的电气等效电路概要的图。
图24是本发明实施例3的半导体存储装置的整体结构概要的示意图。
图25是本发明实施例4的半导体存储装置的存储单元阵列的平面布图概要的示意图。
图26是沿图25中示出的L26-L26线的剖面结构概要的示意图。
图27是沿图25中示出的L27-L27线的剖面结构概要的示意图。
图28是图25中示出的存储单元阵列的电气等效电路的示意图。
图29是概要地示出本发明实施例5的半导体存储装置的存储单元阵列的有源区域以及多晶硅栅电极布线的平面布图的示意图。
图30是沿图29中示出的L30-L30线的剖面结构概要的示意图。
图31是图29中示出的平面布图上层的第一金属布线的平面布图概要的示意图。
图32是图31中示出的平面布图上层的第二以及第三金属布线的布图概要的示意图。
图33是概要地示出本发明实施例5中的存储单元的杂质区域以及栅电极的配置的示意图。
图34是图32中示出的存储单元阵列的电气等效电路图。
图35是示出图34中所示的存储单元阵列的数据写入时的动作的信号波形图。
图36是示出图35中所示的存储单元阵列的数据读出时的信号波形的图。
图37是概要地示出驱动本发明实施例5的半导体存储装置的充电线的部分结构的示意图。
图38是示出图37中所示的充电线驱动部分的动作的信号波形图。
图39是概要地示出本发明实施例6的半导体存储装置的存储单元阵列的平面布图的示意图。
图40是沿图39中示出的L40-L40线的剖面结构概要的示意图。
图41是沿图39中示出的L41-L41线的剖面结构概要的示意图。
图42是概要地示出图39中所示的存储单元的杂质区域以及栅电极的布图的示意图。
图43是图39中示出的存储单元阵列的电气等效电路图。
图44是示出本发明实施例6的存储装置的数据写入时的动作的信号波形图。
图45是示出本发明实施例6的存储装置的数据读出时的信号波形的图。
图46A是示出实施例6的存储单元制造工序的P型杂质注入工序的示意图，图46B是示出向同一存储单元进行N型杂质注入的工序的示意图。
图47A是示出实施例6的存储单元制造工序的P型杂质注入工序的示意图，图47B是示出向同一存储单元进行N型杂质注入的工序的示意图。
图48A是示出了本发明实施例6的存储单元制造工序的P型杂质注入工序，图48B是示出向同一存储单元进行N型杂质注入的工序的剖面图。
图49是概要地示出本发明实施例6的变更例的存储单元的平面布图概要的示意图。
图50是沿图49中示出的L50-L50线的剖面结构概要的示意图。
图51是沿图49中示出的L51-L51线的剖面结构概要的示意图。
图52是概要地示出本发明实施例6的变更例的存储单元阵列的电气等效电路的图。
图53是概要地示出本发明实施例7的半导体存储装置的存储单元阵列的平面布图的示意图。
图54是沿图53中示出的L54-L54线的剖面结构概要的示意图。
图55是沿图53中示出的L55-L55线的剖面结构概要的示意图。
图56是沿图53中示出的L56-L56线的剖面结构概要的示意图。
图57是示出本发明实施例7中的存储单元的背面布图以及电荷(空穴)的流动的示意图。
图58是概要地示出图57中所示的存储单元在通过写入存取晶体管进行数据写入时电荷(空穴)的流动路径的示意图。
图59是示出电荷向图57中所示的存储单元的源节点流动的示意图。
图60是示出电荷向图57中所示的存储单元的衬底区域流动的示意图。
图61是概要地示出本发明实施例8的半导体存储装置的主要部分结构的示意图。
图62是示出图61中所示的半导体存储装置的数据读出时的动作的信号波形图。
图63是概要地示出本发明实施例8的半导体存储装置的整体结构的示意图。
具体实施方式
图1是示出作为本发明的基础的TTRAM单元的剖面结构概要的示意图。在图1中，TTRAM单元形成在SOI衬底1上。该SOI衬底1包含：硅衬底2、形成在硅衬底2上的埋入绝缘膜层3、以及形成在埋入绝缘层3上的硅层(有源层)4。
硅层4包含：N型杂质区域10、12以及14、在N型杂质区域10和12之间形成的P型杂质区域11、和在N型杂质区域12和14之间形成的P型杂质区域13。通过该硅层4形成一个TTRAM单元。
所谓相邻的存储单元实质上是通过浅沟槽隔离(STI)结构的满沟槽隔离区域15隔离的。在P型杂质区域11上，依次层叠栅绝缘膜16和栅电极17。栅电极17与字线WL连接。同时，在P型杂质区域13上依次层叠栅绝缘膜18和栅电极19。栅电极19与充电线CL结合。
通过杂质区域10-12、以及栅绝缘膜16和栅电极17构成存取晶体管AT。同样，通过杂质区域12-14、以及栅绝缘膜18和栅电极19构成存储信息的电荷储存(存储)晶体管ST。
该电荷储存晶体管ST的体区域是由P型杂质区域13形成的。该P型杂质区域13包含：形成沟道的沟道形成区域13a以及储存电荷的电荷储存节点13b。该杂质区域13，下部形成有埋入绝缘层3，处于浮置状态。用于储存该电荷的存储晶体管(以下称为存储晶体管)ST是由SOI晶体管构成的，使用该浮置体(浮置状态的体区域)来储存电荷。
图2是图1中所示的TTRAM单元的电气等效电路图。如图2中所示，TTRAM单元中，存取晶体管AT和电荷储存晶体管ST串联连接在位线BL和源极线SL之间。将该存储晶体管ST的浮置体的电荷储存节点13b用作存储信息的存储节点SN。调整晶体管AT和ST之间的节点(预充电节点)PN的电位，充电线CL和存储节点SN以及充电节点PN之间有选择地进行电容耦合，从而储存电荷。
当该电荷储存晶体管ST在存储节点SN(电荷储存节点13b)处储存了空穴时，其阈值电压降低。另一方面，在存储节点SN不储存空穴时，该电荷储存晶体管ST的阈值电压升高。利用该阈值电压的高低而存储数据“0”和“1”。在读出数据时，电流从源极线SL流向位线BL，检测流向该位线的电流。
图3是示出图1及图2中所示的TTRAM单元的数据写入及读出动作的信号时序图。下面，参照图3依次说明图1及图2所示的TTRAM单元的数据写入及读出动作。此外，一直向源极线SL供给电源电压VDD。
(1)数据“0”的写入动作(0W)：
位线BL，在预充电时和待机时，设定为接地电压电平(GND)。在该状态下，字线WL从接地电压GND上升到中间电压(VDD/2)的高电平。与此同时，将充电线CL从H电平(电源电压VDD电平)降低到接地电压GND电平。
在该状态下，存取晶体管AT导通，位线BL的接地电压通过存取晶体管AT传送到预充电节点PN，预充电节点PN从电源电压VDD降低到接地电压电平(预充电节点PN在待机时是H电平)。
此外，利用充电线CL的电压降，在存储节点ST处，通过栅极-体区域间的电容耦合而使存储节点的电压电平从H电平下降到L电平(假定向存储节点SN处写入了数据“1”的状态)。由此，形成存储节点SN处未储存空穴的状态(存储了数据“0”)。
接着，根据写入数据将位线BL一直维持在L电平，充电线CL从L电平上升到H电平。这时，字线WL是高电平(中间电压电平)，位线BL是L电平。存取晶体管AT是导通状态，预充电节点PN维持在L电平。因此，充电线CL的电压上升，当在存储晶体管ST的体区域的沟道侧形成区域13a处形成沟道时，沟道起到屏蔽层的作用。因此，电荷储存节点13b(存储节点SN)的电压即使稍微上升，亦维持在该稍微上升的电压电平。即，从源极线SL注入的空穴，即使通过该电荷储存晶体管中形成的沟道流入到预充电节点PN(杂质区域12)，存取晶体管AT也处于导通状态，在接地电压电平的位线BL处放电。所以，维持存储节点SN不储存空穴的状态，并存储数据“0”。
之后，字线WL降低到接地电压电平，将存取晶体管AT设置在不导通状态。这时，充电线CL是H电平，通过由源极线SL流入的空穴，该预充电节点PN的电压电平上升到电源电压VDD电平。
(2)数据“0”的读出动作(0R)：
将位线BL设定为L电平。将字线WL驱动到高电平，存取晶体管AT为导通状态。在该状态下，充电线CL维持在H电平。存储晶体管ST的阈值电压，由于存储节点SN处没有储存空穴，因而变为高电平的状态。因此，从源极线SL通过该存储晶体管ST及存取晶体管AT流向位线BL的电流量很少。
存取晶体管AT变为导通状态，预充电节点PN的电压电平，通过与位线BL的结合而降低了若干(电压降的量由存取晶体管AT的阈值电压和字线电压决定，此外，通过从源极线SL注入空穴而得到抑制)。
读出结束后，将字线WL驱动到接地电压电平，将存取晶体管AT设定为不导通状态，从源极线SL向预充电节点PN流入空穴，其电压电平恢复到H电平。
(3)数据“0”的保持动作(0H)：
在该数据保持动作时，位线BL从L电平向中间电压电平的高电平驱动。字线WL，在位线BL的电压上升的同时，被驱动到中间电压电平的高电平，则字线WL和位线BL之间不产生电压差。所以，存取晶体管AT处于不导通状态(因为字线WL的电压与位线BL的电压差在存取晶体管AT的阈值电压以下)。这时，预充电节点PN在位线BL的电压电平以上。
这时，如图3中所示，充电线CL降低到L电平的情况下，预充电节点PN和存储节点SN的电压电平通过栅极耦合而降低。但是，由于充电线CL再次驱动到H电平，从而预充电节点PN和存储节点SN的电压电平恢复到初始的电压电平。
该数据“0”的保持动作，即使在选择行非选择列的存储单元中，也表示可靠地保持数据“0”。非选择位线根据字线电压的变化而设定在中间电压的高电平。
(4)数据“1”的写入动作(1W)：
该数据写入时，首先，位线BL预充电到接地电压电平。接着，字线WL被驱动到高电平，此外，并行的充电线CL被驱动到L电平。由此，预充电节点PN的电压电平，由于其向位线BL流出空穴，其电压电平降低到L电平以下。此外，存储节点SN(电荷储存节点13b)的电压电平，通过与充电线之间的栅极耦合而降低。
接着，将位线BL驱动到中间电压电平的高电平。由此，字线WL和位线BL的电位变得相等，存取晶体管AT变为不导通状态。相应地，预充电节点PN(杂质区域12)变为浮置状态。在该状态下，充电线CL的电压电平上升。存储节点SN的电压电平，即电荷储存晶体管ST的体区域的电平是接地电压电平，阈值电压处于较高的状态。因此，即使充电线CL的电压电平上升，在电荷储存晶体管ST处几乎不会形成沟道，不存在针对电容耦合的屏蔽层，不形成所谓的沟道块。
因此，随着该充电线CL的电压电平的上升，通过栅极耦合，存储节点SN电压电平上升。即，从源极线SL向存储节点SN供给的空穴，不会在位线BL放出，而是储存在存储节点SN。由此，形成存储了数据“1”的状态。这时，预充电节点PN处于浮置状态，随着充电线CL的电压电平的上升，与存储节点SN的电压电平的上升并行地，从L电平上升到H电平。
(5)数据“1”的读出动作(1R)：
在数据读出时，将位线BL设定为L电平，字线WL设定为高电平。由此，存取晶体管AT变为导通状态。充电线CL是H电平。在存储节点SN储存了空穴，该存储晶体管ST的阈值电压处于较低的状态。因此，根据该充电线CL，在图1所示的沟道形成区域13a中形成沟道，从源极线SL通过存储晶体管ST及存取晶体管AT向位线BL流入大量的电流。流向该位线BL的电流量，由于字线WL的电压电平为中间电压电平，而被抑制到比较小的值，防止流过大电流。通过检测该电流，能够读出数据“1”。
(6)数据“1”的保持动作(1H)：
在该保持动作中，将位线BL从L电平上升到高电平。与此并行地，字线WL被驱动到高电平。在该状态下，存取晶体管AT处于不导通状态。因此，从源极线SL到位线BL没有电流流过，保持数据“1”。此时，即使充电线CL被驱动到接地电压电平，预充电节点PN及存储节点SN，即使该电压电平因为电容耦合而降低，通过充电线CL的电压上升，由于再次电容耦合，亦恢复到原始的电平。
因此，对于选择行非选择列的存储单元，通过在字线驱动时将非选择位线BL维持在高电平，从而能够可靠地保持该存储数据。
此外，在该TTRAM单元中，在浮置体区域中储存电荷。该储存电荷因泄漏而消失所需要的时间非常长，几乎可以认为无刷新(refreshfree)(与通常的DRAM单元比较)。但是，在进行刷新动作时，读出存储数据，并根据读出的数据改变位线BL的电位，从而进行存储数据的再写入而执行刷新。
从图3所示的时序图中可以看出，数据读出时，防止破坏TTRAM单元的存储数据，在所谓的DRAM单元中不需要再写入期间(恢复时间)。即，检测动作结束之后即使直接将字线WL驱动到非选择状态，也不会破坏存储的数据。在本发明中，发挥该TTRAM单元的特性，在双端口结构中，缩短从各个端口的存取时间。
【实施例1】
图4是本发明实施例1的半导体存储装置(以下，称为双端口RAM)的整体结构概要的示意图。在图4中，双端口RAM包括存储单元(图中未示出)呈矩阵状配置的存储单元阵列21。对于该存储单元阵列21，如后文的详细说明那样，配置了可以从两个端口A和B进行存取的双端口单元。该双端口单元是基于TTRAM单元而构成的。
为了从端口A和端口B进行存取，该双端口RAM还具有端口A接口电路22A和端口B接口电路22B。此处，“端口”表示进行数据存取的部分。因此，在参照整个存储器时，是指与数据总线结合的信号/数据的输出输入部分。另一方面，在存储单元方面，当使用了端口这一用语时，是指进行数据的写入/读出的部分，即位线、存取晶体管以及字线。给接口电路22A和22B分别施加来自外部的指令CMD和地址信号ADD以及数据D，此外，接口电路22A和22B分别向外部输出数据Q。
该双端口RAM还包括：按照从端口A接口电路22A基于指令CMD生成的控制信号，对从端口A的存取动作进行必要控制的端口A控制电路23A、和按照从端口B接口电路22B基于指令CMD生成的控制信号，对从端口B的存取动作进行必要控制的端口B控制电路23B。
端口A控制电路23A及端口B控制电路23B控制从端口A和端口B进行存取所需要的动作。此外，从不同端口对同一个存储单元进行写入时，或者对同一个存储单元进行读出和写入时，设置有调整存取的仲裁电路。但是，在图4中，并没有示出这种存取仲裁电路。该存取仲裁电路，只是将从端口A和B存取时的地址进行比较，当地址一致时，当存取包含写入时，按照规定的规则进行仲裁。例如，允许从先提出存取请求的端口进行存取，等该允许存取的端口所进行的存取结束之后，再允许其他的端口进行存取。
双端口RAM还包括：在端口A控制电路23A的控制下，将存储单元阵列21的存储单元行驱动到选择状态的端口A行选择驱动电路24A、以及在端口B控制电路23B的控制下，将存储单元阵列21的选择行驱动到选择状态的端口B行选择驱动电路24B。该端口A行选择驱动电路24A包含地址解码电路和字线驱动电路。字线驱动电路包括：按照与存储单元行一一对应的地址解码信号驱动到对应的行选择状态的字线驱动器。端口B行选择驱动电路24B同样也包括：对行地址信号进行解码的解码电路、以及按照该解码地址信号将存储单元阵列21的选择行驱动到选择状态的字线驱动电路。在该字线驱动电路中，设有与存储单元阵列21的存储单元行一一对应设置的字线驱动器。
该双端口RAM还包括：在端口A控制电路23A的控制下，选择存储单元阵列21的列的端口A列选择电路25A、以及在端口A控制电路23A的控制下，向该端口A列选择电路25A所选择的存储单元列读出/写入数据的端口A读出/写入电路26A。
端口A列选择电路25A包括：将列地址信号解码的列地址解码电路、以及按照来自该列地址解码电路的列选择信号选择存储单元阵列21中的对应列的列选择栅极。端口A读出/写入电路26A包括读出放大电路及写入驱动电路，从端口A存取时，检测来自选择存储单元的电流(数据的读出)以及向选择存储单元写入数据(设定位线电压)。
端口B也一样，设有端口B列选择电路25B和端口B读出/写入电路26b。该电路25b和26b，规定了在端口B控制电路23b的控制下的动作时序。该端口B列选择电路25B及端口B读出/写入电路26b，与端口A列选择电路25A及端口A读出/写入电路26A具有同样的结构。作为该读出/写入电路26A及26B的构成要素，例如可以使用例如文献3中所示的结构。此外，存储单元阵列21中，分别相对于对各位线对设置有交叉结合型的读出放大器(参照非专利文献4)。
此外，在图4中，端口A和端口B的行与列选择电路相对于存储单元阵列21对置配置。但是，对于该端口A和端口B，行选择驱动电路配置在存储单元阵列21的同侧，而且端口A和端口B的列选择电路也可以配置在存储单元阵列21的同侧。此外，在图4中，并没有示出驱动充电线CL的电路。当从端口A或端口B进行存取时，该充电线驱动电路，将对应于进行了地址指定的行的充电线单触发(oneshot)驱动为选择状态(L电平)。
图5是示出图4中所示的存储单元阵列21结构的示意图。在图5中，示出了2行2列配置的存储单元MC11、MC12、MC21以及MC22作为代表。相对于沿行方向排列配置的存储单元MC11和MC12，设置有端口A字线WL1A和端口B字线WL1B以及充电线CL1。此外，相对于沿行方向排列配置的存储单元MC21和MC22，设置有端口B字线WL2B和端口A字线WL2A以及充电线CL2。
相对于沿列方向排列配置的存储单元MC11和MC21，设置有端口A位线BL1A和端口B位线BL1B。相对于沿列方向排列配置的存储单元MC12和MC22，设置有端口B位线BL2B和端口A位线BL2A。对应于各个存储单元列设置有源极线SL1和SL2。该源极线SL1和SL2共同地与电源节点结合，保持供给电源电压。与该源极线SL1和SL2结合的共同源极线，在图5中未示出。
存储单元MC11、MC12、MC21、MC22，由于具有相同的结构，故在图5中，在存储单元MC12中，对其构成要素添加了参考附图标记。存储单元MC12包括：端口A存取晶体管ATA、端口B存取晶体管ATB、以及该存取晶体管ATA和ATB共用的双漏极存储晶体管DDST。
端口A存取晶体管ATA，在选择端口A字线WL1A时导通，将预充电节点PNA结合到端口A位线BL2A。端口B存取晶体管ATB，在选择端口B字线WL1B时导通，将预充电节点PNB连接到位线BL2B。
双漏极存储晶体管DDST具有两个漏极节点DNA和DNB，它们分别与预充电节点PNA和PNB结合。该双漏极存储晶体管DDST按照充电线CL1的电压电平变化，在体区域中存储电荷(空穴)。双漏极存储晶体管DDST的源极连接到源极线SL2，并始终被施加电源电压。
存储单元MC(MC11、MC12、MC21、MC22的总称)在行方向和列方向，呈镜面对称配置。在存储单元中，存取晶体管ATA和ATB以及双漏极存储晶体管DDST由SOI晶体管构成。因此，参考之前的图2和3说明其动作，从一个端口存取时，执行与单端口TTRAM单元相同的存取动作(参考文献3和4)。从两个端口同时进行存取发生竞争时，如前面所说明的那样，通过图中未示出的存取仲裁电路进行仲裁，从1个端口进行存取。
图6A是示出图5所示的双漏极存储晶体管DDST的平面布图概要的示意图。双漏极晶体管DDST是由双漏极SOI晶体管构成的。该双漏极SOI晶体管(双漏极存储晶体管)DDST具有：相对于栅电极32对置设置的N型杂质区域30a和30b、以及在该栅电极32的短边侧配置的N型杂质区域31。该N型杂质区域30a、30b和31相对于栅电极32自匹配地形成。在该栅电极32的下部形成P型体区域33。将该体区域33设置为连结N型杂质区域30a、30b和31。
图6B是该图6A中所示的双漏极SOI晶体管的电气等效电路图。在图6B中，双漏极SOI晶体管(双漏极存储晶体管DDST)具有：栅电极G、源节点S以及两个漏极节点DN1和DN2。
栅电极G对应于图6A中所示的栅电极32，源极节点S对应于图6A中所示的N型杂质区域31。漏极节点DNA和DNB，例如对应于图6A中所示的杂质区域30a和30b。该漏极节点DNA和DNB与杂质区域30a和30b的对应关系也可以相反。
在该栅电极的下部形成有体区域33，并形成电荷储存节点。如该图6A中所示，双漏极存储晶体管DDST的漏极节点30A和30B，相对于栅电极33对置配置。因此，该N型杂质区域31连接到源极线SL(SL1，SL2)。杂质区域30A和30B通过图5的预充电节点PNA和PNB分别结合到对应的存取晶体管ATA和ATB。因此，可以将从该双漏极存储晶体管DDST的源节点(杂质区域31)到存取晶体管ATA和ATB的一个导通节点(连接到预充电节点处的节点)的长度设为彼此相等，从而可以使布线电阻/电容彼此相等。由此，在端口A和B存取时能够正确地进行数据的写入/读出。
图7是示出沿图6A中所示的线L7-L7的剖面结构概要的示意图。在图7中，在埋入绝缘膜34上形成N型杂质区域31和P型体区域33。与该N型杂质区域31相邻地设置有元件隔离层35，此外，与体区域33相邻地设置有元件隔离层35。该元件隔离区域35例如具有浅沟槽隔离的结构，将相邻的单元完全隔离(利用满沟槽隔离结构)。
在该体区域33上隔着图中未示出的栅绝缘膜形成有栅电极32。如果该栅电极32维持在H电平，则根据在该体区域33的电荷储存区域(图中未示出)上是否储存了空穴，而有选择地在体区域33的表面(沟道形成区域)上形成沟道。
图8是示出沿图6A中所示的线L8-L8的剖面结构概要的示意图。在图8所示的结构中，在体区域33的两侧设置有N型杂质区域30a和30b。在这些N型杂质区域30a和30b的外侧设置有元件隔离区域35。在体区域33上，通过图中未示出的栅绝缘膜形成有栅电极32。因此，在该栅电极32上施加栅电压，在该体区域33的表面形成有沟道的情况下，N型杂质区域30a和30b电结合，达到相同的电位。此外，该杂质区域30a和30b，在待机时，通过来自源极线SL的电流而维持在电源电压电平。
如从图6A到图8中所示，双漏极存储晶体管DDST与TTRAM单元的存储晶体管同样，是由SOI晶体管构成的。因此，在体区域33中储存电荷(空穴)，并根据存储数据，设定双漏极存储晶体管的阈值电压，从而能够进行数据的存储。
图9是示出从端口A和端口B对1个存储单元进行存取时的动作的信号波形图。读出数据时，位线BL维持在接地电压电平。在该状态下，端口A字线WLA被驱动到选择状态。相应地，预充电节点PN的电压电平降低。存储节点SN的电压电平对应于存储数据，处于H电平或L电平，没有变化。
流过位线BL的电流，在图4所示的读出/写入电路被读出。这时，读出放大器激活信号SENA被激活，内部读出数据Dout作为内部数据QA处于确定状态，则能够将字线WLA驱动到非选择状态。即，在存储单元中，由于不使用电容，故不需要将从电容流出的电荷再次写入到电容中的恢复动作。因此，在数据读出之后，能够立即将字线WLA驱动到非选择状态。
此外，预充电节点PNA也恢复到初始的电压电平。该预充电节点PNA和PNB的电压电平，在数据读出时，由于连接到接地电压电平的位线BL，能够在时刻tb将端口B字线WLB驱动到选择状态。由此，对于同一存储单元，当从端口A和端口B并行进行存取时，也可以如文献1或2中所示那样，即使进行存取仲裁，也能够缩短将端口B维持在存取待机状态的时间，能够实现高速存取。
此外，即使在交织(interleave)状态下从端口A和端口B轮流存取的情况下，也能够缩短从各个端口进行存取的时间，实现可高速存取的存储系统。
图10是示出图5中所示的WLA驱动器、WLB驱动器以及CL驱动器的一例结构的示意图。在图10中，示出了分别相对于端口A字线WLA和端口B字线WLB设置的字线驱动器WDA和WDB以及相对于充电线CL设置的CL驱动器CLD作为代表。
WLA驱动器WDA具有：将端口A行地址信号XA解码的AND型解码器G1、以及根据该AND型解码器G1的输出信号和端口A字线激活时序信号RXA，将对应的字线WLA驱动到中间电压电平的基准电压Vref电平的AND型驱动器G2。
WLA驱动器WDB具有：接收端口B行地址信号XB的AND型解码器G3、以及按照AND型解码器G3的输出信号和端口B字线激活时序信号RXB，将字线WLB在被选择时驱动到中间电压Vref电平的AND型驱动器G4。
CLA驱动器CLD具有：接收该AND型解码器G1和G3的输出信号的OR型解码器OG1、以及接收该OR型解码器OG1和充电线驱动时序信号CLX的NAND型驱动器NG1。
当对应的地址信号XA和XB分别指定了对应的字线WLA和WLB时，AND型解码器G1和G3分别输出H电平的信号。字线激活时序信号RXA和RXB，在行选择动作时被激活，在其激活状态时是H电平。因此，选择行的字线WLA和WLB被驱动到中间电压Vref电平。字线WLA和WLB在非选择时是接地电压电平。
在CL驱动器CLD中，OR型解码器OG1在字线WLA和WLB中的任一个被选择时，输出H电平的信号。充电线驱动时序信号CLX，在充电线电压电平变化时，被驱动到H电平。因此，当OR型解码器OG1的输出信号是H电平，而且充电线驱动激活时序信号CLX被驱动到H电平时，选择行的充电线CL被驱动到L电平。对于非选择行，OR型解码器OG1的输出信号是L电平，充电线CL维持在H电平(电源电压VDD电平)。
图10中示出的驱动器WDA、WDB和CLD的结构仅仅是一个例子，也可以采用如下结构：在对应于地址指定的行的字线被驱动到选择状态(中间电压电平)，并且从端口A和B存取时，当选择对应的行时，充电线CL被驱动到选择状态。
图11是示出图5中所示的存储单元阵列的平面布图概要的示意图。在图11中，沿着X方向连续的第2金属布线40a、40b、40c和40d分别对应于字线WL1A、WL1B、WL2B和WL2A配置。沿这些第2金属布线40a-40d排列，并沿X方向配置多晶硅栅电极层45a、45b、45c和45d。该第2金属布线40a-40d和对应的多晶硅栅极布线45a-45d，在图中未示出的区域电接触。从而，实现所谓的字线分流(shunt)结构。此外，栅极布线分别构成存取晶体管的栅电极。
此外，构成充电线CL1和CL2的第2金属布线41a和41b，在第2金属布线40a和40b之间以及第2金属布线40c和40d之间沿行方向连续地延伸配置。该第2金属布线41a和41b分别对应于充电线CL1和CL2。
沿着Y方向设置有第1金属布线42a和42b。该第1金属布线层42a和42b，是在第2金属布线下层的布线层形成的布线，分别构成源极线SL。在该第1金属布线42a和42b之间，以预定的间隔设置第1金属布线43a、43b、43c和43d。这些第1金属布线43a-43d分别构成位线BL1A、BL1B、BL2B和BL2A。
有源区域37a沿着Y方向连续延伸地配置在该第1金属布线43a和43b之间。同样，有源区域37b沿着Y方向连续地配置在第1金属布线43c和43d之间。
有源区域37a，通过位线接触CTa与构成位线BL1A的第1金属布线层43a电连接。存储单元的存取晶体管的杂质区域从有源区域37a中突出地形成在位线接触CTa的下部区域。
此处，有源区域37a具有：在分别构成充电线CL1和CL2的第2金属布线41a和41b的下部，沿着X方向连续延伸到第1金属布线42a下部的突出部分39a和39b。该突出部分39a和39b分别构成杂质区域，通过源极线接触CCTa和CCTb电连接到第1金属布线42a。
分别对应于构成充电线CL1和CL2的第2金属布线41a和41b，沿着X方向延伸形成多晶硅栅极布线44a和44b。该栅极布线44a和44b，从第1金属布线42a和43a之间的区域延伸到第1金属布线43d和42b之间的区域。
多晶硅栅极布线44a和44b，在第1金属布线43b和43c之间的区域，通过通孔VTa和VTb，与形成在上部的第2金属布线41a和41b电连接。在该通孔VTa和VTb的形成区域中，形成多晶硅布线44a和44b和对应的第2金属布线41a和41b之间的中间的第1金属布线。
存储单元MC11，通过位线接触CTa、CTc以及源极线接触CCTa和通孔VTa，规定X方向和Y方向的边界区域。
在有源区域37b中，构成该突出部分的杂质区域，通过位线接触CTe和CTf电连接在第2金属布线43d。此外，有源区域37b在对应于第2金属布线41a和41b的区域中，具有在X方向延伸的突出部分，并通过源极线接触CCTc和CCTd电连接在构成源极线SL的第2金属布线42b。
图11所示的4位存储单元的平面布图，沿着X方向重复配置，沿着Y方向同样重复配置。因此，位线接触在两个存储单元被分别共有，而且，源极线接触也通过在X方向上相邻的存储单元而被共有。
如图11中所示，通过在一个存储单元区域内横T字形地配置有源区域，从而能够相对于端口A和端口B存取晶体管对称地设置双漏极存储晶体管。此外，有源区域37a和37b，在各个存储单元区域内无需隔离，在Y方向连续地呈直线延伸配置，从而其布图变得很容易。
此外，该存储单元的平面布图呈对称形状，各部分也都是直线地沿着X方向和Y方向延伸，平面布图的图形很容易绘制。
如上所述，按照本发明的实施例1，以TTRAM单元为基础形成了双端口RM单元。因此，由于存储单元是由无电容存储单元构成的，故能够很容易地随着工艺的微细化而进行存储单元的按比例缩小。此外，对存储单元的读出是非破坏读出，待机到数据恢复结束为止这一对存取端口的存取制约能够得到大幅度缓解。由此，能够实现高速动作的大容量双端口RAM。
【实施例2】
图12是示出本发明实施例2的半导体存储装置的存储单元阵列的平面布图概要的示意图。在图12中，示出了2行3列配置的存储单元作为代表。
在图12中，矩形形状的有源区域50a、50b和50c，沿着X方向隔开间隔地排列配置。此外，有源区域50d和50e，沿着X方向排列并且隔开间隔地配置。有源区域50a-50c与有源区域50d和50e，在X方向上错开1/2列配置。
对应于该存储单元的行，第2金属布线51a和51b配置在Y方向上的两端。该第2金属布线51a和51b分别构成源极线SL1和SL2。该源极线SL1和SL2，在图中未示出的区域结合到共同的全局源极线，并被施加电源电压。第2金属布线51a通过源通孔/接触SCTa和SCTb电连接到对应的有源区域50a-50c。源通孔/接触SCTa和SCTb交替配置。同样，第2金属布线51b，也通过源通孔/接触SCTa和SCTb电连接到对应的有源区域50d和50e。
在该行方向上，与第2金属布线51a相邻并沿X方向延伸地设置有构成充电线CL1的第2金属布线52a。同样，构成充电线CL2的第2金属布线52b，与第2金属布线51b相邻地沿X方向延伸配置。
构成这些充电线的第2金属布线52a和52b，分别电连接在形成于下层的多晶硅栅极布线54a和54b的图中未示出的部分。多晶硅栅极布线54a，具有在对应的有源区域的X方向的中央部分设置的脚部55b，多晶硅栅极布线54b也具有在对应的有源区域50d和50e的X方向的中央部分设置的脚部55a和55c。该脚部55a、55b和55c根据沿Y方向的有源区域配置上的偏移，在X方向上交替配置。
在第2金属布线52a和52b之间，第2金属布线53a和53b在X方向连续地延伸配置。该第2金属布线53a和53b，分别构成字线WL1A和WL1B的部分。第2金属布线53a，在Y方向上的有源区域之间的区域，通过字线通孔/接触WCTa和WCTb电结合在多晶硅栅极布线部分58上。
该多晶硅栅极布线部分58连结在沿Y方向上延伸的栅极布线部分57b和配置成沿X方向横切对应的有源区域的栅极布线部分57a。通过该栅极布线部分57a、57b和58，形成端口A存取晶体管的栅电极。
通过字线通孔/接触WCTa，构成字线WL1A的第2金属布线53a还电连接到在有源区域50d内延伸的栅极布线部分57c和57d。栅极布线部分57c，在Y方向沿着有源区域的一部分延伸，此外，栅极布线部分57d与栅极布线部分57c连结，沿着X方向配置成横切该有源区域50d。该栅极布线部分57c和57d，构成在有源区域50d中形成的端口A存取晶体管的栅电极。
构成字线WL1B的第2金属布线53b，同样通过字线通孔/接触WCTb与形成在下层的栅多晶硅布线部分结合。在字线通孔/接触WCTb处结合的栅极布线部分，与栅极布线部分57a-57d以及58，关于X方向配置成镜面对称的形状。与充电线结合的脚部55a-55c，在分别对应的有源区域内配置在栅电极部分之间。因此，在一个有源区域中，在配置成镜面对称的L字型的栅电极之间，配置有存储晶体管的栅电极的一部分(脚部)。通过该字线的交叉配置，无需使布线布图交叉，即可实现并行地选择相邻行的存储单元的存取晶体管的结构。
沿着Y方向连续延伸的第1金属布线60a-60h，在X方向隔开间隔地配置。这些第1金属布线60a-60h，分别构成字线BL2A、BL1A、BL3B、BL2B、BL4A、BL3A、BL5B和BL4B。因此，在图12所示的位线配置中，对于一个端口，以两个位线为单位，交替地配置端口A用的位线和端口B用的位线。
构成位线BL1A的第1金属布线60b，通过位线通孔/接触BCTA1与有源区域50a电连接。构成位线BL2A的第1金属布线60a，通过位线通孔/接触BCTA2与有源区域50d电连接。构成位线BL5B的第1金属布线60g，通过位线通孔/接触BCTB1与有源区域50c结合。构成位线BL4B的第1金属布线60h，通过位线通孔/接触BCTB2与有源区域50e电结合。
因此，在一个有源区域中，端口A用的位线通孔/接触BCTA和端口B用的位线通孔/接触BCTB，配置在关于X方向的中央部分的存储晶体管的脚部55对称的位置。
在有源区域50b、50d和50e，也分别设置了与位线连接的位线通孔/接触，在图12中，为了避免附图的复杂化，未示出对应于位线BL3B、BL2B、BL4A和BL3A的位线通孔/接触的附图标记。
该图12中示出的存储单元布线布图中，也与实施例1一样，一个存储单元MC由一个存储晶体管和2个存取晶体管构成。当选择一个字线时，端口A或端口B的两个存取晶体管并行导通，通过成对的位线并行地进行数据的读出/写入。
在该图12所示的存储单元的布图中，矩形形状的有源区域50(50a-50e)，隔开间隔地配置在行和列方向。这些有源区域形成在埋入绝缘膜上，后文将进行详细的说明。因此，构成存储单元MC的存储晶体管和存取晶体管都是SOI结构的晶体管。
图13是示出沿图12中所示的L13-L13线的剖面结构概要的示意图。在图13中，有源区域50E形成在埋入绝缘膜70上。该埋入绝缘膜70形成在硅衬底65上。
在有源区域中，隔开间隔地形成N型杂质区域71a-71d，在这些N型杂质区域之间，设置有P型杂质区域72a、72b和72c。这些P型杂质区域72a-72c分别起体区域的作用。
在P型杂质区域72a、72b和72c上分别通过图中未示出的栅绝缘膜形成栅极布线73a、73b和73c。中央的栅极布线73b是与充电线CL2结合的栅电极，构成存储晶体管的栅电极。栅极布线73a和73b分别构成端口A存取晶体管和端口B存取晶体管的栅电极。
N型杂质区域71a，通过位线通孔/接触BCTA，与第1金属布线75a电连接。该位线通孔/接触BCTA具有将中间的第1金属布线75a和N型杂质区域71a电连接的接触74a。第1金属布线60e，对应于图12中所示的第1金属布线60e，并构成位线BL4A。
N型杂质区域71d，通过位线通孔/接触BCTB与第1金属布线60h结合。位线通孔/接触BCTB包括将中间层的第1金属布线层75b和N型杂质区域71d电连接的接触74b。该第1金属布线60h对应于图12所示的构成位线BL4B的第1金属布线60h。
N型杂质区域71b和71c分别是预充电节点。因此，在有源区域中，形成一个存储晶体管和两个存取晶体管。该有源区域，通过在两侧设置的元件隔离区域78a和78b与其它的有源区域隔离。该元件隔离区域78a和78b，例如是浅沟槽隔离结构，具有到达埋入绝缘膜70的深度。由此，实现全沟槽隔离。
在N型杂质区域71b和71c的上层设置有第1金属布线60f和60g。这些第1金属布线60f和60g分别构成位线BL3A和BL5B，在图中未示出的区域中与下层的N型杂质区域71b和71c电连接。在最上层，设置第2金属布线53b。该第2金属布线53b构成字线WL1B。
图14是示出沿图12中所示的L14-L14线的剖面结构概要的示意图。在图14所示出的结构中，在埋入绝缘膜70上形成N型杂质区域79和P型杂质区域72a。在P型杂质区域72a上和元件隔离区域78d的一部分区域上，设置有栅极布线73b。
N型杂质区域79是两个存取晶体管共用的源节点，通过图12所示的源接触SCTa和SCTb与源极线SL(SL2)电连接。
在该N型杂质区域79的外部形成元件隔离区域78c。该元件隔离区域78c和78d，还具有浅沟槽隔离结构，具有到达埋入绝缘膜70的深度。以包围有源区域50(50e)的方式连续延伸地形成图13和图14所示的元件隔离区域78a-78d。
在图13所示的剖面结构中，N型杂质区域71b和71c构成存储晶体管的漏区域。因此，在该实施例2中，也可以使用双漏极SOI晶体管作为存储晶体管。
此外，各端口的存取晶体管的栅电极形成L字形，能够扩大该沟道区域，并且导通时能够驱动比较大的电流。同样，在存储晶体管中，其体区域是T字形，能够获得较大的电荷储存区域，并能够根据存储数据可靠地大幅度地改变体区域的电位。
图15是示出充电线驱动器CLD的结构的示意图。在图15中，CL驱动器CLD，当选择对应的行时，由于选择2位的存储单元，故并行地驱动这些配置成2行的充电线CL1和CL2。该CL驱动器CLD的内部结构与图10中所示的结构一样，按照端口A行地址和端口B行地址，选择对应的行时，将两个充电线CL1和CL2驱动到选择状态。
在图15所示的结构中，CL驱动器CLD的输出被分路并驱动充电线CL1和CL2。然而，也可以采用如下结构：充电线CL1和CL2上分别设有CL驱动器，分别按照同样的地址信号(或者地址解码信号)将对应的充电线驱动到选择状态。
图16是图12所示配置的存储单元的电气等效电路图。在图16中，示出了配置在相邻的三个有源区域上的存储单元MCa、MCb和MCc作为代表。
存储单元MCa具有：双漏极存储晶体管DDSTa、端口A存取晶体管ATAa、以及端口B存取晶体管ATBa。存取晶体管ATAa和ATBa的栅极分别与端口A字线WLA和端口B字线WLB结合。存取晶体管ATAa在导通时，将双漏极存储晶体管DDSTa的第1预充电节点(第1漏电极)PN1与位线BLA1结合。存取晶体管ATBa在导通时，将双漏存储晶体管DDSTa的第2预充电节点(第2漏电极)PN2与位线BLB1结合。双漏极存储晶体管DDSTa的栅极电连接到充电线CL1，其源电极与源极线SL结合。
存储单元MCb同样也具有双漏极存储晶体管DDSTb、以及端口A存取晶体管ATAb和端口B存取晶体管ATBb。存取晶体管ATAb和ATBb的栅极分别与字线WLA和WLB结合。双漏极存储晶体管DDSTb的栅极与充电线CL2结合，其源节点与源极线SL结合。端口A存取晶体管ATAb导通时，将该存储晶体管DDSTb的第2预充电节点(第2漏电极)与位线BLA2结合。存取晶体管ATBb导通时，将该存储晶体管DDSTb的第1预充电节点(第1漏电极)PN1与位线BLB2结合。
存储单元MCc包含：双漏极存储晶体管DDSTc、端口A存取晶体管ATAc、以及端口B存取晶体管ATBc。存储晶体管DDSTc的栅极与充电线CL2结合，其源极与源极线SL结合。端口A存取晶体管ATAc，在导通时，将存储晶体管DDSTc的第2预充电节点PN2与位线BLA3结合。端口B存取晶体管ATBc，在导通时，将存储晶体管DDSTc的第1预充电节点PN1与位线BLB3结合。
如图16所示，存储单元的配置中，在Y方向，排列配置端口B的存取晶体管，此外，同样地，排列配置端口A的存取晶体管。按照各行，交换存储单元MC的端口A存取晶体管和端口B存取晶体管的位置。
如图16所示，当选择了一条字线WLA或WLB时，2位的存储单元的数据被并行地读出到成对的位线。
在数据写入时，当字线WLA或WLB被驱动到选择状态时，充电线CL2和CL1被并行地驱动到选择状态。在数据读出时，充电线CL1和CL2维持在H电平。
本实施例2的半导体存储装置中，从端口A和端口B进行的写入取发生了竞争的情况下，按照某个优先顺序或规则，停止一个端口的写入。因此，在对应于各行设有充电线CL的配置中，当一条字线选择两行的存储单元的情况下，如参照之前的图15所说明的那样，充电线CL1和CL2，被同一个充电线驱动器驱动。
另外，本实施例2中，在物理布图中，并行地选择两行存储单元。但是，在逻辑地址中，对应于一页即一行地址的存储单元，通过从端口A或端口B进行的存取来选择，选择存储单元的存储晶体管与端口B位线BLB或端口A位线BLA结合。最终，向外部读出或从外部写入的存储单元数据的位数，是根据外部的数据总线的总线宽度而适当决定的。
此外，也可以采用这样的结构：与时钟信号的上升和下降同步地，以双数据速率(double date rate)传送数据时，字线维持在选择状态，在成对的位线处依次选择位线，将偶数地址和奇数地址的数据依次写入或读出到位线对中的一方和另一方位线。
此外，各存储单元的位数值可以分别读出到成对的位线BLB1和BLB2。不将互补的数据对读出到位线BLB1和BLB2。因为，这种情况下，相对于存储单元MCa的数据，需要将互补数据存储在存储单元MCb和MCc中，结果，需要将相同的逻辑数据储存到存储单元MCb和MCc。
当读出互补数据时，构成为：将互补的数据写入到同一行(物理布图中)的相邻的存储单元中。这种情况下，在图12中所示的结构中，例如，互补的数据被读出到位线BL1A和BL4A。此外，互补的数据被读出到位线BL3B和BL5B。
以上，根据本发明的实施例2，按照每个有源区域对存储单元进行了区分配置。因此，能够实现通过一条字线并行地选择两行存储单元的结构，并能够增大由一条字线所选择的位数，即页尺寸，并能够改善存取效率。
此外，采用双漏极SOI晶体管作为存储晶体管，相对于位线对可以将从端口A和端口B向存储晶体管传输电流的传输路径设定为相等，并能够可靠地实现数据的写入/读出。
此外，将存储晶体管的栅电极形成为T字形结构，将存储晶体管制作成双漏极结构，并能够在有源区域内对称地配置不同端口的存取晶体管。
此外，存储单元是无电容单元的结构，与实施例1相同，能够容易地随着工艺的微细化而进行存储单元的按比例缩小。而且，存储单元的数据被非破坏地读出，能够大幅度地缓和恢复期间禁止存取这一对端口存取的制约。
【实施例3】
图17是示出本发明实施例3的半导体存储装置的存储单元阵列的平面布图概要的示意图。在图17中，沿着X方向连续延伸地相互隔开间隔地配置第2金属布线80a、81a、82a和83a。第2金属布线80a构成写入字线WWL1，第2金属布线81a构成源极线SL1。第2金属布线82a构成充电线CL1，第2金属布线83a构成读出字线RWL1。
进而，沿着X方向相互隔开间隔地配置第2金属布线83b、82b、81b、80b以及80c。第2金属布线83b构成读出字线RWL2，第2金属布线82b构成充电线CL2。第2金属布线81b构成源极线SL2，第2金属布线80b构成写入字线WWL2。第2金属布线80c构成写入字线WWL3。
沿第2金属布线80a排列并沿着X方向配置有多晶硅栅极布线84a。沿第2金属布线82a排列，配置有多晶硅栅极布线84b。此外，分别沿第2金属布线83a和83b排列，设有多晶硅栅极布线84c和84b。沿第2金属布线82b和80b排列，设置有多晶硅栅极布线84e和84f。相对于第2金属布线80c排列，也设有多晶硅栅极布线，在图17中为了简化附图而没有示出。
这些多晶硅栅极布线84a-84f，在图17中，沿着X方向有区别地示出。然而，这些多晶硅栅极布线84a-84f分别与第2金属布线80a-83a和83b-80b同样，沿着X方向连续地延伸，分别与对应的第2金属布线在图中未示出的部分电连接。
沿着Y方向连续延伸，并互相隔开间隔地配置有第1金属布线85a、86a、85b和86b。第1金属布线85a构成读出位线RBL1，第1金属布线86a构成写入位线WBL1。第1金属布线85b和86b分别构成读出位线RBL2和写入位线WBL2。
从第2金属布线81a到第2金属布线81b，沿着Y方向延伸并形成有源区域90a和90b。此外，与有源区域90a和90b相邻，分别从构成充电线的第2金属布线82a和82b，超过构成写入字线WWL1和WWL2的第2金属布线80a和80b，设置P型杂质区域92a、92b、92c和92d。
第2金属布线81a，通过源通孔/接触95a和95c，分别与N型有源区域90a和90b电结合。此外，有源区域90a和90b，通过位线接触96a和96b，与构成读出位线RBL1和RBL2的第1金属布线85a和85b电连接。该位线接触96a和96b，分别使用中间层作为第1金属布线，形成与第1金属布线85a和85b的电连接。
第2金属布线81b，还通过源通孔/接触95b和95d分别与有源区域90a和90b电连接。
P型杂质区域92a和92b，分别通过位线接触97a和97b与第1金属布线86a电连接。P型杂质区域92c和92d，分别通过位线接触97c和97d与第1金属布线86b电连接。
一个存储单元MC的区域由如下区域规定：在Y方向延伸的、从读出位线用的接触96(96a-96d)到写入位线用的接触97(97a-97c)之间、以及在X方向上沿着读出位线RBL与写入位线WBL之间延伸的区域。
在该图17所示的存储单元MC中，分别设置读出位线RBL和写入位线WBL，此外，还设有读出字线RWL和写入字线WWL。因此，分别设置读出端口和写入端口，数据的读出是通过读出端口(读出位线RBL和读出字线RWL)而进行的，数据的写入是通过写入端口(写入位线WBL和写入字线WWL)而进行的。
写入位线与P型杂质区域(92a-92d)电结合。该P型杂质区域92(92a-92d)，与分别相邻的有源区域90(90a，90b)的充电线CL(CL1，CL2)下部所设置的P型体区域连结。因此，采用P型SOI晶体管作为写入用晶体管，在存储晶体管的体区域中注入电荷。因此，采用与在实施例1所示的存储单元的有源区域配置相同的有源区域配置，因此，布线布图也采用同样的布图，能够实现向存储晶体管的体区域写入电荷的结构。
而且，写入位线接触97(97a-97d)，通过在Y方向相邻的存储单元而被共用。因此，该图17所示的有源区域的布图沿着Y方向重复配置，此外，沿着X方向重复配置如图17所示布线布图。
图18是沿着图17所示的L18-L18的剖面结构概要的示意图。在图18中，P型杂质区域92b形成在埋入绝缘膜101上。该埋入绝缘膜101形成在硅衬底100的表面上。
P型杂质区域92b包括：N型区域103a和104；在N型区域103a和104之间形成的高浓度P型区域102a；配置在与N型区域104相邻的、P型区域102a的相反侧的高浓度P型区域102b；以及与高浓度P型区域102b相邻配置的P型区域102c。
在N型区域103a、N型区域104和P型杂质区域102c上，分别形成图中未示出的多晶硅栅极布线104a和图17所示的多晶硅栅极布线84f和84e。多晶硅栅极布线84f和84e，分别构成写入字线WWL2和充电线CL2。
多晶硅栅极布线104a，与图17所示的第2金属布线80c电结合，构成写入字线WWL3。高浓度P型区域102a，通过位线接触97b，与第1金属布线86a电连接。该第1金属布线86a构成写入位线WBL1。
在P型杂质区域102b上层配置有第2金属布线81b。该第2金属布线81b构成源极线SL2。
在有源区域92b周边形成元件隔离区域105a和105b(实现浅沟槽隔离的全沟槽隔离结构)。
图19是沿着图17中所示的L19-L19的剖面结构概要的示意图。在图19中，与图18所示的高浓度P型区域102b相邻地配置有源区域90a的一部分即N型杂质区域106。该N型杂质区域106，通过源通孔/接触95b与第2金属布线81b电连接。这些杂质区域106和102b的外部，设有元件隔离区域105c和105d。
N型杂质区域106，通过源极线SL2(第2金属布线81b)被施加电源电压VDD。高浓度P型区域102b处于反向偏置状态，这些杂质区域106和P型区域102b之间维持在不导通状态。
图20是示出一个存储单元中的杂质区域的配置概要的示意图。图20中，如图19中所示，与P型区域102b相邻地设有N型杂质区域106。通过源极线SL向该N型杂质区域106提供电源电压。该N型杂质区域106构成有源区域90a中的一部分。在该有源区域90a中，设有N型杂质区域107a和107b。N型杂质区域107b与读出位线RBL1结合。杂质区域107a和107b之间设有P型杂质区域108。
在该P型杂质区域108的上层，设有构成读出字线RWL2的多晶硅栅极布线84d。因此，该P型杂质区域108构成读出用的SOI晶体管的体区域。另一方面，如图18中所示，延伸到N型杂质区域107a和106之间的区域而形成P型杂质区域103c。在P型杂质区域102c上，设有构成充电线CL2的多晶硅栅极布线84e。
在P型杂质区域102b和102a之间，设有N型区域104(参照图18)。在该N型杂质区域104上设有构成写入字线WWL2的多晶硅栅极布线84f。该N型区域104构成写入用的存取晶体管的体区域。
图21是图20中所示的存储单元的数据写入时的信号波形图。下面，参照图21说明图20中所示的存储单元的数据写入动作。
待机状态中，写入字线WWL2是电源电压电平，此外，写入位线WBL1是接地电压电平。现在，存储节点SN(P型区域103c)的电位是H电平。
读出字线RWL2是L电平，充电线CL2是H电平。因此，在P型区域108不形成沟道，N型杂质区域107a和107b处于隔离状态。
此外，充电线CL2是电源电压电平，该P型区域102c维持在与存储数据对应的电位。在源极线SL和连接在读出位线RBL1的N型杂质区域107a之间不形成沟道，源极线SL和读出位线RBL1处于隔离状态。
在待机状态中，写入位线WBL1是L电平或更低的LL电平，是比写入字线WWL2还低的电压电平。因此，在N型区域104中不形成沟道，P型区域102a和102b之间处于隔离状态。
在L数据写入时，首先，将写入位线WBL1设定为L电平，接着写入字线WWL2被驱动到比该写入位线WBL1低的L电平。写入字线WWL2的L电平，可以与写入位线WBL1的电压电平相同，也可以是比其更低的电压电平。因此，写入字线WWL的L电平，可以是接地电压电平，也可以是负电压电平。此外，较理想的是，写入位线的L电平是接地电压电平，LL电平是负电压。
在这种状态下，在图20中，在N型区域104形成反型层(沟道)。因此，写入位线WBL1的L电平电压经P型杂质区域102b传送到P型区域102c，该P型杂质区域102c(存储节点SN)的电压电平被设定在L电平，从而写入L电平数据。当数据写入完成后，将写入字线WWL2驱动到H电平，将写入位线WBL1驱动到待机状态的LL电平。
H数据写入的时候，写入位线WBL1从待机状态的LL电平被驱动到H电平。在这种状态下，写入存取晶体管的体区域中，还没有形成沟道。接着，写入字线WWL2被驱动到L电平。从而，在N型区域104中形成反型层，写入位线WBL1上的H电平电压被传送到P型区域102c，P型区域103c(存储节点SN)的电位上升。
写入结束后，写入字线WWL2再次被驱动到例如电源电压电平的H电平。此外，将写入位线WBL1设定为比写入字线WWL的L电平更低的LL电平，写入存取晶体管被设定为不导通状态。
因此，通过写入存取晶体管，从写入位线向存储晶体管的体区域直接注入电荷，由此能够设定存储节点的电压电平。通过该直接写入，能够可靠地设定存储晶体管的体区域电压，此外，将写入字线驱动到选择状态之后能够高速地进行数据写入，从而实现高速写入。
图22是概要地示出图20中所示的存储单元的数据读出时的信号波形的图。这种情况下，将写入字线WWL2和写入位线WBL1分别维持在H电平和LL电平。在这种状态下，写入晶体管处于不导通状态，N型区域104中不形成沟道，存储晶体管的体区域和写入位线被可靠地隔离。
读出时，将读出字线RWL2驱动到H电平，则P型杂质区域108中形成沟道，N型杂质区域107a和107b电连接。充电线CL2在数据读出时维持在H电平。对应地，P型区域103c中也根据体区域(P型区域103c)的电位选择性地形成沟道。由此，读出位线RBL1和源极线SL之间流过对应于存储数据的电流，通过检测该读出位线的电流，能够进行数据的读出。
图23是概要地表示图17所示的存储单元阵列的存储单元的电气等效电路的图。在图23中，存储单元MC11、MC12、MC21和MC22呈两行两列配置。分别对应于各存储单元列，设置有读出位线RBL1和RBL2。同样，还分别对应于各存储单元列，设置有写入位线WBL1和WBL2。
对应于存储单元行，设置有写入字线WWL1、源极线SL1、充电线CL1以及读出字线RWL1的组。同样，对应于其他的存储单元行，设置有读出字线RWL2、充电线CL2、源极线SL2、写入字线WWL2。
如该图23所示，存储单元MC在列方向，按照各行呈镜面对称地配置。这样，读出位线是由两个存储单元共用，写入位线接触也是两个存储单元共用。
存储单元MC11、MC12、MC21、MC22，具有同样的结构，因此，在图23中，给存储单元MC11的构成要素添加了参考标记。存储单元MC11包括：写入存取晶体管ATW、存储晶体管ST、以及读出存取晶体管ATR。写入存取晶体管ATW响应于写入字线WWL1的信号电位而导通，存储晶体管ST的体区域与写入位线WBL1结合。
存储晶体管ST根据存储数据和充电线CL1上的电压，相对于源极线SL1选择性地形成沟道，将源极线SL与读出存取晶体管ATR的一方导通节点(源极)相结合。读出存取晶体管ATR响应于读出字线RWL1上的信号电位而导通，将存储晶体管ST与读出位线RBL1相结合。
在图23中，示出了沿着列方向的字线等信号布线的配置顺序，还示出存储单元MC31和MC32的写入存取晶体管。
写入存取晶体管ATW是由P沟道SOI晶体管构成的。使写入字线WWL在例如H电平(电源电压)和L电平(接地电压或负电压)之间变化。
将写入位线WBL，待机时设定为LL电平，L电平数据写入时设定为L电平，H电平数据写入时设定为H电平。将写入位线WBL在待机时或未选择时，设定为LL电平或比L电平更低的电压电平，从而可以得到以下效果。即使在写入字线WWL被驱动到选择状态的L电平，选择行非选择列的写入存取晶体管ATW也能可靠地维持在截止状态。此外，非选择行选择列的存储单元中，写入位线是L电平，写入字线WWL是H电平，写入存取晶体管ATW维持在不导通状态。由此，能够防止对写入字线和写入位线中的一者处于选择状态或半选择状态的存储单元进行误写入。
另外，写入字线WWL的L电平和写入字线WBL在待机时的电压电平，可以是相同的。这种情况下，通过减小写入存取晶体管ATW的阈值电压的绝对值，能够可靠地向存储节点SN传送2值数据。在待机时，因为写入字线被驱动到H电平，故即使在写入存取晶体管ATW的阈值电压的绝对值小的情况下，也能够可靠地将写入存取晶体管维持在不导通状态，能够充分地抑制通过写入存取晶体管ATW的漏电流，抑制电荷保持特性的恶化。
图24是示出本发明实施例3的半导体存储装置的整体结构概要的示意图。在图24中，在存储单元阵列110的两侧，分别设有写入端口存取电路112和读出端口存取电路114。写入端口存取电路112包括：写入字线选择和驱动电路、写入位线选择和驱动电路。读出端口存取电路114包括：读出位线选择和读出电路、读出字线选择和驱动电路、以及充电线选择和驱动电路。
相对于写入端口存取电路112设有写入端口控制电路116，相对于读出端口存取电路114设有读出端口控制电路118。这些写入端口控制电路116和读出端口控制电路118将存取地址通知给对方侧，当同一个地址发生竞争时，按照规定的规则或优先顺序进行存取竞争的仲裁。
经由写入端口和读出端口以交织存取状态进行存取，由此能够进行高速的数据写入和读出。在实施例3中，也无需进行电容的储存电荷的再写入，能够缩短存取周期。
此外，在本发明的实施例3中，相对于读出位线RBL和RBL1，示出了只进行数据的读出。然而，与前面的实施例1和2相同，也可以通过该读出位线RBL进行数据的写入和读出。在这种情况下，图24中示出的读出端口存取电路114构成为读出/写入端口存取电路，接着，在该读出端口存取电路114中设置写入驱动电路。
如上所述，按照本发明的实施例3，构成为：向存储晶体管的体区域直接写入对应于数据的电荷。因此，能够可靠地在体区域产生期望的电位变化。此外，与实施例1和2相同，采用无电容单元结构，随着工艺的微细化，能够将存储器按比例缩小。
【实施例4】
图25是概要地示出本发明实施例4的半导体存储装置的存储单元阵列部的平面布图的示意图。该图25中所示的存储单元阵列的平面布图，在以下几点，与图12所示的实施例2的存储单元阵列的布图配置不同。即，第1金属布线60a-60h分别交替地分配到读出位线RBL和写入位线WBL。即，端口A位线BL2A、BL1A、BL4A、BL3A用作读出位线RBL2、RBL1、RBL4和RBL3。端口B位线BL3B、BL2B、BL5B和BL4B用作写入位线WBL3、WBL2、WBL4。
此外，有源区域50a-50e中，对端口B进行存取的晶体管的形成区域是由P型杂质区域120a和120b形成的。
该图25中示出的平面布图的其它配置，与图12所示的存储单元阵列的平面布局相同，向对应的部分添加相同的附图标记，从而省其略详细说明。
即，在图25中所示的存储单元阵列的平面布图中，存储晶体管的体区域与写入存取用的P沟道MOS晶体管结合，通过写入位线WBL直接向存储晶体管的体区域写入被传送的写入数据。
图26是示出沿着图25所示的线L26-L26的剖面结构概要的示意图。该图26所示的剖面结构，与图13所示的剖面结构在以下几点不同。即，在埋入绝缘膜70的表面形成的有源区域中，构成写入位线的第1金属布线60h，通过写入位线通孔/接触75b和74b与P型区域130a结合。在构成写入字线WWL1的多晶硅栅极布线73c的下部，设有N型体区域132a。与该N型体区域132a相邻，设有高浓度P型区域130b。在该高浓度P型区域上层设置第1金属布线60g作为写入位线。而且，N型区域72a上层的第1金属布线60f用作读出位线RBL3。
此外，第1金属布线60e和60h分别用作读出字线RBL4和写入位线WBL4。上层的第2金属布线53b用作写入字线WWL。
该图26所示的剖面结构的其它结构，与图13中所示的剖面结构相同，对应的部分采用了相同的附图标记，从而省略其详细的说明。
即，如图26中所示，与写入位线结合的写入存取晶体管是由P沟道SOI晶体管构成的。该P沟道SOI晶体管的P型区域130b，与构成充电线CL2的栅电极布线73b下部的P型体区域72b结合。因此，能够从写入位线直接向该存储晶体管的体区域(P型区域)72b传送电荷。
图27是概要地示出图25所示的存储单元阵列的平面布图的沿着线L27-L27的剖面结构的示意图。在图27中，与图26所示的剖面结构的构成要素对应的区域采用相同的附图标记。
在图27所示的剖面结构中，有源区域通过元件隔离区域78c和78d与其它元件的有源区域隔离。在有源区域中，在埋入绝缘膜70表面上依次配置P型区域130a、N型区域132a以及P型区域130b。
在N型体区域132a上，隔着图中未示出的栅绝缘膜而形成构成写入字线WLB的栅电极布线137a。在P型区域72b上，通过栅绝缘膜(图中未示出)，形成构成充电线CL2的多晶硅栅极布线137b。与P型体区域72b相邻，设有N型杂质区域135。该N型杂质区域135，通过源通孔/接触SCTb与构成源极线SL的第2金属布线51b结合。
此外，在与第2金属布线51b相同的布线层上，配置构成充电线CL2的第2金属布线52b、以及构成写入字线WWL1的第2金属布线53b。
如图27中所示，始终从源极线SL(SL2)向N型杂质区域135提供电源电压。
通过将该写入字线驱动到选择状态(L电平或LL电平)，由此，在N型杂质区域132a中形成沟道，P型区域130a和130b被电连接。从而，与实施例3相同，能够在构成充电线的栅电极布线137b下部的P型体区域72b中流入电荷(电子或者空穴)，并能够设定存储晶体管的体区域的电压电平。
该体区域72b与存储单元阵列读出用的晶体管的漏节点(预充电节点)结合。因此，通过向充电线CL2(第2金属布线52b和栅极布线137b)提供H电平的电压，由此，在该P型体区域72b中形成沟道，能够从源极线SL将读出用的存取晶体管的预充电节点预充电到电源电压电平。
图28是图25所示的存储单元阵列的布图的电气等效电路图。在图28中，示出了3个存储单元MCa-MCc。存储单元MCa与写入位线WBL3和读出位线RBL3结合。存储单元MCb与读出位线RBL2和写入位线WBL2结合。存储单元MCc与读出位线RBL4和写入位线WBL4结合。这些存储单元MCa-MCc共同地与读出字线RWL1和写入字线WWL1结合。
存储单元MCa-MCc分别具有同样的结构，因此，在图28中，向各对应的构成要素标注相同的附图标记。
各存储单元MCa-MCc分别具有：根据体区域的电压电平存储数据的存储晶体管ST、写入存取晶体管ATW、以及读出存取晶体管ATR。
存储晶体管ST在导通时，将源极线SL与预充电节点PN结合。写入存取晶体管ATW在导通时，将对应的存储晶体管ST的体区域与对应的写入位线WBL(WBL3、WBL2、WBL4)结合。读出存取晶体管ATR在导通时，将预充电节点PN与对应的读出位线RBL(RBL3、RBL2、RBL4)结合。
在图28所示的阵列配置中，也沿着位线延伸方向(列方向)排列配置写入存取晶体管ATW，此外，还沿着列方向排列配置读出存取晶体管ATR。在各行中，交替配置读出存取晶体管ATR和写入存取晶体管ATW。
选择一个写入字线WWL1或一个读出字线RWL1时，在同一列的两个相邻的存储单元中并行地，将写入存取晶体管ATW或读出存取晶体管ATR驱动到导通状态。由此，能够将两行的存储单元并行地由一个写入或读出字线进行选择。
该图28所示的存储单元MCa的数据写入，通过与之前的实施例3所进行的写入相同的动作来进行。即，通过使非选择列的写入位线的电压电平比选择行的写入位线的电平低，由此，能够防止向选择行且非选择列的存储单元进行误写入。此外，通过使非选择行的写入字线的电压电平在选择列的写入位线的H数据写入时的电压电平以上，由此，能够防止对非选择行且选择列的存储单元进行误写入。
在实施例4中，也与之前的实施例3一样，采用了无电容存储单元，能够很容易地随着工艺的微细化而实现存储单元的按比例缩小。而且，存储单元的数据是无破坏读出，能够大幅度缓和对存取端口的存取制约。
而且，在本发明的实施例4中，与读出位线RBL结合的端口，也都能够进行数据的写入和读出。而且，能够利用之前的实施例3中参照图24说明的结构进行该端口的存取控制。
【实施例5】
图29是概要地示出本发明实施例5的半导体存储装置的存储单元阵列的平面布图的示意图。在图29中，示出了存储单元阵列中两行两列配置的存储单元的有源区域和多晶硅栅电极布线的平面布图。在图29中，配置有形成存储单元晶体管的有源区域199a和199b。有源区域199a具有：凸部区域200a、以及分别连结在该凸部区域200a的上侧区域和下侧区域的凹部区域202a和202c。有源区域199b也同样，具有凸部区域200b、凹部区域202b和202d。把手结构的有源区域199a和199b分别沿着Y方向按照每两个存储单元间距交替地配置该凹部区域和凸部区域，并沿着Y方向连续延伸。
在有源区域199a中，分别在该凹部区域202a和202c中，在与凸部区域2200a连结的部分中形成P型杂质区域204a和204c。同样，在有源区域199b中，也在凹部部分202b和202d的与凸部部分200b连结的部分中形成有P型杂质区域204b和204d。
多晶硅栅电极布线206a和206b，一直形成到沿着X方向横切凹部区域202a和202b并分别到达凸部区域200a和200b的区域。这些多晶硅栅电极布线206a和206b，如后文的详细说明那样，分别构成数据读出的存取晶体管的读出栅极RG1和RG2。
同样，在凹部区域202c和202d中，也沿着X方向设置有多晶硅栅电极布线206c和206d以便横切凹部区域202c和202d。该多晶硅栅电极布线206c和206d分别构成读出数据用的读出栅极RG3和RG4。
沿着Y方向相互间隔并在X方向上连续地延伸，设置有多晶硅栅电极布线208a、210a、210b和208b。多晶硅栅电极布线208a与P型杂质区域204a和204b相邻地配置，多晶硅栅电极布线208b也与P型杂质区域204c和204d相邻地配置。多晶硅栅电极208a和208b构成充电线CL1和CL2。多晶硅栅电极布线210a和210b分别构成写入字线WWL1和WWL2。
存储单元MC，由Y方向的、从写入字线到读出栅极的凸部区域和凹部区域构成。图29所示的布图，沿着X方向和Y方向重复配置。
图30是示出沿着图29中所示的线L30-L30的剖面结构概要的示意图。凹部区域202c形成在硅衬底211和埋入绝缘膜213的层叠结构上。
该凹部区域202c具有：构成有源区域的一部分的N型杂质区域212a、212b和212c；分别在栅电极布线206c和208b的下部形成的P型杂质区域214a和214b。P型杂质区域204c对应于在N型杂质区域212b和P型杂质区域214b之间形成的P型杂质区域215a。
在凹部区域202c的外侧形成元件隔离区域216a和216a，并与其它元件隔离。
图31是示出图29所示的平面布图上层的第1金属布线的布局和对应的接触的示意图。与图29中所示的平面布图的构成要素对应的部分，采用了相同的附图标记。
在有源区域199a中，在凹部区域202a的端部形成接触220a，该接触220a包含用作中间层的第1金属布线。栅电极布线206a通过接触226a与倒L字形的第1金属布线224a结合。该第1金属布线224a，通过接触228a与P型杂质区域204a电连接。
在凹部区域202c的端部形成接触220c，该接触220c包含用作中间层的第1金属布线。栅电极布线206c通过接触226c与倒T字形的第1金属布线224c结合。该第1金属布线224c通过接触228c与P型杂质区域204c电连接。
在有源区域199b中，在凹部区域202b的端部，形成含有第1金属布线的接触220b。栅电极布线206b通过接触226b与倒L字形的第1金属布线224b结合。该第1金属布线224b，在其另一端通过接触228b与P型杂质区域204b电连接。
在凹部区域202d的端部，也形成含有第1金属布线的接触220d。栅电极布线206d，通过接触226d与倒L字形的第1金属布线224d电连接。该第1金属布线224d的另一端通过接触228d与P型杂质区域204c电连接。
图30所示的P型杂质区域215a(204c)与栅电极布线206c结合。该P型杂质区域215a(204c)与存储晶体管的体区域电结合，其电位根据存储数据而设定(之后将说明其结构)。因此，图30中所示的读出栅极RG3下部的P型杂质区域214a中，根据该P型杂质区域215a(204c)的保持电位而有选择地形成沟道。由此，不需要读出字线。
图32是示出图31所示的布线布图上层的第2金属布线和第3金属布线的布图概要的示意图。在图32中，与图29和图31所示的构成要素对应的部分，采用了相同的附图标记。而且，连接到栅电极布线的第1金属布线的布图也一并示出(没有给出附图标记)。
在图32中，第2金属布线230a、232a、230b和232b在Y方向连续地延伸，互相隔开间隔地配置。第2金属布线230a配置在有源区域199a的外部，通过位线通孔/接触220e与有源区域199a电连接。第2金属布线232a与连结通孔/接触220a和220c的直线平行地配置。该第2金属布线232a通过该通孔/接触220a和220c与有源区域199a的凹部区域在读出栅极(多晶硅栅电极)RG1和RG3外部的区域电连接。
第2金属布线230b与有源区域199b外部的凸部区域相邻配置。该第2金属布线230b通过形成在多晶硅栅电极布线210a和210b之间的通孔/接触220f与有源区域199b电连接。
第2金属布线232b设置在连接通孔/接触220b和220d的直线上。该第2金属布线232b在读出栅极(多晶硅栅电极)RG2和RG4外部的区域中通过通孔/接触220b和220d与有源区域199b的凹部区域电连接。第2金属布线230a和230b构成写入位线WBL1和WBL2。第2金属布线232a和232b构成读出位线RBL1和RBL2。
沿多晶硅栅电极布线208a、210a、210b和208a排列，并且在X方向连续延伸来配置第3金属布线242a、244a、244b和242b。在第3金属布线242a和242b外侧的区域，还设置有第3金属布线240a和240b。
第3金属布线240a通过通孔/接触245a与有源区域199a电连接，此外，通过通孔/接触245b与有源区域199b电连接。第3金属布线240b分别通过通孔/接触245b和245d与有源区域199a和199b电连接。
第3金属布线242a、244a、244b和242b，分别在图中未示出的区域与对应的多晶硅栅电极布线208a、210a、210b、208b电连接。
第3金属布线240a和240b分别构成源极线SL1和SL2，在图中未示出的区域与共同的全局源极线电连接。第3金属布线242a和242b分别构成充电线CL1和CL2。第3金属布线244a和244b分别构成写入字线WWL1和WWL2。
从图32所示的布线布图中可以看出，设有写入字线WWL1和WWL2作为选择存储单元的字线，未设置进行读出时选择存取晶体管的读出字线。如后文所述，在进行读出存储单元行的选择时，采用充电线作为读出字线。
图33是本发明实施例5的半导体存储装置的存储单元MC的平面布图概要的示意图。在图33中，在N型杂质区域250和251之间配置有读出栅极(多晶硅栅电极)RG。与N型杂质区域251相邻，设置有P型杂质区域252。该P型杂质区域252通过第1金属布线253与读出栅极RG电连接。与杂质区域251和252相邻，设有N型杂质区域254。关于该充电线CL和N型杂质区域254相对置地配置N型杂质区域255。该N型杂质区域255用作预充电节点。关于该N型杂质区域255和写入字线对置，设有N型杂质区域256。
N型杂质区域250与读出位线RBL结合，N型杂质区域256与写入位线WBL结合。通过杂质区域250和251以及读出栅极RG，构成数据读出用的存取晶体管。通过N型杂质区域254和255以及P型杂质区域252以及充电线CL，构成存储晶体管。通过杂质区域255和256以及写入字线WWL，构成数据写入用的存取晶体管。
在充电线CL的下部，形成有P型区域。因此，存储晶体管的体区域，与P型杂质区域252具有相同电位，从而，读出栅极RG也维持与该存储晶体管的体区域(充电线CL的下部)相同的电位。
图34是示出图32所示的平面布图中的存储单元的电气等效电路图。在图34中，在列方向排列配置的存储单元MC11和MC21配置在沿列方向延伸的读出位线RBL1和写入位线WBL1之间，并与这些位线连接。同样，在列方向排列配置的存储单元MC12和MC22，配置在写入位线WBL2和读出位线RBL2之间，并与这些位线连接。
相对于在列方向排列配置的存储单元MC11和MC12，共同地设置有沿着行方向延伸的源极线SL1、充电线CL1和写入字线WWL1。相对于在行方向排列配置的存储单元MC21和MC22，共同地设置有沿着行方向延伸的写入字线WWL2、充电线CL2和源极线SL2。
由于存储单元MC11、MC12、MC21和MC22具有同样的结构，故在图34中，对应的部分采用了同样的附图标记。存储单元MC11、MC12、MC21和MC22分别具有：读出数据用的读出存取晶体管RAT、写入数据用的写入存取晶体管WAT、存储数据的存储晶体管ST。
读出存取晶体管RAT的栅极连接到对应的存储晶体管ST的体区域(存储节点SN)，根据其栅极-源极之间的电位，在源极线SL1和读出位线RBL1之间有选择地形成电流流动的路径。
存储晶体管ST的栅极与充电线CL1结合，其一个导通节点(源极)与源极线SL1结合，另一个导通节点(漏极)与预充电节点PN结合。
写入存取晶体管WAT，响应写入字线WWL1上的信号电位，使预充电节点PN与对应的写入字线WBL(WBL1、WBL2)电结合。
图35是示出图34中所示的存储单元写入数据时的动作的信号波形图。在图35中，信号线的附图标记采用了总标记，例如，没有参照写入字线WWL1等特定的信号线。示出对任意写入对象的存储单元进行写入时的信号波形。
该图35中所示的数据写入的信号波形，实际上与实施例1和2中所示的数据写入是同样的。只是，在写入时，读出位线RBL(RBL1、RBL2)，维持在与源极线SL相同的电源电压电平的H电平。由此，读出存取晶体管RAT，在数据写入的时候，其栅极(读出栅极)即使接收H电平的信号，也能维持在不导通的状态，防止在源极线SL和读出位线RBL之间流过电流。下面，参照图35，简单说明图34中所示的存储单元阵列的数据写入动作。
在ta时刻，首先，由于进行数据写入，故将写入字线WWL驱动到比电源电压电平低的中间电压电平的高电平。这时，还将充电线CL驱动到接地电压电平。现在，考虑向存储单元MC11的数据写入。写入位线WBL是L电平。由此，存储单元MC11中，预充电节点PN被驱动到接地电压电平。
此外，这时，由于充电线CL的电压电平降低，通过电容耦合，存储节点SN的电压电平从H电平降低到L电平。当写入数据“0”时，写入位线WBL维持在L电平。在这种状态下，在写入用的存取晶体管WAT中形成沟道，预充电节点PN维持在与写入位线WBL1相同的电压电平。
在tb时刻，即使将充电线CL(CL1)驱动到H电平，当在存储晶体管ST中形成沟道时，预充电节点PN的电位也传送到存储晶体管ST的沟道形成区域。从而，通过沟道阻塞(channel block)作用，存储节点SN的栅极耦合所引起的电压上升得到抑制，其电压电平只上升一点。
在tc时刻，将写入字线WWL(WWL1)驱动到L电平，从而，写入用的存取晶体管WAT处于不导通的状态。之后，预充电节点PN通过该存储晶体管ST以来自源极限线SL的充电电荷进行充电，其电压电平恢复到H电平。
在td时刻，开始写入数据“1”。这时，首先，将写入字线WWL驱动到高电平(中间电压电平)，并将充电线CL从电源电压电平的H电平，驱动到接地电压电平的L电平。从而，在写入对象存储单元MC11中，预充电节点PN变成接地电压电平。由于该充电线CL的电位下降，存储L电平数据的存储节点SN的电平降低到接地电压电平。
该预充电节点PN进行预充电之后，在te时刻，将写入位线WBL驱动到与写入字线WWL相同的中间电压电平的高电平。写入用的存取晶体管WAT，其栅极与漏极变为相同的电压电平，成为不导通状态。
写入位线WBL的电压电平上升之后，在tf时刻，充电线CL的电压电平上升到电源电压电平的H电平。由于写入存取晶体管WAT是不导通状态，故预充电节点PN是浮置状态。因此，该预充电节点PN和存储节点SN由于充电线之间的电容耦合，而被驱动到电源电压电平的H电平。
这时，对应的读出存取晶体管RAT的栅极电位，也变为电源电压电平。但是，读出位线RBL被预充电到电源电压电平，由于读出存取晶体管RAT的栅、源和漏极都是同一电位，故维持不导通状态，对应的读出位线RBL不会产生电位变化。
将读出位线RBL预充电到与充电线CL的H电平相同的电压电平，从而在写入时，能够抑制从读出位线流过不必要的电流。
而且，在该数据写入时，如之前的文献4所示，在H数据写入时，写入位线电压可以按照与写入字线电压的变化相同的时序进行变化。在该写入次序(sequence)中，写入位线被驱动到比写入字线更高的电压电平。这时，充电线CL也同样从H电平变为L电平。在这种状态下，由于充电线CL和源极线SL之间的高电压，通过GIDL(栅极感应漏极泄漏)，从源极线SL向体区域输入空穴，使其电位上升。之后，使充电线CL的电压上升，通过体区域和充电线的电容耦合，其电压电平上升到H电平。在该写入次序中，存储节点SN的电压电平能够达到充分高。
图36是示出数据读出时的动作的信号波形图。下面，参照图36说明图34中所示的存储单元阵列的数据读出。
在数据读出时，写入字线WWL和写入位线WBL是接地电压电平L电平。因此，存储单元MC(MC11、MC12、MC21、MC22)中，写入存取晶体管WAT处于不导通状态，预充电节点PN处于浮置状态。
数据读出时，与选择行对应的充电线CL维持在H电平，与非选择行对应的充电线CL被驱动到L电平。这种情况下，由于存储晶体管的栅极和体区域之间的电容耦合，非选择行的存储单元的存储晶体管ST的体区域和预充电节点的电压电平降低。从而，非选择行的读出存取晶体管RAT的栅电压，与存储数据无关，变为L电平(接地电压电平以下)。
即，即使存储节点SN中存储了H电平的数据，由于充电线CL降低到L电平，该存储节点SN的H数据的电压电平也降低到接地电压电平以下，其电压电平变为源极线SL的电压以下。因此，在读出时，即使将读出位线RBL维持在例如接地电压电平，非选择行的读出存取晶体管RAT的栅电压也变为源/漏极电压以下，维持在不导通状态。
选择行的充电线维持在H电平。将选择列的读出位线RBL驱动到接地电压电平或者比电源电压低的规定的读出电压电平。选择行且选择列的存储单元的读出存取晶体管，其栅电压被设定为对应于存储数据的电压电平，其源极成为与读出位线连接的杂质区域。由此，源极线SL和读出位线RBL之间流过对应于存储数据的电流，能够进行数据的读出。非选择列的读出位线维持在电源电压的H电平。
即，选择列非选择行的存储单元中，读出存取晶体管的栅极电位是与体区域相同的L电平，源极线SL的电压是H电平，以及读出位线的电压是接地电压电平。在这种状态下，读出存取晶体管的源极是连接在读出位线的杂质区域，但是栅极和源极具有同样的电位，维持在不导通状态。
此外，选择行非选择列的存储单元中，读出存取晶体管的栅电压是对应于体区域的电压电平的电压，与源极线SL连接的杂质区域是H电平、与读出位线RBL连接的杂质区域是电源电压的H电平。因此，读出晶体管与存储数据无关，其栅极电位在源极电压电平以下，维持在不导通状态。
从而，即使将读出栅极与存储晶体管的体区域结合，也不会产生非选择存储单元的误读出，能够正确地进行选择存储单元的数据读出。
数据读出结束后，将非选择行的充电线CL再一次驱动到电源电压电平的H电平。由此，在非选择行的存储单元中，通过电容耦合，存储晶体管ST的体区域的电压电平恢复到原来的电压电平。由此，能够防止非选择存储单元的数据破坏。
图37是示出本发明实施例5的半导体存储装置中驱动充电线CL的部分的一例结构的示意图。在图37中，在写入端口控制部分中，设置有写入充电线选择驱动电路260、和按照该写入充电线选择驱动电路的输出信号而驱动充电线CL的写入充电线驱动器262。
写入充电线选择驱动电路260包括：解码写入行地址信号WXAD的AND型解码电路G20、按照该AND型解码电路G20的输出信号和写入充电线驱动时序信号WCLX产生充电线驱动时序信号的AND电路G21。
写入充电线驱动器262，由三态反相缓冲器构成，在读出指示信号RENZ被激活时(L电平时)，呈输出高阻抗状态。
在读出端口控制部分，设置有读出充电线选择驱动电路264、按照该读出充电线选择驱动电路264的输出信号而驱动充电线CL的读出充电线驱动器266。
读出充电线选择驱动电路264包括：接受读出行地址信号RXAD的AND型解码电路G22、以及接受AND型解码信号G22的输出信号和读出充电线激活时序信号RCLXZ的NOR电路NG20。该读出充电线选择时序信号RCLXZ，在激活时是L电平。
读出充电线驱动器266由三态反相缓冲器构成，在写入模式(mode)指示信号WENZ被激活时，设定为输出高阻抗状态。写入模式指示信号WENZ在被激活时，是L电平。
图38是示出图37中所示的充电线驱动部分的动作的信号图。下面，参照图38说明图37中所示的充电线驱动部分的动作。
待机状态中，写入模式指示信号WENZ和读出模式指示信号RENZ都是H电平。因此，充电线驱动器262和266中，三态反相缓冲器都处于激活状态。写入充电线激活时序信号WCLX是L电平，读出充电线激活时序信号RCLXZ是H电平。因此，充电线选择驱动电路260和264的输出信号都是L电平，充电线CL，通过充电线驱动器262和266而维持在电源电压电平的H电平。
在写入模式的时候，首先写入模式指示信号WENZ变为L电平，将读出充电线驱动器266设定为输出高阻抗状态。这种状态下，在写入充电线选择驱动电路260中，按照写入行地址信号WXAD进行解码动作。根据写入充电线驱动时序信号WCLX的激活，对应于选择行的充电线CL被驱动到L电平。非选择行的充电线CL，由于AND型解码电路G20的输出信号是L电平，通过写入充电线驱动器262，非选择行的充电线CL维持在电源电压VDD电平。
写入模式结束后，写入模式指示信号WENZ变为H电平。相应地，写入端口变为待机状态，充电线CL通过充电线驱动器262和266维持充电到电源电压电平。
在读出模式时，读出模式指示信号RENZ变为L电平，相应地，写入充电线驱动器262被设定为输出高阻抗状态。读出充电线驱动器266，由于写入模式指示信号WENZ是H电平，而维持在激活状态。
在读出充电线选择驱动电路264中，按照读出行地址信号RXAD进行解码动作，AND型解码电路G22的输出信号，相对于选择行变为H电平，相对于非选择行变为L电平。
接着，当读出充电线激活时序信号RCLXZ变为L电平时，NOR电路NG20作为反相器工作。相对于选择行，AND型解码电路G21的输出信号是H电平，因此，充电线CL在待机时维持在同样的电源电压电平。另一方面，在非选择行中，由于AND型解码电路G22的输出信号时L电平，故读出充电线激活时序信号RCLXZ变为L电平，NOR电路NG20的输出信号变为H电平，相应地，充电线CL通过读出充电线驱动器266而被驱动到接地电压电平。
读出结束后，读出模式指示信号RENZ变为H电平，写入充电线驱动器262被激活。这时，在读出结束后，读出充电线激活时序信号RCLXZ恢复到H电平，充电线选择驱动电路264的输出信号是L电平。因此，充电线CL通过两侧的充电线驱动器262和266，维持在电源电压电平。
通过采用该图37中所示的一例结构，能够在写入时和读出时对充电线CL在选择状态时的电压电平进行切换。
而且，在本发明的实施例5中，也可以将写入端口用作进行写入和读出两者的端口。即，也可以将写入位线用作读出位线，而且，通过将写入位线也用作读出位线，能够进行数据的写入和读出。通过在写入端口中设置实施例1和2中所示的端口控制电路和端口存取电路，能够实现这种结构。
此外，在本发明的实施例5中，示出了根据选择行和非选择行来选择性地变更充电线CL的电压电平的例子。然而，数据读出时，充电线CL维持在H电平，即使根据选择行/非选择行来选择性地切换源极线SL的电压电平，也能够得到同样的效果。
具体地，作为一个例子，可以采用下面的结构。在数据写入时，将源极线SL的电压电平设定为与读出位线RBL的预充电电压相同的电压电平，读出存取晶体管的源极和漏极维持在同一电压电平。即使存储节点ST的体区域SN的电压电平随着写入数据而变化，也能防止通过读出存取晶体管流过电流。
在数据读出时，非选择行(例如WWL1/RWL1)的源极线(例如SL1)被设定为与提供给读出位线(例如RBL1)的读出电压相同的电压电平，选择行的源极线(SL2)被设定为比供应给读出位线的读出电压更低的电压电平。这种情况下，选择列且非选择行的存储单元(MC11)的读出存取晶体管(RAT)，与栅极电位无关，源极和漏极变为同一电位，电流不流过。选择列且选择行的存储单元(MC21)的读出存取晶体管的源极电位变得比漏极电压更低，根据栅极电位，即存储晶体管的体区域的电压，从读出位线有选择地向源极线流过电流。
在这种结构的情况下，必须将读出位线在数据读出时，维持在一定的读出电压电平，通过恒压产生电路，向读出位线提供一定的读出电压(为了防止非选择存储单元由于源-漏极的电压差而有电流流过，产生误读出)。作为该结构的一个例子，可以采用下面的结构。采用源极跟随器晶体管向选择位线提供读出电流，将选择位线的电压维持在对应于源极跟随器晶体管的栅极电位的电压电平。数据的读出是通过检测流过读出位线的电流而进行的。在存储H数据时，电流流过读出位线，在存储L数据时，电流不流过读出位线。
如上所述，按照本发明的实施例5，存储晶体管的体区域(存储节点)与读出存取晶体管的栅极结合。因此，不另外设置读出字线，也能够根据存储数据而控制读出存取晶体管的导通/不导通。这种情况下，通过将充电线CL用作读出字线，正确地只将选择行的读出存取晶体管变为导通状态，能够进行数据的读出，从而简化布线布图。而且，没必要设置读出字线，缓和了布线的间距条件。由此，能够高密度地配置存储单元。
此外，存储单元是利用存储晶体管的体区域来储存电荷的无电容结构，与之前的实施例1到4相同，能够随着工艺的微细化而进行存储单元的按比例缩小。
【实施例6】
图39是示出本发明实施例6的半导体存储装置的存储单元阵列的布图概要的示意图。在图39中，构成存储单元MC的有源区域互相间隔排列成矩阵状。在构成存储单元MC的有源区域中包括：含有N型杂质区域300的N型有源区、以及含有P型杂质区域303的P型扩散区域302。这些杂质区域300和303，在X方向以同样的宽度关于Y方向相对置地配置。
沿着杂质区域300和303的边界区域且沿着X方向连续延伸地，设置有栅电极布线305a和305b。与该栅电极布线305a和305b平行地隔开间隔地，沿着X方向连续地配置栅电极布线307a和307b。栅电极布线307a和307b，与P型扩散区域302(P型杂质区域)相交叉地配置。此外，栅电极布线305a和305b，分别在各自的存储单元MC的区域中，具有N型杂质区域300和沿着Y方向横切地配置的凸部布线(突出部分)309。
与N型杂质区域300交叉地在X方向连续延伸，分别配置有第2金属布线310a和310b。第2金属布线310a和310b分别构成源极线SL1和SL2。
此外，分别与栅电极布线305a和305b平行地设有第2金属布线312a和312b。该第2金属布线312a和312b，分别在图中未示出的区域与栅电极布线305a和305b电接触。由栅电极布线305a和第2金属布线312a构成读出字线RWL1。由栅电极布线305b和第2金属布线312b构成读出字线RWL2。
此外，与栅电极布线307a和307b平行地设置有第2金属布线314a和314b。该栅电极布线307a和307b，分别在图中未示出的区域与第2金属布线314a和314b电接触。由栅电极布线307a和第2金属布线314a构成写入字线WWL1，由栅电极布线307b和第2金属布线314b构成写入字线WWL2。
沿着存储单元MC的边界区域，在Y方向连续地延伸，设置有第1金属布线320a、322a、320b和322b。第1金属布线320a和320b分别构成写入字线WBL1和WBL2，第1金属布线322a和322b分别构成读出位线RBL1和RBL2。
分别构成源极线SL1和SL2的第2金属布线310a和310b，分别在各自对应的存储单元MC的形成区域中，通过通孔/接触325与N型杂质区域300电连接。第1金属布线320a和320b，通过写入位线接触327，与对应的存储单元MC的P型杂质区域303电连接。分别构成读出位线RBL1和RBL2的第1金属布线322a和322b，通过读出位线接触326与存储单元MC的N型杂质区域电连接。该源极线通孔/接触325和读出位线接触326，关于栅电极布线305a和305b各自的突出部分309对置配置。
在图39所示的存储单元的结构中，没有设置充电线CL。利用在分别构成读出字线RWL1和RWL2的栅电极布线305a和305b的正下方形成N沟道区域(体区域)作为存储节点。由此，通过两个晶体管元件实现一个双端口存储单元。
图40是示出沿着图39中所示的线L40-L40的剖面结构的示意图。在图40中，为了简化附图而没有示出上层的第2金属布线310b、312b和314b。
在图40中，该存储单元MC的有源区域形成在埋入绝缘膜330的表面。该有源区域的边界是通过元件隔离区域(STI膜：浅沟槽隔离膜)336a和336b而规定的。在该元件隔离区域336a和336b之间的区域，隔开间隔地形成高浓度P型区域332a和332b。这些高浓度P型区域332a和332b，构成图39中所示的P型杂质区域303。在这些高浓度P型区域332a和332b之间设有N型区域333，而且在高浓度P型区域332b和元件隔离区域336b之间设有P型区域334。
在N型区域333上，通过图中未示出的栅绝缘膜设置有栅电极布线307b，在P型区域334上，通过图中未示出的栅绝缘膜设置有栅电极布线305b。该栅电极布线305对应于图39中所示的突出部分309。
图41是示出沿着图39中所示的线L41-L41的剖面结构的示意图。在该图41中，没有示出上层布线，即第1金属布线320a和320b以及第2金属布线310b。
在图41中，在埋入绝缘膜330上，隔开间隔地形成高浓度N型区域338a和338b。在这些高浓度N型区域338a和338b之间设有P型区域334。高浓度N型区域338a和338b，构成图39中所示的N型杂质区域300。与图39对应地，高浓度N型区域338b通过通孔/接触与构成源极线SL2的第2金属布线310b连接。高浓度N型区域338，通过接触(326)与构成写入位线WBL1的第1金属布线322a连接。
在P型区域334的表面上，通过图中未示出的栅绝缘膜设置有栅电极布线305b(突出部分309)。
从这些图39到图41中所示，存储单元MC由P型SOI晶体管和N型SOI晶体管构成的。与实施例3相同，在数据写入时，使用P型晶体管，数据的读出使用N型晶体管。然而，与实施例3不同的是，没有设置充电线。采用读出用的N型SOI晶体管，作为按照该充电线电位在体区域中存储电荷即数据的存储晶体管。
图42是进一步具体地示出图39中所示的存储单元MC的配置的示意图。在存储单元MC的区域(有源区域)中，N型杂质区域300中，在高浓度N型区域338a和338d之间，设有倒T字形的栅电极布线305b。在该栅电极布线305b的下部，形成P型体区域(334)。高浓度N型区域338a和338b，分别通过接触326和通孔/接触327，与读出位线RBL和源极线SL电连接。
在P型杂质区域302中，在栅电极布线307b的下方形成N型区域333。该N型区域333的两侧，关于栅电极布线307b相对置地设有高浓度P型区域332a和332b。高浓度P型区域332，通过接触327与写入位线WBL连接。由高浓度P型区域332b、P型区域334、高浓度N型区域338a和338b、以及栅电极布线305b，构成存储数据和读出存储数据的存储/读出存取晶体管SRAT。P型区域334构成该存储/读出存取晶体管SRAT的体区域。
由高浓度P型区域332a、332b与N型区域333和栅电极布线307b，构成进行数据写入的写入存取晶体管PWAT。N型区域333构成写入存取晶体管PWAT的体区域。写入存取晶体管PWAT导通时，存储/读出存取晶体管SRAT的体区域与写入位线结合。因此，数据写入时，从写入位线WBL向高浓度P型区域332b传送的电荷，向P型区域334传送并储存。因此，与图20所示的实施例3的存储单元结构相同，通过直接向体区域写入电荷，能够得到与实施例3相同的效果。
此外，P型区域334形成为倒T字形，其面积能够比图20中所示的存储单元结构更大，并能够得到更大的体区域，即电荷储存区域。此外，在存储/读出存取晶体管SRAT中，构成源和漏区域的杂质区域338b和338a，沿着栅电极布线延伸的方向，关于栅电极的突出部分309相对置地配置。因此，与图20中所示的存储单元结构相比，Y方向(参照图39)的长度能够更短。此外，由于未设置存储晶体管，故能够减小存储单元的尺寸。
图43是从图39到图42中所示的存储单元的电气等效电路图。在图43中，对应于图39中所示的存储单元的平面布图，示出了2行2列配置的存储单元MC11、MC12、MC21和MC22。
存储单元MC(MC11、MC12、MC21、MC22的总称)包括：P型写入存取晶体管PWAT和N型存储/读出存取晶体管SRAT。该P型写入存取晶体管PWAT的一个导通节点与对应的写入位线WBL(WBL1、WBL2的总称)连接，另一个导通节点与存储/读出存取晶体管SRAT的体区域(存储节点SN)连接。存储/读出存取晶体管SRAT，其一个导通的节点(源极节点)与对应的源极线SL(SL1、SL2的总称)连接，另一个导通的节点(漏极节点)与对应的读出位线RBL(RBL1、RBL2的总称)连接。
在该图43中示出的存储单元MC的结构中，通过与图23中所示的存储单元的配置相比较明显可以看出，图23中所示的读出存取晶体管ATR和存储晶体管ST，在本实施例6中由一个存储/读出存取晶体管SRAT形成。因此，每个存储单元中晶体管元件的数量减少了一个，能够减小存储单元的尺寸。另外，在这种情况下，在存储单元MC中，分别设置了写入端口(写入位线和写入字线)和读出端口(读出位线和读出字线)，能够实现双端口存储单元。
图44是示出图43中所示的存储单元的数据写入动作的信号波形图。该图44所示的信号波形图与图21中所示的信号波形图相比，除了没有设置充电线CL2、以及存储节点SN与读出存取晶体管SRAT的体区域相同这一点之外，其他都相同的。因此，进行与实施例3相同的数据写入动作。下面，参照图44中所示的信号波形图，简单说明图39到图43所示的存储装置的数据的写入动作。
在待机状态中，写入字线WWL2是电源电压电平，此外，写入位线WBL1是接地电压电平。读出字线RWL2在数据写入时，维持在非选择状态的L电平。因此，存储/读出存取晶体管SRAT的体区域即P型区域334中不形成沟道，N型区域338a和338b处于隔离状态。此外，P型区域334起到存储节点的作用，维持在与存储数据相对应的电位。
此外，在待机状态中，写入位线WL1是L电平或比L电平更低的LL电平，是比写入字线WWL2更低的电压电平。因此，P型写入存取晶体管PWAT中，在N型区域333中不形成沟道，P型区域332a和332b处于隔离状态。
在L数据写入时，首先，写入位线WBL1被设定为L电平，接着，写入字线WWL2被驱动到选择状态的L电平。写入字线WWL2的L电平，可以是与写入位线WBL1的电压电平相同，此外，也可以是更低的电压电平。因此，与实施例3中相同，选择状态的写入字线WWL的L电平，可以是接地电压电平，此外，也可以是负电压电平。此外，最好，写入位线WBL在数据写入时的L电平是接地电压电平，LL电平是负电压。
在这种状态下，在选择存储单元MC21中，图42中所示的N型区域333中形成反型层(沟道)。写入位线WL1的L电平的电压，通过P型区域332a、N型区域333和P型区域332b传送到P型区域334。因此，存储节点SN，即，构成存储/读出存取晶体管SRAT的体区域的P型区域334的电压电平，被设定为L电平，并写入L数据。选择行且非选择列的存储单元中，写入位线是LL电平，是选择状态的写入字线WWL2的电压电平以下的电压电平，维持P型写入存取晶体管PWAT是不导通状态。非选择行且选择列的存储单元中，写入字线是H电平，P型写入存取晶体管PWAT维持在不导通状态。
数据写入结束后，将写入字线WWL2驱动到非选择状态的H电平，将写入位线WBL1驱动到待机状态的LL电平。由此，向图43中所示的存储单元MC21写入L数据结束。
在H数据写入时，写入位线WBL1从待机状态的LL电平被驱动到H电平。写入字线WWL2依然是H电平，P型写入存取晶体管PWAT中不形成沟道，维持在不导通状态。
接着，选择的写入字线WWL2被驱动到L电平。相应地，选择存储单元MC21的N型区域333中形成反型层，写入位线WBL1上的H电平电压通过P型区域332b传送到存储节点SN(P型区域334)，其电压电平上升。这时，读出字线RWL2的电压电平是L电平，存储/读出存取晶体管SRAT维持在不导通状态，能够可靠地在存储节点SN写入H数据。
在该选择行且非选择列的存储单元中，对应的写入位线WBL是LL电平，P型写入存取晶体管PWAT维持在不导通状态。非选择行的存储单元中，写入字线WWL是H电平，与写入位线的电位无关，P型写入存取晶体管PWAT维持在不导通状态。
写入结束后，再次将该写入字线WWL2驱动到例如电源电压电平的H电平。此外，将写入位线WBL1设定为比写入字线WWL的L电平电位更低的LL电平，将P型写入存取晶体管PWAT设定为不导通状态。
因此，在该实施例6中，也能够通过写入存取晶体管PWAT从写入位线向存储节点直接注入电荷，设定其电压电平。因此，在数据写入中，能够得到与实施例3相同的效果。
图45是示出图43所示的对存储单元MC21进行数据读出时的动作波形的图。图45所示的信号波形图，除了没有设置充电线CL2这一点之外，与图22中所示的信号波形图是一样的。下面，参照图45简单说明图43中所示的存储单元MC21的存储数据的读出动作。
在数据读出时，写入字线WWL2维持在非选择状态的H电平，此外，写入字线WBL1也维持在待机状态的LL电平。将读出字线RWL2从非选择状态的L电平驱动到选择状态的H电平。这种情况下，对应于P型区域334、即存储节点SN的存储数据，决定存储/读出存取晶体管SRAT的阈值电压，该存储/读出存取晶体管SRAT对应于存储数据，变为导通或者不导通状态。读出字线RBL1维持在接地电压电平。源极线SL是电源电压电平的H电平。
存储单元MC21的存储数据，在H数据的情况下，其存储节点SN，即存储/读出存取晶体管SRAT的体区域的电位较高，其阈值电压被设定为较低的状态。因此，在存储H数据时，存储/读出存取晶体管SRAT维持在导通状态，从源极线向读出位线RBL1提供电流。同时，在存储/读出存取晶体管SRAT存储了L数据，其阈值电压高的情况下，存储/读出存取晶体管SRAT变为不导通状态，不从源极线SL向读出位线RBL1提供电流。通过检测读出位线RBL1的电流，能够进行数据的读出。
在本实施例6中，与实施例3的存储单元结构相比，不需要存储数据用的充电晶体管，除了能够降低存储单元尺寸的效果之外，还能够得到与实施例3相同的效果，实现同样的动作。
而且，作为该存储单元的制造工序，可以采用通常的SOI晶体管的制造工序。即，在体区域和栅电极布线形成之后，相对于N型杂质和P型杂质注入区域设置开口部分。通过该开口部分，进行N型杂质和P型杂质的低浓度离子注入，形成体区域和低浓度源/漏极杂质区域。之后，相对于高浓度N型杂质区域和高浓度P型杂质区域设置开口部分，进行高浓度的N型杂质和P型杂质的注入，形成源/漏极区域。因此，采用通常的SOI晶体管的形成工序，能够形成存储单元晶体管。然而，此处，参照图46到图48说明也适用于实施例1到5的存储单元晶体管的其它制造工艺。
图46A、图47A和图48A，示出了沿着图39所示的平面布图的线L40-L40的剖面结构的P型杂质注入工序，图46B、图47B和图48B中，示出了沿着图39所示的平面布图的线L41-L41的剖面结构的N型杂质注入工序。这些P型杂质注入工序和N型杂质注入工序在不同的工序中进行。
图46A中，首先，在埋入绝缘膜340上，通过通常的工序形成N型区域333和P型区域334以及栅电极布线307b和305b。接着，在P型杂质注入区域上设置开口部分。即，以栅电极布线307b和305b作为掩模，在该区域350a和350b中以低浓度离子注入P型杂质。该区域350a和350b是之后形成为高浓度P型区域(源/漏区域)332a和332b的区域。
在图46B中，同样，形成埋入绝缘膜340、P型区域334和栅电极布线305b之后，在以低浓度注入该N型杂质的区域中设置开口部分。在这种情况下，也通过栅电极布线305b，对区域352a和352b以低浓度注入N型杂质。这些区域352a和352b是之后形成为高浓度N型区域338a和338b的区域。可以先进行该P型杂质注入工序和N型杂质注入工序中任意一个。
接着，参照图47A，在图46所示的低浓度P型杂质注入之后，在整个衬底表面上，形成层间绝缘膜352。之后，相对于形成为高浓度P型杂质区域的区域350a，在层间绝缘膜352上设置贯通孔356a。
同时，关于N型杂质区域，在图46B所示的低浓度N型杂质注入之后，在图47(B)中，形成层间绝缘膜352之后，相对于区域352a和352b，在层间绝缘膜352上形成贯通孔356b和356c。
在图48A中，在图47A所示的贯通孔形成之后，通过贯通孔356a以高浓度注入P型杂质，区域350a的P型杂质的浓度升高，形成高浓度P型区域332a。在剩下的区域中，由于层间绝缘膜352，不进行离子注入。
在图48B中，图47B所示的贯通孔形成工序之后，通过贯通孔356b和356c注入N型杂质区域，区域352a和352b的杂质浓度升高。由此，形成高浓度N型区域338a和338b。
在该制造工艺中，与存储/读出存取晶体管SRAT的体区域相邻的P型区域350b，是低浓度的杂质区域。然而，该区域350b，由于只要求向存储/读出存取晶体管SRAT的体区域中传送电荷，不会产生特殊的问题。在该P型区域350b是高浓度杂质区域的情况下，形成贯通孔并以高浓度注入P型杂质。
而且，图47A、图47B、图48A和图48B所示的工序中，形成层间绝缘膜352并形成用于注入杂质的贯通孔的情况下，进行P型杂质区域的情况下，不形成用于注入N型杂质的贯通孔。同样，在N型杂质的注入时，不设置用于注入P型杂质的贯通孔。这些杂质注入工序，分别在其它工程中进行。在图48A和48B所示的工序结束之后，再次形成贯通孔，相对于第1金属布线形成接触，接着，形成第1金属布线，形成写入位线和读出位线，并相对于源极线形成用于形成通孔的中间层。
如图46A和图46B到图48A和图48B中所示，在层间绝缘膜中设置贯通孔，通过有选择地进行离子注入，能够仅仅在必要的区域中，进行高浓度的杂质注入而形成高浓度杂质区域。而且，通过由贯通孔356a-356c注入离子而进行杂质注入之后，通过进行热处理，能够将注入的杂质扩散，并能够使各区域的杂质深度升高。
通过该贯通孔进行杂质离子注入，例如图42所示，设置T字形栅电极布线，即使在读出栅电极布线两侧的导电类型不同的情况下，也能够可靠地对必要的区域进行高浓度的杂质注入。不用设置隔离区域，能够并列设置导电类型不同的写入存取晶体管和存储/读出存取晶体管。
而且，从图46A和图46B到图48A和图48B所示的制造工艺，也可以用作实施例1到5的存储单元晶体管的制造工艺。
【变形例】
图49是示出本发明实施例6的变形例的存储单元MC的平面布图的示意图。该图49所示的存储单元MC的构成，在以下几点与图42所示的存储单元的平面布图的构成不同。即，构成存储/读出存取晶体管的源区域的高浓度N型区域338a中，不连接在源极线SL，而通过下部的贯通孔(接触)365从衬底侧提供电源电压Vdd。在该图49所示的存储单元的平面布图的其它构成，与图42所示的存储单元的平面布图相同，对应的部分采用相同的附图标记，省略其详细说明。
图50是示出沿着图49所示的线L50-L50的剖面结构的示意图。在该图50所示的结构中，埋入绝缘膜330形成在半导体衬底区域360的表面上。向该半导体衬底区域360提供电源电压Vdd作为偏置电压。高浓度P型区域332a，通过接触327与写入位线WBL结合。该图50所示的存储单元剖面结构的其它结构，与图40所示的存储单元的剖面结构相同，对应的部分采用相同的附图标记，省略其详细说明。
该半导体衬底区域360，可以是晶片级的衬底，此外，也可以是在配置存储单元阵列的区域中形成的阱区域。在该阱区域中，形成埋入绝缘膜330，在埋入绝缘膜330中形成开口部分，并形成源接触。接着，在外延生长了硅膜之后，采用从例如图46A和图46B到图48A和图48B所示的工艺形成存储单元晶体管。
图51是示出沿着图49所示的线L51-L51的剖面结构的示意图。在图51中，高浓度N型区域338a，通过在埋入绝缘膜330中形成的贯通孔(接触)365而与衬底360电连接。另一方面，高浓度N型区域338b，通过接触326与读出位线RBL连接。在该高浓度N型区域338a和338b之间，P型区域334配置为存储/读出存取晶体管的体区域。在该P型区域334上，配置有构成读出字线RWL的栅电极309。
在埋入绝缘膜330上外延生长硅膜之前，预先形成接触(贯通孔)365。
图52是本发明实施例6的变形例的存储单元阵列的电气等效电路图。图52所示电气等效电路图与图43所示的电路图在以下几点，其构成不同。即，在存储单元MC11、MC12、MC21和MC22中，存储/读出存取晶体管SRAT的源节点与电源节点Vdd结合。未设置源极线SL(SL1，SL2)。然而，能够将设置源极线SL的区域用作设置读出字线和写入字线的布线区域，缓和第2金属布线的间距条件。
而且，该存储单元阵列的平面布图，在之前的图39所示的存储单元阵列中，除了构成源极线SL的第1金属布线310a和310b之外，其他布线布图是相同的。
而且，高浓度P型区域332b可以是之前的图47A和图48A中所示的低浓度的P型杂质区域。
此外，图51和图52中所示的存储单元的构成，也可以适用于源极线SL被固定在电源电压电平的实施例1和2。
综上所述，如果按照本发明的实施例6，由一个晶体管构成存储晶体管和读出存取晶体管，能够减小存储单元尺寸。此外，将存储/读出存取晶体管的栅电极配置为倒T字形，能够关于该脚部的栅电极突出部分相对置地配置作为存储/读出存取晶体管的源和漏区域的杂质区域。由此，能够在一个存储单元的形成区域中明确地隔离写入存取晶体管和存储/读出存取晶体管。此外，能够将写入存取晶体管的一个导通节点(漏极)可靠地连接到存储/读出存取晶体管的体区域。然后，通过存储/读出存取晶体管的倒T字形的体区域结构，能够增大电荷储存节点的面积，并能够正确地根据存储数据，在其体区域(存储节点)中产生对应的电位变化。
实施例7
图53是示出本发明实施例7的半导体存储装置的阵列部分的平面布图概要的示意图。在图53中，相对于在Y方向相邻的两个存储单元MC，连续地形成共同的有源区域。在相对于两个存储单元的有源区域中，在Y方向连续地形成N型有源区域400。该N型有源区域400具有高浓度N型区域408a。
此外，在该存储单元的有源区域中，与N型有源区域400相邻，在其两端设有高浓度P型杂质区域404b和404a。在这些高浓度P型杂质区域404a和404b之间，设置有P型杂质区域402。高浓度P型杂质区域404a和404b分别包含P型区域406a和406b。
在X方向连续延伸地，隔开间隔地配置栅电极布线410a、412a、410b、412b。与栅电极布线410a平行地，在其上层设置第2金属布线414a。第2金属布线418a与栅电极布线412a平行地配置在栅电极布线412a的上层。与栅电极布线410a平行地，设置沿X方向延伸的第2金属布线418a。在栅电极布线410b和412b之间的区域上层，沿着X方向延伸地，设置第2金属布线416b。与栅电极布线412b平行地，在X方向直线延伸地配置第2金属布线414b。
栅电极布线410a和第2金属布线414a，构成写入字线WWL1。第2金属布线416a构成源极线SL1，通过源极线通孔/接触426与下部的N型杂质区域电连接。
栅电极布线412a和第2金属布线418a，构成读出字线RWL1。栅电极布线410b和第2金属布线418b，构成读出字线RWL2。第2金属布线416b构成源极线SL2，同样地，通过源极线通孔/接触426与下部的N型区域电连接。
栅电极布线412b和第2金属布线414b，构成写入字线WWL2。
在该存储单元阵列配置中，首先，沿着Y方向，沿着各存储单元的有源区域的边界区域，在Y方向连续延伸地配置第1金属布线420a、422a、420b和422b。第1金属布线420a和420b，通过接触424与下部的高浓度P型区域406a、406b电连接。第1金属布线422a和422b通过接触428，与下部的N型杂质区域电连接。
第1金属布线420a和420b分别构成写入位线WBL1和WBL2。第1金属布线422a和422b分别构成读出位线RBL1和RBL2。
图54是示出沿着图53所示的线L54-L54的剖面结构的示意图。在该图54中，在埋入绝缘膜500上形成用于形成存储单元的有源区域，该存储单元形成的有源区域的边界，由元件隔离区域(STI)508a和508b规定。
在该埋入绝缘膜500上形成N型区域505a和505b。这些N型区域505a和505b包含在图53所示的N型区域408a中。在N型区域505a和505b的表面，形成高浓度P型区域504a，在N型区域505b的表面设置高浓度P型区域504b。这些高浓度P型区域504a和504b形成得较浅，在高浓度P型区域504a和504b的底部分别延伸N型区域505a和505b。
这些高浓度P型区域504a和504b分别通过接触424与写入位线WBL1连接。这些高浓度P型区域504a和504b对应于图53所示的P型区域406a和406b。
在N型区域505a和505b之间交替地配置P型区域503c-503a和N型区域502c和502b。P型区域503a-503c和N型区域502b、502c分别具有到达埋入绝缘膜500的深度。
N型区域505a、505b、502c和502b的表面上，隔着图中未示出的栅绝缘膜分别形成栅电极布线410a、412a、412b和410b。栅电极布线410a构成写入字线WWL1，栅电极布线412a构成读出字线RWL1。栅电极布线412b构成读出字线RWL2，栅电极布线410b构成写入字线WWL2。
图55是示出沿着图53所示的线L55-L55的剖面结构的示意图。在图55所示的结构中，在埋入绝缘膜500的表面，连续地形成P型区域510。在该P型区域510的表面上，具有沟道形成区域510a-510d。夹着该沟道形成区域510a-510d，浅浅地形成高浓度N型区域512a-512e。
通过图中未示出的栅绝缘膜在沟道形成区域510a-510d上分别形成栅电极布线410b、412b、412a和410a。高浓度N型区域512b通过通孔/接触426与源极线SL1电连接。高浓度N型区域512c通过接触428与读出位线RBL1连接。高浓度N型区域512d通过通孔/接触426与源极线SL2连接。
图56是示出沿着图53所示的线L56-L56的剖面结构的示意图。在图56中，在P型区域510的表面形成高浓度N型区域512d(408a)。高浓度N型区域512d的注入深度较浅，P型区域510延伸到高浓度N型区域512d的底部。该高浓度N型区域512d对应于图53所示的N型杂质区域408a，并通过通孔/接触与源极线(SL2)连接。然而，在图56中，没有示出源极线SL。
如图54到图56中所示，高浓度P型区域，在N型区域表面浅浅地形成，而且，高浓度N型区域在P型区域表面浅浅地形成。对于同样的区域，并不进行低浓度的杂质注入和高浓度的杂质注入，即不进行两个阶段的杂质注入，在高浓度杂质区域中不进行低浓度杂质注入处理，只进行高浓度杂质注入工艺。
图57是示出本发明实施例7的存储单元MC的平面布图概要的示意图。在图57中，与P型区域503b相邻地设有高浓度N型区域512c。该高浓度N型区域512c连接到读出位线RBL1。
与P型区域503b和高浓度N型区域512c相邻，分别形成N型区域502b和P型区域510b。在这些区域502b和510b上，设有构成读出字线RWL2的栅电极布线412b。
分别与N型区域502b和P型区域510b相邻地配置P型区域503a和高浓度N型区域512d。与这些区域503a和512d相邻地，配置N型区域505b和P型区域510a。与N型区域505b和P型区域510a重叠地，配置构成写入字线WWL2的栅电极布线414b。与区域505b和510a相邻地，配置高浓度P型杂质区域504b和高浓度N型区域512e。
高浓度P型区域504b与写入位线WBL1电连接。高浓度N型区域512c通过接触与读出位线RBL1电连接。
从图54-图56的剖面结构中可以看出，P型区域510延伸到高浓度N型区域512c、512d及512e的底部。此外，N型区域505b延伸到高浓度P型区域504b的底部。在高浓度N型区域512d的底部，P型区域503a与P型区域510和510b电连接。因此，该P型区域503a与由高浓度N型区域512a、512b和512c形成的N型晶体管的体区域连通，并电连接。
在图57所示的结构中，存储单元MC中，由P型区域504b、503a和栅电极505b形成P型写入存取晶体管PWAT。由N型区域512d和512c以及栅电极布线412a形成N型存储/读出存取晶体管SRAT。因此，存储单元的电气等效电路变成与之前的实施例6的存储单元相同的等效电路。此外，数据写入时的信号波形，与之前的图44和图45所示的信号波形相同。因此，此处，不说明其具体的写入/读出动作，参照图58-图60，说明数据写入时的电荷流动。而且，在图58-图60中，示出了选择写入字线WWL2时的电流流动。
数据写入时，首先，将写入字线WWL2设定为L电平。这种情况下，如图58中所示，写入字线WBL2，通过高浓度P型区域504b和N型区域505b表面的沟道与P型区域503a电连接，向P型区域503a传送对应于存储数据的电荷。该P型区域503a，如上所述，与形成在N型晶体管形成区域的底部的P型区域510电连接。源极线SL2是电源电压电平，从而，在高浓度N型区域512d下部的P型区域510中，耗尽层变窄，确保电荷的传送路径。从写入位线向P型区域510b移动并储存电荷。由此，能够对存储/读出存取晶体管SRAT的体区域，储存对应于存储数据的电荷。
此外，选择写入字线WWL2是L电平，在该写入时，写入字线下部的P型区域510a中不形成沟道。在该这种状态下，N型区域512e和512d是彼此电隔离的状态。
在N型区域502b的两侧配置低浓度的P型杂质区域503a和503b。读出字线RWL2是L电平。在N型区域502b的表面不形成沟道。因此，P型杂质区域503a和503b维持在隔离状态。该N型区域502b具有电荷传送阻止层的功能，规定传送电荷的路径。由于P型区域(沟道形成区域)510b中不形成沟道，故存储/读出存取晶体管SRAT维持在不导通状态。电流(空穴)从P型区域503a通过N型杂质区域512d下部的P型区域510流向P型杂质区域510b，存储/读出存取晶体管SRAT的阈值电压发生变化。
因此，即使在相对于2位的存储单元连续形成P型区域的结构中，也能够可靠地相对于选择存储单元的存储/读出存取晶体管SRAT的体区域，储存对应于存储数据的电荷。
即，在连接于源极线SL2的高浓度N型杂质区域512d的下部形成P型区域510，能够通过该P型区域510传送电荷。
此外，如图60中所示，读出位线RBL1是L电平，抑制电荷进一步被传送到读出字线RWL1下部的体区域。写入存取晶体管PWAT的体区域中，由于未储存电荷，故其阈值电压没有变化。仅仅在连接到读出位线RBLa的存储/读出存取晶体管SRAT的体区域储存电荷，其阈值电压发生变化。
写入结束后，该写入字线WWL2上升到H电平，P型区域503a和504b隔离，不会产生向写入位线WBL1的注入电荷的逆流。
写入字线WWL2被驱动到非选择状态的H电平的情况下，P型区域510a中形成沟道，高浓度N型区域512d和512e电结合。然而，由于写入位线和读出位线是隔离的，该N型区域512e不会产生特别的问题。
在本发明实施例7的结构中，存储单元MC能够由写入存取晶体管和存储/读出存取晶体管两个晶体管构成，并能够得到与实施例6相同的效果。而且，在读出位线RBL和写入位线WBL延伸的方向上，没有必要设置元件隔离区域(STI隔离区域)来隔离存储单元，就能够连续地配置两个存储单元。因此，当具有与非专利文献3或4所示的单端口TTRAM相同的单元晶体管配置的情况下，也能够配置高浓度的存储单元，并能够实现高浓度的双端口RAM。
此外，作为存储单元的制造工艺，可以采用之前的实施例6所示的制造工艺。
【实施例8】
图61是概要地示出本发明实施例8的半导体存储装置的主要部分的结构的示意图。在图61所示的存储装置的结构中，相对于读出位线RBL和写入位线WBL的对，设有交叉结合型读出放大器S/A。在图61中，相对于读出位线RBL1和写入位线WBL1设置有交叉结合型读出放大器S/A1，相对于读出位线RBL2和写入位线WBL2设置有交叉结合型读出放大器S/A2。该图61所示的存储单元阵列的其它结构，与之前的图23所示的存储单元阵列的配置相同，对应的部分采用了相同的附图标记，省略其详细的说明。
交叉结合型读出放大器S/A1和S/A2，具有反相器锁存的结构，在激活时，将高侧的位线电位驱动到电源电压电平，将低侧的位线电位驱动到接地电压电平。该读出放大器电路S/A(S/A1、S/A2)在数据读出时被激活。作为该读出放大器电路S/A的具体结构，可以由交叉结合的PMOS晶体管和交叉结合的NMOS晶体管实现，并可以采用一般的DRAM(动态随机存取存储器)的结构。
图62是示出图61所示的存储装置的数据读出时的信号波形的图。下面，参照图62，说明图61所示的存储装置的数据读出动作。
数据写入时的动作波形，与之前的实施例3中参照图21说明的动作相同。因此，省略数据写入时的动作。
数据读出时，首先，将选择行的读出字线RWL(RWL2)驱动到H电平。这时，充电线CL(CL2)是电源电压电平的H电平。选择行的源极线SL(SL2)被设定为L电平(接地电压电平)。这种情况下，写入位线WBL和读出位线RBL被预充电到中间电压电平。写入位线WBL即使被预充电到中间电压电平，写入位线WWL在数据读出时也是H电平，是比位线预充电电压更高的电压电平，写入存取晶体管维持在不导通状态。此外，即使将读出位线RBL即使预充电到中间电压电平，在非选择行中，读出字线RWL也是L电平，读出存取晶体管ATR是不导通状态，不会产生误读出。
该读出字线RWL2被驱动到选择状态，选择存储单元的读出存取晶体管ATR导通，则按照对应的存储晶体管ST的存储数据(体区域的电位)，形成从读出位线RBL向对应的源极线SL(SL2)流过电流的路径。存储晶体管ST的体区域的电压高，阈值电压低的情况下，电流从读出位线RBL流向源极线，位线电位降低。另一方面，该存储晶体管ST的阈值电压被设定为较高的状态时，没有电流从读出位线RBL流向源极线SL，读出位线RBL大致维持在预充电电压电平。因此，实施例3(参照图21到图23)中的存储单元结构和读出数据的理论值的关系是相反的。
如上所述，数据读出时，对应于选择行的读出字线RWL2被驱动到选择状态，则与选择的读出位线RWL2连接的存储单元进行数据读出，各自对应的读出位线RBL(RBL1、RBL2……)的电压电平按照对应的存储单元的存储数据变化。
接着，当读出位线的电位充分地变化时，将读出放大器电路S/A1、S/A2激活，将读出位线RBL(RBL1，RBL2)与维持在预充电电压电平的写入位线的电位进行差动放大。即，通过读出放大器电路S/A进行差动放大动作时，采用写入位线WBL(WBL1，WBL2……)作为参照位线。因此，读出放大器电路S/A的读出动作结束后，读出位线RBL和对应的写入位线WBL的电压电平变为相反。
读出放大器电路S/A的读出动作结束后，将对应于选择行的写入字线WWL2驱动到选择状态的L电平。由此，写入存取晶体管PWAT导通，存储晶体管ST存储读出数据的反相值。即，当存储晶体管ST的体区域中储存了空穴(正电荷)的情况下，其阈值电压降低，空穴的储存量少，在这种情况下，存储晶体管ST的阈值电压升高。因此，当存储单元MC中存储了H数据的情况下，读出位线的电位变低，同时，存储了L数据的情况下，读出位线的电位与预充电电压电平大致相同。
写入位线WBL，通过读出放大器电路S/A被驱动到与读出位线RBL相反的电压电平。当存储H数据时，向写入位线传送H电平的电压，当进行L数据存储时，向写入位线WBL传送接地电压电平的电压。由此，存储单元MC中，其存储数据的再写入能够通过读出检验写入动作进行。即，每当数据读出，向存储节点(存储晶体管ST的体区域)自动地进行再写入(恢复动作)。由此，能够抑制存储节点(存储晶体管ST的体区域)的电位降低，并能够长期稳定地保持数据。
当读出动作结束时，读出字线RWL2和写入字线WWL2分别被驱动到未激活状态(非选择状态)。
图63是概要地示出本发明实施例8的半导体存储装置的整体构成的示意图。在图63中，半导体存储装置包括存储单元(图中未示出)呈矩阵状配置的存储单元阵列600。在存储单元阵列600中，对应于存储单元行，设置有写入字线WWL和读出字线RWL，对应于存储单元列设置有写入字线WBL和读出位线RBL。
相对于该存储单元阵列600，设置有选择写入字线的写入字线选择电路602和选择读出字线RWL的读出字线选择电路604。这些字线选择电路602和604，在激活时，按照地址信号，对应于地址指定的行选择写入字线WWL和读出字线。
相对于写入位线WBL和读出位线RBL，设有读出放大器电路群606。该读出放大器电路群606，对应于写入位线WBL和读出位线RBL设置，即，包含分别相对于存储单元列设置的读出放大器电路S/A。该读出放大器电路群606的读出放大器电路S/A，按照来自读出控制电路616的读出放大激活信号SAE，在数据读出时被激活。
为了进行数据的写入和读出，而设有写入/读出列选择电路608、写入电路610和读出电路612。写入/读出列选择电路608具有：分别相对于写入位线WBL设置的写入列选择栅极；按照写入列地址信号产生选择存储单元列的写入列选择信号的写入列解码器；分别对应于读出位线RBL设置的读出列选择栅极；以及按照读出列地址信号而选择出列的读出列解码器。按照来自写入列解码器的写入列选择信号，相对于写入选择列设置的写入列选择栅极导通，将写入选择列的写入位线与写入电路610结合。按照来自读出列解码器的读出列选择信号，读出选择列的读出选择栅极导通，将读出选择列(读出放大器电路)与读出电路612结合。
写入电路610，在数据写入时，按照所提供的写入数据D，向选择列的写入位线传送内部写入数据。读出电路612，在数据读出时，缓冲处理来自选择列的读出位线(读出放大器电路)的内部读出数据，产生对外部的读出数据Q。
为了控制上述写入和读出，设有按照写入指示信号WRITE和读出指示信号READ，对执行写入中所必要的内部动作进行控制的写入控制电路614、以及按照读出指示信号READ，对读出中所必要的内部动作进行控制的读出控制电路616。
写入控制电路614，向写入字线选择电路602提供写入字线激活信号WWDE。此外，写入控制电路614控制写入电路610和写入/读出列选择电路608的写入列选择部分的动作。读出时，读出控制电路616将读出字线激活信号RWDE提供给出字线选择电路604，给读出放大器电路群606提供读出放大器激活信号SAE。该读出控制电路616进一步控制写入/读出列选择电路608的读出列选择部分的动作，此外，控制读出电路612的数据读出动作。
而且，在图63中虽然未示出，但还设有将写入位线WBL和读出位线RBL在读出时预充电到中间电压电平的预充电电路。该预充电电路可以在数据读出时以单触(one-shot)的形态将写入位线WBL和读出位线RBL预充电到中间电压，此外，在待机时，也可以将写入位线WBL和读出位线RBL预充电到中间电压电平。数据写入时，停止对写入位线的预充电动作。
在该图63所示的半导体存储装置中，数据读出时，读出控制电路616，按照读出指示READ激活读出字线激活信号RWDE。相应地，读出字线选择电路604对地址信号AD进行解码，将选择行的读出字线RWL驱动到选择状态。
当存储单元的数据被读出时，在规定的时序，读出控制电路616激活读出放大器激活信号SAE。从而，读出放大器电路群606的读出放大器电路S/A被激活，将读出位线RBL和写入位线WBL的电压差动放大。读出动作结束，写入位线WBL和读出位线RBL的电压确定为H电平和L电平，写入控制电路614按照读出指示READ激活写入字线激活信号WWDE。相应地，写入字线选择电路602，将读出指示和所提供的地址信号AD一起解码，将选择行的写入字线RWL驱动到选择状态。由此，选择行的存储单元的数据通过读出放大器电路进行再写入。
与该再写入动作并行，写入/读出列选择电路608在读出控制电路612的控制下进行读出字线选择，将通过读出放大器电路放大并锁存的数据传送到读出电路612。读出电路612在读出控制电路的控制下从内部读出数据生成外部数据Q。
当读出周期结束时，写入控制电路614将写入字线选择电路602非活性化，读出控制电路616将读出字线选择电路604、读出放大器电路群606、写入/读出列选择电路608的读出列选择部和读出电路612进行非活性化。
数据写入时，写入控制电路614，按照写入指示WRITE控制写入字线选择电路602、写入电路614、写入/读出选择电路608和写入电路610，选择写入位线WBL和写入字线WWL，从而相对于选择行并选择列的存储单元进行数据的写入。读出控制电路616在数据写入时处于待机状态，不进行数据的读出动作。
而且，写入控制电路614中，在写入时和读出时，选择写入字线的时序不同。该时序的调整能够通过采用以下的结构来实现。即，读出控制电路616中，数据读出时，产生将写入字线激活信号RWDE延迟的读出放大器激活信号。在写入控制电路中，写入时，按照写入指示WRITE产生第一写入行选择激活信号，当读出时，按照读出指示READ产生比读出放大器激活信号延迟时间更长的读出延迟信号。生成这些写入行选择激活信号和读出延迟信号的逻辑和信号，并作为写入字线激活信号WWDE。
而且，相对于写入控制电路614读出时，必须提供读出地址信号。这仅仅通过采用如下结构即可解决，即：在写入端口的地址输入电路中，无论进行写入存取还是读出存取，都获取地址信号的结构。但是，在写入地址信号传送线和读出地址信号传送线被分别设置的情况下，在写入地址输入电路中，有必要设置选择写入地址信号和读出地址信号中任意一种信号的电路。
而且，在数据读出时进行再写入时，可以采用使读出字线的信号反相后传送到对应的写入字线的结构。非选择读出字线是L电平，非选择写入字线是H电平。仅仅在选择行中，读出字线是H电平，写入字线变为L电平。从而，各存储单元行中，即使将读出字线通过反相器与对应的写入字线结合，也没有问题。这种情况下，没有必要通过写入控制电路614对写入字线进行选择控制，读出控制电路616，按照读出放大器激活信号的延迟信号，将设置在各读出字线的三态反相器激活。
此外，该实施例8中所示的再写入动作，也可以适用于实施例4、6和7中所示的不设置存储晶体管的存储单元结构，并能够得到同样的效果。此外，来自之前的实施例6的变形例所示的存储单元的制造工序工艺和存储器件衬底的源极线偏压的结构，也同样能够适用实施例8。
如上所述，按照本发明的实施例8，当数据读出时，通过相对于各存储单元列设置的读出放大器电路将写入位线和读出位线的电压差动地放大，之后，使用写入字线传送到存储节点。因此，能够抑制存储节点的电压变化，并能够长期稳定地保持数据。
本发明能够适用于一般的大容量双端口RAM。特别是，通过应用于集成在与3D绘图和网络机器等的处理器/逻辑电路相同的半导体衬底上的混载存储器，能够实现高集成度的可高速存取的系统LSI。
以上对本发明进行了详细的说明，但是这仅仅是示例，并不是对本发明的限制，很明显，本发明的保护范围以权利要求书为准。

Claims (20)

1.一种半导体存储装置，包括：
配置成矩阵状并分别形成在绝缘膜上的多个存储单元，其中各存储单元包括：第一晶体管，利用体区域的电压存储信息，并且具有被施加固定电压的第一导通节点和利用上述体区域与上述第一导通节点隔离配置的第二和第三导通节点；第二晶体管，具有与上述第一晶体管的第二导通节点连接的第四导通节点；以及第三晶体管，具有与上述第一晶体管的第三导通节点连接的第五导通节点；
多个第一字线，对应于各上述存储单元行配置，分别与对应行的存储单元的第二晶体管的控制电极连接；
多个第二字线，对应于各上述存储单元行配置，分别与对应行的存储单元的第三晶体管的控制电极连接；
多个充电线，对应于各上述存储单元行配置，分别与对应行的存储单元的第一晶体管的控制电极连接；
多个第一位线，对应于各上述存储单元列配置，分别与对应列的存储单元的第二晶体管的第六导通节点连接；以及
多个第二位线，对应于各上述存储单元列配置，分别与对应列的存储单元的第三晶体管的第七导通节点连接。
2.如权利要求1所述的半导体存储装置，其中
各上述第一晶体管具有：第一杂质区域，形成在控制电极下部并构成上述体区域；第二杂质区域，与上述第一杂质区域相邻形成，并构成与上述第二晶体管连接的上述第二导通节点；第三杂质区域，与上述第二杂质区域关于上述第一杂质区域相对置配置，并构成与上述第三晶体管连接的第三导通节点；以及第四杂质区域，在上述第一杂质区域的与上述第二和第三杂质区域相对置的边不同的区域中，与上述第一杂质区域相邻配置并构成上述第一导通节点。
3.如权利要求1所述的半导体存储装置，其中
在列方向排列配置的存储单元的第二和第三晶体管，形成在沿列方向直线延伸地配置的有源区域中，对应列的第一和第二位线配置成将对应列的存储单元的有源区域夹持在中间；
上述第一晶体管，在上述第二和第三晶体管的形成区域之间的部分中，在配置成从上述有源区域沿行方向超过对应的第一位线而突出的突出区域上，形成构成上述体区域和上述第一导通节点的区域，形成上述第二和第三导通节点的区域分别和形成上述第二和第三晶体管的第四和第五导通节点的区域共用。
4.如权利要求1所述的半导体存储装置，其中
在各存储单元行中，上述第一和第二字线配置成将上述充电线夹持在中间。
5.如权利要求1所述的半导体存储装置，其中
各上述存储单元形成在矩形形状的有源区域，
各上述存储单元的第一晶体管，具有包含脚部和平台部的T字形结构的控制电极，上述第二和第三晶体管关于上述脚部对置地配置，
上述第二和第三晶体管各自的控制电极，具有关于上述脚部对称的L字形结构。
6.如权利要求5所述的半导体存储装置，其中
各上述第一字线，与沿着列方向相邻的2行存储单元的第二晶体管的控制电极连接，
上述第二字线与沿着上述列方向相邻的2行存储单元的第三晶体管的控制电极连接，
上述第二和第三晶体管沿着行方向交替配置，
相邻行的沿着列方向相邻配置的存储单元被连接到不同的位线。
7.如权利要求5所述的半导体存储装置，其中
各上述第一字线，具有在相邻的第二字线下部延伸并与对应的第二晶体管的控制电极电耦合的部分，
各上述第二字线，具有在相邻的第一字线下部延伸并与对应的相邻存储单元的第三晶体管的控制电极电耦合的部分。
8.一种半导体存储装置，包括：
配置成矩阵状配置并分别形成在绝缘膜上的多个存储单元，其中各存储单元包括：第一晶体管，利用体区域的电压存储信息，并且具有被施加固定电压的第一导通节点、和利用上述体区域与上述第一导通节点隔离配置的第二导通节点；第二晶体管，具有与上述第一晶体管的第二导通节点连接的第三导通节点；以及第三晶体管，具有与上述第一晶体管的上述体区域连接的第四导通节点，并且与上述第一和第二晶体管的导电类型不同；
多个第一字线，对应于各上述存储单元行配置，分别与对应行的存储单元的第二晶体管的控制电极连接；
多个第二字线，对应于各上述存储单元行配置，分别与对应行的存储单元的第三晶体管的控制电极连接；
多个充电线，对应于各上述存储单元行配置，分别与对应行的存储单元的第一晶体管的控制电极连接；
多个第一位线，对应于各上述存储单元列配置，分别与对应列的存储单元的第二晶体管的第五导通节点连接；以及
多个第二位线，对应于各上述存储单元列配置，分别与对应列的存储单元的第三晶体管的第六导通节点连接。
9.如权利要求8所述的半导体存储装置，其中
沿列方向排列配置的存储单元，形成在沿着列方向交替配置凸部区域和凹部区域并连续地沿着列方向延伸配置的有源区域上，
上述第一和第二晶体管形成在上述凸部区域，上述第三晶体管形成在上述凹部区域。
10.如权利要求8所述的半导体存储装置，其中
在存储单元的各行中，上述第一和第二字线配置成将上述充电线夹持在中间。
11.如权利要求8所述的半导体存储装置，其中
在存储单元的各行中，上述第二字线和上述充电线配置成将传送上述固定电压的电压线夹持在中间，上述电压线对应于存储单元行配置。
12.如权利要求8所述的半导体存储装置，其中
各上述存储单元形成在矩形形状的有源区域，
各上述存储单元的第一晶体管，具有包括脚部和平台部的T字形结构的控制电极，上述第二和第三晶体管关于上述脚部相对置地配置，
上述第二和第三晶体管各自的控制电极，具有关于上述脚部对称的L字形结构，
在各有源区域中，形成上述第二晶体管的区域和形成上述第三晶体管的区域的导电类型不同。
13.如权利要求8所述的半导体存储装置，其中
各上述第一字线，与沿着列方向相邻的2行存储单元的第二晶体管的控制电极连接，
上述第二字线，与沿着上述列方向相邻的2行存储单元的第三晶体管的控制电极连接，
上述第二和第三晶体管沿着行方向交替配置，
在列方向，排列配置上述第二晶体管，并且排列配置上述第三晶体管，
相邻行的沿着列方向排列配置的2个第二晶体管，分别连接到不同的第一位线，并且沿着相邻行的列方向排列配置的2个第三晶体管连接到不同的第二位线。
14.如权利要求13所述的半导体存储装置，其中
在列方向交替配置第一和第二晶体管，并且在上述列方向交替地配置上述第一和第三晶体管。
15.一种半导体存储装置，其中包括：
多个存储单元，配置成矩阵状，并分别具有形成在绝缘膜上且导电类型不同的第一和第二晶体管，上述第一晶体管具有与上述第二晶体管的体区域电连接的第一导通节点、第二导通节点和第一控制电极，上述第二晶体管具有被施加基准电压的第三导通节点、第四导通节点和第二控制电极；
多个第一字线，对应于各上述存储单元行配置，分别与对应行的存储单元的上述第一晶体管的第一控制电极连接；
多个第二字线，对应于各上述存储单元行配置，分别与对应行的存储单元的上述第二晶体管的第二控制电极连接；
多个第一位线，对应于各上述存储单元列配置，分别与对应列的上述第一晶体管的第二导通节点连接；以及
多个第二位线，对应于各上述存储单元列配置，分别与对应列的上述第二晶体管的第四导通节点连接。
16.如权利要求15所述的半导体存储装置，其中
在各上述存储单元中，
在上述第一晶体管中，上述第一控制电极由构成对应的第一字线的一部分的呈直线配置的第一电极布线构成，上述第一和第二导通节点由关于上述第一电极布线相对置配置的第一导电类型的第一和第二杂质区域构成；
在上述第二晶体管中，上述第二控制电极由具有与上述第一电极布线平行的第一部分、和沿着与上述第一部分交叉的方向延伸的第二部分的第二电极布线构成，上述体区域由与上述第二杂质区域相邻并且形成在上述第二电极布线下部的第一导电类型的第三杂质区域构成，上述第三和第四导通节点由关于上述第二部分对置配置的第二导电类型的杂质区域构成。
17.如权利要求16所述的半导体存储装置，其中
上述绝缘膜形成在被施加上述基准电压的半导体衬底上，
构成上述第二晶体管的第三导通节点的杂质区域，通过形成在上述绝缘膜上的贯通开口部分而电连接在上述半导体衬底上。
18.如权利要求15所述的半导体存储装置，其中
在各上述存储单元中，
在上述第一晶体管中，上述第一控制电极由构成对应的第一字线的一部分的呈直线配置的第一电极布线构成，上述第一和第二导通节点由关于上述第一电极布线相对置配置的第一导电类型的第一和第二杂质区域构成，上述第一杂质区域形成在构成上述第一晶体管的体区域的第二导电类型的第三杂质区域的表面，上述第二杂质区域一直形成到上述绝缘膜；
在上述第二晶体管中，上述第二控制电极由与上述第一电极布线平行的第二电极布线构成，上述第二晶体管的体区域由与上述第二杂质区域电连接的、与上述第一晶体管的形成区域相邻地形成且在整个上述第二晶体管的形成区域形成的第一导电类型的第四杂质区域形成，上述第三和第四导通节点由关于上述第二电极布线对置地形成在第四杂质区域表面的第二导电类型的第五和第六杂质区域构成。
19.如权利要求18所述的半导体存储装置，其中
还具有第二导电类型的第七杂质区域，该第二导电类型的第七杂质区域关于上述第五杂质区域和上述第一电极布线对置、与上述第一杂质区域相邻、并且形成在上述第四杂质区域的表面。
20.如权利要求15所述的半导体存储装置，具有
多个读出放大器电路，对应于各存储单元列配置，分别在数据读出时被激活，当激活时，将对应列的第一和第二位线的电位差动放大并锁存；
第二字线选择电路，在上述数据读出时被激活，当激活时，将对应于地址指定的行而配置的第二字线驱动到选择状态；和
第一字线选择电路，在上述数据读出时，上述读出放大器电路被激活之后，将对应于上述地址指定的行而配置的第一字线驱动到选择状态，并且当数据写入时，根据地址信号将对应于地址指定的行的第一字线驱动到选择状态。
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