TWI363346B - Semiconductor memory device - Google Patents

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1363346 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶裝置。 本申請案係基於2007年3月提出申請的先前日本專利申 請案第2007-5 1404號並主張優選於該案之權利，該案之全 文以引用方式併入本文中。 【先前技術】 近年來，FBC記憶裝置作為預期取代1T(電晶體）-1C(電 容器）DRAM之半導體記憶裝置而為人們所熟知。該FBC記 憶裝置經組態以使各包括一浮體（下文亦稱為”體”）之 FET(場效電晶體）在一 SOI(絕緣體上矽）基板上形成並使資 料”1”或”0"根據該FET之體内累積之多數載子之數量儲存 在各FET内。 傳統上，體與基板（固定電位）之間之電容耦合被設置為 強，以便增加FBC記憶裝置之信號差（資料"0”與”1”之間之 臨限電壓差）。作為將電容耦合設置為強之方法之一，需 將SOI基板之内埋絕緣膜（BOX層）製造得較薄。然而，若 該BOX層較薄，則需將在與該等FBC混合裝入之邏輯電晶 體下之一 BOX層製造得較薄。因此，該等邏輯電晶體中每 一者之源極或汲極之電容增加，不利地導致由該邏輯電晶 體進行之作業減速。除此之外，包括該薄BOX層之SOI基 板價格昂貴。考慮到該等缺點，有人揭示一種採用鰭式 FET作為FBC之技術（T.Tanaka等人，”對無電容器1T-DRAM 之可縮放性研究：自單閘極PD-SOI至雙閘極 129084.doc [S3 1363346

FinDRAMTScalability Study of a Capacitorless 1T-DRAM: From Single-gate PD-SOI to Double-gate FinDRAM") » iEDM Tech. Dig.，第9i9-922頁，2004年12月（下文稱為，，非專利文件 1 ))。然而，若採用該非專利文件i中所揭示之鰭式， 則一記憶胞陣列不利地在大小上會變大。 【發明内容】 本發明一實施例之一半導體記憶裝置包含複數個鰭式半 導體’其沿-第—方向延伸；源極層，其提供於該等韓式 半導體内；汲極層，其提供於該等鰭式半導體内；浮體， 其提供於該等収半導體内於該等源極層與該等沒極層之 間，該等浮體處於一電浮動狀態且累積或排出载子以儲存 資料；第一閘電極，其提供於位於該等相互鄰接之鰭式半 導體之間之第-凹槽内；第二閘電極，其提供於與該等第 一凹槽鄰接且位於該等相互鄰接之鰭式半導體之間之第二 凹槽内；位元線，其連接至該等汲極層且沿一第—方向延 伸，子元線，其連接至該等第一閘電極且沿正交於該第— 方向之-第二方向延伸；及源極線，其連接至該等源極層 且沿該第二方向延伸。 【實施方式】 下文將參照附圖詳細闡述本發明之各實施例。注意，本 發明並不僅限於此。 (第一實施例） 圖1係本發明第一實施例之FBC記憶裝置之電路圖。該 FBC記憶裝置包括記憶胞MC、第一虛擬記憶胞DC〇、第二 129084.doc 1363346 · · 虛擬記憶胞DCl、字元線WLL及WLR(下文亦稱為"WL")、 虛擬字元線DWLL及DWLR(下文亦稱為"DWL")、位元線 BLL·及BLR(下文亦稱為"BL·")、感測放大器S/A、平均線 AVGL及AVGR(下文亦稱為"AVG”）、平均電晶體TAVL及 TAVR(下文亦稱為"TAV")、板線PLL及PLR(下文亦稱為 "PL")、源極線SLL及SLR(下文亦稱為"SL")、及虛擬源極 線DSLL及DSLR(下文亦稱為"DSL")。 記憶胞MC以一矩陣形式佈置且構成記憶胞陣列MCAL及 MCAR(下文亦稱為"MCA”）。記憶胞陣列MCAL·及MCAR分 別提供於感測放大器S/A兩側。各字元線WL沿一作為第二 方向之列方向延伸，且連接至每一記憶胞MC之第一閘電 極。佈置在感測放大器S/A之左側及右侧中每一側上之字 元線WL的數量係m。在圖1中，左側之m個字元線WL係藉 由WLLO至WLLm-1表示，且右側之彼等係藉由WLRO至 WLRm-1表示。”m"係一整數，例如256或512。各位元線 B L沿一作為第一方向之行方向延伸，且連接至每一記憶胞 MC之汲極。佈置在感測放大器s/A之左側及右側中每一側 之位元線BL的數量係η。在圖1中，左側之n個位元線BL係 藉由BLLO至BLLn-Ι表示，且右側之彼等係藉由BLRO至 BLRn-Ι表示。”n"係一整數，例如512或1024。該等第一及 第二方向相互正交。即，字元線WL與位元線BL相互正 交。記憶胞MC分別提供在字元線WL與位元線BL之間之交 叉點處。因此’記憶胞MC稱為"交叉點記憶胞"。注意， 第二方向（列方向）及第一方向（行方向）係用於描述性目 129084.doc Γ S：] 1363346 的，因此，兩者可相互替代。 各板線PL類似於位元線BL沿第一方向延伸，且連接至 各5己憶胞MC之第二閘電極。佈置在感測放大器s/a之左側 及右側中每一側之板線PL的數量係n/2。在圖1中，左側之 n/2個板線PL藉由PLLO至PLL(n/2-l)表示，且右側之彼等藉 由PLRO至PLR(n/2-l)表示。即，一個板線Pl對應於相互鄰 接之兩個位元線BL(由兩者共享）提供。 各源極線SL沿第二方向延伸，且連接至各記憶胞mc之 源極。佈置在感測放大器S/A之左側及右側中每一側之源 極線SL的數量係m。在圖j中’左側之m個源極線SL係藉由 SLLO至SLLm-1表示，且右側之彼等係藉由儿⑽至队心] 表示。即’源極線SL對應於相應字元線WL提供。 在進行一資料讀取作業之前，虛擬記憶胞DC0及DC1分 別在其内儲存相對於彼此具有相反極性之資料„〇"及資料 "1"。通常’在接通電源後立即將資料寫入虛擬記憶胞DC〇 及DC1中之每一者或將資料寫入相關記憶胞陣列。極性指 不資料之一邏輯值"〇”或"丨"。虛擬記憶胞DC0及dci用於 在將要刪除儲存在各記憶胞MC中之資料時產生一參考電 流Iref^參考電流Iref幾乎介於一流經一其内儲存有資料 π〇"之記憶胞（下文亦稱為"〇，，記憶胞）之電流與一流經一其 内儲存有資料"1"之記憶胞（下文亦稱為"丨”記憶胞）之電流 中間。各感測放大器S/A内所包括之電流鏡電路（未顯示） 藉由對應位元線BL向各記憶胞MC施加一電流。因此，一 對應於儲存在記憶胞MC内之資料之電流流經感測放大器 129084.doc •10· 1363346 S/Α内之感測節點。感測放大器S/Α根據流經感測節點之電 流是低於還是高於參考電流Iref來鑑別資料之邏輯值是為 "0"還是為"Γ。 虛擬記憶胞DC0及DC1交替地沿虛擬字元線DWL所延伸 之第二方向佈置。為產生參考電流Iref，所提供虛擬記憶 胞DC0之數量與虛擬記憶胞DC1之數量相同。 各虛擬字元線DWL沿第二方向延伸，且連接至各虚擬記 憶胞DC之閘極。在感測放大器S/Α之左側及右側中之每一 側提供一個虛擬字元線DWL。在圖1中，左側及右側之虛 擬字元線DWL分別藉由DWLL及DWLR表示。各虛擬源極 線DSLL及DSLR類似地沿第二方向延伸，且連接至各虛擬 記憶胞DC之源極。在感測放大器S/Α之左側及右側中之每 一側提供一個虛擬源極線DSL。 各平均線AVG連接至各平均電晶體TAV之閘極。各平均 電晶體TAV連接至兩個鄰接之位元線BL之間，且平均電晶 體TAV以串聯方式連接。平均電晶體TAV在資料讀取作業 期間使虛擬記憶胞DC0及與虛擬記憶胞DC0數量相同之虛 擬記憶胞DC1短路，藉此平均橫越虛擬記憶胞DC0及DC1 流過之電流並產生參考電流Iref。 FBC記憶裝置亦包括平衡線EQL·(未顯示）及平衡電晶體 TEQ(未顯示），以將各位元線BL·之電位平衡至接地電位。 各平衡線EQL連接至各平衡電晶體TEQ之閘極。各平衡電 晶體TEQ連接至位元線BL與接地之間。

圖2係一顯示沿第二方向（列方向）鄰接之四個記憶胞MC 11 129084.doc ί S 3 1363346 之平面圖。複數個鰭式半導體鰭片以條帶形式沿第一方向 (行方向）延伸。可藉由蝕刻SOI基板之SOI層直至B〇x(内 埋氧化物）層成為條帶來形成鰭式半導體鰭片。藉此將 鰭式半導體鰭式提供於該Β0Χ層上。鰭式半導體鰭片由例 如矽製成。 在各鰭式半導體鰭片中提供一源極層§、一汲極層D及 體Β。體Β係在源極層S及汲極層〇之間提供。源極層8及

汲極層D由一 Ν型半導體製成’且體Β由一 ρ型半導體製 成。即，記憶胞MC被視作N-MISFET。體3係處於電浮動 狀態，且體Β在其内累積或自其内排出多數載子，以在各 記憶胞MC内儲存資料。將體Β内所累積電洞之數量較大時 之狀態定義為資料”i"，且將體Β内所累積電洞之數量較小 時之狀態定義為資料"〇 "。 儘管在圖2中未顯示，但源極層S可由相互鄰接之兩個記

憶胞MC共享。同樣地’汲極層D可由相互鄰接之兩個記憶 胞MC共享。 沿第一方向延伸之各凹槽GR1及GR2(下文亦稱為”gr,，） :兩個鄰接之鰭式半導體鰭片之間形成。凹槽⑽及. 2地沿第二方向出現且以順序GR1、GR2、GR1、 ㈤、...佈置。如果凹槽⑽係第一凹槽且凹槽係第 二凹槽，則在各第一凹槽㈤中提供第一閑電極⑴，且在 各第二凹槽⑽2中提供作為第二閉電極之板線PL。即，第 一問電極G1及板線孔交替地沿第二方向内埋。因此，- ^電極G1由相互鄰接且分別佈置於第-閘電極G1 129084.doc

1 SJ •12· 1363346 兩側之兩個記憶胞MC共享.一板線PL由沿第二方向（沿列 方向）相互鄰接且分別佈置於板線pL兩側之兩個記憶胞MC 八子。各第一閘電極G1係經由第一閘極絕緣膜提供於體B 之第一側。各板線係經由第二閘極絕緣膜在與體B之該 第側相對之其第二側提供。第一閘電極G1及板線PL經 組態以能夠自體B之兩側面分別向體B施加電壓。 位元線BL類似於鰭式半導體鰭片沿第一方向（行方向） 延伸，且藉由位元線觸點BLC:分別連接至沿第一方向鄰接 之複數個記憶胞MC之汲極層D。一源極線SL沿第二方向 (行方向）延伸，且藉由源極線觸點SLC分別連接至沿第二 方向鄰接之複數個記憶胞Mc之源極層s。一字元線沿 第二方向延伸’且藉由閘電極觸點GC1分別連接至沿第二 方向鄰接之複數個記憶胞!^^之第一閘電極G1。一板線扎 於一第二凹槽GR2内沿第一方向延伸。 例如，第一閘電極G1及板線PL係由多晶矽製成。各板 線PL既作為一後閘極（第二閘電極g2)亦作為一板線工作。 圖3係一沿圖2之線3_3剖視之一記憶胞MC之剖視圖（沿第 一方向（行方向））。在一矽基板1〇上提供有一 BOX層20，且 在BOX層20上提供有一鰭式半導體（s〇I層）。如果各源極 層S及汲極層D中由沿第一方向相互鄰接之記憶胞共 享，則源極層S '體B及汲極層D以順序s、B、D、B、s、 B、D、B、...於該等鰭式半導體内沿一沿位元線Bl之方向 佈置。各源極層S係藉由源極線觸點SLC連接至_源極線 SL ’且各没極層D係藉由位元線觸點blc連接至一位元線 129084.doc •13- 1363346

BL :: 子元線WL及源極線几形成於第一金屬佈線層上且提供 於一層間絕緣膜30内。位元線BL形成於第二金屬佈線層 上。 ' 圖4係一沿圖2之線4-4剖視之記憶胞MC之剖視圖（沿第二 . 方向(列方向))。在該剖視圖中’鰭式半導體鰭片、二； 電極G1及板線PL以順序鰭片、⑴、鰭片、pL、鰭片: • ⑴、轉片、PL、…佈置。_提供於韓式半導體内字元線 WL正下方。各第一閘電極⑴藉由第—閘極絕緣膜㈣體 B鄰接。各板線PL藉由第二閘極絕緣膜42與體b鄰接。因 此’第-閘電極CH及板線PL(第二閘電極)可控制體 位。 圖5係該第-實施例之FBC之透視圖。第—間電極㈣ ，一方向（行方向）隔開，且經隔開之各第一閘電⑽分別 單獨地提供給沿第一方向（杆 示万门（仃方向）相互鄰近之兩個記憶胞 + 7C線WL將沿第二方向（列方向）相互鄰接之第一 閘電極⑴相互連接。因此，各第一間電極⑴由沿第二方 =(列方向)相互鄰接之兩個記憶繼所共用。相應第二凹 H R2内之板線孔沿第一方向（行方向）連續地延伸。各板 線PL由沿第一方向（杆方

门（仃方向）相互鄰接之兩個記憶胞MCA 共用。 相互鄰接之源極層s相互連 源極線SL將沿第二方向 接 ，且因此由沿第二方向柏 〇相互鄰接之兩個記憶胞MC所共 用。一位元線BL將沿第—古&』 方向相互鄰接之汲極層D相互連 129084.doc 1363346 接’且因此由沿第一方向相互鄰接之記憶胞MC所共用。 自圖5中可知’位元線BL及板線pl沿鰭式半導體鰭片之 一延伸方向延伸。字元線WL及源極線SL沿一與鰭式半導 體鰭片之延伸方向直交之方向延伸。 圖6係一顯示具體波形實例的時序圖，其中顯示由記憶 胞MC進行之作業。在u時，一所選字元線WLLi與虛擬字 元線D WLR同時上升。連接至記憶胞陣列MCAL内之所選 子元線WLU之記憶胞MC及連接至記憶胞陣列MCAR内之 虛擬干元線DWLR之虛擬記憶胞DC藉此連接至感測放大器 S/A。同時’啟用平均線AVGRw使虛擬記憶胞DC1及虛擬 3己憶胞DCO短路。結果，一介於"1"記憶胞之電流〗丨與„ 記憶胞之電流10中間之電流（11+10)/2流過感測放大器S/A。 該電流（I1 +10)/2在本文中用作參考電流jref。 在將資料讀取至感測放大器S/A之一資料讀取作業中， 將字元線WLL之電位設置為與字元線WLLi在一資料寫入 作業中之電位同樣高，但是將各位元線BL之電位設置為一 比位元線BL在該資料寫入作業中之電位低之電位。舉例而 吕’將字元線WL之電位設置為1.5 V且將位元線BL之電位 設置為0.2 V。使記憶胞MC在一線性區域内作業。因體B 内所累積電洞之數量存在差異，”〇”記憶胞之臨限電壓與 ” 1"記憶胞不同。因臨限電壓之該差異，所選記憶胞MC之 電流（記憶胞電流Icell)在所選記憶胞MC為”1"記憶胞之情 況下之一電流與所選記憶胞MC為"〇"記憶胞之情況下之— 電流之間是不同的。因而，各感測放大器S/A藉由比較來 129084.doc [S3 1363346 自記憶胞陣列MCAL之記憶胞電流Icell與參考電流lref確定 储存在各個所選記憶胞MC中之資料之極性。此外，感測 放大器S/A鎖定極性已確定之資料。以該種方式，感測放 大器S/A自記憶胞MC處讀取資料。 自t2至t3時，感測放大器S/A將經鎖定資料重新寫入（恢 復）至記憶胞MC。在第一實施例中’假定一所選記憶胞 MC將資料"〇"儲存至其内《亦假定連接至所選記憶胞mc所 連接之感測故大器S/A的虛擬記憶胞DC將資料"1"儲存至其 内。 為將資料"1"寫入一記憶胞MC，使記憶胞MC在一飽和 狀態下作業。舉例而言，將字元線WL之電位偏置至1.5 V 且將位元線B L之電位偏置至1.5 V。將源極線S L之電位設 置為接地電位GND(OV)。藉由該種設置，鄰近記憶胞MC 之汲極層D處發生碰撞電離，以藉此產生大量成對之電子 及電洞。藉由該碰撞電離產生之電子流至記憶胞MC之汲 極層D，且電洞在其低電位體B内累積。當碰撞電離產生 電洞時流過之電流與記憶胞Mc之體B與源極s之間之叩結 處之正向電流保持平衡時，體電壓轉變為平衡狀態。該體 電壓大約係0.7 V。此對於一將資料”丨"寫入虛擬記憶胞DC 之作業同樣適用。 為將資料〇"寫入一記憶胞Mc，連接至記憶胞Mc之位 元線BL之電位降至低電壓。舉例而言，位元線3[之電位 降低至-1.5 V。該作業之結果係：記憶胞？^(：之體B與汲極 層D之間之pn結在正向方向被大幅度偏置。將記憶胞mc之 129084.doc 1363346 體B内累積之電洞排出至汲極層D，藉此將資料"〇"寫入記 憶胞MC。此亦適用於將資料"〇"寫入虛擬記憶胞Dc之作 業。 在第一實施例中，當感側放大器S/A鎖定資料後，將被 驅動位元線BLL之電位施加至連接至相應位元線BLL之所 選記憶胞MC。另一方面，在第一實施例中，將由虛擬記 憶胞寫入電路（未顯示）驅動之各位元線BLR之電位施加至 連接至位元線BLR之虛擬記憶胞dc〇 »結果係完成—資料 恢復作業。 注意，源極線電壓VSL及板線電壓VPL總是為恆定的。 舉例而言，源極線電壓VSL係0 v(接地電位）且板線電壓 VPL係-1 V » 圖6中顯不之一系列作業適用於將資料自記憶胞Mc讀取 至其外部之一資料讀取作業、將資料自外部寫入記憶胞 MC之一資料寫入作業及一更新作業。更新作業除不驅動 行選擇線外與資料讀取作業相同。此外，如果自一記憶胞 MC讀取至感測放大器s/A之資料與來自外部之資料在極性 上相同，則資料寫入作業係類似於圖6中顯示之作業而進 行。如果自一記憶胞MC讀取至感測放大器S/A之資料與來 自外部之資料在極性上相反，則除位元線bll及blr之電 位中途反向外，資料寫入作業係類似於圖6中顯示之作業 而進行。 下面闡述第一實施例之效應。 通常，一鰭式FET經組態以使一鰭式半導體之兩側面及 129084.doc -17- 1363346 上部表面分別覆蓋有閘電極。在第一實施例中，閘電極在 鰭式半導體之上部部分内隔開，以便使在該鰭式半導體之 各別兩個側面上之閘極可向體B施加獨立之電壓。位於鰭 式半導體之一個側面上之閘電極稱為"第一閘電極^丨"，且 位於另一側面上之閘電極稱為"板線PL"。此一組態藉由向 板線PL施加一負電位而使多數載子能夠保留在體B内即 便§己憶胞MC係一全空乏fbc(fD-FBC)。

為使兩個沿第二方向相互鄰接之記憶胞Mc共享兩者之 間之第一閘電極G1 ’基於以下原因，應在沿第-方向相互 鄰接之記憶胞MC之間將第一閉電極⑴分開。如果第一閘 電極⑴沿第一方向係連續的，則第-閘電極G1係由在兩 個鄰接鰭式半導體内形成之所有記憶胞Mc所共用，且最 終:能選擇單-記憶胞MCe基於相同之原因有必要使 各字元線WL沿與鰭式半導體延伸方向（第—方向）正交之方 向(第二方向)延伸。各字元線WL連接至沿第二方向相互鄰 接之第一閘電極G1。 同時，各位元線扯沿第一方向延伸，且連接至在一鰭 式半導體内形成之汲極層D。藉&，當啟用一字元線乳 μ儲存一在對應於字元線WL且沿第二方向鄰接之記憶胞 c内之貝料分別傳輸至不同之位元線bl。此外，字元線 子凡線BL垂直且與源極線几平行，以便使相應感 ⑦大态SM可正確地存取以二維方式佈置之記憶胞MC中 ^所選讀'胞MC。注意’即便各板線PL沿第-方向係連 續的，也不會出現問題。 129084.doc { S3 -18- 根據非專利文件丨，字元線机平行於鰭式半導體之延伸 :向延伸。因此’位元線虹沿與鰭式半導體之延伸方向正 ^之方向延伸。如果字元線评]1平行於鰭式半導體則各 予凡線WL不能由兩個鄰接之_式半導體共享，而應對應 於各鰭式半導體m外，有必要在兩個鄰接字元線 WL之^提供一間隔，以防止兩個字元線wl之間發生短路 或電谷輕合。結果係’如此多之該等額外間隔不可避免地 使半導體記憶裝置具有較大尺寸。 根據第-實施例，藉由對比，第一間電極⑴被分隔成複 數個第-閘電極GI，其各對應於沿第一方向相互鄰接之兩 個記憶胞MC。此外’纟元線机沿第二方向延伸。藉由採 用此-組態’各第一閘電極G1可由沿第二方向相互鄰接之 兩個記憶胞MC所共享。即，第—實施例之刚記憶裝置 可省去鄰接字元線WL之間之間@。結果係，該fbc記憶 裝置與傳統記憶裝置相比尺寸縮小。 在第-實施例中，字元線WL、位元線扯及源極線儿可 在不同佈線層上形成。舉例而言，源極線乩可在一作為第 一金屬層之金屬佈線層上形成，字元線评1可在一作為第 一金屬層之金屬佈線層上形成，且位元線BL可在一作為第 三金屬層之金屬佈線層上形成。 (第一實施例之修改形式） 在第一實施例中，使第一 $電極⑴及板線孔分別將第 -凹槽GR1及第二凹槽(^填滿至各鰭式半導體上部表面 的水平。即，各第—閘電極G1及板線pL皆係長方體。但 J29084.doc. 1363346 是’若第一閘電極G1及板線pl能將鰭式半導體之側面填 滿至各鰭式半導體上部表面的水平就足夠了。即，如圖7 中所示，若各第一閘電極G1及板線PL可經組態以凹入各 韓式半導體上部表面之中間部分内就足夠了。於該種情形 下’各第一閘電極G1及各板線pl分別地在一垂直於第一 方向之方向上之橫截面内沿第一及第二凹槽GR1及GR2之 内部表面形成凹面狀。如果第一及第二凹槽GR1及GR2相 對於作為第一閘電極G1及板線pl之材料之多晶石夕之厚度 足夠寬’則第一閘電極G1及板線PL如圖7中所示形成《該 第一實施例之修改形式表現出與第一實施例之彼等優點相 同之優點。 (第二實施例） 圖8係本發明第二實施例之fbc記憶裝置之平面圖。圖9 係沿圖8線9-9剖視之記憶胞MC之剖視圖。圖1〇係沿圖8線 10-10剖視之記憶胞MC之剖視圖。圖丨丨係第二實施例之 FBC記憶裝置之透視圖。第二實施例之fbc記憶裝置之電 路圖與圖1中所示者相同。 在第一實施例中，各第二凹槽GR2内形成有一板線pl， 且其既作為第二閘電極（後閘極）亦作為板線工作。在第二 貫施例中，作為後閘極工作之第二閘電極G2與板線pl分 開提供。於該種情形下，如圖8及圖11所示，有必要提供 經隔開之第二閘電極G2且類似於第一閘電極〇 1將各經隔 開之第一閘電極G 2對應於沿第一方向相互鄰接之記憶胞 MC佈置。板線pl及位元線BL在相同佈線層上形成。第二 •20· I29084.doc i S] 1363346 _- · 實施例之FBC記憶裝置之其他組態與第一實施例之彼等組 •. 態相同。此外，指示由第二實施例之FBC記憶裝置進行之 、 作業之波形與圖6中所顯示之彼等波形相同。 在第二實施例中，板線PL應採用金屬佈置。因此，佈線 . 層之最小數量為三層且該等佈線層比第一實施例之彼等佈 - 線層多一層。舉例而言，如圖9中所示，源極線SL在作為 第一層之金屬佈線層上形成，位元線BL及板線pL在作為 φ 第二層之金屬佈線層上形成，且字元線WL在作為第三層 之金屬佈線層上形成。自圖10中可顯而易見，板線pL在第 二金屬佈線層上形成。儘管佈線層之最小數量有所增加， 但第二實施例具有便於製造之優點，乃因多晶矽之形狀在 鰭式半導體之兩側係對稱的。此外，第二實施例可表現出 與第一實施例之彼等優點相同之優點。 (第二實施例之修改形式） 在第二實施例中’使第—閘電極G1及第二閘電極〇2分 • 別將第一凹槽GR1及第二凹槽GR2填滿至各鰭式半導體上 部表面的水平，，各第一閘電極⑴及第二閘電極⑴皆 係長方體。但是，若第一閘電極⑴及第二閘電極G2能將 ' _式半導體之側面填滿至各鰭式半導體上部表面的水平就 、足夠了…如圖12中所示’若各第一閘電極⑴及第二閘 電極G2可經組態以凹入各.鰭式半導體上部表面之中間部分 内就足夠了。於該種情形下，各第一閉電極⑴及各第二開 電極G2分別地在-垂直於第一方向之方向上之橫截面内沿 第-及第二凹槽GR1及GR2之内部表面形成凹面狀。如果 129084.doc -21 · 1363346 第一及弟一凹槽GR1及GR2相對於作為第一閘電極gi及板 線PL之材料之多晶矽之厚度足夠寬，則第一閘電極⑴及 板線PL如圖12中所示形成。該修改形式具有與第二實施例 之彼等優點相同之優點。 (第三實施例） 圖13係本發明第三實施例之FBC記憶裝置之電路圖。在 第二實施例中，板線PL分別對應於位元線BL·提供。各板 線PL連接至一連接至對應於板線pL之位元線BLi感測放 大器S/A。第三實施例中之其他組態可與第一或第二實施 例之彼等組態相同。 板線P L對應於相應行内之位元線B L提供且連接至相應 感測放大器S/A。藉由採用此一組態，各感測放大器S/A可 選擇性地驅動一特定板線PL。 圖14係第三實施例之FBC記憶裝置之平面圖。為對應於 相應位元線BL提供板線PL，有必要將沿第二方向相互鄰 接之兩個第二閘電極G2分開。換句話講，有必要將第二實 施例之一第二閘電極G2沿第一方向分隔為兩個區段。因 此，在兩個鄰接之第二閘電極〇2之間提供—沿第一方向延 伸之間隔單元SP。間隔單元SP内提供有一鰭式半導體。提 供於間隔單元SP内之鰭式半導體内未形成有記憶胞mc， 以便將間隔單元SP内之鯖式半導體僅用於電隔離沿第二方 向相互鄰接之兩個第二閘電極G2 » 藉由採m態，指示記憶胞⑽之—個單元的記憶 胞單元CU與第一實施例相比較大。 129084.doc [S3 •22· 1363346 然而，各感測放大器S/Α可使用字元線WL及相應板線PL • 選擇位於字元線WL與相應板線PL之間交又點處之記憶胞 MC。因此，感測放大器S/A可藉由選擇性地驅動一字元線 WL及一板線pl將資料寫入所選記憶胞Mc ^舉例而言，如 果要將資料"0"寫入記憶胞MC，則字元線WL之電位及板線 PL之電位升高至高電位。因此，位於字元線WL與板線PL 之間之交又點處之記憶胞MC各可藉由自第一閘電極（前閘 籲 極）G1及第二閉電極（後閘極）G2接收電位波動而在短時間 内有效地排出體B内累積之電洞。寫入資料”丨"之作業與第 一實施例之作業相同。 (第三實施例之修改形式） 在第三實施例中，使第一閘電極G1及第二閘電極G2分 別將第一凹槽GR1及第二凹槽GR2填滿至各鰭式半導體上 部表面的水平。即，第一閘電極⑴及第二閘電極⑺各係 長方體。但是，#第一閘電極G1及第二間電極G2能將轉 • 式半導體之側面填滿至各鰭式半導體上部表面的水平就足 夠了。即，如圖15中所示，若各第一閉電極⑴及第二閑電 極G2可經組態以凹入各鰭式半導體上部表面之中間部分内 . 就足夠了。於該種情形下，各第一閘電極⑴及各第二閘電 極G2分別在一垂直於第一方向之方向上之橫截面内沿第一 及第二凹槽GR丨及GR2之内部表面形成凹面狀。如果第一 及第二凹槽GR1及GR2相對於作為第—閘電極⑺及板線pL 之材料之多晶石夕之厚度足夠寬，則第一閘電極⑴及第二凹 槽GR2如圖15中所示形成。該修改形式具有與第三實施例 129084.doc •23· 1363346 之彼等優點相同之優點β 在目則所闡述之第一至第三實施例令，各記憶胞μ及 虛擬記憶胞DC皆係Ν型錯式FET。另—選擇為，各記憶胞 MC及虛擬記憶胞Dc可係p型鰭式fet。在該種選擇中各 記憶胞M C或各虛擬記憶胞D C之體B内累積之電荷係電 子。此外，位元線BL及字元線WL在作業中之電位係自第 一至第二實施例中所述之彼等電位進行邏輯轉換。 【圖式簡單說明】 ' 圖1係本發明第一實施例之FBC記憶裝置之電路圖； 圖2係顯示沿第二方向鄰接之四個記憶胞Mc之平面圖； 圖3係沿圖2線3-3剖視之一記憶胞MC之剖視圖； 圖4係沿圖2線4-4剖視之記憶胞MC之剖視圖； 圖5係第一實施例之fbC之透視圖； 圖6係顯示具體波形實例的時序圖，其中顯示由記憶胞 MC進行之作業； 圖7係第一實施例之修改形式之FBC記憶裝置之透視 圖； 圖8係本發明第二實施例之FBC記憶裝置之平面圖； 圖9係沿圖8線9-9剖視之記憶胞MC之剖視圖； 圖10係沿圖8線10-1〇剖視之記憶胞MC之剖視圖； 圖11係第二實施例之FBC記憶裝置之透視圖； 圖12係第二實施例之修改形式之FBC記憶裝置之透視 圖； 圖13係本發明第三實施例之FBC記憶裝置之電路圖； 129084.doc • 24· 1363346 圖14係第三實施例之FBC記憶裝置之平面圖；且 圖1 5係第三實施例之修改形式之FBC記憶裝置之透視 圖。 【主要元件符號說明】

10 矽基板 20 BOX層 30 層間絕緣膜 41 第一閘極絕緣膜 42 第二閘極絕緣膜 AVGL 平均線 AVGR 平均線 B 體 BL 位元線 BLC 位元線觸點 BLL0 位元線 BLL1 位元線 BLL2 位元線 BLL3 位元線 BLLn-1 位元線 BLLn-2 位元線 BLRO 位元線 BLR1 位元線 BLR2 位元線 BLR3 位元線 129084.doc •25· 1363346

BLRn-l 位元線 BLRn-2 位元線 CU 記憶胞單元 D 没極層 DCO 虛擬記憶胞 DC1 虛擬記憶胞 DSLL 虛擬源極線 DSLR 虛擬源極線 DWLL 虛擬子元線 DWLR 虛擬字元線 FIN 鰭式半導體 G1 第一閘電極 G2 第二閘電極 GC1 閘極觸點 GR1 第一凹槽 GR2 第二凹槽 MC 記憶胞 MCAL 記憶胞陣列 MCAR 記憶胞陣列 PL 板線 PLLO 板線 PLL1 板線 PLL(n/2-l) 板線 PLRO 板線 129084.doc •26-

[SJ 1363346

PLRl 板線 PLR(n/2-l) 板線 S 源極層 S/A 感測放大器 SL 源極線 SLC 源極線觸點 SLLO 源極線 SLL1 源極線 SLLm-1 源極線 SLRO 源極線 SLR1 源極線 SLRm-1 源極線 SP 間隔單元 TAVL 平均電晶體 TAVR 平均電晶體 WLLi 所選字元線 WL 字元線 WLLO 字元線 WLLI 字元線 WLLm-1 字元線 WLRO 字元線 WLR1 字元線 WLRm-1 字元線 129084.doc -27- [si

Claims (1)

1. 十、申請專利範圍： 1. 一種半導體記憶裝置，其包括： 沿一第一方向延伸之複數個鰭式半導體； 設置於該等鰭式半導體内之源極層； 設置於該等鰭式半導體内之汲極層； 設置於該等韓式半導體之該等源極層與該等沒極層之 間之子體’該等洋體處於—電浮動狀態且累積或排出載 子以儲存資料； 設置於位於該等相互鄰接之鰭式半導體之間之第-凹 槽内之第一閘電極； 0又置於鄰接該等第一凹槽且位於相互鄰接之該等韓式 半導體之間之第二凹槽内之第二閘電極； 連接至該等沒極層H第—方向延伸之位元線； 連接至該等第一閘電極且沿一與該第一方向正交之第 二方向延伸之字元線；及 連接至該等源極層且沿該第：方向延伸之源極線。 2. 如請求項1之半導體記憶裝置，其中 該等源極層中之一者、該等汲極層中之一者、該等浮 體中之一者、該等第一閘電極中之一者及該等第二閘電 極中之一者形成一儲存該等資料之記憶胞， 該源極層由分別位於該源極層兩側且沿該第一方向相 互鄰接之兩個記憶胞共享， 該及極層由分別位於該汲極層兩側且沿該第一方向相 互鄰接之兩個記憶胞共享， 129084.doc 1363346 該第-閘電極由分別位於該第—閘電極兩側且沿該第 二方向相互鄰接之兩個記憶胞共享，且 該第二閘電極由分別位於該第二閉電極兩側且沿該第 二方向相互鄰接之兩個記憶胞共享。 3. 如請求心之半導體記憶裝置，其中該等第二閘電極於 該專第一凹槽内沿該第一方向延伸。 4. 如請求項3之半導體記憶裝置，其中 藉由使用H線層形成該等源極線及該等字元 線，且 . 藉由使用一第二佈線層形成該等位元線。 5•如請求項i之半導體記憶裝置，其包含連接至該等第二 閘電極且沿該第一方向延伸之複數個板線。 6. 如請求項5之半導體記憶裝置，其中 藉由使用一第一佈線層形成該等源極線， 藉由使用-第二佈線層形成該等位元線及該等板線，且 藉由使用一第二佈線層形成該等字元線。 7. 如請求項3之半導體記憶裝置，其中該等源極線之_電 位及該等板線之一電位分別保持於恆定電位。 8·如請求項5之半導體記㈣置’其中該等源極線之一電 位及該等板線之一電位分別保持於恆定電位。 9. 如請求項1之半導體記憶裝置，其包含連接至該等第二 閘電極、沿該第-方向延伸且經設置以分別對應於該等 位元線之複數個板線。 10. 如請求項9之半導體記憶裝置，其中 129084.doc 1363346 該等源極層中夕_ JL, 之一者、該荨汲極層中之一者、％

   體中之-者m B 4'^ 該荨第一閘電極中之一者及該等 極中之_去Λ，上 Τ示一网電 ’成一館存該等資料之記憶胞且 使用該等字元線中之—者及該等板線中之 選:性地寫入位於該等字元線，之-者與該::: 者之間之一交又點處之該記憶胞。 η·如請求項9之半導體記憶裝置，其進-步包含將於該第

   一方向相互鄰接之兩個第二閘電極隔開之-間隔部分。 12·如請求項3之半導體記憶裝置，其中該等第-閘電極及 該等第二閘電極分別在-垂直於該第-方向之方向上之 一橫截面内’沿該等第—凹槽及該等第：凹槽之内部表 面形成凹面狀。 13·如請求項5之半導體記憶裝置，其中該等第—閘電極及 該等第二閘電極分別在一垂直於該第—方向之方向上之 一橫截面内，沿該等第一凹槽及該等第二凹槽之内部表 面形成凹面狀。 14.如請求項9之半導體記憶裝置’其中該等第一閘電極及 該等第二閘電極分別在一垂直於該第一方向之方向上之 一橫截面内，沿該等第一凹槽及該等第二凹槽之内部表 面形成凹面狀。 15.如請求項1〇之半導體記憶裝置，其進一步包含讀取儲存 在該記憶胞内之該等資料或將該等資料寫入該記憶胞内 之複數個感測放大器’其中該專板線分別連接至該等感 測放大器。 129084.doc