TW419828B

TW419828B - Semiconductor integrated circuit

Info

Publication number: TW419828B
Application number: TW087102206A
Authority: TW
Inventors: Sakatoshi Saito; Hironori Banba; Shigeru Atsumi; Akira Umezawa; Masao Kuriyama
Original assignee: Toshiba Corp
Priority date: 1997-02-26
Filing date: 1998-02-17
Publication date: 2001-01-21
Also published as: KR100307115B1; US7120053B2; US20030026160A1; US6480426B2; US6856543B2; US20040136239A1; KR19980071696A; US6700817B2; US6320428B1; US20050117406A1; US6052313A; US20020027452A1

Description

413 82 8 .H A7 -——：______B7_ 五、發明説明（1 ) 發明之背景本發明係關於一種半導體積體電路裝置，於其晶片内備有資料記憶部’用以記憶對應於複數之品種的所望之模式設定用資料或冗餘資料等。所謂丰導體積體電路裝置中的複數之種類有例如下列等： (1)如 TSOP (Thin Small Outline Package) /SOP (Small Outline

Package)般，焊墊之配置依封裝而異，切換所使用之焊墊之位置者； (2 )如χ4/χ8/χ16等一般，依並列方式處理之資料的位元長度相異，活性化的I/O之區塊數或讀出放大器的數目因而相異者； (3 )於位址的配佈方式相異者，例如快閃eEpr〇m中的變更品中’對於指定變更區塊的位址施以t〇p/b〇tt〇m切換者。於具有此般複數之模式的丰導體積體電路裝置中，必須以某些方式決定該裝置以何一模式動作。於由一個掩模組予以品種展開爲複數之模式製品之場合，在以往係一般係藉由母片（master slice )手法或結合選擇手法兩者中選擇其一。經濟部中央標隼局員工消費合作社印裝母片手法係藉由不同模式之切換例如藉由更換A1 <模而施行之’此爲在展開複數之模式品種之際通常被採用之手法。另一方面，結合選擇手法係爲了選擇不同之模式而使用來自虛設焊墊的輸入信號者。將電源電壓或接地電壓馈入本紙張尺度適用中國國家標準（CNS } Λ4規格（210x297公瘦） 4 i 9 82 8 A7 B7 五、發明説明（ 2 經濟部中央標準局員工消費合作杜印製虛：：猎由其中—電壓的電位而決定積體電路的式。裝Ϊ Λ::擇手法而展開複數之品種的丰導體積體電路装^，已揭露於例如下列之文獻中。歐洲專利公告第0 476 282 Α2(第1〇頁第行 FIG. In 等）。 ^ .和先前的母片手法相較，於結合選擇手法不須準備複數之掩模，而可消除於有修正時的資料管理之問題。於採用母片手法之情形時，每—品種須要-片掩模，因此，f例如同時開發4品種時，假設切換係於^掩模施行之場合，於該A丨掩模須要修正之場合必須修正4片之 A1掩模。因此’不僅掩模花費成本且在修正次數較多之場合：即有修正内容管理不盡之虞。又，變更之掩模的部分必須檢查全部的機能，評價頗爲費事，爲其問題點。又，依結合選擇手法，於決定裝置（device)之内容的虛成焊墊係賦予電源或接地電位。因此，虛設焊墊係配置於電源管腳與接地管腳之間；或爲結合選擇專用而須要鄰接於虛設焊墊並連接於電源的焊墊，與接地的焊墊。如此，依結合選擇手法須要過剩之多數焊墊，而伴隨發生晶片面積的增大，故無法對因應過多之模式，爲其困難之處。在以往’除了上述之情形外，另有如下之困難之處。於如半導體4己憶體的讀出系般之類比式要素較大的電路中，和通常之CMOS邏輯的部分相比較，，多爲電源裕度 (margin)較小的情形β特別是隨著裝置的低電壓化的進展，爲了彌補類比部分的電源裕度之不足，必須要在電路請先閱讀背面之：>χ·意事項再填寫本頁) - 1 -i* 裝，

，1T 泉 -5- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2!〇χ29·/公楚經濟部中央栳準局負工消费合作社印装 4 1 9 82 8 a? ___B7___ 五、發明説明（3 ) 上多費思量。 . 以下，以快閃EEPROM之讀出爲例加以説明。圖34(A)爲快閃EEPROM的記憶體單元之剖视圖，圖 34(B)爲其等效電路，圖34(C)爲其單元陣列的電路_ a 對記憶體單元的資料之寫入/消去，係藉i對浮動閘注入/抽出電子而施行之。 -s 於浮動閘存在有電子的狀態，由控制閘觀察的門限値變高，成爲11 OFF "狀態。而於浮動閘未存在有電子的狀態，由控制閘觀察的門限値變低，成爲"ON"狀態。"0N"狀態的門限値其一般之値爲2V左右。於習用之快閃EEPROM，通常電源電壓爲Vdd = 5 v ，於讀出時，在記憶體單无的控制閘直接施加Vdd = 5V。單元電流Ieel]的特性爲：單元電流Icell與Vd (Vcc -Vtheeil -(1/2) . Vd2 成比例。 - ^ 7 若 Vthcell = 2V，則（Vcc _ Vthcell) = 3V，而可得到充分的單元電流Ieell。但是随著低電壓化的進展，一旦變成電源電壓vdd = 3乂’即成-爲（\^(1-%11(^11)=1乂，而無法得到充分的單元電流IceU。因此’在讀出時，施加於記憶體單元的字无線之電壓’藉由内部升壓使其成爲〜5V之技術一般性地被採用。圖35爲該内部升壓電路之電路圖。、如圖3 5所示’升壓電路係由串聯連接於電源電位節點 (Vdd)〜昇壓電位節點（vpp)間之二極體，及—邊的電極

In —ϋ I (請先閱讀背面之注意事項再填寫本頁) -裝.

、1T __________ 6 - 本紙乐尺度:縣（CNS) M赌（公 4 1 y 82 8 4 1 y 82 8 經濟部中央榡準局員工消費合作社印製 A7 -----—-— __ B7 五、發明説明（4 ) ' 、别連接於此等—極體的陽極/陰極連接點的電容器所構，二又，介由此等電容器饋入使陽極/陰極連接點交互成爲逆相的來自環形振盪器之振盪信號，而得到昇壓電位 Vpp 〇以上雖參照囷34(A) ~ (c)就快閃EEpR〇]Vi知以説明，但除了原本之使用者所使用的資訊記憶機構外，於晶片控制上，有時須寫入必要之資訊。有可能者爲例如（a)冗餘電路之不良位址記憶、（b )快閃EEpR〇M中之區塊保護資訊 (對於某特定之區塊的禁止資料窝入/消去的功能，區塊的特疋亦了由使用者爲之）、（c)令製造商爲了測試晶片而使用的測試電路，在出貨時變成無法使用之功能等。有時將爲了施行此等控制的資訊記憶於R〇M内。寫入於該ROM内的資訊，通常於電源接通時進行資料讀出及其資料閂鎖a ， ' 圖3 6爲電源接通時的外部電源電壓Vdd、及其偵測信號PWON的波形圖，圖37爲將寫入於R〇M之資訊予以偵測閂鎖的電路之電路圖。如圖3 6.所示，信號PW0N爲偵測用外部電源電壓Vdd 之位準用的信號，當電源電壓Vdd成爲某一位準以下時’閂鎖輸出成爲高位準。於圖37所示之電路中，若信號/PWON成爲高位準，即由P溝道型電晶體Pl〇〇與記憶體單元M C的電流比而決定閂鎖8 〇 1的内容。於圖3 7所示之例子中，係直接施加電源電壓Vdd。如此將電源電壓Vdd直接施加於閘極的方式，於不須内部本紙張尺度適用中國囡家標準（CNS ) A4規格（210X297公釐〉 -------Η--裝------訂 4 . (諳先閲讀背面之注意Ϋ項再填寫本頁) 經濟部中央標率局貝工消費合作社印袈 41 9 82 8 Α7 Α7 _______Β7 五、發明説明（5 ) 升壓之場合’亦即電源電壓Vdd = 5V的情形下固屬有效，但隨著電源電壓之降低，仍和通常之記憶體單元同樣會產生單元電流不足的問題。特別是爲了得到信號PWON的Vdd電位亦即通電（p0wer on )#測位準’爲求防止誤動作’必須設定▲較電源電壓 VDD的保證範圍爲低。例如在3 v製品之場合，偵測位準爲2 V 。此偵測位準與記憶體的門限値（Vtiwi = 2V)相同。此時，於圖27所示之電路中，在控制閘電位Vg = 2V(原本應爲"ON"狀態的記憶體單元變成，，〇FF π狀態）的情況下，變成施行ROM (非揮發性記憶體單无）的資料讀出/閂鎖，而無法進行正常的動作。如上述，依習用之ROM (非揮發性記憶體單元）的資料讀出/閂鎖’無法因應能保證低電壓動作的製品。爲保證低黾壓動作要與本體的記憶體單元-同樣，在讀出資料時，將昇壓電位給予閘極即可。但是，ROM的資料讀出/ 閂鎖’係自本體之記憶體單元讀出資料，而通常的資料讀出相異，必須由外部饋入晶片的電源電壓不安定，且於晶片内部發生之昇壓電壓亦不安定之時期，亦即通電（p〇wer on)之時開始。於昇壓電壓不安定之狀態下，難以期待正常之資料的讀出/閂鎖動作。又’自如通電（power on)時般電源電麼不安定的時期開始，使用昇壓電位以施行資料讀出^(閂鎖的快閃 EEPROM，乃爲過去户斤無者。本發明的第1目的係改善上述資料記憶部的信賴性。 -8- — - — — _ 本紙張尺度逍用中國國家標皁（CNS ) Λ4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) -裝. ，丁 *-° A7 4 1 9 82 8 ΐ 五、發明説明（e ) 爲達成第1目的，於本發明中係以在晶片内部發生之内部電源作爲上述資料記憶部的電源，而抑制因外部電源之電壓之起伏等所致資料記憶部之誤動作。又，爲了更加強抑制晶片面積的增大，上述資料記憶部要求和適用I同-晶片内形成之其他積體電^部的微細化技術同等之微細化技術。其—例爲例.如將電源電壓降低。但是，若將電源電壓降低，則吾人設想有無法由上述資料記憶部正常地讀出資料之情況。上述資料記憶部記憶著對應於複數品種的所望之模式設定用之資料等，而決定製品的品種。因此，自上述資料記憶部的資料讀出要求高精度。本發明的第2目的係即使降低電源電壓，亦以高精度施行自上述資料記憶部的資料讀出。爲達成第2 g的’於本發明.中係以較.電“電壓爲高的昇壓電壓施行自上述資料記憶部的資料讀出。經濟部中央標準局貝工消費合作社印聚亦即於本發明中，以較電源電壓爲高的昇壓電壓施行自上述資料記憶部的資料讀出，即令上述資料記憶部係以非揮發性記憶體單元記憶資料，亦可藉由擴大該非揮發性記隐fla單元的Ο N狀態之門限値電壓與該控制閘的電壓之差而提高資料之讀出精度。又，一旦電源電壓降低，尤其是在通電（p〇wer〇n)時，吾人亦設想有不具充分之電壓足以讓上述資料記憶部正常地動作之情況〇上述資料記憶部記憶料應於複數品種的所望之模式設定用之資料等，而決定製品的品種。因此， ___ -9- 本紙张尺錢财關丨料（cns 41 9828 、發明説明（經濟部中央標準局貝工消費合作社印^ 迷資料記憶部自内部電源之電壓不充分時尤其 (P〇wer〇n)時^要求正常之動作。發月的第4目的係令上述資料記憶部尤其是 (P^eron)時起正常地動作。电内It成第4目的’於本發明中，於晶片内詨有用以偵剛上沭：：，電壓’將顯示此内部電源之電壓已成爲足以讓的電路，正常地動作之充分之電壓的信號予以輸出 , B 自此—電路的信號以啓動上述資料記憶部之動作。 T即’於本發明中，在上述内部電源之電壓 P述資料記憶部正常地動作之充分之祕後，才令該資料記憶部動作…，上述資料纪憶部尤其是自通二、power on)時起正常地動作。又’上述資科記憶部記憶料應於複g種的所望之模 ^設定用（資料等。因此’上述資料記憶部要求高度之作 =性與$度之耐久性。尤其是將上述資料記憶部搭載於半導體積體讀裝置晶片之場合，特別是在财久性方面要求與記憶體單元陣列冏等或更高。本發明的第5目的係改善上述資科記憶部之对久性。爲達成第5目的’於本㈣之第Ϊ樣態中，上述資料纪憶部包含如下部分而構成：非揮發性記憶體單元，用⑽ 料等1鎖電路，用以將非揮發性記憶體單凡的資科予以㈣，而輸出模式信號等；及開關’在由非揮發性記憶體單元讀出W設定用料 10- 本紙張尺度iS廊1ί1·國囤家標準（CNS ) Α4規格（210x^7公釐-- ----------私衣-- *' (靖先閱讀背面之注意事項再填巧本頁j

*1T • HI —r -:I If — 1 • If 1 經濟部中央標準局員工消費合作社印裝 4 19 82 8 ； A7 —----------- B7 五、發明説明（8 ) — 與非揮發性記憶體單元彼此連接，而在模式設定用資料被閃鎖電路所閂鎖時將閃鎖電路與非揮發性記憶體單元的連接斷開》，亦即，依本發明，在由非揮發性記憶體單元讀出的模式設定用資料被閂鎖電路所閂鎖後，藉由開關將閂鎖電路與非揮發性圮憶體單元的連接斷開，以抑制施加於非揮發性 *己憶體單70的電性應力。藉此方式，而改善該資料記憶部之耐久性。又，若將在非揮發性記憶體單元的閘極與基板間、及源極與汲極間各自之電壓降低，則可進一步抑制施加於非揮發性記憶體單元的電性應力。又’在包含非揮發性記憶體單元而構成該資料記憶部的場合’爲了更加抑制晶片面積的增太，乃對於該資料記憶部要求與適用於非揮發性記憶-體單元之-記杨體單元陣列的微細化技術同等的微細化技術。本發明的第6目的係將包含非揮發性記憶體單元而構成該資料記憶部予以微細化。爲達成上述第6目的，於本發明中，形成由上述非揮發性記憶體單元排列成之陣列，將此陣列藉由虚設之非揮發性兒憶體單元排列成之陣列予以包夾。亦即’於本發明中，係以虚設之非揮發性記憶體單元排列成之陣列包夹著上述非揮發性記憶體單,元排列成之陣列，而抑制非揮發性記憶體單元排列成之陣列在晶片上成爲孤立之圖型的情形。藉此方式，包含上述非揮發性記憶 -11 - ^^尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~~ (讀先閱讀背面之注意事項再填寫本頁) -裝_

、1T 4 1 9 82 8 A7 B7 五、發明説明（9 ) 體單元而構成之資料記憶部，乃可利用光之干涉現象越顯著則越微細的最尖端之微細化技術以形成之。又’在上述資料記憶部中，除了對應於複數之品種的所望之模式設定用資料外，如後述者般，可使其記憶不良之位址資料、令備份用解碼器活化之資料等冗如資料‘各種資料。 ... 圖式之簡單說明圖1爲顯示將本發明半導體積體電路裝置應用於非揮發性丰導體記憶體之場合的構成之方塊圖ώ 圖2爲模式信號產生電路的電路圖。圖3爲讀出放大電路與1/〇緩衝器的電路圖。圖4爲產生信號Add與信號/ Add與I/O之電路的電路圖0 . ： / 圖5爲顯示非揮發性電晶體的寫入時、消去時及讀出時的電位關係之圖式。圖6A爲於非揮發性電晶體實施寫入時的概念圖。圖6B爲於非揮發性電晶體實施消去時的概念圖。圖7爲顯示依本發明的第！實施形態之半導體積體電路的構成之方塊圖，圖8 A爲記憶體單元陣列的電路圖。

圖8 B爲記憶體單元的剖視圖D 圖8C爲顯示記憶體單元之示意記號的圖式。圖8 D爲記憶體單元的等效電路圖。 -12- 本紙俵尺颇财關*?^(⑽丨-- h .^1 n - I I ! J— m i - n n _ —丁 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印裝 41 98^8 經濟部中央楯準局負工消費合作，社印聚 A7 B7 五、發明説明（1〇 ) 圖9爲顯示依本發明的第2實施形態之半.導禮積體電路的構成之方塊圖。圖爲顯示依k發明的第3實施形態之半導體積體電路的構成之方塊圖。圖1 1爲顯示依本發明的第4實施形態之诶閃EEPROM 的控制時序之流程圖。圖^2爲顯示依本發明的第4實施形態之快閃eEpr〇m 的構成之方塊圖。圖13爲通電重定電路的電路圖。圖14爲基準電壓產生電路的電路圖。囷15爲時序調整電路的電路圖。圖16爲振堡器的電路圖。圖17爲電荷幫浦電路的電路圖。圖1 8爲VDDR位準偵測電路的電路圖。' 圖1 9爲閂鎖電路的電路圖。圖20爲熔絲單元資料閂鎖觸發電路的電路圖。圖21爲溶絲單元控制電路的電路圖。圖2 2爲溶絲單元的電路圖。圖23爲熔絲單元資科閂鎖電路的電路圖。圖24爲顯示資料讀出，問鎖時序的動作波形圖。圓25爲顯示依本發明的第5實施形態之溶絲單元資料問鎖觸發電路的電路圓β 圖26爲顯示依本發明的第6實施形態之資科讀出/問鎖時序的動作波形圖。本紙银尺度適用t國國家襟準 ---------装------訂 (請先閱讀背面之注意事項苒填商本頁) -13- 4 1 y 82 8 A7 —---------——B7 五、發明説明（n ) 一' 圖27A爲顯示依本發明的第6實施形態之快閃 EEPROM配置於電路基板上的狀態之圖式。圖27B爲内邵晶片啓動信號輸出電路的電路圖。圖2 8爲顧示依本發明的第7實施形態之熔絲單元資料閂鎖觸發電路的電路圖。 ‘ 圖29爲顯示依本發明的第8實施形態之熔絲單元陣列的圖型平面圖。圖3 0爲顯示依本發明的第8實施形態之熔絲單元陣列的等效電路圖。圖3 1爲顯示依本發明的第9實施形態之熔絲單元陣列的等效電路圖。圖3 2爲顯示依本發明的第！ 0實施形態之快閃eePROM 的一構成之方塊圖。圖3 3爲顯示依本發明的第U實施形ϋ快閃EEJPROM 的溶絲單元陣列與本體記憶體單元陣列之關係的圖式。圖34(A)爲快閃EEPROM的記憶體單元之剖視圖，圖 34(B)爲其等效電路，圖34(C)爲其單元陣列之電路圖。圖35爲内部昇壓電路的電路圖。經濟部中央標率局員工消費合作社印繁 ---------^------1T f諳先閱讀背面之注意事項再填寫本頁) 圖3 6爲電源接通時的外部電源電壓vdd 、偵測信號 PWON的波形圖。圖37爲用以將電源接通時寫入於R〇m的資料予以偵測、閂鎖之電路的電路圖。、實施例之詳細説明以下，參照附圖對本發明的實施形態予以詳細説明。 -14- 本紙浪尺度通用中國國家標準（CNS ) A4規格（2)0X297公釐）經濟部中央樣準局負工消费合作社印聚 4 1 9 82 8 , A7 ___B7_五、發明説明（12 ) ' [第1實施形態] 圖1爲顯示將本發明應用於非揮發性半導體記憶體之場合的晶片内部之一構成例之方塊圖β 於圖1中，在記憶體單元陣列1 1内設有：複數之位元線 BL與字元線WL(圖中僅各顯示一條）；及複數之記憶體單元（快閃單元，圖中僅顯示一個），分別具有浮動閘、控制閘 '源極、汲極，藉由將電子注入於浮動閘使由控制閉觀察之門限値電餮發生變化的方式施行資料的程式化（寫入），資料的消去以電性方式爲之。又，各記憶體單元 M C的控制閘被連接至複數之字元線w L中之一，没極被連接至複數之位元線B L中之一。又，各記憶體單元Μ ^ 的源極被連接至例如位元線單位、字元線單位、或區塊單位所共通的源極線（未圖示）。位址緩衝器12接受來自外-部的位址-信，而產生内部位址信號。於位址緩衝器1 2所產生之内部位址信號，分別供給至列解碼器1 3、行解碼器1 4、源極解碼器1 5、模式信號產生電路16。輸出入控制電路17接受由外部輸入的晶片啓動信號 /CE、寫入啓動信號/WE、輸出啓動信號/〇E ，並依據此等輸入信號而產生用以控制内部電路之動作的各種控制信號。例如，依據晶片啓動信號/ C E的控制信號被供給至位址緩衝器1 2 ，於位址緩衝器1 2依據此一控制信號而實現内郅位址信號的產生動作。依據輸出啓動信號/ 〇E 的控制信號被供給至後述之I/O緩衝器，於1/0缓衝器依 -15- 本紙伕尺度適用中國國家標準（CNS ) A4规格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁} 裝. 訂 k, 41 9 82 8 A7 B7 經濟部中央標準局貝工消費合作社印製五、發明説明（13 據此-控制信號而實現資料的輸出動作。依據寫入戍動信號/WE的控制信號被供給至後述 ° " 、心舄入電路，於寫入電路依據此一控制信號而實現資料的寫入動作。… 上述列解碼器13依據該内部位址信號（内部列位址信號），而選擇上述記憶體單元陣列η内之字先線WL。行選擇器18依據來自該行解碼器丨.4的解碼輪出，而選擇上述記憶體單元陣列1 1内之位元線B L。上述源極解碼器15依據該内部位址信號，而選擇上述記憶體單元陣列11内之源極線，將既定之電位供給至此經選擇之源極線。寫入電路1 9於資料之寫入時，對於該記憶體單元陣列内之經選擇的I己憶體單元，供給窝入資料，以將資料窝入。讀出放大電路（S/A) 20於資-料之讀出塒：將來自該記憶體單元陣列1 1内之經選擇的記憶體單元的讀出資料予以讀出放大。 I/O緩衝器21於資料之窝入時，將由外部積入之資料供給至寫人電路19;而於資料之讀出時，將讀出放大電路2 0所讀出放大的資料輸出至外部。又，於此I / 〇緩衝器21饋入有用以設定各動作模式，亦即資料之寫入/消去 /讀出的各動作模式或於品種展開複數之模式製品之際的製品模式的指令資料。 «；又，於I/O缓衝器21連接有指令/使用者介面電路於 22 。於此指令/使用者介面電路22亦輸入有由上述輸出 16- 本紙張尺度適用中國國家梯準（CNS ) A4規格（210x297公釐） ^------'訂 (請先聞讀背面之注意事項再填寫本頁) 4 1 982 8 Α7 -—------- Β7 五、發明説明（14^ — "—~~ —— 么气制電路17輸出的控制信號。此指令/使用者介面電路尽邊寫入啓動仏號/ w Ε被活性化之時，接受由"◦緩 (請先閲讀背面之注意事項再填寫本頁〕器21輸入的指令資料^而此指令/使用者介面電路22 =出被供給至内部控制電路23。内部控制電路23依使用者介面電路22所接受之指令資枓而產生内部制L號。而此一内部控制信號被供給至内部電源/ 電路24 ^ 上述内部％源/昇壓電路24接受來自外部的電源電壓，由此一外部電源電壓，依據上述内部控制信號而產生内部電源電壓及採用電荷幫浦的昇壓電壓，於此產生之。内部電源電壓/昇壓電壓被分配至同一晶片内的各電路。經濟部中央標準局貝工消費合作社印裝於上述模式信號產生電路16 ，係與前述記憶體單元同樣，設有複數之非揮發性電晶體，各非揮發性電晶體具有浮動閘 '控制閘，藉由將電子-注入至浮-動^使由控制閘觀察的門限値電壓改變的方式，達成資料的程式化，以電性方式施行資料消去◊於此模式信號產生電路】6内的非揮發性半導體記憶體，寫入有於—般稱爲後續步驟的在無塵 Α加工終了後之晶圓狀態或在組裝後之步驟的模式設定用之資料。此處所稱之模式設定用之資料，爲例如·· (1)如TSOP/SOP般，焊墊之配置依封裝而異，切換所使用之焊墊之位置時所被使用之資料； (之）如x4/x8/x 16等一般，依並列方式處理之資料的位元長度相異’隨此一差異而施行令活性化的I/O之區塊數或讀出放大器的數目相異之控制時所使用之資料； -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Μ 9 82 8 A7 B7 經濟部中央樣準局負工消費合作社印製五、發明説明（15 (3 )於位址的配佈方式相異者，亦即快閃EEPROM中的變更品，對於指定變更區塊的位址施行top/bottom切換時所使用之資料。模式信號產生電路1 6於既定之時間讀出在非揮發性半導體記憶體所記憶的模式設定用之資料，依此一讀出資料而產生模式信號。此一產生之模式信號被供給至例如前述 I/O緩衝器2 1。圖2爲顯示在圖！中的模式信號產生電路16中，與一個用以記憶模式設定用之資料的非揮發性半導體記憶體相關部分之具體構成。如圖2所示，具有浮動閘與控制閘之非揮發性電晶體 3 1 ’係藉由將電子注入至浮動閘使由控制閘觀察的門限値電壓改變的方式，達成資料的程式化，其源極係連接於接地電位。上述非揮發性電晶.體3 1的汲ά係藉由n溝道型MOS電晶體3 2而結合於節點3 3 。又，上述非揮發性電晶體3 1的控制閘與ν溝道型MOS電晶體3 2之閉係共通連接，在電源電壓供給至晶片整體時的既定期間内，成爲"Η "位準的控制信號PWON供給至此共通閘。其詳細不特加説明。又，在上述節點3 3與電源電壓之間連接有例如由ρ溝道型MOS電晶體等所構成之負載元件3 4 。又，由ν溝道型MOS電晶體35與Ρ溝道型MOS電晶體36所構成之 CMOS型傳輸閘3 7的一端連接於上述節點3 3。前述控制信號PWON供給至上述N溝道型M〇s電晶體3 5的閘 -18- 私紙張尺度適用中固國家標導（)八4規格（2J〇X297公着 (諳先閱讀背面之注意事項再填离本頁) -裝- ,11 經濟部中央標準局員工消费合作社印製 4 19 82 8 五、發明説明（16 ) ——~'一- 極，而與控制信號PWON具有互補之位準的控制信號 /PWON則供給至P溝道型_電晶體36的開極。於該 CMOS型傳㈣37的另端連接著由輸出人端逆向並聯連接的2個反相器38、39所構成之問鎖電路4()的一端。上述閃鎖電路40的另端之信號被輸入至反“ 4i.，此反相器41的輸出信號作爲上述模式偉號m〇de而被供給至上述I/O緩衝器2 1。圖3爲顯示圖i中之1/0緩衝器21於資料讀出時，可選擇XI模式或><2模式中任-者的場合之前述讀出放大電路20及I/O緩衝器21的一部分構成，4爲顯示用以產生圖3中所使用之信號八仙、信號/ Add的電路。於圖3中，S/A11、S/A12分別爲設於前述讀出放大電路20内，分別施行一位元的資料之讀出放大的讀出放大器。51及52分別爲輸出一-位元的資料^輸出緩衝器，分別由源極連接於電源電壓的p溝道型M〇s電晶體53、與汲極連接於此一 P溝道型M0S電晶體53而源極連接於接地電位的N溝道型M0S電晶體54所構成。在各輸出緩衝器51、52内的電晶體53、54之共通汲極連接著輸出焊墊 OUT1、OUT2。上述一邊的讀出放大器S/A11之輸出介由n溝道型 MOS電晶體5 6及反相器5 7而供給至一邊的輸出緩衝器 51 。另一邊的讀出放大器s/Ai2之轉r出供(給至NAND閘 58的一邊之輸入端。而NAND閘58之輸出供給至另一邊的輸出緩衝器52 。又’在上述反相器57之輸入端與 -19- 本紙張尺度適用中國國家標準（CMS ) Λ4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁〕 -裝訂經濟部中央榡準局員工消費合作杜印製 4 1 ^ 82 8 A7 _____________B7 五、發明説明（17 ) ' NAND閘5 8之輸入端之間連接有N溝道型M〇s電晶體 59。又，在前述圖2之電路所產生之模式信號μ〇〇ε被供給至上述NAND閘58的另一邊之輸入端。又，位址信號Add被供給至上述N溝道型M〇s電晶體5 6的閘極，而與位址信號Add成互補位準的位址信號/人dd被供給至 N溝道型MOS電晶體5 9的閘極。 -〇, 圖4爲顯示接受在前述位址緩衝器1 2所產生之内部位址信號AddIN，而產生於上述圖3之電路中所使用的互補信號Add、信號/ Add的電路部分之具體構成。於此電路中，在前述位址緩衝器12(圖示於圖1)所產生之1位元的内部位址信號AddIN被供給至NOR閘6 1的一邊之輸入端。前述模式信號MODE被供給至此NOR閘61的另— 邊之輸入端。該NOR閘的6 1的輸出供給至反相器62。此反相器6 2的輸出作爲前述信號AdcT而k供給至圖3中之電晶體5 6之閘極。又，反相器6 2的輸出更被供給至反相器63。此反相器63的輸出作爲前述信號/ Add而被供給至圖3中之電晶體5 9之閘極。又’於此例中，圖4中所示之電路雖設於前述模式信號產生電路16内，但亦可設於模式信號產生電路1 6的外部或其他電路内。包含前述各電路的非揮發性半導體記憶體之晶片，即令爲前述I/O緩衝器21依xl模式或x2模式施行資料讀出的互異之模式品種，亦可於製造時使用完全相同的掩模組同時被製造。又，於被稱爲後續步驟的在無塵室加工終了' -20- 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） f靖先閱讀背面之注意事,再填寫本頁j -裝·

'、1T 4 1 9 82 8 / A7 B7 五、發明説明（18 後之晶圓狀態或在组裝後之步驟，模式設定用之資料對於圖2之電路中的非揮發性電晶體31被程式化。例如，於本例中，在設定爲X 2模式之場合，電子注入至浮動閘。反之，於設定爲xl模式之場合，不施行電子之注入。當使用者將依如此方式被程式化的非揮發杈半導體記憶體晶片裝入至系統中使用時，—旦電源電壓被供给至晶片’控制信號PWON即於既定之期間内成爲” η "位準，圖 2中之電晶體32成爲"ON，，，非揮發性電晶體31的記憶資料乃被讀出至節點3 3。於此，在和預先注入電子至浮動閘的x2模式相對應之資料被記憶於非揮發性電晶體31之場合，由於其門限値電壓變化爲較高的狀態，故非揮發性電晶體3 i不成爲 "ON"。因此，節點33成爲"H"位準。當控制信號爲”H"位準時’控制信號/PW〇N成爲，,L"杬準，故傳輸閘 37成爲"ON" ’節點33的"H"位準之信號被饋入至^二電路40。其後，一旦控制信號pw〇N回復爲"l"位準，而控制信號/PWON回復爲“H”位準，鎖電路4〇即保持該一狀態·◊亦即，於x2模式時，係自圖2的電出位準的模式信號MODE。經濟部中央標牟局κ工消費合作社印製另:方面，在和未注入電子至浮動閘的χ1 #式相對應 (貢料被記憶於非揮發性電晶體3】之場入 w 由於其門限値電壓保持較低的狀態，—旦"Η ”位準的〗

-,卞J仏制仏號PWON 被供給至控制閘，非揮發性電晶體3 1即成爲"ON ,, 節點33成爲，，L”位準a亦即，於χ1模式時，係自圖；二 -21 - 本紙張尺度朝巾_家料（CNS〉Α4·_ (2!0Χ297公釐〉 A7 B7 經濟部中標隼局員 X 消资合作當爲焊位出五、發明説明（19 電路輸出"L "位準的模式信號m〇De。於圖3之電路中，在χ2模式之場合，由於模式信號 MODE爲"Η”位準，故NAND閘5 8動作如_反相器。又於此時，電晶體5 6之閘極之信號Add爲"u '，位準，而供給至電晶體59之閘極信號/八^爲，，；^,位準，電晶體％爲”〇N”，而電晶體59爲"0FF"，故由2個讀出放大器 S/AU、S/A12所讀出放大的資料分別自輪出焊墊〇un ' 〇UT2介由輸出緩衝器51、52並列地被輪出。於xl模式之場合’由於模式信號M〇de爲，| L _，位準，故NAND閘58的輸出係與讀出放大器S/A12的輸出無關’經常爲” Η"位準，輸出緩衝器5 2内的p溝道型M〇s 電晶體5 3及N溝道型MOS電晶體5 4。均爲非導通，輪出烊墊OUT2成爲高阻抗的狀態。另一方面，依其時之輸入位址，信號-八心、/Add中之某一者成爲"H”位準’而另一者成爲” L ,,位準。於此， Add = "H"位準、而/Add = "L"位準時，電晶體5 6成 _'〇N"，由讀出放大器S/AU所讀出放大的資料自輸出整0UT1介由輸出緩衝器5 1被輸出。又，當Add = "L" 準、而/Add = "Η"位準時，電晶體59成爲"〇N"，由讀叫放大器S/A12所讀出放大的資料自輸出焊墊〇UT1介由輪出缓衝器51被輸出。亦即，於χ1模式時，由 S/A11、S/A12所讀出放大的2位元之資料，係依其時之位址狀態，自一個輸出焊墊OUT1被輸出β 於圖4之電路中，在χ2模式之場合，模式信號m〇d£ -22- 本纸張尺度適用中國國家標準（CNS ) Λ4規格（2丨0X297公釐） (請先閱讀背面之注意事項再填寫本莨> '装·

I A7 4 1 9 82 8 _____B7 五、發明説明（2〇 ) ---------裝------訂 (請先閱讀背面之注意事項再填寫本頁) 成爲"H”位準，NOR閘6 1之輸出與輸入址信號AddIN 無關地成爲"L "位準，如前述般，信號Add成爲"Η ”位準、而信號/ Add成爲” L π位準。又，在X 1模式之場合，模式信號MODE成爲” L"位準，故NOR閘6 1之輸出隨輸入位址信號AddIN而變化，當輸入位址信號· AddlN爲"L，，位準時，NOR閘61之輸出爲"H"位準；而當輪入位址信號AddIN"H”位準時，NOR閘61之輸出，，L”位準，信號 Add '信號/ Add隨輸入位址信號AddIN而變化。如此，使晶片内具有非揮發性記憶元件，將與積體電路之模式相關的資料於後續步驟寫入於該非揮發性記憶元件中’讀出此一記憶資料而產生模式信號，故不僅可消除在習知技術存在之問題點亦即須要管理諸多掩模的煩瑣、晶片面積之增大，且於组裝終了後亦可藉由非揮發性記憶元件資料的改寫而切換積體電路之模式。：因^，積體電路之製造商可不必逐一考慮最終製品之模式的數量而訂定生產計畫’可使不同模式之複數製品一直至組裝步驟爲止均令其爲同一，而大幅改善生產效率。經濟部中去標準局員工消费合作社印聚於上述説明中，雖未就用以施行對於非揮發性半導體記憶體的資料之程式化/消去的具體構成加以説明，但此係和對設於記憶體單元陣列！ i内的記憶體單元之程式化/消去的情形相同’寫入（電予注入）、消去（電子放出）及讀出時的非揮發性電晶體之控制閘（vg)、汲極（yd)和源極（vs) 的各電位關係彙總顯示於圖5。圖6 A爲於非揮發性電晶體實施寫入時的概念圖。升壓 __- 23 - 本紙狀度顧(CNS) A4規格（训χ297 ) - 經濟部中央標率局員工消費合作社印製 41 9 82 8 A7 _______ B7 五、發明説明（21 ) 電路71使外部電源電壓升壓，產生較電源電壓爲高的複數之電壓。如前述，於圖】中之模式信號產生電路〗6内設有複數個非揮發性電晶體，用以實現複數之不同模式設定，爲了選擇此複數個非揮發性電晶體施行寫入，必須要有選擇電晶體。亦即，在上述升壓電路71盍生之升壓電壓中之一者介由該電晶體72而供給異非揮發性電晶體3 ι 之及極。上述升壓電路71所產生之其他升壓電壓則供給至兩位準變動電路73、74 ^該兩位準變動電路73、Μ 刀別將Η ’位準的寫入信號變動成較電源電壓爲高的電壓。兩位準變動電路73、74的輸出被供給至上述選擇用之電晶體72之閘極與非揮發性電晶體31之控制閘。藉由此一構成，在對非揮發性電晶體31施行寫入之場合，供給ιον (vg)至控制閉，而供给6V (Vd)至閘極。又由於源極係接地故成爲〇V (Vsp — 圖爲於非揮發性電晶體實m時的概念圖。負電壓產生電路75產生較0V之接地電壓爲低的負値之電壓。又’升壓電路76將外部電源電壓予以升壓而產生較電源電壓爲高的電壓。在該升壓電路76所產生之升壓電壓被供給至非揮發性電晶體31的源極。該負電壓產生電路7 5-之輸出被供給至非揮發性電晶體3 1的控制閘。於藉由此-構成，施行非揮發性電晶體31 ;肖去場合，係將’幻供給至控制閘’將6V(VS)供玲至源極。並令没極成爲開放之狀態。然而，於上述説明中，雖舉於資料讀出時之位元構成之 ___ -24- 本紙張尺度悄(训谓公#---__ (請先閱讀背面之注意事項再填寫本頁) -裝 41 9 82 b 41 9 82 b 經濟部中央標準局貝工消费合作社印裝 A7 〜__B7______一五 '發明説明（22 ) 差異作爲不同模式之例加以説明，但不同模式之例並非限疋於位元構成’此外，在對應於不同之封裝而使用（鍵合）之焊墊的指定相異之場合，模式信號係爲下述目的而被使用： > (1) 令連接於所使用之焊整的電路活性化〆及 (2) 將未使用之焊墊接地，令連接於未使用之焊墊的電路成非活性化狀態。又，在變更動作之電源電壓的範圍指定之場合亦可能實施。亦即’在例如欲以3V/5V令同一積體電路動作之場合’有時内部時序之設定、各種比例電路（特別是介面）之尺寸比等’必須分別施以微調整，可利用模式信號將此等施以切換控制。另外，亦可使用於高速.高消耗電力版/低速·低消粍電力版等之切換控制、及爲丁切換nor 快閃記憶體中之記憶區塊的top/bottom啓動（boot)切換而於位址輸入半途令其逆轉的電路之控制等。另外，亦可使用於快閃記憶體等之半導體記憶裝置的冗餘技術。亦即’可使不良之位址資料、令備份用解碼器活化之資料等冗餘資料記憶於上述非揮發性電晶體3 1。如此，本發明的應用雖有種種之情況，但只要是不同之複數之模式可藉由内部之一個或複數之模式信號的組合在電路上予以表現之全部之情況均可應用本發明。於此，在第1實施形態中’模式設定用之資料或冗餘資料被記憶於非揮發性電晶體31 。而包含非揮發性電晶於 -Μ $紙張尺度適用中國國家標準（〇阳）六4規格（210/ 297公釐) ~ ~~~~~— I 1 I I n I 訂 (請先閱讀背面之注意事項再填寫本頁) 4 1 9 82 8 A7 B7 23 五、發明説明（ 31之模式信號產生電路16依模式設定用之〜見科而產峰用以決定其品種的模式信號，或依冗餘資料而王用 ,t r& 屈王將不良位址置換至備用之記憶體單元的冗餘信號等。因此’對模式信號產生電路丨6要求高度之信賴性。圖7爲顯示依本發明的第丨實施形態之半螓押触的—構成狀方塊I 料體積體電路如圖7所示，令模式信號產生電路16之電源成爲由内郅電源電壓產生電路80升壓或降壓而成的内部電源電壓 VDD ^内部電源電壓產生電路8〇由例如外部電源電壓 VCC產生内部電源電壓VDD。如此，㈣式信號產生電肖16之電源自外部電源電壓聊部電源電壓VDD ^此方式’乃可抑制因外部電源電壓VCC之起伏等所致之誤動作。因而得以改呈模式信號產生電路1 6之信賴性β - ·' [第2實施形態] 在由類比式要素較大的電路例如非揮發性電晶體3〗讀出資料的電路中，與通常之CMOS邏輯的部分相比較，多爲電源裕度較狹的情形。特別是爲了推進裝置的微細化，而將圖7所示之内部電源電壓VDD之電壓降低，則於上述類比式要素較大的電路中’電源裕度變成不足。此藉由圖1所示之快閃 EEPROM的記憶體單元MC爲例加以説明。；圖8 A爲記憶體單元陣列1 1的電路圖。圖8 β爲記憶體單元的剖視圖。圖8 C爲顯示記憶體單元之示意記號的圖 -26 Μ氏張尺度適用中國國家標準（CNS ) Α4規格（2丨〇><297公餐） ^------II {請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印掣 4 1 9 82 8 4 1 9 82 8 經濟部中央標隼局貝工消費合作社印製 A7 ———___ 87______ 五、發明説明（24 ) 式。圖8D爲記憶體單元MC的等效電路圖。朝記憶體單元M C所爲資料之窝入/消去，係藉由對浮動閱FG的注入/抽出電子而施行之。若爲浮動閘F G内有電子存在的狀態，由控制閘觀察的門限値Vthcell變高，成爲"〇 F F "狀態。另一方面’在未存在有電予的狀態.，由控制閘觀察的門限値Vthceli變低’成爲"Ο N "狀態。"〇 N "狀態的門限値 Vtheell —般之値爲2 V左右。於習用之快閃EEPROM的電源電壓通常爲Vdd = 5 V，於讀出時，在控制閘直接施加Vdd = 5 V。單元電流Icell係與Vd-(l/2) · Vd2成比例（電壓Vd爲汲極之電壓，若記憶體單元M C爲N溝道型，則Vd = Vg - VthceU，電壓V g 爲控制閘的電壓）。若記憶體單元MC爲N溝·道型，門限長電壓Vthce|1爲 2V ，控制閘的電壓Vg爲5 V ，則汲極之電壓v d爲3 V (=Vg - Vthcen)，而可得到充分的單元電流Icell。但是，在將外部電源電蜃VCC或内部電源電壓VDD降低至3V左右之場合，將此直接讀出而施加於記憶體單元 MC之控制閘，則控制閘之電壓Vg即成爲3V ，汲極之電壓Vd成爲1V (= Vg - Vthcell)。因此，而難以得到充分的單元電流Ieeii。然而，於圖2所示之模式信號產生電路1 6 ，一旦控制信號PWON成爲"Η "位準，即由負載3 4和非揮發性電晶體3 1的電流比而決定出閂鎖電路4 0的閂鎖資料。 -27- 本紙張尺度適用中國國家標準（CNS ) A4規格U10X297公嫠） (請先閲讀背面之注意事項再填寫本頁) 裝·

Js 4 1 y 82 8 ‘w A7 ______B7 五、發明説明（25 ) 於圖2所示之電路中，係將具有電源電壓之振幅的控制信號PWON施加於非揮發性電晶體3 1之控制閘。此一方式，在電源電壓和非揮發性電晶體31之"Ο N "狀態之門限値電壓VthcW的差値夠大之場合，爲一有效的方式。但是，在例如藉由將電源電壓降低，使電知電壓和非揮發性電晶體3 1之門限値電壓Vthcel|的差値接近之場合，會發生和參照圖8A〜8D所説明過之現象同樣之現象，單元電流變成不足。又，在電源電壓和上述門限値電壓Vthcell的差値接近之場合，—旦電源電壓發生起伏，亦可預期原本應爲"〇N„ 狀態之非揮發性電晶體3 1會變成"OFF"狀態，模式信號產生電路16會輸出錯誤的模式信號MODE。一旦輸出錯誤的模式信號MODE，製品的品種即改變。爲了控制此種不良，可例如使電源裕度&小（tight)。然而，使電源裕度較小（tight )，可預期會造成製造良率的惡化等’並非吾人樂見的情況。因此，第2實施形態的目的，係即使在電源電壓和非揮發性電晶體31之” 0N"狀態之門限値電壓vthcen的差値接經濟部中央標準扃員工消贤合作社印掣 ---------裝------訂 ^ * (請先閲讀背面之注意事項再填寫本頁) 近之場合’亦不致造成製造良率的惡化，而能充分維持模式信號產生電路1 6的信賴性。圖9爲顯示依本發明的第2實施形態之半導體積體電路的一構成例之方塊圖β ( 如圖9所示，於第2實施形態中，在晶片内部設有使内部電源電壓VDD昇壓至昇壓電壓VDDR的内部電壓增強 -28- 本紙張尺度適用中囷國家標準（CNS ) 規格（210X297公釐）經濟部中央標準局員工消资合作社印裝 A7 B7五、發明説明（26 ) 器8 1。昇壓電壓VDDR與内部電源電壓VE?D —齊被供給至控制器8 2 。控制器8 2依控制信號PWON ，分別輸出被供給至非揮發性電晶體3 1之控制閘的信號FSWL ，及被供給至電晶體3 2等之閘極的信號FSBIAS 。信號 FSBIAS爲具有内部電源電壓VDD之振幅的信號，信號 FSWL爲具有昇壓電壓VDDR之振幅的.信號。令如此方式被供給至非揮發性電晶體31之控制閘的信號FSWL變成較内部電源電壓VDD爲高的昇壓電壓 VDDR 。藉此方式，乃能將電源電壓和非揮發性電晶體 3 1之11 Ο N H狀態之門限値電壓Vthce„的差値予以擴大。因此，即令内部電源電壓VDD稍有起伏，亦能抑制原本應爲”0N 11狀態的非揮發性電晶體31變成"OFF"的情況。又，於第3實施形態雖使用内部電源電壓VDD ，但亦可使用外部電源電壓VCC以取代内部電源’電壓VDD。於此場合，昇壓電壓VDDR外部電源電壓VCC予以昇壓而得之電壓。又，信號FSBIAS的電壓之一例爲3 V左右，信號FSWL 的電壓之二例爲5 V左右。亦即，於第3實施形態，内部電源電壓VDD之一例爲3 V左右，昇壓電壓VDDR之一例爲5 V左右。又；如圖9所示，爲使昇壓電壓VDDR保持於一定之位準（於第2實施形態爲5 V左右），亦可設置用以偵測昇壓電壓VDDR之位準的偵測器8 3 。偵測器8 3偵測昇壓電壓VDDR之位準，例如於昇壓電壓VDDR在一定之位準 -29- 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） (請先Η讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 …82 8、 A7 ___B7 ___ 五、發明説明（27 ) 以下時即令内部電壓增強器8 1活性化，而於昇壓電壓 VDDR在一定之位準以上時即輸出令内部電壓增強器81 非活性化的信號SVDDR。此種偵測器8 3並非一定爲必要，但若設有偵測器8 3可避免昇壓電壓VDDR變成一定位準以下的狀沈。藉此，乃可消除昇壓電壓VDDR降低，昇壓電屡VDDR朝非揮發性電晶體3 1之"Ο N "狀態的門限値電壓Vthcell接近的情況’更加提高模式信號產生電路16的信賴性。 [第3實施形態] 自圖8A ~ 8D所示之記憶體單元陣列1 1的記憶體單元 Mc的資料讀出動作，不能與通電（power on)同時開始。其原因在於：讀出動作係以對於被通電（power on)之晶片輸入讀出指令，輸入位址而施行之故。相對於此，自模式信號產生-電路1 6之^揮發性電晶體 3 1的資料讀出動作，必須與通電（power on )同時開始。目的在於確定被通電（power on )之晶片的品種。用以輸出信號PWON的電位，亦即通電（power on)债測位準係設定成較電源電壓的保證範圍爲低，目的在防止誤動作。例如於電源電壓爲3 V的製品，令偵測位準爲2 V。此 2 v之偵測位準，係與非揮發性電晶體3 1之"〇 N "狀態的門限値電壓（Vthcell = 2 V)相同》於偵測位渾爲2 V的製品’即令電源電壓未達於3 V ，只要達於2 V ，信號 PWON即成爲"η "位準。其結果，2 V之信號pw〇N即供 ___ - 30 - 本紙張尺度_中^^料（CNS )罐格（21()χ297公董1 ' ^衣-- (請先閱讀背面之：>χ意事項再填寫本頁) -丁 _ 41 ^82 8 A7 ---—-__________B7 五 '發明説明（28 ) 给至非揮發性電晶體31之閘極。但是’非揮發性電晶體3 1之，，〇 N "狀態的門限値電壓 VtheeI1g 2V。於閘極之電壓爲2V的情況下，非揮發性電 BB體31成爲"OFF"。因而無法讀出正常之資料s 又’在如第2實施形態般使用昇壓電壓V]jDIl之場合，若内部電源電壓VDD未達於3V，内部電壓增強器81亦热法產生足夠之昇壓電壓VDDR。因此，與上述同樣，有無法讀出正常資料的可能性。因此’第3實施形態的目的係自模式信號產生電路工6 的通電（power on)時令其正常作動。爲了此一目的’在第3實施形態中，乃使控制器8 2在昇壓電壓VDDR達於充分之位準後才令其動作β 圖10爲顯示依才發明的第3實施形態之半導體積體電路的一構成例之方塊圖。 · 」’ 如圖10所示’於第3實施形態中，設有時序調整器 8 4 ，用以使信號pw〇N之升高延緩了由外部電源電壓經濟部中央標準扃負工消費合作社印策 VCC或内部電源電壓VDD之位準升高至設定之電壓（例如3V)爲止的時間量。内部電壓增強器81依來自時序調整器8 4的信號PWON'而啓動其動作。藉此，在内部電源電壓VDD位準達於設定之電壓（例如3 V )後，内部電壓增強器81才動作，以產生昇壓電壓VDDR。又’於第3實施形態中，設有由信號PWQN·重定，而由信號S VDDR設定之閂鎖電路（正反器）8 5 。閂鎖電路8 5 輸出顯示昇壓電壓VDDR之位準已達於設定之電壓（例如 -31 - 本紙伕尺度適用中國國家標準（CNS )Α4規格（210X297公釐) "" 經濟部中央標準局貝工消費合作社印製 Α7 Β7 五、發明説明（29 ) 5 v)的信號SVDDLAT。控制器8 2藉由信號SVDDLAT而啓動其動作。如此，藉由表示昇壓電壓VDDR之位準已達於設定之電壓（例如5 V)的信號SVDDLAT ，而啓動控制器82之動作。藉此方式，控制器82在昇壓電壓VDD良已達於充分之位準後被動作，而可使信號FSWL的"Η "位準成爲遠較非揮發性電晶體3 1的"ON"狀態之門限値電壓Vthceu之位準爲高的値。因此，即令與通電（pbwer on)同時由非揮發性電晶趙31讀出資料’亦可抑制原本應爲"〇 n "狀释之非揮發性電晶體31成爲"OFF"般之誤讀出，而能使模式信號產生電路16由通電（power on )時開始正常地動作。 [第4實施形態] 其次’就應用本發明的半導體積體電路裝置的具趙電路例之第4實施形態加以説明。· -' 圖1 1爲顯示依本發明的第4實施形態之快閃eeprom 的控制時序例之流程囷。圖1 2爲顯示依本發明的第4實施形態之快閃EEPROM的一構成例之方塊圖β 以下，循著控制時序順次説明各方塊之電路的詳細構成。於圖1 1所示之步驟ST1中，電源電壓（外部電源電屢 VCC或内部電源電壓VDD。於第4實施形態中以外部電源電愿VCC加以例示）被接通’電源電壓（VCC之位準漸升高。其次，於步驟ST2 ，偵測電源電壓VCC之位準。電源 -32- 本紙張尺度適用中國國家楳準（CNS) Α4規格（2丨0X297公釐） (請先閱讀背面之注意事項再填寫本頁) 丁 -3 ^_ 經濟部中央標準局負工消費合作社印製 ~Γ_· 4 1 9 82 8 Α7 ---------------Β7 五、發明説明（30 ) — Y壓VCC之偵測，係藉由圖1 2所示之通電重定電路1 〇ι 施仃t。電源電壓Vcc之偵測位準，在設於快閃 EEPROM内部的電路中，必須匹配於v_in裕度最狹之電路。於第4實施形態中，被匹配於圖12所示之基準電壓產生電路102 ^ 圖13爲通電重定電路1〇1之—電崦例的電路圖。於圖13所tf疋通電重定電路1〇1中，於電源端子vcc 連接著由電容c與電阻R所構成之低通濾波器2〇1 。此係爲了防止因電壓Vcc之劇烈變化（電源雜訊）所致之誤動作。又，通電重定電路101中的擴散電阻rl ' r2係採用n 型之擴散電阻。此係爲使内部之動作較慢的節點免受電源雜訊的影響。N型之擴散電阻被形成於p型矽基板或p 型井中，此等P型基板或P型·井被偏壓:於“地電位。又’電源端子VCC與二極體D間串聯連接之擴散電阻 η係使用1>型擴散電阻。p型擴散電阻係形成於N型碎基板或N型井，此等N型基板或N型井例如係被偏壓成電壓VCC ―。、如上述，通電重定電路101在電源電壓vcc達於偵測位準時，輸出|| L ’’位準的偵測信號p〇NRST 。偵測信號 PONRST相當於例如圖10中所示電路之信號pw⑽。在债測過電源電壓VCC之位準後，於步驟如，產生基準電墨VRE卜基準電壓胃$產生係生電路102施行之。 _ _ - 33 - 本紙張尺度適财關家彳轉抑5)六4規格（21〇\297公楚} (請先閲讀背面之注意事項再填寫本頁} 裝· 訂經濟部中央標準局貝工消費合作社印製 4 1^ 82 8 A7 B7五、發明説明（31 ) 圖1 4爲顯示基準電壓產生電路102 _的一電路例之電路圖。圖14所示之基準電壓產生電路102 ，爲帶隙基準電路。於此帶隙基準電路202中，構成電流鏡電路2.02的N 溝道型MOS電晶體Nl、N2係使用天然電3¾體。天然電晶體係門限値電壓約爲0 V者，可藉 '由例如將門限値電壓調整用之不純物注入至溝道中的方式而形成之。圖1 4所示之電流鏡電路202的動作電壓之下限可表示如下： VCCmin = VB (=VA) + VTHP 其中，__ VB"爲PN二極體之順方向電壓，” VTHP"爲電流鏡電路202中之Ρ溝道型MOS電晶體的門限値電壓。是以， VCCmin = VF + VTHP ' 參照圖1 3説明過之通電重定電路101的電壓偵測位準 VPONRST 爲： VPONRST = VF + VTHP 此電壓偵測位準VPONRST與圖1 4所示之電流鏡電路 202的動作電壓之下限相匹配。如上述，基準電壓產生電路102在通電（power on)後產生基準電壓VREF。又，連接於基準電壓VREF之輸出節點的電容器C係爲安定化電容。又，此基準電壓產生電路102即令在備用狀態亦動作。此係爲t在此第4實施形態中，即使於備用狀態亦將後述 -34- 本紙掁尺度適用中國國家標準（CNS > A4規格（210X 297公釐} -H - - - ---n I I - I n T _ _ I _ I _ 表、T \ - 1 (讀先鬩讀背面之注意事項再填寫本頁〕 4 1 y 82 8 A7 經濟部中夬標準局員工消費合作社印繁 B7五、發明説明（32 ) 之昇壓電壓VDDR予以保持之故。基於備甩電流降低之要求，消耗電流有必要被抑制於數μ A程度。爲了降低消耗電流，而使圖1 4所示之基準電壓產生電路102的動作速度非常的慢。因此，直至基準電壓VREF安定爲止，須要數μ s至數十μ s的時間。因此，在偵測到電溏電壓VCC之上升後，亦即通電（power on )時的内..部之一連串的動作係等到基準電壓VREF達於安定爲止的時間後才施行之。因此，於此第5實施形態中，和此步驟ST3平行地，如步驟 ST4所示般施行直到產生安定之基準電壓VREF爲止的時序調整。圖15爲時序調整電路103的一電路例之電路圖。圖1 5所示之時序調整電路103 ，係決定自偵測信號 PONRST輸出後，到基準電壓VREF達於安定爲止的時序之電路。時序調整電路103内’部的C IT時k常數係設定成較帶隙基準電路102的時間常數爲大。圖1 5所示之時序調整電路1 0 3中，特別是第一階段2 0 3 之CR時間常數設定成較帶隙基本電路102之時間常數爲大。時序調整電路103將表示基準電壓VREF充分安定的時序之信號BGRONRST予以輸出。於偵測信號PONRST爲"Η ”位準時，信號BGRONRST爲 ” Η "位準。而於偵測信號PONRST變成” L "位準時，在依 C R時間常數所決定之時間經過後，信號BGRONRST成爲 __ L ”位準，爲其特性。在基準電壓VREF安定後，於步驟ST5中，開始電源電 -35- 本紙張尺度適用中國國家標準（CNS ) A4规格（210X 297公釐） ---------裝------訂------/. (請先閲讀背面之注意事1再填寫本頁) y 82 8 ·4 A7 _____________B7 五、發明説明（33 ) 壓VCC之内部升恩。内部升壓係由造成驅動脈波φρ之振盪的環形振盪器1 〇4與由驅動脈波φ ρ所驅動的電荷幫浦電路105施行之。圖1 6爲顯示振盪器104之一電路例的電路圖。圖1 7爲顯示電荷幫·浦電路1 〇5之一電路例的電路圖。

如圖1 6所示，振盪器104爲以邏輯方式產生振盪信號的電路（環形振盪器）。振盪器1〇4接受信號BGRONRST ，而開始驅動脈波φΡ之振盪，而驅動圖17所示之電荷幫浦電路105。如圖1 7所示，電荷幫浦電路1〇5具有交互地接受驅動脈波ΦΡ及其逆轉驅動脈波/ φΡ的電容器，使電源電壓 vcc升壓至昇壓電壓VDDR 。電荷幫浦電路1〇5的非活性/活性狀態，係藉由將振i器1 04的振盈動作予以失效/ 啓動而決定。 > -，' 在開始内部升壓後’爲了將與非揮發性電晶體3 1相當的ROM之資料予以讀出/閂鎖，必須彳貞測昇壓電壓vddr 的位準。經濟部中央標準局負工消费合作社印裝裝-- (請先閲讀背面意事項再填寫本頁) 4 在開始内部升壓後，於步驟ST6中，偵測昇壓電壓 VDDR的位準。昇壓電壓VDDR位準之偵測係藉由vddr 位準偵測電路106爲之。圖1 8爲VDDR位準偵測電路106的—電路例之電路圖。如圖1 8所示，VDDR位準偵測電路〗〇6將昇壓電壓 VDDR的電阻分割値與基準電壓VREF相比較。於此第$ _ - 36 - 本紙伕尺度適用中國國家標準（CNS > A4現格f^_x29»楚）經濟部中央標準局負工消費合作社印掣 A7 B7五、發明説明（34 ) 實施形態，由於係在基準電壓VREF安定之後，開始内部升壓，故圖1 8所示之偵測電路106係於VDDR達於下列之値時，將·· Η 11位準之偵測信號SVDDR輸出： VDDR = {(Rl+R2)/R2} · VREF 在第4實施形態中，偵測信號SVDDR亦奴使用作爲回饋至振盪器104，使電荷幫浦電路lp5的動作停止，而降低消耗電力的信號。然而，在動作時於晶片内部，當電流流過昇壓電壓 VDDR，昇壓電壓VDDR降低，則偵測信號S VDDR即成爲"L ”位準，使電荷幫浦電路105動作。一但電荷幫浦電路105動作，昇壓電壓VDDR再度達於充分的位準，即便成"H ”位準。 ’ 如上述般，偵測信號SVDDR係交互地變成” Η "位準與 ” L "位準之信號。 . ' ! 欲將ROM之資料予以讀出/閂鎖，偵測信號SVDDR必須爲” Η ”位準，但不可每次由"L ”位準變成” Η 11位準時即施行資料之讀出/閂鎖。此乃由於在晶片動作中，被閂鎖之資料會成爲非確定狀態，動作變成不安定之故。因此，在通電（power on )後，偵測信號SVDDR剛變成11 Η "位準時，必需產生使ROM之資料讀出/閂鎖時序（步驟ST7 )開始的信號。於第4實施形態中，藉由閂鎖電路107產生此種信號。圖1 9爲顯示閂鎖電路107之一電路例之電路圖。圖1 9所示閂鎖電路107爲藉由信號BGRONRST予以重 -37- 本紙張尺度適用中國國家標準（CN'S ) A4規格（2ί0Χ 297公釐） ---------裝------訂------Α-, (讀先閱讀背面之注意事項再填寫本頁) A7 4 1 9 82 8 、、 _ B7 五、發明説明（35 ) 定’而由信號SVDDR設定之正反器（正反器）。正反器 107在偵測信號SVDDR剛變成"Η ”位準時，將問鎖此一 H H 位準的信號SVDDRLAT予以輸出。信號sVDDRLAT 爲使ROM的資料讀出/閂鎖時序開始的信號。於圖12中，顯示將步驟ST7所示之ROM'的資料讀出/ 閂鎖時序具體化的電路。具趙化的電路’在此第4實施形態中，係由懷絲單元資料閂鎖觸發電路108、熔絲單元控制電路1〇9、熔絲單元 110及熔絲單元資料閂鎖電路111所構成。熔絲單元資料閂鎖觸發電路108及熔絲單元控制電路 1 〇9係相當於控制器8 2 。熔絲單元11 〇係相當於非揮發性電晶體3 1 。熔絲單元資料閂鎖電路111係相當於包含閂鎖電路4 0的電路。亦即熔絲單元11 〇及熔絲單元資料閂鎖電路111相當於模式信號·產生電路]6’。圖20爲顯示熔絲單元資料閂鎖觸發電路1〇8之—電路例之電路圖。圖2 1爲顯示溶絲單元控制電路1 之一電路例之電路圖。圖2 2爲顯示熔絲單元110之一電路例之電路圖。圖23爲顯示熔絲單元資料閂鎖電路U1之一電經濟部中央標準局0貝工消费合作社印裝路例之電路圖。又，圖2 4爲顯示資料讀出/閂鎖時序的動作波形圖。如圖2 0所示，於熔絲單元資料閂鎖觸發電路} 〇8接受信號SVDDRXAT，而產生觸發信號TRRIGER。觸發信號 TRRIGER係於經過延遲電路204的延遲時間的期間成爲 _· Η"位準的信號。在觸發信號TRRIGER變成„ H "位準 ___-38- 本紙張尺度適用中國國家橾隼（CNS〉Λ4規格{ 2!0χ_297公缝) —- A7 B7 經濟部中央標隼局負工消費合作社印裝五、發明説明（36 ) 時，信號FREAD成爲” Η ”位準而被輸出。此一信號 FREAD在觸發信號TRRIGER變成11 L 位準後，數十 ns(例如50ns)之間，維持"ΗΜ位準。此"Η"位準之期間，係由更迭地連接於在輸出節點備有電容器C c的反相器 205 、在輸出節點備有電容器C d的反相器206的延遲電路207所造成。電容器C c係依觸發信號TRRIGER而充電，電容器Cd 則依觸發信號TRRIGER而放電。在觸發信號TRRIGER變成__ L "位準後，電容器C c即放電，放電後，即令對於次段之反相器206的輸入位準逆轉。逆轉後，反相器206的電容器C d被充電，充電後，即令對於次段之反相器205 的輸入位準逆轉。反複進行此一動作，於最後，信號 FRE AD由"Η "位準逆轉成爲"L "位準。如圖2 1所示，熔絲單元控制電路109在'信號FREAD爲 "Η"位準之間，將"Η"位準之信號FSREAD輸出。又，在信號FRE AD成爲"Η ”位準之後，將成爲"Η "位準之信號 FSBIAS、信號FSWL輸出。於此等信號FSBIAS、信號 FSWL、信號FREAD成爲” L "位準後，維持"Η "位準少許時間（例如1 〇ns )。如圖22所示，熔絲單元110具有非揮發性之記憶體單元MC (相當於非揮發性電晶體3 1 )。信號FSWL被輸入至記憶體單元M C之控制閘，其位準爲昇壓電壓VDDR。另外，具有串聯連接於記憶體單元M C之位元線FBL的 Ν溝道型MOS電晶體Ν 3 (相當於電晶體3 2 )。電晶體Ν 3 -39 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐）請先閱讀背 ιέ 之_ 注意事項_ ▲ί裝頁訂 Λ 4 1 9 82 8 A7 B7 五、發明説明（37 ) 係由天然電晶體所構成，門限値電壓約爲0 V 。信號 FSBIAS輸入電晶體N 3閘極，其位準爲較昇壓電壓VDDR 爲低的内部電源電壓VCC (或較昇壓電壓VDDR爲低的外部電源電壓VDD )。如圖2 3所示，熔絲單元資料閂鎖電路111具有串聯連接於電源端子VCC和位元線FBL間的P溝道型MOS電晶體PI、P2。信號FSREAD的逆轉信號/FSREAD被輸入至電晶體PI、P2的閘極。電晶體PI ' P2構成負載3 4。當信號FSREAD變成"Η "位準時，依流過負載3 4特別是電晶體Ρ 1 、記憶體單元M C之電流的大小，而決定由記憶體單元MC的讀出資料FUSEBIT。又，資料FUSEBIT被閂鎖電路4 〇所閂鎖。一旦信號FSREAD成爲"L "位準時，閂鎖電路4 0即由熔辞單元110完全切離，資料成爲確定之狀態。閂鎖電路4 0將·取決於被玥i貞之内容的信號 FUSE輸出。信號FUSE相當於信號MODE。經濟部中央標準局負工消費合作社印敢 (諸先閱讀背面之注意事項再填寫本-1) 在資料確定後，令記憶體單元M C之控制閘接地，使負載3 4之電晶體PI、Ρ2、開關3 7分別成爲"OFF"。藉此方式，記憶體單元M C僅於通電（power on )時的短暫時間能成爲讀出狀態，在ROM之資料讀出/閂鎖時序結束後，於記憶體單元M C不致有多餘的讀出應力（電性應力）施加於其上。其後、若晶片爲非選擇狀態，即如步驟ST8所示般，進入備用模式。又，若晶片爲選擇狀態，即如步驟ST9所示般，進入例如讀出模式。 -40- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 4 1 9 82 8 乂 A7 ______B7 五、發明説明（38 ) '~~— 依此一第4實施形態的快閃EEPROM ，係於基準電壓 VREF充分安定之後，開始資料讀出/閂鎖時序。因此，可將充分安定之昇壓電壓VDDR供給至熔絲單元u〇的記憶體單元M C之閘極。藉此，乃可抑制例如資料之誤續出’而能將正確資料閂鎖於熔絲單元資料閂命電路u〗的閂鎖電路4 0。 " 又’在閂鎖電路40的資料確定後，將熔絲單元11〇的記憶體單元M C之控制閘接地，使控制閘與基板間的電位差實質上成爲零。藉此方式’僅於通電（power on)時的短暫時間有電性應力施加於溶絲單元11 〇的記憶體單元 MC。因此’施加於熔絲單元110的記憶體單元mC之電性應力較諸例如記憶體單元陣列1 1的記憶體單元M C減少，故熔絲單元11 〇的記憶體單元M C之劣化之進行，比記憶體單元陣列1 1的記憶體單元M C —之4化之進行較能加以抑制。由於熔絲單元11 〇的記憶體單元M C之劣化之進行’比記憶體單元陣列1 1的記憶體單元M C之劣化之進行較能加以抑制，故可使熔絲單元丨1{)較記憶體單元陣列1 1更早破壞的情形發生的可能性較爲降低。所以，能提高熔絲單元110的信賴性。經濟部中央標準局貝工消资合作社印製又，在閂鎖電路4 0之資料確定後，令負荷34 "OFF'，。藉此構成，使熔絲單元1 1 〇之記憶體單元M C的源極與没極間之電位差實質爲〇 ^藉此，施加於熔絲單元u 〇之記憶體單元M C的電性應力可獲抑制，同樣可提高熔絲單元11 0之信賴性。 ____ -41 - i紙張尺度適财(CNS) Λ4規格（21GX297公Ρ 4 1 y 82 8 , A7 ------------B7 五、發明説明（39 ) 又，在閂鎖電路4 〇的資料確定後，使閂鎖電路4 〇與溶絲單元110間之開關3 7成爲"〇打"。藉此構成，即令閂鎖^路4 0將熔絲單元j j 〇侧之節點成爲"η "位準之資料加以門鎖，亦能使熔絲單元丨丨〇的記憶體單元μ c之源極與汲極間之電位差實質上成爲零。因此乃可抑制施加於熔絲單元Π0的記憶體單元Mc的電性應力，同樣可提高熔絲单元110的信賴性。又，在資料確定後，將熔絲單元11〇的記憶體單元MC 之控制閉接地，使負載34之電晶體ρι、p2分別成爲，醫"’而抑龍用之電力消耗、實現低祕電力化。 [第5實施形態] 第5實施形態係關於在通電（p〇wer⑽）後，於R〇M之資料讀出/㈣時序之間，輸人用以選擇晶片的晶片啓動信號/ C E時的構想。 . -/ 若於ROM之資料讀出/問鎖時序之間，一旦輸入信號 /CE ’即構成誤動作的原因。此乃由於閃鎖資料不確定之故。經濟部中央標準局貝工消费合作社印製因此’乃欲於晶片内部使產生用以通知資料之讀出，閃鎖時序已終了的信號FEND。此—信號FEND，於第5實施形態係由熔絲單元資料問鎖觸發電路1〇8，被輸出。圖25爲顯示依本發明的帛5 f施形態之嫁絲單元資料問鎖觸發電路H)8，的-電路例之電路圖。目26爲顯示依本發明的$ 5實施形態之資料讀出鎖時序的動作波形 -42-

本紙張尺度適用中國國家標準（CNS ) A4規格TTTi^297^tT 4 1 9 82 8 . A 7 _____ B7 五、發明説明（40 ) 如圖25 '圖26所示，在信號FREAD .成爲，_L·"位準後，於由延遲電路301所設定之延遲時間經過後，信號 FEND成爲"Η ”位準。信號FEND在由延遲電路3〇2所設定之延遲時間之間維持"Η，’位準。圖2 7 Α爲顯示依本發明的第5實施·形態之快閃 EEPROM配置於電路基板上的狀態之圖式。如圖27A所示，第5實施形態具有内部晶片啓動信號輸出電路112。内部晶片啓動信號輸出電路U2利用由外部饋入之晶片啓動信號/ CE(/CE1〜/CEn)，及在内部產生之信號FEND，而產生内部晶片啓動信號/ CEINT。圖27B爲顯示内部晶片啓動信號輸出電路的—電路例之電路圖。如® 27B所示’内部晶片啓動信號輸出電路112具有由偵測信號PONRST予以重定，·而由信號-f^ND予以設定的正反器303。内部晶片啓動信號/ CEINT係由正反器303之輸出與晶片啓動信號/ CE的邏輯和而產生。經濟部中央標準局男工消费合作社印製依此一第5實施形態之快閃EEPROM，於R〇M之資料讀出/閂鎖時序之間，對於來自外界之晶片存取要求保持失效（disable )狀態。而此一失效狀態於上述時序終了之後被解除。. 於第5實施形態中，即使特別輸入晶片啓動信號/(：£，直至輸出内部晶片啓動信號/CEINT爲止，係成備用狀態。而於輸出信號FEND ’顯示ROM之資料讀出/問鎖時 -43- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經濟部中央標準局員工消費合作社印策 4 1 9 82 8 A7 B7 -------------- 五、發明説明（41 ) 序終了後，即進入晶片選擇狀態。藉由前述構想，於ROM之資料讀出/閂鎖時序之間，即令有晶片啓動信號/CE被輸入’亦可消除装置發生誤動作的情況發生。 [第6實施形態] 第6實施形態係關於在通電（powy on )後，將嫁絲單元資料閂鎖觸發電路1 〇 8重定之情形。圖2 8爲顯不依本發明的第6實施形態之橡絲單元資料閂鎖觸發電路108"的一電路例之電路圖。如圖2 8所示’熔絲單元資料閂鎖觸發電路1〇8„具有使用偵測信號PONRST、或信號BGRONRST將信號FREAD 的實質之輸出節點401、及信號FEND的實質之輸出節點 402及延遲電路207分別予以重定的N溝道型M〇s電晶體N4。 - …· 如此，熔絲單元資料閂鎖觸發電路108"亦可利用偵測信號PONRST、或信號BGRONRST予以重定。 [第7實施形態] 第7實施形態係關於將熔絲單元n〇設於晶片上時之構想。構成熔絲單元110的記憶體單元M C ，係每一資料 FUSEBIT有一個即可。因此，字元線設一條即可。亦即只要形成字元線與和此字元線交叉的複數之位元線，在字元線和複數之位元線的各電性交點，將複數之具有浮動閘 F G的記憶體單元μ C形成爲一排即可。 -44- 本紙張尺度適用中國國家橾準（CNS ) Α4規格（2ι〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝- ，1Τ 經濟部中央標準局員工消費合作社印製 4 19 82 8 Α7 --—------Β7 五、發明説明（42 ) 仁是，在晶片上僅只形成一條記憶體單元M c的字元線 (控制聞）’在南度微細化的今日，乃爲極度困難之技術。亦即，在藉由光阻圖型化而形成字元線的技術中，使僅只一條微細之字元線孤立般之圖型的再現性已變成極度的低劣。若字元線無法如原設計之尺寸般再現‘基板上，則記憶體單元MC的特性由有時會自設計値大幅偏離，而無法寫入/讀出正確的資料。此造成熔絲單元11〇之信賴性的惡化^ ' 第7實施形態的目的爲即使在將熔絲單元i 1〇微細化的情況下，亦不使熔絲單元i 1〇之信賴性惡化。因此，於第7實施形態中，於熔絲單元11〇排列的陣列 (以下稱爲熔絲單元陣列）中設有虛設圖型，熔絲單元11〇排列的正規之圖型係由虛設圖型包夾著。圖2 9爲顯示依本發明的第施形態-之&絲單元陣列的圖型平面圖。圖30爲其等效電路圖。如圖2 9、圖3 0所示，於熔絲單元陣列j 14形成有複數之字元線WL與和此等字元線WL交又的複數之位元線 FUSEBIT d記憶體單元Mc係形成於複數之字元線和複數之位元線FUSEBIT的各電性交點，成矩陣狀配置於熔絲單元陣列114中。 ’ 在依第7施形態的熔絲單元陣列！M中，形成有6條字 π線WL1 ~ WL6 »於此等字元線WL1〜WL6中，近乎配置於中心的字元線WL4爲正規之記憶體單元Mc的字元線。信號FS WL被供給至正規之記憶體單元M c的字元線 _ -45 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210x297公釐） ---------裝-------訂------a (請先閲讀背面i注意事項再填寫本頁) 經濟部中央標準局負工消費合作杜印製 4 1 9 82 8 -4 Λ7 Α7 Β7 五、發明説明（43 ) WL4。其他之字元線WLl ~ WL3、WL5、WL6均爲虚設圖型字元線 DPWL (DPWL1 ~ DPWL3、DPWL5、DPWL6) 。虛設圖型字元線D P W L係例如經常被搂地。記憶體單元M C的源極線S L係利用以字元線W L爲掩模的自對準源極技術（SAS TEC.)而形成者。’ 在依第7實施形態的熔絲單元陣列ί 14中，形成有三條之源極線S L。三條源極線S L之中，中央的源極線S L成爲正規之記憶體單元M C的源極線。信號FSVS被供给至正規之記憶體單元M C的源極線S L。信號FSVS依讀出/ 寫入/消去的各動作模式，而變化其電壓。其他之源極線悉爲虛設圖型源極線DPSL，而被例如浮接。沿著位元線FUSEBIT排列的記憶體單元MCI ~ MC6 中，MC4爲正規之記憶體單元MC 。其他之記憶體單元 MCI ~ MC3、MC5、MC6均爲虛設圖型-記憶體單元DPMC (DPMC1 〜DPMC3、DPMC5、DPMC6)。正规之記憶體單元MC4係介由熔絲位元接點501而電性連接於位元線 FUSEBIT 。在依第7實施形態的熔絲單元陣列114中，熔絲位元接點501係鄰接之記憶體單元M C間彼此共有《正規之記憶體單元MC4係與虚設圖型記憶體單元DPMC5共有著熔絲位元接點501 a由於虚設圖型記憶體單元DPMC5的字元線DPWL5經常接地，故虚設圖型記憶體單元DPMC5不會被選擇。各位元線FUSEBIT1 ~ FUSEBIT8的一端被連接於熔絲閂 -46- 本紙張尺度適用中國國家標準（CN'S ) A4规格（210X297公楚） ---------装-------ΐτ------J, .· (諳先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消費合作社印裝 41 9828 五、發明説明（44 ) 鎖電路m ’而其另一端被連接於熔絲單元資料 ⑴。㈣單元資料程式電路115係於將資㈣體單元MC時被使用的電路。 5己^ 如此般，在·域絲單元陣列114設置虛設圖型，特別是以虚設圖型字元線DPWL包夹著正規之字元線“。藉此方式，原本應成爲孤立圖型的正规之字.元線WL，亦^昭被基板上被設計的尺寸忠實地再現。因此’亦消除正規:記憶體單元MC的特性自設計値大幅偏離的情形，而能寫入 /讀出正確的資料，改善熔絲單元110的信賴性。 [第8實施形態] 此第8實施形態係關於記憶在熔絲單元11〇的資料之種類。關於記憶在熔絲單元Ϊ10的資料之種類，正如同第】實施形態中所説明者，可設想各.種情況，代叙性的予以再度列出，可想像者有如下等資料： (a)令冗餘之不良位址及備份（spare)的解碼器活性/非活性化的冗餘資料；及 (b )表示禁止窝入/消去區塊的位址之資料； (c) 決定輸入/輸出資料的位元數之位元構成設定資料： (d) 與封裝相對應的焊蟄位置之切換資料； (e) 決定資料消去的區塊尺寸之TOP BOOT/BOTTOM BOOT之切換資料； (f) 令使用於晶片之測試的例如内建測試電路所代表的内部測試電路非活性化（禁止使用）的資料。 47- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇x297公釐） 3衣 _1 [ ---·Α_________________ (請先閲讀背面·5江意事項再填寫本頁) ' Α7 4 82 8 Β7 五、發明説明（45 ) 於據絲單元1 ] 0記憶著此等晶片的動作./功能設定資訊，晶片的動作/功能係依此等動作/功能設定資訊而加以設定。圖3 1爲顯示依本發明的第8實施形態之熔絲單元陣列的等效電路圖。依以往的概念，上述資料（a) ~ (f)係由製造商予以設定者。因此，上述資料（a) ~ (f)係由熔絲、結合選擇等不能改寫的ROM加以記憶。然而，藉由第1〜第7實施形態所説明之快閃EEPROM ，本體之記憶體單元係使用可改寫的ROM 。因此，懷絲單元110的記憶體單元MC亦係由可改窝的ROM構成。藉此而可達成資料的改寫。如圖31所示，於第8實施形態中，爲求達成上述資料 U)〜（f)的改寫，故而在記·憶體單先的位元線 FUSEBIT連接熔絲單元資料程式電路115 _。依此第8實施形態，在上述資料⑷〜（f)中，可將例如 (b) 表示禁止寫入/消去區塊的位址之資料；

(c) 決定輸入/輸出資料的位元數之位元構成設定資料； (e)決定資料消去的區塊尺寸之τ〇Ρ BOOT/BOTTOM BOOT之切換資料；等資料，不僅於製造商側’視須要亦可由使用者側加以切換。此等資料（b)、（c)、（e)等在使用者側可依喜好加以切換’乃能提供對使用者便利的製品。 ___-48- 本紙张尺度適用中國國豕標準（CNS ) A4規格（297公瘦） (請先閲讀背面之注意事項再填寫本頁} 裝. 經濟部中央標準局貝工消費合作社印製經濟部中央標準局員工消費合作社印製 4 1 y 82 8 ·, A7 _ _B7五、發明説明（46 ) [第9實施形態] 第9實施形態係關於在晶片上之熔絲單元陣列1 1 4的配置之構想。圖3 2爲顯示依本發明的第9實施形態之快閃EEPROM 的一構成例之方塊圖。 : ' 如圖32所示，熔絲單元110較好是數個集合成一個熔絲單元陣列114，而集中配置於晶片上的某一位置。如此將溶絲單元110集合成一個橡絲單元陣列114而集中配置，乃能在晶片上以良好的效率加以配置，尤其可抑制晶片面積的增大。於第9實施形態中，溶絲單元陣列114係配置於熔絲單元資料閂鎖電路111的附近。 [第1 0實施形態] 第10實施形態係關於形成於熔絲單元‘列114的字元線W L之形成方向的構想。圖33爲顯示依本發明的第10實施形態之快閃EEPROM 的熔絲單元陣列與本體記憶體單元陣列之關係的圖式。如圖3 3所示’於一個晶片6 01分別形成有溶絲單元陣列114與本體之記憶體單元陣列11 »在熔絲單元陣列 114與本體之記憶體單元陣列1 1分別形成有複數之字元線WL、及與此等複數之字元線WL交叉而未圖示的複數之位元線°在複數之字元線與複數之位元線的各電性交叉點形成具有浮動閘F G的複數之記憶體單元。於此等熔絲單元陣列114與本體之記憶體單元陣列1 j-49 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐) ~ ---------暮-------ΐτ m (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 4 1 9 82 8，!碥 A7 ---—__B7__ 五、發明説明（47 ) 中，宜令在熔絲單元陣列114所形成之字元線WL的方向和在本體之記憶體單元陣列Η所形成之字元線wL的方向一致。此乃由於若字元線WL的方向不一致，則在熔絲單元陣列114所形成（*己憶體單元的特性，肖在本讀記憶體陣列U所形成之記憶體單元的特性.，有可能因加工上的情況而存在大幅之差異。若特性上有大幅之差異存在，則即使採用相同的昇壓電歷VD D R亦難以達到高信賴性的資料讀出。所謂加工上的情況，有例如，，陰影（shad〇w)"效果。記憶體單元的源極/没極領域，係將半導體之作爲施體/受體的不純物，利用字元線貨！^作爲掩模以離子注入技術所形成者 '此等離子通常對於像矽晶圓般之半導體基板傾斜既定的角度而被注入。於此一注人，例如被注入至源極/汲極領域的不純物，係由字元線WL所遮蔽，使源極/汲極領域產生濃度差。此即爲"陰影（shad〇w ) _1效果。源極/汲極領域產生濃度差影響到記憶體單元的特性。此—情況，在第1 0實施形態中，係藉由令在熔絲單元陣列i 14所形成之字元線WL的方向和在本體之記憶體單元陣列丨1所形成之字元線W L的方向一致，而加以消除。亦即，藉由令熔絲單元陣列114與本體之記憶體單元陣列11的字元線WL之形成方向彼此一致，可使形成於熔絲單元陣列114的記憶體單元之例如源極/汲拯領域，和形成於本體記憶體單元陣列1 1的記憶體單元之例如源極/ -50- 本紙张尺度適用中國國家標準（CNS ) Λ4規格（210^097公釐) ---------ΐ衣-------II-------rvi- (讀先閲讀背面41.注意事項再填寫本頁) 4 1 9 82 8 ^ Α7 Β7 五、發明説明（48 ) 汲極領域，以完全相同條件形成。藉而使雙方的記憶體單元之特性易於齊一化。分別形成於熔絲單元陣列114與本體之記憶體單元陣列 1 1的記憶體單元之特性齊一化所具有的效果爲，例如在使用相同的昇壓電壓VDDR，由熔絲單元陣J 14與本體記憶體單元陣列11分別請出資料時可達成高信賴性的資料讀出。又，於例如使用相同的昇壓電壓VDDR自熔絲單元陣列 114與本體s己憶體單元陣列丨〗分別讀出資料時，關於用以產生昇壓電壓VDDR的產生裝置，亦即在第】〜第9實施形4中爲由環形振盪器104 、電荷幫浦電路ι〇5 、 VDDR位準偵測電路106等所構成之電路部分，可於熔絲單元陣列114及記憶體單元陣列1 1共用。用以產生昇壓電壓VDDR的電路部分‘熔絲單元陣列 114及記憶體單元陣列i i共用，具有抑制晶片面積增大的效果。尤其是包含於電荷幫浦電路105的電容器須要較大的面積。將包含此種電荷幫浦電路105的電路亦即電壓增強器8 1由熔絲單元陣列i 14與記憶體單元陣列丨〗共用’可特別提高抑制晶片面積增大'的效果。裝-- (請先閲讀背雨t注意事項再填寫本頁)

、1T 經濟部中央標準局負工消費合作社印製 -51 本紙張尺度適用中國固 ( r-MC \ A { Ί I Λ . ~· * 公 7 y -Ί

Claims

4 1 9 82 8 »： ttf A8 B8 CS D8 1 ‘ 申請專利範圍 -種半導體積體電路裝置，備有：積體電路’形成於半導體晶片内；動作/功能設定信號產生器16 ，形成於上述半導體晶片内，具有用以記憶上述積體電路的動作/功能設定資訊的設定資訊記憶體，依照由上述設走資訊記憶體所記憶的動作/功能設定資訊，而將設定上述積體電路的動作/功能的信號予以輸出；電壓增強器81 ，用以使電源電壓升高而產生較電源電壓爲高的昇壓電壓；及控制器8 2 ,用以控制上述動作/功能設定信號產生器；此控制器8 2利用上述昇壓電壓而由設定資訊記憶體讀出上述積體電路的動作/功能設定資訊。 2. 如申請專利範圍第1項之半導體積體-電&裝置，其中上述動作/功能設定信號產生器16包含：上述設定資訊記憶體；問鎖電路40 ，將由上述設定資訊記憶體讀出之上述積體電卷的動作/功能設定資訊予以閂鎖，而產生上述動作/功能設定信號；及開關電路37 ，在由上述設定資訊記憶體讀出上述積體電路的動作/功能設定資訊時，將上述設定資訊記憶體和上k閂鎖電路4 0予以連接。 3. 如申請專利範圍第2項之半導體積體電路装置，其中上述控制器8 2於通電（power on )時，由上述設定資訊記憶 52 私紙張尺度適用宁國國家楼準（CNS ) A4規格（2!0X29?公慶） ---------¾------ΐτ-------Λ (請先閲讀背面4Γ·注意事項再填寫本頁) 經濟部中央標準局貝Η消費合作社印装經濟部中失摞隼局貝工消費合作社印装厶 1 3 82 8 :磘 Ag ___________ 六、申請專利範圍 ~~~ 體讀出上述積體電路的動作/功能設定資訊，所讀出之上述積體电路的動作/功能設定資訊經由上述開關電路 3 7，而由上述閂鎖電路4 〇予以閂鎖。 4. 如申相專利範圍第3項之半導體積體電路裝置，其中上述控制器8 2在上述積體電路的動作/功能啟定資訊由上述閂鎖％路4 0閂鎖後，藉由開關電.路37將上述設定資訊記憶體和上述閂鎖電路4 〇的連接斷開。 5. 如申請專利範圍第3項之半導體積體電路裝置，其中上述控制器82在上述積體電路的動作/功能設定資訊由上述閂鎖電路4 0閂鎖後，停止由上述設定資訊記憶體讀出上述積體電路的動作/功能設定資訊。 6. 如申請專利範圍第I項之半導體積體電路裝置，其中上述設定資訊記憶體包含門限値電壓可變型電晶體3 1，用以藉由門限値電|而記憶上述積艟電路的動作/功能設定資訊。 7. 如申請專利範園第6項之半導體積體電路装置，其中上述控制器8 1將上述昇壓電壓供給至門限値電壓可變型電晶體3 1的閘極，讀出記憶於上述門限値電壓可變型電晶體3 1的上述積體電路的動作/功能設定資訊。 8. 如申請專利範園第6項之半導體積體電路裝置，其中上述動作/功能設定信號產生器包含用以將電流供給至上述門限値電壓可變型電晶體的汲極或源極的負載3 4 ; 上述積體電路的動作/功能設定資訊讀出至上述門限値電壓可€型電晶體31與上述負載34的電性連接節 -53 - 本紙張尺度逋用中國國家標準< CNS ) A4規格（210X29?公釐） ~11 11 . I. ~11 n ^ n I— I. i n I (請先閱讀背面L注意事項再填寫本頁) 4 1 ^ 82 8 A8 B8 CS D8 經濟部中央標準局員工消費合作社印製申請專利範圍點3 3。 9. 如申請專利範園第8項之半導體積體電路裝置，其中，上述負載34更包含有切換電晶體（]?1或？2)，用以在由上述設定資訊記憶體讀出上述積體電路的動作/功能設定資訊時，將電流供給至上述門限値電壓可變型電&对 3 1的汲極或源極。 ^ 09 10. 如申請專利範圍第9項之半導體積體電路裝置，其中，上述動作/功能設定信號產生器16包含：、上述門限値電壓可變型電晶體3 1 ; 負載3 4 ，將電流供给至上述門限値電壓可變型電晶體的汲極或源椏；閂鎖電路4 0 ，將由上述門限値電壓可變型電晶體 31讀出之上述積體電路的動作/功能設定資訊予以閂鎖’而產生上述動作/功能詨定信號丨及^ 開關電路3 7 ，在由上述門限値電壓可變型電晶體 31讀出上述積體電路的動作/功能設定資訊時，將上述門限値電壓可變型電晶體3丨與上述負載3 4的電性連接節點$3和上述閂鎖電路4〇予以連接；上述控制器8 2於上述積體電路的動作/功能設定資訊由上述閂鎖電路4 〇予以閂鎖後，令上述切換電晶體 (Ρ1 或 Ρ2)斷開。 11. 如_請專利範圍第6項之半導體積體電路裝置，其中更包含有將上述門限値電壓可變型電晶體3 1配置成陣列狀的設定資訊記憶體陣列114 ; 本紙張从適财關家辟（CNS) Α4·( 21Qx297公董） ^1T-------^ (請先閲讀背面.iv注$項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 4 1 9 82 8 , AS B8 C8 __________ D8 六、申請專利範圍於上述設定資訊記憶體陣列i 14中，..包夾著正規之上述門限値電壓可變型電晶體3 1配置有虚設的門限値電壓可變型電晶體31之陣列。 12. 如申請專利範園第11項之半導體積體電路裝置，其中上述設定資訊記憶體陣列i 1 4包含：至少三條源極線，彼此並行形成· 至少六條字元線，沿該等源椏線各自的兩側配置；複數之位元線，與該等字元線分別交叉；及門限値電壓可變型電晶體，設於該等字元線與該等位元線的交叉點；藉由門限値電壓而記憶上述積體電路的動作/功能設定資訊的門限値電壓可變型電晶體31 ，係以配置在上述至少二條源極線中之配置於中央的源極線之兩側的字元線中之任一者爲閘極。· ' 13. 如申請專利範園第1項之半導體積體電路裝置，其中，上述積體電路的動作/功能設定資訊包含下列資料中之至少一者： (a)+几餘之不良位址及備份（spare )的解碼器活性/ 非活性化的冗餘資料；及 (b )表示禁止寫入/消去區塊的位址之資料； (Ο決定輸入/輸出資料的位元數之位元構成設定資料； (d) 與封裝相對應的焊墊位置之切換資料； (e) 決疋資料/肖去的區塊尺寸之TOP Β〇〇·ρ/Β〇ΤΤΟΜ {請先閎讀背面之注意事項再填寫本頁) 裝- 訂旅

4 1 y 82 8 A8 B8 C8 D8 六、申請專利範圍經濟部中央標準局員工消費合作社印裂 BOOT之切換資料； ()?使用於晶片之測試的内部測試電路非活化 (禁止使用）的資料。 / U.如申請專利範圍第13項之半導體積體電路裝置，中，上述積體電路爲半導體記憶體。 .，，，、 15. 如申請專利範圍第14項之半導體.積體電路裝置，其中’上述積體電路爲快閃記憶體。、 16. 如申請專利範圍第丨5項之半導體積體電路裝置，其中，上述決閃圮憶體具有將被寫入之資訊藉由門限値電壓加以記憶的門限値電壓可變型記憶禮單元電晶體心配置成矩陣狀而成的記憶體單元陣列n ; 將積體電路之動作/功能設定資訊藉由門限値電壓加以記憶的門限値電壓可變型電晶體3!係和配置於上述記憶體單元陣列U的門限-値電壓可-變^記憶體單元電晶體MC具有相同之構成。 17. 如申請專利範圍第i 6項之半導體積體電路裝置，其中，自配置於上述記憶體單元陣列1 1的門限値電壓可變型記德體單元電晶體MC將被寫入之資訊讀出時，係將昇壓電壓供給至配置於上述記憶體單元陣列n的門限値電壓可變型記憶體單元電晶體M C之閘極。 18. 如申請專利範固第16項之半導韙積體電路裝置，其中，上述門限値電壓可變型電晶體3 1具有配置成陣列狀的設定資訊記憶體陣列1 1 4 ; 上述設定資訊記憶體陣列1 1 4的字元線的延伸方 -56- 本紙張尺度適用中國國家標準（CNS )八4現格（210X297公釐）請先閱讀背之一注 I i 裝訂線 4 1 982 8 A8 B8 C8 D8 六、申請專利範園經濟部中央標準局貝工消费合作社印製向，係與上述記憶體單元陣列1 1的字元.線的延仲方向一致。 19. 一種半導體積體電路裝置，備有：積體電路，形成於半導體晶片内；動作/功能設定信號產生器16 ，形成於上述半導體晶片内，具有用以記憶上述積體電硌的動作/功能設定資訊的設定資訊S己憶體’依照由上述設定資訊記憶體所記憶的動作/功能設定資訊，而將設定上述積體電路的動作/功能的信號予以輸出；電壓增強器81 ，用以使電源電壓升高而產生較電源電壓爲高的昇壓電壓；偵測器8 3 ，用以偵測上述昇壓電壓是否已達於設定之位準；及控制器8 2 ，用以控制上述動作厂功^設定信號產生器；此控制器8 2在上述偵測器8 3偵測到上述昇壓電歷已達於設定之位準後，使用上述昇壓電壓將上述積體電路之釦作/功能設定資訊由上述設定資訊記憶體讀出。 2〇‘如申請專利範圍第19項之半導體積體電路裝置，其中，更包含：通電重定電路101 ，於電源電壓達於偵測位準時，將表示已偵測得通電（power on )之情形的信號予以輸出； -57- 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）閲注 I ί 裝 ΊΤ ____^ A8 B8 C8 m 經濟部中央揉準局貝工消費合作社印裝申請專利範圍基準電壓產生電路102 ，接受表示已偵測得通電 (power on)之情形的信號，而產生基準電壓；及時序調整電路103 ，具有較上述基準電壓產生電路 1〇2的時間常數爲大的時間常數，用以調整表示已偵測得通電（power on )之情形的信號之時序；· 上述電壓增強器8 1依照由上述時序調整電路1 〇3調整過時序的表示已偵測得通電（p〇wer 〇η)之情形的信號’而開始其動作。 21. 如申請專利範圍第2 〇項之半導體積體電路裝置，其中’上述偵測器8 3包含：偵測電路丨〇6，用以將上述昇壓電壓與上述基準電壓相比較，偵測上述昇壓電壓是否已達於設定之位準，輸出反饋控制上述電壓增強器81 的信號，以使上述昇壓電壓維持於設定之位準。 22. 如申請專利範圍第2 i項乏半導體精g電路裝置，其中’上述通電重定電路1 〇 1的偵測位準匹配於上述基準電壓產生電路102的動作電壓。 23. 如申請專利範園第21項之半導體積體電路裝置，其中’上趄電壓增強器81包含：振i電路104 ’依照由上述時序調整電路1 〇3調整過時序的表示已偵測得通電（p0wer 〇n )之情形的信號，而產生振盪信號；及電％幫浦電路105，由上述振盪信號加以驅動；反館控制上述電壓增強器81的信號被反饋至上述振 I電路104而反饋控制上述振靈電路丨〇4。 58- 裝-- (請先閲讀背面·々注意事•項再填寫本頁) 訂 i旅------ 本紙張尺渡適用中國國家標準（〇泌）八4说格（210乂297公釐） 4 1 9 82 8 A8 B8 C8 D8 六、申請專利範圍 24. 如申請專利範圍第2 1項之半導體積體電路裝置，其中’更包含一正反器，此正反器係：依照由上述時序調整電路1〇3調整過時序的表示已偵測得通電（power on)之情形的信號而被重定；且依照反饋控制上述電壓增強器8 1 &信號而被設定，將表示上述昇壓電壓已達於設定位準的信號輸出至上述控制器82。 25. —種半導體積體電路裝置，備有：積體電路，形成於半導體晶片内；動作/功能設定信號產生器16 ，形成於上述半導體晶片内，具有用以記憶上述積體電路的動作/功能設定資訊的設定資訊記憶體，依照由上述設定資訊記憶體所記憶的動作/功能設定資訊，而將設定上述積體電路的動作/功能的信號予以輸出；電壓增強器81 ，用以使電源電壓升高而產生較電源電壓爲高的昇壓電壓；控制器8 2 ，用以控制上述動作/功能設定信號產生器，此轾制器8 2利用上述昇壓電壓而由設定資訊記憶體讀出上述積體電路的動作/功能設定資訊’將表示已讀出終了的信號輸出；及内部晶片啓動信號產生電路，藉由表示已讀出終了的信號及由晶片外部饋入的晶片啓動信號’而產生内部晶片啓動信號。 26 一種半導體積體電路裝置，備有： -59- ^紙張；〇£^财關家標率(⑽）A4規格（210><297公« ) ---------裝— (請先聞讀背面七注^^項再填寫本頁) >π •丨線. 經濟部中央摞準局員工消費合作社印装六申請專利範圍 Α8 BS C8 D8 經濟部中央標準局貝工消費合作社印裝積體電路’形成於半尊體晶片内；動作/功能設定信號產生器16 ，形成於上述半導體晶片内，具有藉由門限値電壓而記憶上述積體電路的動作/功能設定資訊的門限値電壓可變型電晶體，依照此門限値電壓可變型電晶體所記憶之上述積體電路的動作/功能設定資訊，而輸出用以設定上述積體電路的動作/功能的信號；及控制器8 2 ，用以控制上述動作/功能設定信號產生器，在自上述門限値電壓可變型電晶體讀出動作/功能設定資訊之讀出時序之際，上述控制器82對於上述門限値電壓可變型電晶體的源極與没極之間、閘極與基板之間’賦予電位差，而讀出資料；於自上述門限値電壓可變型電晶體讀出動作/功能設定資訊之讀出順序以外之祭，令上^限値電壓可變型電晶體的源極與没核間之電位差、及開極與基板間之電位差，分別較自上述門限値電壓可變型電晶體讀出動作/功能設定資訊之讀出順序之期間爲低。 27. 如申請·專利範園第μ項之半導體積體電路裝置，其中’於自上述門限値電壓可變型電晶體讀出動作/功能設定資訊之讀出順序以外之期間，係令上述門限値電壓可變型電晶體的閘極接地。 28. —種偵測電路，形成於半導體臬蹑丞板上，具有固定電位點及在通電（power on )時和固定雷〆上& &^ y 了々口疋冤权點的電位差會發生變化的可變電位點；上述伯測雷故彳貝j %路可偵測上述固定電位點 (請先聞讀背面之注意事項再填寫本頁) -裝_ -I ^----- 60- 本紙崎適用中CNS) A4規格（ 8 8 8 8 ABCD 4 1 9 82 8 申請專利範園與上述可變電位點的電位差已達於既定的電位差；上述偵測電路包含：第1電阻體，連接於上述可變電位點；及第2電阻體，未連接於上述可變電位點；上述第1電阻禮係形成於偏壓成上述可變電位點的電位之第1半導體領域； ' ‘ ’ 上述第2電阻體係形成於偏壓咸上述固定電位點的電位之第2半導體領域。 29.如申請專利範圍第2 8項之偵測電路，其中上述固定咖位爲接地電位；％上述第1電阻體係形成於N型之半導體領域的p 之擴散電阻；上述第2電阻體係形成於p型之半導體钥域的之擴散電阻3 ' N型 . 訂 t* <請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 -61 - 本紙張X·度適用中國國家標準（CNS } A4規格（2&X297公釐）」