TW201539453A - 非揮發性半導體記憶裝置 - Google Patents

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Abstract

本發明揭示一種非揮發性半導體記憶裝置，其包含：一單元陣列層，其包含一第一導線、一記憶單元及一第二導線；及一控制電路。當執行設定操作以在該記憶單元之一電阻值變為低於一預定電阻值以前將該記憶單元設定為一低電阻狀態時，該控制電路重複：施加一第一電壓以設定該記憶單元；及一驗證讀取以驗證該記憶單元之該電阻值已變為低於該預定電阻值。在該驗證讀取之後，該控制電路在施加緊隨之該第一電壓之前將具有與該第一電壓不同之一極性之一第二電壓施加至該記憶單元。

Description

非揮發性半導體記憶裝置
本文中所述之實施例係關於一種非揮發性半導體記憶裝置。
本申請案係基於及主張2012年3月26日申請之日本優先專利申請案第2012-068914號之優先權權利，該案之全文以引用方式併入本文中。
作為儲存大量待使用資料之一記憶體，一可變電阻記憶體(ReRAM：電阻RAM))(其可容易地形成為三維)備受關注。此一可變電阻記憶體之特徵為非對稱性，其中電壓-電流特性根據待施加至一記憶單元之電壓之一方向而顯著變動。
另一方面，需要藉由控制一外部電壓而容易地控制可變電阻記憶體中所包含之一可變電阻元件之一電阻狀態以使資料可重寫入記憶體中。然而，在一些情況中，會因與一形成物電阻之一物理狀態之相依性而無法實現充分可控性。
本發明之實施例提供一種具有充分可控性之非揮發性半導體記憶裝置。
根據一實施例之一非揮發性半導體記憶裝置包含：一單元陣列，其包含一或多個第一導線、一或多個記憶單元及與該等記憶單元上之該等第一導線相交之一或多個第二導線；及一控制電路。該等記 憶單元係堆積於該等第一導線上、藉由施加一第一極性之電壓而處於一低電阻狀態及藉由施加與該第一極性不同之一第二極性之電壓之而處於一高電阻狀態。該控制電路經組態以導致該記憶單元之狀態透過該等第一導線及該等第二導線而過渡於該高電阻狀態與該低電阻狀態之間。當執行設定操作以在該記憶單元之一電阻值變為低於一預定電阻值以前將該記憶單元設定為該低電阻狀態時，該控制電路重複：施加一第一電壓以設定該記憶單元；及一驗證讀取以驗證該記憶單元之該電阻值已變為低於該預定電阻值。在該驗證讀取之後，該控制電路在施加緊隨之該第一電壓之前將具有與該第一電壓不同之一極性之一第二電壓施加至該記憶單元。
根據本發明之實施例，可實現非揮發性半導體記憶裝置之充分可控性。
1‧‧‧記憶單元(MC)陣列
1a‧‧‧匯流排
2‧‧‧行控制電路
2a‧‧‧位元線驅動器
2b‧‧‧感測放大器(SA)
3‧‧‧列控制電路
3a‧‧‧字線驅動器
11‧‧‧金屬層
12‧‧‧非晶矽層
S1‧‧‧施加設定電壓
S2‧‧‧驗證是否OK？
S3‧‧‧施加重設電壓
S4‧‧‧升高電壓
圖1係繪示根據一第一實施例之一非揮發性半導體記憶裝置之一總體組態之一方塊圖；圖2係繪示非揮發性半導體記憶裝置之一記憶單元陣列結構之一透視圖；圖3係記憶單元陣列之一等效電路圖；圖4係另一記憶單元陣列之一等效電路圖；圖5係另一記憶單元陣列之一等效電路圖；圖6係繪示非揮發性半導體記憶裝置之一周邊電路之一組態實例之一透視圖；圖7係繪示非揮發性半導體記憶裝置之一記憶單元之一組態實例及一特性實例之一組圖；圖8係繪示非揮發性半導體記憶裝置之設定操作之一流程圖；圖9係繪示非揮發性半導體記憶裝置之設定操作之一電壓波形 圖；圖10係繪示根據一第二實施例之一非揮發性半導體記憶裝置之設定操作之一流程圖；圖11係繪示非揮發性半導體記憶裝置之設定操作之一電壓波形圖；圖12係繪示根據一第三實施例之一非揮發性半導體記憶裝置之設定操作之一流程圖；圖13係繪示非揮發性半導體記憶裝置之設定操作之一電壓波形圖；圖14係繪示根據一第四實施例之一非揮發性半導體記憶裝置之設定操作之一流程圖；圖15係繪示非揮發性半導體記憶裝置之設定操作之一電壓波形圖；圖16係繪示非揮發性半導體記憶裝置之另一設定操作之一電壓波形圖；圖17係繪示非揮發性半導體記憶裝置之另一設定操作之一電壓波形圖；及圖18係繪示設定操作中未選定記憶單元上之效應之記憶單元陣列之一等效電路圖。
下文中，將參考附圖而描述一非揮發性半導體記憶裝置之實施例。
[第一實施例] [半導體記憶裝置之概述]
圖1係根據一實施例之一半導體記憶裝置之一方塊圖。此半導體記憶裝置包含：一記憶單元陣列1；及一行控制電路2與一列控制電路 3，其等控制記憶單元陣列1之資料擦除操作、記憶單元陣列1之資料寫入操作及記憶單元陣列1之資料讀取操作。記憶單元陣列1包含複數個堆積記憶單元柵網MM(記憶單元層)。各記憶單元柵網MM包含彼此交叉之複數個位元線BL(第一導線)與複數個字線WL(第二導線)及在位元線BL與字線WL之各交叉位置處連接之一記憶單元MC。
行控制電路2係連接至記憶單元柵網MM之位元線BL。行控制電路2控制一位元線BL以擦除一記憶單元MC之資料、將資料寫入至記憶單元MC及自記憶單元MC讀取資料。行控制電路2包含：一位元線驅動器2a，其包含一解碼器及用於選擇一位元線BL且將存取操作之所需電壓供應給該位元線BL之一多工器；及一感測放大器2b，其用於偵測及放大讀取操作時在記憶單元MC中流動之電流以判定儲存於記憶單元MC中之資料。
另一方面，列控制電路3係連接至記憶單元柵網MM之字線WL。列控制電路3在存取操作時選擇一字線WL。列控制電路3包含一字線驅動器3a以將存取操作之所需電壓供應給該字線WL。一存取電路中包含列控制電路3及行控制電路2。
圖2係一透視圖，其示意性繪示記憶單元陣列1之一部分。
記憶單元陣列1為一交叉點式記憶單元陣列。記憶單元陣列1之各記憶單元柵網MM包含並行配置之複數個位元線BL及沿與該等位元線BL交叉之一方向並行配置之複數個字線WL。記憶單元MC以使得記憶單元MC被夾於該等導線之兩者之間之一方式配置於位元線BL與字線WL之各交叉部分處。如上所述，藉由以一多層方式堆積複數個記憶單元柵網而形成記憶單元陣列1。垂直相鄰之記憶單元柵網MM共用字線WL或位元線BL。就圖2而言，記憶單元陣列1之最低層上之一記憶單元柵網MM0與記憶單元柵網MM0上之一相鄰記憶單元柵網MM1共用位元線BL00至BL02。雖然記憶單元MC之柱狀堆積層結構 係形成於位元線BL與字線WL之交叉部分處(自圖2所展示之一結構中之一堆積方向所見)，但可採用一不同結構使得記憶單元MC之一堆積層結構係形成於一位元線層(其中沿一第二方向配置複數個位元線BL之一層)與一字線層(其中沿一第一方向配置複數個字線WL之一層)之間之整個層上。
圖3係圖2中所展示之記憶單元陣列1之一等效電路圖。如隨後詳細所述，各記憶單元MC具有可變電阻特性及非歐姆特性，且圖中更詳細地展示一電流流動方向及一細長三角形形狀。因此，該三角形之一近端側被稱為一陽極，而該三角形之一遠端側被稱為一陰極。當對圖3中之一記憶單元MC0011執行讀取操作時，位元線驅動器2a將Vread供應至與記憶單元MC0011之陽極側連接之位元線BL00，且字線驅動器3a將接地電壓Vss供應至與記憶單元MC0011之陰極側連接之一字線WL11。因此，電流流動(如圖中之箭頭所指示)以執行讀取操作。此外，當執行設定操作時，位元線驅動器2a將設定電壓Vset供應至位元線BL00，且字線驅動器3a將接地電壓Vss供應至字線WL11。此外，當執行重設操作時，位元線驅動器2a將接地電壓Vss供應至位元線BL00，且字線驅動器3a將重設電壓Vreset供應至字線WL11。一重要關切為何種電位被供應至與除選定記憶單元MC0011以外之記憶單元MC連接之位元線BL及字線WL，且需要可靠地接達選定記憶單元MC0011。應注意，雖然根據本實施例之記憶單元陣列1中之每個記憶單元柵網MM之一電流整流方向係反向的，但全部記憶單元柵網MM可具有相同電流整流方向(如圖4中所展示)。此外，雖然記憶單元柵網MM共用根據本實施例之記憶單元陣列1中之位元線BL及字線WL，但每個記憶單元柵網MM可獨立形成位元線BL及字線WL，且記憶單元柵網MM可彼此絕緣，如圖5中所展示。
為組態與前面所提及之交叉點式記憶單元陣列1一起使用之三維 記憶體，各記憶單元陣列1需具有一感測放大器、一驅動器、一解碼器、一多工器及類似者(如圖1中所展示)作為接達該三維記憶體之一周邊電路。圖6中展示此組態之一實例。
在圖式實例中，記憶單元陣列1之四個側為用於自記憶單元陣列1之位元線BL及字線WL至一電路板之佈線之垂直佈線區。接達記憶單元陣列1之行控制電路2及列控制電路3係設置於記憶單元陣列1下方之一板上，如圖所展示。位元線驅動器2a係沿位元線BL之一方向配置於與記憶單元陣列1之兩個端部部分對應之位置處。感測放大器2b係配置於記憶單元陣列1之下側上之中心處。字線驅動器3a係沿字線WL之一方向配置於與記憶單元陣列1之兩個端部部分對應之位置處。匯流排1a係配置於感測放大器2b及字線驅動器3a與位元線驅動器2a之間。相應地，此半導體記憶裝置之一晶片面積可近似等於記憶單元陣列1之一面積。
位元線驅動器2a及字線驅動器3a選擇根據一位址信號之一位元線BL與一字線WL及來自外部之一命令且設定選定位元線BL及字線WL之預定電壓位準。經由匯流排1a(作為一全域匯流排區之部分)而轉移位元線驅動器2a與感測放大器2b之間之資料。
[記憶單元]
隨後，將描述根據本實施例之記憶單元MC。應注意，雖然本文中將描述使用一CBRAM(導電橋式RAM)作為一代表性可變電阻記憶元件之一記憶單元，但記憶單元之一組態無關緊要，只要該元件可根據待施加之電壓及其極性而變動於一低電阻狀態與一高電阻狀態之間且可在一定程度上保持狀態。此元件可例如為：硫族化合物；金屬氧化物晶體；MRAM元件，其使用由一隧道磁阻效應引起之電阻變動；及聚合鐵電RAM(PFRAM)，其中一電阻元件由一導電聚合物形成。此外，由於可變電阻元件無法總是獨自導致與施加電壓之極性相關之 電流特性之非對稱性充分顯現，所以本文中考量一組態，其有利地包含具有二極體特性之一組態。然而，該組態中不必包含具有二極體特性之一元件。在可變電阻元件本身具有二極體特性之一情況中，特性部分可被單獨視為二極體。
圖7繪示根據一實施例之記憶單元MC之一組態及特性。記憶單元MC包含一金屬層11及一非晶矽層12，其等自位元線BL之一側依序配置於位元線BL與字線WL之間，如圖7之最左示意結構圖中所展示。金屬層11用作一金屬離子產生源。非晶矽層12充當金屬纖絲之一生長介質。應注意，一p型摻雜多晶矽層或一n型摻雜多晶矽層亦可形成於非晶矽層12與字線WL之間。替代地，二極體可形成於非晶矽層12與字線WL之間。
應注意，雖然圖7之結構圖中使用非晶矽層12，但其不限於為一半導體且可為一絕緣膜(諸如矽氧化物(SiOx)、矽氧氮化物(SiOxNy)、矽氮化物(SiNx))或一金屬氧化物膜。此外，非晶矽層12可為此等絕緣膜之一堆積層結構，諸如非晶矽與矽氧化物之一堆積層結構。此外，圖7之結構圖中之WL僅須用作一電極且可為一p型摻雜多晶矽層13、一n型摻雜多晶矽或一金屬。
圖7之結構圖之右側展示若干單元狀態之一示意性圖，其作為示意性繪示記憶單元MC之狀態及組態之一簡圖。以一向下垂直長三角形表示金屬纖絲。關於記憶單元MC，位元線BL之一側被稱為一陽極，而字線WL之一側被稱為一陰極。
在記憶單元MC處於一重設狀態時，形成於記憶單元MC中之纖絲未穿過非晶矽層12且處於一高電阻狀態。當沿一正方向將設定電壓施加至處於該重設狀態之記憶單元MC時，纖絲穿過非晶矽層12且記憶單元MC將處於一設定狀態或一低電阻狀態。下文中，將以下操作稱為設定操作：將設定電壓施加至處於該重設狀態之記憶單元MC以使 記憶單元MC處於該設定狀態。
在相關技術之設定操作中，將設定電壓施加至記憶單元MC，施加驗證電壓以藉由量測記憶單元MC之電阻值而驗證記憶單元MC之電阻值是否已改變，且在設定操作尚未完成時將設定電壓重新施加至記憶單元MC。然而，當以此方式將設定電壓重複施加至記憶單元MC時，自金屬層11吸入至非晶矽層12中之離子之數量將增加(如圖7之最右圖中所展示)以可導致一過度設定(over-set)狀態，其中纖絲係強力連接至字線WL。在處於過度設定狀態之後，即使將反向電壓(重設電壓)施加至記憶單元MC，記憶單元MC亦無法返回至重設狀態。
[設定操作]
基於以上關切，現將參考圖8及圖9而描述根據本實施例之非揮發性半導體記憶裝置之設定操作。圖8係一流程圖，其繪示根據本實施例之非揮發性半導體記憶裝置之設定操作；及圖9係一電壓脈衝波形，其繪示設定操作。
在根據本實施例之非揮發性半導體記憶裝置之設定操作中，為防止記憶單元MC處於前面所提及之過度設定狀態，將設定電壓Vset施加至記憶單元MC(步驟S1)，施加驗證讀取電壓Vver以執行驗證讀取(步驟S2)，且在記憶單元MC之電阻值大於一預定電阻值時將具有與設定電壓Vset之極性不同之一極性之重設電壓Vreset施加至記憶單元(步驟S3)。接著，使設定電壓Vset增加一預定量(α)(步驟S4)且將其重新施加至記憶單元MC。當驗證讀取(步驟S2)中驗證設定操作未完成時，施加-(Vset+α)作為重設電壓Vreset(步驟S3)。此後，將重複施加設定電壓及重設電壓，同時使電壓之一振幅相繼增大α，直至驗證操作中驗證設定操作已完成。當本實施例中將設定電壓Vset+nα(n指示0、1、2、...)複數次施加至記憶單元MC時，自金屬層11吸出後之金屬離子藉由在間隔時間內將重設電壓Vreset-nα施加至記憶單元MC 而返回至金屬層11，藉此防止記憶單元MC處於過度設定狀態。
應注意，在本實施例中，設定電壓Vset之量值與重設電壓|Vreset|之量值相等且在步驟S4中增加相同量。即，設定電壓Vset+nα與重設電壓|Vreset|+nα在相同寫入循環(步驟S1至S4)內總是相等。
[第二實施例]
現將描述根據一第二實施例之一非揮發性半導體記憶裝置。根據本實施例之非揮發性半導體記憶裝置與根據第一實施例之非揮發性半導體記憶裝置基本相同，但不同點在於施加設定電壓之方法。
圖10係一流程圖，其繪示根據本實施例之非揮發性半導體記憶裝置之設定操作；及圖11係一電壓脈衝波形，其繪示設定操作。在本實施例中，重設電壓|Vreset|之振幅被設定為小於設定電壓Vset之振幅。此外，將設定電壓Vset施加至記憶單元MC(步驟S11)，執行驗證讀取(步驟S12)，在記憶單元MC之電阻值大於一預定電阻值時將具有與設定電壓Vset之極性不同之一極性之重設電壓Vreset施加至記憶單元(步驟S13)，且在無需調整設定電壓Vset及重設電壓Vreset之情況下將設定電壓Vset重新施加至記憶單元MC。
在本實施例中，由於重設電壓|Vreset|之振幅被設定為小於設定電壓Vset之振幅，所以步驟S11中自一金屬層11吸出之金屬離子之數量被視為大於步驟S13中回吸至金屬層11之金屬離子之數量。應注意，可根據記憶單元MC之材料、尺寸及類似者而適當調整設定電壓Vset與重設電壓Vreset之間之振幅關係。
雖然本實施例中設定電壓Vset及重設電壓Vreset在寫入操作中總是固定的，但例如可增大設定電壓Vset或可增大或減小重設電壓Vreset。
[第三實施例]
現將描述根據一第三實施例之一非揮發性半導體記憶裝置。在 第一及第二實施例中，在各寫入循環之相同持續時間內施加設定電壓及重設電壓。在本實施例中，在各寫入循環內使施加設定電壓及重設電壓之持續時間增加若干增量。
圖12係一流程圖，其繪示根據本實施例之一非揮發性半導體記憶裝置之設定操作；及圖13係一電壓脈衝波形，其繪示設定操作。在本實施例中，在一設定電壓施加時間Tset(步驟S21)之持續時間內將設定電壓Vset施加至記憶單元MC，在一驗證電壓施加時間Tver之持續時間內施加驗證讀取電壓Vver以執行驗證讀取(步驟S22)，且在記憶單元MC之電阻值大於一預定電阻值時在一重設電壓施加時間Treset之持續時間內將重設電壓Vreset(=-Vset)施加至記憶單元(步驟S23)。接著，使設定電壓施加時間Tset、驗證電壓施加時間Tver及重設電壓施加時間Treset(下文中被稱為一脈衝寬度)增加一預定量(α)(步驟S24)以將電壓重新施加至記憶單元MC。當驗證讀取(步驟S22)中驗證設定操作未完成時，在重設電壓施加時間Treset(步驟S23)之持續時間內施加重設電壓Vreset。此後，將重複施加設定電壓及重設電壓，同時使脈衝寬度相繼增加α，直至驗證操作中驗證設定操作已完成。可藉由此方法而實現與第一及第二實施例之效應類似之效應。
[第四實施例]
現將參考圖14至圖17而描述一第四實施例。圖14係一流程圖，其繪示根據該第四實施例之一非揮發性半導體記憶裝置之設定操作；及圖15至圖17係電壓脈衝波形，其等繪示設定操作。在本實施例之設定操作中，將設定電壓Vset施加至一選定記憶單元MC(步驟S31)，且執行驗證操作(步驟S32)。當選定記憶單元MC之電阻值大於一預定電阻值時，將重複一額外設定序列，直至選定記憶單元MC之電阻值變為低於該預定電阻值(步驟S32至步驟S35)。根據本實施例之設定操作，考量可形成一更精細纖絲且可更有效地防止一過度設定狀態。
藉由將額外設定電壓Vaset及額外重設電壓Vareset預定次數地交替施加至選定記憶單元MC而執行額外設定序列(步驟S33至步驟S35)。此處，如圖15中所展示，額外設定電壓Vaset之絕對值可被設定為近似等於設定電壓Vset之絕對值或小於設定電壓Vset且大於驗證讀取電壓Vver之絕對值。此外，可在一定程度上適當調整額外設定電壓Vaset之振幅使得選定記憶單元MC將不處於過度設定狀態。額外設定電壓Vaset之振幅可視情況被設定為大於設定電壓Vset。雖然可適當調整額外重設電壓Vareset，但該值需經設定使得藉由施加額外設定電壓Vaset而吸出至一非晶矽層12之纖絲之數量大於藉由施加額外重設電壓Vareset而回吸至一金屬層11之纖絲之數量。因此，當將預定量之纖絲吸出至非晶矽層12之所需正向電壓之振幅等於將預定量之纖絲回吸至金屬層11之所需反向電壓之振幅時，額外重設電壓Vareset之振幅需被設定為小於額外設定電壓Vaset之量值。
可適當調整額外設定電壓Vaset及額外重設電壓Vareset在一額外設定序列內之施加次數。例如，額外設定及重設電壓之各者可被施加兩次(如圖15中所展示)或被施加一次(如圖16中所展示)。重點在於：在施加額外設定電壓Vaset(其為正向電壓)之後施加額外重設電壓Vareset(其為反向電壓)。此外，可適當調整額外設定電壓Vaset及額外重設電壓Vareset之施加時間(脈衝寬度)。在圖15所展示之一實例中，施加時間被設定為等於設定電壓Vset及驗證讀取電壓Vver之施加次數，且在圖16所展示之一實例中為多達兩倍。此外，可設定額外設定電壓Vaset之施加時間與額外重設電壓Vareset之施加時間之間之一差值。例如，額外設定電壓Vaset之施加時間可設定為長於額外重設電壓Vareset之施加時間。
再者，在本實施例之驗證操作中，可在施加驗證讀取電壓Vver(其為正向電壓)之後將驗證補償電壓Vcver(其為反向電壓)施加至 記憶單元MC。施加驗證補償電壓Vcver以消除驗證操作對纖絲之影響。即，驗證補償電壓Vcver之振幅經設定使得藉由施加驗證補償電壓Vcver而回吸至金屬層11之纖絲之數量實質上等於藉由施加驗證讀取電壓Vver而吸出至非晶矽層12之纖絲之數量。相應地，當將預定量之纖絲吸出至非晶矽層12之所需正向電壓之振幅等於將預定量之纖絲回吸至金屬層11之所需反向電壓之振幅時，驗證讀取電壓Vver之振幅與驗證補償電壓Vcver之振幅被設定為相等。應注意，當驗證讀取電壓之施加對纖絲之影響被減小而非被完全消除時，驗證補償電壓Vcver之振幅可被設定為小於驗證讀取電壓Vver之振幅。可根據驗證操作之此方法而減小驗證讀取電壓Vver之施加對纖絲之影響以藉此允許形成更精細纖絲。
此外，不必在驗證讀取電壓Vver之後施加驗證補償電壓Vcver。如圖17中所展示，可省略驗證補償電壓Vcver之施加。此外，在以上第一至第三實施例中，可在施加驗證讀取電壓Vver之後施加驗證補償電壓Vcver。
應注意，可在額外設定序列之各循環內固定或調整額外設定電壓Vaset及額外重設電壓Vareset在額外設定序列內之量值及施加時間(脈衝寬度)。
[未選定記憶單元上之效應]
將描述第一至第四實施例所展示之設定操作中之未選定記憶單元上之效應。在第一至第四實施例中，如圖18中所展示，將設定電壓Vset施加至選定位元線BL且將接地電壓Vss施加至選定字線WL。若選定記憶單元SMC未實現設定狀態，則將接地電壓Vss施加至未選定位元線BL且將重設電壓Vreset施加至選定字線。當選定位元線BL及選定字線WL之電壓被控制時，未選定位元線BL之電壓係固定為δ且未選定字線WL之電壓係固定為Vset-δ。因此，將Vset-2δ之一反向電壓施 加至連接於未選定位元線BL與未選定字線WL之間之記憶單元MC。
另一方面，在將設定電壓Vset施加至選定記憶單元時施加一正向電壓δ，且在將重設電壓Vreset施加至選定記憶單元時將一反向電壓Vreset-δ施加至連接於未選定位元線BL與選定字線WL之間之未選定記憶單元。電壓δ被設定為小於一死區電壓△。若將死區電壓△施加至記憶單元MC，則記憶單元MC中流動之一電流小於操作電流。因此，無法感測連接於未選定位元線BL與選定字線WL之間之記憶單元中流動之電流。
此外，在將設定電壓Vset施加至選定記憶單元時施加一正向電壓δ，且在將重設電壓Vreset施加至選定記憶單元時將一反向電壓Vreset-δ施加至連接於選定位元線BL與未選定字線WL之間之未選定記憶單元。因此，若|Vset-δ|<|Vreset|為真，則可防止未選定記憶單元錯誤重設。
[其他]
雖然已描述某些實施例，但此等實施例已僅以舉例方式呈現且非意欲限制本發明之範疇。其實，本文中所述之新穎方法及系統可體現為各種其他形式；此外，可在不背離本發明之精神之情況下作出呈本文中所述方法及系統之形式之各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋落在本發明之範疇及精神內之此等形式或修改。
S1‧‧‧施加設定電壓
S2‧‧‧驗證是否OK？
S3‧‧‧施加重設電壓
S4‧‧‧升高電壓

Claims (27)

  1. 一種非揮發性半導體記憶裝置，其包括：一記憶單元(cell)陣列，其包含一或多個第一導線、堆積於上述第一導線上之一或多個記憶單元及於上述記憶單元之上與上述第一導線交叉之一或多個第二導線，上述記憶單元為二端元件，上述記憶單元之一者藉由施加一第一極性之電壓而處於低電阻狀態，且藉由施加與上述第一極性不同之一第二極性之電壓而處於高電阻狀態；及一控制電路，其經組態以使上述記憶單元之上述一者透過上述第一導線及上述第二導線而過渡於上述高電阻狀態與上述低電阻狀態之間；其中當執行設定操作將上述記憶單元之上述一者設定為上述低電阻狀態以使上述記憶單元之上述一者之電阻值變為低於一預定電阻值，上述控制電路經組態以重複一第一循環，上述第一循環包括：施加上述第一極性之一第一電壓至上述記憶單元之上述一者；施加上述第一電壓後，施加小於上述第一電壓之上述第一極性之一第二電壓至上述記憶單元之上述一者；施加上述第二電壓後，施加上述第二極性之一第三電壓至上述記憶單元之上述一者；重複上述第一循環後，上述控制電路經組態以執行一第二循環，上述第二循環包括：施加上述第一電壓至上述記憶單元之上述一者；及施加上述第一電壓後，施加上述第二電壓至上述記憶單元 之上述一者。
  2. 如請求項1之非揮發性半導體記憶裝置，其中上述控制電路更經組態藉由施加上述第二電壓以執行一驗證讀取。
  3. 如請求項2之非揮發性半導體記憶裝置，其中於上述第一循環，上述驗證讀取指示上述記憶單元之電阻值並未變為低於一預定電阻值。
  4. 如請求項2之非揮發性半導體記憶裝置，其中於上述第二循環，上述驗證讀取指示上述記憶單元之電阻值已變為低於一預定電阻值。
  5. 如請求項1之非揮發性半導體記憶裝置，其中於上述設定操作，施加上述第一電壓之次數係比施加上述第三電壓之次數多一次。
  6. 如請求項1之非揮發性半導體記憶裝置，其中於上述設定操作，施加上述第二電壓之次數係比施加上述第三電壓之次數多一次。
  7. 如請求項1之非揮發性半導體記憶裝置，其中於上述設定操作，施加上述第一電壓之次數係等於施加上述第二電壓之次數。
  8. 如請求項1之非揮發性半導體記憶裝置，其中於上述第一循環之一者之上述第一電壓之一振幅係比於上述第二循環之上述第一電壓之一振幅小。
  9. 如請求項1之非揮發性半導體記憶裝置，其中上述控制電路更經組態在將上述第一電壓每次施加至上述記憶單元之上述一者時，使上述第一電壓之一振幅增加一預定量。
  10. 如請求項1之非揮發性半導體記憶裝置，其中上述控制電路更經組態在將上述第一電壓每次施加至上述記憶單元之上述一者時，使上述第一電壓之一振幅增加一預定量，且在將上述第三 電壓每次施加至上述記憶單元之上述一者時，使上述第三電壓之一振幅增加一預定量。
  11. 如請求項1之非揮發性半導體記憶裝置，其中施加於一相同之第一循環之上述第一電壓與上述第三電壓具有一相同振幅。
  12. 如請求項1之非揮發性半導體記憶裝置，其中上述第三電壓之一振幅比上述第一電壓之振幅更小一預定量，且不管上述第一及第三電壓施加至上述記憶單元之上述一者之次數如何，上述第一電壓與上述第三電壓均具有固定振幅。
  13. 如請求項1之非揮發性半導體記憶裝置，其中於上述第一循環之一者之上述第一電壓之持續時間比於上述第二循環之上述第一電壓之持續時間短。
  14. 如請求項1之非揮發性半導體記憶裝置，其中上述控制電路更經組態在將上述第一電壓每次施加至上述記憶單元之上述一者時，使施加上述第一電壓之持續時間增加一預定量。
  15. 如請求項1之非揮發性半導體記憶裝置，其中上述控制電路更經組態在將上述第一電壓每次施加至上述記憶單元之上述一者時，使施加上述第一電壓之持續時間增加一預定量，且在將上述第三電壓每次施加至上述記憶單元之上述一者時，使施加上述第三電壓之持續時間增加一預定量。
  16. 如請求項1之非揮發性半導體記憶裝置，其中不管上述第二電壓施加至上述記憶單元之次數如何，上述第二電壓具有固定振幅。
  17. 如請求項1之非揮發性半導體記憶裝置，其更包括二極體，其係設置於上述第一導線與上述第二導線之交叉點之間。
  18. 如請求項1之非揮發性半導體記憶裝置，其中上述記憶單元為導電橋式RAM。
  19. 如請求項1之非揮發性半導體記憶裝置，其中上述記憶單元包括一金屬層及接觸上述金屬層之一中間層，上述中間層包括選自矽、矽氧化物及矽氧氮化物所組成的群組之材料。
  20. 如請求項1之非揮發性半導體記憶裝置，其中上述記憶單元包括一金屬層及接觸上述金屬層之一中間層，上述中間層包括選自硫族化合物及金屬氧化物所組成的群組之材料。
  21. 如請求項1之非揮發性半導體記憶裝置，其更包括：一垂直佈線區，其係設置於上述記憶單元陣列之一側，用於從上述第一導線佈線；及一第一導線驅動器，其係耦合至上述第一導線。
  22. 如請求項1之非揮發性半導體記憶裝置，其更包括：一垂直佈線區，其係設置於上述記憶單元陣列之一側，用於從上述第一導線佈線；及一第一導線驅動器，其係耦合至上述第一導線且設置於一板上。
  23. 如請求項1之非揮發性半導體記憶裝置，其更包括：一垂直佈線區，其係設置於上述記憶單元陣列之一側，用於從上述第一導線佈線；一第一導線驅動器，其係耦合至上述第一導線；及一感測放大器，其係耦合至上述第一導線驅動器；其中當執行上述設定操作時，將資料自上述感測放大器轉移至上述記憶單元之上述一者。
  24. 如請求項1之非揮發性半導體記憶裝置，其更包括：一垂直佈線區，其係設置於上述記憶單元陣列之四側，用於從上述第一導線及上述第二導線佈線。
  25. 如請求項1之非揮發性半導體記憶裝置，其中當施加上述第一電 壓時，上述控制電路經組態以執行：施加上述第一電壓至一選定的第一導線；及施加一接地電壓至一選定的第二導線；當施加上述第三電壓時，上述控制電路經組態以執行：施加上述接地電壓至上述選定的第一導線；及施加上述第三電壓至上述選定的第二導線。
  26. 如請求項1之非揮發性半導體記憶裝置，其中當施加上述第一電壓至上述記憶單元之上述一者時，上述控制電路經組態以執行：施加上述第一電壓至一選定的第一導線；施加一接地電壓至一選定的第二導線；施加一第四電壓至未選定的第一導線之一者；及施加一第五電壓至未選定的第二導線之一者；當施加上述第三電壓至上述記憶單元之上述一者時，上述控制電路經組態以執行：施加上述接地電壓至上述選定的第一導線；施加上述第三電壓至上述選定的第二導線；施加上述第四電壓至未選定的第一導線之上述一者；及施加上述第五電壓至未選定的第二導線之上述一者；其中當施加上述第一電壓至上述記憶單元之上述一者時之上述第四電壓之一振幅係等於當施加上述第三電壓至上述記憶單元之上述一者時之上述第四電壓之一振幅。
  27. 如請求項1之非揮發性半導體記憶裝置，其中當施加上述第一電壓至上述記憶單元之上述一者時，上述控制電路經組態以執行：施加上述第一電壓至一選定的第一導線； 施加一接地電壓至一選定的第二導線；施加一第四電壓至未選定的第一導線之一者；及施加一第五電壓至未選定的第二導線之一者；當施加上述第三電壓至上述記憶單元之上述一者時，上述控制電路經組態以執行：施加上述接地電壓至上述選定的第一導線；施加上述第三電壓至上述選定的第二導線；施加上述第四電壓至未選定的第一導線之上述一者；及施加上述第五電壓至未選定的第二導線之上述一者；其中當施加上述第一電壓至上述記憶單元之上述一者時之上述第四電壓之一振幅係等於當施加上述第三電壓至上述記憶單元之上述一者時之上述第四電壓之一振幅；且其中當施加上述第一電壓至上述記憶單元之上述一者時之上述第五電壓之一振幅係等於當施加上述第三電壓至上述記憶單元之上述一者時之上述第五電壓之一振幅。
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