KR20210038670A - 전자 장치 - Google Patents
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Abstract
본 발명은 기판, 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 세로 라인 및 제 1 차폐 세로 라인을 포함한다. 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 세로 라인 및 제 1 차폐 세로 라인은 모두 기판 상에 배치된다. 제 1 세로방향 신호 라인과 제 2 세로방향 신호 라인은 가로방향 신호 라인과 서로 교차한다. 제 2 세로방향 신호 라인은 가로방향 신호 라인 중의 하나에 연결된다. 기판에서의 제 1 차폐 세로 라인의 수직 투영은 기판에서의 제 1 세로방향 신호 라인의 수직 투영과 기판에서의 제 2 세로방향 신호 라인의 수직 투영 사이에 위치한다.
Description
본 발명은 전자 장치에 관한 것이다.
전자 제품이 보급화됨에 따라 각종 전자 장치에서의 라인 레이아웃이 갈수록 복잡해지고 있다. 따라서 서로 인접하는 많은 라인은 서로 다른 유형의 신호를 전송하는데 사용될 수 있다. 그러나 서로 서로 인접하는 라인 사이의 체결 작용은 종종 신호 전송 품질에 영향을 미치므로 최종적으로 나타내는 기능이 기대를 충족하지 못하게 된다. 따라서 라인 레이아웃 계획은 종종 전자 제품 설계에서 중요한 포인트 중의 하나이다.
본 발명은 라인 간의 결합을 감소시켜 개선된 품질을 제공할 수 있도록 설계된 전자 장치를 제공한다.
본 발명의 전자 장치는, 기판, 복수의 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 신호 라인 및 제 1 차폐 세로 라인을 포함한다. 복수의 가로방향 신호 라인, 제 1 세로방향 신호 라인, 제 2 세로방향 신호 라인 및 제 1 차폐 세로 라인은 모두 기판 상에 배치된다. 제 1 세로방향 신호 라인은 가로방향 신호 라인과 서로 교차한다. 제 2 세로방향 신호 라인은 가로방향 신호 라인과 서로 교차하고, 제 2 세로방향 신호 라인은 복수의 가로방향 신호 라인 중의 하나에 연결된다. 기판에서의 제 1 차폐 세로 라인의 수직 투영은 기판에서의 제 1 세로방향 신호 라인의 수직 투영과 기판에서의 제 2 세로방향 신호 라인의 수직 투영 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는, 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 복수의 픽셀 구조 중의 하나는 서로 인접하는 2개의 가로방향 신호 라인과 제 2 세로방향 신호 라인에 의해 둘러싸여 있고 픽셀 전극을 포함한다. 픽셀 전극은 기판에 수직하는 방향으로 제 1 세로방향 신호 라인 또는 제 2 세로방향 신호 라인과 중첩된다.
본 발명의 일 실시예에서, 상술한 픽셀 전극은 제 1 차폐 세로 라인과 중첩된다.
본 발명의 일 실시예에서, 상술한 픽셀 전극은 제 2 세로방향 신호 라인을 가로지르고, 픽셀 전극은 중앙 트렁크부를 가지며, 제 2 세로방향 신호 라인은 중앙 트렁크부와 중첩된다.
본 발명의 일 실시예에서, 상술한 제 1 차폐 세로 라인은 투명 배선이다.
본 발명의 일 실시예에서, 상술한 전자 장치는 공통 전극 라인을 더 포함한다. 공통 전극 라인은 기판 상에 배치된다. 공통 전극 라인은 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 공통 전극 라인은 제 1 세로방향 신호 라인 및 제 2 세로방향 신호 라인과 서로 교차한다.
본 발명의 일 실시예에서, 상술한 제 1 차폐 세로 라인과 공통 전극 라인은 서로 직접 적층된다.
본 발명의 일 실시예에서, 상술한 전자 장치는 적어도 하나의 절연층 및 절연층을 관통하는 전도성 구조를 더 포함한다. 절연층은 제 1 차폐 세로 라인과 공통 전극 라인 사이에 배치되고, 전도성 구조는 제 1 차폐 세로 라인과 공통 전극 라인을 전기적으로 연결한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 픽셀 구조 중의 하나는 복수의 가로방향 신호 라인 중 서로 인접하는 2개 사이에 위치하며 픽셀 전극을 포함한다. 제 1 차폐 세로 라인의 필름층은 공통 전극 라인의 필름층과 픽셀 전극의 필름층 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 픽셀 구조 중의 하나는 복수의 가로방향 신호 라인 중 서로 인접하는 2개 사이에 위치하며 픽셀 전극을 포함한다. 공통 전극 라인의 필름층은 제 1 차폐 세로 라인의 필름층과 픽셀 전극의 필름층 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 공통 전극 라인은 제 1 라인과 제 2 라인을 포함한다. 제 1 차폐 세로 라인은 제 1 라인, 제 2 라인 또는 이 두 라인과 중첩된다.
본 발명의 일 실시예에서, 상술한 전자 장치는 제 2 차폐 세로 라인을 더 포함한다. 제 1 세로방향 신호 라인은 제 1 차폐 세로 라인과 제 2 차폐 세로 라인에 위치하며 픽셀 전극 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 제 3 차폐 세로 라인을 더 포함한다. 제 3 차폐 세로 라인은 제 1 세로방향 신호 라인과 제 2 차폐 세로 라인 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 제 4 세로방향 신호 라인을 더 포함한다. 기판에서의 제 1 세로방향 신호 라인과 제 3 세로방향 신호 라인의 수직 투영은 기판에서의 제 2 세로방향 신호 라인의 수직 투영과 기판에서의 제 4 세로방향 신호 라인의 수직 투영 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 차폐 전극을 더 포함한다. 차폐 전극은 제 1 차폐 세로 라인에 연결된다.
본 발명의 일 실시예에서, 상술한 제 1 차폐 세로 라인은 복수의 가로방향 신호 라인 중 서로 인접하는 두 신호 라인 사이에 완전히 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함한다. 픽셀 구조 중의 하나는 픽셀 전극을 포함한다. 기판에서의 제 1 차폐 세로 라인의 수직 투영은 기판에서의 픽셀 전극의 수직 투영 밖에 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 복수의 픽셀 구조 및 제 3 세로방향 신호 라인을 더 포함한다. 복수의 픽셀 구조 어레이는 기판 상에 배치된다. 제 2 세로방향 신호 라인은 제 3 세로방향 신호 라인과 제 1 세로방향 신호 라인 사이에 위치하고, 제 1 세로방향 신호 라인, 제 2 세로방향 신호 라인 및 제 3 세로방향 신호 라인은 복수의 픽셀 구조의 서로 인접하는 두 행 사이에 위치한다.
본 발명의 일 실시예에서, 상술한 전자 장치는 기판 상에 배치된 제 2 차폐 세로 라인을 더 포함한다. 기판에서의 제 2 차폐 세로 라인의 수직 투영은 기판에서의 제 2 세로방향 신호 라인의 수직 투영과 기판에서의 제 3 세로방향 신호 라인의 수직 투영 사이에 위치한다.
상술한 바에 의하면, 본 발명의 실시예에 따른 전자 장치에 있어서, 서로 다른 신호를 전송하는 인접하는 라인 사이에 차폐 배선을 설치함으로써 라인 간의 결합으로 인한 악영향을 감소시킨다. 또한, 일부 실시예에서, 차폐 배선은 투명 배선일 수 있다. 따라서, 전자 장치를 사용하여 화면을 표시하는 경우 표시 개구율이 차폐 배선의 영향을 받아 축소되지 않을 수 있다.
도 1은 전자 장치의 개략적인 부분 평면도이다.
도 2는 본 개시 내용의 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 3은 도 2의 전자 장치에서 A-A선에 따른 단면의 실시예를 나타내는 도면이다.
도 4는 도 2의 전자 장치에서 A-A선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 5 내지 도 10은 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다.
도 11은 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 12는 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 13 내지 도 19는 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다.
도 20은 도 19의 전자 장치의 C-C선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 21은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 22는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 23은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 24는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 25는 도 19의 전자 장치의 D-D선에 따른 단면 구조의 또 다른 실시예를 개략적으로 도시한다.
도 26은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다.
도 27은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다.
도 28은 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 29는 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 30은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 31은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 32는 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 일 실시예를 개략적으로 도시한다.
도 33은 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 다른 실시예를 개략적으로 도시한다.
도 34 내지 도 36은 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 37은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 일 실시예를 개략적으로 도시한다.
도 38은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 39는 전자 장치(300)의 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 2는 본 개시 내용의 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 3은 도 2의 전자 장치에서 A-A선에 따른 단면의 실시예를 나타내는 도면이다.
도 4는 도 2의 전자 장치에서 A-A선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 5 내지 도 10은 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다.
도 11은 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 12는 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다.
도 13 내지 도 19는 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다.
도 20은 도 19의 전자 장치의 C-C선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 21은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 22는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 23은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 24는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 25는 도 19의 전자 장치의 D-D선에 따른 단면 구조의 또 다른 실시예를 개략적으로 도시한다.
도 26은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다.
도 27은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다.
도 28은 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 29는 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다.
도 30은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 31은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 32는 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 일 실시예를 개략적으로 도시한다.
도 33은 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 다른 실시예를 개략적으로 도시한다.
도 34 내지 도 36은 각각 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다.
도 37은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 일 실시예를 개략적으로 도시한다.
도 38은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 다른 실시예를 개략적으로 도시한다.
도 39는 전자 장치(300)의 단면 구조의 다른 실시예를 개략적으로 도시한다.
이하, 도면 및 구체적 실시예를 결합하여 본 발명에 대해 상세하게 설명하나, 이는 본 발명을 한정하는 것은 아니다.
도 1은 전자 장치의 개략적인 부분 평면도이다. 도 1에서, 전자 장치(100`)는, 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130) 및 복수의 픽셀 구조(140)를 포함한다. 픽셀 구조(140)는 어레이 배열 방식으로 기판(110)에 배치된다. 즉, 픽셀 구조(140)는 제 1 방향(D1) 및 제 1 방향(D1)과 교차하는 제 2 방향(D2)을 따라 어레이 배열을 나타내며, 그 중, 제 1 방향(D1)은 가로 방향으로 이해할 수 있고, 제 2 방향(D2)은 세로 방향으로 이해할 수 있다. 따라서, 이하의 실시예에서 설명되는 가로 방향 및 세로 방향은 각각 도 1에서 제 1 방향(D1) 및 제 2 방향(D2)으로 볼 수 있다. 각 픽셀 구조(140)는 복수의 가로방향 신호 라인(120) 중의 하나에 연결된다. 또한, 복수의 세로방향 신호 라인(130)은 픽셀 구조(140)에 직접 연결되는 세로방향 신호 라인(DL)과 픽셀 구조(140)에 직접 연결되지 않은 세로방향 신호 라인(VL)으로 구분될 수 있다. 제 2 방향(D2)을 따라 일렬로 배열된 픽셀 구조(140)는 2개의 세로방향 신호 라인(DL) 사이에 끼워지며, 각 픽셀 구조(140)는 세로방향 신호 라인(DL) 중의 하나에 연결된다. 일부 실시예에서, 제 2 방향(D2)을 따라 동일한 열에 배열된 서로 다른 픽셀 구조(140)는 각각 제 1 측에 위치한 세로방향 신호 라인(DL) 및 반대측인 제 2 측에 위치한 세로방향 신호 라인(DL)에 연결될 수 있다. 각 세로방향 신호 라인(VL)은 픽셀 구조(140)의 두 열 사이 및 2개의 세로방향 신호 라인(DL) 사이에 개재된다. 일부 실시예에서, 세로방향 신호 라인(VL)은 대응하는 전도성 구조(VIA)를 통해 가로방향 신호 라인(120)에 연결된 세로방향 신호 라인(VL1)을 포함하지만, 이에 한정되는 것은 아니다.
일부 실시예에서, 각 픽셀 구조(140)는 능동 소자(142) 및 능동 소자(142)에 연결된 픽셀 전극(144)을 포함할 수 있으며, 그 중, 각 능동 소자(142)는 게이트, 소스 및 드레인을 갖는 트랜지스터일 수 있고, 게이트는 가로방향 신호 라인(120) 중 하나에 연결될 수 있고, 소스는 세로방향 신호 라인(DL) 중의 하나에 연결될 수 있으며, 드레인은 픽셀 전극(144)에 연결될 수 있다. 또한, 각 가로방향 신호 라인(120)은 모두 세로방향 신호 라인(VL1) 중의 하나에 연결된다. 따라서, 능동 소자(142)의 게이트의 신호는 세로방향 신호 라인(VL1)을 통해 가로방향 신호 라인(120)으로 전달되고, 다시 가로방향 신호 라인(120)을 통해 게이트에 입력될 수 있다. 구체적으로, 가로방향 신호 라인(120)과 세로방향 신호 라인(130) 사이의 단락을 방지하기 위해 가로방향 신호 라인(120)과 세로방향 신호 라인(130)은 서로 다른 필름층으로 구성될 수 있으며, 가로방향 신호 라인(120)과 세로방향 신호 라인(130) 사이에는 한층 이상의 절연층이 개재될 수 있다. 일부 실시예에서, 신호를 세로방향 신호 라인(VL1)을 통해 가로방향 신호 라인(120)으로 전송하기 위해, 대응하는 세로방향 신호 라인(VL1)과 가로방향 신호 라인(120) 사이에 전도성 구조(VIA)를 설치할 수 있다. 이와 같이, 게이트에서 필요한 신호는 전도성 구조(VIA)를 통해 세로방향 신호 라인(VL1)에 의해 가로방향 신호 라인(120)으로 전달될 수 있으며, 다시, 가로방향 신호 라인(120)을 통해 게이트로 전달될 수 있다.
일부 실시예에서, 전자 장치(100`)는 구동 회로(IC)를 더 포함할 수 있으며, 구동 회로(IC)는 세로방향 신호 라인(130)의 일단에 위치한다. 세로방향 신호 라인(DL) 및 세로방향 신호 라인(VL1)은 구동 회로(IC)에서 제공하는 신호를 직접 수신할 수 있고, 가로방향 신호 라인(120)은 세로방향 신호 라인(VL1)을 통해 대응하는 신호를 수신할 수 있다. 이러한 방식으로, 전자 장치(100`)는 제 1 방향(D1)의 양단에 신호 전송용 라인 또는 관련 회로를 설치할 필요가 없이, 좁은 베젤의 설계를 달성할 수 있으며, 전자 장치(100')의 윤곽도 제한을 받을 필요가 없다. 예를 들어, 평면 각도에서 볼 때, 전자 장치(100`)는 직사각형이 아닌 윤곽을 가질 수 있다. 일부 실시예에서, 전자 장치(100`)의 세로방향 신호 라인(VL)은 세로방향 신호 라인(VL2)을 더 포함할 수 있으며, 세로방향 신호 라인(VL2)은 가로방향 신호 라인(120)이 요구하는 신호를 전달할 필요가 없이 직접 직류가 입력될 수 있다. 예를 들어, 세로방향 신호 라인(VL2)은 아무런 가로방향 신호 라인(120)에 연결되지 않아도 되며, 터치 제어 또는 기타 기능의 구현에 적용될 수 있다.
도 2는 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 2의 전자 장치(100A)는 도 1의 전자 장치(100`)와 대략 유사한 레이아웃 설계를 가지므로, 두 실시예를 설명함에 있어서, 동일한 소자 부호로 동일한 부재를 나타낸다. 도 2에서, 전자 장치(100A)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 복수의 픽셀 구조(140) 및 복수의 제 1 차폐 세로 라인(150A)을 포함하며, 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 복수의 픽셀 구조(140), 복수의 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)은 모두 기판(110) 상에 배치된다. 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130) 및 복수의 픽셀 구조(140)의 레이아웃 및 연결 관계는 예를 들어 도 1에 도시된 바와 같으며, 여기서는 반복하여 설명하지 않는다. 설명의 편의를 위해, 이하, 주로 도 2의 중간에 위치하는 단일 픽셀 구조(140) 주변의 신호 라인에 대해 설명한다.
본 실시예에서, 가로방향 신호 라인(120)의 연장 방향은 예를 들어 도 1에 도시된 제 1 방향(D1)이고, 세로방향 신호 라인(130)의 연장 방향은 예를 들어 도 1에 도시된 제 2 방향(D2)이다. 그 중, 가로방향과 세로방향은 서로 교차하지만, 서로 교차되는 각도가 90도로 한정되지 않는다. 세로방향 신호 라인(130)은 픽셀 구조(140)의 일측에 위치하는 제 1 세로방향 신호 라인(132) 및 제 2 세로방향 신호 라인(134)을 포함할 수 있으며, 그 중, 제 1 세로방향 신호 라인(132)은 픽셀 구조(140) 중의 하나의 세로방향 신호 라인에 직접 연결되고, 제 2 세로방향 신호 라인(134)은 전자 장치(100A) 전체에서 가로방향 신호 라인(120) 중의 하나에 연결될 수 있다. 픽셀 구조(140) 중의 하나는 서로 인접하는 2개의 가로방향 신호 라인(120) 사이에 위치하면서 제 2 세로방향 신호 라인(134)의 일측에 위치한다. 단일 픽셀 구조(140)는 능동 소자(142) 및 픽셀 전극(144)을 포함할 수 있으며, 능동 소자(142)의 3단은 각각 대응하는 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132) 및 픽셀 전극(144)에 연결된다.
여기서, 가로방향 신호 라인(120)은 예를 들어, 픽셀 구조(140)에 스캔 신호를 제공하는데 사용되는 스캔 신호 라인이고, 제 1 세로방향 신호 라인(132)은 픽셀 구조(140)에 데이터 신호를 제공하는데 사용된다. 다시 말해서, 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134)은 서로 인접하지만 서로 다른 종류의 신호를 전송하는데 사용된다. 이와 같이 라인을 설치함에 따라 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134)은 서로 결합되어 서로의 신호 전송 품질에 영향을 미칠 수 있다. 그러나,본 실시예에서는, 기판(110)에서의 제 1 차폐 세로 라인(150A)의 수직 투영(즉, 도 2의 레이아웃 면적)은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 수직 투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 수직 투영 사이에 위치한다. 또한, 전자 장치(100A)는 공통 전극 라인(160)을 더 포함할 수 있으며, 제 1 차폐 세로 라인(150A)은 공통 전극 라인(160)과 연결되어 공통 전위가 인가될 수 있다. 이와 같이, 제 1 차폐 세로 라인(150A)을 설치함으로써 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간섭을 줄이는데 유리하고, 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134)의 신호 전송 품질을 보장하는데 유리하다. 따라서, 전자 장치가 수행하는 기능(예를 들어, 화면 표시, 터치 감지 등)이 예측에 부합되도록 할 수 있다. 도 2에서, 공통 전극 라인(160)은 제 1 라인(162) 및 제 2 라인(164)을 포함하고, 그 중, 제 1 라인(162) 및 제 2 라인(164)은 서로 인접하는 2개의 가로방향 신호 라인(120) 사이에 위치하면서, 픽셀 구조(140)의 대향하는 양측에 위치한다. 그 외에, 제 1 차폐 세로 라인(150A)은 제 1 라인(162)에 중첩될 뿐만 아니라 제 2 라인(164)에도 중첩될 수 있으나, 이에 한정되지 않는다.
본 실시예에서 세로방향 신호 라인(130)은 픽셀 구조(140)의 타측에 위치하는 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 더 포함할 수 있다. 픽셀 구조(140)는 예를 들어 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 제 3 세로방향 신호 라인(136)은 제 4 세로방향 신호 라인(138)과 제 1 세로방향 신호 라인(132) 사이에 위치한다. 또한, 기판(110)에서의 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(136)의 수직 투영은 기판(110)에서의 제 2 세로방향 신호 라인(134)의 수직 투영과 기판(110)에서의 제 4 세로 방향 신호 라인(138)의 수직 투영 사이에 위치한다. 또한, 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 차폐 세로 라인이 설치되지 않을 수 있으나, 이를 예로 하지 않는다. 제 3 세로방향 신호 라인(136)은 동일한 열의 다른 픽셀 구조와 연결되고, 제 4 세로방향 신호 라인(138)은 예를 들어, 직류 전위 또는 전체 전자 장치(100A) 중의 하나의 가로방향 신호 라인(120)에 연결될 수 있으나, 이에 한정되지 않는다.
본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 기판(110)에 수직되는 방향에서 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138) 및 제 1 차폐 세로 라인(150A))과 중첩될 수 있다. 구체적으로, 픽셀 전극(144)은 제 1 세로방향 신호 라인(132), 제 1 차폐 세로 라인(150A) 및 제 3 세로방향 신호 라인(136)을 가로지를 수 있으며, 제 2 세로방향 신호 라인(134)의 일부 폭 및 제 4 세로방향 신호 라인(138)의 일부 폭과 중첩될 수 있다. 제 1 차폐 세로 라인(150A)은 투명 배선일 수 있으므로, 픽셀 전극(144)이 제 1 차폐 세로 라인(150A)과 중첩되는 부분은 여전히 유효 표시 면적으로 사용할 수 있다. 이와 같이, 전자 장치(100A)에 제 1 차폐 세로 라인(150A)이 추가로 설치되어도, 제 1 차폐 세로 라인(150A)으로 인해 표시 면적이 감소되지 않는다.
또한, 본 실시예에서 픽셀 전극(144)은 세로방향 트렁크부(MV), 가로방향 트렁크부(MH) 및 복수의 스트라이프부(ST)를 포함할 수 있으며, 그 중, 세로방향 트렁크부(MV)와 가로방향 트렁크부(MH)는 십자형으로 서로 교차하여 4개의 서브 영역으로 나뉘고, 스트라이프부(ST)는 세로방향 트렁크부(MV)와 가로방향 트렁크부(MH)에 연결되어 세로방향 트렁크부(MV) 및 가로방향 트렁크부(MH)로부터 대략 방사상으로 외부로 연장된다. 그러나, 다른 실시예에서, 픽셀 전극(144)은 다른 패턴을 가질 수 있거나, 완전한 직사각형 형상으로 볼 수도 있다.
도 3은 도 2의 전자 장치에서 A-A선에 따른 단면의 일실시예를 나타내는 도면이다. 도 2 및 도 3을 동시에 참조하면, 공통 전극 라인(160)은 기판(110) 상에 배치되어 있음을 알 수 있다. 본 실시예에서 공통 전극 라인(160)이 위치하는 필름층은 가로방향 신호 라인(120)이 위치하는 필름층과 동일할 수 있다. 공통 전극 라인(160) 및 가로방향 신호 라인(120)의 재질은 금속 또는 합금 등 전도성이 양호한 물질을 포함한다. 공통 전극 라인(160)과 가로방향 신호 라인(120)이 위치하는 필름층은 예를 들어 다른 라인이 위치하는 필름층보다 기판(110)에 더 가깝지만, 이에 한정되지 않는다.
공통 전극 라인(160) 및 가로방향 신호 라인(120)을 제조한 후, 다른 도전 층을 직접 형성하여 제 1 차폐 세로 라인(150A)을 제조할 수 있으며, 제 1 차폐 세로 라인(150A)이 공통 전극 라인(160)에 직접 적층되도록 한다. 즉, 제 1 차폐 세로 라인(150A)은 중간층이 없이 공통 전극 라인(160)에 직접 접촉한다. 제 1 차폐 세로 라인(150A)은 투명한 전도성 패턴일 수 있다. 제 1 차폐 세로 라인(150A)의 재질은 인듐주석산화물, 인듐아연산화물, 알루미늄주석산화물, 알루미늄아연산화물, 인듐게르마늄아연산화물 또는 기타 적절한 산화물, 또는 이들의 둘 이상의 적층층과 같은 금속 산화물일 수 있다. 또는 제 1 차폐 세로 라인(150A)의 재질은 유기 투명 전도성 재료일 수 있다. 일부 실시예에서, 제 1 차폐 세로 라인(150A)의 재질은 공통 전극 라인(160)의 재질과 서로 다른 성질을 가지므로, 제 1 차폐 세로 라인(150A)의 패터닝 과정에서 공통 전극 라인(160) 및 가로방향 신호 라인을 손상시킬 가능성이 적다. 그러므로, 제 1 차폐 세로 라인(150A)는 중간층 없이 공통 전극 라인(160)에 직접 적층될 수 있다.
제 1 차폐 세로 라인(150A)이 완성된 후, 절연층(I1)을 기판(110) 상에 형성하여 계속하여 세로방향 신호 라인(130)을 제조할 수 있다. 여기서, 세로방향 신호 라인(130)은 가로방향 신호 라인(120)과 공통 전극 라인(160)에 교차하게 된다. 따라서, 절연층(I1)의 설치는 세로방향 신호 라인(130)과 공통 전극 라인(160)을 분리하여 세로방향 신호 라인(130)과 가로방향 신호 라인(120)을 분리할 수 있다. 일부 실시예에서, 절연층(I1)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 또한, 세로방향 신호 라인(130)의 재질은 금속 또는 합금 등 전도성이 양호한 재료를 포함한다.
세로방향 신호 라인(130)이 완성된 후, 기판(110) 상에 하나 이상의 절연층 또는 기능층을 선택적으로 형성할 수 있다. 본 실시예에서는 절연층(I2), 필터층(CF) 및 절연층(I3)을 예로 들어 설명하나, 이에 한정되지 않는다. 절연층(I2, I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 또한, 절연층(I3)은 평탄층으로 사용하기 위해 비교적 두꺼운 두께를 가질 수 있으나, 이에 한정되지 않는다.
픽셀 전극(144)은 절연층(I3) 상에 형성될 수 있다. 픽셀 전극(144)의 재질은 투명 전도성 재료를 포함할 수 있다. 투명 전도성 재료는 인듐주석산화물, 인듐아연산화물, 알루미늄주석산화물, 알루미늄아연산화물, 인듐게르마늄아연산화물 또는 기타 적절한 산화물, 또는 이들 적어도 둘 이상의 적층층과 같은 금속 산화물을 포함할 수 있다. 또는, 투명 전도성 재료는 유기 투명 재료일 수 있다. 일부 실시예에서, 픽셀 전극(144)의 재질은 제 1 차폐 세로 라인(150A)의 재질과 동일할 수 있다.
도 4는 도 2의 전자 장치에서 A-A선에 따른 단면의 다른 실시예를 나타내는 도면이다. 도 4에서, 제 1 차폐 세로 라인(150A), 공통 전극 라인(160), 절연층(I1), 세로방향 신호 라인(130), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)은 기판(110) 상에 차례로 적층된다. 구체적으로, 도 4의 단면은 제 1 차폐 세로 라인(150A)과 공통 전극 라인(160)의 적층 순서에서 도 3의 단면과 상이하다. 따라서,도 4의 단면에서 각 필름층의 재질, 적층 관계 등은 도 3의 관련 설명을 참조할 수 있으며, 반복하여 설명하지 않는다.
도 5는 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 5의 전자 장치(100B)는 도 2의 전자 장치(100A)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100B)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150B) 및 제 2 차폐 세로 라인(152B)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150B) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100B)가 제 2 차폐 세로 라인(152B)을 더 포함하고, 제 1 차폐 세로 라인(150B)의 길이가 다르게 설계된다는 점에서 도 2의 실시예와 상이하다.
본 실시예에서, 제 1 차폐 세로 라인(150B)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하며, 제 2 차폐 세로 라인(152B)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 즉, 제 1 세로방향 신호 라인(132)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B) 사이에 위치하고, 제 3 세로방향 신호 라인(136)은 제 1 세로방향 신호 라인(132)과 제 2 차폐 세로 라인(152B) 사이에 위치한다. 픽셀 구조(140)는 능동 소자(142) 및 픽셀 전극(144)을 포함하고, 제 2 차폐 세로 라인(152B)과 제 1 차폐 세로 라인(150B)은 픽셀 전극(144)의 서로 대향하는 양측에 위치한다. 또한, 픽셀 전극(144)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)을 가로 질러 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138)까지 연장될 수 있다. 일부 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 예를 들어 픽셀 구조(140)를 중심으로 대칭되게 분포된다. 즉, 제 1 차폐 세로 라인(150B)에서 픽셀 전극(144)의 중심 축까지의 거리는 제 2 차폐 세로 라인(152B)에서 픽셀 전극(144)의 중심 축까지의 거리와 대략 동일할 수 있지만, 이에 한정되지 않는다.
본 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 모두 공통 전극 라인(160)의 제 1 라인(162)을 가로지를 수 있지만, 공통 전극 라인(160)의 제 2 선(164)과 교차하지 않는다. 일부 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 제 2 라인(164)과 일정 거리 이격될 수 있다. 그러나, 다른 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 모두 제 1 라인(162)을 가로질러 제 2 라인(164)과 중첩될 수 있다. 또는, 다른 일부 실시예에서, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 모두 제 2 라인(164)에 중첩될 수 있지만, 모두 제 1 라인(162)과 일정 거리 이격된다. 전체적으로, 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B)은 제 1 라인(162) 및 제 2 라인(164) 중의 하나 또는 둘과 접촉 할 수있으면 공통 전위를 받을 수 있어 차폐 작용을 제공할 수 있다. 또한, 제 2 차폐 세로 라인(152B)은 투명한 전도성 패턴일 수 있으므로, 픽셀 구조(140)는 제 2 차폐 세로 라인(152B)의 설치로 인해 픽셀 구조(140)의 유효 표시 면적이 축소되지 않고 제 2 차폐 세로 라인(152B)의 면적에서도 효과적으로 표시할 수 있다.
도 6은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 6의 전자 장치(100C)는 도 5의 전자 장치(100B)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100C)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150C) 및 제 2 차폐 세로 라인(152C)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150C), 제 2 차폐 세로 라인(152C) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100C)에서 제 1 차폐 세로 라인(150C)과 제 2 차폐 세로 라인(152C)의 폭의 설계가 다르다는 점에서 도 5의 실시예와 상이하다.
본 실시예에서, 제 1 차폐 세로 라인(150C)은 연장부(150C1)와 중첩부(150C2)를 가지며, 연장부(150C1)는 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162)에 접촉하고, 중첩부(150C2)는 연장부(150C1)에 연결되어 제 1 세로방향 신호 라인(132)과 중첩된다. 또한, 제 2 차폐 세로 라인(152C)도 연장부(152C1)와 중첩부(152C2)를 가지며, 연장부(152C1)는 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162)에 접촉하고, 중첩부(152C2)는 연장부(152C1)에 연결되어 제 3 세로방향 신호 라인(136)과 중첩된다. 본 실시예에서, 중첩부(150C2)는 연장부(150C1)의 중간단에 연결되고, 중첩부(152C2)는 연장부(152C1)의 중간단에 연결되지만, 이에 한정되지 않는다.
도 7은 본 개시 내용의 실시예에 따른 전자 장치의 부분 개략도이다. 도 7의 전자 장치(100D)는 도 6의 전자 장치(100C)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100D)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150D) 및 제 2 차폐 세로 라인(152D)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100D)에서 제 1 차폐 세로 라인(150D)과 제 2 차폐 세로 라인(152D)의 중첩부의 설계가 다르다는 점에서 도 6의 실시예와 상이하다.
구체적으로, 제 1 차폐 세로 라인(150D)은 연장부(150D1)와 중첩부(150D2)를 가지며, 연장부(150D1)는 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(160)에 접촉하고, 중첩부(150D2)는 연장부(150D1)에 연결되어 제 1 세로방향 신호 라인(132)과 중첩된다. 또한, 제 1 차폐 세로 라인(150D)의 중첩부(150D2)는 공통 전극 라인(160)의 제 2 라인(164)을 향해 연장되어 제 2 라인(164)과 중첩될 수 있다. 제 2 차폐 세로 라인(152D)도 연장부(152D1)와 중첩부(152D2)를 가지며, 연장부(152D1)는 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162)에 접촉하고, 중첩부(152D2)는 연장부(152D1)에 연결되어 제 3 세로방향 신호 라인(136)과 중첩된다. 또한, 제 2 차폐 세로 라인(152D)의 중첩부(152D2)는 공통 전극 라인(160)의 제 2 라인(164)을 향해 연장되어 제 2 라인(164)과 중첩될 수 있다.
도 8은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 8의 전자 장치(100E)는 도 5의 전자 장치(100B)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100E)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150B), 제 2 차폐 세로 라인(152B) 및 차폐 가로라인(154E)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150B) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있고, 제 1 차폐 세로 라인(150B) 및 제 2 차폐 세로 라인(152B)의 설치 방식은 도 5의 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100E)가 차폐 가로 라인(154E)을 더 포함한다는 점에서 도 5의 실시예와 상이하다.
차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150B)으로부터 가로 방향으로 연장되어 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(136)을 가로질러, 제 2 차폐 세로 라인(152B)에 연결된다. 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150B)의 중간단에 연결되어 제 2 차폐 세로 라인(152B)의 중간단에 연결되므로, 차폐 가로 라인(154E), 제 1 차폐 세로 라인(150B) 및 제 2 차폐 가로 라인(152B)은 H형 패턴을 이룬다. 본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 예를 들어 가로방향 트렁크부(MH)를 가지며, 기판(110)에서의 차폐 가로 라인(154E)의 정투영은 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나, 이제 한정되지 않는다. 또한, 차폐 가로 라인(154E)은 투명 전도성 패턴일 수 있으므로, 픽셀 구조(140)는 차폐 가로 라인(154E)의 설치로 인해 픽셀 구조(140)의 유효 표시 면적이 감소되지 않고 차폐 가로 라인(154E)의 면적에서도 효과적으로 표시할 수 있다.
일부 실시예에서 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 가로 라인(152B)을 함께 연결하므로, 제 1 차폐 세로 라인(150B)과 제 2 차폐 가로 라인(152B) 중의 하나만 공통 전극 라인(160)에 연결될 수 있다. 예를 들어, 제 1 차폐 세로 라인(150B)과 제 2 차폐 가로 라인(152B) 중의 하나만 공통 전극 라인(160)의 제 1 라인(162)에 연결되거나, 공통 전극 라인(160)의 제 2 라인(164)에 연결되거나 또는 공통 전극 라인(160)의 제 1 라인(162)과 제 2 라인(164)에 동시에 연결될 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 9의 전자 장치(100F)는 도 8의 전자 장치(100E)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100F)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150B), 제 2 차폐 세로 라인(152B), 차폐 가로 라인(154E) 및 제 3 차폐 세로 라인(156F)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있고, 제 1 차폐 세로 라인(150B) 및 제 2 차폐 세로 라인(152B)의 설치 방식은 도 5의 실시예를 참조할 수 있으며, 차폐 가로 라인(154E)의 설치 방식은 도 8의 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.
구체적으로, 본 실시예는 전자 장치(100F)가 제 3 차폐 세로 라인(156F)을 더 포함한다는 점에서 도 5의 실시예와 상이하다. 제 3 차폐 세로 라인(156F)은 제 1 차폐 세로 라인(150B)과 제 2 차폐 세로 라인(152B) 사이에 위치한다. 제 3 차폐 세로 라인(156F)은 차폐 가로 라인(154E)에 연결될 수 있으며, 제 3 차폐 세로 라인(156F)과 차폐 가로 라인(154E)은 교차되어 십자 형태를 이룰 수 있지만 이에 한정되지 않는다. 본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 예를 들어 세로방향 트렁크부(MV) 및 가로방향 트렁크부(MH)를 가지며, 그 중, 기판(110)에서의 제 3 차폐 세로 라인(156F)의 정투영은 기판(110)에서의 세로방향 트렁크부(MV)의 정투영과 중첩될 수 있고, 기판(110)에서의 차폐 가로 라인(154E)의 정투영 및 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나 이에 한정되지 않는다. 또한, 차폐 가로 라인(154E) 및 제 3 차폐 세로 라인(156F)은 투명 전도성 패턴일 수 있으므로, 픽셀 구조(140)는 차폐 가로 라인(154E)과 제 3 차폐 세로 라인(156F)의 설치로 인해 픽셀 구조(140)의 유효 표시 면적이 감소하지 않고, 차폐 가로 라인(154E)의 면적에서도 효과적으로 표시할 수 있다.
도 10은 본 개시 내용의 실시예에 따른 전자 장치의 부분 개략도이다. 도 10의 전자 장치(100G)는 도 2의 전자 장치(100A)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100G)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A) 및 차폐 가로 라인(154G)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 도 2의 실시예를 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다.
구체적으로, 본 실시예는 전자 장치(100G)가 차폐 가로 라인(154G)을 더 포함한다는 점에서 도 2의 실시예와 상이하다. 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150A)으로부터 가로방향으로 연장되어 제 1 세로방향 신호 라인(132)을 가로지르고, 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150A)의 말단에 연결된다. 기판(110)에서의 차폐 가로 라인(154G)의 정투영은 기판(110)에서의 공통 전극 라인(160)의 제 2 라인(164)의 정투영과 중첩될 수 있으며, 기판(110)에서의 공통 전극 라인(160)의 제 2 라인(164)의 정투영 내에 완전히 위치할 수 있도록 설치된다.
도 11은 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다. 도 11에서 공통 전극 라인(160), 차폐 가로 라인(154G), 절연층(I1), 세로방향 신호 라인(130), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 차례로 적층되어 있고, 차폐 가로 라인(154G)과 제 1 차폐 세로 라인(150A)은 동일한 필름층이다. 본 실시예의 각 필름층의 재질은 도 3 및 도 4의 설명을 참조할 수 있으며, 반복하여 설명하지 않는다. 또한, 도 11의 단면에서 구간(SEC1)은 차폐 가로 라인(154G)이 세로방향 신호 라인(130)에 중첩될 뿐만 아니라 공통 전극 라인(160)에 중첩될 때 각 필름층의 적층 순서를 나타낸다. 동시에 구간(SEC2)은 제 1 차폐 세로 라인(150A)과 차폐 가로 라인(154G)이 공통 전극 라인(160)과 중첩될 때 각 필름층의 적층 순서를 나타낸다. 여기서 구간(SEC2)의 필름층 수와 필름층의 적층 순서는 대략 도 3의 단면 구조와 동일하다. 구간(SEC1)에서 차폐 가로 라인(154G)과 제 1 세로방향 신호 라인(132)은 두께 방향에서 중첩된다. 다만, 차폐 가로 라인(154G)과 제 1 세로방향 신호 라인(132) 사이에는 절연층(I1)이 설치되어 있다. 따라서 차폐 가로 라인(154G)과 제 1 세로방향 신호 라인(132)은 서로 단락되지 않는다.
도 12는 도 2의 전자 장치에서 B-B선에 따른 단면의 다른 실시예를 나타내는 도면이다. 도 12에서 차폐 가로 라인(154G), 공통 전극 라인(160), 절연층(I1), 세로방향 신호 라인(130), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 차례로 기판(110)에 적층되어 있다. 구체적으로, 도 12의 단면은 차폐 가로 라인(154G)과 공통 전극 라인(160)의 적층 순서에서 도 11의 단면과 상이하다. 따라서, 도 12의 단면에서 각 필름층의 재질, 적층 관계 등은 도 11의 관련 설명을 참조할 수 있으며, 반복하여 설명하지 않는다. 도 12의 단면에서 구간(SEC1)은 차폐 가로 라인(154G)이 세로방향 신호 라인(130)에 중첩될 뿐만 아니라 공통 전극 라인(160)에도 중첩될 때, 각 필름층의 적층 순서를 나타낸다. 동시에 구간(SEC2)은 제 1 차폐 세로 라인(150A)과 차폐 가로 라인(154G)이 공통 전극 라인(160)과 중첩될 때, 각 필름층의 적층 순서를 나타낸다. 여기서 구간(SEC2)의 필름층 수와 필름층의 적층 순서는 대략 도 4의 단면 구조와 동일하다.
도 11 및 도 12의 구간(SEC1)에서, 차폐 가로 라인(154G)과 세로방향 신호 라인(130)의 중첩 관계 및 필름층의 적층 순서는 도 6 내지 도 9의 임의의 실시예에 적용될 수 있다. 예를 들어, 구간(SEC1)의 공통 전극 라인(160)이 제거되면, 도 6 및 7의 실시예에서 중첩부(150C2, 150D2)가 제 1 세로방향 신호 라인(132)에 중첩된 단면 구조로 볼 수 있다. 예를 들어, 중첩부(150C2, 150D2)가 제 1 세로방향 신호 라인(132)에 중첩되는 단면 구조는 차례로 적층된 기판(110), 중첩부(150C2 또는 150D2), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)을 포함할 수 있다. 도 6 및 도 7의 실시예에서 중첩부(152C2, 152D2)가 제 3 세로방향 신호 라인(134)에 중첩된 단면 구조 및 도 8 및 도 9의 실시예에서 차폐 가로 라인(154E)이 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(135)에 중첩된 단면구조이다. 예를 들어, 중첩부(150C2, 150D2)가 제 3 세로방향 신호 라인(134)에 중첩된 단면 구조는 차례로 적층된 기판(110), 중첩부(150C2 또는 150D2), 절연층(I1), 제 3 세로방향 신호 라인(134), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)을 포함할 수 있다.
도 13은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 13의 전자 장치(100H)는 도 10의 전자 장치(100G)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100H)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A), 차폐 가로 라인(154G) 및 제 2 차폐 세로 라인(152B)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다. 구체적으로, 본 실시예는 전자 장치(100H)가 제 2 차폐 세로 라인(152H)을 더 포함한다는 점에서 도 10의 실시예와 상이하다.
본 실시예에서, 제 1 차폐 세로 라인(150A)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하고, 제 2 차폐 세로 라인(152H)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150A)의 말단과 제 2 차폐 세로 라인(152H)의 말단 사이에 연결되어 U 자형 패턴을 이루지만 이에 한정되지 않는다. 픽셀 구조(140)는 능동 소자(142) 및 픽셀 전극(144)을 포함하고, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)은 픽셀 전극(144)의 서로 대향하는 양측에 위치한다. 픽셀 전극(144)은 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)을 가로지를 수 있다. 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)은 모두 투명 전도성 물질로 이루어지므로, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)이 위치하는 영역은 픽셀 구조(140)의 표시 면적을 가리지 않고 전자 장치(100H)의 표시 효과를 보장하는데 유리하다.
본 실시예에서 차폐 가로 라인(154G), 제 1 차폐 세로 라인(150A) 및 제 2 차폐 세로 라인(152H)이 서로 연결되어 형성된 U 자형 패턴은 예를 들어 공통 전극 라인(160)의 제 1 라인(162)에 중첩될 뿐만 아니라 공통 전극 라인(160)의 제 2 라인(164)에도 중첩되며, 제 1 차폐 세로 라인(150A) 및 제 2 차폐 세로 라인(152H)은 심지어 제 1 라인(162)을 가로지르지만, 이를 예로 하지 않는다. 일부 실시예에서, 차폐 가로 라인(154G), 제 1 차폐 세로 라인(150A) 및 제 2 차폐 세로 라인(152H) 중의 하나만 또는 둘 다 공통 전극 라인(160)에 중첩되어 접촉될 수 있다. 예를 들어, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H)은, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H) 중의 하나가 제 1 라인(162)을 가로지르고, 다른 하나는 제 1 라인(162)과 일정 거리 이격되도록 서로 다른 길이를 가질 수 있다. 또는, 다른 실시예에서, 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H) 사이에 연결된 차폐 가로 라인(154G)은 제 2 라인(164)과 중첩되지 않을 수 있다.
도 14는 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 14의 전자 장치(100I)는 도 13의 전자 장치(100H)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100I)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A), 차폐 가로 라인(154G), 제 2 차폐 세로 라인(152H) 및 차폐 가로 라인(154E)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.
구체적으로, 본 실시예는 전자 장치(100H)가 차폐 가로 라인(154E)을 더 포함한다는 점에서 도 13의 실시예와 상이하며, 차폐 가로 라인(154E)의 설치 방식은도 8의 차폐 가로 라인(154E)과 대략 동일하다. 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150A)으로부터 가로방향으로 연장되어 제 1 세로방향 신호 라인(132) 및 제 3 세로방향 신호 라인(136)을 가로지르며, 제 2 차폐 세로 라인(152H)에 연결된다. 차폐 가로 라인(154E)은 제 1 차폐 세로 라인(150A)의 중간단에 연결되고 또 제 2 차폐 세로 라인(152H)의 중간단에 연결된다. 픽셀 구조(140)의 픽셀 전극(144)은, 예를 들어 가로방향 트렁크부(MH)와 세로방향 트렁크부(MV)를 가지며, 가로방향 트렁크부(MH)와 세로방향 트렁크부(MV)는 십자형으로 교차하고, 기판(110)에서의 차폐 가로 라인(154E)의 정투영은 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나, 이에 한정되지 않는다.
도 15는 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 15의 전자 장치(100J)는 도 14의 전자 장치(100I)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100J)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150A), 차폐 가로 라인(154G), 제 2 차폐 세로 라인(152H), 차폐 가로 라인(154E) 및 제 3 차폐 세로 라인(156F)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.
구체적으로, 본 실시예는 전자 장치(100H)가 제 3 차폐 세로 라인(156F)을 더 포함한다는 점에서 도 13의 실시예와 상이하고, 여기서 제 3 차폐 세로 라인(156F)의 설치 방식은 도 9의 제 3 차폐 세로 라인(156F)과 대략 동일하다. 제 3 차폐 세로 라인(156F)은 제 1 차폐 세로 라인(150A)과 제 2 차폐 세로 라인(152H) 사이에 위치한다. 제 3 차폐 세로 라인(156F)은 차폐 가로 라인(154E)에 연결될 수 있으며, 제 3 차폐 세로 라인(156F)과 차폐 가로 라인(154E)은 서로 교차되어 십자 형태를 이루지만 이에 한정되지 않는다. 본 실시예에서, 픽셀 구조(140)의 픽셀 전극(144)은 예를 들어 세로방향 트렁크부(MV) 및 가로방향 트렁크부(MH)를 가지며, 여기서 기판(110)에서의 제 3 차폐 세로 라인(156F)의 정투영은 기판(110)에서의 세로방향 트렁크부(MV)의 정투영과 중첩될 수 있고, 기판(110)에서의 차폐 가로 라인(154E)의 정투영은 기판(110)에서의 가로방향 트렁크부(MH)의 정투영과 중첩될 수 있으나, 이에 한정되지 않는다.
도 16은 본 개시 내용의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 16의 전자 장치(100K)는 도 13의 전자 장치(100H)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100K)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150K), 차폐 가로 라인(154G) 및 제 2 차폐 세로 라인(152K)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.
구체적으로,본 실시예에서, 제 1 차폐 세로 라인(150K) 및 제 2 차폐 세로 라인(152K)의 레이아웃 방식 및 패턴 설계는 도 6의 제 1 차폐 세로 라인(150C) 및 제 2 차폐 세로 라인(152C)과 대략 동일하다. 다만, 전자 장치(100K)에서 제 1 차폐 세로 라인(150K) 및 제 2 차폐 세로 라인(152K)은 공통 전극 라인(160)의 제 2 라인(164)에 중첩되도록 연장될 수 있으며, 두 말단에서 차폐 가로 라인(154G)에 의해 함께 연결될 수 있다.
제 1 차폐 세로 라인(150K)은 연장부(150K1)와 중첩부(150K2)를 갖는다. 연장부(150K1)는 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이의 간격에서 연장되어 공통 전극 라인(160)의 제 1 라인(162) 및 제 2 라인(164)과 접촉하며, 중첩부(150K2)는 연장부(150K1)에 연결되고 제 1 세로방향 신호 라인(132)과 중첩된다. 또한, 제 2 차폐 세로 라인(152K)도 연장부(152K1)와 중첩부(152K2)를 가지며, 연장부(152K1)는 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이의 간격에서 연장되어 공통전극 라인(160)의 제 1 라인(162)과 접촉하며, 중첩부(152K2)는 연장부(152K1)에 연결되고 제 3 세로방향 신호 라인(136)과 중첩된다. 본 실시예에서, 중첩부(150K2)는 연장부(150K1)의 중간단에 연결되고, 중첩부(152K2)는 연장부(152K1)의 중간단에 연결되지만 이에 한정되지 않는다.
도 17은 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 17의 전자 장치(100L)는 도 13의 전자 장치(100H)와 대략 유사하므로, 두 실시예에 기재된 동일한 부재는 상술한 내용을 참조할 수 있다. 전자 장치(100L)는 기판(110), 복수의 가로방향 신호 라인(120), 복수의 세로방향 신호 라인(130), 공통 전극 라인(160), 제 1 차폐 세로 라인(150L), 차폐 가로 라인(154G) 및 제 2 차폐 세로 라인(152L)을 포함할 수 있다. 여기서, 세로방향 신호 라인(130)은 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138)을 포함할 수 있다. 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150A) 및 공통 전극 라인(160)의 상대적 관계는 상술한 실시예를 참조할 수 있으며, 여기서 반복하여 설명하지 않는다.
본 실시예에서, 제 1 차폐 세로 라인(150L)과 제 2 차폐 세로 라인(152L)의 레이아웃 방식과 패턴 설계는 도 7의 제 1 차폐 세로 라인(150D) 및 제 2 차폐 세로 라인(152D)과 대략 동일하다. 제 1 차폐 세로 라인(150L)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하는 연장부(150L1) 및 제 1 세로방향 신호 라인(132)과 중첩되는 중첩부(150L2)를 포함할 수 있다. 제 2 차폐 세로 라인(152L)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치하는 연장부(152L1) 및 제 3 세로방향 신호 라인(136)과 중첩되는 중첩부(152L2)를 포함할 수 있다. 또한, 제 1 차폐 세로 라인(150L)의 말단과 제 2 차폐 세로 라인(152L)의 말단은 차폐 가로 라인(154G)에 의해 함께 연결된다.
도 18은 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 18의 전자 장치(100M)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140), 제 1 차폐 세로 라인(150M), 제 2 차폐 세로 라인(152M), 차폐 전극(158M) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)은 도 2의 실시예와 대략 동일하므로 이들 부재의 구체적인 구조, 재질 및 상대적 배치 관계는 도 2의 관련 설명을 참조할 수 있으며, 여기서는 반복하여 설명하지 않는다.
도 18에서, 기판(110)에서의 제 1 차폐 세로 라인(150M)의 수직 투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 수직 투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 수직 투영 사이에 위치하고, 기판(110)에서의 제 2 차폐 세로 라인(152M)의 수직 투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 수직 투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 수직 투영 사이에 위치한다. 또한, 제 1 차폐 세로 라인(150M)과 제 2 차폐 세로 라인(152M)은 차폐 전극(158M)에 연결되고, 제 1 차폐 세로 라인(150M)과 제 2 차폐 세로 라인(152M)은 대응하는 가로방향 신호 라인(120)을 향해 연장되어, 공통 전극 라인(160)의 제 1 라인(162)을 가로지를 수 있다.
차폐 전극(158M)은 예를 들어 전체면의 전극이며, 제 1 세로방향 신호 라인(132) 및 제 3 세로방향 신호 라인(136)을 가로지른다. 차폐 전극(158M)은 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138)과 중첩하지 않고 대략 제 2 세로방향 신호 라인(134)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 기판(110)에서의 차폐 전극(158M)의 정투영은 기판(110)에서의 픽셀 구조(140)의 픽셀 전극(144)의 정투영과 중첩된다. 차폐 전극(158M), 제 1 차폐 세로 라인(150M) 및 제 2 차폐 세로 라인(152M)은 일체로 연결되며, 예를 들어 투명 전도성 재료로 만들어질 수 있다. 따라서, 차폐 전극(158M)은 픽셀 전극(144)의 대부분의 면적과 중첩되지만 픽셀 구조(140)의 유효 표시 면적에는 영향을 미치지 않는다.
도 19는 본 발명의 일 실시예에 따른 전자 장치의 부분 개략도이다. 도 19의 전자 장치(100N)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150N), 제 2 차폐 세로 라인(152N) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 2의 실시예와 대략 동일하므로 관련 설명은 도 2의 설명을 참조할 수 있다.
본 실시예에서, 기판(110)에서의 제 1 차폐 세로 라인(150N)의 정투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 정투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 정투영 사이에 위치하며, 기판(110)에서의 제 2 차폐 세로 라인(152N)의 정투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 정투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 정투영 사이에 위치된다. 또한, 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 모두 가로방향 신호 라인(120) 및 공통 전극 라인(160)의 제 1 라인(162)과 제 2 라인(164)을 가로지르면서 교차한다.
가로방향 신호 라인(120) 및 공통 전극 라인(160)은 동일한 필름층으로 이루어질 수 있으며, 그 중, 가로방향 신호 라인(120)에 의해 전달되는 신호는 능동 소자(142)에 제공되는 스캔 신호이고, 공통 전극 라인(160)에 의해 전달되는 신호는 공통 전위이다. 가로방향 신호 라인(120)과 공통 전극 라인(160)에 교차하는 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 가로방향 신호 라인(120) 및 공통 전극 라인(160)과의 전기적 단락을 방지해야 한다. 따라서, 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)의 필름층은 가로방향 신호 라인(120)과 공통 전극 라인(160)의 필름층과 다를 수 있다. 또한, 본 실시예에서 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 전도성 구조(TH)를 통해 공통 전극 라인(160)에 전기적으로 연결되어 공통 전위를 받을 수 있으나, 이에 한정되지 않는다. 일부 실시예에서, 전자 장치(100N)에서의 전도성 구조(TH)는 생략될 수 있으며, 제 1 차폐 세로 라인(150N)과 제 2 차폐 세로 라인(152N)은 전자 장치(100N)의 구동 회로(예를 들어, 도 1에 도시된 구동 회로(IC))까지 연장되어, 구동 회로에 의해 제 1 차폐 세로 라인(150N) 및 제 2 차폐 세로 라인(152N)에 필요한 전위를 직접 제공받을 수 있다.
도 20은 도 19의 전자 장치의 C-C선에 따른 단면 구조의 일 실시예를 개략적으로 도시하고, 도 21은 도 19의 전자 장치의 D--D선에 따른 단면 구조의 실시예를 개략적으로 도시한다. 도 19, 도 20 및 도 21로부터, 제 1 차폐 세로 라인(150N), 절연층(I0), 공통 전극 라인(160), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 절연층(I0), 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물을 포함하며, 유기 절연 재료에는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등이 포함된다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 공통 전극 라인(160) 및 제 1 세로방향 신호 라인(132)의 재료는 금속 또는 합금을 포함한다. 제 1 차폐 세로 라인(150N) 및 픽셀 전극(144)의 재료는 투명 전도성 재료를 포함한다. 또한, 도 19의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하고, 도 19에서 제 2 차폐 세로 라인(152N)이 단면 구조에서의 적층 방식이 제 1 차폐 세로 라인(150N)과 동일할 수 있다.
도 20에서 알 수 있는 바와 같이, 전도성 구조(TH)는 제 1 차폐 세로 라인(150N)과 공통 전극 라인(160)의 제 1 라인(162)을 전기적으로 연결할 수 있고, 전도성 구조(TH)는 절연층(I0)을 관통하는 전도성 구조임을 알 수 있다. 이와 같이, 제 1 차폐 세로 라인(150N)의 필름층은 공통 전극 라인(160)의 필름층과 다르지만, 공통 전극 라인(160)에 전기적으로 연결될 수 있다. 공통 전극 라인(160)과 가로방향 신호 라인(120)의 필름층이 동일한 경우, 제 1 차폐 세로 라인(150N)은 가로방향 신호 라인(120)에 연결되지 않지만, 가로방향 신호 라인(120)이 공통 전극 라인(160)과 서로 독립적인 전기 특성을 유지하도록 할 수 있다.
도 22는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 다른 실시예를 개략적으로 도시하고, 도 23은 도 19의 전자 장치의 D-D선에 따른 단면 구조의 다른 실시예를 개략적으로 도시한다. 도 19, 도 22 및 도 23에서, 공통 전극 라인(160), 절연층(I1), 제 1 차폐 세로 라인(150N), 절연층(I2), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 도 19의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하고, 도 19에서 제 2 차폐 세로 라인(152N)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150N)과 동일할 수 있다. 본 실시예에서, 각 필름층의 재질은 도 20 및 도 21의 관련 설명을 참조할 수 있다.
도 22에서 채널 구조(TH)는 제 1 차폐 세로 라인(150N)과 공통 전극 라인(160)의 제 1 라인(162)을 전기적으로 연결할 수 있고, 전도성 구조(TH)는 절연층(I1)을 관통하는 전도성 구조임을 알 수 있다. 이와 같이, 제 1 차폐 세로 라인(150N)의 필름층은 공통 전극 라인(160)의 필름층과 다르지만, 공통 전극 라인(160)에 전기적으로 연결될 수 있다. 공통 전극 라인(160)과 가로방향 신호 라인(120)의 필름층이 동일한 경우, 제 1 차폐 세로 라인(150N)은 가로방향 신호 라인(120)에 연결되지 않지만, 가로방향 신호 라인(120)과 공통 전극 라인(160)이 서로 독립적인 전기 특성을 유지하도록 할 수 있다.
또한, 본 실시예에서, 제 1 세로방향 신호 라인(132)과 제 1 차폐 세로 라인(150N)은 모두 절연층(I1)과 절연층(I2) 사이에 개재된다. 다만, 제 1 세로방향 신호 라인(132)과 제 1 차폐 세로 라인(150N)은 서로 다른 필름층을 사용하여 제조될 수 있다. 따라서, 제 1 세로방향 신호 라인(132)과 제 1 차폐 세로 라인(150N)은 서로 다른 재료의 부재일 수 있다. 예를 들어, 제 1 세로방향 신호 라인(132)의 재질은 금속 및 합금 등의 재료를 포함할 수 있고, 제 1 차폐 세로 라인(150N)의 재질은 금속 산화물 및 유기 전도성 재료 등의 투명 전도성 재료를 포함할 수 있다.
도 24는 도 19의 전자 장치의 C-C선에 따른 단면 구조의 또 다른 실시예를 개략적으로 도시하고, 도 25는 도 19의 전자 장치의 D-D선에 따른 단면 구조의 또 다른 실시예를 개략적으로 도시한다. 도 19, 도 24 및 도 25에서, 공통 전극 라인(160)의 제 1 라인(162)과 제 2 라인(164), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 제 1 차폐 세로 라인(150N), 필터층(CF), 절연층(13) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 도 19에서의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하고, 도 19의 제 2 차폐 세로 라인(152N)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150N)과 동일할 수 있다. 본 실시예에서, 각 필름층의 재질은 도 20 및 도 21의 관련 설명을 참조할 수 있다. 본 실시예에서, 제 1 차폐 세로 라인(150N)의 필름층은 절연층(I2) 상에 설치되고, 공통 전극 라인(160)의 필름층은 절연층(I1)의 아래에 설치된다. 따라서, 제 1 차폐 세로 라인(150N)을 공통 전극 라인(160)에 전기적으로 연결하기 위한 전도성 구조(TH)는 절연층(I1) 및 절연층(I2)을 관통할 수 있다.
도 20, 도 22 및 도 24는 각각 제 1 차폐 세로 라인(150N)이 서로 다른 적층 순서에서의 실시예를 도시하지만, 본 개시 내용은 이에 한정되지 않는다. 또한, 일부 실시예에서 전도성 구조(TH)는 생략될 수 있으며, 제 1 차폐 세로 라인(150N) 및 제 2 차폐 세로 라인(152N)은 필요한 신호를 수신하기 위해 전자 장치(100N) 주변에 설치된 구동 회로까지 연장될 수 있다.
도 26은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다. 도 26의 전자 장치(100O)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136) 및 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150O), 제 2 차폐 세로 라인(152O), 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 19의 실시예와 대략 동일하므로 관련 설명은 도 19 및 관련 내용에 대한 설명을 참조할 수 있다.
본 실시예에서, 기판(110)에서의 제 1 차폐 세로 라인(150O)의 정투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 정투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 정투영 사이에 위치하고, 기판(110)에서의 제 2 차폐 세로 라인(152O)의 정투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 정투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 정투영 사이에 위치한다. 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)은 가로방향 신호 라인(120)과 중첩되지 않으며 공통 전극 라인(160)의 제 2 라인(164)과도 중첩되지 않는다.
또한, 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)은 공통 전극 라인(160)의 필름층과 상이할 수 있다. 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)은 전도성 구조를 통해 공통 전극 라인(160)의 제 1 라인(162)에 연결되어 공통 전위를 수신할 수 있다. 구체적으로, 제 1 차폐 세로 라인(150O)과 제 2 차폐 세로 라인(152O)이 단면 구조에서의 적층 방식은 도 20 내지 도 24의 설명을 참조할 수 있다. 즉, 도 20 내지 도 24의 단면 구조는 전자 장치(100O)의 실시예로도 할 수 있다.
도 27은 본 개시 내용의 일 실시예에 따른 전자 장치를 나타내는 평면도이다. 도 27의 전자 장치(100P)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150P), 제 2 차폐 세로 라인(152P), 차폐 가로 라인(154P) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 2의 실시예와 대략 동일하므로 관련 설명은도 2 및 관련 내용에 대한 설명을 참조할 수 있다.
본 실시예에서, 기판(110)에서의 제 1 차폐 세로 라인(150P)의 정투영은 기판(110)에서의 제 1 세로방향 신호 라인(132)의 정투영과 기판(110)에서의 제 2 세로방향 신호 라인(134)의 정투영 사이에 위치하고, 기판(110)에서의 제 2 차폐 세로 라인(152P)의 정투영은 기판(110)에서의 제 3 세로방향 신호 라인(136)의 정투영과 기판(110)에서의 제 4 세로방향 신호 라인(138)의 정투영 사이에 위치한다. 차폐 가로 라인(154P)은 제 1 차폐 세로 라인(150P)에서 가로방향으로 연장되어 제 1 세로방향 신호 라인(132)과 제 3 세로방향 신호 라인(136)을 가로지르며, 차폐 가로 라인(154P)은 제 1 차폐 세로 라인(150P)과 제 2 차폐 세로 라인(152P) 사이에 연결된다. 또한, 기판(110)에서의 차폐 가로 라인(154P)의 정투영은 기판(110)에서의 공통 전극 라인(160)의 제 2 라인(164)의 정투영과 중첩될 수 있다.
도 28은 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다. 도 27 및 도 28에서 제 1 차폐 세로 라인(150P) 및 차폐 가로 라인(154P), 절연층(I0), 공통 전극 라인(160), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 필터층(CF), 절연층(13) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 절연층(I0), 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 공통 전극 라인(160) 및 제 1 세로방향 신호 라인(132)의 재료는 금속 또는 합금을 포함한다. 제 1 차폐 세로 라인(150P), 차폐 가로 라인(154P) 및 픽셀 전극(144)의 재료는 투명 전도성 재료를 포함한다. 또한, 도 27의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하며, 도 27에서 제 2 차폐 세로 라인(152P)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150P)과 동일할 수 있다. 또한, 도 28에서 차폐 가로 라인(154P)과 제 1 세로방향 신호 라인(132)이 두께 방향(D3)에서 중첩되는 것을 알 수 있다.
도 29는 도 27의 전자 장치의 E-E선에 따른 단면 구조의 일 실시예를 개략적으로 도시한다. 도 27 및 도 29에서 공통 전극 라인(160), 절연층(I1), 제 1 세로방향 신호 라인(132), 절연층(I2), 제 1 차폐 세로 라인(150P) 및 차폐 가로 라인(154P), 필터층(CF), 절연층(I3) 및 픽셀 전극(144)이 기판(110) 상에 차례로 적층되어 있음을 알 수 있다. 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 공통 전극 라인(160) 및 제 1 세로방향 신호 라인(132)의 재료는 금속 또는 합금을 포함한다. 제 1 차폐 세로 라인(150P), 차폐 가로 라인(154P) 및 픽셀 전극(144)의 재료는 투명 전도성 재료를 포함한다. 또한, 도 27의 가로방향 신호 라인(120)의 필름층은 공통 전극 라인(160)의 필름층과 동일하며,도 27에서 제 2 차폐 세로 라인(152P)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(150P)과 동일할 수 있다. 본 실시예에서 차폐 가로 라인(154P)은 두께 방향(D3)에서 제 1 세로방향 신호 라인(132)과 중첩되고, 차폐 가로 라인(154P)의 필름층과 제 1 세로방향 신호 라인(132)의 필름층 사이에 적어도 절연층(I2)이 설치되어 있다. 이와 같이, 차폐 가로 라인(154P)은 제 1 세로방향 신호 라인(132)과 교차하지만 두 라인은 전기적으로 연결되지 않는다.
도 30은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 30의 전자 장치(100Q)는 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 능동 소자(142)와 픽셀 전극(144)을 포함하는 픽셀 구조(140), 제 1 차폐 세로 라인(150Q), 제 2 차폐 세로 라인(152Q), 차폐 가로 라인(154G) 및 제 1 라인(162)과 제 2 라인(164)을 포함하는 공통 전극 라인(160)을 포함한다. 본 실시예에서, 기판(110), 가로방향 신호 라인(120), 제 1 세로방향 신호 라인(132), 제 2 세로방향 신호 라인(134), 제 3 세로방향 신호 라인(136), 제 4 세로방향 신호 라인(138), 픽셀 구조(140) 및 공통 전극 라인(160)의 배치 방식, 구조 및 적층 순서는 도 27의 실시예와 대략 동일하므로 관련 설명은 도 27의 설명을 참조할 수 있다.
본 실시예에서, 제 1 차폐 세로 라인(150Q)은 제 1 세로방향 신호 라인(132)과 제 2 세로방향 신호 라인(134) 사이에 위치하고, 제 2 차폐 세로 라인(152Q)은 제 3 세로방향 신호 라인(136)과 제 4 세로방향 신호 라인(138) 사이에 위치한다. 제 1 차폐 세로 라인(150Q)과 제 2 차폐 세로 라인(152Q)은 각각 전도성 구조(TH)를 통해 공통 전극 라인(160)의 제 1 라인(162)에 전기적으로 연결될 수 있다. 제 1 차폐 세로 라인(150Q)과 제 2 차폐 세로 라인(152Q)은 가로방향 신호 라인(120)과 중첩되지 않으며, 차폐 가로 라인(154G)은 제 1 차폐 세로 라인(150Q)의 말단과 제 2 차폐 세로 라인(152Q)의 말단 사이에 연결되어 U 자형 패턴을 형성하지만, 이에 한정되지 않는다. 또한 차폐 가로 라인(154G)은 공통 전극 라인(160)의 제 2 선(164)과 중첩될 수 있다. 제 1 차폐 세로 라인(150Q), 제 2 차폐 세로 라인(152Q) 및 차폐 가로 라인(154G)의 단면 구조는 도 28 및 도 29의 제 1 차폐 세로 라인(150P), 제 2 차폐 세로 라인(152P) 및 차폐 가로 라인(154P)과 동일할 수 있다.
도 31은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 31에는 전자 장치(200A)의 기판(210), 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234), 제 3 세로방향 신호 라인(236), 픽셀 구조(240)의 픽셀 전극(244), 제 1 차폐 세로 라인(250A) 및 제 2 차폐 세로 라인(252A)이 도시된다. 구체적으로, 전자 장치(200A)는 도 31에 도시된 구조 어레이 배열로 구성될 수 있고, 전자 장치(200A)는 가로방향 신호 라인 및 픽셀 구조(240)의 능동 소자와 같은 라인 및 회로 구조를 더 포함할 수 있으나, 세로방향 라인의 설치를 명확하게 설명하기 위해 도 31은 생략블록(BK)으로 이러한 부재의 위치를 표시한다. 일부 실시예에서, 가로방향 신호 라인 및 능동 소자의 배치 방식은 도 2 등의 실시예의 설명을 참조할 수 있지만, 이에 한정되지 않는다.
본 실시예에서 픽셀 전극(244)은 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)을 포함할 수 있고, 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)은 각각 생략블록(BK)의 서로 대향하는 양측에 위치한다. 제 1 세로방향 신호 라인(232) 및 제 3 세로방향 신호 라인(236)은 픽셀 전극(244) 주변에 위치한다. 제 2 세로방향 신호 라인(234)은 픽셀 전극(244)의 제 1 서브 전극(244A)의 중앙 트렁크부(MV)와 대략 중첩된다. 구체적으로, 기판(210)에서의 제 2 세로방향 신호 라인(234)의 정투영은 기판(110)에서의 제 1 서브 전극(244A)의 정투영의 중심선과 대략 중첩되고, 또 기판(110)에서의 제 2 서브 전극(244B)의 정투영의 중심선과 중첩된다. 제 1 차폐 세로 라인(250A) 및 제 2 차폐 세로 라인(252A)은 각각 픽셀 전극(244)의 서로 대향하는 양측에 위치한다. 동시에, 기판(210)에서의 제 1 차폐 세로 라인(250A)의 수직 투영은 기판(210)에서의 제 1 세로방향 신호 라인(232)의 수직 투영과 기판(210)에서의 제 2 세로방향 신호 라인(234)의 수직 투영 사이에 위치하고, 기판(210)에서의 제 2 차폐 세로 라인(252A)의 수직 투영은 기판(210)에서의 제 3 세로방향 신호 라인(236)의 수직 투영과 기판(210)에서의 제 2 세로방향 신호 라인(234)의 수직 투영 사이에 위치한다.
도 32는 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면을 나타내는 일 실시예이다. 도 32에서 제 1 차폐 세로 라인(250A), 절연층(I1), 절연층(I2) 및 픽셀 전극(244)이 기판(210) 상에 차례로 적층될 수 있음을 알 수 있다. 절연층(I1) 및 절연층(I2)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 제 1 차폐 세로 라인(250A) 및 픽셀 전극(244)의 재질은 투명 전도성 재료를 포함할 수 있다. 또한, 도 31의 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234) 및 제 3 세로방향 신호 라인(236)의 필름층은 절연층(I1)과 절연층(I2) 사이에 설치될 수 있고, 도 31에서 제 2 차폐 세로 라인(252A)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(250A)과 동일할 수 있다.
도 33은 도 31의 전자 장치(200A)에서 제 1 차폐 세로 라인(250A)이 위치하는 위치의 단면의 다른 실시예를 개략적으로 도시한다. 도 33에서, 제 1 차폐 세로 라인(250A), 절연층(I1), 절연층(I2) 및 픽셀 전극(244)이 기판(210) 상에 차례로 적층될 수 있고, 절연층(I2)과 픽셀 전극(244) 사이에 필터층(CF) 및 제 3 절연층(I3)이 더 설치될 수 있음을 알 수 있다. 본 실시예에서 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 필터층(CF)의 재질은 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다. 제 1 차폐 세로 라인(250A) 및 픽셀 전극(244)의 재질은 투명 전도성 재료를 포함할 수 있다. 또한, 도 31의 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234) 및 제 3 세로방향 신호 라인(236)의 필름층은 절연층(I1)과 절연층(I2) 사이에 설치될 수 있으며, 도 31에서 제 2 차폐 세로 라인(252A)이 단면 구조에서의 적층 방식은 제 1 차폐 세로 라인(250A)과 동일할 수 있다.
도 33에서, 제 1 차폐 세로 라인(250A)의 필름층은 절연층(I1)과 기판(210) 사이에 위치한다. 일부 실시예에서, 제 1 차폐 세로 라인(250A)과 가로방향 신호 라인(도시하지 않음)은 연속적으로 적층된 필름층으로 구성될 수 있으므로, 제 1 차폐 세로 라인(250A)은 가로방향 신호 라인(도시하지 않음)에 연결될 수 있다. 또한, 다른 실시예에서, 제 1 차폐 세로 라인(250A)의 필름층은 절연층(I2)과 필터층(CF) 사이 또는 필터층(CF)과 절연층(I3) 사이에 선택적으로 위치할 수 있다.
도 34는 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 34는 전자 장치(200B)의 기판(210), 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234), 제 3 세로방향 신호 라인(236), 픽셀 구조(240)의 픽셀 전극(244), 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)을 도시한다. 구체적으로 전자 장치(200B)는 도 34에 도시된 구조 어레이 배열로 구성될 수 있고, 전자 장치(200B)는 가로방향 신호 라인 및 픽셀 구조(240)의 능동 소자와 같은 라인 및 회로 구조를 더 포함할 수 있지만, 세로방향의 라인의 설치를 더 명확하게 설명하기 위해 도 34는 생략블록(BK)으로 이러한 부재의 위치를 표시한다. 일부 실시예에서, 가로방향 신호 라인 및 능동 소자의 배치 방식은 도 2 등의 실시예의 설명을 참조할 수 있다.
전자 장치(200B)는 전자 장치(200A)와 유사하므로, 두 실시예에서 동일한 소자 부호는 동일한 부재를 나타내며 서로 참조할 수 있다. 구체적으로, 전자 장치(200B)는 주로 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)의 레이아웃 방식에서 전자 장치(200A)와 상이하다. 본 실시예에서 픽셀 전극(244)은 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)을 포함할 수 있고, 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)은 생략블록의 서로 대향하는 양측에 위치하며, 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)은 모두 제 1 서브 전극(244B)과 중첩하지 않는다. 즉, 제 1 차폐 세로 라인(250B) 및 제 2 차폐 세로 라인(252B)은 제 2 서브 전극(244A)과만 중첩된다. 제 1 차폐 세로 라인(250B)과 제 2 차폐 세로 라인(252B)은 제 1 서브 전극(244A)의 서로 대향하는 양측에 위치한다. 제 1 차폐 세로 라인(250B)은 제 1 세로방향 신호 라인(232)과 제 2 세로방향 신호 라인(234) 사이에 위치하고, 제 2 차폐 세로 라인(252B)은 제 2 세로방향 신호 라인(234)과 제 3 세로방향 신호 라인(236) 사이에 위치한다. 제 1 차폐 세로 라인(250B)과 제 2 차폐 세로 라인(252B)의 단면에서의 적층 순서는 도 32 및 도 33의 제 1 차폐 세로 라인(250A)에 대한 설명을 참조할 수 있다.
도 35는 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 34에는 전자 장치(200C)의 기판(210), 제 1 세로방향 신호 라인(232), 제 2 세로방향 신호 라인(234), 제 3 세로방향 신호 라인(236), 픽셀 구조(240)의 픽셀 전극(244), 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)이 도시되어 있다. 구체적으로, 전자 장치(200C)는 전자 장치(200A)와 유사하므로 두 실시예에서 동일한 소자 부호는 동일한 부재를 나타내며 서로 참조할 수 있다.
전자 장치(200C)는 주로 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)의 레이아웃 방식에서 전자 장치(200A)와 상이하다. 본 실시예에서 픽셀 전극(244)은 제 1 서브 전극(244A) 및 제 2 서브 전극(244B)을 포함할 수 있고, 제 1 서브 전극(244A)과 제 2 서브 전극(244B)은 생략블록의 서로 대향하는 양측에 위치하며, 제 1 차폐 세로 라인(250C)과 제 2 차폐 세로 라인(252C)은 모두 제 1 서브 전극(244A)과 중첩되지 않는다. 즉, 제 1 차폐 세로 라인(250C)과 제 2 차폐 세로 라인(252C)은 제 2 서브 전극(244B)과만 중첩된다. 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)은 제 2 서브 전극(244B)의 대향하는 양측에 위치한다. 제 1 차폐 세로 라인(250C)은 제 1 세로방향 신호 라인(232)과 제 2 세로방향 신호 라인(234) 사이에 위치하고, 제 2 차폐 세로 라인(252C)은 제 2 세로방향 신호 라인(234)과 제 3 세로방향 신호 라인(236) 사이에 위치한다. 제 1 차폐 세로 라인(250C) 및 제 2 차폐 세로 라인(252C)의 단면에서의 적층 순서는 도 32 및 도 33에서의 제 1 차폐 세로 라인(250A)의 설명을 참조할 수 있다.
도 36은 본 개시 내용의 일 실시예에 따른 전자 장치의 개략적인 부분 평면도이다. 도 36에는 전자 장치(300A)의 기판(310), 제 1 세로방향 신호 라인(332), 제 2 세로방향 신호 라인(334), 제 3 세로방향 신호 라인(336), 픽셀 구조(340)의 픽셀 전극(344), 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)이 도시되어 있다. 구체적으로, 전자 장치(300A)는 도 36에 도시된 구조 어레이 배열로 구성될 수 있고, 전자 장치(300A)는 가로방향 신호 라인 및 픽셀 구조(240)의 능동 소자와 같은 라인 및 회로 구조를 더 포함할 수 있으나, 세로방향 라인의 설치를 명확하게 설명하기 위해 도 36은 생략블록(BK)으로 이러한 부재의 위치를 표시한다. 일부 실시예에서, 가로방향 신호 라인 및 능동 소자의 배치 방식은 도 2 등의 실시예의 설명을 참조할 수 있다.
도 36은 2개의 픽셀 구조(340)를 도시하고, 제 1 세로방향 신호 라인(332), 제 2 세로방향 신호 라인(334) 및 제 3 세로방향 신호 라인(336)은 2개의 픽셀 구조(340) 사이에 위치한다. 제 2 세로방향 신호 라인(334)은 제 1 세로방향 신호 라인(332)과 제 3 세로방향 신호 라인(336) 사이에 위치한다. 본 실시예에서, 기판(310)에서의 제 1 차폐 세로 라인(350A)의 수직 투영은 기판(310)에서의 제 1 세로방향 신호 라인(332)의 수직 투영과 기판(310)에서의 제 2 세로방향 신호 라인(334)의 수직 투영 사이에 위치하고, 기판(310)에서의 제 2 차폐 세로 라인(352A)의 수직 투영은 기판(310)에서의 제 2 세로방향 신호 라인(334)의 수직 투영과 기판(310)에서의 제 3 세로방향 신호 라인(336)의 수직 투영 사이에 위치한다. 따라서, 기판(310)에서의 제 1 차폐 세로 라인(350A)의 수직 투영은 기판(310)에서의 픽셀 전극(344)의 수직 투영 밖에 위치하고, 기판(310)에서의 제 2 차폐 세로 라인(352A)의 수직 투영은 기판(310)에서의 픽셀 전극(344)의 수직 투영 밖에 위치한다.
본 실시예에서, 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)은 예를 들어 모두 투명 배선이다. 즉, 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)은 투명 전도성 재료로 제조된다. 또한, 픽셀 전극(344)도 투명 재료로 제조된다. 일부 실시예에서, 픽셀 전극(344), 제 1 차폐 세로 라인(350A) 및 제 2 차폐 세로 라인(352A)은 동일한 필름층일 수 있지만, 다른 실시예에서 픽셀 전극(344)의 필름층은 제 1 차폐 세로 라인(350A)과 제 2 차폐 세로 라인(352A)의 필름층과 다를 수 있다.
도 37은 전자 장치(300)에서 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 일 실시예를 개략적으로 도시한다. 도 37에서 절연층(I1), 절연층(I2), 제 1 차폐 세로 라인(350A) 및 절연층(I3)이 기판(310) 상에 차례로 적층될 수 있음을 알 수 있다. 절연층(I1), 절연층(I2) 및 절연층(I3)의 재질은 무기 절연 재료 또는 유기 절연 재료를 포함할 수 있으며, 그 중, 무기 절연 재료는 실리콘 산화물, 실리콘 질화물 또는 실리콘 질산화물 등을 포함하고, 유기 절연 재료는 폴리메틸메타크릴레이트(PMMA), 폴리비닐알코올(PVA), 폴리비닐페놀(PVP) 또는 폴리이미드(PI) 등을 포함한다. 절연층(I2)과 절연층(I3) 사이에 배치되는 제 1 차폐 세로 라인(350A)은 예를 들어 투명 전도성 재료로 제조될 수 있다. 본 실시예에서, 제 1 세로방향 신호 라인(332), 제 2 세로방향 신호 라인(334) 및 제 3 세로방향 신호 라인(336)의 필름층은 절연층(I1)과 절연층(I2) 사이에 위치할 수 있으며, 가로방향 신호 라인(도시하지 않음)의 필름층은 기판(310)과 절연층(I1) 사이에 위치할 수 있다. 또한, 픽셀 전극(344)의 필름층은 절연층(I3) 상에 설치될 수 있다. 즉, 절연층(I3)은 픽셀 전극(344)의 필름층과 제 1 차폐 세로 라인(350A)의 필름층 사이에 설치될 수 있다.
도 38은 전자 장치(300)의 제 1 차폐 세로 라인(350A)이 위치하는 단면 구조의 다른 실시예를 개략적으로 도시한다. 도 38의 단면 구조는 도 37의 단면 구조와 유사하므로, 두 실시예에서 동일한 소자 부호로 동일한 부재를 나타낸다. 도 38에서 절연층(I1), 절연층(I2), 제 1 차폐 세로 라인(350A), 필터층(CF) 및 절연층(I3)이 기판(310) 상에 차례로 적층될 수 있음을 알 수 있다. 절연층(I1), 절연층(I2), 제 1 차폐 세로 라인(350A) 및 절연층(I3)의 적층 순서 및 재질 등에 대한 설명은 도 37의 관련 설명을 참조할 수 있다. 필터층(CF)의 재질는 적색 필터 재료, 녹색 필터 재료 및 청색 필터 재료와 같은 컬러 필터 재료를 포함할 수 있다.
도 39는 전자 장치(300)의 단면 구조의 다른 실시예를 개략적으로 도시한다. 도 39에서 도 36의 제 1 세로방향 신호 라인(332), 픽셀 전극(344) 및 제 1 차폐 세로 라인(350A)을 도시한 외에도, 생략블록(BK)에 설치된 가로 방향 신호 라인(320)도 도시하여 전자 장치(300)에서의 각 부재의 적층 관계를 설명한다. 도 39에서 가로방향 신호 라인(320), 절연층(I1), 제 1 세로방향 신호 라인(332), 절연층(I2) 및 픽셀 전극(344)이 기판(310) 상에 차례로 적층되고, 픽셀 전극(344)과 제 1 세로방향 신호 라인(332)이 동일한 필름층임을 알 수 있다.
상술한 바와 같이, 본 발명의 실시예의 전자 장치에서, 서로 다른 신호 라인 사이에 차폐 라인(예를 들어, 제 1 차폐 세로 라인, 제 2 차폐 세로 라인 등)이 설치된다. 차폐 라인은 공통 전위에 연결되어 신호 차폐 작용을 제공함으로써 신호 라인 간의 간섭을 줄일 수 있다. 따라서, 본 개시 내용의 실시예의 전자 장치는 비교적 바람직한 품질을 가질 수 있다.
물론, 본 발명은 기타 다양한 실시예를 가질 수도 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 정신과 본질을 벗어나지 않는 범위 내에서 본 발명에 따라 다양한 상응한 변경 및 변형을 할 수 있으며, 이러한 상응한 변경 및 변형은 모두 본 발명에 첨부된 청구 보호 범위 내에 속한다고 해야 할 것이다.
산업상 이용 가능성
본 발명의 실시예의 전자 장치에서, 서로 다른 신호를 전송하는 서로 인접하는 라인 사이에 차폐 배선을 설치하여 라인 간의 결합으로 인한 악영향을 감소시킨다. 또한, 일부 실시예에서, 차폐 배선은 투명 배선일 수 있다. 따라서, 전자 장치를 사용하여 화면을 표시할 경우, 표시 개구율이 차폐 배선의 영향을 받지 않아 축소되지 않을 수 있다.
100`, 100A ~ 100Q, 200A ~ 200C, 300 전자 장치
110, 210, 310 기판
120, 320 가로방향 신호 라인
130, DL, VL, VL1, VL2 세로방향 신호 라인
132, 232, 332 제 1 세로방향 신호 라인
134, 234, 334 제 2 세로방향 신호 라인
136, 236, 336 제 3 세로방향 신호 라인
138 제 4 세로방향 신호 라인
140, 240, 340 픽셀 구조
142 능동 소자
144, 244, 344 필셀 전극
150A ~ 150D, 150K, 150L ~ 150Q, 250A ~ 250C, 350A 제 1 차폐 세로 라인
150C1, 152C1, 150D1, 152D1, 150K1, 152K1, 150L1, 152L1 연장부
150C2, 152C2, 150D2, 152D2, 150K2, 152K2, 150L2, 152L2 중첩부
152B ~ 152E, 152K ~ 152Q, 252A ~ 252C 제 2 차폐 세로 라인
154E, 154G, 154P 차례 가로 라인
156F 제 3 차폐 세로 라인
158M 차폐 전극
160 공통 전극 라인
162 제 1 라인
164 제 2 라인
244A 제 1 서브 전극
244B 제 2 서브 전극
A-A, B-B, C-C, D-D, E-E 단면 선
BK 생략 블록
CF 필터층
D1 제 1 방향
D2 제 2 방향
D3 두께 방향
I0 ~ I3 절연층
MH 가로방향 트렁크부
MV 세로방향 트렁크부
TH, VIA 전도성 구조
SEC1, SEC2 구간
ST 스트라이프부
110, 210, 310 기판
120, 320 가로방향 신호 라인
130, DL, VL, VL1, VL2 세로방향 신호 라인
132, 232, 332 제 1 세로방향 신호 라인
134, 234, 334 제 2 세로방향 신호 라인
136, 236, 336 제 3 세로방향 신호 라인
138 제 4 세로방향 신호 라인
140, 240, 340 픽셀 구조
142 능동 소자
144, 244, 344 필셀 전극
150A ~ 150D, 150K, 150L ~ 150Q, 250A ~ 250C, 350A 제 1 차폐 세로 라인
150C1, 152C1, 150D1, 152D1, 150K1, 152K1, 150L1, 152L1 연장부
150C2, 152C2, 150D2, 152D2, 150K2, 152K2, 150L2, 152L2 중첩부
152B ~ 152E, 152K ~ 152Q, 252A ~ 252C 제 2 차폐 세로 라인
154E, 154G, 154P 차례 가로 라인
156F 제 3 차폐 세로 라인
158M 차폐 전극
160 공통 전극 라인
162 제 1 라인
164 제 2 라인
244A 제 1 서브 전극
244B 제 2 서브 전극
A-A, B-B, C-C, D-D, E-E 단면 선
BK 생략 블록
CF 필터층
D1 제 1 방향
D2 제 2 방향
D3 두께 방향
I0 ~ I3 절연층
MH 가로방향 트렁크부
MV 세로방향 트렁크부
TH, VIA 전도성 구조
SEC1, SEC2 구간
ST 스트라이프부
Claims (20)
- 전자 장치에 있어서,
기판과,
상기 기판 상에 배치되는 복수의 가로방향 신호 라인과,
상기 기판 상에 배치되고, 상기 복수의 가로방향 신호 라인과 서로 교차하는 제 1 세로방향 신호 라인과,
상기 기판 상에 배치되고, 상기 복수의 가로방향 신호 라인과 서로 교차하며, 상기 복수의 가로방향 신호 라인 중의 하나에 연결되는 제 2 세로방향 신호 라인과,
상기 기판 상에 배치되고, 상기 기판에서의 수직 투영이 상기 기판에서의 상기 제 1 세로방향 신호 라인의 수직 투영과 상기 기판에서의 상기 제 2 세로방향 신호 라인의 수직 투영 사이에 위치하는 제 1 차폐 세로 라인
을 포함하는 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개와 상기 제 2 세로방향 신호 라인에 의해 둘러싸여 있으면서 픽셀 전극을 포함하며, 상기 픽셀 전극은 상기 기판에 수직하는 방향으로 상기 제 1 세로방향 신호 라인 또는 상기 제 2 세로방향 신호 라인과 중첩되는 것을 특징으로 하는 전자 장치. - 제 2 항에 있어서,
상기 픽셀 전극은 상기 제 1 차폐 세로 라인과 중첩되는 것을 특징으로 하는 전자 장치. - 제 2 항에 있어서,
상기 픽셀 전극은 상기 제 2 세로방향 신호 라인을 가로지르고, 상기 픽셀 전극은 중앙 트렁크부를 가지며, 상기 제 2 세로방향 신호 라인은 상기 중앙 트렁크부와 중첩되는 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
상기 제 1 차폐 세로 라인은 투명 배선인 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
상기 기판 상에 배치된 공통 전극 라인을 더 포함하며, 상기 공통 전극 라인은 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하는 것을 특징으로 하는 전자 장치. - 제 6 항에 있어서,
상기 공통 전극 라인은 상기 제 1 세로방향 신호 라인 및 상기 제 2 세로방향 신호 라인과 서로 교차하는 것을 특징으로 하는 전자 장치. - 제 6 항에 있어서,
상기 제 1 차폐 세로 라인과 상기 공통 전극 라인은 서로 직접 적층되는 것을 특징으로 하는 전자 장치. - 제 6 항에 있어서,
적어도 하나의 절연층 및 상기 적어도 하나의 절연층을 관통하는 전도성 구조를 더 포함하고, 상기 적어도 하나의 절연층은 상기 제 1 차폐 세로 라인과 상기 공통 전극 라인 사이에 배치되고, 상기 전도성 구조는 상기 제 1 차폐 세로 라인과 상기 공통 전극 라인을 전기적으로 연결하는 것을 특징으로 하는 전자 장치. - 제 6 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하면서 픽셀 전극을 포함하고, 상기 제 1 차폐 세로 라인의 필름층은 상기 공통 전극 라인의 필름층과 상기 픽셀 전극의 필름층 사이에 위치하는 것을 특징으로 하는 전자 장치. - 제 6 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 위치하면서 픽셀 전극을 포함하고, 상기 공통 전극 라인의 필름층은 상기 제 1 차폐 세로 라인의 필름층과 상기 픽셀 전극의 필름층 사이에 위치하는 것을 특징으로 하는 전자 장치. - 제 6 항에 있어서,
상기 공통 전극 라인은 제 1 라인과 제 2 라인을 포함하고, 상기 제 1 차폐 세로 라인은 상기 제 1 라인, 상기 제 2 라인 또는 이 두 라인과 중첩되는 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
제 2 차폐 세로 라인을 더 포함하며, 상기 제 1 세로방향 신호 라인은 상기 제 1 차폐 세로 라인과 상기 제 2 차폐 세로 라인 사이에 위치하는 것을 특징으로 하는 전자 장치. - 제 13 항에 있어서,
제 3 세로방향 신호 라인을 더 포함하며, 상기 제 3 세로방향 신호 라인은 상기 제 1 세로방향 신호 라인과 상기 제 2 차폐 세로 라인 사이에 위치하는 것을 특징으로 하는 전자 장치. - 제 14 항에 있어서,
제 4 세로방향 신호 라인을 더 포함하며, 상기 기판에서의 상기 제 1 세로방향 신호 라인과 상기 제 3 세로방향 신호 라인의 수직 투영은 상기 기판에서의 상기 제 2 세로방향 신호 라인의 수직 투영과 상기 기판에서의 상기 제 4 세로방향 신호 라인의 수직 투영 사이에 위치하는 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
상기 제 1 차폐 세로 라인에 연결되는 차폐 전극을 더 포함하는 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
상기 제 1 차폐 세로 라인은 상기 복수의 가로방향 신호 라인의 서로 인접하는 2개 사이에 완전히 위치하는 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
상기 기판 상에 배치된 복수의 픽셀 구조를 더 포함하며, 상기 복수의 픽셀 구조 중의 하나는 픽셀 전극을 포함하고, 상기 기판에서의 상기 제 1 차폐 세로 라인의 수직 투영은 상기 기판에서의 상기 픽셀 전극의 수직 투영 밖에 위치하는 것을 특징으로 하는 전자 장치. - 제 1 항에 있어서,
복수의 픽셀 구조 및 제 3 세로방향 신호 라인을 더 포함하며, 상기 복수의 픽셀 구조 어레이는 상기 기판 상에 배치되고, 상기 제 2 세로방향 신호 라인은 상기 제 3 세로방향 신호 라인과 상기 제 1 세로방향 신호 라인 사이에 위치하고, 상기 제 1 세로방향 신호 라인, 상기 제 2 세로방향 신호 라인 및 상기 제 3 세로방향 신호 라인은 상기 복수의 픽셀 구조의 서로 인접하는 두 행 사이에 위치하는 것을 특징으로 하는 전자 장치. - 제 19 항에 있어서,
상기 기판 상에 배치된 제 2 차폐 세로 라인을 더 포함하며, 상기 기판에서의 상기 제 2 차폐 세로 라인의 수직 투영은 상기 기판에서의 상기 제 2 세로방향 신호 라인의 수직 투영과 상기 기판에서의 상기 제 3 세로방향 신호 라인의 수직 투영 사이에 위치하는 것을 특징으로 하는 전자 장치.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |