TW202109476A - 畫素陣列基板 - Google Patents

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Abstract

一種畫素陣列基板，包括多個掃描線接墊、多個資料線接墊、多條掃描線、多條資料線、多條閘極傳輸線、多個畫素、資料線訊號晶片以及掃描線訊號晶片。掃描線沿著第一方向延伸。資料線以及閘極傳輸線沿著第二方向延伸。資料線電性連接至資料線接墊。掃描線透過閘極傳輸線電性連接至掃描線接墊。沿著第一方向排列的畫素的排數與沿著第二方向排列的畫素的排數的比為X：Y。各畫素包括m個子畫素。

Description

畫素陣列基板
本發明是有關於一種畫素陣列基板，且特別是有關於一種掃描線接墊以及資料線接墊沿著一排列方向排列的畫素陣列基板。
由於顯示面板具有體積小、輻射低等優點，顯示面板已經普遍地被應用在各式各樣的電子產品中。在現有的顯示面板中，通常會於顯示區的外圍保留大面積的驅動電路區來設置驅動電路，並藉由驅動電路來控制子畫素。然而，位於顯示區外側的驅動電路區使顯示面板具有很寬的邊框，並限縮了產品的屏佔比。隨著科技的進步，消費者對顯示面板外觀的要求越來越高，為了要提高消費者的購買意願，如何增加顯示面板之屏佔比已經成為目前各家廠商欲解決的問題之一。
本發明提供一種畫素陣列基板，能改善掃描線接墊以及資料線接墊之間訊號互相干擾的問題。
本發明的至少一實施例提供一種畫素陣列基板，包括多個掃描線接墊、多個資料線接墊、多條掃描線、多條資料線、多條閘極傳輸線、多個畫素、資料線訊號晶片以及掃描線訊號晶片。掃描線接墊以及資料線接墊位於基板上。掃描線沿著第一方向延伸。資料線以及閘極傳輸線沿著第二方向延伸。資料線電性連接至資料線接墊。掃描線透過閘極傳輸線電性連接至掃描線接墊。畫素位於基板上。沿著第一方向排列的畫素的排數與沿著第二方向排列的畫素的排數的比為X：Y。各畫素包括m個子畫素，且子畫素電性連接至掃描線以及資料線。資料線訊號晶片電性連接至資料線接墊，且掃描線訊號晶片電性連接至掃描線接墊。掃描線接墊以及資料線接墊在一排列方向上排列成多個重覆單元，且每個重覆單元中的掃描線接墊以及資料線接墊的數量總合為U個。U= a×(k×m×X+h×n×Y)，其中n為掃描線訊號晶片的數量，且a、k以及h為正整數。
本發明的至少一實施例提供一種畫素陣列基板包括多個掃描線接墊、多個第一資料線接墊、多個第二資料線接墊、多個第三資料線接墊、多條掃描線、多條資料線、多條閘極傳輸線、多個紅色子畫素、多個綠色子畫素、多個藍色子畫素以及至少一個薄膜覆晶封裝電路。掃描線接墊、第一資料線接墊、第二資料線接墊以及第三資料線接墊位於基板上。掃描線接墊、第一資料線接墊、第二資料線接墊以及第三資料線接墊在排列方向上排列。掃描線沿著第一方向延伸。資料線以及閘極傳輸線沿著第二方向延伸。掃描線透過閘極傳輸線電性連接至掃描線接墊。資料線電性連接至第一資料線接墊、第二資料線接墊以及第三資料線接墊。紅色子畫素、綠色子畫素以及藍色子畫素電性連接至掃描線以及資料線。紅色子畫素電性連接至第一資料線接墊。綠色子畫素電性連接至第二資料線接墊。藍色子畫素電性連接至第三資料線接墊。在排列方向上位於第一資料線接墊與第二資料線接墊之間或第三資料線接墊與第二資料線接墊之間的掃描線接墊的數量少於位於第一資料線接墊與第三資料線接墊之間的掃描線接墊的數量。薄膜覆晶封裝電路包括資料線訊號晶片以及掃描線訊號晶片。資料線訊號晶片電性連接至第一資料線接墊、第二資料線接墊以及第三資料線接墊。掃描線訊號晶片電性連接至掃描線接墊。
在整個說明書中，相同的附圖標記表示相同或類似的元件。在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。應當理解，當諸如層、膜、區域或基板的元件被稱為「在另一元件上」或「連接另一元件」時，其可以直接在另一元件上或與另一元件連接，或者所述元件與所述另一元件中間可以也存在其他元件。相反，當元件被稱為「直接在另一元件上」或「直接連接另一元件」時，所述元件與所述另一元件中間不存在其他元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，二元件互相「電性連接」或「耦合」可為二元件間存在其它元件。
應當理解，儘管術語「第一」與「第二」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。
圖1是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。圖2A是依照本發明的一實施例的一種畫素陣列基板的顯示區的上視示意圖。圖2B是圖2A的子畫素的上視示意圖。圖3A是依照本發明的一實施例的一種薄膜覆晶封裝電路的上視示意圖，其中圖3A例如是圖1的薄膜覆晶封裝電路COF的放大示意圖。圖3B是依照本發明的一實施例的一種薄膜覆晶封裝電路的上視示意圖。
請參考圖1，畫素陣列基板10包括多個掃描線接墊G、多個資料線接墊（例如第一資料線接墊D1、第二資料線接墊D2及第三資料線接墊D3）、多條掃描線110、多條資料線210、多條閘極傳輸線120、多個畫素（圖1未繪出）以及至少一個薄膜覆晶封裝電路COF。在本實施例中，畫素陣列基板10還包括多條第一扇出線130以及多條第二扇出線220。
基板SB上具有顯示區AA以及位於顯示區AA外側的周邊區BA。基板SB之材質可為玻璃、石英、有機聚合物、或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其它可適用的材料）或是其它可適用的材料。若使用導電材料或金屬時，則在載板SB上覆蓋一層絕緣層（未繪示），以避免短路問題。
掃描線接墊G位於基板SB上。在本實施例中，掃描線接墊G位於周邊區BA上。第一扇出線130電性連接掃描線接墊G至閘極傳輸線120。掃描線110以及閘極傳輸線120位於顯示區AA上。掃描線110沿著第一方向E1延伸，且閘極傳輸線120沿著第二方向E2延伸。在本實施例中，閘極傳輸線120透過轉接結構CS而電性連接至掃描線110，掃描線110透過閘極傳輸線120以及第一扇出線130而電性連接至掃描線接墊G。
在本實施例中，各掃描線接墊G電性連接至對應的兩條掃描線110，藉此減少掃描線接墊G的數量，但本發明不以此為限。在其他實施例中，不同條掃描線110並未共用同一個掃描線接墊G。
資料線接墊（例如第一資料線接墊D1、第二資料線接墊D2及第三資料線接墊D3）位於基板SB上。在本實施例中，資料線接墊位於周邊區BA上。第二扇出線220電性連接資料線接墊至資料線210。資料線210沿著第二方向E2延伸。
請參考圖1與圖2A，畫素PX位於基板SB上。在本實施例中，每個畫素300包括紅色子畫素P1、綠色子畫素P2以及藍色子畫素P3，但本發明不以此為限。在其他實施例中，每個畫素PX還包括其他顏色的子畫素。
請參考圖1、圖2B與圖2A，在本實施例中，畫素陣列基板10是以HG2D（half-gate two-data line）的方式驅動，各子畫素（紅色子畫素P1、綠色子畫素P2以及藍色子畫素P3）重疊於資料線210中對應的兩條以及掃描線110中對應的一條。
子畫素電性連接至掃描線110以及資料線210。在本實施例中，紅色子畫素P1、綠色子畫素P2以及藍色子畫素P3電性連接至掃描線110以及資料線210。紅色子畫素P1電性連接至第一資料線接墊D1。綠色子畫素P2電性連接至第二資料線接墊D2。藍色子畫素P3電性連接至第三資料線接墊D3。
各子畫素包括開關元件T以及畫素電極PE。開關元件T包括閘極GE、通道層CH、源極SE以及汲極DE。
閘極GE位於基板SB上，且電性連接至對應的掃描線110。通道層CH重疊於閘極GE，且通道層CH與閘極GE之間夾有閘極絕緣層（圖中省略繪示）。
源極SE以及汲極DE電性連接至通道層CH。源極SE電性連接至資料線210。平坦層（圖中省略繪示）位於源極SE以及汲極DE上。畫素電極PE位於平坦層上，且透過貫穿平坦層的開口O而電性連接至汲極DE。
在一些實施例中，畫素陣列基板10還包括共用訊號線CL1、共用訊號線CL2以及共用訊號線CL3。共用訊號線CL1、共用訊號線CL2以及掃描線110皆沿著第一方向E1延伸，且共用訊號線CL1、共用訊號線CL2以及掃描線110屬於相同導電層（例如第一金屬層）。共用訊號線CL3、資料線210以及閘極傳輸線120皆沿著第二方向E2延伸，且共用訊號線CL3、資料線210以及閘極傳輸線120屬於相同導電層（例如第二金屬層）。
掃描線接墊G以及資料線接墊（例如第一資料線接墊D1、第二資料線接墊D2及第三資料線接墊D3）在排列方向RD上排列。在本實施例中，掃描線接墊G以及資料線接墊在排列方向RD上排成第一排L1以及第二排L2。第一列L1中的接墊彼此對齊，且第二列L2中的接墊彼此對齊。藉由將掃描線接墊G以及資料線接墊在排列方向RD上排成兩排能更有效的利用佈線空間。在一些實施例中，位於第一排L1的接墊與位於第二排L2的接墊分別屬於不同金屬層，舉例來說，位於第一排L1的接墊屬於第一金屬層，而位於第二排L2的接墊屬於第二金屬層，第一金屬層與第二金屬層之間隔有絕緣層，藉此可以避免相鄰的接墊之間短路。
在一些實施例中，在排列方向RD上位於第一資料線接墊D1與第二資料線接墊D2之間或第三資料線接墊D3與第二資料線接墊D2之間的掃描線接墊G的數量少於位於第一資料線接墊D1與第三資料線接墊D3之間的掃描線接墊G的數量，藉此能改善掃描線接墊G以及資料線接墊之間的訊號干擾對顯示畫面所造成的影響。
薄膜覆晶封裝電路COF電性連接至掃描線接墊G以及資料線接墊D（例如第一資料線接墊D1、第二資料線接墊D2及第三資料線接墊D3）。
請參考圖3A與圖3B，薄膜覆晶封裝電路COF包括資料線訊號晶片DC、掃描線訊號晶片GC、第一絕緣層I1、第二絕緣層I2、第三絕緣層I3、第一導線層CC1、第二導線層CC2、多個第一連接結構CH1、多個第二連接結構CH2、多個第三連接結構CH3以及多個第四連接結構CH4。
第一絕緣層I1、第二絕緣層I2以及第三絕緣層I3依序重疊。資料線訊號晶片DC以及掃描線訊號晶片GC位於第一絕緣層上I1。
第一導線層CC1位於第二絕緣層I2以及第一導電層I1之間。多個第一連接結構CH1貫穿第一絕緣層I1，且電性連接至第一導線層CC1。
第二導線層CC2位於第二絕緣層I2以及第三導電層I3之間。多個第二連接結構CH2貫穿第一絕緣層I1以及第二絕緣層I2，且電性連接至第二導線層CC2。在本實施例中，由於第一導線層CC1與第二導線層CC2分別屬於不同膜層，因此，可以有效增加第一導線層CC1與第二導線層CC2的佈線空間。
第三連接結構CH3貫穿第二絕緣層I2以及第三導電層I3，且電性連接至第一導線層CC1。多個第四連接結構CH4貫穿第三絕緣層I3，且電性連接至第二導線層CC2。
資料線訊號晶片DC電性連接至第一導電層CC1與第二導電層CC2中的一者，且掃描線訊號晶片GC電性連接至第一導電層CC1與第二導電層CC2中的另一者。在本實施例中，資料線訊號晶片DC電性連接至第一導電層CC1，且掃描線訊號晶片GC電性連接至第二導電層CC2。
資料線訊號晶片DC電性連接至資料線接墊（例如圖1的第一資料線接墊D1、第二資料線接墊D2及第三資料線接墊D3），且掃描線訊號晶片GC電性連接至掃描線接墊G。
在本實施例中，資料線訊號晶片DC以及掃描線訊號晶片GC皆位於顯示區AA的同一側，因此，可以縮小顯示面板的邊框，藉此提升顯示裝置的屏佔比。在一些實施例中，未設置薄膜覆晶封裝電路COF之顯示區AA的側邊與畫素陣列基板10的邊緣之間的寬度小於2毫米。
在本實施例中，一個薄膜覆晶封裝電路COF包含了資料線訊號晶片DC以及掃描線訊號晶片GC，因此，第一扇出線130與第二扇出線220可以互不重疊，藉此能改善第一扇出線130與第二扇出線220之間的訊號干擾對顯示畫面所造成的影響。
請參考圖1，在本實施例中，畫素陣列基板10包括n個掃描線訊號晶片GC。舉例來說，畫素陣列基板10包括2個薄膜覆晶封裝電路COF，而每個薄膜覆晶封裝電路COF具有1個掃描線訊號晶片GC，因此，畫素陣列基板10共包括2個掃描線訊號晶片GC，即n為2。在其他實施例中，n大於2。
在本實施例中，每條掃描線110電性連接至多個掃描線訊號晶片GC，使掃描線110上的訊號能夠分佈的更均勻。舉例來說，畫素陣列基板10共包括n個掃描線訊號晶片GC，則每條掃描線110電性連接至n個掃描線訊號晶片GC。
圖4是依照本發明的實施例1的一種掃描線接墊與資料線接墊的排列順序的示意圖。
掃描線接墊G以及資料線接墊D（例如第一資料線接墊、第二資料線接墊及第三資料線接墊）在排列方向RD上排列成多個重覆單元PU，且每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合為U個。
圖4用於示出重覆單元PU中掃描線接墊G以及資料線接墊D的排列順序，且重覆單元PU中掃描線接墊G以及資料線接墊D並非完全對齊。舉例來說，重覆單元PU中掃描線接墊G以及資料線接墊D可以如圖1所示分成第一排L1以及第二排L2。圖1中第一排L1中的第一個接墊在圖4中為第一個接墊，圖1中第二排L2中的第一個接墊在圖4中為第二個接墊，圖1中第一排L1中的第二個接墊在圖4中為第三個接墊，其他接墊的排列順序也是以此類推。
在本實施例中，如圖2A所示，沿著第一方向E1排列的畫素PX的排數與沿著第二方向E2排列的畫素PX的排數的比為X：Y。舉例來說，在解析度為1920×1080的顯示面板中，X：Y為16：9。在本實施例中，各畫素PX包括m個子畫素，其中m為正整數。在本實施例中，為了改善掃描線接墊G以及資料線接墊D之間的訊號干擾問題，掃描線接墊G以及資料線接墊D符合式1的規則。 式1： U = a×(k×m×X+h×n×Y)
在式1中，n為掃描線訊號晶片的數量，且a、k以及h為正整數。實施例 1
在實施例1中，畫素陣列基板是以HG2D的方式驅動，各子畫素重疊於兩條資料線以及一條掃描線。在實施例1中，各掃描線接墊G電性連接至對應的兩條掃描線。在實施例1中，部分掃描線接墊G位於第一排L1，且另一部分掃描線接墊G位於第二排L2（如圖1所示），部分掃描線接墊G屬於第一金屬層，且另一部分掃描線接墊G屬於第二金屬層。在實施例1中，a為1，k為4，且h為1。
X：Y為16：9。各畫素PX包括3個子畫素，即m為3。畫素陣列基板具有3個掃描線訊號晶片，即n為3。
在實施例1中，以式1計算每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U，U = 1×(4×3×16+1×3×9) = 219，意即每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U為219個。
在實施例1中，為了使掃描線接墊G以及資料線接墊D能更均勻的分散，在排列方向RD上相鄰的兩個掃描線接墊G之間之資料線接墊D的數量R符合式2的規則。 式2： R = 2×m×N
在式2中，N為1至k+1之間的整數。
在實施例1中，R = 2×3×1至2×3×5，意即相鄰的兩個掃描線接墊G之間之資料線接墊D的數量介於6至30個。
圖5是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。在此必須說明的是，圖5的實施例沿用圖1的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖5的畫素陣列基板20與圖1的畫素陣列基板10的差異在於：在畫素陣列基板20中，不同條掃描線110並未共用同一個掃描線接墊G。
請參考圖5，在本實施例中，每條閘極傳輸線120電性連接對應的一個掃描線接墊G至對應的一條掃描線110。
圖6是依照本發明的實施例2的一種掃描線接墊與資料線接墊的排列順序的示意圖。
掃描線接墊G以及資料線接墊D（例如第一資料線接墊、第二資料線接墊及第三資料線接墊）在排列方向RD上排列成多個重覆單元PU，且每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合為U個。
圖6用於示出重覆單元PU中掃描線接墊G以及資料線接墊D的排列順序，且重覆單元PU中掃描線接墊G以及資料線接墊D並非完全對齊。舉例來說，重覆單元PU中掃描線接墊G以及資料線接墊D可以如圖5所示分成第一排L1以及第二排L2。圖5中第一排L1中的第一個接墊在圖6中為第一個接墊，圖5中第二排L2中的第一個接墊在圖6中為第二個接墊，圖5中第一排L1中的第二個接墊在圖6中為第三個接墊，其他接墊的排列順序也是以此類推。
在本實施例中，如圖2A所示，沿著第一方向E1排列的畫素PX的排數與沿著第二方向E2排列的畫素PX的排數的比為X：Y。在本實施例中，各畫素PX包括m個子畫素，其中m為正整數。在本實施例中，為了改善掃描線接墊G以及資料線接墊D之間的訊號干擾問題，掃描線接墊G以及資料線接墊D符合式1的規則。實施例 2
在實施例2中，畫素陣列基板是以HG2D的方式驅動，各子畫素重疊於兩條資料線以及一條掃描線。在實施例2中，各掃描線接墊G電性連接至對應的一條掃描線，且不同條掃描線之間不直接透過掃描線接墊或閘極傳輸線而電性相連。在實施例2中，部分掃描線接墊G位於第一排L1，且另一部分掃描線接墊G位於第二排L2（如圖5所示），部分掃描線接墊G屬於第一金屬層，且另一部分掃描線接墊G屬於第二金屬層。在實施例2中，a為1，且k為2，且h為1。
X：Y為16：9。各畫素PX包括3個子畫素，即m為3。畫素陣列基板具有3個掃描線訊號晶片，即n為3。
在實施例2中，以式1計算每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U，U= 1×(2×3×16+1×3×9)=123，意即每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U為123個。
在實施例2中，為了使掃描線接墊G以及資料線接墊D能更均勻的分散，在排列方向RD上相鄰的兩個掃描線接墊G之間之資料線接墊D的數量R符合式2的規則。
在實施例2中，R = 2×3×1至2×3×3，意即相鄰的兩個掃描線接墊G之間之資料線接墊D的數量介於6至18個。
圖7是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。在此必須說明的是，圖7的實施例沿用圖2A的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖7的畫素陣列基板30與圖2A的畫素陣列基板10的差異在於：在畫素陣列基板30是以1G1D（one-gate one-data line）的方式驅動，各子畫素（紅色子畫素P1、綠色子畫素P2以及藍色子畫素P3）重疊於資料線210中對應的一條以及掃描線110中對應的一條。
圖8是依照本發明的實施例3的一種掃描線接墊與資料線接墊的排列順序的示意圖。
掃描線接墊G以及資料線接墊D（例如第一資料線接墊、第二資料線接墊及第三資料線接墊）在排列方向RD上排列成多個重覆單元PU，且每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合為U個。
圖8用於示出重覆單元PU中掃描線接墊G以及資料線接墊D的排列順序，且重覆單元PU中掃描線接墊G以及資料線接墊D並非完全對齊。舉例來說，重覆單元PU中掃描線接墊G以及資料線接墊D可以如圖5所示分成第一排L1以及第二排L2。圖1中第一排L1中的第一個接墊在圖8中為第一個接墊，圖5中第二排L2中的第一個接墊在圖8中為第二個接墊，圖5中第一排L1中的第二個接墊在圖8中為第三個接墊，其他接墊的排列順序也是以此類推。
在本實施例中，如圖7所示，沿著第一方向E1排列的畫素PX的排數與沿著第二方向E2排列的畫素PX的排數的比為X：Y。在本實施例中，各畫素PX包括m個子畫素，其中m為正整數。在本實施例中，為了改善掃描線接墊G以及資料線接墊D之間的訊號干擾問題，掃描線接墊G以及資料線接墊D符合式1的規則。實施例 3
在實施例3中，畫素陣列基板是以1G1D的方式驅動，各子畫素重疊於一條資料線以及一條掃描線。在實施例3中，各掃描線接墊G電性連接至對應的一條掃描線，且不同條掃描線之間不直接透過掃描線接墊或閘極傳輸線而電性相連。在實施例3中，部分掃描線接墊G位於第一排L1，且另一部分掃描線接墊G位於第二排L2（如圖5所示），部分掃描線接墊G屬於第一金屬層，且另一部分掃描線接墊G屬於第二金屬層。在實施例3中，a為1，且k為1，且h為1。
X：Y為16：9。各畫素PX包括3個子畫素，即m為3。畫素陣列基板具有3個掃描線訊號晶片，即n為3。
在實施例3中，以式1計算每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U，U= 1×(1×3×16+1×3×9)=75，意即每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U為75個。
在實施例3中，為了使掃描線接墊G以及資料線接墊D能更均勻的分散，在排列方向RD上相鄰的兩個掃描線接墊G之間之資料線接墊D的數量R符合式2的規則。
在實施例3中，R = 2×3×1至2×3×2，意即相鄰的兩個掃描線接墊G之間之資料線接墊D的數量介於6至12個。
圖9是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。圖10A是圖9線aa’的剖面示意圖。圖10B是圖9線bb’的剖面示意圖。在此必須說明的是，圖9的實施例沿用圖5的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
請參考圖9，在畫素陣列基板30中，掃描線接墊G皆位於同一排，舉例來說，掃描線接墊G皆位於第一排L1或掃描線接墊G皆位於第二排。在本實施例中，位於第一排L1的接墊（包括掃描線接墊G以及資料線接墊D）屬於第一金屬層M1，而位於第二排L2的接墊（包括資料線接墊D）屬於第二金屬層M2。在其他實施例中，位於第二排L2的接墊屬於第一金屬層M1，而於第一排L1的接墊屬於第二金屬層M2。在本實施例中，所有掃描線接墊G在排列方向RD上彼此對齊。
在本實施例中，掃描線接墊G皆屬於第一金屬層M1，因此，可以減少不同條掃描線110因為轉接結構（例如由第一金屬層M1轉接至第二金屬層M2的轉接結構）而導致訊號出現偏移的問題。
第一金屬層M1位於基板SB上。閘絕緣層GI覆蓋第一金屬層M1。在屬於第一金屬層M1的接墊（例如掃描線接墊G）上的閘絕緣層GI具有通孔TH1。平坦層PL位於閘絕緣層GI上，且在屬於第一金屬層M1的接墊（例如掃描線接墊G）上以及在屬於第二金屬層M2的接墊（例如第三資料線接墊D3）上具有通孔TH2。
在一些實施例中，多個導電結構CP填入通孔TH1以及通孔TH2中，以分別電性連接至對應的掃描線接墊G以及第三資料線接墊D3。導電結構CP的材料例如包括金屬氧化物。實施例 4
在實施例4中，畫素陣列基板是以HG2D的方式驅動，各子畫素重疊兩條資料線以及一條掃描線。在實施例4中，各掃描線接墊G電性連接至對應的兩條掃描線。在實施例4中，所有掃描線接墊G皆屬於同一金屬層（例如由第一金屬層或第二金屬層）。在實施例4中，a為2，且k為4，且h為1。
X：Y為16：9。各畫素PX包括3個子畫素，即m為3。畫素陣列基板具有3個掃描線訊號晶片，即n為3。
在實施例4中，以式1計算每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U，U= 2×(4×3×16+1×3×9)=438，意即每個重覆單元PU中的掃描線接墊G以及資料線接墊D的數量總合U為438個。
在實施例4中，為了使掃描線接墊G以及資料線接墊D能更均勻的分散，在排列方向RD上相鄰的兩個掃描線接墊G之間之資料線接墊D的數量R符合式3的規則。 式3： R = 2×m×N+1
在式3中，N為1至k+1之間的整數。
在實施例4中，R = 2×3×1+1至2×3×5+1，意即相鄰的兩個掃描線接墊G之間之資料線接墊D的數量介於7至31個。
10、20、30:畫素陣列基板 110:掃描線 120:閘極傳輸線 130:第一扇出線 210:資料線 220:第二扇出線 AA:顯示區 BA:周邊區 CC1:第一導線層 CC2:第二導線層 CH:通道層 CH1:第一連接結構 CH2:第二連接結構 CH3:第三連接結構 CH4:第四連接結構 CS:轉接結構 COF:薄膜覆晶封裝電路 D1:第一資料線接墊 D2:第二資料線接墊 D3:第三資料線接墊 DC:資料線訊號晶片 DE:汲極 E1:第一方向 E2:第二方向 G:掃描線接墊 GC:掃描線訊號晶片 GE:閘極 GI:閘絕緣層 I1:第一絕緣層 I2:第二絕緣層 I3:第三絕緣層 L1:第一排 L2:第二排 M1:第一金屬層 M2:第二金屬層 P1:紅色子畫素 P2:綠色子畫素 P3:藍色子畫素 O:開口 PE:畫素電極 PL:平坦層 PU:重覆單元 PX:畫素 RD:排列方向 SB:基板 SE:源極 T:開關元件 TH1、TH2:通孔
圖1是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。 圖2A是依照本發明的一實施例的一種畫素陣列基板的顯示區的上視示意圖。 圖2B是依照本發明的一實施例的一種子畫素的上視示意圖。 圖3A是依照本發明的一實施例的一種薄膜覆晶封裝電路的上視示意圖。 圖3B是依照本發明的一實施例的一種薄膜覆晶封裝電路的上視示意圖。 圖4是依照本發明的實施例1的一種掃描線接墊與資料線接墊的排列順序的示意圖。 圖5是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。 圖6是依照本發明的實施例2的一種掃描線接墊與資料線接墊的排列順序的示意圖。 圖7是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。 圖8是依照本發明的實施例3的一種掃描線接墊與資料線接墊的排列順序的示意圖。 圖9是依照本發明的一實施例的一種畫素陣列基板的上視示意圖。 圖10A是圖9線aa’的剖面示意圖。 圖10B是圖9線bb’的剖面示意圖。
10:畫素陣列基板
110:掃描線
120:閘極傳輸線
130:第一扇出線
210:資料線
220:第二扇出線
AA:顯示區
BA:周邊區
CS:轉接結構
COF:薄膜覆晶封裝電路
D1:第一資料線接墊
D2:第二資料線接墊
D3:第三資料線接墊
E1:第一方向
E2:第二方向
G:掃描線接墊
L1:第一排
L2:第二排
RD:排列方向

Claims (14)

  1. 一種畫素陣列基板，包括： 多個掃描線接墊以及多個資料線接墊，位於一基板上； 多條掃描線，沿著一第一方向延伸； 多條資料線以及多條閘極傳輸線，沿著一第二方向延伸，其中該些資料線電性連接至該些資料線接墊，且該些掃描線透過該些閘極傳輸線電性連接至該些掃描線接墊； 多個畫素，位於該基板上，其中沿著該第一方向排列的該些畫素的排數與沿著該第二方向排列的該些畫素的排數的比為X：Y，其中各該畫素包括m個子畫素，且該些子畫素電性連接至該些掃描線以及該些資料線； 至少一個資料線訊號晶片以及至少一個掃描線訊號晶片，該至少一個資料線訊號晶片電性連接至該些資料線接墊，且該至少一個掃描線訊號晶片電性連接至該些掃描線接墊，其中 該些掃描線接墊以及該些資料線接墊在一排列方向上排列成多個重覆單元，且各該重覆單元中的該些掃描線接墊以及該些資料線接墊的數量總合為U個，其中U= a×(k×m×X+h×n×Y)，其中n為該至少一個掃描線訊號晶片的數量，且a、k以及h為正整數。
  2. 如請求項1所述的畫素陣列基板，其中各該子畫素重疊於該些資料線中對應的兩條以及該些掃描線中對應的一條，且各該掃描線接墊電性連接至對應的兩條掃描線。
  3. 如請求項2所述的畫素陣列基板，其中部分該些掃描線接墊以及部分該些資料線接墊屬於第一金屬層，且另一部分該些掃描線接墊以及另一部分該些資料線接墊屬於第二金屬層，其中a為1、k為4且h為1。
  4. 如請求項3所述的畫素陣列基板，其中在該排列方向上相鄰的兩個該些掃描線接墊之間具有R個該些資料線接墊，R=2×m×N，且N為1至k+1之間的整數。
  5. 如請求項2所述的畫素陣列基板，其中該些掃描線接墊皆屬於同一層金屬層，其中a為2、k為4且h為1。
  6. 如請求項5所述的畫素陣列基板，其中在該排列方向上相鄰的兩個該些掃描線接墊之間具有R個該些資料線接墊，R=2×m×N+1，且N為1至k+1之間的整數。
  7. 如請求項5所述的畫素陣列基板，其中該些掃描線接墊在該排列方向上彼此對齊。
  8. 如請求項1所述畫素陣列基板，其中各該子畫素重疊於該些資料線中對應的兩條以及該些掃描線中對應的一條，且不同條該些掃描線之間不直接透過該些掃描線接墊或該些閘極傳輸線而電性相連，其中a為1、k為2且h為1。
  9. 如請求項8所述的畫素陣列基板，其中在該排列方向上相鄰的兩個該些掃描線接墊之間具有R個該些資料線接墊，R=2×m×N，且N為1至k+1之間的整數。
  10. 如請求項1所述畫素陣列基板，其中各該子畫素重疊於該些資料線中對應的一條以及該些掃描線中對應的一條，其中a為1、k為1且h為1。
  11. 如請求項10所述的畫素陣列基板，其中在該排列方向上相鄰的兩個該些掃描線接墊之間具有R個該些資料線接墊，R=2×m×N，且N為1至k+1之間的整數。
  12. 如請求項1所述的畫素陣列基板，更包括： 多條第一扇出線，電性連接該些掃描線接墊至該些閘極傳輸線；以及 多條第二扇出線，電性連接該些資料線接墊至該些資料線，其中該些第一扇出線與該些第二扇出線互不重疊。
  13. 一種畫素陣列基板，包括： 多個掃描線接墊、多個第一資料線接墊、多個第二資料線接墊以及多個第三資料線接墊，位於一基板上，其中該些掃描線接墊、該些第一資料線接墊、該些第二資料線接墊以及該些第三資料線接墊在一排列方向上排列； 多條掃描線，沿著一第一方向延伸； 多條資料線以及多條閘極傳輸線，沿著一第二方向延伸，其中該些掃描線透過該些閘極傳輸線電性連接至該些掃描線接墊，且該些資料線電性連接至該些第一資料線接墊、該些第二資料線接墊以及該些第三資料線接墊； 多個紅色子畫素、多個綠色子畫素以及多個藍色子畫素，電性連接至該些掃描線以及該些資料線，其中該些紅色子畫素電性連接至該些第一資料線接墊，該些綠色子畫素電性連接至該些第二資料線接墊，且該些藍色子畫素電性連接至該些第三資料線接墊，其中在該排列方向上位於該些第一資料線接墊與該些第二資料線接墊之間或該些第三資料線接墊與該些第二資料線接墊之間的該些掃描線接墊的數量少於位於該些第一資料線接墊與該些第三資料線接墊之間的該些掃描線接墊的數量； 至少一個薄膜覆晶封裝電路，包括至少一個資料線訊號晶片以及至少一個掃描線訊號晶片，該至少一個資料線訊號晶片電性連接至該些第一資料線接墊、該些第二資料線接墊以及該些第三資料線接墊，且該至少一個掃描線訊號晶片電性連接至該些掃描線接墊。
  14. 如請求項13所述畫素陣列基板，其中該至少一個薄膜覆晶封裝電路包括： 一第一絕緣層、一第二絕緣層以及一第三絕緣層，依序重疊，且至該至少一個資料線訊號晶片以及該至少一個掃描線訊號晶片位於該第一絕緣層上； 一第一導線層，位於該第二絕緣層以及該第一導電層之間； 一第二導線層，位於該第二絕緣層以及該第三導電層之間 多個第一連接結構，貫穿該第一絕緣層，且電性連接至該第一導線層； 多個第二連接結構，貫穿該第一絕緣層以及該第二絕緣層，且電性連接至該第二導線層； 多個第三連接結構，貫穿該第二絕緣層以及該第三導電層，且電性連接至該第一導線層；以及 多個第四連接結構，貫穿該第三絕緣層，且電性連接至該第二導線層，其中該至少一個資料線訊號晶片電性連接至該第一導電層與該第二導電層中的一者，且該至少一個掃描線訊號晶片電性連接至該第一導電層與該第二導電層中的另一者。
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