KR20210033039A - 픽셀 어레이 기판 - Google Patents

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유에훙 충
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시앙린 리안
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야링 수
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Abstract

본 발명은 복수의 스캔 라인 패드, 복수의 데이터 라인 패드, 복수의 스캔 라인, 복수의 데이터 라인, 복수의 게이트 전송 라인, 복수의 픽셀, 데이터 라인 신호 칩 및 스캔 라인 신호 칩을 포함하는 픽셀 어레이 기판을 개시한다. 스캔 라인은 제 1 방향을 따라 연신된다. 데이터 라인 및 게이트 전송 라인은 제 2 방향을 따라 연신된다. 데이터 라인은 데이터 라인 패드에 전기적으로 연결된다. 스캔 라인은 게이트 전송 라인을 통해 스캔 라인 패드에 전기적으로 연결된다. 제 1 방향을 따라 배열된 픽셀의 행 수와 제 2 방향을 따라 배열된 픽셀의 행 수의 비는 X : Y이다. 각 픽셀은 m개의 서브 픽셀을 포함한다.

Description

픽셀 어레이 기판
본 발명은 픽셀 어레이 기판에 관한 것으로, 특히 스캔 라인 패드 및 데이터 라인 패드가 배열 방향을 따라 배열된 픽셀 어레이 기판에 관한 것이다.
디스플레이 패널은 체적이 작고 복사가 낮은 등 장점이 있어 다양한 전자 제품에 널리 사용되고 있다. 기존의 디스플레이 패널에서는 디스플레이 영역의 둘레에 큰 면적의 구동 회로 영역을 남겨 구동회로를 설치하고, 구동회로를 통해 서브 픽셀을 제어한다. 그러나, 디스플레이 영역의 외측에 위치하는 구동 회로 영역은 디스플레이 패널이 매우 넓은 베젤을 갖게 하여 제품의 화면 대 본체 비율을 축소시켰다. 과학기술의 발전에 따라 소비자가 디스플레이 패널의 외관에 대한 요구가 갈수록 높아지고 있으며, 소비자의 구매 의향을 높이기 위해 디스플레이 패널의 화면 대 본체 비율을 높이는 것은 현재 각 제조업체에서 해결해야 할 문제 중의 하나로 되었다.
본 발명은 스캔 라인 패드와 데이터 라인 패드 사이의 신호 상호 간섭 문제를 개선할 수 있는 픽셀 어레이 기판을 제공한다.
본 발명의 적어도 하나의 실시예는 복수의 스캔 라인 패드, 복수의 데이터 라인 패드, 복수의 스캔 라인, 복수의 데이터 라인, 복수의 게이트 전송 라인, 복수의 픽셀, 데이터 라인 신호 칩 및 스캔 라인 신호 칩을 포함하는 픽셀 어레이 기판을 제공한다. 스캔 라인 패드 및 데이터 라인 패드는 기판 상에 위치한다. 스캔 라인은 제 1 방향을 따라 연신된다. 데이터 라인 및 게이트 전송 라인은 제 2 방향을 따라 연신된다. 데이터 라인은 데이터 라인 패드에 전기적으로 연결된다. 스캔 라인은 게이트 전송 라인을 통해 스캔 라인 패드에 전기적으로 연결된다. 픽셀은 기판 상에 위치한다. 제 1 방향을 따라 배열된 픽셀의 행 수와 제 2 방향을 따라 배열된 픽셀의 행 수의 비는 X : Y이다. 각 픽셀은 m개의 서브 픽셀을 포함하며, 각 서브 픽셀은 스캔 라인 및 데이터 라인에 전기적으로 연결된다. 데이터 라인 신호 칩은 데이터 라인 패드에 전기적으로 연결되고, 스캔 라인 신호 칩은 스캔 라인 패드에 전기적으로 연결된다. 스캔 라인 패드 및 데이터 라인 패드는 하나의 방향에서 복수의 반복 단위로 배열되며, 각 반복 단위에서의 스캔 라인 패드 및 데이터 라인 패드의 수량의 총합은 U개이다. U = a ×(k × m × X + h × n × Y), 여기서 n은 스캔 라인 신호 칩의 수량이고, a, k 및 h는 양의 정수이다.
본 발명의 적어도 일 실시예는, 복수의 스캔 라인 패드, 복수의 제 1 데이터 라인 패드, 복수의 제 2 데이터 라인 패드 및 복수의 제 3 데이터 라인 패드, 복수의 스캔 라인, 복수의 데이터 라인, 복수의 게이트 전송 라인, 복수의 적색 서브 픽셀, 복수의 녹색 서브 픽셀, 복수의 청색 서브 픽셀 및 적어도 하나의 칩 온 필름 패키지 회로를 포함하는 픽셀 어레이 기판을 제공한다. 스캔 라인 패드, 제 1 데이터 라인 패드, 제 2 데이터 라인 패드 및 제 3 데이터 라인 패드는 기판 상에 위치한다. 스캔 라인 패드, 제 1 데이터 라인 패드, 제 2 데이터 라인 패드 및 제 3 데이터 라인 패드는 배열 방향으로 배열된다. 스캔 라인은 제 1 방향을 따라 연신된다. 데이터 라인 및 게이트 전송 라인은 제 2 방향을 따라 연신된다. 스캔 라인은 게이트 전송 라인을 통해 스캔 라인 패드에 전기적으로 연결된다. 데이터 라인은 제 1 데이터 라인 패드, 제 2 데이터 라인 패드 및 제 3 데이터 라인 패드에 전기적으로 연결된다. 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀은 스캔 라인 및 데이터 라인에 전기적으로 연결된다. 적색 서브 픽셀은 제 1 데이터 라인 패드에 전기적으로 연결된다. 녹색 서브 픽셀은 제 2 데이터 라인 패드에 전기적으로 연결된다. 청색 서브 픽셀은 제 3 데이터 라인 패드에 전기적으로 연결된다. 배열 방향에서 제 1 데이터 라인 패드와 제 2 데이터 라인 패드 사이 또는 제 3 데이터 라인 패드와 제 2 데이터 라인 패드 사이에 위치한 스캔 라인 패드의 수량은 제 1 데이터 라인 패드와 제 3 데이터 라인 패드 사이에 위치한 스캔 라인 패드의 수량보다 다. 칩 온 필름 패키지 회로는 데이터 라인 신호 칩 및 스캔 라인 신호 칩을 포함한다. 데이터 라인 신호 칩은 제 1 데이터 라인 패드, 제 2 데이터 라인 패드, 및 제 3 데이터 라인 패드에 전기적으로 연결된다. 스캔 라인 신호 칩은 스캔 라인 패드에 전기적으로 연결된다.
도 1은 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 픽셀 어레이 기판의 디스플레이 영역을 나타내는 평면도이다.
도 2b는 본 발명의 일 실시예에 따른 서브 픽셀을 나타내는 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 칩 온 필름 패키지 회로를 나타내는 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 칩 온 필름 패키지 회로를 나타내는 평면도이다.
도 4는 본 발명의 실시예 1에 따른 스캔 라인 패드 및 데이터 라인 패드의 배열 순서를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다.
도 6은 본 발명의 실시예 2에 따른 스캔 라인 패드 및 데이터 라인 패드의 배열 순서를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다.
도 8은 본 발명의 실시예 3에 따른 스캔 라인 패드 및 데이터 라인 패드의 배열 순서를 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다.
도 10a는 도 9의 aa`선을 따른 개략적인 단면도이다.
도 10b는 도 9의 bb`선을 따른 개략적인 단면도이다.
이하, 도면 및 구체적 실시예를 참조하여 본 발명에 대해 상세하게 설명하지만, 본 발명에 대해 한정하는 것은 아니다.
명세서 전반에 걸쳐 동일한 도면 부호는 동일하거나 유사한 소자를 나타낸다. 도면에서 명확하게 설명하기 위해 층, 필름, 패널, 영역 등의 두께를 확대하여 도시하였다. 층, 필름, 영역 또는 기판과 같은 소자가 "다른 소자 위"에 있거나 또는 "다른 소자에 연결되어" 있는 것으로 언급되는 경우, 직접 다른 소자 위에 있거나, 직접 다른 직접 소자에 연결되거나 또는 해당 소자와 다른 소자 사이에 다른 소자가 존재할 수 있음을 이해해야 한다. 반대로, 소자가 "직접 다른 소자 위에" 있거나 또는 "직접 다른 소자에 연결되어"있는 것으로 언급되는 경우 해당 소자와 다른 소자 사이에 다른 소자가 존재하지 않는다. 본 명세서에서 사용되는 "연결"은 물리적 및/또는 전기적 연결을 의미할 수 있다. 또한, 두 소자 사이의 "전기적 연결" 또는 "커플링"은 두 소자 사이에 다른 소자가 있을 수 있다.
용어 "제 1" 및 "제 2" 등은 본 명세서에서 각종 소자, 부재, 영역, 층 및/또는 부분을 설명하기 위해 사용될 수 있지만, 이러한 소자, 부재, 영역 및/또는 부분은 이러한 용어에 의해 제한되지 않음을 이해해야 한다. 이러한 용어는 하나의 소자, 부재, 영역, 층 또는 부분을 다른 소자, 부재, 영역, 층 또는 부분과 구별하기 위해서만 사용된다.
도 1은 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다. 도 2a는 본 발명의 일 실시예에 따른 픽셀 어레이 기판의 디스플레이 영역을 나타내는 평면도이다. 도 2b는 도 2a의 서브 픽셀을 나타내는 평면도이다. 도 3a는 본 발명의 일 실시예에 따른 칩 온 필름 패키지 회로를 나타내는 평면도이며, 그 중, 도 3a는 예를 들어, 도 1의 칩 온 필름 패키지 회로(COF)를 나타내는 확대도이다. 도 3b는 본 발명의 일 실시예에 따른 칩 온 필름 패키지 회로를 나타내는 평면도이다.
도 1을 참조하면, 픽셀 어레이 기판(10)은 복수의 스캔 라인 패드(G), 복수의 데이터 라인 패드(예를 들어, 제 1 데이터 라인 패드(D1), 제 2 데이터 라인 패드(D2) 및 제 3 데이터 라인 패드(D3)), 복수의 스캔 라인(110), 복수의 데이터 라인(210), 복수의 게이트 전송 라인(120), 복수의 픽셀(도 1에 도시되지 않음) 및 적어도 하나의 칩 온 필름 패키지 회로(COF)를 포함한다. 본 실시예에서, 픽셀 어레이 기판(10)은 복수의 제 1 팬아웃 라인(130) 및 복수의 제 2 팬아웃 라인(220)을 더 포함한다.
기판(SB)에는 디스플레이 영역(AA) 및 디스플레이 영역(AA)의 외측에 위치하는 주변 영역(BA)을 갖는다. 기판(SB)의 재료는 유리, 석영, 유기 중합체 또는 불투광/반사 재료(예를 들어, 전도성 재료, 금속, 웨이퍼, 세라믹 또는 기타 적용 가능한 재료) 또는 기타 적용 가능한 재료일 수 있다. 전도성 재료 또는 금속을 사용할 경우, 단락 문제를 방지하기 위해 캐리어(SB) 상에 한 층의 절연층(도시하지 않음)이 덮여져 있다.
스캔 라인 패드(G)는 기판(SB) 상에 위치한다. 본 실시예에서, 스캔 라인 패드(G)는 주변 영역(BA)에 위치한다. 제 1 팬아웃 라인(130)은 스캔 라인 패드(G)로부터 게이트 전송 라인(120)을 전기적으로 연결한다. 스캔 라인(110) 및 게이트 전송 라인(120)은 디스플레이 영역(AA)에 위치한다. 스캔 라인(110)은 제 1 방향(E1)을 따라 연신되고, 게이트 전송 라인(120)은 제 2 방향(E2)을 따라 연신된다. 본 실시예에서, 게이트 전송 라인(120)은 전환 구조(CS)를 통해 스캔 라인(110)에 전기적으로 연결되고, 스캔 라인(110)은 게이트 전송 라인(120) 및 제 1 팬아웃 라인(130)을 통해 스캔 라인 패드(G)에 전기적으로 연결된다.
본 실시예에서, 각 스캔 라인 패드(G)는 대응하는 2개의 스캔 라인(110)에 전기적으로 연결됨으로써, 스캔 라인 패드(G)의 수량을 감소시키지만, 본 발명은 이에 제한되지 않는다. 다른 실시예에서, 서로 다른 스캔 라인(110)은 동일한 스캔 라인 패드(G)를 공유하지 않는다.
데이터 라인 패드(예를 들어, 제 1 데이터 라인 패드(D1), 제 2 데이터 라인 패드(D2) 및 제 3 데이터 라인 패드(D3))는 기판(SB) 상에 위치한다. 본 실시예에서, 데이터 라인 패드는 주변 영역(BA)에 위치한다. 제 2 팬아웃 라인(220)은 데이터 라인 패드로부터 데이터 라인(210)을 전기적으로 연결한다. 데이터 라인(210)은 제 2 방향(E2)을 따라 연신된다.
도 1 및 도 2a를 참조하면, 픽셀(PX)은 기판(SB) 상에 위치한다. 본 실시예에서, 각 픽셀(300)은 적색 서브 픽셀(P1), 녹색 서브 픽셀(P2) 및 청색 서브 픽셀(P3)을 포함하지만, 본 발명은 이에 제한되지 않는다. 다른 실시예에서, 각 픽셀(PX)은 다른 색상의 서브 픽셀을 더 포함한다.
도 1, 도 2b 및 도 2a를 참조하면, 본 실시예에서, 픽셀 어레이 기판(10)은 HG2D(half-gate two-data line) 방식으로 구동되고, 각 서브 픽셀(적색 서브 픽셀(P1), 녹색 서브 픽셀(P2) 및 청색 서브 픽셀(P3))은 데이터 라인 중의 대응하는 2개 및 스캔 라인(110) 중의 대응하는 하나와 중첩된다.
서브 픽셀은 스캔 라인(110) 및 데이터 라인(210)에 전기적으로 연결된다. 본 실시예에서, 적색 서브 픽셀(P1), 녹색 서브 픽셀(P2) 및 청색 서브 픽셀(P3)은 스캔 라인(110) 및 데이터 라인(210)에 전기적으로 연결된다. 적색 서브 픽셀(P1)은 제 1 데이터 라인 패드(D1)에 전기적으로 연결된다. 녹색 서브 픽셀(P2)은 제 2 데이터 라인 패드(D2)에 전기적으로 연결된다. 청색 서브 픽셀(P3)은 제 3 데이터 라인 패드(D3)에 전기적으로 연결된다.
각 서브 픽셀은 스위치 소자(T) 및 픽셀 전극(PE)을 포함한다. 스위치 소자(T)는 게이트(GE), 채널층(CH), 소스(SE) 및 드레인(DE)을 포함한다.
게이트(GE)는 기판(SB) 상에 위치하며, 대응하는 스캔 라인(110)에 전기적으로 연결된다. 채널층(CH)은 게이트(GE)에 중첩되며, 채널층(CH)과 게이트(GE) 사이에 게이트 절연층이 설치된다(도시 생략).
소스(SE)와 드레인(DE)은 채널층(CH)에 전기적으로 연결된다. 소스(SE)는 데이터 라인(210)에 전기적으로 연결된다. 평탄층(도시 생략)은 소스(SE)와 드레인(DE)에 위치한다. 픽셀 전극(PE)은 평탄층 위에 위치하며, 평탄층의 개구(O)를 관통하여 드레인(DE)에 전기적으로 연결된다.
일부 실시예에서, 픽셀 어레이 기판(10)은 공통 신호선(CL1), 공통 신호선(CL2) 및 공통 신호선(CL3)을 더 포함한다. 공통 신호선(CL1), 공통 신호선(CL2) 및 스캔 라인(110)은 모두 제 1 방향(E1)을 따라 연신되고, 공통 신호선(CL1), 공통 신호선(CL2) 및 스캔 라인(110)은 동일한 도전층(예를 들어, 제 1 금속층)에 속한다. 공통 신호선(CL3), 데이터 라인(210) 및 게이트 전송 라인(120)은 모두 제 2 방향(E2)을 따라 연신되고, 공통 신호선(CL3), 데이터 라인(210) 및 게이트 전송 라인(120)은 동일한 도전층( 예를 들어, 제 2 금속 층)에 속한다.
스캔 라인 패드(G) 및 데이터 라인 패드(예를 들어 제 1 데이터 라인 패드(D1), 제 2 데이터 라인 패드(D2) 및 제 3 데이터 라인 패드(D3))는 배열 방향(RD)으로 배열된다. 본 실시예에서, 스캔 라인 패드(G) 및 데이터 라인 패드는 배열 방향(RD)에서 제 1 행(L1) 및 제 2 행(L2)으로 배열된다. 제 1 행(L1) 중의 패드는 서로 정렬되고, 제 2 행(L2) 중의 패드는 서로 정렬된다. 스캔 라인 패드(G)와 데이터 라인 패드를 배열 방향(RD)에서 2열로 배열함으로써 배선 공간을 더 효율적으로 사용할 수 있다. 일부 실시예에서, 제 1 행(L1)에 위치한 패드와 제 2 행(L2)에 위치한 패드는 서로 다른 금속층에 속한다. 예를 들어, 제 1 행(L1)에 위치한 패드는 제 1 금속층에 속하고, 제 2 행(L2)에 위치한 패드는 제 2 금속층에 속하며, 제 1 금속층과 제 2 금속층 사이에는 절연층을 마련하여 서로 인접하는 패드 사이의 단락을 방지할 수 있다.
일부 실시예에서, 배열 방향(RD)에서 제 1 데이터 라인 패드(D1)와 제 2 데이터 라인 패드(D2) 사이 또는 제 3 데이터 라인 패드(D3)와 제 2 데이터 라인 패드(D2) 사이에 위치한 스캔 라인 패드(G)의 수량은 제 1 데이터 라인 패드(D1)와 제 3 데이터 라인 패드(D3) 사이에 위치한 스캔 라인 패드(G)의 수량보다 적으며, 이에 의해 스캔 라인 패드(G)와 데이터 라인 패드 사이의 신호 간섭이 디스플레이 화면에 주는 영향을 개선할 수 있다.
칩 온 필름 패키지 회로(COF)는 스캔 라인 패드(G) 및 데이터 라인 패드(D)(예를 들어, 제 1 데이터 라인 패드(D1), 제 2 데이터 라인 패드(D2) 및 제 3 데이터 라인 패드(D3))에 전기적으로 연결된다. .
도 3a 및 3b를 참조하면, 필름 온 칩 패키지 회로(COF)는 데이터 라인 신호 칩(DC), 스캔 라인 신호 칩(GC), 제 1 절연층(I1), 제 2 절연층(I2), 제 3 절연층(I3), 제 1 배선층(CC1), 제 2 배선층(CC2), 복수의 제 1 연결 구조(CH1), 복수의 제 2 연결 구조(CH2), 복수의 제 3 연결 구조(CH3) 및 복수의 제 4 연결 구조(CH4)를 포함한다.
제 1 절연층(I1), 제 2 절연층(I2) 및 제 3 절연층(I3)은 차례로 중첩된다. 데이터 라인 신호 칩(DC) 및 스캔 라인 신호 칩(GC)은 제 1 절연층(I1)에 위치한다.
제 1 배선층(CC1)은 제 2 절연층(I2)과 제 1 도전층(I1) 사이에 위치한다. 복수의 제 1 연결 구조(CH1)는 제 1 절연층(I1)을 관통하여 제 1 배선층(CC1)에 전기적으로 연결된다.
제 2 배선층(CC2)은 제 2 절연층(I2)과 제 3 도전층(I3) 사이에 위치한다. 복수의 제 2 연결 구조(CH2)는 제 1 절연층(I1) 및 제 2 절연층(I2)을 관통하여 제 2 배선층(CC2)에 전기적으로 연결된다. 본 실시예에서는 제 1 배선층(CC1)과 제 2 배선층(CC2)이 각각 다른 필름층에 속하기 때문에, 제 1 배선층(CC1)과 제 2 배선층(CC2)의 배선 공간을 효과적으로 증가시킬 수 있다.
제 3 연결 구조(CH3)는 제 2 절연층(I2) 및 제 3 도전층(I3)을 관통하여 제 1 배선층(CC1)에 전기적으로 연결된다. 복수의 제 4 연결 구조(CH4)는 제 3 절연층(I3)을 관통하여 제 2 배선층(CC2)에 전기적으로 연결된다.
데이터 라인 신호 칩(DC)은 제 1 도전층(CC1) 및 제 2 도전층(CC2) 중의 하나에 전기적으로 연결되고, 스캔 라인 신호 칩(GC)은 제 1 도전층(CC1) 및 제 2 도전층(CC2) 중의 다른 하나에 전기적으로 연결된다. 본 실시예에서, 데이터 라인 신호 칩(DC)은 제 1 도전층(CC1)에 전기적으로 연결되고, 스캔 라인 신호 칩(GC)은 제 2 도전층(CC2)에 전기적으로 연결된다.
데이터 라인 신호 칩(DC)은 데이터 라인 패드(예를 들어, 도 1의 제 1 데이터 라인 패드(D1), 제 2 데이터 라인 패드(D2) 및 제 3 데이터 라인 패드(D3))에 전기적으로 연결되고, 스캔 라인 신호 칩(GC)은 스캔 라인 패드(G)에 전기적으로 연결된다.
본 실시예에서, 데이터 라인 신호 칩(DC)과 스캔 라인 신호 칩(GC)은 모두 디스플레이 영역(AA)의 동일 측에 위치하므로 디스플레이 패널의 베젤을 줄일 수 있어 디스플레이 장치의 화면 대 본체의 비율을 증가시킬 수 있다. 일부 실시예에서, 칩 온 필름 패키지 회로(COF)가 설치되지 않은 디스플레이 영역(AA)의 측변과 픽셀 어레이 기판(10)의 에지 사이의 폭은 2mm 미만이다.
본 실시예에서 칩 온 필름 패키지 회로(COF)는 데이터 라인 신호 칩(DC)과 스캔 라인 신호 칩(GC)을 포함하므로, 제 1 팬아웃 라인(130)과 제 2 팬아웃 라인(220)은 서로 중첩되지 않을 수 있다. 이를 통해 제 1 팬아웃 라인(130)과 제 2 팬아웃 라인(220) 사이의 신호 간섭이 디스플레이 화면에 주는 영향을 개선할 수 있다.
도 1을 참조하면, 본 실시예에서, 픽셀 어레이 기판(10)은 n개의 스캔 라인 신호 칩(GC)을 포함한다. 예를 들어, 픽셀 어레이 기판(10)은 2 개의 칩 온 필름 패키지 회로(COF)를 포함하고, 각 칩 온 필름 패키지 회로(COF)는 하나의 스캔 라인 신호 칩(GC)을 포함하므로, 픽셀 어레이 기판(10)은 총 2 개의 스캔 라인 신호 칩(GC)을 포함하며, 즉, n은 2이다. 기타 실시예에서, n은 2보다 크다.
본 실시예에서, 각 스캔 라인(110)은 복수의 스캔 라인 신호 칩(GC)에 전기적으로 연결되어 스캔 라인(110) 상의 신호가 더 균일하게 분포될 수 있도록 한다. 예를 들어, 픽셀 어레이 기판(10)이 총 n개의 스캔 라인 신호 칩(GC)을 포함하면, 각 스캔 라인(110)은 n개의 스캔 라인 신호 칩(GC)에 전기적으로 연결된다.
도 4는 본 발명의 실시예 1에 따른 스캔 라인 패드 및 데이터 라인 패드의 배열 순서의 개략도이다.
스캔 라인 패드(G) 및 데이터 라인 패드(D)(예를 들어, 제 1 데이터 라인 패드, 제 2 데이터 라인 패드 및 제 3 데이터 라인 패드)는 배열 방향(RD)에서 복수의 반복 단위(PU)로 배열되고, 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합은 U개이다.
도 4는 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)의 배열 순서를 나타내며, 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)는 완전히 정렬되지 않는다. 예를 들어, 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)는 도 1에 도시된 바와 같이 제 1 행(L1) 및 제 2 행(L2)으로 나뉠 수 있다. 도 1에서의 제 1 행(L1)의 첫번째 패드는 도 4에서 첫번째 패드이고, 도 1에서의 제 2 행(L2)의 첫번째 패드는 도 4에서 두번째 패드이며, 도 1에서 제 1 행(L1)의 두번째 패드는 도 4에서 세번째 패드이고, 기타 패드의 배열 순서도 이와 유사하다.
본 실시예에서, 도 2a에 도시된 바와 같이, 제 1 방향(E1)을 따라 배열된 픽셀(PX)의 행 수와 제 2 방향(E2)을 따라 배열된 픽셀(PX)의 행 수의 비는 X : Y이다. 예를 들어 해상도가 1920 × 1080인 디스플레이 패널에서 X : Y는 16 : 9이다. 본 실시예에서, 각 픽셀(PX)은 m개의 서브 픽셀을 포함하고, 여기서 m은 양의 정수이다. 본 실시예에서, 스캔 라인 패드(G)와 데이터 라인 패드(D) 사이의 신호 간섭 문제를 개선하기 위해, 스캔 라인 패드(G)와 데이터 라인 패드(D)는 식 1의 규칙에 부합된다.
식 1:
U = a×(k×m×X+h×n×Y)
식 1에서, n은 스캔 라인 신호 칩의 수량이고, a, k 및 h는 양의 정수이다.
실시예 1
실시예 1에서, 픽셀 어레이 기판은 HG2D 방식으로 구동되고, 각 서브 픽셀은 2개의 데이터 라인과 하나의 스캔 라인에 중첩된다. 실시예 1에서, 각 스캔 라인 패드(G)는 대응하는 2개의 스캔 라인에 전기적으로 연결된다. 실시예 1에서, 일부 스캔 라인 패드(G)는 제 1 행(L1)에 위치하고, 다른 일부 스캔 라인 패드(G)는 제 2 행(L2)에 위치하며(도 1에 도시), 일부 스캔 라인 패드(G)는 제 1 금속층에 속하고, 다른 일부 스캔 라인 패드(G)는 제 2 금속층에 속한다. 실시예 1에서 a는 1이고, k는 4이며, h는 1이다.
X : Y는 16 : 9이다. 각 픽셀(PX)은 3개의 서브 픽셀을 포함하며, 즉, m은 3이다. 픽셀 어레이 기판은 3개의 스캔 라인 신호 칩을 가지며, 즉 n은 3이다.
실시예 1에서, 식 1로 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합(U)을 계산하면, U = 1 × (4 × 3 × 16 + 1 × 3 × 9) = 219이다. 즉 각 반복 단위(PU)에서의 스캔 라인 패드(G) 및 데이터 라인 패드(D)의 수량의 총합(U)은 219개이다.
실시예 1에서, 스캔 라인 패드(G)와 데이터 라인 패드(D)를 더 균일하게 분산시키기 위해, 배열 방향(RD)에서 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량(R)은 식 2의 규칙에 부합된다.
식 2:
R = 2×m×N
식 2에서 N은 1 내지 k + 1 사이의 정수이다.
실시예 1에서, R = 2 × 3 × 1 내지 2 × 3 × 5, 즉 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량은 6 내지 30개임을 의미한다.
도 5는 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다. 여기서, 도 5의 실시예는 도 1의 실시예의 소자 부호와 내용의 일부를 사용하며, 동일하거나 유사한 참조 부호로 동일하거나 유사한 소자를 나타내며, 동일한 기술 내용에 대한 설명은 생략된다는 점에 유의해야 한다. 생략된 부분에 대한 설명은 상술한 실시예를 참조할 수 있으며, 여기서 반복하지 않는다.
도 5의 픽셀 어레이 기판(20)과 도 1의 픽셀 어레이 기판(10)의 차이점은 픽셀 어레이 기판(20)에서 상이한 스캔 라인(110)은 동일한 스캔 라인 패드(G)를 공유하지 않는다는 것이다.
도 5를 참조하면, 본 실시예에서, 각 게이트 전송 라인(120)은 대응하는 하나의 스캔 라인 패드(G)를 대응하는 하나의 스캔 라인(110)에 전기적으로 연결한다.
도 6은 본 발명의 실시예 2에 따른 스캔 라인 패드 및 데이터 라인 패드의 배열 순서의 개략도이다.
스캔 라인 패드(G) 및 데이터 라인 패드(D)(예를 들어, 제 1 데이터 라인 패드, 제 2 데이터 라인 패드 및 제 3 데이터 라인 패드)는 배열 방향(RD)에서 복수의 반복 단위(PU)로 배열되며, 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합은 U개이다.
도 6은 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)의 배열 순서를 나타내며, 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)는 완전히 정렬되지 않는다. 예를 들어, 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)는 도 5에 도시된 바와 같이 제 1 행(L1)과 제 2 행(L2)으로 나뉠 수 있다. 도 5에서 제 1 행(L1)의 첫번째 패드는 도 6에서 첫번째 패드이고, 도 5에서 제 2 행(L2)의 첫번째 패드는 도 6에서 두번째 패드이며, 도 5에서 제 1 행(L1)의 두번째 패드는 도 6에서 세번째 패드이고, 다른 패드의 배열 순서도 이와 유사하다.
본 실시예에서, 도 2a에 도시된 바와 같이, 제 1 방향(E1)을 따라 배열된 픽셀(PX)의 행 수와 제 2 방향(E2)을 따라 배열된 픽셀(PX)의 행 수의 비는 X : Y이다. 본 실시예에서, 각 픽셀(PX)은 m개의 서브 픽셀을 포함하고, 여기서 m은 양의 정수이다. 본 실시예에서, 스캔 라인 패드(G)와 데이터 라인 패드(D) 사이의 신호 간섭 문제를 개선하기 위해, 스캔 라인 패드(G)와 데이터 라인 패드(D)는 식 1의 규칙에 부합된다.
실시예 2
실시예 2에서, 픽셀 어레이 기판은 HG2D 방식으로 구동되고, 각 서브 픽셀은 2개의 데이터 라인과 하나의 스캔 라인에 중첩된다. 실시예 2에서, 각 스캔 라인 패드(G)는 대응하는 하나의 스캔 라인에 전기적으로 연결되고, 서로 다른 스캔 라인 사이는 스캔 라인 패드 또는 게이트 전송 라인을 통해 직접 전기적으로 연결되지 않는다. 실시예 2에서, 일부 스캔 라인 패드(G)는 제 1 행(L1)에 위치하고, 다른 일부 스캔 라인 패드(G)는 제 2 행(L2)에 위치하며(도 5에 도시), 일부 스캔 라인 패드(G)는 제 1 금속층에 속하고, 다른 일부 스캔 라인 패드(G)는 제 2 금속층에 속한다. 실시예 2에서, a는 1이고, k는 2이며, h는 1이다.
X : Y는 16 : 9이다. 각 픽셀(PX)은 3개의 서브 픽셀을 포함하며, 즉, m은 3이다. 픽셀 어레이 기판은 3개의 스캔 라인 신호 칩을 가지며, 즉 n은 3이다.
실시예 2에서, 식 1로 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합(U)을 계산하면, U = 1 × (2 × 3 × 16 + 1 × 3 × 9) = 123이다. 즉 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합(U)은 123개이다.
실시예 2에서, 스캔 라인 패드(G)와 데이터 라인 패드(D)를 더 균일하게 분산시키기 위해, 배열 방향(RD)에서 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량(R)은 식 2의 규칙에 부합된다.
실시예 2에서, R = 2 × 3 × 1 내지 2 × 3 × 3, 즉 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량이 6 내지 18개임을 의미한다.
도 7은 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다. 여기서, 도 7의 실시예는 도 2a의 실시예의 소자 부호 및 일부 내용을 사용하며, 동일하거나 유사한 참조 부호도 동일하거나 유사한 소자를 나타내며, 동일한 기술 내용에 대한 설명은 생략된다는 점에 유의해야 한다. 생략된 부분에 대한 설명은 상술한 실시예를 참조할 수 있으며, 여기서 반복하지 않는다.
도 7의 픽셀 어레이 기판(30)과 도 2a의 픽셀 어레이 기판(10)의 차이점은 픽셀 어레이 기판(30)이 1G1D(one-gate one-data line) 방식으로 구동되고, 각 서브 픽셀(적색 서브 픽셀(P1), 녹색 서브 픽셀(P2) 및 청색 서브 픽셀(P3))이 데이터 라인(210) 중의 대응하는 하나 및 스캔 라인(110) 중의 대응하는 하나와 중첩한다는 것이다.
도 8은 본 발명의 실시예 3에 따른 스캔 라인 패드 및 데이터 라인 패드의 배열 순서의 개략도이다.
스캔 라인 패드(G) 및 데이터 라인 패드(D)(예를 들어, 제 1 데이터 라인 패드, 제 2 데이터 라인 패드 및 제 3 데이터 라인 패드)는 배열 방향(RD)에서 복수의 반복 단위(PU)로 배열되며, 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합은 U개이다.
도 8은 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)의 배열 순서를 나타내며, 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)는 완전히 정렬되지 않는다. 예를 들어, 반복 단위(PU)에서 스캔 라인 패드(G)와 데이터 라인 패드(D)는 도 5에 도시된 바와 같이 제 1 행(L1)과 제 2 행(L2)으로 나뉠 수 있다. 도 1에서 제 1 행(L1)의 첫번째 패드는 도 8에서 첫번째 패드이고, 도 5에서 제 2 행(L2)의 첫번째 패드는 도 8에서 두번째 패드이며, 도 5에서 제 1 행(L1)의 두번째 패드는 도 8에서 세번째 패드이고, 다른 패드의 배열 순서도 이와 유사하다.
본 실시예에서, 도 7에 도시된 바와 같이, 제 1 방향(E1)을 따라 배열된 픽셀(PX)의 행 수와 제 2 방향(E2)을 따라 배열된 픽셀(PX)의 행 수의 비는 X : Y이다. 본 실시예에서, 각 픽셀(PX)은 m개의 서브 픽셀을 포함하고, 여기서 m은 양의 정수이다. 본 실시예에서, 스캔 라인 패드(G)와 데이터 라인 패드(D) 사이의 신호 간섭 문제를 개선하기 위해, 스캔 라인 패드(G)와 데이터 라인 패드(D)는 식 1의 규칙에 부합된다.
실시예 3
실시예 3에서, 픽셀 어레이 기판은 1G1D 방식으로 구동되고, 각 서브 픽셀은 하나의 데이터 라인과 하나의 스캔 라인과 중첩된다. 실시예 3에서, 각 스캔 라인 패드(G)는 대응하는 하나의 스캔 라인에 전기적으로 연결되고, 서로 다른 스캔 라인 사이는 스캔 라인 패드 또는 게이트 전송 라인을 통해 직접 전기적으로 연결되지 않는다. 실시예 3에서, 일부 스캔 라인 패드(G)는 제 1 행(L1)에 위치하고, 다른 일부 스캔 라인 패드(G)는 제 2 행(L2)에 위치하며(도 5에 도시), 일부 스캔 라인 패드(G)는 제 1 금속층에 속하고, 다른 일부 스캔 라인 패드(G)는 제 2 금속층에 속한다. 실시예 3에서, a는 1이고, k는 1이며, h는 1이다.
X : Y는 16 : 9이다. 각 픽셀(PX)은 3개의 서브 픽셀을 포함하며, 즉, m은 3이다. 픽셀 어레이 기판은 3개의 스캔 라인 신호 칩을 가지며, 즉 n이 3이다.
실시예 3에서, 식 1로 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합(U)을 계산하면, U = 1 × (1 × 3 × 16 + 1 × 3 × 9) = 75이다. 즉 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합(U)은 75개이다.
실시예 3에서, 스캔 라인 패드(G)와 데이터 라인 패드(D)를 더 균일하게 분산시키기 위해, 배열 방향(RD)에서 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량(R)은 식 2의 규칙에 부합된다.
실시예 3에서, R = 2 × 3 × 1 내지 2 × 3 × 2, 즉 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량이 6 내지 12개임을 의미한다.
도 9은 본 발명의 일 실시예에 따른 픽셀 어레이 기판을 나타내는 평면도이다. 도 10a는 도 9의 aa`선에 따른 개략적인 단면도이다. 도 10b는 도 9의 bb`선에 따른 개략적인 단면도이다. 여기서, 도 9의 실시예는 도 5의 실시예의 소자 부호 및 일부 내용을 사용하고, 동일하거나 유사한 참조 부호로 동일하거나 유사한 소자를 나타내며, 동일한 기술적 내용에 대한 설명은 생략한다는 점에 유의해야 한다. 생략된 부분에 대한 설명은 상술한 실시예를 참조할 수 있으며, 여기서 반복하지 않는다.
도 9를 참조하면, 픽셀 어레이 기판(30)에서 스캔 라인 패드(G)는 모두 동일한 행에 위치한다. 예를 들어, 스캔 라인 패드(G)는 모두 제 1 행(L1)에 위치하거나 또는 스캔 라인 패드(G)는 모두 제 2 행에 위치한다. 본 실시예에서, 제 1 행(L1)에 위치하는 패드(스캔 라인 패드(G) 및 데이터 라인 패드(D) 포함)는 제 1 금속층(M1)에 속하고, 제 2 행(L2)에 위치하는 패드(데이터 라인 패드(D) 포함)는 제 2 금속층(M2)에 속한다. 다른 실시예에서, 제 2 행(L2)에 위치하는 패드는 제 1 금속층(M1)에 속하고, 제 1 행(L1)에 위치하는 패드는 제 2 금속층(M2)에 속한다. 본 실시예에서, 모든 스캔 라인 패드(G)는 배열 방향(RD)에서 서로 정렬된다.
본 실시예에서, 스캔 라인 패드(G)가 모두 제 1 금속층(M1)에 속하기 때문에, 서로 다른 스캔 라인(110)이 전환 구조(예를 들어, 제 1 금속층(M1)에서 제 1 금속층(M1)로 전환되는 전환 구조)로 인해 신호에 오프셋이 나타나는 문제를 감소시킬 수 있다.
제 1 금속층(M1)은 기판(SB) 상에 위치한다. 게이트 절연층(GI)은 제 1 금속층(M1)을 덮는다. 제 1 금속층(M1)에 속하는 패드(예를 들어, 스캔 라인 패드(G))위의 게이트 절연층(GI)은 통공(TH1)을 갖는다. 평탄층(PL)은 게이트 절연층(GI) 위에 위치하고, 제 1 금속층(M1)에 속하는 패드(예를 들어, 스캔 라인 패드(G)) 및 제 2 금속층(M2)에 속하는 패드(예를 들어, 제 3 데이터 라인(D3)) 위에 통공(TH2)을 가진다.
일부 실시예에서, 복수의 도전 구조(CP)는 통공(TH1) 및 통공(TH2)에 채워져 대응하는 스캔 라인 패드(G) 및 제 3 데이터 라인 패드(D3)에 각각 전기적으로 연결된다. 도전 구조(CP)의 재료는 예를 들어 금속 산화물을 포함한다.
실시예 4
실시예 4에서, 픽셀 어레이 기판은 HG2D 방식으로 구동되고, 각 서브 픽셀은 2개의 데이터 라인과 하나의 스캔 라인과 중첩된다. 실시예 4에서, 각 스캔 라인 패드(G)는 대응하는 2개의 스캔 라인에 전기적으로 연결된다. 실시예 4에서, 모든 스캔 라인 패드(G)는 모두 동일한 금속층(예를 들어, 제 1 금속층 또는 제 2 금속층)에 속한다. 실시예 4에서 a는 2이고, k는 4이며, h는 1이다.
X : Y는 16 : 9이다. 각 픽셀(PX)은 3개의 서브 픽셀을 포함하며, 즉, m은 3이다. 픽셀 어레이 기판은 3개의 스캔 라인 신호 칩을 가지며, 즉 n이 3이다.
실시예 4에서, 식 1로 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합(U)을 계산하면, U = 2 × (4 × 3 × 16 + 1 × 3 × 9) = 438, 즉 각 반복 단위(PU)에서의 스캔 라인 패드(G)와 데이터 라인 패드(D)의 수량의 총합(U)은 438개이다.
실시예 4에서, 스캔 라인 패드(G)와 데이터 라인 패드(D)를 더 균일하게 분산시키기 위해, 배열 방향(RD)에서 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량(R)은 식 3의 규칙에 부합된다.
식 3:
R = 2×m×N+1
식 3에서, N은 1 내지 k + 1 사이의 정수이다.
실시예 4에서, R = 2 × 3 × 1 + 1 내지 2 × 3 × 5 + 1, 즉 서로 인접하는 2개의 스캔 라인 패드(G) 사이의 데이터 라인 패드(D)의 수량이 7 내지 31개임을 의미한다.
산업상 이용 가능성
본 발명은 스캔 라인 패드와 데이터 라인 패드 사이의 신호 상호 간섭 문제를 개선할 수 있는 픽셀 어레이 기판을 제공한다.
10, 20, 30: 픽셀 어레이 기판 110: 스캔 라인
120: 게이트 전송 라인 130: 제 1 팬아웃 라인
210: 데이터 라인 220: 제 2 팬아웃 라인
AA: 디스플레이 영역 BA: 주변 영역
CC1: 제 1 배선층 CC2: 제 2 배선층
CH: 채널층 CH1: 제 1 연결 구조
CH2: 제 2 연결 구조 CH3: 제 3 연결 구조
CH4: 제 4 연결 구조 CS: 전환 구조
COF: 칩 온 필름 패키지 회로 D1: 제 1 데이터 라인 패드
D2: 제 2 데이터 라인 패드 D3: 제 3 데이터 라인 패드
DC: 데이터 라인 신호 칩 DE: 드레인
E1: 제 1 방향 E2: 제 2 방향
G: 스캔 라인 패드 GC: 스캔 라인 신호 칩
GE: 게이트 GI: 게이트 절연층
I1: 제 1 절연층 I2: 제 2 절연층
I3: 제 3 절연층 L1: 제 1 행
L2: 제 2 행 M1: 제 1 금속층
M2: 제 2 금속층 P1: 적색 서브 픽셀
P2: 녹색 서브 픽셀 P3: 청색 서브 픽셀
O: 개구 PE: 픽셀 전극
PL: 평탄층 PU: 반복 단위
PX: 픽셀 RD: 배열 방향
SB: 기판 SE: 소스
T: 스위치 소자 TH1, TH2: 통공

Claims (14)

  1. 픽셀 어레이 기판에 있어서,
    기판 상에 위치하는 복수의 스캔 라인 패드 및 복수의 데이터 라인 패드와,
    제 1 방향을 따라 연신되는 복수의 스캔 라인과,
    제 2 방향을 따라 연신되는 복수의 데이터 라인 및 복수의 게이트 전송 라인으로서, 상기 복수의 데이터 라인은 상기 복수의 데이터 라인 패드에 전기적으로 연결되고, 상기 복수의 스캔 라인은 상기 복수의 게이트 전송 라인을 통해 상기 복수의 스캔 라인 패드에 전기적으로 연결되는 것인, 상기 복수의 데이터 라인 및 복수의 게이트 전송 라인과,
    상기 기판 상에 위치하는 복수의 픽셀로서, 상기 제 1 방향을 따라 배열된 상기 복수의 픽셀의 행 수와 상기 제 2 방향을 따라 배열된 상기 복수의 픽셀의 행 수의 비가 X : Y이고, 각 상기 픽셀은 m개의 서브 픽셀을 포함하며, 상기 복수의 서브 픽셀은 상기 복수의 스캔 라인 및 상기 복수의 데이터 라인에 전기적으로 연결되는 것인, 상기 복수의 픽셀과,
    상기 복수의 데이터 라인 패드에 전기적으로 연결되는 적어도 하나의 데이터 라인 신호 칩 및 상기 복수의 스캔 라인 패드에 전기적으로 연결되는 적어도 하나의 스캔 라인 신호 칩을 포함하고,
    상기 복수의 스캔 라인 패드 및 상기 복수의 데이터 라인 패드는 하나의 배열 방향에서 복수의 반복 단위로 배열되고, 각 상기 반복 단위에서의 상기 복수의 스캔 라인 패드 및 상기 복수의 데이터 라인 패드의 수량의 총합은 U개(여기서 U = a ×(k × m × X + h × n × Y), 여기서 n은 상기 적어도 하나의 스캔 라인 신호 칩의 수량이고, a, k 및 h는 양의 정수)인 것인, 픽셀 어레이 기판.
  2. 제 1 항에 있어서, 각 상기 서브 픽셀은 상기 복수의 데이터 라인 중의 대응하는 2개 및 상기 복수의 스캔 라인 중의 대응하는 하나와 중첩되고, 각 상기 스캔 라인 패드는 대응하는 2개의 스캔 라인에 전기적으로 연결되는 것을 특징으로 하는, 픽셀 어레이 기판.
  3. 제 2 항에 있어서, 상기 복수의 스캔 라인 패드의 일부 및 상기 복수의 데이터 라인 패드의 일부는 제 1 금속층에 속하고, 상기 복수의 스캔 라인 패드의 다른 일부와 및 상기 복수의 데이터 라인 패드의 다른 일부는 제 2 금속층에 속하는(여기서 a는 1, k는 4, h는 1) 것을 특징으로 하는, 픽셀 어레이 기판.
  4. 제 3 항에 있어서, 상기 배열 방향에서 서로 인접하는 2개의 상기 복수의 스캔 라인 패드 사이에 R개의 상기 복수의 데이터 라인 패드를 가지는(R = 2 × m × N, N은 1 내지 k + 1 사이의 정수) 것을 특징으로 하는, 픽셀 어레이 기판.
  5. 제 2 항에 있어서, 상기 복수의 스캔 라인 패드가 모두 동일한 금속층에 속하는(여기서, a는 2이고, k는 4이고, h는 1) 것을 특징으로 하는, 픽셀 어레이 기판.
  6. 제 5 항에 있어서, 상기 배열 방향에서 서로 인접하는 2개의 상기 복수의 스캔 라인 패드 사이에 R개의 상기 복수의 데이터 라인 패드를 가지는(R = 2 × m × N + 1이고, N은 1 내지 k + 1 사이의 정수) 것을 특징으로 하는, 픽셀 어레이 기판.
  7. 제 5 항에 있어서, 상기 복수의 스캔 라인 패드는 상기 배열 방향에서 서로 정렬되는 것을 특징으로 하는, 픽셀 어레이 기판.
  8. 제 1 항에 있어서, 각 상기 서브 픽셀은 상기 복수의 데이터 라인 중의 대응하는 2개 및 상기 복수의 스캔 라인 중의 대응하는 하나와 중첩되고, 서로 다른 상기 복수의 스캔 라인 사이는 상기 복수의 스캔 라인 패드 또는 상기 복수의 게이트 전송 라인을 통해 직접 전기적으로 연결되지 않는(여기서, a는 1, k는 2, h는 1) 것을 특징으로 하는, 픽셀 어레이 기판.
  9. 제 8 항에 있어서, 상기 배열 방향에서 서로 인접하는 2개의 상기 복수의 스캔 라인 패드 사이에 R개의 상기 복수의 데이터 라인 패드를 가지는(R = 2 × m × N, N은 1 내지 k + 1 사이의 정수) 것을 특징으로 하는, 픽셀 어레이 기판.
  10. 제 1 항에 있어서, 각 상기 서브 픽셀은 상기 복수의 데이터 라인 중의 대응하는 하나 및 상기 복수의 스캔 라인 중의 대응하는 하나와 중첩되는(여기서 a는 1, k는 1, h는 1) 것을 특징으로 하는, 픽셀 어레이 기판.
  11. 제 10 항에 있어서, 상기 배열 방향에서 서로 인접하는 2개의 상기 복수의 스캔 라인 패드 사이에 R개의 상기 복수의 데이터 라인 패드를 가지는(R = 2 × m × N, N은 1 내지 k + 1 사이의 정수) 것을 특징으로 하는, 픽셀 어레이 기판.
  12. 제 1 항에 있어서,
    상기 복수의 스캔 라인 패드를 상기 복수의 게이트 전송 라인에 전기적으로 연결하는 복수의 제 1 팬아웃 라인과,
    상기 복수의 데이터 라인 패드를 상기 복수의 데이터 라인에 전기적으로 연결하고, 상기 제 1 팬아웃 라인과 서로 중첩되지 않는 복수의 제 2 팬아웃 라인을 더 포함하는 것을 특징으로 하는, 픽셀 어레이 기판.
  13. 픽셀 어레이 기판에 있어서,
    기판 상에 위치하며, 하나의 배열 방향으로 배열되는 복수의 스캔 라인 패드, 복수의 제 1 데이터 라인 패드, 복수의 제 2 데이터 라인 패드 및 복수의 제 3 데이터 라인 패드와,
    제 1 방향을 따라 연신되는 복수의 스캔 라인과,
    제 2 방향을 따라 연신되는 복수의 데이터 라인 및 복수의 게이트 전송 라인으로서, 상기 복수의 스캔 라인은 상기 복수의 게이트 전송 라인을 통해 상기 복수의 스캔 라인 패드에 전기적으로 연결되고, 상기 복수의 데이터 라인은 상기 복수의 제 1 데이터 라인 패드, 상기 복수의 제 2 데이터 라인 패드 및 상기 복수의 제 3 데이터 라인 패드에 전기적으로 연결되는 것인, 상기 복수의 데이터 라인 및 복수의 게이트 전송 라인과,
    상기 복수의 스캔 라인 및 상기 복수의 데이터 라인에 전기적으로 연결되는 복수의 적색 서브 픽셀, 복수의 녹색 서브 픽셀 및 복수의 청색 서브 픽셀로서, 상기 복수의 적색 서브 픽셀은 상기 복수의 제 1 데이터 라인 패드에 전기적으로 연결되고, 상기 복수의 녹색 서브 픽셀은 상기 복수의 제 2 데이터 라인 패드에 전기적으로 연결되며, 상기 복수의 청색 서브 픽셀은 상기 복수의 제 3 데이터 라인 패드에 전기적으로 연결되며, 여기서 상기 배열 방향에서 상기 복수의 제 1 데이터 라인 패드와 상기 복수의 제 2 데이터 라인 패드 사이 또는 상기 복수의 제 3 데이터 라인 패드와 상기 복수의 제 2 데이터 라인 패드 사이에 위치한 상기 복수의 스캔 라인 패드의 수량은 상기 복수의 제 1 데이터 라인 패드와 상기 복수의 제 3 데이터 라인 패드 사이에 위치한 상기 복수의 스캔 라인 패드의 수량보다 적은 것인, 상기 복수의 적색 서브 픽셀, 복수의 녹색 서브 픽셀 및 복수의 청색 서브 픽셀과,
    적어도 하나의 데이터 라인 신호 칩 및 적어도 하나의 스캔 라인 신호 칩을 포함하며, 상기 적어도 하나의 데이터 라인 신호 칩은 상기 복수의 제 1 데이터 라인 패드, 상기 복수의 제 2 데이터 라인 패드, 및 상기 복수의 제 3 데이터 라인 패드에 전기적으로 연결되고, 상기 적어도 하나의 스캔 라인 신호 칩은 상기 복수의 스캔 라인 패드에 전기적으로 연결되는 적어도 하나의 칩 온 필름 패키지 회로를 포함하는 것을 특징으로 하는, 픽셀 어레이 기판.
  14. 제 13 항에 있어서, 상기 적어도 하나의 칩 온 필름 패키지 회로는,
    차례로 중첩되는 제 1 절연층, 제 2 절연층 및 제 3 절연층으로서, 상기 적어도 하나의 데이터 라인 신호 칩 및 상기 적어도 하나의 스캔 라인 신호 칩이 상기 제 1 절연층 위에 위치하는 것인, 상기 제 1 절연층, 제 2 절연층 및 제 3 절연층과,
    상기 제 2 절연층과 상기 제 1 도전층 사이에 위치하는 제 1 배선층과,
    상기 제 2 절연층과 상기 제 3 도전층 사이에 위치하는 제 2 배선층과,
    상기 제 1 절연층을 관통하여, 상기 제 1 배선층에 전기적으로 연결되는 복수의 제 1 연결 구조와,
    상기 제 1 절연층 및 상기 제 2 절연층을 관통하여, 상기 제 2 배선층에 전기적으로 연결되는 복수의 제 2 연결 구조와,
    상기 제 2 절연층 및 상기 제 3 도전층을 관통하여, 상기 제 1 배선층에 전기적으로 연결되는 복수의 제 3 연결 구조와,
    상기 제 3 절연층을 관통하여, 상기 제 2 배선층에 전기적으로 연결되며, 여기서, 상기 적어도 하나의 데이터 라인 신호 칩은 상기 제 1 도전층과 상기 제 2 도전층 중의 하나에 전기적으로 연결되고, 상기 적어도 하나의 스캔 라인 신호 칩은 상기 제 1 도전층과 상기 제 2 도전층 중의 다른 하나에 전기적으로 연결되는 복수의 제 4 연결 구조를 포함하는 것을 특징으로 하는, 픽셀 어레이 기판.
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