DE112020003937T5

DE112020003937T5 - Pixelarray-substrat

Info

Publication number: DE112020003937T5
Application number: DE112020003937.4T
Authority: DE
Inventors: Yang-Chun LEE; Sheng-Yen Cheng; Yueh-Hung Chung; Min-Tse Lee; Kuang-Hsiang Liao; Shiang-Lin Lian; Yan-Kai Wang; Ya-Ling Hsu; Chen-Hsien Liao
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2019-08-20
Filing date: 2020-08-03
Publication date: 2022-05-25
Anticipated expiration: 2040-08-04
Also published as: TWI729815B; CN112419885B; WO2021031836A1; KR20210038670A; KR102409301B1; TWI718021B; DE112020003935B4; TWI753482B; KR102524241B1; WO2021031838A1; CN112419885A; DE112020003935T5; TW202109495A; TW202109476A; KR20210033039A; TWI738389B; TW202109499A; DE112020003937B4; TW202109493A

Abstract

Ein Pixelarray-Substrat, das Abtastleitungs-Pads, Datenleitungs-Pads, Abtastleitungen, Datenleitungen, Gate-Übertragungsleitungen, Pixel, einen Datenleitungssignalchip und einen Abtastleitungssignalchip enthält, wird bereitgestellt. Die Abtastleitungen erstrecken sich entlang einer ersten Richtung. Die Datenleitungen und die Gate-Übertragungsleitungen erstrecken sich entlang einer zweiten Richtung. Die Datenleitungen sind elektrisch mit den Datenleitungs-Pads verbunden. Die Abtastleitungen sind über die Gate-Übertragungsleitungen elektrisch mit den Abtastleitungs-Pads verbunden. Ein Verhältnis einer Anzahl von Pixelreihen, die in der ersten Richtung angeordnet sind, zu einer Anzahl von Pixelreihen, die in der zweiten Richtung angeordnet sind, beträgt X : Y. Jedes Pixel enthält m Subpixel.

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die Erfindung bezieht sich auf ein Pixelarray-Substrat und insbesondere auf ein Pixelarray-Substrat, auf dem Abtastleitung-Kontaktstellen bzw. -Pads und Datenleitungs-Pads in einer Anordnungsrichtung angeordnet sind.
2. Beschreibung des Standes der Technik
Da ein Anzeigepanel die Vorteile einer kleinen Größe und einer geringen Strahlung aufweist, wird das Anzeigepanel häufig für verschiedene elektronische Produkte verwendet. Bei einem existierenden Anzeigepanel wird in der Regel eine Treiberschaltungsbereich mit einer großen Fläche an dem Randbereich bzw. der Peripherie eines Anzeigebereichs reserviert, um eine Treiberschaltung einzurichten, und ein Subpixel wird mit Hilfe der Treiberschaltung gesteuert. Der Treiberschaltungsbereich, der sich außerhalb des Anzeigebereichs befindet, ermöglicht es dem Anzeigepanel jedoch, einen extrem breiten Rahmen zu haben, und das Bildschirmverhältnis des Produkts ist begrenzt. Mit dem Fortschritt von Wissenschaft und Technik haben die Verbraucher immer höhere Ansprüche an das Aussehen des Anzeigepanels. Um die Kaufabsicht der Verbraucher zu erhöhen, wird die Frage, wie das Bildschirmverhältnis des Anzeigepanels erhöht werden kann, zu einem der Probleme, die von den Herstellern gelöst werden müssen.
ZUSAMMENFASSUNG DER ERFINDUNG
Die Erfindung stellt ein Pixelarray-Substrat bereit, um die gegenseitige Interferenz bzw. Beeinflussung von Signalen zwischen einem Scan-Line- bzw. Abtastleitungs-Pad und einem Data-Line- bzw. Datenleitungs-Pad zu reduzieren.
Mindestens eine Ausführungsform der Erfindung stellt ein Pixelarray-Substrat bereit, das eine Vielzahl von Abtastleitungs-Pads, eine Vielzahl von Datenleitungs-Pads, eine Vielzahl von Abtastleitungen, eine Vielzahl von Datenleitungen, eine Vielzahl von Gate-Übertragungsleitungen, eine Vielzahl von Pixeln, einen Datenleitungssignalchip und einen Abtastleitungssignalchip enthält. Die Abtastleitungs-Pads und die Datenleitungs-Pads befinden sich auf dem Substrat. Die Abtastleitungen erstrecken sich entlang einer ersten Richtung. Die Datenleitungen und die Gate-Übertragungsleitungen erstrecken sich entlang einer zweiten Richtung. Die Datenleitungen sind elektrisch mit den Datenleitungs-Pads verbunden. Die Abtastleitungen sind über die Gate-Übertragungsleitungen elektrisch mit den Abtastleitungs-Pads verbunden. Die Pixel befinden sich auf dem Substrat. Ein Verhältnis einer Anzahl von Pixelreihen, die in der ersten Richtung angeordnet sind, zu einer Anzahl von Pixelreihen, die in der zweiten Richtung angeordnet sind, ist X : Y. Jedes Pixel enthält m Unter- bzw. Subpixel, die elektrisch mit den Abtastleitungen und den Datenleitungen verbunden sind. Der Datenleitungssignalchip ist elektrisch mit den Datenleitungs-Pads verbunden, und der Abtastleitungssignalchip ist elektrisch mit den Abtastleitungs-Pads verbunden. Die Abtastleitungs-Pads und die Datenleitungs-Pads sind in einer Anordnungsrichtung in einer Vielzahl von Wiederholungseinheiten angeordnet, wobei eine Summe aus einer Anzahl von Abtastleitungs-Pads und einer Anzahl von Datenleitungs-Pads in jeder Wiederholungseinheit U ist. U = a × (k × m × X + h × n × Y), wobei n eine Zahl des Abtastleitungssignalchips ist und a, k und h positive ganze Zahlen sind.
Mindestens eine Ausführungsform der Erfindung sieht ein Pixelarray-Substrat vor, das eine Vielzahl von Abtastleitungs-Pads, eine Vielzahl von ersten Datenleitungs-Pads, eine Vielzahl von zweiten Datenleitungs-Pads, eine Vielzahl von dritten Datenleitungs-Pads, eine Vielzahl von Abtastleitungen, eine Vielzahl von Datenleitungen, eine Vielzahl von Gate-Übertragungsleitungen, eine Vielzahl von roten Subpixeln, eine Vielzahl von grünen Subpixeln, eine Vielzahl von blauen Subpixeln und mindestens eine Chip-on-Film (COF)-Schaltung enthält. Die Abtastleitungs-Pads, die ersten Datenleitungs-Pads, die zweiten Datenleitungs-Pads und die dritten Datenleitungs-Pads befinden sich auf dem Substrat. Die Abtastleitungs-Pads, die ersten Datenleitungs-Pads, die zweiten Datenleitungs-Pads und die dritten Datenleitungs-Pads sind in einer Anordnungsrichtung angeordnet. Die Abtastleitungen erstrecken sich entlang einer ersten Richtung. Die Datenleitungen und die Gate-Übertragungsleitungen erstrecken sich entlang einer zweiten Richtung. Die Abtastleitungen sind über die Gate-Übertragungsleitungen elektrisch mit den Abtastleitungs-Pads verbunden. Die Datenleitungen sind elektrisch mit dem ersten Datenleitungs-Pad, dem zweiten Datenleitungs-Pad und dem dritten Datenleitungs-Pad verbunden. Die roten Subpixel, die grünen Subpixel und die blauen Subpixel sind elektrisch mit den Abtastleitungen und den Datenleitungen verbunden. Die roten Subpixel sind elektrisch mit den ersten Datenleitungs-Pads verbunden. Die grünen Subpixel sind elektrisch mit den zweiten Datenleitungs-Pads verbunden. Die blauen Subpixel sind elektrisch mit den dritten Datenleitungs-Pads verbunden. Eine Anzahl von Abtastleitungs-Pads, die zwischen dem ersten Datenleitungs-Pad und dem zweiten Datenleitungs-Pad oder zwischen dem dritten Datenleitungs-Pad und dem zweiten Datenleitungs-Pad in der Anordnungsrichtung angeordnet sind, ist kleiner als eine Anzahl von Abtastleitungs-Pads, die zwischen dem ersten Datenleitungs-Pad und dem dritten Datenleitungs-Pad angeordnet sind. Die COF-Schaltung enthält einen Datenleitungssignalchip und einen Abtastleitungssignalchip. Der Datenleitungssignalchip ist elektrisch mit dem ersten Datenleitungs-Pad, dem zweiten Datenleitungs-Pad und dem dritten Datenleitungs-Pad verbunden. Der Abtastleitungssignalchip ist elektrisch mit den Abtastleitungs-Pads verbunden.
Figurenliste

1 ist eine schematische Draufsicht auf ein Pixelarray-Substrat gemäß einer Ausführungsform der Erfindung.
2A ist eine schematische Draufsicht eines Anzeigebereichs eines Pixelarray-Substrats gemäß einer Ausführungsform der Erfindung.
2B ist eine schematische Draufsicht eines Subpixels gemäß einer Ausführungsform der Erfindung.
3A ist eine schematische Draufsicht einer COF-Schaltung gemäß einer Ausführungsform der Erfindung.
3B ist eine schematische Draufsicht einer COF-Schaltung gemäß einer Ausführungsform der Erfindung.
4 ist ein schematisches Diagramm einer Anordnungsfolge von Abtastleitung-Pads und Datenleitungs-Pads gemäß Ausführungsform 1 der Erfindung.
5 ist eine schematische Draufsicht eines Pixelarray-Substrats gemäß einer Ausführungsform der Erfindung.
6 ist ein schematisches Diagramm einer Anordnungsfolge von Abtastleitungs-Pads und Datenleitungs-Pads gemäß Ausführungsform 2 der Erfindung.
7 ist eine schematische Draufsicht eines Pixelarray-Substrats gemäß einer Ausführungsform der Erfindung.
8 ist ein schematisches Diagramm einer Anordnungsfolge von Abtastleitungs-Pads und Datenleitungs-Pads gemäß Ausführungsform 3 der Erfindung.
9 ist eine schematische Draufsicht eines Pixelarray-Substrats gemäß einer Ausführungsform der Erfindung.
10A ist eine schematische Querschnittsansicht, die entlang Linie aa' von 9 aufgenommen wurde.
10B ist eine schematische Querschnittsansicht, die entlang Linie bb' von 9 aufgenommen wurde.

Bezugszeichenliste

10, 20, 30: Pixelarray-Substrat
110: Abtastleitung
120: Gate-Übertragungsleitung
130: erste Fan-out-Leitung
210: Datenleitung
220: zweite Fan-out-Leitung
AA: Anzeigebereich
BA: Randbereich bzw. peripherer Bereich
CC1: erste Leiterschicht
CC2: zweite Leiterschicht
CH: Kanalschicht
CH1: erste Verbindungsstruktur
CH2: zweite Verbindungsstruktur
CH3: dritte Verbindungsstruktur
CH4: vierte Verbindungsstruktur
CS: Schalter-Struktur
COF: Chip auf Film (COF)-Schaltung
D1: erstes Datenleitungs-Pad
D2: zweites Datenleitungs-Pad
D3: drittes Datenleitungs-Pad
DC: Datenleitungssignalchip
DE: Drain
E1: erste Richtung
E2: zweite Richtung
G: Abtastleitungs-Pad
GC: Abtastleitungssignalchip
GE: Gate
GI: Gate-Isolierschicht
I1: erste Isolierschicht
I2: zweite Isolierschicht
I3: dritte Isolierschicht
L1: erste Reihe
L2: zweite Reihe
M1: erste Metallschicht
M2: zweite Metallschicht
P1: rotes Subpixel
P2: grünes Subpixel
P3: blaues Subpixel
O: Öffnung
PE: Pixelelektrode
PL: Flat-Schicht bzw. Flachschicht
PU: Wiederholungseinheit
PX: Pixel
RD: Anordnungsrichtung
SB: Substrat
SE: Source
T: Schaltelement
TH1, TH2: Durchgangsloch

BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Im Folgenden wird die Erfindung unter Bezugnahme auf die Zeichnungen und spezifischen Ausführungsformen, die die Erfindung nicht einschränken sollen, ausführlich beschrieben.
In der gesamten Spezifikation weisen die gleichen Bezugszeichen auf gleiche oder ähnliche Elemente hin. In den begleitenden Zeichnungen sind die Dicken von Schichten, Filmen, Panels, Bereichen und Ähnlichem zur Verdeutlichung vergrößert. Es sollte verstanden werden, dass, wenn ein Element wie eine Schicht, ein Film, ein Bereich oder ein Substrat als „auf“ oder „verbunden“ mit einem anderen Element bezeichnet wird, es sich direkt auf dem anderen Element befinden oder mit diesem verbunden sein kann, oder es können auch andere Elemente zwischen dem Element und dem anderen Element vorhanden sein. Wenn dagegen ein Element als „direkt auf“ oder „direkt verbunden mit“ einem anderen Element bezeichnet wird, ist zwischen dem Element und dem anderen Element kein anderes Element vorhanden. Wie hier verwendet, kann sich „Verbindung“ auf eine physische und/oder elektrische Verbindung beziehen. Darüber hinaus kann „elektrische Verbindung“ oder „Kopplung“ bedeuten, dass ein weiteres Element zwischen zwei Elementen vorhanden ist.
Es sollte verstanden werden, dass, obwohl Begriffe wie „erste“ und „zweite“ in dieser Spezifikation zur Beschreibung verschiedener Elemente, Komponenten, Flächen, Schichten und/oder Teile verwendet werden können, die Elemente, Komponenten, Flächen, Schichten und/oder Teile nicht durch solche Begriffe eingeschränkt sind. Die Begriffe werden nur verwendet, um ein Element, eine Komponente, eine Fläche, eine Schicht oder ein Teil von einem anderen Element, einer Komponente, einer Fläche, einer Schicht oder einem Teil zu unterscheiden.
1 ist eine schematische Draufsicht auf ein Pixelarray-Substrat gemäß einer Ausführungsform der Erfindung. 2A ist eine schematische Draufsicht auf einen Anzeigebereich eines Pixelarray-Substrats gemäß einer Ausführungsform der Erfindung. 2B ist eine schematische Draufsicht eines Subpixels aus 2A. 3A ist eine schematische Draufsicht einer COF-Schaltung gemäß einer Ausführungsform der Erfindung. 3A ist beispielsweise ein schematisches vergrößertes Diagramm einer COF-Schaltung aus 1. 3B ist eine schematische Draufsicht einer COF-Schaltung gemäß einer Ausführungsform der Erfindung.
Unter Bezugnahme auf 1 enthält ein Pixelarray-Substrat 10 eine Vielzahl von Abtastleitungs-Pads G, eine Vielzahl von Datenleitungs-Pads (wie etwa ein erstes Datenleitungs-Pad D1, ein zweites Datenleitungs-Pad D2 und ein drittes Datenleitungs-Pad D3) und eine Vielzahl von Abtastleitungen 110, eine Vielzahl von Datenleitungen 210, eine Vielzahl von Gate-Übertragungsleitungen 120, eine Vielzahl von Pixeln (nicht in 1 gezeigt) und mindestens eine COF-Schaltung. In der vorliegenden Ausführungsform enthält das Pixelarray-Substrat 10 ferner eine Vielzahl von ersten Fan-Out-Leitungen 130 und eine Vielzahl von zweiten Fan-Out-Leitungen 220.
Ein Substrat SB hat einen Anzeigebereich AA und einen peripheren Bereich BA außerhalb des Anzeigebereichs AA. Das Substrat SB kann aus Glas, Quarz, einem organischen Polymer oder einem opaken / einem reflektierenden Material (beispielsweise einem leitfähigen Material, Metall, Wafer, Keramik oder anderen anwendbaren Materialien) oder anderen anwendbaren Materialien gefertigt sein. Falls ein leitfähiges Material oder Metall verwendet wird, wird eine Isolierschicht (nicht abgebildet) auf einem Träger SB aufgebracht, um einen Kurzschluss zu verhindern.
Die Abtastleitungs-Pads G befinden sich auf dem Substrat SB. In der vorliegenden Ausführungsform befinden sich die Abtastleitungs-Pads G auf dem peripheren Bereich BA. Die ersten Fan-Out-Leitungen 130 verbinden die Abtastleitungs-Pads G elektrisch mit den Gate-Übertragungsleitungen 120. Die Abtastleitungen 110 und die Gate-Übertragungsleitungen 120 befinden sich im Anzeigebereich AA. Die Abtastleitungen 110 erstrecken sich entlang einer ersten Richtung E1, und die Gate-Übertragungsleitungen 120 erstrecken sich entlang einer zweiten Richtung E2. In der vorliegenden Ausführungsform sind die Gate-Übertragungsleitungen 120 über eine Schalterstruktur CS elektrisch mit den Abtastleitungen 110 verbunden, und die Abtastleitungen 110 sind über die Gate-Übertragungsleitungen 120 und die ersten Fan-Out-Leitungen 130 elektrisch mit den Abtastleitungs-Pads G verbunden.
In der vorliegenden Ausführungsform sind die Abtastleitungs-Pads G elektrisch mit zwei entsprechenden Abtastleitungen 110 verbunden, wodurch eine Anzahl der Abtastleitungs-Pads G reduziert wird, aber die Erfindung ist nicht darauf beschränkt. In anderen Ausführungsformen teilen sich verschiedene Abtastleitungen 110 nicht das gleiche Abtastleitungs-Pad G.
Die Datenleitungs-Pads (wie etwas das erste Datenleitungs-Pad D1, das zweite Datenleitungs-Pad D2 und das dritte Datenleitungs-Pad D3) befinden sich auf dem Substrat SB. In der vorliegenden Ausführungsform befinden sich die Datenleitungs-Pads auf dem peripheren Bereich BA. Zweite Fan-out-Leitungen 220 verbinden die Datenleitungs-Pads elektrisch mit den Datenleitungen 210. Die Datenleitungen 210 erstrecken sich entlang einer zweiten Richtung E2.
Bezogen auf 1 und 2A befinden sich Pixel PX auf dem Substrat SB. In der vorliegenden Ausführungsform enthält jedes Pixel 300 ein rotes Subpixel P1, ein grünes Subpixel P2 und ein blaues Subpixel P3, aber die Erfindung ist nicht darauf beschränkt. In anderen Ausführungsformen enthält jedes Pixel PX außerdem Subpixel anderer Farben.
Bezugnehmend auf 1, 2B und 2A, wird in der vorliegenden Ausführungsform das Pixelarray-Substrat 10 auf eine Art Half-Gate-Zwei-Datenleitung (HG2D) betrieben bzw. angesteuert, und die Subpixel (das rote Subpixel P1, das grüne Subpixel P2 und das blaue Subpixel P3) überlappen die entsprechenden zwei der Datenleitungen 210 und eine entsprechende der Abtastleitungen 110.
Die Subpixel sind elektrisch mit den Abtastleitungen 110 und den Datenleitungen 210 verbunden. In der vorliegenden Ausführungsform sind das rote Subpixel P1, das grüne Subpixel P2 und das blaue Subpixel P3 elektrisch mit den Abtastleitungen 110 und den Datenleitungen 210 verbunden. Das rote Subpixel P1 ist elektrisch mit einem ersten Datenleitungs-Pad D1 verbunden. Das grüne Subpixel P2 ist elektrisch mit einem zweiten Datenleitungs-Pad D2 verbunden. Das blaue Subpixel P3 ist elektrisch mit dem dritten Datenleitungs-Pad D3 verbunden.
Jedes Subpixel enthält ein Schaltelement T und eine Pixelelektrode PE. Das Schaltelement T enthält eine Gate-Elektrode GE, eine Kanalschicht CH, eine Source bzw. eine Source-Elektrode SE und einen Drain bzw. eine Drain-Elektrode DE.
Das Gate GE befindet sich auf dem Substrat SB und ist elektrisch mit einer entsprechenden Abtastleitung 110 verbunden. Die Kanalschicht CH überlappt das Gate GE, wobei eine Gate-Isolierschicht (in der Abbildung nicht dargestellt) zwischen der Kanalschicht CH und dem Gate GE angeordnet ist.
Die Source SE und der Drain DE sind elektrisch mit der Kanalschicht CH verbunden. Die Source SE ist elektrisch mit der Datenleitung 210 verbunden. Die Flachschicht (in der Abbildung nicht dargestellt) befindet sich auf der Source SE und dem Drain DE. Die Pixelelektrode PE befindet sich auf der Flachschicht und ist durch eine Öffnung O, die die Flachschicht durchdringt, elektrisch mit dem Drain DE verbunden.
In einigen Ausführungsformen enthält das Pixelarray-Substrat 10 außerdem eine gemeinsame Signalleitung CL1, eine gemeinsame Signalleitung CL2 und eine gemeinsame Signalleitung CL3. Die gemeinsame Signalleitung CL1, die gemeinsame Signalleitung CL2 und die Abtastleitung 110 erstrecken sich entlang einer ersten Richtung E1, und die gemeinsame Signalleitung CL1, die gemeinsame Signalleitung CL2 und die Abtastleitung 110 gehören zu einer gleichen Leiterschicht (beispielsweise einer ersten Metallschicht). Die gemeinsame Signalleitung CL3, die Datenleitung 210 und die Gate-Übertragungsleitung 120 erstrecken sich entlang einer zweiten Richtung E2, und die gemeinsame Signalleitung CL3, die Datenleitung 210 und die Gate-Übertragungsleitung 120 gehören zu einer gleichen Leiterschicht (beispielsweise einer zweiten Metallschicht).
Die Abtastleitungs-Pads G und die Datenleitungs-Pads (beispielsweise das erste Datenleitungs-Pad D1, das zweite Datenleitungs-Pad D2 und das dritte Datenleitungs-Pad D3) sind in einer Anordnungsrichtung RD angeordnet. In der vorliegenden Ausführungsform sind die Abtastleitungs-Pads G und die Datenleitungs-Pads in einer ersten Reihe L1 und einer zweiten Reihe L2 in Anordnungsrichtung RD angeordnet. Die Pads in einer ersten Reihe L1 sind zueinander ausgerichtet, und die Pads in einer zweiten Reihe L2 sind zueinander ausgerichtet. Die Abtastleitungs-Pads G und die Datenleitungs-Pads sind in der Anordnungsrichtung RD in zwei Reihen angeordnet, so dass ein Verdrahtungsraum effektiver genutzt werden kann. In einigen Ausführungsformen gehören Pads in einer ersten Reihe L1 und Pads in einer zweiten Reihe L2 zu unterschiedlichen Metallschichten. Zum Beispiel gehören die Pads in der ersten Reihe L1 zu einer ersten Metallschicht und gehören die Pads in der zweiten Reihe L2 zu einer zweiten Metallschicht. Zwischen der ersten Metallschicht und der zweiten Metallschicht befindet sich eine Isolierschicht, wodurch ein Kurzschluss zwischen benachbarten Pads verhindert wird.
In einigen Ausführungsformen ist eine Anzahl der Abtastleitungs-Pads G, die sich zwischen dem ersten Datenleitungs-Pad D1 und dem zweiten Datenleitungs-Pad D2 oder zwischen dem dritten Datenleitungs-Pad D3 und dem zweiten Datenleitungs-Pad D2 in der Anordnungsrichtung RD befinden, kleiner als eine Anzahl der Abtastleitungs-Pads G, die sich zwischen dem ersten Datenleitungs-Pad D1 und dem dritten Datenleitungs-Pad D3 befinden, wodurch ein Einfluss von Signalinterferenzen zwischen dem Abtastleitungs-Pad G und dem Datenleitungs-Pad auf ein angezeigtes Bild verringert wird.
Eine COF-Schaltung ist elektrisch mit den Abtastleitungs-Pads G und den Datenleitungs-Pads D verbunden (beispielsweise mit dem ersten Datenleitungs-Pad D1, dem zweiten Datenleitungs-Pad D2 und dem dritten Datenleitungs-Pad D3).
Unter Bezugnahme auf 3A und 3B enthält eine COF-Schaltung einen Datenleitungssignalchip DC, einen Abtastleitungssignalchip GC, eine erste Isolierschicht 11, eine zweite Isolierschicht 12, eine dritte Isolierschicht 13, eine erste Leiterschicht CC1, eine zweite Leiterschicht CC2, eine Vielzahl von ersten Verbindungsstrukturen CH1, eine Vielzahl von zweiten Verbindungsstrukturen CH2, eine Vielzahl von dritten Verbindungsstrukturen CH3 und eine Vielzahl von vierten Verbindungsstrukturen CH4.
Die erste Isolierschicht 11, die zweite Isolierschicht 12 und die dritte Isolierschicht 13 überlappen sich nacheinander. Der Datenleitungssignalchip DC und der Abtastleitungssignalchip GC befinden sich auf der ersten Isolierschicht I1.
Die erste Leiterschicht CC1 befindet sich zwischen der zweiten Isolierschicht I2 und der ersten Isolierschicht I1. Die Vielzahl der ersten Verbindungsstrukturen CH1 durchdringen die erste Isolierschicht I1 und sind elektrisch mit der ersten Leiterschicht CC1 verbunden.
Die zweite Leiterschicht CC2 befindet sich zwischen der zweiten Isolierschicht I2 und der dritten Isolierschicht I3. Eine Vielzahl von zweiten Verbindungsstrukturen CH2 durchdringt die erste Isolierschicht I1 und die zweite Isolierschicht I2 und ist elektrisch mit der zweiten Leiterschicht CC2 verbunden. Da in der vorliegenden Ausführungsform die erste Leiterschicht CC1 bzw. die zweite Leiterschicht CC2 zu unterschiedlichen Filmschichten gehören, kann ein Verdrahtungsraum der ersten Leiterschicht CC1 und der zweiten Leiterschicht CC2 wirksam vergrößert werden.
Die dritte Verbindungsstruktur CH3 durchdringt die zweite Isolierschicht 12 und die dritte Isolierschicht 13 und ist elektrisch mit der ersten Leiterschicht CC1 verbunden. Eine Vielzahl von vierten Verbindungsstrukturen CH4 durchdringt die dritte Isolierschicht 13 und ist elektrisch mit der zweiten Leiterschicht CC2 verbunden.
Der Datenleitungssignalchip DC ist elektrisch mit einer der ersten Leiterschicht CC1 und der zweiten Leiterschicht CC2 verbunden, und der Abtastleitungssignalchip GC ist elektrisch mit der anderen der ersten Leiterschicht CC1 und der zweiten Leiterschicht CC2 verbunden. In der vorliegenden Ausführungsform ist der Datenleitungssignalchip DC elektrisch mit der ersten Leiterschicht CC1 verbunden und der Abtastleitungssignalchip GC elektrisch mit der zweiten Leiterschicht CC2 verbunden.
Der Datenleitungssignalchip DC ist elektrisch mit den Datenleitungs-Pads (wie beispielsweise dem ersten Datenleitungs-Pad D1, dem zweiten Datenleitungs-Pad D2 und dem dritten Datenleitungs-Pad D3 in 1) verbunden, und der Abtastleitungssignalchip GC ist elektrisch mit den Abtastleitungs-Pads G verbunden.
In der vorliegenden Ausführungsform befinden sich der Datenleitungssignalchip DC und der Abtastleitungssignalchip GC auf der gleichen Seite eines Anzeigebereichs AA, weshalb ein Rahmen eines Anzeigefelds bzw. -panels verkleinert werden kann, wodurch das Bildschirmverhältnis einer Anzeigevorrichtung erhöht wird. In einigen Ausführungsformen beträgt eine Breite zwischen einer Seitenkante des Anzeigebereichs AA, in dem eine COF-Schaltung nicht vorgesehen ist, und einer Seitenkante eines Pixelarray-Substrats 10 weniger als 2 mm.
In der vorliegenden Ausführungsform enthält eine COF-Schaltung einen Datenleitungssignalchip DC und einen Abtastleitungssignalchip GC. Daher können sich eine erste Fan-Out-Leitung 130 und eine zweite Fan-Out-Leitung 220 nicht überlappen, wodurch ein Einfluss von Signalinterferenzen zwischen der ersten Fan-Out- Leitung 130 und der zweiten Fan-Out- Leitung 220 auf das Anzeigebild verbessert wird.
Unter Bezugnahme auf 1 enthält das Pixelarray-Substrat 10 in der vorliegenden Ausführungsform n Abtastleitungssignalchips GC. Zum Beispiel enthält das Pixelarray-Substrat 10 zwei COF-Schaltungen. Jede COF-Schaltung enthält einen Abtastleitungssignalchip GC. Daher enthält das Pixelarray-Substrat 10 insgesamt zwei Abtastleitungssignalchips GC, das heißt n ist 2. In anderen Ausführungsformen ist n größer als 2.
In der vorliegenden Ausführungsform ist jede Abtastleitung 110 elektrisch mit einer Vielzahl von Abtastleitungssignalchips GC verbunden, so dass die Signale auf der Abtastleitung 110 gleichmäßiger verteilt werden können. Zum Beispiel enthält das Pixelarray-Substrat 10 insgesamt n Abtastleitungssignalchips GC. Jede Abtastleitung 110 ist elektrisch mit n Abtastleitungssignalchips GC verbunden.
4 ist ein schematisches Diagramm einer Anordnungsfolge von Abtastleitungs-Pads und Datenleitungs-Pads gemäß Ausführungsform 1 der Erfindung.
Die Abtastleitungs-Pads G und die Datenleitungs-Pads D (beispielsweise das erste Datenleitungs-Pad, das zweite Datenleitungs-Pad und das dritte Datenleitungs-Pad) sind in einer Anordnungsrichtung RD in einer Vielzahl von sich wiederholenden Einheiten bzw. Wiederholungseinheiten PU angeordnet. Die Summe einer Anzahl von Abtastleitungs-Pads G und einer Anzahl von Datenleitungs-Pads D in jeder Wiederholungseinheit PU ist U.
4 zeigt eine Anordnungsreihenfolge der Abtastleitungs-Pads G und der Datenleitungs-Pads D in einer Wiederholungseinheit PU, wobei die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der Wiederholungseinheit PU nicht vollständig zueinander ausgerichtet sind. Zum Beispiel können die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der Wiederholungseinheit PU in eine erste Reihe L1 und eine zweite Reihe L2 aufgeteilt werden, wie in 1 dargestellt. Ein erstes Pad in einer ersten Reihe L1 in 1 ist ein erstes Pad in 4, ein erstes Pad in einer zweiten Reihe L2 in 1 ist ein zweites Pad in 4, ein zweites Pad in einer ersten Reihe L1 in 1 ist ein drittes Pad in 4, und andere Pads sind ebenfalls in dieser Reihenfolge angeordnet.
In der vorliegenden Ausführungsform, wie in 2 gezeigt, ist ein Verhältnis einer Anzahl von in einer ersten Richtung E1 angeordneten Pixelreihen PX zu einer Anzahl von in einer zweiten Richtung E2 angeordneten Pixelreihen PX X : Y. In einem Anzeigepanel mit einer Auflösung von 1920×1080 beispielsweise ist X : Y 16 : 9. In der vorliegenden Ausführungsform enthält jedes Pixel PX m Subpixel, wobei m eine positive ganze Zahl ist. Um die Signalinterferenz zwischen den Abtastleitungs-Pads G und den Datenleitungs-Pads D zu verbessern, entsprechen die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der vorliegenden Ausführungsform einer Regel der Formel 1. $U = a \times (k \times m \times X \times h \times n \times Y)$
In der Formel 1 ist n eine Anzahl von Abtastleitungssignalchips, und a, k und h sind positive ganze Zahlen.
Ausführungsform 1
In Ausführungsform 1 wird ein Pixelarray-Substrat in einer Art von HG2D angesteuert, und jedes Subpixel überlappt zwei Datenleitungen und eine Abtastleitung. In Ausführungsform 1 ist jedes Abtastleitungs-Pad G elektrisch mit zwei entsprechenden Abtastleitungen verbunden. In der Ausführungsform 1 befindet sich ein Teil der Abtastleitungs-Pads G in der ersten Reihe L1 und der andere Teil der Abtastleitungs-Pads G in einer zweiten Reihe L2 (wie in 1 dargestellt). Ein Teil der Abtastleitungs-Pads G gehört zu einer ersten Metallschicht, und der andere Teil der Abtastleitungs-Pads G gehört zu einer zweiten Metallschicht. In Ausführungsform 1 ist a gleich 1, k gleich 4 und h gleich 1.
X: Y ist 16: 9. Jedes Pixel PX enthält 3 Subpixel, das heißt m ist 3. Das Pixelarray-Substrat hat 3 Abtastleitungssignalchips, das heißt n ist 3.
In der Ausführungsform 1 wird eine Summe aus einer Anzahl der Abtastleitungs-Pads G und einer Anzahl der Datenleitungs-Pads D in jeder Wiederholungseinheit PU durch Gleichung 1 berechnet, U = 1 × (4 × 3 × 16 + 1 × 3 × 9) = 219, was bedeutet, dass die Summe aus der Anzahl der Abtastleitungs-Pads G und der Anzahl der Datenleitungs-Pads D in jeder Wiederholungseinheit PU 219 beträgt.
Damit die Abtastleitungs-Pads G und die Datenleitungs-Pads D gleichmäßiger verteilt sind, erfüllt in der Ausführungsform 1 eine Anzahl R von Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G in einer Anordnungsrichtung RD eine Regel der Gleichung 2. $R = 2 \times m \times N$
In Gleichung 2 ist N eine ganze Zahl zwischen 1 und k + 1.
In der Ausführungsform 1 ist R = 2 × 3 × 1 bis 2 × 3 × 5, was bedeutet, dass die Anzahl der Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G von 6 bis 30 beträgt.
5 ist eine schematische Draufsicht auf ein Pixelarray-Substrat gemäß einer Ausführungsform der Erfindung. Es muss hier angemerkt werden, dass eine Ausführungsform von 5 Elementnummern und einen gewissen Inhalt der Ausführungsform von 1 verwendet, wobei ein gleiches oder ähnliches Bezugszeichen verwendet wird, um ein gleiches oder ähnliches Element darzustellen, und die Beschreibung des gleichen technischen Inhalts weggelassen wird. Für die Beschreibung der weggelassenen Teile kann auf die vorstehenden Ausführungsformen Bezug genommen werden, und die Beschreibungen dieser werden hier weggelassen.
Ein Unterschied zwischen einem Pixelarray-Substrat 20 aus 5 und dem Pixelarray-Substrat 10 aus 1 besteht darin, dass im Pixelarray-Substrat 20 verschiedene Abtastleitungen 110 nicht das gleiche Abtastleitungs-Pad G teilen.
Unter Bezugnahme auf 5, in der vorliegenden Ausführungsform, verbindet jede Gate-Übertragungsleitung 120 ein entsprechendes Abtastleitungs-Pad G elektrisch mit einer entsprechenden Abtastleitung 110.
6 ist ein schematisches Diagramm einer Anordnungsfolge von Abtastleitungs-Pads und Datenleitungs-Pads gemäß der Ausführungsform 2 der Erfindung.
Die Abtastleitungs-Pads G und die Datenleitungs-Pads D (beispielsweise das erste Datenleitungs-Pad, das zweite Datenleitungs-Pad und das dritte Datenleitungs-Pad) sind in einer Anordnungsrichtung RD in einer Vielzahl von Wiederholungseinheiten PU angeordnet. Eine Summe einer Anzahl von Abtastleitungs-Pads G und einer Anzahl von Datenleitungs-Pads D in jeder Wiederholungseinheit PU ist U.
6 veranschaulicht eine Anordnungsreihenfolge der Abtastleitungs-Pads G und der Datenleitungs-Pads D in einer Wiederholungseinheit PU, wobei die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der Wiederholungseinheit PU nicht vollständig zueinander ausgerichtet sind. Zum Beispiel können die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der Wiederholungseinheit PU in eine erste Reihe L1 und eine zweite Reihe L2 aufgeteilt werden, wie in 5 dargestellt. Ein erstes Pad in einer ersten Reihe L1 in 5 ist ein erstes Pad in 6, ein erstes Pad in einer zweiten Reihe L2 in 5 ist ein zweites Pad in 6, ein zweites Pad in einer ersten Reihe L1 in 5 ist ein drittes Pad in 6, und auch die anderen Pads sind in dieser Reihenfolge angeordnet.
In der vorliegenden Ausführungsform, wie in 2 dargestellt, ist ein Verhältnis einer Anzahl von in einer ersten Richtung E1 angeordneten Pixelreihen PX zu einer Anzahl von in einer zweiten Richtung E2 angeordneten Pixelreihen PX X: Y. In der vorliegenden Ausführungsform enthält jedes Pixel PX m Subpixel, wobei m eine positive ganze Zahl ist. Um die Signalinterferenz zwischen den Abtastleitungs-Pads G und den Datenleitungs-Pads D zu verbessern, entsprechen die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der vorliegenden Ausführungsform einer Regel der Formel 1.
Ausführungsform 2
In Ausführungsform 2 wird ein Pixelarray-Substrat in einer Art von HG2D angesteuert, und jedes Subpixel überlappt zwei Datenleitungen und eine Abtastleitung. In der Ausführungsform 2 ist jedes Abtastleitungs-Pad G elektrisch mit einer entsprechenden Abtastleitung verbunden, und verschiedene Abtastleitungen sind nicht direkt über ein Abtastleitungs-Pad oder eine Gate-Übertragungsleitung elektrisch verbunden. In der Ausführungsform 2 befindet sich ein Teil der Abtastleitungs-Pads G in einer ersten Reihe L1 und der andere Teil der Abtastleitungs-Pads G in einer zweiten Reihe L2 (wie in 5 dargestellt). Ein Teil der Abtastleitungs-Pads G gehört zu einer ersten Metallschicht, und der andere Teil der Abtastleitungs-Pads G gehört zu einer zweiten Metallschicht. In der Ausführungsform 2 ist a gleich 1, k gleich 2 und h gleich 1.
X: Y ist 16: 9. Jedes Pixel PX enthält 3 Subpixel, das heißt m ist 3. Das Pixelarray-Substrat hat 3 Abtastleitungssignalchips, das heißt n ist 3.
In der Ausführungsform 2 wird eine Summe einer Anzahl von Abtastleitungs-Pads G und einer Anzahl von Datenleitungs-Pads D in jeder Wiederholungseinheit PU durch die Gleichung 1 berechnet, U = 1 × (2 × 3 × 16 + 1 × 3 × 9) = 123, was bedeutet, dass die Summe der Anzahl der Abtastleitungs-Pads G und der Anzahl der Datenleitungs-Pads D in jeder Wiederholungseinheit PU 123 beträgt.
Damit die Abtastleitungs-Pads G und die Datenleitungs-Pads D gleichmäßiger verteilt sind, erfüllt in der Ausführungsform 2 eine Anzahl R von Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G in einer Anordnungsrichtung RD eine Regel der Gleichung 2.
In der Ausführungsform 2 ist R = 2 × 3 × 1 bis 2 × 3 × 3, was bedeutet, dass die Anzahl der Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G von 6 bis 18 beträgt t.
7 ist eine schematische Draufsicht auf ein Pixelarray-Substrat gemäß einer Ausführungsform der Erfindung. Es muss hier angemerkt werden, dass eine Ausführungsform von 7 die Elementnummern und einen Teil des Inhalts der Ausführungsform von 2A verwendet, wobei ein gleiches oder ähnliches Bezugszeichen verwendet wird, um ein gleiches oder ähnliches Element darzustellen, und die Beschreibung des gleichen technischen Inhalts weggelassen wird. Für die Beschreibung der weggelassenen Teile kann auf die vorstehenden Ausführungsformen Bezug genommen werden, und die Beschreibungen der gleichen werden hier weggelassen.
Ein Unterschied zwischen einem Pixelarray-Substrat 30 von 7 und dem Pixelarray-Substrat 10 von 2A besteht darin, dass: das Pixelarray-Substrat 30 in einer Art von Ein-Gate-Eine-Datenleitung (1G1D) angesteuert wird, und jedes der Subpixel (ein rotes Subpixel P1, ein grünes Subpixel P2 und ein blaues Subpixel P3) eine entsprechende Datenleitung 210 und eine entsprechende Abtastleitung 110 überlappt.
8 ist ein schematisches Diagramm einer Anordnungsfolge von Abtastleitungs-Pads und Datenleitungs-Pads gemäß Ausführungsform 3 der Erfindung.
Die Abtastleitungs-Pads G und die Datenleitungs-Pads D (beispielsweise das erste Datenleitungs-Pad, das zweite Datenleitungs-Pad und das dritte Datenleitungs-Pad) sind in einer Anordnungsrichtung RD in einer Vielzahl von Wiederholungseinheiten PU angeordnet. Eine Summe einer Anzahl von Abtastleitungs-Pads G und einer Anzahl von Datenleitungs-Pads D in jeder Wiederholungseinheit PU ist U.
8 veranschaulicht eine Anordnungsreihenfolge der Abtastleitungs-Pads G und der Datenleitungs-Pads D in einer Wiederholungseinheit PU, wobei die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der Wiederholungseinheit PU nicht vollständig zueinander ausgerichtet sind. Zum Beispiel können die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der Wiederholungseinheit PU in eine erste Reihe L1 und eine zweite Reihe L2 aufgeteilt sein, wie in 5 dargestellt. Ein erstes Pad in einer ersten Reihe L1 in 1 ist ein erstes Pad in 8, und ein erstes Pad in der zweiten Reihe L2 in 5 ist ein zweites Pad in 8, und ein zweites Pad in einer ersten Reihe L1 in 5 ist ein drittes Pad in 8, und die anderen Pads sind in dieser Reihenfolge angeordnet.
In der vorliegenden Ausführungsform, wie in 7 dargestellt, ist ein Verhältnis einer Anzahl von in einer ersten Richtung E1 angeordneten Pixelreihen PX zu einer Anzahl von in einer zweiten Richtung E2 angeordneten Pixelreihen PX X: Y. In der vorliegenden Ausführungsform enthält jedes Pixel PX m Subpixel, wobei m eine positive ganze Zahl ist. Um die Signalinterferenz zwischen den Abtastleitungs-Pads G und den Datenleitungs-Pads D zu verbessern, entsprechen die Abtastleitungs-Pads G und die Datenleitungs-Pads D in der vorliegenden Ausführungsform einer Regel der Formel 1.
Ausführungsform 3
In Ausführungsform 3 wird ein Pixelarray-Substrat in einer Art von 1G1D angesteuert, und jedes Subpixel überlappt eine Datenleitung und eine Abtastleitung. In der Ausführungsform 3 ist jedes Abtastleitungs-Pad G elektrisch mit einer entsprechenden Abtastleitung verbunden, und verschiedene Abtastleitungen sind nicht direkt über ein Abtastleitungs-Pad oder eine Gate-Übertragungsleitung elektrisch verbunden. In der Ausführungsform 3 befindet sich ein Teil der Abtastleitungs-Pads G in einer ersten Reihe L1 und der andere Teil der Abtastleitungs-Pads G in einer zweiten Reihe L2 (wie in 5 dargestellt). Ein Teil der Abtastleitungs-Pads G gehört zu einer ersten Metallschicht, und der andere Teil der Abtastleitungs-Pads G gehört zu einer zweiten Metallschicht. In Ausführungsform 3 sind a gleich 1, k gleich 1 und h gleich 1.
X: Y ist 16: 9. Jedes Pixel PX enthält 3 Subpixel, das heißt m ist 3. Das Pixelarray-Substrat hat 3 Abtastleitungssignalchips, das heißt n ist 3.
In der Ausführungsform 3 wird eine Summe einer Anzahl von Abtastleitungs-Pads G und einer Anzahl von Datenleitungs-Pads D in jeder Wiederholungseinheit PU durch die Gleichung 1 berechnet, U = 1 × (1 × 3 × 16 + 1 × 3 × 9) = 75, was bedeutet, dass die Summe der Anzahl der Abtastleitungs-Pads G und der Anzahl der Datenleitungs-Pads D in jeder Wiederholungseinheit PU 75 beträgt.
Damit die Abtastleitungs-Pads G und die Datenleitungs-Pads D gleichmäßiger verteilt sind, erfüllt in der Ausführungsform 3 eine Anzahl R von Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G in einer Anordnungsrichtung RD eine Regel der Gleichung 2.
In der Ausführungsform 3 ist R = 2 × 3 × 1 bis 2 × 3 × 2, was bedeutet, dass die Anzahl der Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G von 6 bis 12 beträgt.
9 ist eine schematische Draufsicht auf ein Pixelarray-Substrat gemäß einer Ausführungsform der Erfindung. 10A ist eine schematische Querschnittsansicht, die entlang der Linie aa' von 9 aufgenommen wurde. 10B ist eine schematische Querschnittsansicht entlang der Linie bb' von 9. Es ist hier zu beachten, dass eine Ausführungsform von 9 Elementnummern und einen Teil des Inhalts der Ausführungsform von 5 verwendet, wobei ein gleiches oder ähnliches Bezugszeichen verwendet wird, um ein gleiches oder ähnliches Element darzustellen, und die Beschreibung des gleichen technischen Inhalts weggelassen wird. Für die Beschreibung der weggelassenen Teile kann auf die vorstehenden Ausführungsformen Bezug genommen werden, und die Beschreibungen dieser werden hier weggelassen.
Bezugnehmend auf 9, befinden sich in einem Pixelarray-Substrat 30 die Abtastleitungs-Pads G in der gleichen Reihe. Zum Beispiel befinden sich die Abtastleitungs-Pads G alle in einer ersten Reihe L1, oder die Abtastleitungs-Pads G befinden sich alle in einer zweiten Reihe. In der vorliegenden Ausführungsform gehören die Pads (einschließlich der Abtastleitungspads G und der Datenleitungs-Pads D) in der ersten Reihe L1 zu einer ersten Metallschicht M1, und die Pads (einschließlich der Datenleitungs-Pads D) in der zweiten Reihe L2 gehören zu einer zweiten Metallschicht M2. In anderen Ausführungsformen gehören die Pads in der zweiten Reihe L2 zur ersten Metallschicht M1, und die Pads in der ersten Reihe L1 gehören zur zweiten Metallschicht M2. In der vorliegenden Ausführungsform sind alle Abtastleitungs-Pads G in einer Anordnungsrichtung RD zueinander ausgerichtet.
In der vorliegenden Ausführungsform gehören die Abtastleitungs-Pads G zur ersten Metallschicht M1, und daher kann der Signal-Offset bzw. -versatz verschiedener Abtastleitung 110 aufgrund einer Schalterstruktur (beispielsweise einer Schalterstruktur, die von der ersten Metallschicht M1 zur zweiten Metallschicht M2 umschaltet) reduziert werden.
Die erste Metallschicht M1 befindet sich auf einem Substrat SB. Eine Gate-Isolierschicht GI bedeckt die erste Metallschicht M1. Die Gate-Isolierschicht GI auf einem zur ersten Metallschicht M1 gehörenden Pad (beispielsweise einem Abtastleitungs-Pad G) weist ein Durchgangsloch TH1 auf. Eine Flachschicht PL befindet sich auf der Gate-Isolierschicht GI, und Durchgangslöcher TH2 befinden sich auf dem zur ersten Metallschicht M1 gehörenden Pad (beispielsweise dem Abtastleitungs-Pad G) und auf einem zur zweiten Metallschicht M2 gehörenden Pad (beispielsweise einem dritten Datenleitungs-Pad D3).
In einigen Ausführungsformen werden eine Vielzahl von leitenden Strukturen CP in die Durchgangslöcher TH1 und TH2 gefüllt, um jeweils mit einem entsprechenden Abtastleitungspad G dem dritten Datenleitungs-Pad D3 elektrisch verbunden zu werden. Die leitende Struktur CP ist beispielsweise aus einem Metalloxid gefertigt.
Ausführungsform 4
In Ausführungsform 4 wird ein Pixelarray-Substrat in einer Art von HG2D angesteuert, und jedes Subpixel überlappt zwei Datenleitungen und eine Abtastleitung. In der Ausführungsform 4 ist jedes Abtastleitungs-Pad G elektrisch mit zwei entsprechenden Abtastleitungen verbunden. In der Ausführungsform 4 gehören alle Abtastleitungs-Pads G zu der gleichen Metallschicht (beispielsweise der ersten Metallschicht oder der zweiten Metallschicht). In Ausführungsform 4 ist a gleich 2, k gleich 4 und h gleich 1.
X: Y ist 16: 9. Jedes Pixel PX enthält 3 Subpixel, das heißt m ist 3. Das Pixelarray-Substrat hat 3 Abtastleitungssignalchips, das heißt n ist 3.
In der Ausführungsform 4 wird eine Summe einer Anzahl von Abtastleitungs-Pads G und einer Anzahl von Datenleitungs-Pads D in jeder Wiederholungseinheit PU durch die Gleichung 1 berechnet, U = 2 × (4 × 3 × 16 + 1 × 3 × 9) = 438, was bedeutet, dass die Summe der Anzahl der Abtastleitungs-Pads G und der Anzahl der Datenleitungs-Pads D in jeder Wiederholungseinheit PU 438 beträgt.
Um die Abtastleitungs-Pads G und die Datenleitungs-Pads D gleichmäßiger zu verteilen, erfüllt in der Ausführungsform 4 eine Anzahl R von Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G in einer Anordnungsrichtung RD eine Regel der Gleichung 3. $R = 2 \times m \times N + 1$
In Gleichung 3 ist N eine ganze Zahl zwischen 1 und k + 1.
In der Ausführungsform 4 ist R = 2 × 3 × 1 + 1 bis 2 × 3 × 5 + 1, was bedeutet, dass die Anzahl der Datenleitungs-Pads D zwischen zwei benachbarten Abtastleitungs-Pads G von 7 bis 31 beträgt.
INDUSTRIELLE ANWENDBARKEIT
Die Erfindung stellt ein Pixelarray-Substrat bereit, um die gegenseitige Interferenz von Signalen zwischen einem Abtastleitungs-Pad und einem Datenleitungs-Pad zu reduzieren.

Claims

Pixelarray-Substrat, umfassend: eine Vielzahl von Abtastleitungs-Pads und eine Vielzahl von Datenleitungs-Pads, die sich auf einem Substrat befinden; eine Vielzahl von Abtastleitungen, die sich entlang einer ersten Richtung erstrecken; eine Vielzahl von Datenleitungen und eine Vielzahl von Gate-Übertragungsleitungen, die sich entlang einer zweiten Richtung erstrecken, wobei die Datenleitungen elektrisch mit den Datenleitungs-Pads verbunden sind und die Abtastleitungen elektrisch mit den Abtastleitungs-Pads durch die Gate-Übertragungsleitungen verbunden sind; eine Vielzahl von Pixeln, die sich auf dem Substrat befinden, wobei ein Verhältnis einer Anzahl von Pixelreihen, die in der ersten Richtung angeordnet sind, zu einer Anzahl von Pixelreihen, die in der zweiten Richtung angeordnet sind, X:Y beträgt, wobei jedes der Pixel m Subpixel umfasst, die elektrisch mit den Abtastleitungen und den Datenleitungen verbunden sind; mindestens einen Datenleitungssignalchip und mindestens einen Abtastleitungssignalchip, wobei der mindestens eine Datenleitungssignalchip elektrisch mit den Datenleitungs-Pads verbunden ist und der mindestens eine Abtastleitungssignalchip elektrisch mit den Abtastleitungs-Pads verbunden ist, wobei die Abtastleitung-Pads und die Datenleitungs-Pads in einer Anordnungsrichtung in einer Vielzahl von Wiederholungseinheiten angeordnet sind, wobei eine Summe einer Anzahl der Abtastleitung-Pads und einer Anzahl der Datenleitungs-Pads in jeder der Wiederholungseinheiten U ist, wobei U = a × (k × m × X + h × n × Y), wobei n eine Anzahl des mindestens einen Abtastleitungssignalchips ist und a, k und h positive ganze Zahlen sind.
Pixelarray-Substrat gemäß Anspruch 1, wobei jedes der Subpixel zwei entsprechende Datenleitungen und eine entsprechende Abtastleitung überlappt und jedes der Abtastleitungs-Pads elektrisch mit zwei entsprechenden Abtastleitungen verbunden ist.
Pixelarray-Substrat gemäß Anspruch 2, wobei ein Teil der Abtastleitungs-Pads und ein Teil der Datenleitungs-Pads zu einer ersten Metallschicht gehören und der andere Teil der Abtastleitungs-Pads und der andere Teil der Datenleitungs-Pads zu einer zweiten Metallschicht gehören, wobei a gleich 1 ist, k gleich 4 ist und h gleich 1 ist.
Pixelarray-Substrat gemäß Anspruch 3, wobei es R Datenleitungs-Pads zwischen zwei benachbarten Abtastleitungen-Pads in der Anordnungsrichtung gibt und R = 2 × m × N ist, wobei N eine ganze Zahl zwischen 1 und k + 1 ist.
Pixelarray-Substrat gemäß Anspruch 2, wobei die Abtastleitungs-Pads alle zu einer gleichen Metallschicht gehören, wobei a gleich 2, k gleich 4 und h gleich 1 ist.
Pixelarray-Substrat gemäß Anspruch 5, wobei es R Datenleitungs-Pads zwischen zwei benachbarten Abtastleitungen-Pads in der Anordnungsrichtung gibt und R = 2 × m × N + 1 ist, wobei N eine ganze Zahl zwischen 1 und k + 1 ist.
Pixelarray-Substrat gemäß Anspruch 5, wobei die Abtastleitungs-Pads in Anordnungsrichtung zueinander ausgerichtet sind.
Pixelarray-Substrat gemäß Anspruch 1, wobei jedes der Subpixel zwei entsprechende Datenleitungen und eine entsprechende Abtastleitung überlappt und verschiedene Abtastleitungen nicht direkt über die Abtastleitungs-Pads oder die Gate-Übertragungsleitungen elektrisch verbunden sind, wobei a gleich 1, k gleich 2 und h gleich 1 ist.
Pixelarray-Substrat gemäß Anspruch 8, wobei es R Datenleitungs-Pads zwischen zwei benachbarten Abtastleitung-Pads in der Anordnungsrichtung gibt und R = 2 × m × N ist, wobei N eine ganze Zahl zwischen 1 und k+1 ist.
Pixelarray-Substrat gemäß Anspruch 1, wobei jedes der Subpixel eine entsprechende Datenleitung und eine entsprechende Abtastleitung überlappt, wobei a gleich 1, k gleich 1 und h gleich 1 ist.
Pixelarray-Substrat gemäß Anspruch 10, wobei es R Datenleitungs-Pads zwischen zwei benachbarten Abtastleitung-Pads in der Anordnungsrichtung gibt und R = 2 × m × N ist, wobei N eine ganze Zahl zwischen 1 und k + 1 ist.
Pixelarray-Substrat gemäß Anspruch 1, ferner umfassend: eine Vielzahl von ersten Fan-Out-Leitungen, die die Abtastleitungs-Pads elektrisch mit den Gate-Übertragungsleitungen verbinden; und eine Vielzahl von zweiten Fan-Out-Leitungen, die die Datenleitungs-Pads elektrisch mit den Datenleitungen verbinden, wobei die ersten Fan-Out-Leitungen und die zweiten Fan-Out-Leitungen einander nicht überlappen.
Pixelarray-Substrat, umfassend: eine Vielzahl von Abtastleitungs-Pads, eine Vielzahl von ersten Datenleitungs-Pads, eine Vielzahl von zweiten Datenleitungs-Pads und eine Vielzahl von dritten Datenleitungs-Pads, die sich auf einem Substrat befinden, wobei die Abtastleitungs-Pads, die ersten Datenleitungs-Pads, die zweiten Datenleitungs-Pads und die dritten Datenleitungs-Pads in einer Anordnungsrichtung angeordnet sind; eine Vielzahl von Abtastleitungen, die sich entlang einer ersten Richtung erstrecken; eine Vielzahl von Datenleitungen und eine Vielzahl von Gate-Übertragungsleitungen, die sich entlang einer zweiten Richtung erstrecken, wobei die Abtastleitungen über die Gate-Übertragungsleitungen elektrisch mit den Abtastleitungs-Pads verbunden sind und die Datenleitungen elektrisch mit den ersten Datenleitungs-Pads, den zweiten Datenleitungs-Pads und den dritten Datenleitungs-Pads verbunden sind; eine Vielzahl von roten Subpixeln, eine Vielzahl von grünen Subpixeln und eine Vielzahl von blauen Subpixeln, die elektrisch mit den Abtastleitungen und den Datenleitungen verbunden sind, wobei die roten Subpixel elektrisch mit den ersten Datenleitungs-Pads verbunden sind, die grünen Subpixel elektrisch mit den zweiten Datenleitungs-Pads verbunden sind und die blauen Subpixel elektrisch mit den dritten Datenleitungs-Pads verbunden sind, wobei eine Anzahl der Abtastleitungs-Pads, die sich zwischen den ersten Datenleitungs-Pads und den zweiten Datenleitungs-Pads oder zwischen den dritten Datenleitungs-Pads und den zweiten Datenleitungs-Pads in der Anordnungsrichtung befinden, kleiner ist als eine Anzahl der Abtastleitungs-Pads, die sich zwischen den ersten Datenleitungs-Pads und den dritten Datenleitungs-Pads befinden; und mindestens eine COF-Schaltung, die mindestens einem Datenleitungssignalchip und mindestens einem Abtastleitungssignalchip umfasst, wobei der mindestens eine Datenleitungssignalchip elektrisch mit den ersten Datenleitungs-Pads, den zweiten Datenleitungs-Pads und den dritten Datenleitungs-Pads verbunden ist, und der mindestens eine Abtastleitungssignalchip elektrisch mit den Abtastleitungs-Pads verbunden ist.
Pixelarray-Substrat gemäß Anspruch 13, wobei die mindestens eine Chip-auf-Film (COF)-Schaltung umfasst: eine erste Isolierschicht, eine zweite Isolierschicht und eine dritte Isolierschicht, die nacheinander überlappen, und wobei sich der mindestens eine Datenleitungssignalchip und der mindestens eine Abtastleitungssignalchip auf der ersten Isolierschicht befinden; eine erste Leiterschicht, die sich zwischen der zweiten Isolierschicht und der ersten Isolierschicht befindet; eine zweite Leiterschicht, die sich zwischen der zweiten Isolierschicht und der dritten Isolierschicht befindet; eine Vielzahl von ersten Verbindungsstrukturen, die die erste Isolierschicht durchdringen und elektrisch mit der ersten Leiterschicht verbunden sind; eine Vielzahl von zweiten Verbindungsstrukturen, die die erste Isolierschicht und die zweite Isolierschicht durchdringen und elektrisch mit der zweiten Leiterschicht verbunden sind; eine Vielzahl dritter Verbindungsstrukturen, die die zweite Isolierschicht und die dritte Isolierschicht durchdringen und elektrisch mit der ersten Leiterschicht verbunden sind; und eine Vielzahl von vierten Verbindungsstrukturen, die die dritte Isolierschicht durchdringen und elektrisch mit der zweiten Leiterschicht verbunden sind, wobei der mindestens eine Datenleitungssignalchip elektrisch mit einer der ersten Leiterschicht und der zweiten Leiterschicht verbunden ist und der mindestens eine Abtastleitungssignalchip elektrisch mit der anderen der ersten Leiterschicht oder der zweiten Leiterschicht verbunden ist.