DE102015006948B4

DE102015006948B4 - Array-Substrat und Anzeigevorrichtung

Info

Publication number: DE102015006948B4
Application number: DE102015006948.9A
Authority: DE
Inventors: Wei Huang; Qiang SHU
Original assignee: Tianma Microelectronics Co Ltd; Xiamen Tianma Microelectronics Co Ltd
Current assignee: Tianma Microelectronics Co Ltd; Xiamen Tianma Microelectronics Co Ltd
Priority date: 2014-06-06
Filing date: 2015-06-05
Publication date: 2021-09-09
Anticipated expiration: 2035-06-06
Also published as: CN104062823B; US9869914B2; DE102015006948A1; US20150355517A1; CN104062823A

Abstract

Ein Array-Substrat, aufweisend:eine Mehrzahl von Pixelelementen (30, 300);eine erste Gate-Leitung (31, 41) und eine zweite Gate-Leitung (32, 42), angeordnet zwischen zwei benachbarten Zeilen von Pixelelementen;Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) angeordnet in den Pixelelementen; undGates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in zwei Pixelelementen, die in einer Zeilenrichtung benachbart zueinander sind, verbunden mit der ersten Gate-Leitung (31, 41) bzw. der zweiten Gate-Leitung (32, 42);wobei die erste Gate-Leitung (31, 41) eine Mehrzahl von ersten metallischen Strukturen (611) und eine Mehrzahl von ersten Drahtbrücken (612) aufweist, und wobei die ersten metallischen Strukturen (611) und die ersten Drahtbrücken (612) in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch eine Isolationsschicht isoliert sind, in der eine Mehrzahl von Durchgangslöchern (613, 614) jeweils zumindest Teile von zwei benachbarten ersten metallischen Strukturen (611) freilegen, und wobei die ersten Drahtbrücken (612) mit den zwei benachbarten ersten metallischen Strukturen (611) durch die Durchgangslöcher (613, 614) verbunden sind; unddie zweite Gate-Leitung (32, 42) eine Mehrzahl von zweiten metallischen Strukturen (621) und eine Mehrzahl von zweiten Drahtbrücken aufweist, und die zweiten metallischen Strukturen (621) und die zweiten Drahtbrücken in verschiedenen elektrisch leitfähigen Lagen angeordnet sind und durch eine Isolationsschicht isoliert sind, in der eine Mehrzahl von Durchgangslöchern (613, 614) jeweils zumindest Teile von zwei benachbarten zweiten metallischen Strukturen (621) freilegt, wobei die zweiten Drahtbrücken elektrisch mit den zwei benachbarten zweiten metallischen Strukturen (621) durch die Durchgangslöcher (613, 614) verbunden sind.

Description

Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf das Gebiet der Displaytechnologien und insbesondere auf ein Array-Substrat und eine Anzeigevorrichtung.
Hintergrund der Erfindung
Ein Array-Substrat eines Dünnschichttransistor (Thin Film Transistor, TFT)-Flüssigkristall-Displays (Liquid Crystal Display, LCD) wird von einer Matrix von Zeilen und Spalten angesteuert, wobei die Matrix der Zeilen und Spalten von mehreren Zeilen von Gate-Leitungen und mehreren Spalten von Datenleitungen gebildet wird, derart, dass jede Pixelelektrode in der Matrix von Zeilen und Spalten von den TFTs gesteuert ist. Unter der Voraussetzung einer unveränderlichen Auflösung wird typischerweise eine Doppel-Gate Array-Substratstruktur verwendet, um die Anzahl der Datenleitungen zu reduzieren und die Kosten eines Produkts zu senken.
Bedingt durch die Eigenschaften der Doppel-Gate Struktur selbst sind zwei Gate-Leitungen über- bzw. unterhalb einer Pixelzeile angeordnet und die TFT Elemente sind entsprechend der Leitungsführung der Gate-Leitungen so verteilt, dass derzeit TFT Elemente, die mit zwei benachbarten Pixeln derselben Zeile verbunden sind, versetzt nach oben und unten angeordnet sind. Dadurch, dass die Flächen der TFT Elemente zweier benachbarter Pixel nach oben und unten versetzt sind, sind die lichtdurchlässigen Bereiche eines jeden Pixels im Array-Substrat unsymmetrisch angeordnet, was den Anschein einer gezackten Kante eines dargestellten Bildes zur Folge hat.
Um das Erscheinungsbild einer gezackten Kante eines Bildes zu verhindern, wird gemäß dem Stand der Technik eine sogenannte Schwarzmaske (Black Matrix, BM) auf der Farbfilterseite des Substrats verwendet, um das Hervorstehen von lichtdurchlässigen Bereichen einer Mehrzahl von benachbarten Pixeln derselben Zeile abzuschirmen und dadurch das Erscheinungsbild einer gezackten Kante eines dargestellten Bildes auf Kosten eines reduzierten Ausschnittverhältnisses (aperture ratio) zu verhindern.
Zusammenfassend zeigt sich, dass eine gezackte Kante auftreten kann, wenn ein Bild mithilfe einer Doppel-Gate Array-Substratstruktur gemäß dem Stand der Technik angezeigt wird, und dass das Ausschnittverhältnis einer Doppel-Gate Array-Substratstruktur mit abschirmender Schwarzmatrix auf der Farbfilterseite des Substrats gemäß dem Stand der Technik geringer ist.
Die US 2010/0157189 A1 bezieht sich auf ein TFT-LCD-Array-Substrat und ein Ansteuerungsverfahren dafür. Das TFT-LCD-Array-Substrat umfasst ein Substrat, auf dem in einer Matrix angeordnete Pixelbereiche ausgebildet sind, wobei in jedem Pixelbereich eine erste Pixelelektrode und ein erster Dünnfilmtransistor, die sich in einer ungeraden Spalte befinden, und eine zweite Pixelelektrode und ein zweiter Dünnfilmtransistor, die sich in einer geraden Spalte befinden, ausgebildet sind; eine erste Gateleitung und eine zweite Gateleitung in jedem Pixelbereich ausgebildet sind, die erste Gateleitung mit dem Gate des ersten Dünnfilmtransistors verbunden ist und die zweite Gateleitung mit dem Gate des zweiten Dünnfilmtransistors verbunden ist; eine Datenleitung in jedem Pixelbereich ausgebildet ist und die Datenleitung mit der Source des ersten Dünnfilmtransistors bzw. der Source des zweiten Dünnfilmtransistors verbunden ist. Die vorliegende Erfindung reduziert die Anzahl der Datenleitungen und die Anzahl der Daten-Treiber-Chips oder die Pins davon, oder, reduziert die Anzahl der Gate-Linien und die Anzahl der Scan-Treiber-Chips oder die Pins davon, und reduziert die Produktionskosten des TFT-LCD.
Die CN 201 673 656 U stellt eine Flüssigkristallanzeige bereit. Auf einem Array-Substrat sind Gitterlinien und Datenlinien gebildet, Sub-Pixel-Bereiche sind auf den Kreuzungsbereichen der Gitterlinien und der Datenlinien gebildet, drei Sub-Pixel, die einem Pixel entsprechen, sind in Längsrichtung angeordnet, Pixel-Elektroden auf der gleichen Reihe sind mit einer Datenlinie verbunden, jede Datenlinie ist mit zwei Reihen von Pixel-Elektroden verbunden, die auf zwei Seiten der Datenlinie positioniert sind, zwei benachbarte Pixel-Elektroden auf der gleichen Linie zwischen zwei beliebigen benachbarten Datenlinien sind jeweils mit zwei benachbarten Datenlinien verbunden, Pixelelektroden auf der gleichen Zeile jeweils mit zwei Gitterleitungen verbunden sind, die auf einer Seite der Pixelelektroden auf der Zeile positioniert sind, eine Treiberschaltung Gitterleitungs-Treiberchips und Datenleitungs-Treiberchips enthält, und Gitterleitungs-Treibereinheiten mindestens n Gitterleitungs-Treibereinheiten zum jeweiligen Ausgeben von n Gitterleitungs-Treibersignalen mit einer Anstiegsflankendifferenz von T/m Zeit enthalten. Die Flüssigkristallanzeige kann die Anzahl der Datenleitungs-Ansteuerchips verringern und die Kosten der Flüssigkristallanzeige reduzieren.
Die US 2008/0129720 A1 offenbart, dass in einer Anzeigevorrichtung ein Zeileninversions-Treiberchip Bilddaten in eine Datenspannung mit einer positiven Polarität und eine Datenspannung mit einer negativen Polarität basierend auf positiven und negativen Gammas, die abwechselnd bei jeder Periode angelegt werden, invertiert und abwechselnd eine erste Datenspannung mit einer ersten Polarität und eine zweite Datenspannung mit einer zweiten Polarität bei einer Periode, die kleiner oder gleich einer 1 H Periode ist, ausgibt. Ein Anzeigefeld enthält eine Vielzahl von Pixeln, die die ersten und zweiten Datenspannungen von dem Zeileninversions-Treiberchip empfangen, um ein Bild anzuzeigen. Jede Pixelreihe enthält erste und zweite Pixelgruppen, die die ersten bzw. zweiten Datenspannungen empfangen, und die ersten und zweiten Pixelgruppen sind abwechselnd in jeder Pixelreihe angeordnet. Somit kann die Anzeigevorrichtung in einem Punktinversionsverfahren angesteuert werden.
Zusammenfassende Beschreibung der Erfindung
In Anbetracht dessen stellt die folgende Erfindung ein Array-Substrat und eine Anzeigevorrichtung vor.
Die vorliegende Erfindung stellt ein Array-Substrat zur Verfügung, das eine Mehrzahl von Pixelelementen aufweist, wobei eine erste Gate-Leitung und eine zweite Gate-Leitung zwischen zwei benachbarten Zeilen von Pixelelementen angeordnet sind, Dünnschichttransistoren in dem Pixelelement angeordnet sind und Gates (Gatter) der Dünnfilmtransistoren von zwei benachbarten Pixelelementen in Richtung einer Zeile mit der ersten Gate-Leitung bzw. der zweiten Gate-Leitung verbunden sind. Die erste Gate-Leitung weist eine Mehrzahl von ersten metallischen Strukturen und eine Mehrzahl von ersten Drahtbrücken auf, und die ersten metallischen Strukturen und die ersten Drahtbrücken sind in verschiedenen elektrisch leitenden Lagen angeordnet und durch eine Isolationsschicht isoliert, in der eine Mehrzahl von Durchgangslöchern jeweils zumindest Teile von zwei benachbarten ersten metallischen Strukturen freilegen, wobei die ersten Drahtbrücken mit den zwei benachbarten ersten metallischen Strukturen durch die Durchgangslöcher verbunden sind; und die zweite Gate-Leitung weist eine Mehrzahl von zweiten metallischen Strukturen und eine Mehrzahl von zweiten Drahtbrücken auf, und die zweiten metallischen Strukturen und die zweiten Drahtbrücken sind in verschiedenen elektrisch leitfähigen Lagen angeordnet und durch eine Isolationsschicht isoliert, in der eine Mehrzahl von Durchgangslöchern jeweils zumindest Teile von zwei benachbarten zweiten metallischen Strukturen freilegt, wobei die zweiten Drahtbrücken elektrisch mit den zwei benachbarten zweiten metallischen Strukturen durch die Durchgangslöcher verbunden sind.
Die vorliegende Erfindung stellt ein Array-Substrat zur Verfügung, das eine Mehrzahl von Pixelelementen aufweist, wobei eine erste Gate-Leitung und eine zweite Gate-Leitung zwischen zwei benachbarten Zeilen von Pixelelementen angeordnet sind, Dünnschichttransistoren in dem Pixelelement angeordnet sind und Gates (Gatter) der Dünnfilmtransistoren von zwei benachbarten Pixelelementen in Richtung einer Zeile mit der ersten Gate-Leitung bzw. der zweiten Gate-Leitung verbunden sind. Die erste Gate-Leitung weist eine Mehrzahl von metallischen Strukturen und eine Mehrzahl von Drahtbrücken auf, und die metallischen Strukturen und die Drahtbrücken sind in verschiedenen elektrisch leitenden Lagen angeordnet und durch eine Isolationsschicht isoliert, in der eine Mehrzahl von Durchgangslöchern zumindest jeweils Teile von zwei benachbarten metallischen Strukturen freilegt, wobei jede der Drahtbrücken elektrisch mit den beiden benachbarten Metallstrukturen durch jedes der Durchgangslöcher verbunden ist und wobei die metallischen Strukturen in der gleichen Lage angeordnet sind wie die zweite Gate-Leitung.
Die vorliegende Erfindung stellt ein Array-Substrat zur Verfügung, das eine Mehrzahl von Pixelelementen aufweist, wobei eine erste Gate-Leitung und eine zweite Gate-Leitung zwischen zwei benachbarten Zeilen von Pixelelementen angeordnet sind, Dünnschichttransistoren in dem Pixelelement angeordnet sind und Gates (Gatter) der Dünnfilmtransistoren von zwei benachbarten Pixelelementen in Richtung einer Zeile mit der ersten Gate-Leitung bzw. der zweiten Gate-Leitung verbunden sind. Die zweite Gate-Leitung weist eine Mehrzahl von metallischen Strukturen und eine Mehrzahl von Drahtbrücken auf, und die metallischen Strukturen und die Drahtbrücken sind in verschiedenen elektrisch leitenden Lagen angeordnet und durch eine Isolationsschicht isoliert, in der eine Mehrzahl von Durchgangslöchern jeweils zumindest Teile von zwei benachbarten metallischen Strukturen freilegt, wobei jede der Drahtbrücken elektrisch mit den beiden benachbarten Metallstrukturen durch jedes der Durchgangslöcher verbunden ist, und wobei die metallischen Strukturen in der gleichen Schicht angeordnet sind wie die erste Gate-Leitung.
Die vorliegende Erfindung stellt eine Anzeigevorrichtung mit einem derartigen Array-Substrat zur Verfügung.
Bei einem derartigen Array-Substrat und einer derartigen Anzeigevorrichtung, wie sie in der vorliegenden Erfindung bereitgestellt werden, weist das Array-Substrat eine Mehrzahl von Pixelelementen auf, sind eine erste Gate-Leitung und eine zweite Gate-Leitung zwischen zwei benachbarten Zeilen von Pixelelementen angeordnet, sind Dünnfilmtransistoren in den Pixelelementen angeordnet und sind Gates der Dünnfilmtransistoren in zwei in Zeilenrichtung benachbarten Pixelelementen mit der ersten Gate-Leitung bzw. der zweiten Gate-Leitung verbunden. Durch das Anordnen der ersten Gate-Leitung und der zweiten Gate-Leitung gemäß der vorliegenden Erfindung können Bereiche mit TFT Elementen, die gemäß dem Stand der Technik nach oben und nach unten versetzt angeordnet und mit einer Mehrzahl von benachbarten Pixeln verbunden sind, gradlinig angeordnet werden und dadurch das Erscheinungsbild einer gezackten Kante bei einem angezeigten Bild in einer Doppel-Gate Array-Substratstruktur abmildern.
Figurenliste

1 ist ein schematisches Strukturdiagramm eines Doppel-Gate Array-Substrats nach dem Stand der Technik;
2 ist ein schematisches Strukturdiagramm eines weiteren Doppel-Gate Array-Substrats gemäß dem Stand der Technik;
3 ist ein schematisches Strukturdiagramm eines Array-Substrats gemäß einer Ausführungsform der vorliegenden Offenbarung;
4 ist ein schematisches Strukturdiagramm der Verdrahtung von ersten Gate-Leitungen und zweiten Gate-Leitungen in einem Array-Substrat gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung;
5 ist ein schematisches Strukturdiagramm einer Verdrahtung von ersten Gate-Leitungen und zweiten Gate-Leitungen in einem Array-Substrat gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung;
6 ist ein schematisches Strukturdiagramm einer Verdrahtung von ersten Gate-Leitungen und zweiten Gate-Leitungen in einem Array-Substrat gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung;
7 zeigt schematische Schnittdarstellungen in der AA1 Richtung und der BB1 Richtung aus 6 ;
8 ist ein schematisches Strukturdiagramm einer Verdrahtung von ersten Gate-Leitungen und zweiten Gate-Leitungen in einem Array-Substrat gemäß einer weiteren Ausführungsform der vorliegenden Offenbarung;
9 ist ein schematisches Strukturdiagramm einer Art von Verdrahtung von Datenleitungen in einem Array-Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung;
10 ist ein schematisches Strukturdiagramm einer weiteren Art von Verdrahtung von Datenleitungen in einem Array-Substrat gemäß einer Ausführungsform der vorliegenden Offenbarung; und
11 ist ein schematisches Strukturdiagramm einer Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.

Ausführliche Beschreibung der Ausführungsformen
Wie in 1 illustriert ist, sind bedingt durch die Eigenschaften eines Doppel-Gates zwei Gate-Leitungen über bzw. unter einer Zeile von Pixeln, zum Beispiel die Gate-Leitung 101 und die Gate-Leitung 102 in der Figur über bzw. unter einer ersten horizontalen Zeile von Pixeln und die Gate-Leitung 103 und die Gate-Leitung 104 über bzw. unter einer zweiten horizontalen Zeile von Pixeln, angeordnet, wobei TFT Elemente der Verdrahtung der Gates folgend so verteilt anzuordnen sind, dass derzeit TFT Elementbereiche, die mit zwei in derselben Zeile benachbarten Pixeln verbunden sind, versetzt nach oben und nach unten angeordnet sind, zum Beispiel ein TFT Element 15 und ein TFT Element 16 versetzt nach oben und nach unten und ein TFT Element 16 bzw. ein TFT Element 17 nach oben und nach unten, und wobei benachbarte Pixel, die mit den nach oben und nach unten angeordneten TFT Elementen verbunden sind entsprechend ebenfalls nach oben und nach unten angeordnet sind, zum Beispiel sind ein benachbartes Pixel 12 und ein Pixel 13 versetzt nach oben und nach unten angeordnet und ein benachbartes Pixel 13 und Pixel 14 sind versetzt nach oben und nach unten angeordnet. Dadurch, dass benachbarte Pixel versetzt nach oben und nach unten angeordnet sind, sind lichtdurchlässige Bereiche eines jeden Pixels in einem Array-Substrat unsymmetrisch, was in einem Erscheinungsbild mit gezackten Kanten eines dargestellten Bildes resultiert.
Wie in 2 illustriert ist, wird gemäß dem Stand der Technik eine Schwarzmaske (Black Matrix, BM) auf der Farbfilterseite des Substrats verwendet, um das Erscheinungsbild mit gezackten Kanten eines Bildes dadurch zu verhindern, dass hervorstehende lichtdurchlässige Bereiche benachbarter Pixel der gleichen Zeile abgeschirmt sind, zum Beispiel hervorstehende lichtdurchlässige Bereiche der benachbarten Pixel 12 und 13 durch eine Schwarzmaske 20 und eine Schwarzmaske 21 abgeschirmt sind, und hervorstehende lichtdurchlässige Bereiche der benachbarten Pixel 13 und 14 durch die Schwarzmaske 21 und eine Schwarzmaske 22 abgeschirmt sind, wodurch das Erscheinungsbild einer gezackten Kante eines dargestellten Bildes auf Kosten einer Reduktion des Ausschnittverhältnisses verhindert wird.
Ausführungsformen der vorliegenden Offenbarung stellen ein Array-Substrat und eine Anzeigevorrichtung bereit, um das Erscheinungsbild mit gezackten Kanten eines durch eine Doppel-Gate Array-Substratstruktur dargestellten Bildes zu verhindern.
Wie in 3 gezeigt ist, stellt eine Ausführungsform der vorliegenden Offenbarung ein Array-Substrat mit einer Mehrzahl von Pixelelementen 30 und 300, angeordnet in Form von Matrizen, zur Verfügung, wobei das Pixelelement 30 eine Pixelelektrode 301 und einen Dünnfilmtransistor 1 verbunden mit der Pixelelektrode beinhaltet, und das Pixelelement 300 eine Pixelelektrode 302 und einen Dünnfilmtransistor 2 verbunden mit der Pixelelektrode beinhaltet, und wobei eine erste Gate-Leitung 31 und eine zweite Gate-Leitung 32 zwischen zwei benachbarten Zeilen von Pixelelementen angeordnet sind, und wobei die erste Gate-Leitung 31 und die zweite Gate-Leitung 32 in diesem Fall horizontal oder vertikal fortgeführt werden können, und wobei die beiden benachbarten Zeilen an Pixelelementen horizontal oder vertikal benachbart sein können. Die vorliegende Offenbarung ist diesbezüglich nicht beschränkt, auch wenn eine horizontale Zeilenausrichtung als Beispiel in der Beschreibung der verschiedenen Ausführungsformen der vorliegenden Offenbarung gewählt ist. Insbesondere sind Gates der Dünnfilmtransistoren 1 und 2 der beiden Pixelelemente 30 und 300 in Zeilenrichtung benachbart und sind mit der ersten Gate-Leitung 31 bzw. der zweiten Gate-Leitung 32 verbunden. Weiterhin sind Source-Elektroden und Drain-Elektroden der Dünnfilmtransistoren 1 und 2 mit derselben Datenleitung 33 verbunden.
Der 3 ist zu entnehmen, dass die erste Gate-Leitung 31 und die zweite Gate-Leitung 32 auf derselben Seite derselben horizontalen Zeile von Pixelelementen angeordnet sind, obwohl TFT Elementbereiche, die gemäß dem Stand der Technik versetzt nach oben und nach unten angeordnet sind und mit einer Mehrzahl von benachbarten Pixelelementen verbunden sind, vorliegend gradlinig angeordnet sein können, um dadurch das Erscheinungsbild einer gezackten Kante bei einem dargestellten Bild in der Doppel-Gate Array-Substratstruktur zu verringern. Hierbei können die erste Gate-Leitung 31 und die zweite Gate-Leitung 32 überlappen, beispielsweise überlappen die erste Gate-Leitung 31 und die zweite Gate-Leitung 32 in einem Bereich 303, was Kurzschlussprobleme hervorrufen kann, weswegen es wünschenswert ist, die Verdrahtung der ersten Gate-Leitung 31 und der zweiten Gate-Leitung 32 abzuändern.
Eine Verdrahtungsgestaltung einer ersten Gate-Leitung und einer zweiten Gate-Leitung in einem Array-Substrat gemäß Ausführungsformen der vorliegenden Offenbarung wird nachfolgend detailliert mit Bezug auf die Figuren beschrieben.
Wie in 4 illustriert ist, umfasst eine erste Gate-Leitung 41 eine Mehrzahl von metallischen Strukturen 411 und eine Mehrzahl von Drahtbrücken 412, wobei die metallischen Strukturen 411 und die Drahtbrücken 412 in verschiedenen elektrisch leitfähigen Lagen angeordnet und durch Isolationsschichten isoliert sind. Für eine zweite Gate-Leitung 42, die eine integrale Gate-Leitung ist, brauchen keine Drahtbrücken hergestellt werden. Optional können die metallischen Strukturen 411 in derselben Lage wie die zweite Gate-Leitung 42 hergestellt sein.
Insbesondere kann die Isolierschicht zwischen den metallischen Strukturen 411 und den Drahtbrücken 412 ein einlagiger dünner Film oder ein mehrlagiger dünner Film sein. Die Ausführungsformen der vorliegenden Offenbarung sind in dieser Hinsicht nicht beschränkt. Es ist eine Mehrzahl von Durchgangslöchern in der Isolationslage zwischen den metallischen Strukturen 411 und den Drahtbrücken 412 vorgesehen, wobei die Mehrzahl von Durchgangslöchern in diesem Fall Durchgangslöcher sind, die im Herstellungsprozess aus dem Array-Substrat herausgeätzt sind, um zumindest Teile von zwei benachbarten metallischen Strukturen 411 freizulegen. Die Drahtbrücken 412 kontaktieren dabei die zwei benachbarten metallischen Strukturen 411 durch Durchgangslöcher 413 und 414.
In der ersten Ausführungsform der vorliegenden Offenbarung sind insbesondere Gates der Dünnfilmtransistoren in zwei horizontal benachbarten Pixelelementen verbunden mit der ersten Gate-Leitung 41 bzw. der zweiten Gate-Leitung 42. Optional sind Gates von Dünnfilmtransistoren mit einer ungeraden Nummerierung mit der ersten Gate-Leitung 41 verbunden, beispielsweise sind Gates eines ersten Dünnfilmtransistors 1, eines dritten Dünnfilmtransistors 3 und eines fünften Dünnfilmtransistors 5 mit der ersten Gate-Leitung 41 verbunden, und Gates von Dünnfilmtransistoren mit gerader Nummerierung sind mit der zweiten Gate-Leitung 42 verbunden, zum Beispiel Gates sind eines zweiten Dünnfilmtransistors 2, eines vierten Dünnfilmtransistors 4 und eines sechsten Dünnfilmtransistors 6 mit der zweiten Gate-Leitung 42 verbunden. Es versteht sich, dass hierbei die Gates von Dünnfilmtransistoren mit ungerader Nummerierung auch mit der zweiten Gate-Leitung 42 und die Gates von Dünnfilmtransistoren mit gerader Nummerierung auch mit der ersten Gate-Leitung 41 verbunden sein können.
Die Dünnfilmtransistoren in der ersten Ausführungsform der vorliegenden Offenbarung können eine Top-Gate Struktur oder können eine Bottom-Gate Struktur aufweisen, wobei die Ausführungsformen der vorliegenden Offenbarung nicht beschränkt auf einen bestimmten Typ von Dünnfilmtransistoren sind. Die Dünnfilmtransistoren der ersten Ausführungsform der vorliegenden Offenbarung umfassen die Gates, eine Gate-Isolierschicht auf den Gates, eine aktive Halbleiterschicht auf der Gate-Isolierschicht, eine erste Isolierschicht, die Source-Elektroden und die Drain-Elektroden; oder aber die aktive Halbleiterschicht, eine zweite Isolierschicht auf der aktiven Halbleiterschicht, die Gates auf der zweiten Isolierschicht, eine dritte Isolierschicht auf den Gates, die Source-Elektroden und die Drain-Elektroden, in der genannten Reihenfolge von unten nach oben. Das Array-Substrat gemäß der ersten Ausführungsform der vorliegenden Offenbarung umfasst weiter eine vierte Isolierschicht auf den Dünnschichttransistoren und eine Pixelelektrodenschicht auf der vierten Isolierschicht, wobei zweite Durchgangslöcher in der vierten Isolierschicht angeordnet sind. Die Pixelelektroden sind elektrisch mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren durch die zweiten Durchgangslöcher verbunden.
Optional ist die Mehrzahl von metallischen Strukturen 411 in der ersten Gate-Leitung 41 in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt, und die zweite Gate-Leitung 42 ist in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt, wobei sie in einem Einschritt-Strukturierungsverfahren in einem speziellen Fabrikationsschritt gebildet sein können, um den Herstellungsprozess zu vereinfachen und Kosten zu sparen.
In einer bestimmten Ausgestaltung können die metallischen Strukturen 411 in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektrodenschicht hergestellt werden, oder sie können natürlich auch separat hergestellt werden. Die Drahtbrücken 412 können in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektrodenschicht hergestellt werden oder sie können selbstverständlich auch separat hergestellt werden, solange sichergestellt ist, dass die metallischen Strukturen 411 und die Drahtbrücken 412 in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch Isolationsschichten isoliert sind. Auf vergleichbare Weise kann die zweite Gate-Leitung 42 in derselben Lage wie die Gates der Dünnfilmtransistoren oder wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie kann in der Lage der Pixelelektrodenschicht hergestellt werden oder kann auch separat hergestellt werden.
Falls die metallischen Strukturen 411 oder die Drahtbrücken 412 in der ersten Gate-Leitung 41 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt sind, kann es darüber hinaus in der ersten Ausführungsform der vorliegenden Offenbarung notwendig sein, Verbindungsleitungen in einem speziellen Fabrikationsprozess herzustellen, um die Gates der Dünnfilmtransistoren mit der ersten Gate-Leitung 41 zu verbinden. Dabei können die Verbindungsleitungen durch ein Ätzen von Durchgangslöchern im Fabrikationsprozess des Array-Substrats hergestellt werden. Wenn vergleichbar damit die zweite Gate-Leitung 42 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt sind, müssen ebenfalls Verbindungsleitungen in einem speziellen Herstellungsprozess hergestellt werden, um die Gates der Dünnfilmtransistoren mit der zweiten Gate-Leitung 42 zu verbinden, wobei die Verbindungsleitungen durch das Ätzen von Verbindungslöchern im Fabrikationsprozess des Array-Substrats hergestellt werden können.
Wie in 5 dargestellt ist, umfasst eine zweite Gate-Leitung 52 eine Mehrzahl von metallischen Strukturen 521 und eine Mehrzahl von Drahtbrücken 522, wobei die metallischen Strukturen 521 und die Drahtbrücken 522 auf verschiedenen elektrisch leitenden Lagen angeordnet sind und durch Isolierschichten isoliert sind. Für eine erste Leitung 51, die eine integrierte Gate-Leitung ist, brauchen keine Drahtbrücken hergestellt werden. Optional können die metallischen Strukturen 521 in derselben Lage wie die erste Leitung 51 hergestellt werden.
Die Isolierschicht zwischen den metallischen Strukturen 521 und den Drahtbrücken 522 kann ein einlagiger dünner Film oder ein mehrlagiger dünner Film sein, wobei die Ausführungsformen der vorliegenden Offenbarung in dieser Hinsicht nicht beschränkt sind. Es ist eine Mehrzahl von Durchgangslöchern in der Isolationsschicht zwischen den metallischen Strukturen 521 und den Drahtbrücken 522 vorhanden, wobei die Mehrzahl von Durchgangslöchern in diesem Fall im Produktionsprozess aus dem Array-Substrat herausgeätzte Durchgangslöcher sind, um jeweils zumindest Teile von zwei benachbarten metallischen Strukturen 521 freizulegen. Die Durchgangsdrähte 522 verbinden die zwei benachbarten metallischen Strukturen 521 durch Durchgangslöcher 523 und 524.
In der ersten Ausführungsform der vorliegenden Offenbarung sind insbesondere Gates der Dünnfilmtransistoren in zwei horizontal benachbarten Pixelelementen mit der ersten Gate-Leitung 51 bzw. der zweiten Gate-Leitung 52 verbunden. Optional sind Gates von Dünnfilmtransistoren mit einer ungeraden Nummerierung mit der ersten Gate-Leitung 51 verbunden, beispielsweise sind Gates eines ersten Dünnfilmtransistors 1, eines dritten Dünnfilmtransistors 3 und eines fünften Dünnfilmtransistors 5 mit der ersten Gate-Leitung 51 verbunden, und Gates von Dünnfilmtransistoren mit gerader Nummerierung sind mit der zweiten Gate-Leitung 52 verbunden, zum Beispiel Gates eines zweiten Dünnfilmtransistors 2, eines vierten Dünnfilmtransistors 4 und eines sechsten Dünnfilmtransistors 6 sind mit der zweiten Gate-Leitung 52 verbunden. Es versteht sich, dass hierbei die Gates von Dünnfilmtransistoren mit ungerader Nummerierung auch mit der zweiten Gate-Leitung 52 und die Gates von Dünnfilmtransistoren mit gerader Nummerierung auch mit der ersten Gate-Leitung 51 verbunden sein können.
Die Dünnfilmtransistoren in der zweiten Ausführungsform der vorliegenden Offenbarung können eine Top-Gate Struktur oder können eine Bottom-Gate Struktur aufweisen, wobei die Ausführungsformen der vorliegenden Offenbarung nicht auf einen bestimmten Typ von Dünnfilmtransistoren beschränkt sind. Die Dünnfilmtransistoren der zweiten Ausführungsform der vorliegenden Offenbarung umfassen die Gates, eine Gate-Isolierschicht auf den Gates, eine aktive Halbleiterschicht auf der Gate-Isolierschicht, eine erste Isolierschicht, die Source-Elektroden und die Drain-Elektroden; oder aber die aktive Halbleiterschicht, eine zweite Isolierschicht auf der aktiven Halbleiterschicht, die Gates auf der zweiten Isolierschicht, eine dritte Isolierschicht auf den Gates, die Source-Elektroden und die Drain-Elektroden, in der genannten Reihenfolge von unten nach oben. Das Array-Substrat gemäß der zweiten Ausführungsform der vorliegenden Offenbarung umfasst weiter eine vierte Isolierschicht auf den Dünnschichttransistoren und eine Pixelelektrodenschicht auf der vierten Isolierschicht, wobei zweite Durchgangslöcher in der vierten Isolierschicht angeordnet sind. Die Pixelelektroden sind elektrisch mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren durch die zweiten Durchgangslöcher verbunden.
Optional ist die Mehrzahl von metallischen Strukturen 521 in der ersten Gate-Leitung 51 in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt und die zweite Gate-Leitung 52 ist in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt, wobei sie in einem Einschritt-Strukturierungsverfahren in einem speziellen Fabrikationsschritt gebildet sein können, um den Herstellungsprozess zu vereinfachen und Kosten zu sparen.
In einer bestimmten Ausgestaltung können die metallischen Strukturen 521 in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektrodenschicht hergestellt werden, oder sie können natürlich auch separat hergestellt werden. Die Drahtbrücken 522 können in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektrodenschicht hergestellt werden oder sie können selbstverständlich auch separat hergestellt werden, solange sichergestellt ist, dass die metallischen Strukturen 521 und die Drahtbrücken 522 in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch Isolationsschichten isoliert sind. Auf vergleichbare Weise kann die erste Gate-Leitung 51 in derselben Lage wie die Gates der Dünnfilmtransistoren oder wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie kann in der Lage der Pixelelektrodenschicht hergestellt werden oder kann auch separat hergestellt werden.
Falls die metallischen Strukturen 521 oder die Drahtbrücken 522 in der zweiten Gate-Leitung 52 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt sind, kann es darüber hinaus in der ersten Ausführungsform der vorliegenden Offenbarung notwendig sein, Verbindungsleitungen in einem speziellen Fabrikationsprozess herzustellen, um die Gates der Dünnfilmtransistoren mit der zweiten Gate-Leitung 52 zu verbinden. Dabei können die Verbindungsleitungen durch ein Ätzen von Durchgangslöchern im Fabrikationsprozess des Array-Substrats hergestellt werden. Wenn vergleichbar damit die erste Gate-Leitung 51 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt sind, müssen ebenfalls Verbindungsleitungen in einem speziellen Herstellungsprozess hergestellt werden, um die Gates der Dünnfilmtransistoren mit der ersten Gate-Leitung 51 zu verbinden, wobei die Verbindungsleitungen durch das Ätzen von Verbindungslöchern im Fabrikationsprozess des Array-Substrats hergestellt werden können.
Wie in 6 illustriert ist, umfasst eine erste Gate-Leitung 61 eine Mehrzahl von ersten metallischen Strukturen 611 und eine Mehrzahl von ersten Drahtbrücken 612, wobei die ersten metallischen Strukturen 611 und die ersten Drahtbrücken 612 in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch Isolierschichten isoliert sind. Eine zweite Gate-Leitung 62 umfasst eine Mehrzahl von zweiten metallischen Strukturen 621 und eine Mehrzahl von zweiten Drahtbrücken (in der Figur nicht dargestellt), wobei die zweiten metallischen Strukturen 621 und die zweiten Drahtbrücken in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch eine Isolierschicht isoliert sind.
Die Isolierschicht zwischen den ersten metallischen Strukturen 611 und den ersten Drahtbrücken 612 kann ein einlagiger dünner Film oder ein mehrlagiger dünner Film sein, wobei die Ausführungsformen der vorliegenden Offenbarung in dieser Hinsicht nicht beschränkt sind. Es ist eine Mehrzahl von Durchgangslöchern in der Isolationsschicht zwischen den ersten metallischen Strukturen 611 und den ersten Drahtbrücken 612 vorhanden, wobei die Mehrzahl von Durchgangslöchern in diesem Fall im Produktionsprozess aus dem Array-Substrat herausgeätzte Durchgangslöcher sind, um jeweils zumindest Teile von zwei benachbarten ersten metallischen Strukturen 611 freizulegen. Die ersten Drahtbrücken 612 verbinden die zwei benachbarten ersten metallischen Strukturen 611 durch Durchgangslöcher 613 und 614.
Die Isolierschicht zwischen den zweiten metallischen Strukturen 621 und den ersten Drahtbrücken 612 kann ein einlagiger dünner Film oder ein mehrlagiger dünner Film sein, wobei die Ausführungsformen der vorliegenden Offenbarung in dieser Hinsicht nicht beschränkt sind. Es ist eine Mehrzahl von Durchgangslöchern in der Isolationsschicht zwischen den zweiten metallischen Strukturen 621 und den zweiten Drahtbrücken vorhanden, wobei die Mehrzahl von Durchgangslöchern in diesem Fall im Produktionsprozess aus dem Array-Substrat herausgeätzte Durchgangslöcher sind, um zumindest Teile von zwei benachbarten zweiten metallischen Strukturen 621 freizulegen. Die zweiten Drahtbrücken 621 verbinden die zwei benachbarten zweiten metallischen Strukturen 621 durch die Durchgangslöcher.
Sowohl die erste Gate-Leitung 61 als auch die zweite Gate-Leitung 62 sind aus zwei metallischen Lagen gebildet, wobei optional die erste metallische Struktur 611 und die zweite metallische Struktur 611 in der gleichen Lage angeordnet sind. Optional sind die ersten metallischen Strukturen 621 und die zweiten Drahtbrücken in der gleichen Lage angeordnet, wobei natürlich die erste metallische Struktur 611 und die zweiten Drahtbrücken auch in derselben Lage angeordnet sein können, und die zweiten metallischen Strukturen 621 und die ersten Drahtbrücken 621 in derselben Lage angeordnet sein können. Die einzelnen Ausführungsformen der vorliegenden Offenbarung sind diesbezüglich nicht auf eine spezielle Anordnung beschränkt.
Die Dünnfilmtransistoren in der dritten Ausführungsform der vorliegenden Offenbarung können eine Top-Gate Struktur oder können eine Bottom-Gate Struktur aufweisen, wobei die Ausführungsformen der vorliegenden Offenbarung nicht beschränkt auf einen bestimmten Typ von Dünnfilmtransistoren sind. Die Dünnfilmtransistoren der dritten Ausführungsform der vorliegenden Offenbarung umfassen die Gates, eine Gate-Isolierschicht auf den Gates, eine aktive Halbleiterschicht auf der Gate-Isolierschicht, eine erste Isolierschicht, die Source-Elektroden und die Drain-Elektroden; oder die aktive Halbleiterschicht, eine zweite Isolierschicht auf der aktiven Halbleiterschicht, die Gates auf der zweiten Isolierschicht, eine dritte Isolierschicht auf den Gates, die Source-Elektroden und die Drain-Elektroden, in der genannten Reihenfolge von unten nach oben. Das Array-Substrat gemäß der dritten Ausführungsform der vorliegenden Offenbarung umfasst weiter eine vierte Isolierschicht auf den Dünnschichttransistoren und eine Pixelelektrodenschicht auf der vierten Isolierschicht, wobei zweite Durchgangslöcher in der vierten Isolierschicht angeordnet sind. Die Pixelelektroden sind elektrisch mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren durch die zweiten Durchgangslöcher verbunden.
In einer bestimmten Ausgestaltung können die ersten metallischen Strukturen 611 in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektrodenschicht hergestellt werden, oder sie können natürlich auch separat hergestellt werden. Die zweiten metallischen Strukturen 621 können in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektroden hergestellt werden oder sie können selbstverständlich auch separat hergestellt werden. Die ersten Drahtbrücken 612 können in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektroden hergestellt werden oder sie können selbstverständlich auch separat hergestellt werden. Die zweiten Drahtbrücken können in derselben Lage wie die Gates der Dünnfilmtransistoren oder in derselben Lage wie die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren hergestellt werden, oder sie können in derselben Lage wie die Pixelelektroden hergestellt werden oder sie können selbstverständlich auch separat hergestellt werden. Bei der dritten Ausführungsform der vorliegenden Offenbarung können die ersten metallischen Strukturen 611, die zweiten metallischen Strukturen 621, die ersten Drahtbrücken 612 in zahlreichen Kombinationsmustern im Herstellungsprozess angeordnet werden, solange sichergestellt ist, dass die ersten metallischen Strukturen 611 und die ersten Drahtbrücken 612 in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch Isolationsschichten isoliert sind, und die zweiten metallischen Strukturen 621 und die zweiten Drahtbrücken in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch Isolationsschichten isoliert sind. The dritte Ausführungsform der vorliegenden Offenbarung ist nicht auf einen spezielle Anordnung beschränkt.
Falls die ersten metallischen Strukturen 611 oder die ersten Drahtbrücken 612 in der ersten Gate-Leitung 61 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt sind, kann es darüber hinaus in der dritten Ausführungsform der vorliegenden Offenbarung notwendig sein, Verbindungsleitungen in einem speziellen Fabrikationsprozess herzustellen, um die Gates der Dünnfilmtransistoren mit der ersten Gate-Leitung 61 zu verbinden, wobei die Verbindungsleitungen durch ein Ätzen von Durchgangslöchern im Fabrikationsprozess des Array-Substrats hergestellt werden; und vergleichbar damit die zweiten metallischen Strukturen 621 oder die zweiten Drahtbrücken in der zweiten Gate-Leitung 62 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt sind, müssen ebenfalls Verbindungsleitungen in einem speziellen Herstellungsprozess hergestellt werden, um die Gates der Dünnfilmtransistoren mit der zweiten Gate-Leitung 62 zu verbinden, wobei die Verbindungsleitungen durch das Ätzen von Verbindungslöchern im Fabrikationsprozess des Array-Substrats hergestellt werden können.
Die Anzahl der ersten metallischen Strukturen 611 kann in einer Option die gleiche sein wie die Anzahl der zweiten metallischen Strukturen 621 und die Anzahl der ersten Drahtbrücken 612 die gleiche wie die Anzahl der zweiten Drahtbrücken. Wie in 6 illustriert ist, können Gates von Dünnfilmtransistoren in Pixelelementen mit einer ungeraden Nummer in der gleichen Richtung wie die erste Gate-Leitung 61 mit der ersten Gate-Leitung 61 verbunden sein, zum Beispiel die Gates eines ersten Dünnfilmtransistors 1, eines dritten Dünnfilmtransistors 3 und eines fünften Dünnfilmtransistors 5 sind mit der ersten Gate-Leitung 61 verbunden sein, und die Gates von Dünnfilmtransistoren in Pixelelementen mit ungerader Nummerierung in der gleichen Richtung wie die zweite Gate-Leitung 62 sind mit der zweiten Gate-Leitung 62 verbunden, zum Beispiel sind Gates von einem Dünnfilmtransistor 2, einem vierten Dünnfilmtransistor 4 und einem sechsten Dünnfilmtransistor 6 mit der zweiten Gate-Leitung 62 verbunden. Es versteht sich, dass hierbei die Gates der Dünnfilmtransistoren in Pixelelementen mit einer ungeraden Nummerierung in derselben Richtung wie die zweite Gate-Leitung 62 mit der zweiten Gate-Leitung 62 verbunden sein können, und dass Gates von Dünnfilmtransistoren in Pixelelementen mit gerader Nummerierung in der gleichen Richtung wie die erste Gate-Leitung 61 mit der ersten Gate-Leitung 61 verbunden werden können.
7 stellt schematisch Querschnitte in der AA1 Richtung und der BB1 Richtung der 6 dar, wobei in 7 die Abschnitte 70 die Schnittdarstellungen in der AA1 Richtung und die Abschnitte 71 die Schnittdarstellung in BB1 Richtung wiedergeben. Die ersten metallischen Strukturen 611 und die ersten Drahtbrücken 612 in der ersten Verbindungsleitung sind in verschiedenen elektrisch leitenden Ebenen angeordnet und isoliert durch die Isolationsschicht 72, wobei die ersten metallischen Strukturen 611 voneinander beabstandet sind. Es ist eine Mehrzahl von Durchgangslöchern in der Isolierschicht 72 angeordnet, um zumindest jeweils Teile von zwei benachbarten ersten metallischen Strukturen 611 an der jeweiligen Position der Durchgangslöcher freizulegen. Die ersten Drahtbrücken 612 kontaktieren benachbarte erste metallische Strukturen 611 durch Durchgangslöcher 613 und 614.
Wie in 8 illustriert ist, kann im Herstellungsprozess eines Array-Substrats gemäß einer vierten Ausführungsform der vorliegenden Offenbarung eine erste Gate-Leitung 80 oder eine zweite Gate-Leitung 81 in verschiedenen elektrisch leitenden Lagen hergestellt werden, wobei vorliegend keine Drahtbrücken benötigt werden, um entweder die erste Gate-Leitung 80 oder die Gate-Leitung 81 herzustellen.
In einer optionalen Ausgestaltung eines Array-Substrats gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet darüber hinaus eine Pixelelektrodenschicht. Die erste Gate-Leitung 80 oder die zweite Gate-Leitung 81 ist in derselben Lage produziert wie die Pixelelektrodenschicht. Die Pixelelektrodenschicht kann eine elektrisch leitende Schicht aus Metall oder eine elektrisch leitende Schicht aus Indium-Zinn-Oxid (Indium Tin Oxide, ITO) sein.
Insbesondere kann in der vierten Ausführung der vorliegenden Offenbarung die erste Gate-Leitung 80 in derselben Lage wie die Pixelelektronenschicht oder derselben Lage wie die Gates der Dünnfilmtransistoren oder der Lage der Source-Elektroden oder der Drain-Elektroden der Dünnfilmtransistoren hergestellt werden. Alternativ kann selbstverständlich eine elektrisch leitfähige Lage separat in einem speziellen Herstellungsprozess hergestellt werden. Wenn die erste Gate- Leitung 80 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren erstellt ist, müssen weitere Verbindungsleitungen in einem besonderen Fabrikationsschritt hergestellt werden, um die Gates der Dünnfilmtransistoren mit der ersten Gate-Leitung 80 zu verbinden, wobei die Verbindungsleitungen im Fabrikationsprozess des Array-Substrats durch das Ätzen von Durchgangslöchern erstellt werden können. Auf vergleichbare Weise kann die zweite Gate-Leitung 81 in derselben Lage wie die Pixelelektronenlage oder derselben Lage wie die Gates der Dünnfilmtransistoren oder der Source-Elektrode oder der Drain-Elektrode der Dünnfilmtransistoren hergestellt werden. Selbstverständlich kann eine elektrisch leitende Schicht separat in einem speziellen Herstellungsprozess erstellt werden, solange sichergestellt ist, dass die erste Gate-Leitung 80 und die zweite Gate-Leitung 81 in verschiedenen elektrisch leitenden Lagen erstellt sind und durch die Isolationsschicht isoliert sind. Wenn die zweite Gate-Leitung 81 nicht in derselben Lage wie die Gates der Dünnfilmtransistoren hergestellt ist, müssen wiederum vergleichbar Verbindungsleitungen in einem speziellen Herstellungsprozess hergestellt werden, um die Gates der Dünnfilmtransistoren mit der zweiten Gate-Leitung 81 zu verbinden. Dabei können die Verbindungsleitungen durch das Ätzen von Durchgangslöchern im Herstellungsprozess des Array-Substrats hergestellt werden.
In den Ausführungsformen der vorliegenden Offenbarung wird dieselbe Datenleitung von den Source-Elektroden oder den Drain-Elektroden von Dünnfilmtransistoren in zwei Pixelelementen, die in Zeilenrichtung benachbart sind, geteilt. Die Verdrahtungsbedingungen für Datenleitungen in der ersten bis vierten Ausführungsform der vorliegenden Offenbarung werden nachfolgend kurz mit Bezug zu den Zeichnungen beschrieben.
9 illustriert eine Verdrahtungsgestaltung von Datenleitungen in den Ausführungsformen der vorliegenden Offenbarung, wobei die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren 1 und 2 in den zwei Pixelelementen 30 und 300 benachbart in Zeilenrichtung mit der gleichen Datenleitung 33 verbunden sind. Das Verdrahtungsschema der Gate-Leitungen, die mit den entsprechenden Dünnfilmtransistoren in der Figur verbunden sind, ist das gleiche wie das Verdrahtungsschema der Gate-Leitungen in der ersten bis vierten Ausführungsform der vorliegenden Offenbarung, auch wenn dieses in 9 nicht konkret dargestellt ist. Da dieselbe Datenleitung 33 von den Dünnfilmtransistoren 1 und 2 geteilt wird, kann die Anzahl der Datenleitungen reduziert werden.
10 illustriert eine weiteres Verdrahtungsgestaltung von Datenleitungen in den Ausführungsformen der vorliegenden Offenbarung, wobei in den Ausführungsbeispielen der vorliegenden Offenbarung die Source-Elektroden oder die Drain-Elektroden der Dünnfilmtransistoren 1 und 2 in den beiden Pixelelementen 30 und 300, die in Zeilenrichtung benachbart sind, mit Datenleitungen 101a bzw. 101b verbunden sind. Das Verdrahtungsschema der Gate-Leitungen, die mit den entsprechenden Dünnfilmtransistoren in der Figur verbunden sind, ist dasselbe wie das Verdrahtungsschema der Gate-Leitungen in der ersten bis vierten Ausführungsform der vorliegenden Offenbarung, auch wenn dieses nicht konkret in 10 wiedergegeben ist. In der Figur gibt ein Pfeil die Richtung, in der ein eingegebenes Datensignal auf einer Datenleitung wandert an, wobei dasselbe Datensignal auf die Datenleitung 101a und 101b, die mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren 1 bzw. 2 verbunden sind, eingespeist wird. Dasselbe Datensignal wird auf die Datenleitung 102a und 102b eingespeist, welche mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren 3 bzw. 4 verbunden sind, und dasselbe Datensignal wird auf die Datenleitung 103a und 103b eingespeist, die mit Source-Elektroden oder Drain-Elektroden der Dünnfilmtransistoren 5 bzw. 6 verbunden sind.
Insbesondere da das gleiche Datensignal auf den Datenleitung 101a und 101b eingespeist wird, können die Datenleitungen, die mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren 1 bzw. 2 verbunden sind, als ein und dieselben Datenleitungen angesehen werden. Ein horizontaler Pfeil repräsentiert ein gemeinsames Datensignal auf allen Datenleitungen, die mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren 1 und 2 verbunden sind. Auch wenn die Anzahl von Datenleitungen, die mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren 1 und 2 verbunden sind, im Pixelbereich des Array-Substrats nicht vermindert ist, ist die Anzahl von Verbindungsleitungen zu einem Treiberschaltkreis reduziert.
Ein Verfahren zur Herstellung des Array-Substrats der verschiedenen Ausführungsformen der vorliegenden Offenbarung wird nachfolgend kurz beschrieben. Die praktische Umsetzung des Herstellungsprozesses wird bei verschiedenen Verdrahtungsschemata der Gate-Leitungen und Verdrahtungsschemata der Datenleitungen unterschiedlich sein. Nur einer der Herstellungsprozesse wird nachfolgend kurz beschrieben.
Zuerst wird eine erste Schicht aus Metall auf einem Glassubstrat abgeschieden und geätzt. Dabei kann die erste Lage von Metall eine Einfachlage aus Metall sein oder kann eine zusammengesetzte Metalllage sein. Die abgeschieden und geätzte erste Metalllage kann die Gates der Dünnfilmtransistoren bilden oder kann die erste Gate-Leitung oder die erste metallische Struktur in der ersten Gate-Leitung oder die Drahtbrücken in der ersten Gate-Leitung darstellen, oder kann die zweite Gate-Leitung oder die metallischen Strukturen in der zweiten Gate-Leitung oder die Drahtbrücken in der zweiten Gate-Leitung darstellen.
Eine erste Isolationsschicht wird abgeschieden und geätzt nach dem Herstellungsprozess der ersten Lage aus Metall, um erste Durchgangslöcher auszuformen, um zwischen einer ersten Gate-Leitung auf eine zweite Gate-Leitung umzuwechseln. Beispielsweise ist in bestimmten Ausführungsformen der vorliegenden Offenbarung, bei denen die erste Gate-Leitung die Mehrzahl von ersten Metallstrukturen und die Mehrzahl von Drahtbrücken umfasst und die ersten metallischen Strukturen und die Drahtbrücken auf verschiedenen elektrisch leitenden Schichten angeordnet sind und isoliert sind durch die erste Isolationsschicht, eine Mehrzahl von ersten Durchgangslöchern in der ersten Isolationsschicht vorgesehen, um zumindest jeweils Teile von zwei benachbarten ersten metallischen Strukturen freizulegen, und die ersten Drahtbrücken sind elektrisch mit den beiden benachbarten ersten Metallstrukturen durch die ersten Durchgangslöcher verbunden, wodurch das Umwechseln auf die erste Gate-Leitung erzielt wird.
A-Si n+ a-Si Dünnfilme werden nach der Herstellung der ersten Isolationsschicht abgeschieden und geätzt, wobei die geätzten a-Si n+ a-Si Dünnfilme die aktive Halbleiterschicht der Dünnfilmtransistoren darstellen.
Eine zweite Schicht aus Metall wird abgeschieden und geätzt nach der Herstellung der A-Si und n+ a-Si Dünnfilme, wobei wiederum die zweite Lage aus Metall eine Einfachlage aus Metall sein kann oder ein zusammengesetztes Metall. Die abgeschiedene und geätzte zweite Lage aus Metall kann die Source-Elektroden und die Drain-Elektroden des Dünnfilmtransistors bilden oder kann die erste Gate-Leitung oder die metallischen Strukturen in der ersten Gate-Leitung oder die Drahtbrücken in der ersten Gate-Leitung darstellen, oder kann die zweite Gate-Leitung oder die metallischen Strukturen in der zweiten Gate-Leitung oder die Drahtbrücken in der zweiten Gate-Leitung sein.
Eine zweite Isolationsschicht wird nach dem Herstellungsprozess der zweiten Lage aus Metall abgeschieden und geätzt, um zweite Durchgangslöcher zu bilden, durch die eine Pixelelektrode, die später abgeschieden wird, mit den Source-Elektroden oder den Drain-Elektroden der Dünnfilmtransistoren verbunden werden kann.
Die transparente Pixelelektrodenschicht wird nach dem Fabrikationsprozess der zweiten Isolationsschicht abgeschieden und geätzt, wobei die abgeschieden und geätzte transparente Pixelelektrodenschicht die Pixelelektroden des Array-Substrats darstellen kann, oder die erste Gate-Leitung oder die erste metallischen Strukturen in der ersten Gate-Leitung oder die Drahtbrücken in der ersten Gate-Leitung darstellen kann, oder die zweite Gate-Leitung oder die metallischen Strukturen in der zweiten Gate-Leitung oder die Drahtbrücken in der zweiten Gate-Leitung darstellen kann. Optional besteht die transparente Pixelelektrodenschicht in den Ausführungsformen der vorliegenden Offenbarung aus ITO.
Weiterhin ist der Herstellungsprozess des Array-Substrats in den Ausführungsformen der vorliegenden Offenbarung entsprechend übertragbar auf einen Niedertemperatur-Polysilizium (Low Temperature Poly-Silicon, LTPS) Prozess.
Eine Ausführungsform der vorliegenden Offenbarung stellt weiterhin eine Anzeigevorrichtung zur Verfügung, die insbesondere ein Handgerät wie in 11 dargestellt sein kann oder selbstverständlich eine andere Art einer Anzeigevorrichtung, beispielsweise ein LCD-Fernseher. Eine derartige Anzeigevorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet das zuvor beschriebene Array-Substrat.
Offensichtlich kann der Fachmann verschiedene Modifikationen und Abänderungen an der vorliegenden Offenbarung vornehmen, ohne vom Geltungsbereich der vorliegenden Offenbarung abzuweichen. Auf diese Weise soll die vorliegende Offenbarung auch diese Modifikation und Abänderungen umfassen, solange die Modifikationen und Abänderungen in den Geltungsbereich der Patentansprüche und ihrer Äquivalente fallen, die der vorliegenden Offenbarung beigefügt sind.

Claims

Ein Array-Substrat, aufweisend: eine Mehrzahl von Pixelelementen (30, 300); eine erste Gate-Leitung (31, 41) und eine zweite Gate-Leitung (32, 42), angeordnet zwischen zwei benachbarten Zeilen von Pixelelementen; Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) angeordnet in den Pixelelementen; und Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in zwei Pixelelementen, die in einer Zeilenrichtung benachbart zueinander sind, verbunden mit der ersten Gate-Leitung (31, 41) bzw. der zweiten Gate-Leitung (32, 42); wobei die erste Gate-Leitung (31, 41) eine Mehrzahl von ersten metallischen Strukturen (611) und eine Mehrzahl von ersten Drahtbrücken (612) aufweist, und wobei die ersten metallischen Strukturen (611) und die ersten Drahtbrücken (612) in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch eine Isolationsschicht isoliert sind, in der eine Mehrzahl von Durchgangslöchern (613, 614) jeweils zumindest Teile von zwei benachbarten ersten metallischen Strukturen (611) freilegen, und wobei die ersten Drahtbrücken (612) mit den zwei benachbarten ersten metallischen Strukturen (611) durch die Durchgangslöcher (613, 614) verbunden sind; und die zweite Gate-Leitung (32, 42) eine Mehrzahl von zweiten metallischen Strukturen (621) und eine Mehrzahl von zweiten Drahtbrücken aufweist, und die zweiten metallischen Strukturen (621) und die zweiten Drahtbrücken in verschiedenen elektrisch leitfähigen Lagen angeordnet sind und durch eine Isolationsschicht isoliert sind, in der eine Mehrzahl von Durchgangslöchern (613, 614) jeweils zumindest Teile von zwei benachbarten zweiten metallischen Strukturen (621) freilegt, wobei die zweiten Drahtbrücken elektrisch mit den zwei benachbarten zweiten metallischen Strukturen (621) durch die Durchgangslöcher (613, 614) verbunden sind.
Ein Array-Substrat, aufweisend: eine Mehrzahl von Pixelelementen (30, 300); eine erste Gate-Leitung (31, 41) und eine zweite Gate-Leitung (32, 42), angeordnet zwischen zwei benachbarten Zeilen von Pixelelementen; Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) angeordnet in den Pixelelementen; und Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in zwei Pixelelementen, die in einer Zeilenrichtung benachbart zueinander sind, verbunden mit der ersten Gate-Leitung (31, 41) bzw. der zweiten Gate-Leitung (32, 42); wobei die erste Gate-Leitung (31, 41) eine Mehrzahl von metallischen Strukturen und eine Mehrzahl von Drahtbrücken aufweist, und die metallischen Strukturen und die Drahtbrücken in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch eine Isolationsschicht isoliert sind, in der eine Mehrzahl von Durchgangslöchern (613, 614) zumindest jeweils Teile von zwei benachbarten metallischen Strukturen freilegt, wobei jede der Drahtbrücken elektrisch mit den beiden benachbarten Metallstrukturen durch jedes der Durchgangslöcher verbunden ist und wobei die metallischen Strukturen in der gleichen Lage angeordnet sind wie die zweite Gate-Leitung (32, 42).
Ein Array-Substrat, aufweisend: eine Mehrzahl von Pixelelementen (30, 300); eine erste Gate-Leitung (31, 41) und eine zweite Gate-Leitung (32, 42), angeordnet zwischen zwei benachbarten Zeilen von Pixelelementen; Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) angeordnet in den Pixelelementen; und Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in zwei Pixelelementen, die in einer Zeilenrichtung benachbart zueinander sind, verbunden mit der ersten Gate-Leitung (31, 41) bzw. der zweiten Gate-Leitung (32, 42); wobei die zweite Gate-Leitung (32, 42) eine Mehrzahl von metallischen Strukturen und eine Mehrzahl von Drahtbrücken aufweist, und die metallischen Strukturen und die Drahtbrücken in verschiedenen elektrisch leitenden Lagen angeordnet sind und durch eine Isolationsschicht isoliert sind, in der eine Mehrzahl von Durchgangslöchern (613, 614) jeweils zumindest Teile von zwei benachbarten metallischen Strukturen freilegt, wobei jede der Drahtbrücken elektrisch mit den beiden benachbarten Metallstrukturen durch jedes der Durchgangslöcher verbunden ist, und wobei die metallischen Strukturen in der gleichen Schicht angeordnet sind wie die erste Gate-Leitung (31, 41).
Das Array-Substrat gemäß einem der Ansprüche 1 bis 3, wobei die Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) aufweisen: Gates, eine Gate-Isolationsschicht auf den Gates, eine aktive Halbleiterschicht auf der Gate-Isolationsschicht, eine erste Isolationsschicht auf der aktiven Halbleiterschicht und Source-Elektroden und Drain-Elektroden auf der ersten Isolationsschicht, oder eine aktive Halbleiterschicht, eine zweite Isolationsschicht auf der aktiven Halbleiterschicht, Gates auf der zweiten Halbleiterschicht, eine dritte Isolationsschicht auf den Gates und Source-Elektroden und Drain-Elektroden auf der dritten Isolationsschicht.
Das Array-Substrat gemäß Anspruch 1, wobei das Array-Substrat weitere Verbindungsleitungen aufweist, die die Gates der Dünnfilmtransistoren mit der ersten Gate-Leitung (31, 41) oder der zweiten Gate-Leitung (32, 42) verbinden, wenn die erste Gate-Leitung (31, 41) und/oder die zweite Gate-Leitung (32, 42) nicht in derselben Lage angeordnet ist wie die Lage der Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6).
Das Array-Substrat gemäß Anspruch 5, wobei die erste Gate-Leitung (31, 41) mit den Gates der Dünnfilmtransistoren in den Pixelelement mit ungerader Nummerierung in einer Zeilenrichtung verbunden ist, und die zweite Gate-Leitung (32, 42) mit den Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in den Pixelelementen mit gerader Nummerierung in derselben Zeile verbunden ist, oder die erste Gate-Leitung (31, 41) mit den Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in den Pixelelementen mit gerader Nummerierung in Zeilenrichtung verbunden ist und die zweite Gate-Leitung (32, 42) mit den Gates von Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in Pixelelementen mit ungerader Nummerierung in derselben Zeile verbunden ist.
Das Array-Substrat gemäß einem der Ansprüche 1 bis 6, wobei die metallischen Strukturen oder die Drahtbrücken die gleiche Metalllage sind wie die Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6).
Das Array-Substrat gemäß Anspruch 4, wobei das Array-Substrat weiter eine Pixelelektrodenschicht aufweist und wobei die erste Gate-Leitung (31, 41) in derselben Lage hergestellt ist wie die Pixelelektrodenschicht oder wie eine Lage der Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) oder wie die Lagen der Source-Elektrode und der Drain-Elektrode der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6); oder die zweite Gate-Leitung (32, 42) in derselben Lage wie die Pixelelektrodenschicht oder wie eine Lage der Gates der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) oder wie die Lagen der Source-Elektrode und der Drain-Elektrode der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) hergestellt ist.
Das Array-Substrat gemäß einem der Ansprüche 1 bis 8, wobei die gleiche Datenleitung von den Source-Elektroden und den Drain-Elektroden der Dünnfilmtransistoren (1, 2, 3, 4, 5, 6) in zwei in Zeilenrichtung benachbarten Pixelelementen geteilt wird.
Eine Anzeigevorrichtung, aufweisend das Array-Substrat gemäß einem der Ansprüche 1 bis 9.