JP4392325B2

JP4392325B2 - インプレーンスイッチング方式の液晶表示素子及びその製造方法

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Inventors: 元錫姜
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Description

本発明は、インプレーンスイッチング方式の液晶表示素子に関し、特に、開口率の向上を図ることができるクワッドタイプ(Quad type)インプレーンスイッチング方式の液晶表示素子及びその製造方法に関する。

高画質、低電力の平板表示素子として主に用いられるねじれネマチック方式(Twisted Nematic Mode)の液晶表示素子は、視野角が狭いという欠点がある。これは、液晶分子の屈折率異方性に起因するもので、基板と水平に配向された液晶分子が、液晶パネルに電圧が印加されるときに基板とほぼ垂直な方向に配向されるためである。

従って、最近、液晶分子を基板とほぼ水平な方向に配向して視野角の問題を解決するインプレーンスイッチング方式(In Plane Switching Mode)の液晶表示素子が活発に研究されている。

図７は、関連技術のインプレーンスイッチング方式の液晶表示素子の単位画素を概略的に示すもので、図７ａは平面図、図７ｂは図７ａのＩ-Ｉ'線断面図である。

図に示すように、Ｒ(Red)、Ｇ(Green)、Ｂ(Blue)のサブ画素が一つの単位画素を構成し、それぞれのサブ画素は、透明な第１基板１０上に縦横に配列されたゲートライン１及びデータライン３により定義される。実際の液晶表示素子においては、ｎ個のゲートライン１とｍ個のデータライン３とが交差してｎ×ｍ個のサブ画素が存在するが、図においては、説明の便宜のために、Ｒ、Ｇ、Ｂサブ画素のみを示す。以下、Ｒ、Ｇ、Ｂサブ画素を単位画素と定義して説明する。

前記サブ画素を定義するゲートライン１とデータライン３との交差点には、薄膜トランジスタ９が配置され、前記薄膜トランジスタ９は、ゲート電極１ａ、半導体層５及びソース／ドレイン電極２ａ、２ｂにより構成される。

また、前記サブ画素内には、前記ゲートライン１と平行に共通ライン４が配列され、液晶分子をスイッチングさせる少なくとも一対の電極、即ち、共通電極６(６ａ〜６ｃ)及び画素電極７(７ａ、７ｂ)がデータライン３と平行に配列される。このとき、前記共通電極６及び画素電極７は、前記共通ライン４及びドレイン電極２ｂにそれぞれ接続される。且つ、前記ソース及びドレイン電極２ａ、２ｂを含む第１基板１０の上部には、保護膜１１及び第１配向膜１２ａが塗布されている。

また、前記共通ライン４、前記共通ライン４と重畳して形成され、画素電極７と接続される画素電極ライン１４、及びこれらの共通ライン４と画素電極ライン１４との間に介在された絶縁膜８によりストレージキャパシタが形成される。

一方、第２基板２０には、光漏れを防止するためのブラックマトリックス２１及びそれぞれのサブ画素に対応するＲ、Ｇ、Ｂのカラーフィルタ２３ａ〜２３ｃが形成され、前記第１配向膜１２ａと共に液晶の初期配向状態を決定する第２配向膜１２ｂが塗布される。また、前記第１基板１０と第２基板２０間には、前記共通電極６及び画素電極７に印加される電圧により光を透過させる液晶層１３が形成されている。

このような構造を有する関連技術のインプレーンスイッチング方式の液晶表示素子は、共通電極６及び画素電極７が同一平面上に配置されて横電界を発生するため、視野角を向上させることができるという利点を有する。

しかしながら、このような関連技術のインプレーンスイッチング方式の液晶表示素子においては、画面が表示される画素領域内に共通電極６及び画素電極７が配置されているため、開口率が低下して輝度が減少するという問題点があった。

本発明は、このような問題点を解決するために提案されたもので、Ｒ(Red)、Ｇ(Green)、Ｂ(Blue)、Ｗ(White)サブ画素を一つの画素として構成して、画面の輝度を向上させることができるインプレーンスイッチング方式の液晶表示素子を提供することを目的とする。

本発明の他の目的は、Ｒ、Ｇ、Ｂ、Ｗの四つのサブ画素をクワッドタイプ(２×２配列)に配置して、開口率を效果的に向上させることができるインプレーンスイッチング方式の液晶表示素子を提供することにある。

本発明のさらに他の目的は、上下に配置されたサブ画素間に共通ラインを配置して、前記二つのサブ画素が共通ラインを共有するようにすることにより、サブ画素の面積を容易に調節することができるインプレーンスイッチング方式の液晶表示素子及びその製造方法を提供することにある。

このような目的を達成するための本発明によるインプレーンスイッチング方式の液晶表示素子は、第１及び第２基板と、前記第１基板上に水平方向に配列された複数のゲートラインと、前記第１基板上に垂直方向に配列され、前記ゲートラインと共に画素領域を定義する複数のデータラインと、これらのゲートラインの間に配置され、前記画素領域を分割して第１領域と第２領域とに分け、２×２配列を有する第１〜第４サブ画素を定義する共通ラインと、前記第１〜第４サブ画素内に配置された少なくとも一対の共通電極及び画素電極と、前記第１領域の画素電極と接続され、前記ゲートライン上に配置された第１ストレージラインと、前記第２領域の画素電極と接続され、前記共通ライン上に配置された第２ストレージラインと、前記ゲートラインとデータラインとの交差領域に形成されたスイッチング素子と、前記第１基板と第２基板間に形成された液晶層と、を含んで構成される。

また、本発明によるインプレーンスイッチング方式の液晶表示素子は、第１及び第２基板と、前記第１基板上に水平方向に配列された複数のゲートラインと、前記第１基板上に垂直方向に配列され、前記ゲートラインと共に画素領域を定義する複数のデータラインと、前記画素領域を第１領域と第２領域とに分け、２×２配列を有するＲ、Ｇ、Ｂ、Ｗサブ画素を定義する共通ラインと、前記サブ画素内に配置され、水平電界を発生する少なくとも一対の共通電極及び画素電極と、前記ゲートライン上に配置された第１ストレージラインと、前記共通ライン上に配置された第２ストレージラインと、前記共通電極と共通ラインとを電気的に連結する第１コンタクトホールと、前記第１領域の画素電極と第１ストレージラインとを電気的に連結する第２コンタクトホールと、前記第２領域の画素電極と第２ストレージラインとを電気的に連結する第３コンタクトホールと、前記ゲートラインとデータラインとの交差領域に形成されたスイッチング素子と、前記第１基板と第２基板間に形成された液晶層と、を含んで構成される。

そして、本発明によるインプレーンスイッチング方式の液晶表示素子の製造方法は、第１及び第２基板を用意する段階と、前記第１基板上に、複数のゲートライン、及び前記ゲートライン間に前記ゲートラインと並んで共通ラインを形成する段階と、前記ゲートラインに対し垂直に配置され、前記ゲートライン及び共通ラインと共にＲ、Ｇ、Ｂ、Ｗサブ画素を定義する複数のデータライン、前記ゲートラインと重畳して第１ストレージキャパシタを形成する第１ストレージライン、並びに前記共通ラインと重畳して第２ストレージキャパシタを形成する第２ストレージラインを形成する段階と、前記第１及び第２ストレージラインを含む基板の全面に保護膜を形成する段階と、前記保護膜上に共通電極及び画素電極を形成する段階と、を含んでなる。

本発明によれば、インプレーンスイッチング方式の液晶表示素子において、Ｒ、Ｇ、Ｂ、Ｗサブ画素を２×２配列に配置して、輝度を向上させることができる。

また、本発明は、上下に配置されたサブ画素が一つの共通ラインを共有するようにすることにより、開口率を向上させることができる。

また、本発明は、垂直に配置されたサブ画素が共通ラインを共有するようにし、上部に位置するサブ画素のストレージキャパシタをフロントゲートライン上に形成し、下部に位置するサブ画素のストレージキャパシタを共通ラインに形成することにより、共通ラインの幅を效果的に減らして開口率をさらに向上させることができる。

以下、図面を参照して本発明によるインプレーンスイッチング方式の液晶表示素子及びその製造方法に関して詳細に説明する。

図１は、本発明の第１実施形態による、４ブロック光透過領域を有するインプレーンスイッチング方式の液晶表示素子を示す図である。

図に示すように、本発明の第１実施形態によるインプレーンスイッチング方式の液晶表示素子は、既存のＲ、Ｇ、Ｂサブ画素１００ａ、１００ｂ、１００ｃにＷ１００ｄサブ画素を追加するもので、元来のＲ、Ｇ、Ｂサブ画素から構成された単位画素の面積はそのまま維持し、それぞれのサブ画素の幅を減らすることで確保された空間にＷ画素１００ｄを追加する。

前記サブ画素１００ａ、１００ｂ、１００ｃ、１００ｄは、縦横に配列されたゲートライン１０１及びデータライン１０３によって定義され、それぞれのサブ画素１００ａ、１００ｂ、１００ｃ、１００ｄ内には、共通ライン１０４及び画素電極ライン１１４から垂直分岐されて画素内で横電界を発生させる画素電極１０７及び共通電極１０６が交代に配置される。また、前記共通ライン１０４及び画素電極ライン１１４は、相互重畳し、ゲート絶縁膜(図示せず)を介在してストレージキャパシタ(Cst)を形成する。

また、前記ゲートライン１０１上には、スイッチング素子として薄膜トランジスタ１０９が配置される。該薄膜トランジスタ１０９は、ゲートライン１０１上にパターン形態に形成された半導体層１０５と、該半導体層１０５上に形成され、データライン１０３から引出しされたソース電極１０２ａと、該前記ソース電極１０２ａと対向し、画素電極ライン１１４と電気的に連結されたドレイン電極１０２ｂと、から構成される。また、詳細に図示されてはいないが、前記ゲートライン１０１が形成された基板全面には、ゲート絶縁膜(図示せず)が塗布され、該ゲート絶縁膜は、共通電極１０６と画素電極１０７を電気的に絶縁させる。

以下、関連技術に関する図７Ａを引用して本発明の第１実施形態と関連技術との差異点を比較すると、関連技術の４ブロック光透過領域を有するインプレーンスイッチング方式の液晶表示素子において、画素電極７と共通電極６間の隔離距離をｄ１と定義し、Ｗサブ画素１００ｄが追加された第１実施形態において、画素電極１０７と共通電極１０６間の隔離距離をｄ２と定義するとき、Ｗサブ画素１００ｄが追加されることにより、ｄ２＝０．５ｄ１になる。即ち、Ｗサブ画素１００ｄを追加することにより、輝度をある程度向上させることができるが、光透過領域(ここでは、画素電極及び共通電極によって区画された領域を意味する。)は減少する。これは、関連技術のＲ、Ｇ、Ｂの３つサブ画素から構成された単位画素の面積の変化なしにＲ、Ｇ、Ｂ、Ｗの４つのサブ画素から構成することによって、Ｗサブ画素を形成する追加配線が増加したからである。

一方、ねじれネマチック方式の液晶表示素子では、Ｗサブ画素を追加する場合、共通電極及び画素電極が相異なる基板上に別途配置されるため、３０％以上輝度が向上するが、インプレーンスイッチング方式の液晶表示方式では、前述したように、画素電極及び共通電極が同一の基板上に配置されるため、光透過領域の減少によって輝度向上の大きい効果を期待することはできない。

本発明の第２実施形態は、このような問題点を解決するインプレーンスイッチング方式の液晶表示素子を示し、Ｒ、Ｇ、Ｂ、Ｗからなるサブ画素を２×２形態に配列し、関連技術の４ブロックインプレーンスイッチング方式において共通電極及び画素電極の隔離距離をそのまま維持しながら、６ブロック光透過領域を有するように構成することで、輝度及び開口率の向上を図ることができる。

図２は、本発明の第２実施形態による、Ｒ、Ｇ、Ｂ、Ｗサブ画素が２×２形態に配列されたインプレーンスイッチング方式の液晶表示素子を示す図である。

図に示すように、本実施形態によるインプレーンスイッチング方式の液晶表示素子は、６ブロック光透過領域を有するＲ、Ｇ、Ｂ、Ｗサブ画素２００ａ〜２００ｄが２×２配列されて画素(Ｐ)を成す。サブ画素２００ａ〜２００ｄは、縦横に配列されたゲートライン２０１及びデータライン２０３によって定義され、それぞれのサブ画素２００ａ〜２００ｄ内には共通ライン２０４及び画素電極ライン２１４から垂直分岐されて画素内で横電界を発生させる少なくとも１対以上の画素電極２０７及び共通電極２０６が交代に配置される。

また、前記画素電極ライン２１４は、前記共通ライン２０４と重畳してストレージキャパシタ(Cst)を形成する。

また、前記ゲートライン２０１上には、スイッチング素子として薄膜トランジスタ２０９が配置され、該薄膜トランジスタ２０９は、ゲートライン２０１上にパターン形態に形成された半導体層２０５と、該半導体層２０５上に形成され、データライン２０３から引出しされたソース電極２０２ａと、該ソース電極２０２ａと対向し、画素電極ライン２１４と電気的に連結されたドレイン電極２０２ｂと、から構成される。また、詳細に図示されてはいないが、前記ゲートライン２０１が形成された基板全面にはゲート絶縁膜(図示せず)が塗布され、これによって、画素電極２０７及び共通電極２０６が電気的に絶縁される。

前述したような構造を有するインプレーンスイッチング方式の液晶表示素子は、画素電極２０７と共通電極２０６間の隔離距離Ｄ１が関連技術に関する図７Ａの４ブロック液晶表示素子のｄ１と同一である。反面、それぞれのサブ画素２００ａ〜２００ｄを２×２構造に配列することにより、上下に配置されたサブ画素間にゲートライン及び共通ラインが追加されて垂直方向にＨだけの開口率が減少する。このとき、Ｈは、概略関連技術に関する図７Ａの垂直長さｈに対して約１５％程度減少される。しかしながら、水平方向は、２つのサブ画素が配置されるため、関連技術に比べて電極間の距離を増加させるか、共通電極及び画素電極をさらに追加することで光透過ブロックを増加させることができる。

従って、サブ画素は、垂直方向に減少する開口率よりは、水平方向に増加する開口率がずっと大きいため、輝度及び開口率の向上を同時に図ることができる。

このとき、上下方向に配置されたサブ画素が共通ラインを共有するように配置することで、開口率向上をもっと図ることができる。

図３は、本発明の第３実施形態による、垂直に配列されたサブ画素が共通ラインを共有するインプレーンスイッチング方式の液晶表示素子を示す図である。

本実施形態は、共通ラインの配置を除いて、全ての構成要素が第２実施形態(図２)と同一である。従って、以下、本実施形態と第２実施形態との差異点のみを説明する。

図に示すように、本実施形態によるインプレーンスイッチング方式の液晶表示素子は、ゲートライン３０１と平行して画素(Ｐ)の中心を通過する共通ライン３０４によってサブ画素が上下に分割され、Ｒ、Ｇ、Ｂ、Ｗサブ画素３００ａ〜３００ｄは、図２と同様に２×２形態に配列される。即ち、前記共通ライン３０４を基準にその上部領域を第１領域と言い、前記その下部領域を第２領域と言うと、前記第１領域には、Ｇ及びＢサブ画素３００ｂ、３００ｃが配置され、前記第２領域には、Ｒ及びＷサブ画素３００ａ、３００ｄが配置される。

また、前記共通ライン３０４は、それぞれのサブ画素に配置された共通電極３０６と電気的に接続され、前記共通ライン３０４と重畳する画素電極ライン３１４と共にストレージキャパシタ(Cst)を形成する。

このとき、前記共通ライン３０４と重畳する画素電極ライン３１４は、第１領域に形成された画素電極３０７を電気的に連結する第１画素電極ライン３１４ａ及び第２領域に形成された画素電極３０７を電気的に連結する第２画素電極ライン３１４ｂからなる。

前記のような構造を有するインプレーンスイッチング方式の液晶表示素子は、上下部に配置されたサブ画素間に一つの共通ラインを共有しているため、第２実施形態(図２)に比べて開口率が一層向上する。即ち、以前には、第１、第２領域にそれぞれ共通ラインが形成されたが、本実施形態は、第１、第２領域の境界面に共通ラインを配置し、垂直に配置されたサブ画素が前記共通ラインを共有しているため、配線形成面積を減少させることができる。

このとき、前記共通電極及び画素電極を透明な伝導性物質により形成して、開口率をさらに向上させることもできる。

図４は、共通電極３０６'及び画素電極３０７'が透明な伝導性物質により形成された例を示す図である。ここで、前記透明な伝導性物質は、ＩＴＯ(Indium Tin Oxide)またはＩＺＯ(Indium Zinc Oxide)のような物質が主に使用される。

図に示すように、透明な伝導性物質により形成されたインプレーンスイッチング方式の液晶表示素子は、前記共通電極３０６'及び画素電極３０７'が共通ライン３０４及び画素電極ライン３１４と異なる層に形成されるため、これらを電気的に連結するためのコンタクトホールが必要である。従って、前記共通電極３０６'を共通ライン３０４と接続させるための第１コンタクトホール３０６ａが形成され、前記画素電極３０７'を画素電極ライン３１４と接続させるための第２コンタクトホール３０７ａが形成される。このとき、前記画素電極ライン３１４は、ドレイン電極３０２ｂと連結され、前記ドレイン電極３０２ｂは、第２コンタクトホール３０７ａを介して画素電極３０７'と連結されるため、結果的に前記画素電極ライン３１４は画素電極３０７'と連結される(前記画素電極ラインは、ストレージキャパシタを形成するために別途に形成されたもので、以下、「ストレージライン」という)。

このように構成されたインプレーンスイッチング方式の液晶表示素子においては、前述したように、第１領域の第１ストレージライン３１４ａと重畳する共通ライン３０４は第１ストレージキャパシタＣｓｔ１を形成し、第２領域のストレージライン３１４ｂと重畳する共通ライン３０４は第２ストレージキャパシタＣｓｔ２を形成する。

従って、このような構造は、第１及び第２領域のサブ画素がその中心を通過する共通ライン３０４を共有することにより、開口率を向上させることができるが、前記第１及び第２ストレージキャパシタＣｓｔ１、Ｃｓｔ２が前記共通ライン３０４に共に形成されるため、前記共通ライン３０４の幅を減らすのには限界がある。

従って、本発明は、特に、前記共通ラインの幅を減らして開口率の向上を最大限に図ることができるインプレーンスイッチング方式の液晶表示素子を提供するためになされたものである。

即ち、第１領域の第１ストレージキャパシタＣｓｔ１はフロントゲートラインに形成し、第２領域の第２ストレージキャパシタＣｓｔ２は共通ラインに形成することにより、総ストレージキャパシタはそのまま維持しながら、共通ラインの幅を減らして開口率を増加させることができる。

図５Ａ及び図５Ｂは、本発明の第５実施形態を示すもので、図５Ａは、垂直方向に配置された二つの画素Ｐ１、Ｐ２の平面図、図５Ｂは、II-II'線の断面構造を示す図である。第５実施形態によるインプレーンスイッチング方式の液晶表示素子は、共通ライン４０４及び第２ストレージキャパシタＣｓｔ２の形成位置を除いた全ての構成要素が以前の実施形態(図４)と同じである。

即ち、図５Ａに示すように、縦横に配置されたゲートライン４０１及びデータライン４０３により画素Ｐ１、Ｐ２及び四つのサブ画素４００ａ〜４００ｄが定義される。よって、四つのサブ画素が一つの画素を形成する。

また、それぞれのサブ画素には、画素内に水平電界を発生する共通電極４０６及び画素電極４０７が配置される。且つ、前記共通電極４０６は共通ライン４０４と接続され、前記画素電極４０７はストレージライン４１４と接続される。このとき、前記ストレージライン４１４は、第１領域の画素電極４０７と接続される第１ストレージライン４１４ａと、第２領域の画素電極４０７と接続される第２ストレージライン４１４ｂとに区分される。前記第１ストレージライン４１４ａは、フロントゲートライン４０１上に配置され、前記第２ストレージライン４１４ｂは共通ライン４０４上に配置される。従って、前記第１ストレージライン４１４ａは、ゲートライン４０１及びこれとの間に介在したゲート絶縁膜４０８と共に第１ストレージキャパシタＣｓｔ１を形成し、前記第２ストレージライン４１４ｂは、共通ライン４０４及びこれとの間に介在したゲート絶縁膜４０８と共に第２ストレージキャパシタＣｓｔ２を形成する。

且つ、前記共通ライン４０４は、第１コンタクトホール４０６ａを介して共通電極４０６と接続され、前記第１ストレージライン４１４ａは、フロントゲートライン４０１上に形成された第２コンタクトホール４０７ａを介して第１領域の画素電極４０７と接続され、前記第２ストレージライン４１４ｂは、ドレイン電極４０２ｂと連結され、前記ドレイン電極４０２ｂは、第３コンタクトホール４０７ｂを介して第２領域の画素電極４０７と接続される。

このような構造を有する第５実施形態の液晶表示素子は、フロントゲートライン４０１に第１ストレージキャパシタＣｓｔ１を形成し、共通ライン４０４上に第２ストレージキャパシタＣｓｔ２を形成するため、以前の実施形態(図４)と比較してみるとき、同じストレージキャパシタを形成しながら、共通ラインの幅を半分程度に減らすことができるという利点がある。従って、共通ラインが減った幅に該当するだけの開口率を確保することができる。

また、前記共通電極及び画素電極をジグザグ構造に配置して対称性を有するマルチドメイン構造を形成することにより、液晶の複屈折特性による異常光を相殺させて色ずれ(color shift)現象を最小化することもできる。このとき、データライン４０３もジグザグ構造に形成することができる。

また、図５Ｂに示すように、その断面構造をみると、透明な第１基板４１０上に共通ライン４０４が形成され、その上部にゲート絶縁膜４０８が塗布される。一方、前記ゲート絶縁膜４０８上には、データライン４０３及び第１ストレージライン４１４ａが形成される。且つ、その上部には保護膜４１１が塗布され、前記保護膜４１１の上部には水平電界を発生する共通電極４０６及び画素電極４０７が形成され、その上部には第１配向膜４１２ａが塗布される。

このように、前記共通電極４０６及び画素電極４０７が同一平面上に形成されるため、両電極間の電界がさらに強く生成され、このような強い電界により、液晶層内の液晶分子をさらに速い速度でスイッチングすることができるという利点がある。

一方、本発明は、共通電極４０６及び画素電極４０７の位置に限定されることなく、前記共通電極４０６及び画素電極４０７が互いに異なる平面、例えば、前記共通電極４０６は、前記共通ライン４０４と共に基板上に形成され、前記画素電極４０７は、第１ストレージライン４１４ａと共にゲート絶縁膜４０８上に形成することもできる。

また、透明な第２基板４２０には光漏れを防止するためのブラックマトリックス４２１、及びカラーを実現するためのＲ、Ｇ、Ｂ、Ｗのカラーフィルタ４２３が形成され、その上には第２配向膜４１２ｂが塗布される。且つ、前記第１基板４１０と第２基板４２０間には、前記画素電極４０７と共通電極４０６間に発生する水平電界により駆動される液晶層４１３が形成される。

このような構造を有する本発明の第５実施形態は、共通ラインを上下部に配置されたサブ画素同士が共有するようにし、フロントゲートライン上に第１領域に位置するサブ画素のストレージキャパシタを形成し、前記共通ライン上に第２領域に位置するストレージキャパシタを形成することにより、共通ラインの幅を減らして開口率を向上させることができる。

以下、前記第５実施形態(図５Ａ及び図５Ｂ)に示すインプレーンスイッチング方式の液晶表示素子の製造方法を簡略に説明する。

図６Ａ〜図６Ｃは、前記第５実施形態に示す液晶表示素子の製造方法を示す工程順序図で、平面図を示すものである。

まず、図６Ａに示すように、ガラスのような透明な絶縁基板を用意した後、その上にＣｕ、Ｔｉ、Ｃｒ、Ａｌ、Ｍｏ、Ｔａ、Ａｌ合金のような金属をスパッタリング方法により蒸着した後にパターニングして、複数のゲートライン４０１、及びこれらのゲートライン４０１の間で第１領域と第２領域とを分割する共通ライン４０４を形成する。このとき、前記共通ライン４０４は、前記ゲートライン４０１と並んで形成する。

その後、前記ゲートライン４０１及び共通ライン４０４を含む基板４１０の全面にＳｉＮｘまたはＳｉＯｘなどをプラズマＣＶＤ方法により蒸着して、ゲート絶縁膜(図示せず)を形成する。

次いで、図６Ｂに示すように、前記ゲート絶縁膜(図示せず)の上部に非晶質シリコン、ｎ＋非晶質シリコンを積層しパターニングして、ゲートライン４０１上に半導体層４０５を形成する。その後、前記半導体層４０５及びゲート絶縁膜(図示せず)上にＣｕ、Ｍｏ、Ｔａ、Ａｌ、Ｃｒ、Ｔｉ、Ａｌ合金のような金属をスパッタリング方法により蒸着した後にこれをパターニングして、ゲートライン４０１に対し垂直に配置され、前記ゲートライン４０１及び共通ライン４０４と共に四つのサブ画素を定義するデータライン４０３と、前記半導体層３０５上で所定間隔離隔するソース／ドレイン電極４０２ａ／４０２ｂと、フロントゲートライン４０１と重畳して第１ストレージキャパシタＣｓｔ１を形成する第１ストレージライン４１４ａと、前記共通ライン４０４と重畳し前記ドレイン電極４０２ｂと連結されて第２ストレージキャパシタＣｓｔ２を形成する第２ストレージライン４１４ｂと、を形成する。

その後、薄膜トランジスタ４０９が形成された基板上に、ＳｉＮｘやＳｉＯｘのような無機物、またはベンゾシクロブテン(benzocyclobutene)やアクリルのような有機物を塗布して保護膜(図示せず)を形成する。次いで、前記保護膜の一部を除去して共通ライン４０４、ゲートライン４０１及びドレイン電極４０２ｂの一部を露出させる第１〜第３コンタクトホール４０６ａ、４０７ａ、４０７ｂを形成する。

その後、図６Ｃに示すように、前記保護膜４１１上にＩＴＯまたはＩＺＯのような透明な伝導性物質を蒸着した後にこれをパターニングして、前記第１コンタクトホール４０６ａを介して共通ライン４０４と接続される共通電極４０６、並びに、前記第２及び第３コンタクトホール４０７ａ、４０７ｂを介して第１ストレージライン４１４ａ及びドレイン電極４０２ｂと接続される画素電極４０７を形成する。

次いで、カラーフィルタが形成された第２基板と共に合着して液晶表示素子のパネルを完成する。

このとき、前記共通電極及び画素電極は、互いに異なる層に形成することもでき、前記二つの電極は、透明な物質の他に、不透明な金属により形成することもできる。

以上説明したように、本発明は、クワッドタイプインプレーンスイッチング方式の液晶表示素子に関するもので、特に、本発明は、垂直に配置されたサブ画素が共通ラインを共有するようにし、上部に位置するサブ画素のストレージキャパシタをフロントゲートライン上に形成し、下部に位置するサブ画素のストレージキャパシタを共通ラインに形成することにより、共通ラインの幅を最大限に減らすようにする。これにより、共通ラインが画素内で占める面積が減少することによって、開口率を向上させることができる。

また、本発明は、画素電極及び共通電極をストライプ構造またはジグザグ構造に形成することができ、前記二つの電極の構造によって、データラインもストライプ構造またはジグザグ構造に形成することができる。

本発明の第１実施形態によるインプレーンスイッチング方式の液晶表示素子を示す図である。本発明の第２実施形態によるインプレーンスイッチング方式の液晶表示素子を示す図である。本発明の第３実施形態によるインプレーンスイッチング方式の液晶表示素子を示す図である。本発明の第４実施形態によるインプレーンスイッチング方式の液晶表示素子を示す図である。本発明の第５実施形態によるインプレーンスイッチング方式の液晶表示素子を示す図である。本発明の第５実施形態によるインプレーンスイッチング方式の液晶表示素子を示す図である。本発明によるインプレーンスイッチング方式の液晶表示素子の製造方法を示す図である。本発明によるインプレーンスイッチング方式の液晶表示素子の製造方法を示す図である。本発明によるインプレーンスイッチング方式の液晶表示素子の製造方法を示す図である。関連技術のインプレーンスイッチング方式の液晶表示素子の構造を示す図である。関連技術のインプレーンスイッチング方式の液晶表示素子の構造を示す図である。

Claims

第１及び第２基板と、
前記第１基板上に水平方向に配列された複数のゲートラインと、
前記第１基板上に垂直方向に配列され、前記ゲートラインと共に画素領域を定義する複数のデータラインと、
前記画素領域を第１領域と第２領域とに分割し、２×２配列を有するＲ、Ｇ、Ｂ、Ｗサブ画素を定義する共通ラインと、
前記サブ画素内に配置され、水平電界を発生する少なくとも一対の画素電極及び共通電極と、
前段の画素領域のゲートライン上に配置された第１ストレージラインと、
該当画素領域の共通ライン上に配置された第２ストレージラインと、
前記共通電極と共通ラインとを電気的に連結する第１コンタクトホールと、
前記第１領域の画素電極と第１ストレージラインとを電気的に連結する第２コンタクトホールと、
前記第２領域の画素電極と第２ストレージラインとを電気的に連結する第３コンタクトホールと、
前記ゲートラインとデータラインとの交差領域に形成されたスイッチング素子と、
前記第１基板と第２基板間に形成された液晶層と、
を含んで構成されることを特徴とするインプレーンスイッチング方式の液晶表示素子。
前記データラインは、ジグザグ構造であることを特徴とする請求項１に記載のインプレーンスイッチング方式の液晶表示素子。
前記画素電極及び共通電極は、透明な伝導性物質により形成されることを特徴とする請求項２に記載のインプレーンスイッチング方式の液晶表示素子。
前記透明な伝導性物質は、ＩＴＯまたはＩＺＯであることを特徴とする請求項３に記載のインプレーンスイッチング方式の液晶表示素子。
前記画素電極及び共通電極は、ジグザグ構造であることを特徴とする請求項１に記載のインプレーンスイッチング方式の液晶表示素子。
第１及び第２基板を用意する段階と、
前記第１基板上に、複数のゲートライン、及び前記ゲートライン間に前記ゲートラインと並んで共通ラインを形成する段階と、
前記ゲートラインに対し垂直に配置され、前記ゲートラインと画素領域を定義し、前記ゲートライン及び共通ラインと共にＲ、Ｇ、Ｂ、Ｗサブ画素を定義する複数のデータライン、前段の画素領域のゲートラインと重畳して第１ストレージキャパシタを形成する第１ストレージライン、並びに該当画素領域の共通ラインと重畳して第２ストレージキャパシタを形成する第２ストレージラインを形成する段階と、
前記第１及び第２ストレージラインを含む基板の全面に保護膜を形成する段階と、
前記保護膜の一部をエッチングして前記共通ライン及びゲートラインを露出させる第1乃至第３コンタクトホールを形成する段階と、
前記保護膜上に共通電極及び画素電極を形成する段階と、
を含んでなることを特徴とするインプレーンスイッチング方式の液晶表示素子の製造方法。
前記共通電極及び画素電極は、透明な伝導性物質により形成することを特徴とする請求項６に記載のインプレーンスイッチング方式の液晶表示素子の製造方法。
前記透明な伝導性物質は、ＩＴＯまたはＩＺＯにより形成することを特徴とする請求項７に記載のインプレーンスイッチング方式の液晶表示素子の製造方法。
前記第２基板を用意する段階は、
透明な第２基板上にブラックマトリックスを形成する段階と、
前記第２基板上にカラーフィルタを形成する段階と、
を含んでなることを特徴とする請求項６に記載のインプレーンスイッチング方式の液晶表示素子の製造方法。
前記共通電極及び画素電極は、ジグザグ構造に形成することを特徴とする請求項６に記載のインプレーンスイッチング方式の液晶表示素子の製造方法。