KR20190092361A - 반도체 장치 및 반도체 장치의 구동방법 - Google Patents

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KR20190092361A
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순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기억 유지 기간에 있어서, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것. 트랜지스터와 용량소자를 갖고, 트랜지스터는 제 1 산화물 반도체층과, 제 1 산화물 반도체층과 접하는 소스 전극 및 드레인 전극과, 제 1 산화물 반도체층과 겹쳐지는 게이트 전극과, 제 1 산화물 반도체층과 게이트 전극 사이에 마련된 게이트 절연층을 갖고, 용량소자는 소스 전극 또는 드레인 전극과, 소스 전극 또는 드레인 전극과 접하는 제 2 산화물 반도체층과, 제 2 산화물 반도체층과 접하는 용량소자 전극을 갖는 반도체 장치이다.

Description

반도체 장치 및 반도체 장치의 구동방법{Semiconductor device and driving method thereof}
개시하는 발명은 반도체소자를 이용하는 반도체 장치 및 그 구동방법에 관한 것이다.
반도체소자를 이용하는 기억장치는 전력의 공급이 중지되면 기억 내용이 소실되는 휘발성 기억장치와, 전력의 공급이 중지되어도 기억 내용은 유지되는 비휘발성 기억장치로 크게 나뉜다.
휘발성 기억장치의 대표적인 예로는 DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억소자를 구성하는 트랜지스터를 선택하여 용량소자에 전하를 축적함으로써 정보를 기억한다.
상술한 원리로부터, DRAM에서는 정보를 독출하면 용량소자의 전하는 손실되기 때문에, 정보의 독출 때마다 재차 기입 동작이 필요하게 된다. 또한, 기억소자를 구성하는 트랜지스터에 있어서는 오프 상태에서의 소스와 드레인 간의 리크 전류(오프 전류) 등에 의해, 트랜지스터가 선택되지 않은 상황에서도 전하가 유출 또는 유입되므로 데이터의 유지 기간이 짧다. 이 때문에, 소정의 주기로 재차 기입 동작(리프레시 동작)이 필요하며, 소비 전력을 저감시키는 것은 곤란하다. 또한, 전력의 공급이 중지되면 기억 내용이 소실되기 때문에, 장기간의 기억의 유지에는 자성재료나 광학재료를 이용하는 별도의 기억장치가 필요하게 된다.
휘발성 기억장치의 다른 예로서는 SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 이용하여 기억 내용을 유지하기 때문에, 리프레시 동작이 불필요하며, 이 점에 있어서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 이용하기 때문에, 기억용량당 단가가 높아지는 문제가 있다. 또한, 전력의 공급이 중지되면 기억 내용이 소실된다고 하는 점에 대해서는, DRAM과 다르지 않다.
비휘발성 기억장치의 대표적인 예로는 플래시 메모리가 있다. 플래시 메모리는 트랜지스터의 게이트 전극과 채널 형성 영역 사이에 플로팅 게이트를 갖고, 이 플로팅 게이트에 전하를 유지시킴으로써 기억을 수행하기 때문에, 데이터의 유지 기간은 매우 길고(반영구적), 휘발성 기억장치에서 필요한 리프레시 동작이 불필요하다고 하는 이점을 가지고 있다(예를 들어, 특허문헌 1 참조).
그러나, 기입 시에 발생하는 터널 전류에 의해 기억소자를 구성하는 게이트 절연층이 열화되기 때문에, 소정 횟수의 기입에 의해 기억소자가 기능하지 못하게 되는 문제가 발생한다. 이러한 문제의 영향을 완화하기 위해서, 예를 들어, 각 기억소자의 기입 횟수를 균일화하는 수법이 채용되지만, 이를 실현하기 위해서는 복잡한 주변회로가 필요하게 된다. 그리고, 이러한 기법을 채용해도 근본적인 수명의 문제가 해소되는 것은 아니다. 즉, 플래시 메모리는 정보의 재기록 빈도가 높은 용도에는 적합하지 않다.
또한, 플로팅 게이트에 전하를 주입시키기 위해 또는 그 전하를 제거하기 위해서는 높은 전압이 필요하며, 또한, 그를 위한 회로도 필요하다. 나아가, 전하의 주입 또는 제거를 위해서는 비교적 긴 시간을 필요로 하고, 기입, 소거의 고속화가 용이하지 않다고 하는 문제도 있다.
특개소57－105889호 공보
상술의 문제점을 감안하여, 개시하는 발명의 일 양태에서는 기억 유지 시간에 있어서 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 또한, 기입 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것을 하나의 목적으로 한다.
개시하는 발명에서는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 갭 반도체인 산화물 반도체 재료를 이용하여 반도체 장치를 구성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 반도체 재료를 이용함으로써 장기간에 걸쳐 정보를 유지하는 것이 가능하다. 나아가, 산화물 반도체 재료는 유전율이 높기 때문에, 용량소자의 유전체로서 산화물 반도체 재료를 이용함으로써 단위면적당 용량을 크게 하는 것이 가능하다.
본 발명의 일 양태는 트랜지스터와 용량소자를 갖고, 트랜지스터는 게이트 전극, 게이트 전극 상의 게이트 절연층, 게이트 절연층 상에서 게이트 전극과 겹쳐지는 제 1 산화물 반도체층, 제 1 산화물 반도체층 상에서 제 1 산화물 반도체층과 전기적으로 접속되는 소스 전극 및 드레인 전극을 가지며, 용량소자는 소스 전극 또는 드레인 전극과 동일한 도전층으로 이루어지는 제 1 전극, 제 1 전극과 접하는 제 2 산화물 반도체층, 제 2 산화물 반도체층과 접하는 제 2 전극을 갖는 반도체 장치이다.
본 발명의 다른 일 양태는 트랜지스터와 용량소자를 갖고, 트랜지스터는 게이트 전극, 게이트 전극 상의 게이트 절연층, 게이트 절연층 상에서 게이트 전극과 겹쳐지는 제 1 산화물 반도체층, 제 1 산화물 반도체층 상에서 제 1 산화물 반도체층과 전기적으로 접속되는 소스 전극 및 드레인 전극, 제 1 산화물 반도체층, 소스 전극 및 드레인 전극 상의 절연층, 절연층 상에서 제 1 산화물 반도체층과 겹쳐지는 전극을 가지며, 용량소자는 제 1 전극, 제 1 전극과 접하는 제 2 산화물 반도체층, 제 2 산화물 반도체층과 접하는 소스 전극 또는 드레인 전극과 동일한 도전층으로 이루어지는 제 2 전극을 갖는 반도체 장치이다.
본 발명의 다른 일 양태는 트랜지스터와 용량소자를 갖고, 트랜지스터는 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 상에서 소스 전극 및 드레인 전극과 전기적으로 접속되는 제 1 산화물 반도체층, 제 1 산화물 반도체층 상의 게이트 절연층, 게이트 절연층 상에서 제 1 산화물 반도체층과 겹쳐지는 게이트 전극을 가지며, 용량소자는 소스 전극 또는 드레인 전극과 동일한 도전층으로 이루어지는 제 1 전극, 제 1 전극과 접하는 제 2 산화물 반도체층, 제 2 산화물 반도체층과 접하는 제 2 전극을 갖는 반도체 장치이다.
또한, 제 1 전극과 제 2 산화물 반도체층 사이에 금속 산화물층을 가지고 있어도 된다.
또한, 제 2 전극과 제 2 산화물 반도체층 사이에 금속 산화물층을 가지고 있어도 된다.
또한, 게이트 전극은 In-Ga-Zn-O-N계 화합물 도전체를 포함하여 구성되어 있어도 된다.
또한, 제 2 산화물 반도체층은 실리콘, 게르마늄, 세륨, 티탄, 텅스텐, 알루미늄, 구리, 이트륨, 란탄, 바나듐 중 어느 하나 이상의 원소를 1×1020atoms/㎤ 이상 포함하고 있어도 된다.
또한, 제 1 산화물 반도체층 및 제 2 산화물 반도체층은 비단결정으로서, ab면에서 보아 삼각형 또는 육각형의 원자 배열을 가지면서, 또한 c축에 있어서는 금속원소가 층상으로, 또는 금속원소와 산소원소가 층상으로 배열한 상을 포함하는 산화물 반도체, 또는, 비단결정으로서, ab면에서 보아 삼각형 또는 육각형의 원자 배열을 가지면서, 또한 c축에 있어서는 금속원소가 층상으로, 또는 금속원소와 산소원소가 층상으로 배열한 상을 포함하는 산질화물 반도체를 포함하고 있어도 된다.
또한, 트랜지스터와 용량소자와 산화물 반도체 이외의 재료를 포함하여 구성되는 구동회로를 가지고 있어도 된다.
또한, 상기에 있어서, 산화물 반도체를 이용하여 트랜지스터를 구성하는 경우가 있으나, 개시하는 발명은 이에 한정되지 않는다. 산화물 반도체와 동등한 오프 전류 특성을 실현할 수 있는 재료, 예를 들어, 에너지 갭(Eg)이 3 전자볼트보다 큰 와이드 갭 반도체 재료(보다 구체적으로는, 예를 들어 탄화 실리콘) 등을 적용해도 된다.
또한, 본 명세서 등에 있어서 「상(위)」이나 「하(아래)」라는 용어는, 구성요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들어, 「게이트 절연층 상의 게이트 전극」이라는 표현의 경우, 게이트 절연층과 게이트 전극 사이에 다른 구성요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에 있어서 「전극」이나 「배선」이라는 용어는, 이들 구성요소를 기능적으로 한정하는 것은 아니다. 예를 들어, 「전극」은 「배선」의 일부로서 이용되는 경우가 있으며, 그 반대의 경우도 또한 마찬가지이다. 나아가, 「전극」이나 「배선」이라는 용어는, 복수의 「전극」이나 「배선」이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, 「소스」나 「드레인」의 기능은, 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체가 가능하다. 그렇기 때문에, 본 명세서 등에서는 「소스」나 「드레인」이라는 용어는, 교체하여 이용할 수 있는 것으로 한다.
또한, 본 명세서 등에 있어서, 「전기적으로 접속」에는 「어떠한 전기적 작용을 갖는 것」을 통해 접속되어 있는 경우가 포함된다. 여기서, 「어떠한 전기적 작용을 갖는 것」은 접속 대상 사이에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들어, 「어떠한 전기적 작용을 갖는 것」에는 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 그 외의 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 이용하는 트랜지스터는 오프 전류가 극히 작으므로, 이를 이용함으로써 상당히 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 극히 낮게 하는 것이 가능해지므로, 소비 전력을 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직하다)이어도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 산화물 반도체 재료는 유전율이 높기 때문에, 용량소자의 유전체로서 산화물 반도체 재료를 이용함으로써, 단위면적당 용량을 크게 하는 것이 가능하다. 이에 따라, 용량소자의 면적이 축소되므로 고집적화가 가능해지고, 반도체 장치를 소형화할 수 있다. 또한, 리프레시 동작의 빈도를 보다 낮게 하고, 소비 전력을 보다 저감하는 것이 가능하다.
또한, 개시하는 발명에 따른 반도체 장치에서는, 정보의 기입에 높은 전압을 필요로 하지 않으므로, 소자의 열화의 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 인출을 수행할 필요가 없기 때문에, 게이트 절연층의 열화라는 문제가 전혀 발생하지 않는다. 즉, 개시한 발명에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에서 문제가 되고 있는 재기록 가능 횟수에 제한은 없으며, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기입이 수행되므로, 고속의 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요하다는 장점도 있다.
나아가, 산화물 반도체 이외의 재료를 이용하는 트랜지스터는 충분한 고속 동작이 가능하므로, 고속 동작이 요구되는 각종 회로(논리회로, 구동회로 등)를 바람직하게 실현하는 것이 가능하다.
이에 따라, 산화물 반도체 이외의 재료를 이용하는 트랜지스터(산화물 반도체를 이용하는 트랜지스터보다 고속 동작이 가능한 트랜지스터)를 이용하는 구동회로 등의 주변회로와, 산화물 반도체를 이용하는 트랜지스터와 용량소자를 이용하는 기억회로를 일체로 구비함으로써, 이제까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
도 1(A) 내지 도 1(D)는 반도체 장치의 단면도이다.
도 2(A) 내지 도 2(D)는 반도체 장치의 제작 공정에 따른 단면도이다.
도 3(A) 내지 도 3(C)는 반도체 장치의 제작 공정에 따른 단면도이다.
도 4(A) 및 도 4(B)는 반도체 장치의 단면도이다.
도 5(A) 내지 도 5(D)는 반도체 장치의 제작 공정에 따른 단면도이다.
도 6(A) 내지 도 6(C)는 반도체 장치의 제작 공정에 따른 단면도이다.
도 7(A) 및 도 7(B)는 반도체 장치의 단면도이다.
도 8(A) 내지 도 8(D)는 반도체 장치의 단면도이다.
도 9(A) 내지 도 9(C)는 반도체 장치의 단면도, 평면도 및 회로도이다.
도 10(A) 및 도 10(B)는 반도체 장치의 단면도 및 개념도이다.
도 11은 반도체 장치의 단면도이다.
도 12는 반도체 장치의 단면도이다.
도 13(A) 및 도 13(B)는 반도체 장치의 회로도이다.
도 14는 반도체 장치의 블럭도이다.
도 15는 반도체 장치의 블럭도이다.
도 16은 반도체 장치의 블럭도이다.
도 17(A) 내지 도 17(F)는 반도체 장치를 이용하는 전자기기를 설명하기 위한 도면이다.
도 18(A) 및 도 18(B)는 반도체층의 평가방법을 설명하는 도면이다.
도 19는 CV측정의 결과를 나타낸 도면이다.
도 20은 CV측정의 결과를 나타낸 도면이다.
본 발명의 실시형태의 일례에 대해, 도면을 이용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않으며, 본 발명의 취지 및 그 범위로부터 벗어나지 않으면서 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해될 것이다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 도면 등에서 나타낸 각 구성의 위치, 크기, 범위 등은 이해를 간단히 하기 위해, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 그러므로, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에서의 「제 1」, 「제 2」, 「제 3」 등의 서수는 구성요소의 혼동을 피하기 위해 부여하는 것이며, 수적으로 한정하는 것이 아닌 점을 부기한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 양태에 따른 반도체 장치의 구성 및 그 제작 방법에 대해, 도 1(A) 내지 도 1(D), 도 2(A) 내지 도 2(D), 도 3을 참조하여 설명한다.
<반도체 장치의 단면 구성>
도 1(A) 내지 도 1(D)는 반도체 장치의 구성의 예이다. 도 1(A)~도 1(D)에 반도체 장치의 단면을 나타낸다. 도 1(A) 및 도 1(C)에 도시한 반도체 장치는, 채널 형성 영역에 산화물 반도체를 이용하는 트랜지스터(160)와, 유전체에 산화물 반도체를 이용하는 용량소자(164)를 갖는다. 도 1(B) 및 도 1(D)에 도시한 반도체 장치는 채널 형성 영역에 산화물 반도체를 이용하는 트랜지스터(162)와, 유전체에 산화물 반도체를 이용하는 용량소자(164)를 갖는다.
또한, 상기 트랜지스터는 n채널형 트랜지스터인 것으로서 설명하였지만, p채널형 트랜지스터를 이용할 수 있음은 물론이다. 또한, 개시한 발명의 기술적인 본질은 정보를 유지하기 위해 산화물 반도체를 트랜지스터(160), 트랜지스터(162) 및 용량소자(164)에 이용하는 점에 있으므로, 반도체 장치의 구체적인 구성을 여기에 나타낸 것에 한정할 필요는 없다.
도 1(A)에 있어서의 트랜지스터(160)는 절연층(140) 상에 마련된 게이트 전극(148a)과, 게이트 전극(148a)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 상에서 게이트 전극(148a)과 겹쳐지는 제 1 산화물 반도체층(144a)과, 제 1 산화물 반도체층(144a) 상에서 제 1 산화물 반도체층(144a)과 전기적으로 접속되어 있는 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)을 갖는다. 또한, 트랜지스터(160)가 마련되는 것은 절연층(140) 상에 한정되지 않으며, 예를 들어 절연 표면을 갖는 기판 상이이어도 된다.
도 1(A)에 있어서의 용량소자(164)는 제 1 전극(148b)과, 제 1 전극(148b)에 접하는 제 2 산화물 반도체층(144b)과, 제 2 산화물 반도체층(144b)에 접하는 소스 전극 또는 드레인 전극(142b)을 갖는다. 여기서, 소스 전극 또는 드레인 전극(142b)은 용량소자(164)의 제 2 전극으로서 기능한다.
즉, 하기와 같이 말할 수도 있다. 용량소자(164)는 제 1 전극(148b)과, 제 2 산화물 반도체층(144b)과, 제 2 전극을 갖는다. 그 제 2 전극은 소스 전극 또는 드레인 전극(142b)과 동일한 도전층으로 이루어진다.
또한, 제 1 전극(148b)의 일함수가 제 2 산화물 반도체층(144b)의 전자친화력보다 큰 것이 바람직하다. 예를 들어, 제 2 산화물 반도체층(144b)으로서 In-Ga-Zn-O계 산화물을 이용하는 경우, 그 전자친화력은 4.6 전자볼트 정도이다. 이 경우, 제 2 산화물 반도체층(144b)의 전자친화력보다 일함수가 큰 재료로서는, 질화 인듐, 질화 아연, 니켈, 산화 몰리브덴, 산화 텅스텐, In-Ga-Zn-O-N계 화합물 도전체 등을 들 수 있다.
(제 1 전극(148b)의 일함수)-(제 2 산화물 반도체층(144b)의 전자친화력)이 0.5 전자볼트 이상, 바람직하게는 1 전자볼트 이상이면, 대부분의 경우 제 2 산화물 반도체층(144b)에 전자의 유입이 일어나지 않는다. 즉 제 2 산화물 반도체층(144b)은 충분한 절연성을 나타내고, 용량소자에 사용할 수 있다.
(제 1 전극(148b)의 일함수)-(제 2 산화물 반도체층(144b)의 전자친화력)이 0.5 전자볼트 이상인 경우라도, 소스 전극 또는 드레인 전극(142b)의 재료에 의해, 소스 전극 또는 드레인 전극(142b)으로부터 제 2 산화물 반도체층(144b)에 전자의 유입이 일어나는 경우가 있다. 이것은 소스 전극 또는 드레인 전극(142b)의 일함수가 제 2 산화물 반도체층(144b)의 전자친화력보다 작을 때에 발생할 수 있다. 무엇보다 이 경우, 제 1 전극(148b)과 소스 전극 또는 드레인 전극(142b)에 인가되는 전압 및 전압의 극성에 의해, 전자의 유입을 일으키지 않고, 용량소자로서 기능하게 하는 것도 가능하다. 그러나, 소스 전극 또는 드레인 전극(142b)을 제 1 전극(148b)의 재료로서 예를 든 재료, 또는 동등 이상의 일함수인 재료로 구성하면, 전압 및 전압의 극성에 상관없이 용량소자로서 사용할 수 있다.
여기서, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)은 수소 등의 불순물이 충분히 제거됨으로써, 고순도화되어 있는 것인 것이 바람직하다. 또한, 충분한 산소가 공급됨으로써 에너지 갭 내의 결함 준위가 저감되어 있는 것이 바람직하다. 구체적으로는, 예를 들어, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)의 수소 농도는 5×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 5×1017atoms/㎤ 이하로 한다. 또한, 상술한 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b) 속의 수소 농도는 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정한 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화 되고, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 내의 결함 준위가 저감된 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)에서는 캐리어 농도가 1×1012/㎤ 미만, 바람직하게는 1×1011/㎤ 미만, 보다 바람직하게는 1.45×1010/㎤ 미만이 된다. 예를 들어, 실온에서의 오프 전류(오프 전류를 트랜지스터의 채널폭으로 나눈 값)는 10zA/㎛에서 100zA/㎛(1zA(젭토 암페어)는 1×10-21A) 정도가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 이용함으로써, 상당히 우수한 오프 전류 특성의 트랜지스터(160)를 얻을 수 있다.
또한, 산화물 반도체층은 i형화(진성화) 또는 실질적으로 i형화되어 있는 경우, 유전율을 높게 할 수 있다. 구체적으로는, In-Ga-Zn-O계 산화물 반도체층의 비유전율은 15 정도로 할 수 있다. 이것은 산화 실리콘의 비유전율이 4 정도인 것과 비교해 충분히 높다. 그렇기 때문에 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체층을 용량소자(164)의 유전체에 이용함으로써, 용량소자(164)의 단위면적당 용량을 크게 할 수 있다.
또한, 산화물 반도체층은 단결정, 다결정(폴리크리스탈이라고도 함.) 또는 비정질 등의 상태를 취한다.
바람직하게는, 산화물 반도체층은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor) 층으로 한다.
CAAC-OS층은 완전한 단결정은 아니며, 완전한 비정질도 아니다. CAAC-OS층은 비정질상에 결정부를 가지는 결정-비정질 혼상 구조의 산화물 반도체층이다. 또한, 이 결정부는 한 변이 100㎚ 미만의 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS층에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS층에는 입계(그레인 바운더리라고도 함.)는 확인되지 않는다. 이에 따라, CAAC-OS층은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS층에 포함되는 결정부는 c축이 CAAC-OS층의 피형성면의 법선벡터 또는 표면의 법선벡터에 평행한 방향으로 일치하고, 또한 ab면에 수직인 방향에서 보아, 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직인 방향에서 보아, 금속원자가 층상으로 또는 금속원자와 산소원자가 층상으로 배열되어 있다. 또한, 서로 다른 결정부 사이에서 각각 a축 및 b축의 방향이 달라도 된다. 본 명세서에 있어서, 단지 수직이라고 기재하는 경우, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS층에 있어서, 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS층의 형성 과정에서, 산화물 반도체층의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아질 수 있다. 또한, CAAC-OS층으로 불순물을 첨가함으로써, 그 불순물 첨가 영역에 있어서 결정부가 비정질화할 수도 있다.
CAAC-OS층에 포함되는 결정부의 c축은 CAAC-OS층의 피형성면의 법선벡터 또는 표면의 법선벡터에 평행한 방향으로 일치하기 때문에, CAAC-OS층의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향할 수 있다. 또한, 결정부의 c축의 방향은 CAAC-OS층이 형성된 때의 피형성면의 법선벡터 또는 표면의 법선벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 수행함으로써 형성된다.
CAAC-OS층을 이용하는 트랜지스터는 가시광이나 자외광의 조사에 의한 전기특성의 변동을 저감하는 것이 가능하다. 따라서, 이 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체층을 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, 제 2 산화물 반도체층(144b)은 산소를 화학양론적 조성비보다 많이 포함하고 있어도 된다. 또한, 실리콘, 게르마늄 및 세륨, 티탄, 텅스텐, 알루미늄, 구리, 이트륨, 란탄, 바나듐 등의 금속 중 어느 하나 이상의 원소를 포함하고 있어도 된다. 이들 원소가 포함되어 있음으로써, 제 2 산화물 반도체층(144b)의 절연성을 높일 수 있다.
함유 농도로서는, 실리콘, 게르마늄 및 금속원소의 경우는 1×1020atoms/㎤ 이상, 바람직하게는 1×1021atoms/㎤ 이상, 보다 바람직하게는 5×1021atoms/㎤ 이상으로 할 수 있다.
또한, 트랜지스터(160) 및 용량소자(164)에 있어서, 게이트 전극(148a), 제 1 전극(148b), 게이트 절연층(146), 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)의 단부는 테이퍼 형상인 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어 30℃ 이상 60℃ 이하로 한다. 또한, 테이퍼 각이란, 테이퍼 형상을 갖는 층(예를 들어, 게이트 전극(148a))을 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰한 때에, 이 층의 측면과 바닥면이 이루는 경사각을 나타낸다. 게이트 전극(148a), 제 1 전극(148b), 게이트 절연층(146), 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)의 단부를 테이퍼 형상으로 함으로써, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)의 피복성을 향상하고, 단선을 방지할 수 있기 때문이다.
또한, 트랜지스터(160) 및 용량소자(164) 상에는 절연층(150)이 마련되어 있다.
도 1(B)에 도시한 트랜지스터(162) 및 용량소자(164)는 도 1(A)에 도시한 트랜지스터(160) 및 용량소자(164)의 변형예이다.
도 1(A)에 도시한 구성과 도 1(B)에 도시한 구성의 차이점은, 도 1(B)의 트랜지스터(162)는 절연층(150) 상에 전극(152)을 포함하는 점에 있다. 트랜지스터(162)는 채널 형성 영역을 갖는 제 1 산화물 반도체층(144a)의 상하에 절연층을 개재하여 2개의 게이트 전극층이 배치된 듀얼 게이트형 트랜지스터이다. 구체적으로는, 트랜지스터(162)는 게이트 전극(148a)과, 게이트 전극(148a) 상의 게이트 절연층(146)과, 게이트 절연층(146) 상에서 게이트 전극(148a)과 겹쳐지는 제 1 산화물 반도체층(144a)과, 제 1 산화물 반도체층(144a) 상에서 제 1 산화물 반도체층(144a)과 전기적으로 접속되는 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)을 갖는다. 나아가, 제 1 산화물 반도체층(144a), 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a) 상의 절연층(150)과, 절연층(150) 상에서 제 1 산화물 반도체층(144a)과 겹쳐지는 전극(152)을 갖는다.
도 1(B)에 있어서, 게이트 전극(148a)과 전극(152)은 함께 게이트 전극으로서 기능한다. 전극(152)의 전위는 게이트 전극(148a)과 동일해도 또는 달라도 되며, GND, 0V 또는 플로팅 상태여도 된다. 게이트 전극(148a) 및 전극(152)에 의해, 제 1 산화물 반도체층(144a)에 가해지는 전계를 제어함으로써, 트랜지스터(162)의 역치 전압을 제어할 수 있다.
도 1(C)에 도시한 트랜지스터(160) 및 용량소자(164)는 도 1(A)의 트랜지스터(160) 및 용량소자(164)의 변형예이다.
도 1(A)에 도시한 구성과 도 1(C)에 도시한 구성의 차이점은, 도 1(C)의 용량소자(164)에서는, 제 1 전극(148b)이 제 2 산화물 반도체층(144b)과 접하는 면에 금속 산화물층(149b)을 갖는 점에 있다. 나아가, 도 1(C)의 용량소자(164)에서는, 소스 전극 또는 드레인 전극(142b)이 제 2 산화물 반도체층(144b)과 접하는 면에 금속 산화물층(141b)을 갖는 점에 있다. 또한, 도 1(C)의 트랜지스터(160)에서는, 드레인 전극 또는 소스 전극(142a)이, 제 1 산화물 반도체층(144a)과 접하는 면에 금속 산화물층(141a) 갖고 있어도 된다.
제 2 산화물 반도체층(144b)과 제 1 전극(148b)이 접하는 경우, 제 1 전극(148b)에 의해 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗길 가능성이 있다. 제 2 산화물 반도체층(144b)은 산소가 빼앗기면, 산소 결손이 증대한다. 산소 결손이 증대한 제 2 산화물 반도체층(144b)은 도전성이 높아지고, 용량소자의 유전체로서 기능하지 못하게 될 우려가 있다.
이에, 제 2 산화물 반도체층(144b)과 접하는 금속 산화물층(149b)을 갖는 제 1 전극(148b)으로 하는 것이 바람직하다. 금속 산화물층(149b)에 의해, 제 2 산화물 반도체층(144b)으로부터 제 1 전극(148b)에 산소가 빼앗기는 것을 막을 수 있다. 나아가, 금속 산화물층(149b)으로부터 제 2 산화물 반도체층(144b)으로 산소를 공급하여, 제 2 산화물 반도체층(144b)의 산소 결손을 보다 저감할 수도 있다.
또한, 금속 산화물층(141b) 및 금속 산화물층(141a)은 도전성이 높은 금속 산화물 층인 것이 바람직하다. 도전율이 높은 층을 이용함으로써, 용량소자(164)와 트랜지스터(160)의 전기적인 접속을 양호하게 유지할 수 있다.
또한, 제 2 산화물 반도체층(144b)과 소스 전극 또는 드레인 전극(142b)이 접하는 경우, 소스 전극 또는 드레인 전극(142b)에 의해 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗길 가능성이 있다. 제 2 산화물 반도체층(144b)은 산소가 빼앗기면, 산소 결손이 증대한다. 산소 결손이 증대한 제 2 산화물 반도체층(144b)은 도전성이 높아지고, 용량소자의 유전체로서 기능하지 못하게 될 우려가 있다.
이에, 제 2 산화물 반도체층(144b)과 접하는 금속 산화물층(141b)을 갖는 소스 전극 또는 드레인 전극(142b)으로 하는 것이 바람직하다. 금속 산화물층(141b)에 의해, 제 2 산화물 반도체층(144b)으로부터 소스 전극 또는 드레인 전극(142b)에 산소가 빼앗기는 것을 막을 수 있다. 또한, 제 1 산화물 반도체층(144a)과 접하는 금속 산화물층(141a)을 갖는 드레인 전극 또는 소스 전극(142a)으로 해도 된다. 또한 드레인 전극 또는 소스 전극(142a)은 금속 산화물층(141b)과 동시에 형성할 수 있다. 금속 산화물층(141b) 및 금속 산화물층(141a)을 형성함으로써, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)으로 산소를 공급하여, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)의 산소 결손을 보다 저감할 수 있다.
또한, 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗기는지 여부는, 추후의 공정의 조건 등에 의해 좌우될 수 있다. 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗기지 않는 경우는, 금속 산화물층(149b) 및 금속 산화물층(141b)을 형성하지 않아도 된다.
또한, 도 1(C)에서는 금속 산화물층(149b) 및 금속 산화물층(141b)을 갖는 경우를 도시했지만 이에 한정되지 않는다. 금속 산화물층(149b)만, 또는 금속 산화물층(141b)만을 갖고 있어도 된다. 금속 산화물층(149b)만, 또는 금속 산화물층(141b)만을 갖는 경우, 단위면적당 용량이 더욱 커지기 때문에 바람직하다.
도 1(D)에 도시한 트랜지스터(162) 및 용량소자(164)는 도 1(C)의 트랜지스터(160) 및 용량소자(164)의 변형예이다.
도 1(C)에 도시한 구성과 도 1(D)에 도시한 구성의 차이점은, 도 1(D)의 트랜지스터(162)는 절연층(150) 상에 전극(152)을 포함하는 점에 있다. 트랜지스터(162)는 채널 영역의 상하에 절연층을 개재하여 배치된 2개의 게이트 전극층을 갖는 듀얼 게이트형 트랜지스터이다. 구체적으로는, 트랜지스터(162)는 게이트 전극(148a)과, 게이트 전극(148a) 상의 제 1 산화물 반도체층(144a)과, 제 1 산화물 반도체층(144a) 상에서 제 1 산화물 반도체층(144a)과 전기적으로 접속되는 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)을 갖는다. 나아가, 제 1 산화물 반도체층(144a), 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a) 상의 절연층(150)과, 절연층(150) 상에서 제 1 산화물 반도체층(144a)과 겹쳐지는 전극(152)을 갖는다.
도 1(D)에 있어서, 게이트 전극(148a)과 전극(152)은 함께 게이트 전극으로서 기능한다. 전극(152)의 전위는 게이트 전극(148a)과 동일해도 또는 달라도 되며, GND, 0V 또는 플로팅 상태여도 된다. 게이트 전극(148a) 및 전극(152)에 의해, 제 1 산화물 반도체층(144a)에 가해지는 전계를 제어함으로써, 트랜지스터(162)의 역치 전압을 제어할 수 있다.
<반도체 장치의 제작 방법>
이어서, 도 1(A) 및 도 1(B)에 도시한 트랜지스터(160) 및 트랜지스터(162)의 제작 방법에 대해, 도 2(A) 내지 도 2(D), 도 3(A) 내지 도 3(C)를 참조하여 설명한다.
우선, 절연층(140) 상에 도전층을 형성하고, 이 도전층을 가공하여, 제 1 전극(148b) 및 게이트 전극(148a)을 형성한다(도 2(A) 참조).
절연층(140)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기절연재료를 포함하는 재료를 이용하여 형성한다. 또한, 절연층(140)은 폴리이미드, 아크릴 등의 유기절연재료를 이용해 형성하는 것도 가능하다. 절연층(140)은 상술한 재료를 이용하여 단층 구조 또는 적층 구조로 형성할 수 있다. 본 실시형태에서는, 절연층(140)으로서 산화 실리콘을 이용하는 경우에 대해 설명한다.
또한, 트랜지스터(160) 및 트랜지스터(162)를 형성하는 곳은, 절연층(140) 상에 한정되지 않는다. 예를 들어, 절연성 표면을 갖는 기판 상에 제작할 수도 있다. 기판으로서는, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등의 절연체로 이루어지는 절연성 기판이나, 실리콘 등의 반도체 재료로 이루어지는 반도체 기판, 금속이나 스테인리스 등의 도전체로 이루어지는 도전성 기판, 이들의 표면을 절연재료로 피복한 것 등을 이용할 수 있다. 또한, 플라스틱 등의 가요성을 갖는 기판은 일반적으로 내열 온도가 낮은 경향이 있으나, 추후의 제작 공정에 견딜 수 있는 것이라면 이용하는 것이 가능하다.
제 1 전극(148b) 및 게이트 전극(148a)은 몰리브덴, 티탄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금 재료를 이용해 형성할 수 있다. 또한, 제 1 전극(148b) 및 게이트 전극(148a)은 단층 구조로 해도 되고, 적층 구조로 해도 된다. 예를 들어, 구리-마그네슘-알루미늄 합금층 상에 구리가 적층된 2층 구조로 할 수도 있고, 몰리브덴, 알루미늄, 몰리브덴 순으로 적층된 3층 구조로 할 수도 있다.
또한, 제 1 전극(148b) 및 게이트 전극(148a)을 In-Ga-Zn-O-N계 화합물 도전체 등의 일함수가 큰 재료를 이용해 형성해도 된다. 게이트 전극(148a)에 In-Ga-Zn-O-N계 화합물 도전체 등의 일함수가 큰 재료를 이용함으로써, 트랜지스터(160)의 역치 전압 등의 전기 특성을 제어할 수 있다.
이어서, 절연층을 형성하고, 이 절연층을 가공하여, 게이트 전극(148a)을 덮도록 게이트 절연층(146)을 형성한다(도 2(B) 참조). 상기 절연층을 가공하여, 제 1 전극(148b) 상으로부터 절연층을 제거함으로써, 제 1 전극(148b)과, 추후에 형성되는 제 2 산화물 반도체층(144b)을 접하여 마련할 수 있다. 이로써, 용량소자(164)의 유전체로서 기능하는 층을 제 2 산화물 반도체층(144b)만으로 할 수 있다. 이에 따라, 유전체로서 절연층과 제 2 산화물 반도체층(144b)을 적층해 이용하는 경우와 비교하여, 용량소자(164)의 유전체를 얇게 형성할 수 있다. 용량소자(164)의 유전체를 얇게 형성함으로써, 용량소자(164)의 단위면적당 용량을 크게 할 수 있다.
게이트 절연층(146)은 CVD법이나 스퍼터링법 등을 이용해 형성할 수 있다. 또한, 게이트 절연층(146)은 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 알루미늄 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은 단층 구조로 해도 되고, 상기의 재료를 조합하여 적층 구조로 해도 된다. 또한, 그 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 산화 실리콘을 이용하는 경우에는 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
또한, 게이트 절연층(146)에 제13족 원소 및 산소를 포함하는 절연재료를 이용해도 된다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연재료는 산화물 반도체와의 호환성이 좋으며, 이것을 산화물 반도체층에 접하는 절연층에 이용함으로써, 산화물 반도체층과의 계면 상태를 양호하게 유지할 수 있다. 여기서, 제13족 원소를 포함하는 절연재료란, 절연재료에 하나 또는 복수 종의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연재료로서는, 예를 들어 산화 알루미늄이 있다. 산화 알루미늄은 물을 투과시키기 어렵다고 하는 특성을 갖고 있기 때문에, 이 재료를 이용하는 것은 산화물 반도체층에의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 제 1 산화물 반도체층(144a)에 접하는 절연층은 산소 분위기하에 의한 열처리나, 산소의 첨가 등에 의해, 절연재료를 화학양론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소의 첨가는 도프, 이온 임플란테이션 또는 이온 도핑 등을 이용해 수행할 수 있다. 산소의 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크라는 용어는, 산소를 박층 표면 뿐만 아니라 박층 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있다. 또한, 산소의 도프에는 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다.
예를 들어, 제 1 산화물 반도체층(144a)에 접하는 절연층으로서 산화 알루미늄을 이용하는 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 수행함으로써, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
산소 도프 처리 등을 수행함으로써, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층을 형성할 수 있다. 이러한 영역을 구비하는 절연층과 산화물 반도체층이 접함으로써, 절연층 내의 과잉의 산소가 산화물 반도체층에 공급되고, 산화물 반도체층 내, 또는 산화물 반도체층과 절연층의 계면에 있어서의 산소 결함을 저감하고, 산화물 반도체층을 i형화 또는 i형에 한없이 가깝게 할 수 있다.
또한, 화학양론적 조성비보다 산소가 많은 영역을 갖는 절연층은 게이트 절연층(146) 대신에, 트랜지스터(160)의 하지층으로서 형성하는 절연층에 적용해도 되고, 추후의 공정에서 제작하는 절연층(150)에 적용해도 되며, 이들 중 복수 또는 모두에 적용해도 된다.
본 실시형태에 있어서는, 게이트 절연층(146)으로서, 스퍼터링법을 이용해 형성된 10㎚ 이상 50㎚ 이하의 산화 실리콘을 이용하는 것으로 한다.
이어서, 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여, 게이트 절연층(146) 상에 게이트 전극(148a)과 겹쳐지도록 제 1 산화물 반도체층(144a)을 형성한다. 동시에, 제 1 전극(148b) 또는 금속 산화물층(149b)에 접하여 제 2 산화물 반도체층(144b)을 형성한다(도 2(C) 참조).
산화물 반도체층에 이용하는 재료로서는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물, In-Sn-Zn-O계 산화물, In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, 2원계 금속 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물, In-Ga-O계 산화물이나, In-O계 산화물, Sn-O계 산화물, Zn-O계 산화물 등을 이용할 수 있다. 또한, 상기의 재료에 SiO2를 포함시켜도 된다. 여기서, 예를 들어, In-Ga-Zn-O계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물층이라는 의미이며, 그 조성비는 특별히 문제시하지 않는다. 또한, In과 Ga와 Zn 이외의 원소를 포함하고 있어도 된다.
또한, 산화물 반도체층의 두께는 3㎚ 이상 30㎚ 이하로 하는 것이 바람직하다. 산화물 반도체층을 너무 두껍게 하면(예를 들어, 두께 50㎚ 이상), 트랜지스터가 노멀리 온이 되어 버릴 우려가 있기 때문이다. 또한, 제 2 산화물 반도체층(144b)의 두께에 비례하여 용량소자(164)의 용량이 작아지기 때문이다.
산화물 반도체층은 수소, 물, 수산기 또는 수소화물 등의 불순물이 혼입되기 어려운 방법으로 제작하는 것이 바람직하다. 산화물 반도체층은 예를 들어, 스퍼터링법 등을 이용해 제작할 수 있다.
본 실시형태에서는, 산화물 반도체층을 In-Ga-Zn-O계 산화물 타겟을 이용하는 스퍼터링법에 의해 형성한다.
In-Ga-Zn-O계 산화물 타겟으로는, 예를 들어, 조성비로서 In2O3:Ga2O3:ZnO=1:1:1[mol수 비]의 산화물 타겟을 이용할 수 있다. 또한, 타겟의 재료 및 조성을 상술에 한정할 필요는 없다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비]의 조성비의 산화물 타겟을 이용할 수도 있다.
산화물 타겟의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하로 한다. 상대 밀도가 높은 금속 산화물 타겟을 이용함으로써, 형성한 산화물 반도체층을 치밀한 층으로 할 수 있기 때문이다.
또한, 산화물 반도체층은 CAAC-OS층인 것이 바람직하다. 불순물을 저감하고 산소를 첨가한 i형(진성 반도체) 또는 실질적으로 i형의 CAAC-OS층은 예를 들어 다음과 같이 형성할 수 있다.
우선, 기판에 제 1 산화물 반도체층을 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법 또는 펄스 레이저 증착법에 의해 형성한다. 또한, 형성 시에 기판을 가열함으로써, 비정질 영역에 대해 결정 영역이 차지하는 비율이 많은 산화물 반도체층으로 할 수 있다. 예를 들어, 기판 온도를 150℃ 이상 450℃ 이하로 하면 된다. 바람직하게는, 기판 온도를 200℃ 이상 250℃ 이하로 한다.
기판 온도를 높이는 것에 의해, CAAC-OS의 산화물을 보다 결정화시킬 수 있다.
이어서, 기판에 제 1 열처리를 수행해도 된다. 제 1 열처리를 수행함으로써, 보다 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체층으로 할 수 있다. 제 1 열처리는, 예를 들어 200℃ 이상 기판의 왜곡점 미만으로 수행하면 된다. 바람직하게는, 200℃ 이상 250℃ 이하로 한다. 열처리를 수행함으로써, 산화물 반도체층 내에 포함되는 수소원자를 포함하는 물질을 더욱 제거할 수 있다. 분위기는 한정되지 않지만, 산화성 분위기, 불활성 분위기 또는 감압 분위기에서 수행한다. 처리 시간은 3분~24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체층을 형성할 수 있지만, 24시간을 넘는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
산화성 분위기란, 산화성 가스를 포함하는 분위기이다. 산화성 가스란, 산소, 오존 또는 아산화질소 등으로, 물, 수소 등이 포함되지 않는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 한다. 산화성 분위기는 산화성 가스를 불활성 가스와 혼합해 이용해도 된다. 그 경우, 산화성 가스가 적어도 10ppm 이상 포함되는 것으로 한다.
여기서, 불활성 분위기란, 질소, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기이다. 구체적으로는, 산화성 가스 등의 반응성 가스가 10ppm 미만인 분위기로 한다.
제 1 열처리는 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. RTA를 이용함으로써, 단시간에 한하여, 기판의 왜곡점 이상의 온도로 열처리를 수행할 수 있다. 이로 인해, 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체층을 형성하기 위한 시간을 단축할 수 있다.
산화물로서 화학식 InMO3(ZnO)m(m>0)으로 표기되는 재료를 이용해도 된다. 여기서, M은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속원소를 나타낸다. 예를 들어, M으로서 Ga, Ga 및 Al, Ga 및 Mn 또는 Ga 및 Co 등을 이용해도 된다.
또한, 질소를 5×1019/㎤ 이상, 바람직하게는 1×1020/㎤ 이상 7원자% 미만 포함하는 In-Ga-Zn-O계 산화물은 c축 배향한 육방정의 결정 구조를 포함하는 산화물이 되고, In-O의 결정면(인듐과 산소를 포함하는 결정면)과 In-O의 결정면 사이에 1층의 Ga 및 Zn을 갖는 층을 구비한다. 또는, 상술의 범위로 질소를 포함하는 In-Ga-Zn-O계 산화물에 있어서, In-O의 결정면과 In-O의 결정면 사이에 복수층의 Ga 및 Zn을 갖는 층을 구비해도 상관없다.
또한, 제 1 산화물 반도체층 상에 제 2 산화물 반도체층을 형성하여, 산화물 적층체를 형성해도 된다. 제 1 산화물 반도체층과 제 2 산화물 반도체층은 동일한 방법으로 형성할 수 있다.
제 2 산화물 반도체층을 형성할 때, 기판을 가열하면서 형성함으로써, 제 1 산화물 반도체층을 종자 결정으로, 제 2 산화물 반도체층을 결정화시킬 수 있다.
또한, 제 2 산화물 반도체층을 형성한 후, 제 2 열처리를 수행해도 된다. 제 2 열처리는 제 1 열처리와 동일한 방법으로 실시하면 된다. 제 2 열처리를 수행함으로써, 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 적층체로 할 수 있다. 또는, 제 2 열처리를 수행함으로써, 제 1 산화물 반도체층을 종자 결정으로, 제 2 산화물 반도체층을 결정화시킬 수 있다. 이 때, 제 1 산화물 반도체층과 제 2 산화물 반도체층이 동일한 원소로 구성되는 호모 성장으로 해도 상관없다. 또는, 제 1 산화물 반도체층과 제 2 산화물 반도체층이 적어도 일종 이상의 다른 원소로 구성되는 헤테로 성장으로 해도 상관없다.
이상의 방법으로, 불순물을 저감하고 산소를 첨가함으로써, i형(진성 반도체) 또는 실질적으로 i형의 CAAC-OS를 형성할 수 있다. 이러한 산화물 반도체층을 형성함으로써, 상당히 우수한 특성의 트랜지스터를 실현할 수 있다.
또한, 산화물 반도체는 i형화(진성화) 또는 실질적으로 i형화되어 있는 경우, 유전율을 높게 할 수 있다. 구체적으로는, In-Ga-Zn-O계 산화물의 비유전율은 15 정도로 할 수 있다. 이는 산화 실리콘의 비유전율이 4 정도인 것과 비교해 충분히 높다. 이에 따라 i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 용량소자(164)의 유전체에 이용함으로써, 용량소자(164)의 단위면적당 용량을 크게 할 수 있다.
또한, 산화물 반도체층을 가공하여, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)을 형성한 후, 제 2 산화물 반도체층(144b)에 산소를 첨가해도 된다. 또한, 제 2 산화물 반도체층(144b)에 실리콘, 게르마늄 및 세륨, 티탄, 텅스텐, 알루미늄, 구리, 이트륨, 란탄, 바나듐 등의 금속 중 어느 하나 이상의 원소를 첨가해도 된다. 이들 원소를 첨가함으로써, 제 2 산화물 반도체층(144b)의 절연성을 높일 수 있다.
첨가 방법으로는, 이온 주입법 또는 이온 도핑법 등을 이용할 수 있다. 첨가 농도로는, 산소의 경우는 1×1016atoms/㎤ 이상 2×1020atoms/㎤ 이하로 하는 것이 바람직하다. 이 범위의 산소 농도로 하면, 결정에 왜곡 등을 주지 않고 산화물 반도체 내에 포함시킬 수 있다. 실리콘, 게르마늄 및 금속원소의 경우는 1×1020atoms/㎤ 이상, 바람직하게는 1×1021atoms/㎤ 이상, 보다 바람직하게는 5×1021atoms/㎤ 이상으로 할 수 있다.
이어서, 도전층(142)을 형성한다(도 2(D) 참조). 도전층(142)은 제 1 전극(148b) 및 게이트 전극(148a)과 동일한 재료 및 구성으로 형성할 수 있다.
이어서, 도전층(142)을 가공하여, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)을 형성한다(도 3(A) 참조).
이어서, 소스 전극 또는 드레인 전극(142b), 드레인 전극 또는 소스 전극(142a) 및 제 1 산화물 반도체층(144a)을 덮도록 절연층(150)을 형성한다. 절연층(150)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄 등의 무기절연재료를 포함하는 재료를 이용해 형성한다. 절연층(150)에 유전율이 낮은(low-k) 재료를 이용함으로써, 절연층(150) 상에 각종 전극이나 배선을 마련한 경우, 중첩에 기인하는 용량을 충분히 저감하는 것이 가능해지므로 바람직하다. 또한, 절연층(150)에는 상술한 재료를 이용하는 다공성의 절연층을 적용해도 된다. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교해 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감하는 것이 가능하다. 또한, 절연층(150)은 폴리이미드, 아크릴 등의 유기절연재료를 이용해 형성하는 것도 가능하다. 절연층(150)은 상술한 재료를 이용해 단층 구조 또는 적층 구조로 형성할 수 있다(도 3(B) 참조).
이상에 의해, 산화물 반도체층을 이용하는 트랜지스터(160) 및 용량소자(164)가 완성된다(도 3(B) 참조).
나아가, 절연층(150) 상에 전극(152)을 형성해도 된다. 전극(152)은 제 1 전극(148b) 및 게이트 전극(148a)과 동일한 재료 및 구성으로 형성할 수 있다. 전극(152)에 의해 트랜지스터(162)는 역치 전압 등의 전기 특성을 제어할 수 있다.
이상에 의해, 전극(152)을 갖는 트랜지스터(162)가 완성된다(도 3(C) 참조).
이어서, 도 1(C) 및 도 1(D)에 도시한 트랜지스터(160) 및 트랜지스터(162)의 제작 방법에 대해 설명한다.
우선, 절연층(140)을 형성한다. 절연층(140)에 대해서는, 도 1(A)에 대한 기재를 참작할 수 있다.
이어서, 절연층(140) 상에 도전층을 형성하고, 이 도전층을 가공하여, 제 1 전극(148b) 및 게이트 전극(148a)을 형성한다. 이어, 제 1 전극(148b)과 추후에 형성하는 산화물 반도체층이 접하기 전에, 제 1 전극(148b)을 산화하여 또는 스퍼터링법이나 CVD법을 이용하여 금속 산화물층(149b)을 형성한다.
제 1 전극(148b) 및 게이트 전극(148a)의 재료 및 구성에 대해서는, 도 1(A)에 대한 기재를 참작할 수 있지만, 고밀도 산소 플라즈마 처리 또는 열산화에 의해 금속 산화물층(149b)을 형성하는 경우에는, 제 1 전극(148b) 및 게이트 전극(148a)에 텅스텐, 티탄 또는 지르코늄을 포함하는 구조로 하는 것이 바람직하다. 이들 산화물은 도전율이 높기 때문이다. 또한, In-Ga-Zn-O-N계 화합물을 포함하는 층을 형성하여, 금속 산화물층(149b)으로 해도 된다. 금속 산화물층(149b)을 형성하는 때는, 절연층을 형성하기 전이어도 좋고, 게이트 절연층(146)을 형성한 후여도 좋다. 또한 제 1 전극(148b)과 게이트 전극(148a) 양쪽 모두에 금속 산화물층을 적층해도 되고, 제 1 전극(148b)에만 적층해도 된다.
금속 산화물층(149b)의 형성 방법은 특별히 한정되지 않지만, 예를 들어 고밀도 산소 플라즈마 처리에 의해 수행할 수 있다. 고밀도 산소 플라즈마 처리는, 예를 들어, 헬륨, 아르곤, 크립톤, 크세논 등의 희가스와 산소의 혼합 가스를 이용해 수행한다. 이 경우, 플라즈마의 여기를 마이크로파의 도입에 의해 수행함으로써, 저 전자온도이며 고밀도의 플라즈마를 생성할 수 있다. 이러한 고밀도 플라즈마로 생성된 산소라디칼(OH라디칼을 포함하는 경우도 있음)에 의해, 제 1 전극(148b)의 표면을 산화함으로써, 1㎚ 이상 20㎚ 이하, 바람직하게는 5㎚ 이상 10㎚ 이하의 금속 산화물층(149b)을 형성할 수 있다.
상술한 고밀도 산소 플라즈마 처리에 의한 제 1 전극(148b)의 산화는 고상 성장이기 때문에, 제 1 전극(148b)과 금속 산화물층(149b)의 계면 준위 밀도를 극히 낮게 할 수 있다. 또한, 고밀도 산소 플라즈마 처리에 의해 제 1 전극(148b)을 직접 산화함으로써, 형성되는 금속 산화물층(149b)의 두께의 편차를 억제할 수 있다.
또는, 제 1 전극(148b)을 열산화시킴으로써 금속 산화물층(149b)을 형성하도록 해도 된다. 이와 같이, 열산화를 이용하는 경우에는, 어느 정도의 내열성을 갖는 기판을 이용하는 것이 필요하다.
또는, 스퍼터링법이나 CVD법으로 형성한 층을 가공하여 금속 산화물층(149b)을 형성해도 된다. 스퍼터링법에 의한 형성 방법에 대해서는, 이후에 기재하는 산화물 반도체층의 형성 방법을 참작할 수 있다.
본 실시형태에서는, 고밀도 산소 플라즈마 처리에 의해 5㎚ 이상 10㎚ 이하의 금속 산화물층(149b)을 형성하는 것으로 한다.
금속 산화물층(149b)에 의해, 추후의 공정에서 형성하는 제 2 산화물 반도체층(144b)으로부터 제 1 전극(148b)에 산소가 빼앗기는 것을 막을 수 있다. 또한, 금속 산화물층(149b)으로부터 추후의 공정에서 형성하는 제 2 산화물 반도체층(144b)으로 산소를 공급하여, 제 2 산화물 반도체층(144b)의 산소 결손을 보다 저감할 수 있다. 또한, 도전율이 높은 금속 산화물층(149b)을 이용함으로써 용량소자(164)의 용량의 감소를 방지할 수 있다.
이어서, 절연층을 형성하고, 이 절연층을 가공하여, 게이트 전극(148a)을 덮도록 게이트 절연층(146)을 형성한다. 게이트 절연층(146)에 대해서는, 도 1(A)에 대한 기재를 참작할 수 있다.
이어서, 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여, 게이트 절연층(146) 상에 게이트 전극(148a)과 겹쳐지도록 제 1 산화물 반도체층(144a)을 형성한다. 동시에, 제 1 전극(148b) 또는 금속 산화물층(149b)에 접하여 제 2 산화물 반도체층(144b)을 형성한다. 산화물 반도체층, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)에 대해서는, 도 1(A)에 대한 기재를 참작할 수 있다.
이어서, 금속 산화물층을 형성한다. 금속 산화물층은 CVD법이나 스퍼터링법 등을 이용해 형성할 수 있다. 금속 산화물층은 산화 텅스텐, 산화 티탄, 산화 지르코늄 또는 In-Ga-Zn-O-N계 화합물을 포함하는 구조로 하는 것이 바람직하다. 이들 금속 산화물은 도전율이 높기 때문이다. 금속 산화물층의 두께는 특별히 한정되지 않지만, 예를 들어 1㎚ 이상 20㎚ 이하, 바람직하게는 5㎚ 이상 10㎚ 이하로 형성할 수 있다.
이어서, 도전층(142)을 형성한다. 도전층(142)은 제 1 전극(148b) 및 게이트 전극(148a)과 동일한 재료 및 구성으로 형성할 수 있다. 또한, 도전층(142)과 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)이 접촉하기 전에, 금속 산화물층을 형성하는 것이 바람직하다.
이어서, 도전층(142) 및 금속 산화물층을 가공하여, 소스 전극 또는 드레인 전극(142b), 금속 산화물층(141b), 드레인 전극 또는 소스 전극(142a), 및 금속 산화물층(141a)을 형성한다.
도전율이 높은 금속 산화물층(141a)을 이용함으로써, 용량소자(164)와 트랜지스터(160)의 전기적인 접속을 양호하게 유지할 수 있다. 또한, 금속 산화물층(141b) 및 금속 산화물층(141a)에 의해, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)으로부터 산소를 빼앗기는 것을 막을 수 있다. 나아가, 금속 산화물층(141b) 및 금속 산화물층(141a)으로부터, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)으로 산소를 공급하여, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)의 산소 결손을 저감할 수 있다.
이어서, 소스 전극 또는 드레인 전극(142b), 금속 산화물층(141b), 드레인 전극 또는 소스 전극(142a), 금속 산화물층(141a), 및 제 1 산화물 반도체층(144a)을 덮도록 절연층(150)을 형성한다. 절연층(150)은 게이트 절연층(146)과 동일한 재료 및 구성으로 형성할 수 있다.
이상에 의해, 산화물 반도체층을 이용하는 트랜지스터(160) 및 용량소자(164)가 완성된다(도 1(C) 참조).
나아가, 절연층(150) 상에 전극(152)을 형성해도 된다. 전극(152)은 제 1 전극(148b) 및 게이트 전극(148a)과 동일한 재료 및 구성으로 형성할 수 있다. 전극(152)에 의해 트랜지스터(162)는 역치 전압 등의 전기 특성을 제어할 수 있다.
이상에 의해, 전극(152)을 갖는 트랜지스터(162)가 완성된다(도 1(D) 참조).
(실시형태 2)
본 실시형태에서는, 실시형태 1과 다른 반도체 장치의 구성 및 그 제작 방법에 대해, 도 4(A), 도 4(B), 및 도 5(A) 내지 도 5(D), 도 6(A) 내지 도 6(C), 도 7(A), 도 7(B), 및 도 8(A) 내지 도 8(D)를 참조하여 설명한다.
<반도체 장치의 단면 구성>
도 4(A) 및 도 4(B)는 반도체 장치의 구성의 예이다. 도 4(A) 및 도 4(B)에 반도체 장치의 단면을 나타낸다. 도 4(A) 및 도 4(B)에 도시한 반도체 장치는 채널 형성 영역에 산화물 반도체를 이용하는 트랜지스터(160)와, 유전체에 산화물 반도체를 이용하는 용량소자(164)를 갖는다.
도 4(A)에 있어서의 트랜지스터(160)는, 절연층(140) 상에 마련된 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a) 상에서 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과 전기적으로 접속되어 있는 제 1 산화물 반도체층(144a)과, 제 1 산화물 반도체층(144a)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 상에서 제 1 산화물 반도체층(144a)과 겹쳐지는 게이트 전극(148a)을 갖는다.
도 4(A)에 있어서의 용량소자(164)는 소스 전극 또는 드레인 전극(142b)과, 소스 전극 또는 드레인 전극(142b)에 접하는 제 2 산화물 반도체층(144b)과, 제 2 산화물 반도체층(144b)에 접하는 제 1 전극(148b)을 갖는다. 여기서, 소스 전극 또는 드레인 전극(142b)은 용량소자(164)의 제 2 전극으로서 기능한다.
즉, 하기와 같이 말할 수도 있다. 용량소자(164)는 제 1 전극(148b)과 제 2 산화물 반도체층(144b)과 제 2 전극을 갖는다. 그 제 2 전극은 소스 전극 또는 드레인 전극(142b)과 동일한 도전층으로 이루어진다.
또한, 트랜지스터(160) 및 용량소자(164) 상에는 절연층(150)이 마련되어 있다.
도 4(B)에 도시한 트랜지스터(160) 및 용량소자(164)는 도 4(A)에 도시한 트랜지스터(160) 및 용량소자(164)의 변형예이다.
도 4(A)에 도시한 구성과 도 4(B)에 도시한 구성의 차이점은, 도 4(B)의 용량소자(164)에서는, 소스 전극 또는 드레인 전극(142b)이 제 2 산화물 반도체층(144b)과 접하는 면에 금속 산화물층(149b)을 갖는 점에 있다. 나아가, 도 4(B)의 용량소자(164)에서는, 제 1 전극(148b)이 제 2 산화물 반도체층(144b)과 접하는 면에 금속 산화물층(141b)을 갖는 점에 있다. 또한 도 4(B)의 트랜지스터(160)에서는, 드레인 전극 또는 소스 전극(142a)이 제 1 산화물 반도체층(144a)과 접하는 면에 금속 산화물층(149a)을 갖고 있어도 된다.
제 2 산화물 반도체층(144b)과 소스 전극 또는 드레인 전극(142b)이 접하는 경우, 소스 전극 또는 드레인 전극(142b)에 의해 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗길 가능성이 있다. 제 2 산화물 반도체층(144b)은 산소가 빼앗기면, 산소 결손이 증대한다. 산소 결손이 증대한 제 2 산화물 반도체층(144b)은 도전성이 높아지고, 용량소자의 유전체로서 기능하지 못하게 될 우려가 있다.
이에, 제 2 산화물 반도체(144b)와 접하는 금속 산화물층(149b)을 갖는 소스 전극 또는 드레인 전극(142b)으로 하는 것이 바람직하다. 금속 산화물층(149b)에 의해, 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗기는 것을 막을 수 있다. 또한, 제 1 산화물 반도체(144a)와 접하는 금속 산화물층(149a)을 갖는 드레인 전극 또는 소스 전극(142a)으로 해도 된다. 금속 산화물층(149b) 및 금속 산화물층(149a)을 형성함으로써, 제 2 산화물 반도체층(144b)으로 산소를 공급하여, 제 2 산화물 반도체층(144b)의 산소 결손을 보다 저감할 수 있다.
또한, 제 2 산화물 반도체층(144b)과 제 1 전극(148b)이 접하는 경우, 제 1 전극(148b)에 의해 제 2 산화물 반도체층(144b)으로부터 산소를 빼앗길 가능성이 있다. 제 2 산화물 반도체층(144b)은 산소가 빼앗기면, 산소 결손이 증대한다. 산소 결손이 증대한 제 2 산화물 반도체층(144b)은 도전성이 높아지고, 용량소자의 유전체로서 기능하지 못하게 될 우려가 있다.
이에, 제 2 산화물 반도체층(144b)과 접하는 금속 산화물층(141b)을 갖는 제 1 전극(148b)으로 하는 것이 바람직하다. 금속 산화물층(141b)에 의해, 제 2 산화물 반도체층(144b)으로부터 소스 전극 또는 드레인 전극(142b)에 산소가 빼앗기는 것을 막을 수 있다. 또한, 금속 산화물층(141b)과 동시에, 게이트 절연층(146)과 게이트 전극(148a) 사이에 금속 산화물층(141a)을 형성해도 된다.
또한, 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗기는지 여부는, 추후의 공정의 조건 등에 의해 좌우될 수 있다. 제 2 산화물 반도체층(144b)으로부터 산소가 빼앗기지 않는 경우는, 금속 산화물층(149b) 및 금속 산화물층(141b)을 형성하지 않아도 된다.
<반도체 장치의 제작 방법>
이어서, 도 4(A)에 도시한 트랜지스터(160)의 제작 방법에 대해, 도 5(A) 내지 도 5(D), 도 6(A) 내지 도 6(C)를 참조하여 설명한다.
우선, 절연층(140) 상에 도전층(142)을 형성한다(도 5(A) 참조).
도전층(142)의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
이어서, 도전층(142)을 가공하여, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)을 형성한다(도 5(B) 참조).
이어서, 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과 전기적으로 접속되도록 제 1 산화물 반도체층(144a)을 형성한다. 동시에, 상기 산화물 반도체층을 가공하여, 소스 전극 또는 드레인 전극(142b)에 접하여 제 2 산화물 반도체층(144b)을 형성한다(도 5(C) 참조). 이 때, 제 1 열처리를 수행하는 것이 바람직하다. 산화물 반도체층의 재료 및 구성, 제 1 열처리에 대해서는, 실시형태 1의 기재를 참작할 수 있다.
이어서, 제 1 산화물 반도체층(144a) 상에 절연층을 형성하고, 이 절연층을 가공하여, 게이트 절연층(146)을 형성한다(도 5(D) 참조). 게이트 절연층(146)의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
절연층의 형성 후에는, 불활성 가스 분위기하 또는 산소 분위기하에서 제 2 열처리를 수행하는 것이 바람직하다. 열처리는 제 1 열처리와 동일한 방법으로 수행하면 된다. 절연층이 산소를 포함하는 경우, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)에 산소를 공급하고, 그 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)의 산소 결손을 보충하여, i형(진성 반도체) 또는 실질적으로 i형의 산화물 반도체층을 형성할 수 있다.
상술한 바와 같이, 제 1 열처리와 제 2 열처리 중 적어도 한쪽을 적용함으로써, 산화물 반도체층을 그 수소 원자를 포함하는 물질이 최대한 포함되지 않도록 고순도화할 수 있다.
또한, 본 실시 형태에서는, 절연층의 형성 후에 제 2 열처리를 수행하고 있으나, 제 2 열처리의 타이밍은 이에 한정되지 않는다. 예를 들어, 절연층을 가공하여, 게이트 절연층(146)을 형성한 후에 수행해도 된다. 또한, 제 1 열처리에 이어 제 2 열처리를 수행해도 되고, 제 1 열처리에 제 2 열처리를 겸하도록 해도 되고, 제 2 열처리에 제 1 열처리를 겸하도록 해도 된다.
또한, 제 2 산화물 반도체층(144b)에 산소 도프를 수행해도 된다. 제 2 산화물 반도체층(144b)에 산소 도프를 수행함으로써, 제 2 산화물 반도체층(144b)을 보다 i형에 가깝게 할 수 있다. 산소 도프의 방법에 대해서는, 실시형태 1의 게이트 절연층에 대한 기재를 참작할 수 있다.
이어서, 도전층(148)을 형성한다(도 6(A) 참조). 도전층(148)의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
이어서, 도전층(148)을 가공하여, 게이트 절연층(146) 상에 제 1 산화물 반도체층(144a)과 겹쳐지도록 게이트 전극(148a)을 형성한다. 동시에, 제 2 산화물 반도체층(144b) 상에 접하여 제 1 전극(148b)을 형성한다(도 6(B) 참조).
이어서, 제 1 전극(148b), 제 2 산화물 반도체층(144b), 게이트 절연층(146), 게이트 전극(148a)을 덮도록 절연층(150)을 형성한다. 절연층(150)의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다(도 6(C) 참조).
이상에 의해, 산화물 반도체층을 이용하는 트랜지스터(160) 및 용량소자(164)가 완성된다(도 6(C) 참조).
이어서, 도 4(B)에 도시한 트랜지스터(160)의 제작 방법에 대해 설명한다.
우선, 절연층(140) 상에 도전층(142)을 형성하고, 도전층(142) 상에 금속 산화물층을 형성한다. 도전층(142) 및 금속 산화물층의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
이어서, 도전층(142) 및 금속 산화물층을 가공하여, 소스 전극 또는 드레인 전극(142b), 금속 산화물층(149b), 드레인 전극 또는 소스 전극(142a) 및 금속 산화물층(149a)을 형성한다.
이어서, 산화물 반도체층을 형성하고, 이 산화물 반도체층을 가공하여, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과 전기적으로 접속되도록 제 1 산화물 반도체층(144a)을 형성한다. 동시에, 상기 산화물 반도체층을 가공하여, 금속 산화물층(149b)에 접하여 제 2 산화물 반도체층(144b)을 형성한다. 산화물 반도체층의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
이어서, 제 1 산화물 반도체층(144a) 상에 절연층을 형성하고, 이 절연층을 가공하여, 게이트 절연층(146)을 형성한다. 게이트 절연층(146)의 재료 및 구성은 실시형태 1 및 도 4(A)에 대한 기재를 참작할 수 있다.
이어서, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)과 도전층(148)이 접촉하기 전에, 제 1 산화물 반도체층(144a) 및 제 2 산화물 반도체층(144b)과 도전층(148) 사이에 금속 산화물층을 형성한다. 금속 산화물층의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
이어서, 도전층(148)을 형성한다. 도전층(148)의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
이어서, 금속 산화물층 및 도전층(148)을 가공하여, 게이트 절연층(146) 상에 제 1 산화물 반도체층(144a)과 겹쳐지도록 금속 산화물층(141a) 및 게이트 전극(148a)을 형성한다. 동시에, 제 2 산화물 반도체층(144b)에 접하여 금속 산화물층(141b) 및 제 1 전극(148b)을 형성한다.
이어서, 제 1 전극(148b), 제 2 산화물 반도체층(144b), 게이트 절연층(146), 게이트 전극(148a)을 덮도록 절연층(150)을 형성한다. 절연층(150)의 재료 및 구성은 실시형태 1의 기재를 참작할 수 있다.
이상에 의해, 산화물 반도체층을 이용하는 트랜지스터(160) 및 용량소자(164)가 완성된다.
<반도체 장치의 단면 구성>
도 7(A), 도 7(B), 및 도 8(A) 내지 도 8(D)는 반도체 장치의 구성의 예이다. 도 7(A), 도 7(B), 및 도 8(A)~도8C에 반도체 장치의 단면을 나타낸다. 도 7(A), 도 7(B), 및 도 8(A)~도 8(C)에 도시한 반도체 장치는 채널 형성 영역에 산화물 반도체를 이용하는 트랜지스터(160) 또는 트랜지스터(162)와, 유전체에 산화물 반도체를 이용하는 용량소자(164)를 갖는다.
도 7(A)에 있어서의 트랜지스터(160)는 절연층(140) 상에 마련된 게이트 전극(148a)과, 게이트 전극(148a)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 상의 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a) 상에서 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과 전기적으로 접속되고, 게이트 절연층(146) 상에서 게이트 전극(148a)과 겹쳐지는 제 1 산화물 반도체층(144a)을 갖는다. 또한, 트랜지스터(160)는 게이트 절연층(146) 상에 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과 접하는 금속 산화물층을 갖는 구성으로 할 수도 있다.
도 7(A)에 있어서의 용량소자(164)는 제 1 전극(148b)과, 제 1 전극(148b)에 접하는 제 2 산화물 반도체층(144b)과, 제 2 산화물 반도체층(144b)에 접하는 소스 전극 또는 드레인 전극(142b)을 갖는다. 여기서 소스 전극 또는 드레인 전극(142b)은 용량소자(164)의 제 2 전극으로서 기능한다.
즉, 하기와 같이 말할 수도 있다. 용량소자(164)는 제 1 전극(148b)과, 제 2 산화물 반도체층(144b)과, 제 2 전극을 갖는다. 그 제 2 전극은 소스 전극 또는 드레인 전극(142b)과 동일한 도전층으로 이루어진다.
또한, 용량소자(164)는 제 1 전극(148b)의 제 1 전극(148b)과 제 2 산화물 반도체층(144b)이 접하는 면에 금속 산화물층을 갖는 구성으로 할 수도 있다. 또한, 용량소자(164)는 제 2 산화물 반도체층(144b) 상에 금속 산화물층을 갖는 구성으로 할 수도 있다.
또한, 트랜지스터(160) 및 용량소자(164) 상에는 절연층(150)이 마련되어 있다.
도 7(B)에 도시한 트랜지스터(162) 및 용량소자(164)는 도 7(A)에 도시한 트랜지스터(160) 및 용량소자(164)의 변형예이다.
도 7(A)에 도시한 구성과 도 7(B)에 도시한 구성의 차이점은, 도 7(B)의 트랜지스터(162)는 절연층(150) 상에 전극(152)을 포함하는 점에 있다. 트랜지스터(162)는 채널 형성 영역을 갖는 제 1 산화물 반도체층(144a)의 상하에 절연층을 개재하여 2개의 게이트 전극층이 배치된 듀얼 게이트형 트랜지스터이다. 구체적으로는, 트랜지스터(162)는 게이트 전극(148a)과, 게이트 전극(148a) 상의 게이트 절연층(146)과, 게이트 절연층(146) 상의 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과, 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a) 상에서 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과 전기적으로 접속되는 제 1 산화물 반도체층(144a)과, 소스 전극 또는 드레인 전극(142b), 드레인 전극 또는 소스 전극(142a) 및 제 1 산화물 반도체층 상의 절연층(150)과, 절연층(150) 상에서 제 1 산화물 반도체층(144a)과 겹쳐지는 전극(152)을 갖는다.
도 7(B)에 있어서, 게이트 전극(148a)과 전극(152)은 함께 게이트 전극으로서 기능한다. 전극(152)의 전위는 게이트 전극(148a)과 동일해도 또는 달라도 되며, GND, 0V 또는 플로팅 상태여도 된다. 게이트 전극(148a) 및 전극(152)에 의해, 제 1 산화물 반도체층(144a)에 가해지는 전계를 제어함으로써, 트랜지스터(162)의 역치 전압을 제어할 수 있다.
도 8(A)에 도시한 트랜지스터(160) 및 용량소자(164)는 도 7(A)에 도시한 트랜지스터(160) 및 용량소자(164)의 변형예이다.
도 7(A)에 도시한 구성과 도 8(A)에 도시한 구성의 차이점은, 용량소자(164)의 용량소자 전극의 형성 방법이다. 도 7(A)에서는, 제 1 전극(148b) 상에 소스 전극 또는 드레인 전극(142b)이 마련되는데 반해, 도 8(A)에서는 소스 전극 또는 드레인 전극(142b) 상에 전극(147b)이 마련된다.
도 8(B)에 도시한 트랜지스터(160) 및 용량소자(164)는 도 7(B)에 도시한 트랜지스터(162) 및 용량소자(164)의 변형예이다.
도 7(B)에 도시한 구성과 도 8(B)에 도시한 구성의 차이점은, 용량소자(164)의 용량소자 전극의 형성 방법이다. 도 7(B)에서는, 제 1 전극(148b) 상에 소스 전극 또는 드레인 전극(142b)이 마련되는데 반해, 도 8(B)에서는 소스 전극 또는 드레인 전극(142b) 상에 제 1 전극(148b)이 마련된다.
또한, 트랜지스터(162)는 게이트 절연층(146) 상에 소스 전극 또는 드레인 전극(142b), 드레인 전극 또는 소스 전극(142a) 및 전극(152)에 접하는 금속 산화물층을 갖는 구성으로 할 수도 있다.
도 8(C)에 있어서의 트랜지스터(160)는 절연층(140) 상에 마련된 제 1 산화물 반도체층(144a)과, 제 1 산화물 반도체층(144a) 상에서 제 1 산화물 반도체층(144a)과 전기적으로 접속된 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a)과, 제 1 산화물 반도체층(144a), 소스 전극 또는 드레인 전극(142b) 및 드레인 전극 또는 소스 전극(142a) 상의 게이트 절연층(146)과, 게이트 절연층(146) 상에서 제 1 산화물 반도체층(144a)과 겹쳐지는 게이트 전극(148a)을 갖는다. 또한, 트랜지스터(160)는 제 1 산화물 반도체층(144a) 상에 소스 전극 또는 드레인 전극(142b)과 접하는 금속 산화물층(141b)과, 드레인 전극 또는 소스 전극(142a)과 접하는 금속 산화물층(141a)을 갖는 구성으로 할 수도 있다.
도 8(C)에 있어서의 용량소자(164)는 전극(147b)과, 제 2 산화물 반도체층(144b)과, 소스 전극 또는 드레인 전극(142b)을 갖는다. 또한, 용량소자(164)는 전극(147b)의, 전극(147b)과 제 2 산화물 반도체층(144b)이 접하는 면에 금속 산화물층을 갖는 구성으로 할 수도 있다. 또한, 용량소자(164)는 제 2 산화물 반도체층(144b) 상에 금속 산화물층을 갖는 구성으로 할 수도 있다.
도 8(D)에 있어서의 트랜지스터(160) 및 용량소자(164)는 도 8(C)에 도시한 트랜지스터(160) 및 용량소자(164)의 변형예이다.
도 8(C)에 도시한 구성과 도 8(D)에 도시한 구성의 차이점은, 도 8(D)에 있어서의 트랜지스터(160)는 제 1 산화물 반도체층(144a)에 불순물 영역(144c) 및 불순물 영역(144d)을 갖는 점이다.
불순물 영역(144c) 및 불순물 영역(144d)은 소스 전극 또는 드레인 전극(142b), 드레인 전극 또는 소스 전극(142a) 및 게이트 전극(148a)을 마스크로 하여, 게이트 절연층(146)을 개재하여 불순물의 주입을 수행함으로써 자기정합적으로 형성할 수 있다.
불순물로서는, V족(제15족) 원소인 질소(N), 인(P), 비소(As), 안티몬(Sb) 등을 이용할 수 있다. 본 실시형태에 있어서는, 질소를 주입하는 예에 대해 나타낸다.
불순물의 주입 방법으로서는, 이온 주입법 또는 이온 도핑법 등을 이용할 수 있다. 이온 주입법은 소스 가스를 플라즈마화하고, 이 플라즈마에 포함되는 이온종을 인출하고, 질량 분리하여, 소정의 질량을 갖는 이온종을 가속하여, 이온 빔으로서 피처리물에 주입하는 방법이다. 또한, 이온 도핑법은 소스 가스를 플라즈마화하고, 소정의 전계의 작용에 의해 플라즈마로부터 이온종을 인출하고, 인출한 이온종을 질량 분리하지 않고 가속하여, 이온 빔으로서 피처리물에 주입하는 방법이다. 질량 분리를 동반하는 이온 주입법을 이용하여 질소의 주입을 수행함으로써, 원하는 불순물(여기에서는 질소) 이외의 원소(예를 들어, 금속원소 등의)가 제 1 산화물 반도체층(144a)에 첨가되게 되는 것을 방지할 수 있다. 또한, 이온 도핑법은 이온 주입법에 비해 이온 빔이 조사되는 면적을 크게 할 수 있으므로, 이온 도핑법을 이용해 불순물의 첨가를 수행함으로써 택트 타임을 단축할 수 있다.
불순물 영역(144c) 및 불순물 영역(144d)의 질소 농도는 5×1019atoms/㎤ 이상이면 바람직하다. 또한, 불순물 영역(144c) 및 불순물 영역(144d)의 질소 농도는 2차 이온 질량분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정한 것이다.
또한, 상기 불순물 영역(144c) 및 불순물 영역(144d)의 질소 농도가 1×1020atoms/㎤ 이상 7atomic% 미만이면, 불순물 영역(144c) 및 불순물 영역(144d) 형성 후에 가열 처리를 수행함으로써, 결정 구조가 울츠광형 구조가 될 수 있다. 가열 처리의 온도는 300℃ 이상 600℃ 이하, 바람직하게는 350℃ 이상 500℃ 이하이다.
또한, 본 실시형태에 나타낸 바와 같이, 게이트 절연층(146)을 개재하여 불순물 주입 처리를 수행함으로써, 제 1 산화물 반도체층(144a)에의 과도한 대미지를 경감할 수 있다.
또한, 본 실시형태에 있어서는, 게이트 절연층(146)을 개재하여 불순물을 도입하는 방법에 대해 예시하였으나, 이에 한정되지 않는다. 예를 들어, 추후에 형성되는 절연층을 개재하여 불순물 주입 처리를 수행해도 된다.
이와 같이, 제 1 산화물 반도체층(144a)에 있어서, 채널 형성 영역을 사이에 두고 불순물 영역을 마련함으로써, 불순물 영역은 채널 형성 영역에 비해 에너지 갭이 작고, 캐리어를 흐르게 하기 쉽다. 따라서, 이러한 구성의 트랜지스터로 함으로써, 정보의 기입을 고속으로 수행할 수 있다.
또한, 채널 형성 영역을 사이에 두고 불순물 영역을 마련함으로써, 드레인 전극단으로의 전계 집중을 완화하는 구조가 된다.
또한, 불순물 영역(144c) 및 불순물 영역(144d)은 불순물을 주입함으로써 제 1 산화물 반도체층(144a)의 저항이 낮아지기 때문에, 저저항 영역(n형 영역이라고도 부른다)이라고 부를 수도 있다.
또한, 도 8(D)에서는 산화물 반도체에 저저항 영역(불순물 영역(144c) 및 불순물 영역(144d))을 형성하는 방법에 대해 예시했으나, 산화물 반도체를 이용하는 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역을 셀프얼라인 프로세스로 제작하는 방법의 하나로서, 산화물 반도체층의 표면을 노출시켜, 아르곤 플라즈마 처리를 수행하고, 산화물 반도체층의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시되어 있다(S. Jeon et al. “180㎚ Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Application”, IEDM Tech. Dig., p.504, 2010.).
그러나, 상기 제작 방법에서는, 게이트 절연층을 형성한 후에 소스 영역 또는 드레인 영역이 되어야 하는 부분을 노출하기 위해, 게이트 절연층을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연층이 제거될 때에 하층의 산화물 반도체층도 부분적으로 오버에칭되어, 소스 영역 또는 드레인 영역이 되어야 하는 부분의 두께가 작게 된다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한, 오버에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행시키기 위해서는, 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버에칭은 산화물 반도체층과 게이트 절연층의 선택비가 충분히 확보될 수 없는 드라이 에칭법을 채용하는 경우에 현저히 발생하기 쉽다.
예를 들어, 산화물 반도체층이 충분한 두께라면 오버에칭도 문제가 되지는 않지만, 채널 길이를 200㎚ 이하로 하는 경우에는, 단채널 효과를 방지함에 있어, 채널 형성 영역이 되는 부분의 산화물 반도체층의 두께는 20㎚ 이하, 바람직하게는 10㎚ 이하인 것이 요구된다. 그와 같은 얇은 산화물 반도체층을 취급하는 경우에는, 산화물 반도체층의 오버에칭은 상술한 바와 같은 소스 영역 또는 드레인 영역의 저항이 증가하고, 트랜지스터의 특성 불량을 발생시키기 때문에 바람직하지 않다.
그러나, 본 실시형태와 같이, 산화물 반도체층으로의 불순물의 주입을 산화물 반도체층을 노출시키지 않고, 게이트 절연층을 남긴 채로 수행함으로써 산화물 반도체층의 오버에칭을 방지하여, 산화물 반도체층에의 과도한 대미지를 경감할 수 있다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
또한, 본 실시형태에서 나타낸 구성은 다른 실시형태에서 나타낸 구성과 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 및 실시형태 2의 반도체 장치를 이용해 구성하는 메모리 셀(170)의 예를 도 9(A) 내지 도 9(C)를 이용하여 나타낸다.
<메모리 셀의 구성>
도 9(A)에 메모리 셀(170)의 단면도를 나타내고, 도 9(B)에 메모리 셀(170)의 상면도를 나타내고, 도 9(C)에 메모리 셀(170)의 회로도를 나타낸다.
도 9(A) 및 도 9(B)에는 도 1(A)에 상당하는 반도체 장치를 나타내었지만, 본 발명의 일 양태는 이에 한정되는 것은 아니다. 도 1(A) 내지 도 1(D), 도 3(A) 내지 도 3(C), 및 도 4(A)와 도 4(B)에 도시한 반도체 장치 중 어느 것을 적용해도 좋고, 동일한 기능을 갖는 이들 이외의 반도체 장치의 구성을 적용해도 좋다.
도 9(A), 9B 및 9C에 나타낸 메모리 셀(170)은 트랜지스터(160) 및 용량소자(164)를 갖는다.
도 9(A)에 나타낸 메모리 셀(170)에 있어서, 트랜지스터(160)의 드레인 전극 또는 소스 전극(142a)은 절연층(150) 및 절연층(154)에 열려진 개구를 통해 배선(156)과 전기적으로 접속되어 있다. 또한, 도 9(A)에서는 절연층(150) 및 절연층(154)이 적층되는 구성으로 되어 있으나, 이에 한정되지 않는다. 절연층을 3층 이상을 적층해도 좋고, 1층뿐이어도 좋다.
도 9(C)에 나타낸 메모리 셀(170)에 있어서, 제 1 배선(비트선 BL이라고도 부른다)과 트랜지스터(160)의 소스 전극 또는 드레인 전극의 한쪽은 전기적으로 접속되고, 제 2 배선(워드선 WL이라고도 부른다)과 트랜지스터(160)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 트랜지스터(160)의 소스 전극 또는 드레인 전극의 다른 한쪽과 용량소자(164)의 전극의 한쪽은 전기적으로 접속되고, 제 3 배선(용량선 CL이라고도 부른다)과 용량소자(164)의 전극의 다른 한쪽은 전기적으로 접속되어 있다.
여기서, 트랜지스터(160)에는 실시형태 1 및 2에 기재된 산화물 반도체를 이용하는 트랜지스터가 적용된다. 실시형태 1 및 2에 기재된 산화물 반도체를 이용하는 트랜지스터는 오프 전류가 극히 작다고 하는 특징을 갖고 있다. 이에 따라, 트랜지스터(160)를 오프 상태로 함으로써, 용량소자(164)에 주어진 전위를 상당히 장시간에 걸쳐 유지하는 것이 가능하다. 또한, 산화물 반도체를 이용하는 트랜지스터(160)는 채널 길이(L)를 10㎚ 이상 1000㎚ 이하로 하기 때문에, 소비 전력이 작고, 동작 속도도 매우 크다고 하는 특징을 갖는다.
또한, 용량소자(164)에는 실시형태 1 및 2에 기재된 산화물 반도체를 유전체에 이용하는 용량소자가 적용된다. 산화물 반도체는 유전율이 높기 때문에, 용량소자(164)의 유전체로서 이용함으로써 용량소자(164)의 단위면적당 용량을 크게 할 수 있다.
도 9(C)에 도시한 반도체 장치에서는, 용량소자(164)에 주어진 전위가 유지 가능하다고 하는 특징을 살려, 다음과 같이, 정보의 기입, 유지, 독출이 가능하다.
첫 번째로, 정보의 기입 및 유지에 대해 설명한다. 여기에서는 간단히 하기 위해, 제 3 배선의 전위는 고정되어 있는 것으로 한다. 우선, 제 2 배선의 전위를 트랜지스터(160)가 온 상태가 되는 전위로 하여, 트랜지스터(160)를 온 상태로 한다. 이에 따라, 제 1 배선의 전위가 용량소자(164)의 전극의 한쪽에 주어진다. 즉, 용량소자(164)에는 소정의 전하가 주어진다(기입). 그 후, 제 2 배선의 전위를 트랜지스터(160)가 오프 상태가 되는 전위로 하여, 트랜지스터(160)를 오프 상태로 함으로써, 용량소자(164)에 주어진 전하가 유지된다(유지). 트랜지스터(160)는 상술한 바와 같이, 극히 오프 전류가 작기 때문에, 장시간에 걸쳐 전하를 유지할 수 있다.
이어서, 정보의 독출에 대해 설명한다. 제 1 배선에 소정의 전위(정전위)를 준 상태로, 제 2 배선의 전위를 트랜지스터(160)가 온 상태가 되는 전위로 하면, 용량소자(164)에 유지되어 있는 전하량에 따라 제 1 배선은 다른 전위를 취한다. 이에 따라, 제 1 배선의 전위를 체크함으로써, 유지되어 있는 정보를 독출할 수 있다.
또한, 정보가 독출된 경우, 용량소자(164)의 전하는 손실되기 때문에, 재차 기입을 수행하는 점에 유의가 필요하다.
이어서, 정보의 재기록에 대해 설명한다. 정보의 재기록은 상기 정보의 기입 및 유지와 동일하게 수행된다. 즉, 제 2 배선의 전위를 트랜지스터(160)가 온 상태가 되는 전위로 하여, 트랜지스터(160)를 온 상태로 한다. 이에 따라, 제 1 배선의 전위(새로운 정보에 따른 전위)가 용량소자(164)의 전극의 한쪽에 주어진다. 그 후, 제 2 배선의 전위를 트랜지스터(160)가 오프 상태가 되는 전위로 하여, 트랜지스터(160)를 오프 상태로 함으로써, 용량소자(164)는 새로운 정보에 따른 전하가 주어진 상태가 된다.
이와 같이, 개시하는 발명에 따른 반도체 장치는 재차 정보의 기입에 의해 직접적으로 정보를 재기록하는 것이 가능하다. 이에 따라, 반도체 장치의 고속 동작이 실현된다.
또한, 상기 설명은 전자를 캐리어로 하는 n형 트랜지스터(n채널형 트랜지스터)를 이용하는 경우에 대한 것이지만, n형 트랜지스터 대신에, 정공을 다수 캐리어로 하는 p형 트랜지스터를 이용할 수 있음은 물론이다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 내지 실시형태 3의 반도체 장치를 이용해 구성하는 반도체 장치의 구성에 대해, 도 10(A), 도 10(B), 및 도 11, 도 12를 참조하여 설명한다.
<반도체 장치의 구성>
도 10(A)에 반도체 장치의 구성의 일예를 나타낸 개념도를 나타낸다. 본 발명의 일 양태에 따른 반도체 장치는 상부에 기억회로를 갖고, 하부에 기억회로를 구동시키기 위해서 고속 동작이 필요한 구동회로나 제어회로 등의 주변회로를 갖는 적층 구조의 반도체 장치이다. 또한, 구동회로나 제어회로는 논리회로여도 되고, 아날로그 회로를 갖고 있어도 상관없다. 또한, 연산회로를 갖고 있어도 된다.
도 10(A)에 도시한 반도체 장치는 상부에 기억회로로서 복수의 메모리 셀을 갖는 메모리 셀 어레이(201)을 가지며, 하부에 제 1 구동회로(211), 제 2 구동회로(212), 제 3 구동회로(213), 제 4 구동회로(214), 제 5 구동회로(215), 컨트롤러(218), 어드레스 버퍼(221), I/O버퍼(220) 등의 메모리 셀 어레이(201)를 동작시키기 위해 필요한 주변회로(210)를 갖는다. 제 1 구동회로(211)는 컬럼 디코더(217a) 및 센스앰프군(216a)을 갖고, 제 2 구동회로(212)는 컬럼 디코더(217b) 및 센스앰프군(216b)을 갖는다.
도 10(A)에 나타낸 주변회로(210)가 마련되는 기판으로서는, 예를 들어, 실리콘이나 게르마늄, 실리콘 게르마늄, 탄화 실리콘 등의 제14 원소로 이루어지는 반도체 기판, 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」이란, 절연 표면상에 실리콘층이 마련된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면상에 실리콘 이외의 재료로 이루어지는 반도체층이 마련된 구성의 기판도 포함하는 것으로 한다. 또한, SOI 기판에는 유리 기판 등의 절연 기판상에 절연층을 개재하여 반도체층이 마련된 구성의 것이 포함되는 것으로 한다. 상술한 기판을 이용하여 주변회로(210)를 형성함으로써, 주변회로(210)를 고속 동작시킬 수 있기 때문에, 바람직하다.
<반도체 장치의 단면 구성>
도 10(B)는 반도체 장치의 단면도이다. 도 10(A) 및 도 10(B)에 나타낸 반도체 장치는 상부에 메모리 셀 어레이(201)를 갖고, 하부에 주변회로(210)를 갖는다. 상부의 메모리 셀 어레이(201)에서는 산화물 반도체를 이용하는 트랜지스터(160)를 갖고, 하부의 주변회로(210)에서는 산화물 반도체 이외의 반도체 재료를 이용하는 트랜지스터(159)를 갖는다. 또한, 반도체 장치의 상부에 마련되는 메모리 셀(170)의 상세에 대해서는, 실시형태 1 내지 실시형태 3의 기재를 참작할 수 있다.
트랜지스터(159), 트랜지스터(160)에는 n채널형 트랜지스터, p채널형 트랜지스터 모두 이용할 수 있다. 여기에서는, 트랜지스터(159), 트랜지스터(160)는 모두 n채널형 트랜지스터로 하여 설명한다. 또한, 본 발명의 일 양태에 있어서, 기술적인 본질은, 정보를 유지하기 위해 산화물 반도체와 같은 오프 전류를 충분히 저감하는 것이 가능한 반도체 재료를 트랜지스터(160) 및 용량소자(164)에 이용하는 점에 있으므로, 반도체 장치에 이용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타낸 것에 한정할 필요는 없다.
트랜지스터(159)는 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(100)에 마련된 채널 형성 영역(116)과, 채널 형성 영역(116)을 사이에 두고 마련된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 상에 마련된 게이트 절연층(108)과, 게이트 절연층(108) 상에 마련된 게이트 전극(110)과, 금속 화합물 영역(124)과 전기적으로 접속하는 소스 전극 또는 드레인 전극(130b), 드레인 전극 또는 소스 전극(130a)을 갖는다. 또한, 트랜지스터(160)를 덮도록 절연층(128)이 마련되어 있다. 소스 전극 또는 드레인 전극(130b), 드레인 전극 또는 소스 전극(130a)은 절연층(128)에 형성된 개구를 통해, 금속 화합물 영역(124)과 전기적으로 접속되어 있다. 또한, 절연층(128) 상에는 소스 전극 또는 드레인 전극(130b)에 접해 전극(136a)이 형성되고, 드레인 전극 또는 소스 전극(130a)에 접해 전극(136b)이 형성되어 있다.
또한, 기판(100) 상에는 트랜지스터(159)를 둘러싸도록 소자 분리 절연층(106)이 마련되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 10(B)에 도시한 바와 같이 트랜지스터(159)가 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(159)의 특성을 중시하는 경우에는, 게이트 전극(110)의 측면에 사이드월 절연층을 마련하고, 그 사이드월 절연층과 중첩하는 영역에 형성된 불순물 농도가 다른 영역을 포함시켜 불순물 영역(120)을 마련해도 된다.
도 10(B)의 트랜지스터(160)에는 실시형태 1 내지 실시형태 3에서 나타낸 트랜지스터(160) 또는 트랜지스터(162)를 적용할 수 있다.
용량소자(164)에는 실시형태 1 내지 실시형태 3에서 나타낸 용량소자(164)를 적용할 수 있다.
트랜지스터(160) 및 용량소자(164) 상에는 절연층(150) 및 절연층(154)이 마련되어 있다. 그리고 트랜지스터(160)의 드레인 전극 또는 소스 전극(142a)과 배선(156)은, 절연층(150), 절연층(154) 등에 형성된 개구를 통해 전기적으로 접속되어 있다. 배선(156)은, 메모리 셀 하나와 다른 메모리 셀을 전기적으로 접속하는 배선이다. 또한, 배선(156)은 드레인 전극 또는 소스 전극(142a)과 전극(126)을 통해 전극(130c)과 전기적으로 접속되어 있다. 이에 따라, 하층의 주변회로(210)와 상층의 메모리 셀 어레이(201)를 전기적으로 접속할 수 있다.
도 10(B)에 도시한 반도체 장치에 있어서, 상부의 메모리 셀 어레이(201)와 하부의 주변회로(210)의 사이에 절연층(140)이 마련되어 있다.
트랜지스터(159)에서는, 산화물 반도체 이외의 반도체 재료가 이용되고 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 외에, 유기 반도체 재료 등을 이용해도 된다. 이러한 반도체 재료를 이용하는 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 산화물 반도체 이외의 재료를 이용하는 트랜지스터에 의해, 고속 동작이 요구되는 각종 회로(논리회로, 구동회로 등)를 바람직하게 실현하는 것이 가능하다.
한편, 트랜지스터(160)에서는, 산화물 반도체 재료가 이용되고 있다. 본 명세서 등에 개시되는 산화물 반도체 재료를 이용하는 트랜지스터는 극히 작은 오프 전류를 실현할 수 있다. 이 특성에 의해, 메모리 셀(170)에 있어서, 상당히 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해지거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능해지므로, 소비 전력을 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(단, 전위는 고정되어 있는 것이 바람직하다)라도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 용량소자(164)에는, 상술한 산화물 반도체를 유전체에 이용하는 용량소자가 적용된다. 산화물 반도체는 유전율이 높기 때문에, 용량소자(164)의 유전체로서 이용함으로써 용량소자(164)의 단위면적당 용량을 크게 할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 이용하는 트랜지스터(산화물 반도체를 이용하는 트랜지스터보다 고속 동작이 가능한 트랜지스터)를 이용하는 구동회로 등의 주변회로와, 산화물 반도체를 이용하는 트랜지스터(보다 넓은 의미로는, 충분히 오프 전류가 작은 트랜지스터) 및 산화물 반도체를 이용하는 용량소자를 갖는 기억회로를 일체로 구비함으로써, 이제까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
또한, 도 10(A) 및 도 10(B)에 있어서는, 주변회로(210) 상에 1층의 메모리 셀 어레이(201)를 적층시키는 예에 대해 도시했지만, 본 발명의 일 양태는 이에 한정되지 않는다. 도 11 및 도 12에 도시한 바와 같이, 2층 이상, 메모리 셀 어레이를 적층해도 된다.
도 11 및 도 12는 기억장치의 단면도이다. 도 11 및 도 12에 도시한 기억장치는 상부에 다층으로 형성된 복수의 메모리 셀을 갖고, 하부에 주변회로(304)를 갖는다. 복수의 메모리 셀 중, 메모리 셀(370a)과 메모리 셀(370b)을 대표로 나타낸다.
또한, 메모리 셀(370a)에 포함되는 트랜지스터(371a) 및 용량소자(372a)를 대표로 나타낸다. 메모리 셀(370b)에 포함되는 트랜지스터(371b) 및 용량소자(372b)를 대표로 나타낸다. 트랜지스터(371a) 및 트랜지스터(371b)는 산화물 반도체층에 채널이 형성되는 트랜지스터이다. 산화물 반도체층에 채널이 형성되는 트랜지스터의 구성에 대해서는, 그 외의 실시형태에 있어서 설명한 구성과 동일하므로, 설명은 생략한다. 용량소자(372a) 및 용량소자(372b)는 유전체로서 산화물 반도체를 이용하고 있는 용량소자이다. 유전체로서 산화물 반도체를 이용하고 있는 용량소자에 대해서는, 그 외의 실시형태에 있어서 설명한 구성과 동일하므로, 설명은 생략한다.
트랜지스터(371a)의 소스 전극 및 드레인 전극과 동일한 층에 형성된 전극(351a)은 전극(352a)에 의해 전극(303a)과 전기적으로 접속되어 있다. 트랜지스터(371b)의 소스 전극 및 드레인 전극과 동일한 층에 형성된 전극(351c)은 전극(352c)에 의해 전극(303c)과 전기적으로 접속되어 있다.
또한, 주변회로(304)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 이용하는 트랜지스터(301)를 갖는다. 트랜지스터(301)는 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(300)에 소자 분리 절연층(306)을 마련하고, 소자 분리 절연층(306)에 둘러싸인 영역에 채널이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터(301)는 절연 표면상에 형성된 실리콘층 등의 반도체층이나, SOI 기판의 실리콘층에 채널이 형성되는 트랜지스터여도 된다. 트랜지스터(301)의 구성에 대해서는, 공지된 구성을 이용하는 것이 가능하므로, 설명은 생략한다.
트랜지스터(371a)가 형성된 층과 트랜지스터(301)가 형성된 층 사이에는 배선(310a) 및 배선(310b)이 형성되어 있다. 배선(310a)과 트랜지스터(301)가 형성된 층 사이에는 절연층(340a)이 마련되고, 배선(310a)과 배선(310b) 사이에는 절연층(341a)이 마련되고, 배선(310b)과 트랜지스터(371a)가 형성된 층 사이에는 절연층(342a)이 마련되어 있다.
마찬가지로, 트랜지스터(371b)가 형성된 층과 트랜지스터(371a)가 형성된 층 사이에는 배선(310c) 및 배선(310d)이 형성되어 있다. 배선(310c)과 트랜지스터(371a)가 형성된 층 사이에는 절연층(340b)이 마련되고, 배선(310c)과 배선(310d) 사이에는 절연층(341b)이 마련되고, 배선(310d)과 트랜지스터(371b)가 형성된 층 사이에는 절연층(342b)이 마련되어 있다.
절연층(340a), 절연층(341a), 절연층(342a), 절연층(340b), 절연층(341b), 절연층(342b)은 층간 절연층으로서 기능하고, 그 표면은 평탄화된 구성으로 할 수 있다.
배선(310a), 배선(310b), 배선(310c), 배선(310d)에 의해, 메모리 셀 간의 전기적 접속이나, 주변회로(304)와 메모리 셀과의 전기적 접속을 수행할 수 있다.
주변회로(304)에 포함되는 전극(303)은 상부에 마련된 회로와 전기적으로 접속할 수 있다.
예를 들어, 도 11에 나타낸 바와 같이, 전극(355)에 의해 전극(303)은 배선(310a)과 전기적으로 접속할 수 있다. 배선(310a)은 전극(353a)에 의해 전극(351b)과 전기적으로 접속할 수 있다. 전극(351b)은 트랜지스터(371a)와 동일한 층에 형성되고, 도시하지 않았지만 트랜지스터(371a) 또는 용량소자(372a)와 전기적으로 접속할 수 있다. 또한, 전극(351b)은 전극(352b)에 의해 배선(353b)과 전기적으로 접속할 수 있다. 배선(353b)은 전극(303b)에 의해 배선(310c)과 전기적으로 접속할 수 있다.
도 11에서는, 전극(303)과 트랜지스터(371a)의 전기적 접속은 배선(310a)을 통해 행해지는 예를 나타냈지만 이에 한정되지 않는다. 전극(303)과 트랜지스터(371a)의 전기적 접속은 배선(310b)을 통해 행해져도 되고, 배선(310a)과 배선(310b) 양쪽 모두를 통해 행해져도 된다. 또한, 도 12에 나타낸 바와 같이, 전극(303)과 트랜지스터(371a)의 전기적 접속은 배선(310a)과 배선(310b) 모두 통하지 않고 행해져도 된다. 도 12에서는, 전극(303)은 전극(353)에 의해 배선(353b)과 전기적으로 접속되어 있다. 배선(353b)은 트랜지스터(371a)의 소스 또는 드레인과 전기적으로 접속된다. 이렇게 하여, 전극(303)과 트랜지스터(371a)의 전기적 접속을 취할 수 있다.
또한, 도 11 및 도 12에서는, 2개의 메모리 셀(메모리 셀(370a)과 메모리 셀(370b))이 적층된 구성을 예로서 나타냈지만, 적층하는 메모리 셀의 수는 이에 한정되지 않는다.
또한, 도 11 및 도 12에서는, 트랜지스터(371a)가 형성된 층과 트랜지스터(301)가 형성된 층 사이에는, 배선(310a)이 형성된 배선층과 배선(310b)이 형성된 배선층의 2개의 배선층이 마련된 구성을 나타냈지만 이에 한정되지 않는다. 트랜지스터(371a)가 형성된 층과 트랜지스터(301)가 형성된 층 사이에 1개의 배선층이 마련되어 있어도 되고, 3개 이상의 배선층이 마련되어 있어도 좋다.
또한, 도 11 및 도 12에서는, 트랜지스터(371b)가 형성된 층과 트랜지스터(371a)가 형성된 층 사이에는, 배선(310c)이 형성된 배선층과 배선(310d)이 형성된 배선층의 2개의 배선층이 마련된 구성을 나타냈지만 이에 한정되지 않는다. 트랜지스터(371b)가 형성된 층과 트랜지스터(371a)가 형성된 층 사이에 1개의 배선층이 마련되어 있어도 되고, 3개 이상의 배선층이 마련되어 있어도 된다.
(실시형태 5)
본 실시형태에서는, 앞선 실시형태에서 설명한 반도체 장치를 휴대전화, 스마트폰, 전자 서적 등의 휴대기기에 응용한 경우의 예를 도 13(A) 및 도 13(B), 도 14 내지 도 16을 이용하여 설명한다.
휴대전화, 스마트폰, 전자 서적 등의 휴대기기에 있어서는, 화상 데이터의 일시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로는 플래시 메모리는 응답이 늦고, 화상 처리에 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 이용하는 경우 이하의 특징이 있다.
통상의 SRAM은 도 13(A)에 나타낸 바와 같이 1개의 메모리 셀이 트랜지스터 401~406의 6개의 트랜지스터로 구성되어 있고, 그것을 X디코더(407), Y디코더(408)로 구동한다. 트랜지스터(403)와 트랜지스터(405), 트랜지스터(404)와 트랜지스터(406)는 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 1개의 메모리 셀이 6 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다고 하는 결점이 있다. 디자인룰의 최소 치수를 F로 했을 때에 SRAM의 메모리 셀 면적은 통상 100~150F2이다. 그렇기 때문에 SRAM은 비트당 단가가 각종 메모리 중에서 가장 높다고 하는 과제가 있다.
그에 반해, DRAM은 메모리 셀이 도 13(B)에 나타낸 바와 같이 트랜지스터(411), 용량소자(412)에 의해 구성되고, 그것을 X디코더(413), Y디코더(414)로 구동한다. 1개의 셀이 1 트랜지스터 1 용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 통상 10F2 이하이다. 단, DRAM은 항상 리프레시가 필요하고, 재기록을 수행하지 않는 경우에도 소비 전력이 발생한다고 하는 과제가 있다.
그러나, 앞선 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이면서, 또한 빈번한 리프레시는 필요하지 않다. 따라서, 면적이 작으면서 또한 소비 전력이 저감된 메모리 셀로 할 수 있다.
이어서, 도 14는 휴대기기의 블럭도이다. 도 14에 나타낸 휴대기기는 RF회로(501), 아날로그 베이스밴드 회로(502), 디지털 베이스밴드 회로(503), 배터리(504), 전원 회로(505), 어플리케이션 프로세서(506), 플래시 메모리(510), 디스플레이 컨트롤러(511), 메모리 회로(512), 디스플레이(513), 터치 센서(519), 음성 회로(517), 키보드(518) 등으로 구성되어 있다. 디스플레이(513)는 표시부(514), 소스 드라이버(515), 게이트 드라이버(516)에 의해 구성되어 있다. 어플리케이션 프로세서(506)는 CPU(507), DSP(508), 인터페이스(509)(IF(509))를 갖고 있다. 일반적으로 메모리 회로는 SRAM 또는 DRAM으로 구성되어 있지만, 메모리 회로(512)에 앞선 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 휴대기기로 할 수 있다.
이어서, 도 15는 디스플레이의 메모리 회로(600)에 앞선 실시형태에서 설명한 반도체 장치를 사용한 예이다. 도 15에 나타낸 메모리 회로(600)는 메모리(602), 메모리(603), 스위치(604), 스위치(605) 및 메모리 컨트롤러(601)에 의해 구성되어 있다. 메모리(602), 메모리(603)에는 앞선 실시형태에서 설명한 반도체 장치가 적용된다.
우선, 어느 한 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의해 형성된다. 이 형성된 화상 데이터(입력 화상 데이터 1)는 스위치(604)를 통해 메모리(602)에 기억된다. 그리고 메모리(602)에 기억된 화상 데이터(기억 화상 데이터 1)는 스위치(605) 및 디스플레이 컨트롤러(606)를 통해 디스플레이(607)에 보내져 표시된다.
입력 화상 데이터 1에 변경이 없는 경우, 기억 화상 데이터 1은 통상 30~60Hz 정도의 주기로 메모리(602)로부터 스위치(605)를 통해, 디스플레이 컨트롤러(606)로부터 독출된다.
이어서, 예를 들어 유저가 화면을 재기록하는 조작을 한 때(즉, 입력 화상 데이터에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 2)를 형성한다. 입력 화상 데이터 2는 스위치(604)를 통해 메모리(603)에 기억된다. 이 동안에도 정기적으로 메모리(602)로부터 스위치(605)를 통해 기억 화상 데이터 1은 독출된다. 메모리(603)에 새로운 화상 데이터(기억 화상 데이터 2)가 다 기억되면, 디스플레이(607)의 다음의 프레임에서, 기억 화상 데이터 2는 독출되고, 스위치(605) 및 디스플레이 컨트롤러(606)를 통해 디스플레이(607)에 기억 화상 데이터 2가 보내져, 표시가 행해진다. 이 독출은 그 다음에 새로운 화상 데이터가 메모리(602)에 기억될 때까지 계속된다.
이와 같이 메모리(602) 및 메모리(603)는 교대로 데이터의 기입과 데이터의 독출을 수행함으로써, 디스플레이(607)의 표시를 행한다. 또한, 메모리(602) 및 메모리(603)는 각각 다른 메모리로 한정되는 것은 아니며, 1개의 메모리를 분할하여 사용해도 된다. 앞선 실시형태에서 설명한 반도체 장치를 메모리(602) 및 메모리(603)에 채용함으로써, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 디스플레이로 할 수 있다.
이어서, 도 16은 전자 서적의 블럭도이다. 도 16에 도시한 전자 서적은 배터리(701), 전원 회로(702), 마이크로 프로세서(703), 플래시 메모리(704), 음성 회로(705), 키보드(706), 메모리 회로(707), 터치 패널(708), 디스플레이(709), 디스플레이 컨트롤러(710)에 의해 구성된다. 앞선 실시형태에서 설명한 반도체 장치를 메모리 회로(707)에 사용할 수 있다. 메모리 회로(707)는 서적의 내용을 일시적으로 유지하는 기능을 갖는다. 전자 서적의 내용을 일시적으로 유지하는 기능을 사용하는 예로서는, 유저가 하이라이트 기능을 사용하는 경우 등이 있다. 유저가 전자 서적을 읽고 있을 때, 특정의 부분에 마킹을 하고 싶은 경우가 있다. 이러한 경우, 본 실시형태의 전자 서적은 하이라이트 기능에 의해, 표시의 색을 바꾸는, 언더라인을 긋는, 문자를 굵게 하는, 문자의 서체를 바꾸는 등 하여 주위와의 차이를 나타낼 수 있다. 즉 하이라이트 기능이란, 유저가 지정한 부분의 정보를 기억하고, 유지하는 기능이다. 이 정보를 장기간 보존하는 경우에는, 정보를 플래시 메모리(704)에 카피해도 된다. 이러한 경우에 있어서도, 앞선 실시형태에서 설명한 반도체 장치를 채용함으로써, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 전자 서적으로 할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자기기에 적용하는 경우에 대해, 도 17(A) 내지 도 17(F)를 이용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대전화기(휴대전화, 휴대전화장치라고도 함), 휴대정보단말(휴대형 게임기, 음향재생장치 등도 포함함), 디지털카메라, 디지털비디오카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함) 등의 전자기기에, 상술한 반도체 장치를 적용하는 경우에 대해 설명한다.
도 17(A)는 노트형 퍼스널 컴퓨터이며, 하우징(801), 하우징(802), 표시부(803), 키보드(804) 등에 의해 구성되어 있다. 하우징(801)과 하우징(802) 중 적어도 하나에는 앞선 실시형태에 나타낸 반도체 장치가 마련되어 있다. 이에 따라, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 노트형 퍼스널 컴퓨터가 실현된다.
도 17(B)는 태블릿형 단말(810)이다. 태블릿형 단말(810)은 표시부(812)를 갖는 하우징(811)과, 표시부(814)를 갖는 하우징(813)과, 조작 버튼(815)과, 외부 인터페이스(816)를 갖는다. 또한, 태블릿형 단말(810)을 조작하는 스타일러스(817) 등을 구비하고 있다. 하우징(811)과 하우징(813)의 내부에는 전자회로가 마련되어 있고, 전자회로에는 앞선 실시형태에 나타낸 반도체 장치가 마련되어 있다. 이에 따라, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 태블릿형 단말이 실현된다.
도 17(C)는 전자 페이퍼를 실장한 전자 서적(820)이며, 하우징(821)과 하우징(823)의 2개의 하우징으로 구성되어 있다. 하우징(821) 및 하우징(823)에는 각각 표시부(825) 및 표시부(827)가 마련되어 있다. 하우징(821)과 하우징(823)은 축부(837)에 의해 접속되어 있고, 그 축부(837)를 축으로 하여 개폐 동작을 수행할 수 있다. 또한, 하우징(821)은 전원(831), 조작 키(833), 스피커(835) 등을 구비하고 있다. 하우징(821), 하우징(823) 중 적어도 하나에는 앞선 실시형태에 나타낸 반도체 장치가 마련되어 있다. 이에 따라, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 전자 서적이 실현된다.
도 17(D)는 휴대전화기이며, 하우징(840)과 하우징(841)의 2개의 하우징으로 구성되어 있다. 나아가, 하우징(840)과 하우징(841)은 슬라이드되어, 도 17(D)와 같이 전개하고 있는 상태로부터 서로 겹쳐진 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다. 또한, 하우징(841)은 표시 패널(842), 스피커(843), 마이크로폰(844), 조작 키(845), 포인팅 디바이스(846), 카메라용 렌즈(847), 외부 접속 단자(848) 등을 구비하고 있다. 또한, 하우징(840)은 휴대전화기의 충전을 수행하는 태양전지 셀(849), 외부 메모리 슬롯(850) 등을 구비하고 있다. 또한, 안테나는 하우징(841)에 내장되어 있다. 하우징(840)과 하우징(841) 중 적어도 하나에는 앞선 실시형태에 나타낸 반도체 장치가 마련되어 있다. 이에 따라, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 휴대전화기가 실현된다.
도 17(E)는 디지털카메라이며, 본체(861), 표시부(867), 접안부(863), 조작 스위치(864), 표시부(865), 배터리(866) 등에 의해 구성되어 있다. 본체(861) 내에는 앞선 실시형태에 나타낸 반도체 장치가 마련되어 있다. 이에 따라, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 디지털카메라가 실현된다.
도 17(F)는 텔레비전 장치(870)이며, 하우징(871), 표시부(873), 스탠드(875) 등으로 구성되어 있다. 텔레비전 장치(870)의 조작은 하우징(871)이 구비하는 스위치나, 리모컨 조작기(880)에 의해 수행할 수 있다. 하우징(871) 및 리모컨 조작기(880)에는, 앞선 실시형태에 나타낸 반도체 장치가 탑재되어 있다. 이에 따라, 정보의 기입 및 독출이 고속이면서 또한 소비 전력이 저감된 텔레비전 장치가 실현된다.
이상과 같이, 본 실시형태에 나타낸 전자기기에는 앞선 실시형태에 따른 반도체 장치가 탑재되어 있다. 이에 따라, 소비 전력을 저감시킨 전자기기가 실현된다.
이하의 실시예 1 및 실시예 2에서는 실제로 산화물 반도체층을 제작하고, 그 비유전율을 측정한 결과에 대해 도 18(A), 도 18(B), 및 도 19, 도 20을 이용하여 설명한다.
도 18(A)에 나타낸 바와 같이, p형 실리콘 기판상에 산화물 반도체(도면 중에 OS라고 표기함)층을 100㎚ 형성하고, 그 CV(용량과 전압)를 측정했다. 본 실시예에서는 산화물 반도체로서 In-Sn-Zn-O계 산화물을 이용했다. 구체적으로는 In:Sn:Zn=2:1:3(원자수 비)의 산화물 타겟을 이용해 산화물 반도체층을 스퍼터링법에 의해 형성했다. 얻어진 CV측정 결과로부터 축적 용량(C0)(도 18(B) 참조)을 구하고, 축적 용량(C0)으로부터 수학식 1을 이용해 비유전율을 계산했다. 여기서, 산화물 반도체의 유전율을 ε, 진공의 유전율을 ε0, 면적을 S, 비유전율을 d로 한다.
Figure pat00001
도 19에 CV의 측정 결과를 나타낸다. 횡축에 인가한 전압, 세로축에 용량을 나타낸다. 샘플 수 n=7이다. 계산의 결과, In:Sn:Zn=2:1:3(원자수 비)의 산화물 타겟을 이용해 형성된 산화물 반도체층의 비유전율(d)은 약 20이었다.
본 실시예에서는 산화물 반도체로서 In:Ga:Zn=1:1:1(원자수 비)의 산화물 타겟을 이용해 형성한 In-Ga-Zn-O계 산화물을 이용하여, 실시예 1과 동일하게 비유전율을 측정했다.
도 20에 CV의 측정 결과를 나타낸다. 샘플 수 n=5이다. 계산의 결과, In:Ga:Zn=1:1:1(원자수 비)의 산화물 타겟을 이용해 형성된 산화물 반도체층의 비유전율(d)은 약 15였다.
실시예 1 및 실시예 2의 결과로부터, 산화물 반도체층의 비유전율은 약 4의 비유전율을 갖는 산화 실리콘과 비교하여 충분히 높다는 것이 나타났다.
100 : 기판 106 : 소자 분리 절연층
108 : 게이트 절연층 110 : 게이트 전극
116 : 채널 형성 영역 120 : 불순물 영역
124 : 금속 화합물 영역 126 : 전극
128 : 절연층
130a : 드레인 전극 또는 소스 전극
130b : 소스 전극 또는 드레인 전극
130c : 전극 136a : 전극
136b : 전극 140 : 절연층
141a : 금속 산화물층 141b : 금속 산화물층
142 : 도전층
142a : 드레인 전극 또는 소스 전극
142b : 소스 전극 또는 드레인 전극
144a : 제 1 산화물 반도체층
144b : 제 2 산화물 반도체층
144c : 불순물 영역 144d : 불순물 영역
146 : 게이트 절연층 147b : 전극
148 : 도전층 148a : 게이트 전극
148b : 제 1 전극 149a : 금속 산화물층
149b : 금속 산화물층 150 : 절연층
152 : 전극 154 : 절연층
156 : 배선 159 : 트랜지스터
160 : 트랜지스터 162 : 트랜지스터
164 : 용량소자 170 : 메모리 셀
201 : 메모리 셀 어레이 210 : 주변회로
211 : 구동회로 212 : 구동회로
213 : 구동회로 214 : 구동회로
215 : 구동회로 216a : 센스앰프군
216b : 센스앰프군 217a : 컬럼 디코더
217b : 컬럼 디코더 218 : 컨트롤러
220 : I/O 버퍼 221 : 어드레스 버퍼
300 : 기판 301 : 트랜지스터
303 : 전극 303a : 전극
303b : 전극 303c : 전극
304 : 주변회로 306 : 소자 분리 절연층
310a : 배선 310b : 배선
310c : 배선 310d : 배선
340a : 절연층 340b : 절연층
341a : 절연층 341b : 절연층
342a : 절연층 342b : 절연층
351a : 전극 351b : 전극
351c : 전극 352a : 전극
352b : 전극 352c : 전극
353 : 전극 353a : 전극
353b : 배선 355 : 전극
370a : 메모리 셀 370b : 메모리 셀
371a : 트랜지스터 371b : 트랜지스터
372a : 용량소자 372b : 용량소자
401 : 트랜지스터 402 : 트랜지스터
403 : 트랜지스터 404 : 트랜지스터
405 : 트랜지스터 406 : 트랜지스터
407 : X디코더 408 : Y디코더
411 : 트랜지스터 412 : 용량소자
413 : X디코더 414 : Y디코더
501 : RF회로 502 : 아날로그 베이스밴드 회로
503 : 디지털 베이스밴드 회로 504 : 배터리
505 : 전원 회로 506 : 어플리케이션 프로세서
507 : CPU 508 : DSP
509 : 인터페이스 510 : 플래시 메모리
511 : 디스플레이 컨트롤러 512 : 메모리 회로
513 : 디스플레이 514 : 표시부
515 : 소스 드라이버 516 :게이트 드라이버
517 : 음성 회로 518 : 키보드
519 : 터치 센서 600 : 메모리 회로
601 : 메모리 컨트롤러 602 : 메모리
603 : 메모리 604 : 스위치
605 : 스위치 606 : 디스플레이 컨트롤러
607 : 디스플레이 701 : 배터리
702 : 전원 회로 703 : 마이크로 프로세서
704 : 플래시 메모리 705 : 음성 회로
706 : 키보드 707 : 메모리 회로
708 : 터치 패널 709 : 디스플레이
710 : 디스플레이 컨트롤러 801 : 하우징
802 : 하우징 803 : 표시부
804 : 키보드 810 : 태블릿형 단말
811 : 하우징 812 : 표시부
813 : 하우징 814 : 표시부
815 : 조작 버튼 816 : 외부 인터페이스
817 : 스타일러스 820 : 전자 서적
821 : 하우징 823 : 하우징
825 : 표시부 827 : 표시부
831 : 전원 833 : 조작 키
835 : 스피커 837 : 축부
840 : 하우징 841 : 하우징
842 : 표시 패널 843 : 스피커
844 : 마이크로폰 845 : 조작 키
846 : 포인팅 디바이스 847 : 카메라용 렌즈
848 : 외부 접속 단자 849 : 태양전지 셀
850 : 외부 메모리 슬롯 861 : 본체
863 : 접안부 864 : 조작 스위치
865 : 표시부 866 : 배터리
867 : 표시부 870 : 텔레비전 장치
871 : 하우징 873 : 표시부
875 : 스탠드 880 : 리모컨 조작기

Claims (3)

  1. 반도체 장치로서,
    기판 위의 게이트 전극;
    상기 게이트 전극 위의 게이트 절연층;
    상기 게이트 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위에 접하는 영역을 포함하는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 상기 드레인 전극 위의 절연층;
    상기 절연층 위의 제 1 전극; 및
    상기 기판 위의 용량 소자를 포함하고,
    상기 산화물 반도체층은 상기 게이트 전극과 상기 제 1 전극 사이에 제공된 영역을 포함하고,
    상기 용량 소자는 제 2 전극, 제 3 전극, 상기 제 2 전극과 상기 제 3 전극 사이에 제공된 영역을 포함하는 유전체를 포함하고,
    상기 제 2 전극은 상기 게이트 전극과 동일한 층이며,
    상기 제 3 전극은 상기 소스 전극 및 상기 드레인 전극과 동일한 층이며,
    상기 유전체는 상기 산화물 반도체층과 동일한 층인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 전극은 상기 게이트 전극과 전기적으로 접속되지 않고, 또한, 상기 소스 전극 및 상기 드레인 전극과 전기적으로 접속되지 않는, 반도체 장치.
  3. 제 1 항에 있어서,
    평면에서 볼 때, 상기 제 2 전극은 상기 제 1 전극과 겹치지 않는, 반도체 장치.
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