JP2018195856A - 半導体装置 - Google Patents

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Abstract

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供すること。【解決手段】トランジスタと、容量素子と、を有し、トランジスタは、第１の酸化物半導体層と、第１の酸化物半導体層と接するソース電極およびドレイン電極と、第１の酸化物半導体層と重なるゲート電極と、第１の酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、容量素子は、ソース電極またはドレイン電極と、ソース電極またはドレイン電極と接する第２の酸化物半導体層と、第２の酸化物半導体層と接する容量素子電極と、を有する半導体装置である。【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
して容量素子に電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すと容量素子の電荷は失われるため、情報
の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラン
ジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって
、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの
保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必
要であり、消費電力を低減することは困難である。また、電力の供給がなくなると記憶内
容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装
置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、記憶保持時間において電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の
半導体装置を提供することを目的の一とする。
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例え
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。さらに、酸化物半導体材料は誘電率が高い
ため、容量素子の誘電体として酸化物半導体材料を用いることで、単位面積あたりの容量
を大きくすることが可能である。
本発明の一態様は、トランジスタと、容量素子と、を有し、トランジスタは、ゲート電極
と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上でゲート電極と重なる第１の酸化物
半導体層と、第１の酸化物半導体層上で第１の酸化物半導体層と電気的に接続されるソー
ス電極およびドレイン電極と、を有し、容量素子は、ソース電極またはドレイン電極と同
一の導電層からなる、第１の電極と、第１の電極と接する第２の酸化物半導体層と、第２
の酸化物半導体層と接する第２の電極と、を有する半導体装置である。
本発明の別の一態様は、トランジスタと、容量素子と、を有し、トランジスタは、ゲート
電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上でゲート電極と重なる第１の酸
化物半導体層と、第１の酸化物半導体層上で第１の酸化物半導体層と電気的に接続される
ソース電極およびドレイン電極と、第１の酸化物半導体層、ソース電極、およびドレイン
電極上の絶縁層と、絶縁層上で第１の酸化物半導体層と重なる電極と、を有し、容量素子
は、第１の電極と、第１の電極と接する第２の酸化物半導体層と、第２の酸化物半導体層
と接する、ソース電極またはドレイン電極と同一の導電層からなる第２の電極と、を有す
る半導体装置である。
本発明の別の一態様は、トランジスタと、容量素子と、を有し、トランジスタは、ソース
電極およびドレイン電極と、ソース電極およびドレイン電極上で、ソース電極およびドレ
イン電極と電気的に接続される第１の酸化物半導体層と、第１の酸化物半導体層上のゲー
ト絶縁層と、ゲート絶縁層上で第１の酸化物半導体層と重なるゲート電極と、を有し、容
量素子は、ソース電極またはドレイン電極と同一の導電層からなる第１の電極と、第１の
電極と接する第２の酸化物半導体層と、第２の酸化物半導体層と接する第２の電極と、を
有する半導体装置である。
また、第１の電極と、第２の酸化物半導体層との間に、金属酸化物層を有していてもよい
。
また、第２の電極と、第２の酸化物半導体層との間に、金属酸化物層を有していてもよい
。
また、ゲート電極は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体を含んで構成されていて
もよい。
また、第２の酸化物半導体層は、シリコン、ゲルマニウム、セリウム、チタン、タングス
テン、アルミニウム、銅、イットリウム、ランタン、バナジウムのいずれか一以上の元素
を１×１０２０ａｔｏｍｓ／ｃｍ３以上含んでいてもよい。
また、第１の酸化物半導体層および第２の酸化物半導体層は、非単結晶であって、ａｂ面
から見て、三角形、または、六角形の原子配列を有し、且つ、ｃ軸においては、金属元素
が層状、または、金属元素と酸素元素が層状に配列した相を含む酸化物半導体、または、
非単結晶であって、ａｂ面から見て、三角形、または、六角形の原子配列を有し、且つ、
ｃ軸においては、金属元素が層状、または、金属元素と酸素元素が層状に配列した相を含
む酸窒化物半導体、を含んでいてもよい。
また、トランジスタと、容量素子と、酸化物半導体以外の材料を含んで構成される駆動回
路と、を有していてもよい。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、エネルギーギャップＥｇが３電子ボルトより大きいワイドギャップ半導体材料（
より具体的には、例えば炭化シリコン）などを適用してもよい。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、その他の各種機能を有する素子などが
含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を低減することができる。また、電力の供給がない場合（ただし、電位は
固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが
可能である。
また、酸化物半導体材料は誘電率が高いため、容量素子の誘電体として酸化物半導体材料
を用いることで、単位面積あたりの容量を大きくすることが可能である。これにより、容
量素子の面積が縮小されるため高集積化が可能となり、半導体装置を小型化することがで
きる。また、リフレッシュ動作の頻度をより低くし、消費電力をより低減することが可能
である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための
動作が不要であるというメリットもある。
さらに、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能であるた
め、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが
可能である。
そのため、酸化物半導体以外の材料を用いたトランジスタ（酸化物半導体を用いたトラン
ジスタよりも高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、酸化
物半導体を用いたトランジスタと容量素子を用いた記憶回路とを一体に備えることで、こ
れまでにない特徴を有する半導体装置を実現することができる。
半導体装置の断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図、平面図および回路図。 半導体装置の断面図および概念図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の回路図。 半導体装置のブロック図。 半導体装置のブロック図。 半導体装置のブロック図。 半導体装置を用いた電子機器を説明するための図。 半導体層の評価方法を説明する図。 ＣＶ測定の結果を示す図。 ＣＶ測定の結果を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成およびその作製方法について
、図１乃至図３を参照して説明する。
〈半導体装置の断面構成〉
図１は、半導体装置の構成の例である。図１（Ａ）〜図１（Ｄ）に、半導体装置の断面を
示す。図１（Ａ）および図１（Ｃ）に示す半導体装置は、チャネル形成領域に酸化物半導
体を用いたトランジスタ１６０と、誘電体に酸化物半導体を用いた容量素子１６４を有す
る。図１（Ｂ）および図１（Ｄ）に示す半導体装置は、チャネル形成領域に酸化物半導体
を用いたトランジスタ１６２と、誘電体に酸化物半導体を用いた容量素子１６４を有する
。
なお、上記トランジスタは、ｎチャネル型トランジスタであるものとして説明するが、ｐ
チャネル型トランジスタを用いることができることはいうまでもない。また、開示する発
明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６０、トラン
ジスタ１６２および容量素子１６４に用いる点にあるから、半導体装置の具体的な構成を
ここで示すものに限定する必要はない。
図１（Ａ）におけるトランジスタ１６０は、絶縁層１４０上に設けられたゲート電極１４
８ａと、ゲート電極１４８ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上でゲー
ト電極１４８ａと重なる第１の酸化物半導体層１４４ａと、第１の酸化物半導体層１４４
ａ上で第１の酸化物半導体層１４４ａと電気的に接続されているソース電極またはドレイ
ン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと、を有する。なお、トラ
ンジスタ１６０が設けられるのは絶縁層１４０上に限られず、たとえば絶縁表面を有する
基板上であってもよい。
図１（Ａ）における容量素子１６４は、第１の電極１４８ｂと、第１の電極１４８ｂに接
する第２の酸化物半導体層１４４ｂと、第２の酸化物半導体層１４４ｂに接するソース電
極またはドレイン電極１４２ｂと、を有する。ここでソース電極またはドレイン電極１４
２ｂは容量素子１６４の第２の電極として機能する。
すなわち、下記のように言うこともできる。容量素子１６４は、第１の電極１４８ｂと、
第２の酸化物半導体層１４４ｂと、第２の電極と、を有する。該第２の電極は、ソース電
極またはドレイン電極１４２ｂと同一の導電層からなる。
なお、第１の電極１４８ｂの仕事関数が、第２の酸化物半導体層１４４ｂの電子親和力よ
りも大きいことが好ましい。例えば、第２の酸化物半導体層１４４ｂとしてＩｎ−Ｇａ−
Ｚｎ−Ｏ系酸化物を用いた場合、その電子親和力は４．６電子ボルト程度である。この場
合、第２の酸化物半導体層１４４ｂの電子親和力より仕事関数が大きい材料としては、窒
化インジウム、窒化亜鉛、ニッケル、酸化モリブデン、酸化タングステン、Ｉｎ−Ｇａ−
Ｚｎ−Ｏ−Ｎ系化合物導電体等が挙げられる。
（第１の電極１４８ｂの仕事関数）−（第２の酸化物半導体層１４４ｂの電子親和力）が
０．５電子ボルト以上、好ましくは１電子ボルト以上であれば、ほとんどの場合第２の酸
化物半導体層１４４ｂに電子の流入が起こらない。つまり第２の酸化物半導体層１４４ｂ
は十分な絶縁性を示し、容量素子に使用できる。
（第１の電極１４８ｂの仕事関数）−（第２の酸化物半導体層１４４ｂの電子親和力）が
０．５電子ボルト以上の場合でも、ソース電極またはドレイン電極１４２ｂの材料によっ
て、ソース電極またはドレイン電極１４２ｂから第２の酸化物半導体層１４４ｂに電子の
流入が起こることがある。これはソース電極またはドレイン電極１４２ｂの仕事関数が、
第２の酸化物半導体層１４４ｂの電子親和力より小さいときに起こりうる。もっともこの
場合、第１の電極１４８ｂとソース電極またはドレイン電極１４２ｂに印加される電圧お
よび電圧の極性によって、電子の流入を起こさずに、容量素子として機能させることも可
能である。しかし、ソース電極またはドレイン電極１４２ｂを第１の電極１４８ｂの材料
として挙げた材料、または同等以上の仕事関数である材料で構成すれば、電圧および電圧
の極性によらず、容量素子として使用できる。
ここで、第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層１４４ｂは水素など
の不純物が十分に除去されることにより、高純度化されているものであることが望ましい
。また十分な酸素が供給されることによりエネルギーギャップ中の欠陥準位が低減されて
いることが好ましい。具体的には、例えば、第１の酸化物半導体層１４４ａおよび第２の
酸化物半導体層１４４ｂの水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは
５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３
以下とする。なお、上述の第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層１
４４ｂ中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ
Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度
が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギ
ーギャップ中の欠陥準位が低減された第１の酸化物半導体層１４４ａおよび第２の酸化物
半導体層１４４ｂでは、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１
０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、
室温でのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍ
から１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。こ
のように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、
極めて優れたオフ電流特性のトランジスタ１６０を得ることができる。
また、酸化物半導体層はｉ型化（真性化）または実質的にｉ型化されている場合、誘電率
を高くすることができる。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層の比誘電
率は１５程度とすることができる。これは酸化シリコンの比誘電率が４程度であることと
比較して十分に高い。そのためｉ型化（真性化）または実質的にｉ型化された酸化物半導
体層を、容量素子１６４の誘電体に用いることで、容量素子１６４の単位面積あたりの容
量を大きくすることができる。
また、酸化物半導体層は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
好ましくは、酸化物半導体層は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒ
ｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層とする。
ＣＡＡＣ−ＯＳ層は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ層
は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当
該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ層に含まれる非晶質部と結晶部との境界
は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ層には粒界（グレインバウンダリ
ーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ層は、粒界に起因する電子移
動度の低下が抑制される。
ＣＡＡＣ−ＯＳ層に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ層の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て、三
角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て、金属原子が層状ま
たは金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ
軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合
、８５°以上９５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ層において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ層の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ層へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ＣＡＡＣ−ＯＳ層に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ層の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ層が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
また、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。
また、第２の酸化物半導体層１４４ｂは、酸素を化学量論的組成比よりも多く含んでいて
もよい。また、シリコン、ゲルマニウム、およびセリウム、チタン、タングステン、アル
ミニウム、銅、イットリウム、ランタン、バナジウム等の金属のいずれか一以上の元素を
含んでいてもよい。これらの元素が含まれていることで、第２の酸化物半導体層１４４ｂ
の絶縁性を高めることができる。
含有濃度としては、シリコン、ゲルマニウムおよび金属元素の場合は、１×１０２０ａｔ
ｏｍｓ／ｃｍ３以上、好ましくは１×１０２１ａｔｏｍｓ／ｃｍ３以上、より好ましくは
５×１０２１ａｔｏｍｓ／ｃｍ３以上とすることができる。
なお、トランジスタ１６０および容量素子１６４において、ゲート電極１４８ａ、第１の
電極１４８ｂ、ゲート絶縁層１４６、第１の酸化物半導体層１４４ａおよび第２の酸化物
半導体層１４４ｂの端部は、テーパー形状であることが好ましい。ここで、テーパー角は
、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する
層（例えば、ゲート電極１４８ａ）を、その断面（基板の表面と直交する面）に垂直な方
向から観察した際に、当該層の側面と底面がなす傾斜角を示す。ゲート電極１４８ａ、第
１の電極１４８ｂ、ゲート絶縁層１４６、第１の酸化物半導体層１４４ａおよび第２の酸
化物半導体層１４４ｂの端部をテーパー形状とすることにより、ソース電極またはドレイ
ン電極１４２ｂおよびドレイン電極またはソース電極１４２ａの被覆性を向上し、段切れ
を防止することができるためである。
また、トランジスタ１６０および容量素子１６４の上には、絶縁層１５０が設けられてい
る。
図１（Ｂ）に示すトランジスタ１６２および容量素子１６４は、図１（Ａ）に示すトラン
ジスタ１６０および容量素子１６４の変形例である。
図１（Ａ）に示す構成と、図１（Ｂ）に示す構成との相違は、図１（Ｂ）のトランジスタ
１６２は絶縁層１５０上に電極１５２を含む点にある。トランジスタ１６２は、チャネル
形成領域を有する第１の酸化物半導体層１４４ａの上下に、絶縁層を介して２つのゲート
電極層が配置された、デュアルゲート型トランジスタである。具体的には、トランジスタ
１６２は、ゲート電極１４８ａと、ゲート電極１４８ａ上のゲート絶縁層１４６と、ゲー
ト絶縁層１４６上でゲート電極１４８ａと重なる第１の酸化物半導体層１４４ａと、第１
の酸化物半導体層１４４ａ上で第１の酸化物半導体層１４４ａと電気的に接続されるソー
ス電極またはドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａを有す
る。さらに、第１の酸化物半導体層１４４ａ、ソース電極またはドレイン電極１４２ｂお
よびドレイン電極またはソース電極１４２ａ上の絶縁層１５０と、絶縁層１５０上で第１
の酸化物半導体層１４４ａと重なる電極１５２と、を有する。
図１（Ｂ）において、ゲート電極１４８ａと、電極１５２は共にゲート電極として機能す
る。電極１５２の電位は、ゲート電極１４８ａと同じでもよいし、異なっていてもよく、
ＧＮＤ、０Ｖ、あるいはフローティング状態であってもよい。ゲート電極１４８ａおよび
電極１５２によって、第１の酸化物半導体層１４４ａにかかる電界を制御することで、ト
ランジスタ１６２のしきい値電圧を制御することができる。
図１（Ｃ）に示すトランジスタ１６０および容量素子１６４は、図１（Ａ）のトランジス
タ１６０および容量素子１６４の変形例である。
図１（Ａ）に示す構成と、図１（Ｃ）に示す構成との相違は、図１（Ｃ）の容量素子１６
４では、第１の電極１４８ｂが、第２の酸化物半導体層１４４ｂと接する面に金属酸化物
層１４９ｂを有する点にある。さらに、図１（Ｃ）の容量素子１６４では、ソース電極ま
たはドレイン電極１４２ｂが、第２の酸化物半導体層１４４ｂと接する面に金属酸化物層
１４１ｂを有する点にある。さらに、図１（Ｃ）のトランジスタ１６０では、ドレイン電
極またはソース電極１４２ａが、第１の酸化物半導体層１４４ａと接する面に金属酸化物
層１４１ａ有していてもよい。
第２の酸化物半導体層１４４ｂと第１の電極１４８ｂが接する場合、第１の電極１４８ｂ
により第２の酸化物半導体層１４４ｂから酸素が奪われる可能性がある。第２の酸化物半
導体層１４４ｂは酸素が奪われると、酸素欠損が増大する。酸素欠損が増大した第２の酸
化物半導体層１４４ｂは導電性が高くなり、容量素子の誘電体として機能しなくなる恐れ
がある。
そこで、第２の酸化物半導体層１４４ｂと接する金属酸化物層１４９ｂを有する第１の電
極１４８ｂとすることが好ましい。金属酸化物層１４９ｂにより、第２の酸化物半導体層
１４４ｂから第１の電極１４８ｂに酸素が奪われることを防ぐことができる。さらに、金
属酸化物層１４９ｂから第２の酸化物半導体層１４４ｂへ酸素を供給し、第２の酸化物半
導体層１４４ｂの酸素欠損をより低減することもできる。
また、金属酸化物層１４１ｂおよび金属酸化物層１４１ａは、導電性の高い金属酸化物の
層であることが好ましい。導電率の高い層を用いることで、容量素子１６４とトランジス
タ１６０との電気的な接続を良好に保つことができる。
また、第２の酸化物半導体層１４４ｂとソース電極またはドレイン電極１４２ｂが接する
場合、ソース電極またはドレイン電極１４２ｂにより第２の酸化物半導体層１４４ｂから
酸素が奪われる可能性がある。第２の酸化物半導体層１４４ｂは酸素が奪われると、酸素
欠損が増大する。酸素欠損が増大した第２の酸化物半導体層１４４ｂは導電性が高くなり
、容量素子の誘電体として機能しなくなる恐れがある。
そこで、第２の酸化物半導体層１４４ｂと接する金属酸化物層１４１ｂを有するソース電
極またはドレイン電極１４２ｂとすることが好ましい。金属酸化物層１４１ｂにより、第
２の酸化物半導体層１４４ｂからソース電極またはドレイン電極１４２ｂに酸素が奪われ
ることを防ぐことができる。また、第１の酸化物半導体層１４４ａと接する金属酸化物層
１４１ａを有するドレイン電極またはソース電極１４２ａとしてもよい。なおドレイン電
極またはソース電極１４２ａは、金属酸化物層１４１ｂと同時に形成することができる。
金属酸化物層１４１ｂおよび金属酸化物層１４１ａを形成することで、第１の酸化物半導
体層１４４ａおよび第２の酸化物半導体層１４４ｂへ酸素を供給し、第１の酸化物半導体
層１４４ａおよび第２の酸化物半導体層１４４ｂの酸素欠損をより低減することができる
。
なお、第２の酸化物半導体層１４４ｂから酸素が奪われるか否かは、後の工程の条件等に
よって左右されうる。第２の酸化物半導体層１４４ｂから酸素が奪われない場合は、金属
酸化物層１４９ｂおよび金属酸化物層１４１ｂを形成しなくてもよい。
また、図１（Ｃ）では金属酸化物層１４９ｂおよび金属酸化物層１４１ｂを有する場合を
図示したがこれに限られない。金属酸化物層１４９ｂのみ、または金属酸化物層１４１ｂ
のみを有していてもよい。金属酸化物層１４９ｂのみ、または金属酸化物層１４１ｂのみ
を有する場合、単位面積あたりの容量がさらに大きくなるため好ましい。
図１（Ｄ）に示すトランジスタ１６２および容量素子１６４は、図１（Ｃ）のトランジス
タ１６０および容量素子１６４の変形例である。
図１（Ｃ）に示す構成と、図１（Ｄ）に示す構成との相違は、図１（Ｄ）のトランジスタ
１６２は絶縁層１５０上に電極１５２を含む点にある。トランジスタ１６２は、チャネル
領域の上下に絶縁層を介して配置された２つのゲート電極層を有する、デュアルゲート型
トランジスタである。具体的には、トランジスタ１６２は、ゲート電極１４８ａと、ゲー
ト電極１４８ａ上の第１の酸化物半導体層１４４ａと、第１の酸化物半導体層１４４ａ上
で第１の酸化物半導体層１４４ａと電気的に接続されるソース電極またはドレイン電極１
４２ｂおよびドレイン電極またはソース電極１４２ａを有する。さらに、第１の酸化物半
導体層１４４ａ、ソース電極またはドレイン電極１４２ｂおよびドレイン電極またはソー
ス電極１４２ａ上の絶縁層１５０と、絶縁層１５０上で第１の酸化物半導体層１４４ａと
重なる電極１５２と、を有する。
図１（Ｄ）において、ゲート電極１４８ａと、電極１５２は共にゲート電極として機能す
る。電極１５２の電位は、ゲート電極１４８ａと同じでもよいし、異なっていてもよく、
ＧＮＤ、０Ｖ、あるいはフローティング状態であってもよい。ゲート電極１４８ａおよび
電極１５２によって、第１の酸化物半導体層１４４ａにかかる電界を制御することで、ト
ランジスタ１６２のしきい値電圧を制御することができる。
〈半導体装置の作製方法〉
次に、図１（Ａ）および図１（Ｂ）に示すトランジスタ１６０およびトランジスタ１６２
の作製方法について、図２乃至図３を参照して説明する。
まず、絶縁層１４０の上に導電層を形成し、当該導電層を加工して、第１の電極１４８ｂ
およびゲート電極１４８ａを形成する（図２（Ａ）参照）。
絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、
酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。また、絶縁層１４０は
、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層１
４０は、上述の材料を用いて単層構造または積層構造で形成することができる。本実施の
形態では、絶縁層１４０として、酸化シリコンを用いる場合について説明する。
なお、トランジスタ１６０およびトランジスタ１６２を形成する場所は、絶縁層１４０上
に限られない。たとえば、絶縁性表面を有する基板上に作製してもよい。基板としては、
ガラス基板、セラミック基板、石英基板、サファイア基板等の絶縁体でなる絶縁性基板や
、シリコン等の半導体材料でなる半導体基板、金属やステンレス等の導電体でなる導電性
基板、これらの表面を絶縁材料で被覆したもの、などを用いることができる。また、プラ
スチック等の可撓性を有する基板は、耐熱温度が一般的に低い傾向があるが、後の作製工
程に耐えられるのであれば用いることが可能である。
第１の電極１４８ｂおよびゲート電極１４８ａは、モリブデン、チタン、タンタル、タン
グステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成
分とする合金材料を用いて形成することができる。なお、第１の電極１４８ｂおよびゲー
ト電極１４８ａは、単層構造としてもよいし、積層構造としてもよい。たとえば、銅−マ
グネシウム−アルミニウム合金層上に銅が積層された２層構造とすることもできるし、モ
リブデン、アルミニウム、モリブデンの順に積層された３層構造とすることもできる。
また、第１の電極１４８ｂおよびゲート電極１４８ａをＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合
物導電体等の仕事関数の大きい材料を用いて形成してもよい。ゲート電極１４８ａにＩｎ
−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物導電体等の仕事関数の大きい材料を用いることで、トラン
ジスタ１６０のしきい値電圧等の電気特性を制御することができる。
次に、絶縁層を形成し、当該絶縁層を加工して、ゲート電極１４８ａを覆うようにゲート
絶縁層１４６を形成する（図２（Ｂ）参照）。当該絶縁層を加工し、第１の電極１４８ｂ
上から絶縁層を除くことにより、第１の電極１４８ｂと、後に形成される第２の酸化物半
導体層１４４ｂを接して設けることができる。これにより、容量素子１６４の誘電体とし
て機能する層を第２の酸化物半導体層１４４ｂのみにすることができる。これにより、誘
電体として絶縁層と第２の酸化物半導体層１４４ｂを積層して用いる場合と比較して、容
量素子１６４の誘電体を薄く形成することができる。容量素子１６４の誘電体を薄く形成
することで、容量素子１６４の単位面積あたりの容量を大きくすることができる。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アル
ミニウムなどを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造と
してもよいし、上記の材料を組み合わせて積層構造としてもよい。また、その厚さは特に
限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するため
に薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎ
ｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
また、ゲート絶縁層１４６に、第１３族元素および酸素を含む絶縁材料を用いてもよい。
酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸
化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化
物半導体層との界面の状態を良好に保つことができる。ここで、第１３族元素を含む絶縁
材料とは、絶縁材料に一または複数種の第１３族元素を含むことを意味する。第１３族元
素を含む絶縁材料としては、例えば酸化アルミニウムがある。酸化アルミニウムは、水を
透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層
への水の侵入防止という点においても好ましい。
また、第１の酸化物半導体層１４４ａに接する絶縁層は、酸素雰囲気下による熱処理や、
酸素の添加などにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好
ましい。酸素の添加は、ドープ、イオンインプランテーションまたはイオンドーピング等
を用いて行うことができる。酸素のドープとは、酸素をバルクに添加することをいう。な
お、当該バルクの用語は、酸素を薄層表面のみでなく薄層内部に添加することを明確にす
る趣旨で用いている。また、酸素のドープには、プラズマ化した酸素をバルクに添加する
酸素プラズマドープが含まれる。
例えば、第１の酸化物半導体層１４４ａに接する絶縁層として酸化アルミニウムを用いた
場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの
組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁
層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接するこ
とにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、また
は酸化物半導体層と絶縁層の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又
はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代
えて、トランジスタ１６０の下地層として形成する絶縁層に適用しても良く、後の工程で
作製する絶縁層１５０に適用してもよく、これらのうち複数または全てに適用してもよい
。
本実施の形態においては、ゲート絶縁層１４６として、スパッタリング法を用いて形成さ
れた１０ｎｍ以上５０ｎｍ以下の酸化シリコンを用いることとする。
次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ゲート絶縁層１４６上
にゲート電極１４８ａと重なるように、第１の酸化物半導体層１４４ａを形成する。同時
に、第１の電極１４８ｂまたは金属酸化物層１４９ｂに接して、第２の酸化物半導体層１
４４ｂを形成する（図２（Ｃ）参照）。
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ
−Ｏ系酸化物や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−
Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａ
ｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、二元系金属酸化物であ
るＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−
Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｇａ−Ｏ
系酸化物や、Ｉｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いること
ができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有す
る酸化物層、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以
外の元素を含んでいてもよい。
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半
導体層を厚くしすぎると（例えば、厚さ５０ｎｍ以上）、トランジスタがノーマリーオン
となってしまう恐れがあるためである。また、第２の酸化物半導体層１４４ｂの厚さに比
例して容量素子１６４の容量が小さくなるためである。
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作
製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製す
ることができる。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物のターゲットを用
いたスパッタリング法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物のターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることが
できる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを
用いることもできる。
酸化物ターゲットの相対密度は、９０％以上１００％以下、好ましくは９５％以上９９．
９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、形成した酸
化物半導体層を緻密な層とすることができるためである。
また、酸化物半導体層は、ＣＡＡＣ−ＯＳ層であることが好ましい。不純物を低減し酸素
を添加した、ｉ型（真性半導体）または実質的にｉ型のＣＡＡＣ−ＯＳ層は、例えば次の
ように形成することができる。
まず、基板に第１の酸化物半導体層をスパッタリング法、分子線エピタキシー法、原子層
堆積法またはパルスレーザー蒸着法によって形成する。なお、形成時に基板を加熱するこ
とで、非晶質領域に対して結晶領域の占める割合の多い酸化物半導体層とすることができ
る。例えば、基板温度を１５０℃以上４５０℃以下とすればよい。好ましくは、基板温度
を２００℃以上２５０℃以下とする。
基板温度を高めることによって、ＣＡＡＣ−ＯＳの酸化物をより結晶化させることができ
る。
次に、基板に第１の熱処理を行ってもよい。第１の熱処理を行うことによって、より非晶
質領域に対して結晶領域の割合の多い酸化物半導体層とすることができる。第１の熱処理
は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２００℃以上２５
０℃以下とする。熱処理を行うことによって、酸化物半導体層中に含まれる水素原子を含
む物質をさらに除去することができる。雰囲気は限定されないが、酸化性雰囲気、不活性
雰囲気または減圧雰囲気で行う。処理時間は３分〜２４時間とする。処理時間を長くする
ほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成することができるが
、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは
亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装
置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、
好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気は、酸化性ガスを
不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上
含まれるものとする。
ここで、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、
キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなど
の反応性ガスが１０ｐｐｍ未満の雰囲気とする。
第１の熱処理はＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いること
ができる。ＲＴＡを用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行
うことができる。そのため、非晶質領域に対して結晶領域の割合の多い酸化物半導体層を
形成するための時間を短縮することができる。
酸化物として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよ
い。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を
示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａおよびＣｏ
などを用いてもよい。
また、窒素を５×１０１９／ｃｍ３以上、好ましくは１×１０２０／ｃｍ３以上７原子％
未満含むＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物はｃ軸配向した六方晶の結晶構造を含む酸化物と
なり、Ｉｎ−Ｏの結晶面（インジウムと酸素を含む結晶面）とＩｎ−Ｏの結晶面との間に
、一層のＧａおよびＺｎを有する層を備える。または、上述の範囲で窒素を含むＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系酸化物において、Ｉｎ−Ｏの結晶面とＩｎ−Ｏの結晶面との間に、複数層
のＧａおよびＺｎを有する層を備えても構わない。
また、第１の酸化物半導体層上に第２の酸化物半導体層を形成し、酸化物積層体を形成し
てもよい。第１の酸化物半導体層と第２の酸化物半導体層は、同様の方法で形成すること
ができる。
第２の酸化物半導体層を形成する際、基板加熱しながら形成することで、第１の酸化物半
導体層を種結晶に、第２の酸化物半導体層を結晶化させることができる。
なお、第２の酸化物半導体層を形成した後、第２の熱処理を行ってもよい。第２の熱処理
は、第１の熱処理と同様の方法で行えばよい。第２の熱処理を行うことによって、非晶質
領域に対して結晶領域の割合の多い酸化物積層体とすることができる。または、第２の熱
処理を行うことによって、第１の酸化物半導体層を種結晶に、第２の酸化物半導体層を結
晶化させることができる。このとき、第１の酸化物半導体層と第２の酸化物半導体層が同
一の元素から構成されるホモ成長としても構わない。または、第１の酸化物半導体層と第
２の酸化物半導体層とが、少なくとも一種以上の異なる元素から構成されるヘテロ成長と
しても構わない。
以上の方法で、不純物を低減し酸素を添加することで、ｉ型（真性半導体）または実質的
にｉ型の、ＣＡＡＣ−ＯＳを形成することができる。このような酸化物半導体層を形成す
ることで、極めて優れた特性のトランジスタを実現することができる。
また、酸化物半導体はｉ型化（真性化）または実質的にｉ型化されている場合、誘電率を
高くすることができる。具体的には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物の比誘電率は１５程
度とすることができる。これは酸化シリコンの比誘電率が４程度であることと比較して十
分に高い。そのためｉ型化（真性化）または実質的にｉ型化された酸化物半導体を、容量
素子１６４の誘電体に用いることで、容量素子１６４の単位面積あたりの容量を大きくす
ることができる。
また、酸化物半導体層を加工して、第１の酸化物半導体層１４４ａおよび第２の酸化物半
導体層１４４ｂを形成した後、第２の酸化物半導体層１４４ｂに酸素を添加してもよい。
また第２の酸化物半導体層１４４ｂに、シリコン、ゲルマニウム、およびセリウム、チタ
ン、タングステン、アルミニウム、銅、イットリウム、ランタン、バナジウム等の金属の
いずれか一以上の元素を添加してもよい。これらの元素を添加することで、第２の酸化物
半導体層１４４ｂの絶縁性を高めることができる。
添加の方法としては、イオン注入法またはイオンドーピング法などを用いることができる
。添加濃度としては、酸素の場合は、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０
ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。この範囲の酸素濃度とすれば、結晶に歪
み等を与えることなく酸化物半導体中に含ませることができる。シリコン、ゲルマニウム
および金属元素の場合は、１×１０２０ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２
１ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２１ａｔｏｍｓ／ｃｍ３以上とする
ことができる。
次に、導電層１４２を形成する（図２（Ｄ）参照）。導電層１４２は、第１の電極１４８
ｂおよびゲート電極１４８ａと同様の材料および構成で形成することができる。
次に、導電層１４２を加工し、ソース電極またはドレイン電極１４２ｂおよびドレイン電
極またはソース電極１４２ａを形成する（図３（Ａ）参照）。
次に、ソース電極またはドレイン電極１４２ｂ、ドレイン電極またはソース電極１４２ａ
および第１の酸化物半導体層１４４ａを覆うように絶縁層１５０を形成する。絶縁層１５
０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミ
ニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁層１５０に、誘電率の低い（
ｌｏｗ−ｋ）材料を用いることで、絶縁層１５０上に各種電極や配線を設けた場合、重な
りに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁層１５０
には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度
の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減
することが可能である。また、絶縁層１５０は、ポリイミド、アクリル等の有機絶縁材料
を用いて形成することも可能である。絶縁層１５０は、上述の材料を用いて単層構造また
は積層構造で形成することができる（図３（Ｂ）参照）。
以上により、酸化物半導体層を用いたトランジスタ１６０および容量素子１６４が完成す
る（図３（Ｂ）参照）。
さらに、絶縁層１５０上に電極１５２を形成してもよい。電極１５２は、第１の電極１４
８ｂおよびゲート電極１４８ａと同様の材料および構成で形成することができる。電極１
５２によってトランジスタ１６２はしきい値電圧等の電気特性を制御することができる。
以上により、電極１５２を有するトランジスタ１６２が完成する（図３（Ｃ）参照）。
次に、図１（Ｃ）および図１（Ｄ）に示すトランジスタ１６０およびトランジスタ１６２
の作製方法について説明する。
まず、絶縁層１４０を形成する。絶縁層１４０については、図１（Ａ）についての記載を
参酌することができる。
次に、絶縁層１４０の上に導電層を形成し、当該導電層を加工して、第１の電極１４８ｂ
およびゲート電極１４８ａを形成する。次に、第１の電極１４８ｂと後に形成する酸化物
半導体層が接する前に、第１の電極１４８ｂを酸化して、またはスパッタリング法やＣＶ
Ｄ法を用いて、金属酸化物層１４９ｂを形成する。
第１の電極１４８ｂおよびゲート電極１４８ａの材料および構成については、図１（Ａ）
についての記載を参酌することができるが、高密度酸素プラズマ処理または熱酸化により
金属酸化物層１４９ｂを形成する場合には、第１の電極１４８ｂおよびゲート電極１４８
ａに、タングステン、チタンあるいはジルコニウムを含む構造とすることが好ましい。こ
れらの酸化物は導電率が高いためである。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物を含
む層を形成して、金属酸化物層１４９ｂとしてもよい。金属酸化物層１４９ｂを形成する
時は、絶縁層を形成する前でもよいし、ゲート絶縁層１４６を形成した後でもよい。また
第１の電極１４８ｂとゲート電極１４８ａの両方に金属酸化物層を積層してもよいし、第
１の電極１４８ｂのみに積層してもよい。
金属酸化物層１４９ｂの形成方法は特に限定されないが、例えば高密度酸素プラズマ処理
によって行うことができる。高密度酸素プラズマ処理は、例えば、ヘリウム、アルゴン、
クリプトン、キセノンなどの希ガスと酸素の混合ガスを用いて行う。この場合、プラズマ
の励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成する
ことができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを
含む場合もある）によって、第１の電極１４８ｂの表面を酸化することにより、１ｎｍ以
上２０ｎｍ以下、望ましくは５ｎｍ以上１０ｎｍ以下の金属酸化物層１４９ｂを形成する
ことができる。
上述した高密度酸素プラズマ処理による第１の電極１４８ｂの酸化は固相成長であるため
、第１の電極１４８ｂと金属酸化物層１４９ｂとの界面準位密度をきわめて低くすること
ができる。また、高密度酸素プラズマ処理により第１の電極１４８ｂを直接酸化すること
で、形成される金属酸化物層１４９ｂの厚さのばらつきを抑えることが出来る。
または、第１の電極１４８ｂを熱酸化させることで、金属酸化物層１４９ｂを形成するよ
うにしてもよい。このように、熱酸化を用いる場合には、ある程度の耐熱性を有する基板
を用いることが必要である。
または、スパッタリング法やＣＶＤ法で形成した層を加工して金属酸化物層１４９ｂを形
成してもよい。スパッタリング法による形成方法については、後に記載する酸化物半導体
層の形成方法を参酌できる。
本実施の形態では、高密度酸素プラズマ処理により５ｎｍ以上１０ｎｍ以下の金属酸化物
層１４９ｂを形成することとする。
金属酸化物層１４９ｂにより、後の工程で形成する第２の酸化物半導体層１４４ｂから第
１の電極１４８ｂに酸素が奪われることを防ぐことができる。また、金属酸化物層１４９
ｂから後の工程で形成する第２の酸化物半導体層１４４ｂへ酸素を供給し、第２の酸化物
半導体層１４４ｂの酸素欠損をより低減することができる。また、導電率の高い金属酸化
物層１４９ｂを用いることで、容量素子１６４の容量の減少を防ぐことができる。
次に、絶縁層を形成し、当該絶縁層を加工して、ゲート電極１４８ａを覆うようにゲート
絶縁層１４６を形成する。ゲート絶縁層１４６ついては、図１（Ａ）についての記載を参
酌することができる。
次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ゲート絶縁層１４６上
にゲート電極１４８ａと重なるように、第１の酸化物半導体層１４４ａを形成する。同時
に、第１の電極１４８ｂまたは金属酸化物層１４９ｂに接して、第２の酸化物半導体層１
４４ｂを形成する。酸化物半導体層、第１の酸化物半導体層１４４ａおよび第２の酸化物
半導体層１４４ｂについては、図１（Ａ）についての記載を参酌することができる。
次に、金属酸化物層を形成する。金属酸化物層は、ＣＶＤ法やスパッタリング法等を用い
て形成することができる。金属酸化物層は、酸化タングステン、酸化チタン、酸化ジルコ
ニウムあるいはＩｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系化合物を含む構造とすることが好ましい。こ
れらの金属酸化物は導電率が高いためである。金属酸化物層の厚さは特に限定されないが
、例えば１ｎｍ以上２０ｎｍ以下、望ましくは５ｎｍ以上１０ｎｍ以下で形成することが
できる。
次に、導電層１４２を形成する。導電層１４２は、第１の電極１４８ｂおよびゲート電極
１４８ａと同様の材料および構成で形成することができる。なお、導電層１４２と第１の
酸化物半導体層１４４ａおよび第２の酸化物半導体層１４４ｂと、が接触する前に、金属
酸化物層を形成することが好ましい。
次に、導電層１４２および金属酸化物層を加工し、ソース電極またはドレイン電極１４２
ｂ、金属酸化物層１４１ｂ、ドレイン電極またはソース電極１４２ａ、および金属酸化物
層１４１ａを形成する。
導電率の高い金属酸化物層１４１ａを用いることで、容量素子１６４とトランジスタ１６
０との電気的な接続を良好に保つことができる。また、金属酸化物層１４１ｂおよび金属
酸化物層１４１ａにより、第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層１
４４ｂから酸素が奪われることを防ぐことができる。さらに、金属酸化物層１４１ｂおよ
び金属酸化物層１４１ａから、第１の酸化物半導体層１４４ａおよび第２の酸化物半導体
層１４４ｂへ酸素を供給し、第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層
１４４ｂの酸素欠損を低減することができる。
次に、ソース電極またはドレイン電極１４２ｂ、金属酸化物層１４１ｂ、ドレイン電極ま
たはソース電極１４２ａ、金属酸化物層１４１ａ、および第１の酸化物半導体層１４４ａ
を覆うように絶縁層１５０を形成する。絶縁層１５０は、ゲート絶縁層１４６と同様の材
料および構成で形成することができる。
以上により、酸化物半導体層を用いたトランジスタ１６０および容量素子１６４が完成す
る（図１（Ｃ）参照）。
さらに、絶縁層１５０上に電極１５２を形成してもよい。電極１５２は、第１の電極１４
８ｂおよびゲート電極１４８ａと同様の材料および構成で形成することができる。電極１
５２によってトランジスタ１６２はしきい値電圧等の電気特性を制御することができる。
以上により、電極１５２を有するトランジスタ１６２が完成する（図１（Ｄ）参照）。
（実施の形態２）
本実施の形態では、実施の形態１と異なる半導体装置の構成およびその作製方法について
、図４乃至図８を参照して説明する。
〈半導体装置の断面構成〉
図４は、半導体装置の構成の例である。図４（Ａ）および図４（Ｂ）に、半導体装置の断
面を示す。図４（Ａ）および図４（Ｂ）に示す半導体装置は、チャネル形成領域に酸化物
半導体を用いたトランジスタ１６０と、誘電体に酸化物半導体を用いた容量素子１６４を
有する。
図４（Ａ）におけるトランジスタ１６０は、絶縁層１４０上に設けられたソース電極また
はドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと、ソース電極ま
たはドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａ上でソース電極
またはドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと電気的に接
続されている第１の酸化物半導体層１４４ａと、第１の酸化物半導体層１４４ａを覆うゲ
ート絶縁層１４６と、ゲート絶縁層１４６上で第１の酸化物半導体層１４４ａと重なるゲ
ート電極１４８ａと、を有する。
図４（Ａ）における容量素子１６４は、ソース電極またはドレイン電極１４２ｂと、ソー
ス電極またはドレイン電極１４２ｂに接する第２の酸化物半導体層１４４ｂと、第２の酸
化物半導体層１４４ｂに接する第１の電極１４８ｂを有する。ここで、ソース電極または
ドレイン電極１４２ｂは容量素子１６４の第２の電極として機能する。
すなわち、下記のように言うこともできる。容量素子１６４は、第１の電極１４８ｂと、
第２の酸化物半導体層１４４ｂと、第２の電極と、を有する。該第２の電極は、ソース電
極またはドレイン電極１４２ｂと同一の導電層からなる。
また、トランジスタ１６０および容量素子１６４の上には、絶縁層１５０が設けられてい
る。
図４（Ｂ）に示すトランジスタ１６０および容量素子１６４は、図４（Ａ）に示すトラン
ジスタ１６０および容量素子１６４の変形例である。
図４（Ａ）に示す構成と、図４（Ｂ）に示す構成との相違は、図４（Ｂ）の容量素子１６
４では、ソース電極またはドレイン電極１４２ｂが、第２の酸化物半導体層１４４ｂと接
する面に金属酸化物層１４９ｂを有する点にある。さらに、図４（Ｂ）の容量素子１６４
では、第１の電極１４８ｂが、第２の酸化物半導体層１４４ｂと接する面に金属酸化物層
１４１ｂを有する点にある。さらに図４（Ｂ）のトランジスタ１６０では、ドレイン電極
またはソース電極１４２ａが第１の酸化物半導体層１４４ａと接する面に金属酸化物層１
４９ａを有していてもよい。
第２の酸化物半導体層１４４ｂとソース電極またはドレイン電極１４２ｂが接する場合、
ソース電極またはドレイン電極１４２ｂにより第２の酸化物半導体層１４４ｂから酸素が
奪われる可能性がある。第２の酸化物半導体層１４４ｂは酸素が奪われると、酸素欠損が
増大する。酸素欠損が増大した第２の酸化物半導体層１４４ｂは導電性が高くなり、容量
素子の誘電体として機能しなくなる恐れがある。
そこで、第２の酸化物半導体層１４４ｂと接する金属酸化物層１４９ｂを有するソース電
極またはドレイン電極１４２ｂとすることが好ましい。金属酸化物層１４９ｂにより、第
２の酸化物半導体層１４４ｂから酸素が奪われることを防ぐことができる。また、第１の
酸化物半導体層１４４ａと接する金属酸化物層１４９ａを有するドレイン電極またはソー
ス電極１４２ａとしてもよい。金属酸化物層１４９ｂおよび金属酸化物層１４９ａを形成
することで、第２の酸化物半導体層１４４ｂへ酸素を供給し、第２の酸化物半導体層１４
４ｂの酸素欠損をより低減することができる。
また、第２の酸化物半導体層１４４ｂと第１の電極１４８ｂが接する場合、第１の電極１
４８ｂにより第２の酸化物半導体層１４４ｂから酸素が奪われる可能性がある。第２の酸
化物半導体層１４４ｂは酸素が奪われると、酸素欠損が増大する。酸素欠損が増大した第
２の酸化物半導体層１４４ｂは導電性が高くなり、容量素子の誘電体として機能しなくな
る恐れがある。
そこで、第２の酸化物半導体層１４４ｂと接する金属酸化物層１４１ｂを有する第１の電
極１４８ｂとすることが好ましい。金属酸化物層１４１ｂにより、第２の酸化物半導体層
１４４ｂからソース電極またはドレイン電極１４２ｂに酸素が奪われることを防ぐことが
できる。また、金属酸化物層１４１ｂと同時に、ゲート絶縁層１４６とゲート電極１４８
ａとの間に、金属酸化物層１４１ａを形成してもよい。
なお、第２の酸化物半導体層１４４ｂから酸素が奪われるか否かは、後の工程の条件等に
よって左右されうる。第２の酸化物半導体層１４４ｂから酸素が奪われない場合は、金属
酸化物層１４９ｂおよび金属酸化物層１４１ｂを形成しなくてもよい。
〈半導体装置の作製方法〉
次に、図４（Ａ）に示すトランジスタ１６０の作製方法について、図５乃至図６を参照し
て説明する。
まず、絶縁層１４０の上に導電層１４２を形成する（図５（Ａ）参照）。
導電層１４２の材料および構成は、実施の形態１の記載を参酌することができる。
次に、導電層１４２を加工して、ソース電極またはドレイン電極１４２ｂおよびドレイン
電極またはソース電極１４２ａを形成する（図５（Ｂ）参照）。
次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ソース電極またはドレ
イン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと電気的に接続されるよ
うに第１の酸化物半導体層１４４ａを形成する。同時に、当該酸化物半導体層を加工して
、ソース電極またはドレイン電極１４２ｂに接して、第２の酸化物半導体層１４４ｂを形
成する（図５（Ｃ）参照）。このとき、第１の熱処理を行うことが好ましい。酸化物半導
体層の材料および構成、第１の熱処理については、実施の形態１の記載を参酌することが
できる。
次に、第１の酸化物半導体層１４４ａ上に絶縁層を形成し、当該絶縁層を加工して、ゲー
ト絶縁層１４６を形成する（図５（Ｄ）参照）。ゲート絶縁層１４６の材料および構成は
、実施の形態１の記載を参酌することができる。
絶縁層の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うの
が望ましい。熱処理は第１の熱処理と同様の方法で行えばよい。絶縁層が酸素を含む場合
、第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層１４４ｂに酸素を供給し、
該第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層１４４ｂの酸素欠損を補填
して、ｉ型（真性半導体）または実質的にｉ型の酸化物半導体層を形成することができる
。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層を、その水素原子を含む物質が極力含まれないように高純度化することができる
。
なお、本実施の形態では、絶縁層の形成後に第２の熱処理を行っているが、第２の熱処理
のタイミングはこれに限定されない。例えば、絶縁層を加工し、ゲート絶縁層１４６を形
成した後に行ってもよい。また、第１の熱処理に続けて第２の熱処理を行ってもよいし、
第１の熱処理に第２の熱処理を兼ねさせてもよいし、第２の熱処理に第１の熱処理を兼ね
させてもよい。
また、第２の酸化物半導体層１４４ｂに酸素ドープを行ってもよい。第２の酸化物半導体
層１４４ｂに酸素ドープを行うことにより、第２の酸化物半導体層１４４ｂをよりｉ型に
近づけることができる。酸素ドープの方法については、実施の形態１のゲート絶縁層につ
いての記載を参酌することができる。
次に、導電層１４８を形成する（図６（Ａ）参照）。導電層１４８の材料および構成は、
実施の形態１の記載を参酌することができる。
次に、導電層１４８を加工して、ゲート絶縁層１４６上に第１の酸化物半導体層１４４ａ
と重なるように、ゲート電極１４８ａを形成する。同時に、第２の酸化物半導体層１４４
ｂ上に接して、第１の電極１４８ｂを形成する（図６（Ｂ）参照）。
次に、第１の電極１４８ｂ、第２の酸化物半導体層１４４ｂ、ゲート絶縁層１４６、ゲー
ト電極１４８ａを覆うように絶縁層１５０を形成する。絶縁層１５０の材料および構成は
、実施の形態１の記載を参酌することができる（図６（Ｃ）参照）。
以上により、酸化物半導体層を用いたトランジスタ１６０および容量素子１６４が完成す
る（図６（Ｃ）参照）。
次に、図４（Ｂ）に示すトランジスタ１６０の作製方法について説明する。
まず、絶縁層１４０の上に導電層１４２を形成し、導電層１４２上に金属酸化物層を形成
する。導電層１４２および金属酸化物層の材料および構成は、実施の形態１の記載を参酌
することができる。
次に、導電層１４２および金属酸化物層を加工して、ソース電極またはドレイン電極１４
２ｂ、金属酸化物層１４９ｂ、ドレイン電極またはソース電極１４２ａおよび金属酸化物
層１４９ａを形成する。
次に、酸化物半導体層を形成し、当該酸化物半導体層を加工して、ソース電極またはドレ
イン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと電気的に接続されるよ
うに、第１の酸化物半導体層１４４ａを形成する。同時に、当該酸化物半導体層を加工し
て、金属酸化物層１４９ｂに接して、第２の酸化物半導体層１４４ｂを形成する。酸化物
半導体層の材料および構成は、実施の形態１の記載を参酌することができる。
次に、第１の酸化物半導体層１４４ａ上に絶縁層を形成し、当該絶縁層を加工して、ゲー
ト絶縁層１４６を形成する。ゲート絶縁層１４６の材料および構成は、実施の形態１およ
び図４（Ａ）についての記載を参酌することができる。
次に、第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層１４４ｂと、導電層１
４８とが接触する前に、第１の酸化物半導体層１４４ａおよび第２の酸化物半導体層１４
４ｂと導電層１４８との間に、金属酸化物層を形成する。金属酸化物層の材料および構成
は、実施の形態１の記載を参酌することができる。
次に、導電層１４８を形成する。導電層１４８の材料および構成は、実施の形態１の記載
を参酌することができる。
次に、金属酸化物層および導電層１４８を加工して、ゲート絶縁層１４６上に第１の酸化
物半導体層１４４ａと重なるように、金属酸化物層１４１ａおよびゲート電極１４８ａを
形成する。同時に、第２の酸化物半導体層１４４ｂに接して、金属酸化物層１４１ｂおよ
び第１の電極１４８ｂを形成する。
次に、第１の電極１４８ｂ、第２の酸化物半導体層１４４ｂ、ゲート絶縁層１４６、ゲー
ト電極１４８ａを覆うように絶縁層１５０を形成する。絶縁層１５０の材料および構成は
、実施の形態１の記載を参酌することができる。
以上により、酸化物半導体層を用いたトランジスタ１６０および容量素子１６４が完成す
る。
〈半導体装置の断面構成〉
図７および図８は、半導体装置の構成の例である。図７（Ａ）、図７（Ｂ）、および図８
（Ａ）〜図８（Ｃ）に、半導体装置の断面を示す。図７（Ａ）、図７（Ｂ）、および図８
（Ａ）〜図８（Ｃ）に示す半導体装置は、チャネル形成領域に酸化物半導体を用いたトラ
ンジスタ１６０またはトランジスタ１６２と、誘電体に酸化物半導体を用いた容量素子１
６４を有する。
図７（Ａ）におけるトランジスタ１６０は、絶縁層１４０上に設けられたゲート電極１４
８ａと、ゲート電極１４８ａを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上のソー
ス電極またはドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと、ソ
ース電極またはドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａ上で
ソース電極またはドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと
電気的に接続され、ゲート絶縁層１４６上でゲート電極１４８ａと重なる第１の酸化物半
導体層１４４ａと、を有する。なお、トランジスタ１６０は、ゲート絶縁層１４６上に、
ソース電極またはドレイン電極１４２ｂおよびドレイン電極またはソース電極１４２ａと
接する金属酸化物層を有する構成とすることもできる。
図７（Ａ）における容量素子１６４は、第１の電極１４８ｂと、第１の電極１４８ｂに接
する第２の酸化物半導体層１４４ｂと、第２の酸化物半導体層１４４ｂに接するソース電
極またはドレイン電極１４２ｂと、を有する。ここでソース電極またはドレイン電極１４
２ｂは容量素子１６４の第２の電極として機能する。
すなわち、下記のように言うこともできる。容量素子１６４は、第１の電極１４８ｂと、
第２の酸化物半導体層１４４ｂと、第２の電極と、を有する。該第２の電極は、ソース電
極またはドレイン電極１４２ｂと同一の導電層からなる。
なお、容量素子１６４は、第１の電極１４８ｂの、第１の電極１４８ｂと第２の酸化物半
導体層１４４ｂが接する面に、金属酸化物層を有する構成とすることもできる。また、容
量素子１６４は、第２の酸化物半導体層１４４ｂ上に金属酸化物層を有する構成とするこ
ともできる。
また、トランジスタ１６０および容量素子１６４の上には、絶縁層１５０が設けられてい
る。
図７（Ｂ）に示すトランジスタ１６２および容量素子１６４は、図７（Ａ）に示すトラン
ジスタ１６０および容量素子１６４の変形例である。
図７（Ａ）に示す構成と、図７（Ｂ）に示す構成との相違は、図７（Ｂ）のトランジスタ
１６２は絶縁層１５０上に電極１５２を含む点にある。トランジスタ１６２は、チャネル
形成領域を有する第１の酸化物半導体層１４４ａの上下に、絶縁層を介して２つのゲート
電極層が配置された、デュアルゲート型トランジスタである。具体的には、トランジスタ
１６２は、ゲート電極１４８ａと、ゲート電極１４８ａ上のゲート絶縁層１４６と、ゲー
ト絶縁層１４６上のソース電極またはドレイン電極１４２ｂおよびドレイン電極またはソ
ース電極１４２ａと、ソース電極またはドレイン電極１４２ｂおよびドレイン電極または
ソース電極１４２ａ上でソース電極またはドレイン電極１４２ｂおよびドレイン電極また
はソース電極１４２ａと電気的に接続される第１の酸化物半導体層１４４ａと、ソース電
極またはドレイン電極１４２ｂ、ドレイン電極またはソース電極１４２ａおよび第１の酸
化物半導体層上の絶縁層１５０と、絶縁層１５０上で第１の酸化物半導体層１４４ａと重
なる電極１５２と、を有する。
図７（Ｂ）において、ゲート電極１４８ａと、電極１５２は共にゲート電極として機能す
る。電極１５２の電位は、ゲート電極１４８ａと同じでもよいし、異なっていてもよく、
ＧＮＤ、０Ｖ、あるいはフローティング状態であってもよい。ゲート電極１４８ａおよび
電極１５２によって、第１の酸化物半導体層１４４ａにかかる電界を制御することで、ト
ランジスタ１６２のしきい値電圧を制御することができる。
図８（Ａ）に示すトランジスタ１６０および容量素子１６４は、図７（Ａ）に示すトラン
ジスタ１６０および容量素子１６４の変形例である。
図７（Ａ）に示す構成と、図８（Ａ）に示す構成との相違は、容量素子１６４の容量素子
電極の形成方法である。図７（Ａ）では、第１の電極１４８ｂの上にソース電極またはド
レイン電極１４２ｂが設けられるのに対して、図８（Ａ）ではソース電極またはドレイン
電極１４２ｂの上に電極１４７ｂが設けられる。
図８（Ｂ）に示すトランジスタ１６０および容量素子１６４は、図７（Ｂ）に示すトラン
ジスタ１６２および容量素子１６４の変形例である。
図７（Ｂ）に示す構成と、図８（Ｂ）に示す構成との相違は、容量素子１６４の容量素子
電極の形成方法である。図７（Ｂ）では、第１の電極１４８ｂの上にソース電極またはド
レイン電極１４２ｂが設けられるのに対して、図８（Ｂ）ではソース電極またはドレイン
電極１４２ｂの上に第１の電極１４８ｂが設けられる。
なお、トランジスタ１６２は、ゲート絶縁層１４６上に、ソース電極またはドレイン電極
１４２ｂ、ドレイン電極またはソース電極１４２ａおよび電極１５２に接する金属酸化物
層を有する構成とすることもできる。
図８（Ｃ）におけるトランジスタ１６０は、絶縁層１４０上に設けられた第１の酸化物半
導体層１４４ａと、第１の酸化物半導体層１４４ａ上で第１の酸化物半導体層１４４ａと
電気的に接続されたソース電極またはドレイン電極１４２ｂおよびドレイン電極またはソ
ース電極１４２ａと、第１の酸化物半導体層１４４ａ、ソース電極またはドレイン電極１
４２ｂおよびドレイン電極またはソース電極１４２ａ上のゲート絶縁層１４６と、ゲート
絶縁層１４６上で、第１の酸化物半導体層１４４ａと重なるゲート電極１４８ａと、を有
する。なお、トランジスタ１６０は、第１の酸化物半導体層１４４ａ上に、ソース電極ま
たはドレイン電極１４２ｂと接する金属酸化物層１４１ｂと、ドレイン電極またはソース
電極１４２ａと接する金属酸化物層１４１ａを有する構成とすることもできる。
図８（Ｃ）における容量素子１６４は、電極１４７ｂと、第２の酸化物半導体層１４４ｂ
と、ソース電極またはドレイン電極１４２ｂと、を有する。なお、容量素子１６４は、電
極１４７ｂの、電極１４７ｂと第２の酸化物半導体層１４４ｂが接する面に、金属酸化物
層を有する構成とすることもできる。また、容量素子１６４は、第２の酸化物半導体層１
４４ｂ上に金属酸化物層を有する構成とすることもできる。
図８（Ｄ）におけるトランジスタ１６０および容量素子１６４は、図８（Ｃ）に示すトラ
ンジスタ１６０および容量素子１６４の変形例である。
図８（Ｃ）に示す構成と、図８（Ｄ）に示す構成との相違は、図８（Ｄ）におけるトラン
ジスタ１６０は、第１の酸化物半導体層１４４ａに、不純物領域１４４ｃおよび不純物領
域１４４ｄを有する点である。
不純物領域１４４ｃおよび不純物領域１４４ｄは、ソース電極またはドレイン電極１４２
ｂ、ドレイン電極またはソース電極１４２ａおよびゲート電極１４８ａをマスクとして、
ゲート絶縁層１４６を介して不純物の注入を行うことで、自己整合的に形成することがで
きる。
不純物としては、Ｖ族（第１５族）元素である窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、
アンチモン（Ｓｂ）などを用いることができる。本実施の形態においては、窒素を注入す
る例について示す。
不純物の注入方法としては、イオン注入法またはイオンドーピング法などを用いることが
できる。イオン注入法は、ソースガスをプラズマ化し、このプラズマに含まれるイオン種
を引き出し、質量分離して、所定の質量を有するイオン種を加速して、イオンビームとし
て、被処理物に注入する方法である。また、イオンドーピング法は、ソースガスをプラズ
マ化し、所定の電界の作用によりプラズマからイオン種を引き出し、引き出したイオン種
を質量分離せずに加速して、イオンビームとして被処理物に注入する方法である。質量分
離を伴うイオン注入法を用いて窒素の注入を行うことで、所望の不純物（ここでは窒素）
以外の元素（例えば、金属元素等の）が第１の酸化物半導体層１４４ａに添加されてしま
うのを防ぐことができる。また、イオンドーピング法はイオン注入法に比べてイオンビー
ムの照射される面積を大きくすることができるので、イオンドーピング法を用いて不純物
の添加を行うことで、タクトタイムを短縮することができる。
不純物領域１４４ｃおよび不純物領域１４４ｄの窒素濃度は５×１０１９ａｔｏｍｓ／ｃ
ｍ３以上であると好適である。なお、不純物領域１４４ｃおよび不純物領域１４４ｄの窒
素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ
Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、上記、不純物領域１４４ｃ、および不純物領域１４４ｄの窒素濃度が、１×１０２
０ａｔｏｍｓ／ｃｍ３以上７ａｔｏｍｉｃ％未満であると、不純物領域１４４ｃ、および
不純物領域１４４ｄ形成後に加熱処理を行うことで、結晶構造がウルツ鉱型構造になるこ
とがある。加熱処理の温度は、３００℃以上６００℃以下、好ましくは３５０℃以上５０
０℃以下であるとよい。
また、本実施の形態に示したように、ゲート絶縁層１４６を介して、不純物注入処理を行
うことで、第１の酸化物半導体層１４４ａへの過剰なダメージを軽減することができる。
なお、本実施の形態においては、ゲート絶縁層１４６を介して不純物を導入する方法につ
いて例示したが、これに限定されない。例えば、後に形成される絶縁層を介して不純物注
入処理を行ってもよい。
このように、第１の酸化物半導体層１４４ａにおいて、チャネル形成領域を挟むように不
純物領域を設けることにより、不純物領域は、チャネル形成領域に比べてエネルギーギャ
ップが小さく、キャリアを流しやすい。したがって、このような構成のトランジスタとす
ることで、情報の書き込みを高速で行うことができる。
また、チャネル形成領域を挟むように不純物領域を設けることにより、ドレイン電極端へ
の電界集中を緩和する構造となる。
また、不純物領域１４４ｃおよび不純物領域１４４ｄは、不純物を注入することで第１の
酸化物半導体層１４４ａの抵抗が低くなるため、低抵抗領域（ｎ型領域とも呼ぶ）と呼ぶ
こともできる。
なお、図８（Ｄ）では、酸化物半導体に低抵抗領域（不純物領域１４４ｃ、および不純物
領域１４４ｄ）を形成する方法について例示したが、酸化物半導体を用いたトランジスタ
において、ソース領域またはドレイン領域として機能する不純物領域をセルフアラインプ
ロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプ
ラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させ
る方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌ
ｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉ
ｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉ
ｃａｔｉｏｎ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐ．５０４， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレ
イン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。
よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッ
チングされ、ソース領域またはドレイン領域となるべき部分の厚さが小さくなってしまう
。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチング
によるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要
がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が
十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが
、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネ
ル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下
であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体
層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増
加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本実施の形態のように、酸化物半導体層への不純物の注入を、酸化物半導体層を
露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチン
グを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。従って、トラン
ジスタの特性及び信頼性を高めることができる。
なお、本実施の形態で示した構成は、他の実施の形態で示す構成と適宜組み合わせて用い
ることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２の半導体装置を用いて構成するメモ
リセル１７０の例を、図９を用いて示す。
〈メモリセルの構成〉
図９（Ａ）にメモリセル１７０の断面図を、図９（Ｂ）にメモリセル１７０の上面図を、
図９（Ｃ）にメモリセル１７０の回路図を示す。
図９（Ａ）および図９（Ｂ）には、図１（Ａ）に相当する半導体装置を示すが、本発明の
一態様はこれに限られるものではない。図１、図３および図４に示す半導体装置のどれを
適用してもよいし、同様の機能を有するこれら以外の半導体装置の構成を適用してもよい
。
図９（Ａ）、（Ｂ）および（Ｃ）に示すメモリセル１７０は、トランジスタ１６０および
容量素子１６４を有する。
図９（Ａ）に示すメモリセル１７０において、トランジスタ１６０のドレイン電極または
ソース電極１４２ａは、絶縁層１５０および絶縁層１５４に開けられた開口を通して、配
線１５６と電気的に接続されている。なお、図９（Ａ）では絶縁層１５０および絶縁層１
５４が積層される構成となっているが、これに限られない。絶縁層を３層以上を積層して
もよいし、１層のみでもよい。
図９（Ｃ）に示すメモリセル１７０において、第１の配線（ビット線ＢＬとも呼ぶ）とト
ランジスタ１６０のソース電極またはドレイン電極の一方とは、電気的に接続され、第２
の配線（ワード線ＷＬとも呼ぶ）と、トランジスタ１６０のゲート電極とは、電気的に接
続されている。そして、トランジスタ１６０のソース電極またはドレイン電極の他方と、
容量素子１６４の電極の一方とは、電気的に接続され、第３の配線（容量線ＣＬとも呼ぶ
）と、容量素子１６４の電極の他方とは、電気的に接続されている。
ここで、トランジスタ１６０には、実施の形態１および２に記載の酸化物半導体を用いた
トランジスタが適用される。実施の形態１および２に記載の酸化物半導体を用いたトラン
ジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１
６０をオフ状態とすることで、容量素子１６４に与えられた電位を、極めて長時間にわた
って保持することが可能である。なお、酸化物半導体を用いたトランジスタ１６０は、チ
ャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下としているため、消費電力が小さく、動
作速度もきわめて大きいという特徴を有する。
また、容量素子１６４には、実施の形態１および２に記載の酸化物半導体を誘電体に用い
た容量素子が適用される。酸化物半導体は誘電率が高いため、容量素子１６４の誘電体と
して用いることで、容量素子１６４の単位面積あたりの容量を大きくすることができる。
図９（Ｃ）に示す半導体装置では、容量素子１６４に与えられた電位が保持可能という特
徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配
線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ１６０
がオン状態となる電位にして、トランジスタ１６０をオン状態とする。これにより、第１
の配線の電位が、容量素子１６４の電極の一方に与えられる。すなわち、容量素子１６４
には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジス
タ１６０がオフ状態となる電位にして、トランジスタ１６０をオフ状態とすることにより
、容量素子１６４に与えられた電荷が保持される（保持）。トランジスタ１６０は上述の
とおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第２の配線の電位を、トランジスタ１６０がオン状態となる電位にすると、容量素
子１６４に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、
第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、情報が読み出された場合、容量素子１６４の電荷は失われるため、再度の書き込み
を行う点に留意が必要である。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ１６０がオン状態と
なる電位にして、トランジスタ１６０をオン状態とする。これにより、第１の配線の電位
（新たな情報に係る電位）が、容量素子１６４の電極の一方に与えられる。その後、第２
の配線の電位を、トランジスタ１６０がオフ状態となる電位にして、トランジスタ１６０
をオフ状態とすることにより、容量素子１６４は、新たな情報に係る電荷が与えられた状
態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ
）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリ
アとするｐ型トランジスタを用いることができるのはいうまでもない。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３の半導体装置を用いて構成する半導体
装置の構成について、図１０乃至図１２を参照して説明する。
〈半導体装置の構成〉
図１０（Ａ）に、半導体装置の構成の一例を示す概念図を示す。本発明の一態様に係る半
導体装置は、上部に記憶回路を有し、下部に記憶回路を駆動させるために高速動作が必要
な駆動回路や制御回路などの周辺回路を有する、積層構造の半導体装置である。なお、駆
動回路や制御回路は、論理回路であってもよいし、アナログ回路を有していても構わない
。また、演算回路を有していてもよい。
図１０（Ａ）に示す半導体装置は、上部に記憶回路として複数のメモリセルを有するメモ
リセルアレイ２０１を有し、下部に、第１の駆動回路２１１、第２の駆動回路２１２、第
３の駆動回路２１３、第４の駆動回路２１４、第５の駆動回路２１５、コントローラ２１
８、アドレスバッファ２２１、Ｉ／Ｏバッファ２２０、などのメモリセルアレイ２０１を
動作させるために必要な周辺回路２１０を有する。第１の駆動回路２１１は、コラムデコ
ーダ２１７ａ及びセンスアンプ群２１６ａを有し、第２の駆動回路２１２は、コラムデコ
ーダ２１７ｂ及びセンスアンプ群２１６ｂを有する。
図１０（Ａ）に示す周辺回路２１０が設けられる基板としては、例えば、シリコンやゲル
マニウム、シリコンゲルマニウム、炭化シリコンなどの第１４元素でなる半導体基板、ま
た、ガリウムヒ素やインジウムリン等の化合物半導体基板、ＳＯＩ基板などを適用するこ
とができる。なお、一般に「ＳＯＩ基板」とは、絶縁表面上にシリコン層が設けられた構
成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半
導体層が設けられた構成の基板も含むものとする。また、ＳＯＩ基板には、ガラス基板な
どの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする
。上述の基板を用いて、周辺回路２１０を形成することにより、周辺回路２１０を高速動
作させることができるため、好ましい。
〈半導体装置の断面構成〉
図１０（Ｂ）は、半導体装置の断面図である。図１０に示す半導体装置は上部にメモリセ
ルアレイ２０１を有し、下部に周辺回路２１０を有する。上部のメモリセルアレイ２０１
では、酸化物半導体を用いたトランジスタ１６０を有し、下部の周辺回路２１０では、酸
化物半導体以外の半導体材料を用いたトランジスタ１５９を有する。なお、半導体装置の
上部に設けられるメモリセル１７０の詳細については、実施の形態１乃至実施の形態３の
記載を参酌することができる。
トランジスタ１５９、トランジスタ１６０には、ｎチャネル型トランジスタ、ｐチャネル
型トランジスタのいずれも用いることができる。ここでは、トランジスタ１５９、トラン
ジスタ１６０は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一
態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を
十分に低減することが可能な半導体材料をトランジスタ１６０および容量素子１６４に用
いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の
具体的な構成をここで示すものに限定する必要はない。
トランジスタ１５９は、半導体材料（例えば、シリコンなど）を含む基板１００に設けら
れたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物
領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１
１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電
極１１０と、金属化合物領域１２４と電気的に接続するソース電極またはドレイン電極１
３０ｂ、ドレイン電極またはソース電極１３０ａと、を有する。また、トランジスタ１６
０を覆うように、絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０
ｂ、ドレイン電極またはソース電極１３０ａは、絶縁層１２８に形成された開口を通じて
、金属化合物領域１２４と電気的に接続されている。また、絶縁層１２８上には、ソース
電極またはドレイン電極１３０ｂに接して電極１３６ａが形成され、ドレイン電極または
ソース電極１３０ａに接して電極１３６ｂが形成されている。
また、基板１００上にはトランジスタ１５９を囲むように素子分離絶縁層１０６が設けら
れている。なお、高集積化を実現するためには、図１０（Ｂ）に示すようにトランジスタ
１５９がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジ
スタ１５９の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層
を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域
を含めて不純物領域１２０を設けてもよい。
図１０（Ｂ）のトランジスタ１６０には、実施の形態１乃至実施の形態３で示したトラン
ジスタ１６０またはトランジスタ１６２を適用することができる。
容量素子１６４には、実施の形態１乃至実施の形態３で示した容量素子１６４を適用する
ことができる。
トランジスタ１６０および容量素子１６４の上には絶縁層１５０および絶縁層１５４が設
けられている。そしてトランジスタ１６０のドレイン電極またはソース電極１４２ａと配
線１５６は、絶縁層１５０、絶縁層１５４などに形成された開口を通して電気的に接続さ
れている。配線１５６は、メモリセルの一と他のメモリセルとを電気的に接続する配線で
ある。また、配線１５６は、ドレイン電極またはソース電極１４２ａと、電極１２６と、
を介して電極１３０ｃと電気的に接続されている。これにより、下層の周辺回路２１０と
、上層のメモリセルアレイ２０１とを電気的に接続することができる。
図１０（Ｂ）に示す半導体装置において、上部のメモリセルアレイ２０１と下部の周辺回
路２１０との間に絶縁層１４０が設けられている。
トランジスタ１５９では、酸化物半導体以外の半導体材料が用いられている。酸化物半導
体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いること
が好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた
トランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を
用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）
を好適に実現することが可能である。
一方で、トランジスタ１６０では、酸化物半導体材料が用いられている。本明細書等に開
示される酸化物半導体材料を用いたトランジスタは、極めて小さいオフ電流を実現できる
。この特性により、メモリセル１７０において、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を低減することができる。ま
た、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても
、長期にわたって記憶内容を保持することが可能である。
また、容量素子１６４には、上述の酸化物半導体を誘電体に用いた容量素子が適用される
。酸化物半導体は誘電率が高いため、容量素子１６４の誘電体として用いることで、容量
素子１６４の単位面積あたりの容量を大きくすることができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（酸化物半導体を用いたトラ
ンジスタよりも高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、酸
化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ
）および酸化物半導体を用いた容量素子を有する記憶回路とを一体に備えることで、これ
までにない特徴を有する半導体装置を実現することができる。
なお、図１０においては、周辺回路２１０上に、１層のメモリセルアレイ２０１を積層さ
せる例について示したが、本発明の一態様はこれに限定されない。図１１および図１２に
示すように、２層以上、メモリセルアレイを積層してもよい。
図１１及び図１２は、記憶装置の断面図である。図１１及び図１２に示す記憶装置は上部
に、多層に形成された複数のメモリセルを有し、下部に周辺回路３０４を有する。複数の
メモリセルのうち、メモリセル３７０ａと、メモリセル３７０ｂを代表で示す。
なお、メモリセル３７０ａに含まれるトランジスタ３７１ａおよび容量素子３７２ａを代
表で示す。メモリセル３７０ｂに含まれるトランジスタ３７１ｂおよび容量素子３７２ｂ
を代表で示す。トランジスタ３７１ａ及びトランジスタ３７１ｂは、酸化物半導体層にチ
ャネルが形成されるトランジスタである。酸化物半導体層にチャネルが形成されるトラン
ジスタの構成については、その他の実施の形態において説明した構成と同様であるため、
説明は省略する。容量素子３７２ａおよび容量素子３７２ｂは、誘電体として酸化物半導
体を用いている容量素子である。誘電体として酸化物半導体を用いている容量素子につい
ては、その他の実施の形態において説明した構成と同様であるため、説明は省略する。
トランジスタ３７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５１ａ
は、電極３５２ａによって、電極３０３ａと電気的に接続されている。トランジスタ３７
１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５１ｃは、電極３５２ｃ
によって、電極３０３ｃと電気的に接続されている。
また、周辺回路３０４は、酸化物半導体以外の半導体材料をチャネル形成領域として用い
たトランジスタ３０１を有する。トランジスタ３０１は、半導体材料（例えば、シリコン
など）を含む基板３００に素子分離絶縁層３０６を設け、素子分離絶縁層３０６に囲まれ
た領域にチャネルとなる領域を形成することによって得られるトランジスタとすることが
できる。なお、トランジスタ３０１は、絶縁表面上に形成されたシリコン層等の半導体層
や、ＳＯＩ基板のシリコン層にチャネルが形成されるトランジスタであってもよい。トラ
ンジスタ３０１の構成については、公知の構成を用いることが可能であるため、説明は省
略する。
トランジスタ３７１ａが形成された層と、トランジスタ３０１が形成された層との間には
、配線３１０ａ及び配線３１０ｂが形成されている。配線３１０ａとトランジスタ３０１
が形成された層との間には、絶縁層３４０ａが設けられ、配線３１０ａと配線３１０ｂと
の間には、絶縁層３４１ａが設けられ、配線３１０ｂとトランジスタ３７１ａが形成され
た層との間には、絶縁層３４２ａが設けられている。
同様に、トランジスタ３７１ｂが形成された層と、トランジスタ３７１ａが形成された層
との間には、配線３１０ｃ及び配線３１０ｄが形成されている。配線３１０ｃとトランジ
スタ３７１ａが形成された層との間には、絶縁層３４０ｂが設けられ、配線３１０ｃと配
線３１０ｄとの間には、絶縁層３４１ｂが設けられ、配線３１０ｄとトランジスタ３７１
ｂが形成された層との間には、絶縁層３４２ｂが設けられている。
絶縁層３４０ａ、絶縁層３４１ａ、絶縁層３４２ａ、絶縁層３４０ｂ、絶縁層３４１ｂ、
絶縁層３４２ｂは、層間絶縁層として機能し、その表面は平坦化された構成とすることが
できる。
配線３１０ａ、配線３１０ｂ、配線３１０ｃ、配線３１０ｄによって、メモリセル間の電
気的接続や、周辺回路３０４とメモリセルとの電気的接続等を行うことができる。
周辺回路３０４に含まれる電極３０３は、上部に設けられた回路と電気的に接続すること
ができる。
例えば、図１１に示すように、電極３５５によって電極３０３は配線３１０ａと電気的に
接続することができる。配線３１０ａは、電極３５３ａによって電極３５１ｂと電気的に
接続することができる。電極３５１ｂは、トランジスタ３７１ａと同じ層に形成され、図
示しないがトランジスタ３７１ａまたは容量素子３７２ａと電気的に接続することができ
る。また、電極３５１ｂは、電極３５２ｂによって、配線３５３ｂと電気的に接続するこ
とができる。配線３５３ｂは、電極３０３ｂによって配線３１０ｃと電気的に接続するこ
とができる。
図１１では、電極３０３とトランジスタ３７１ａとの電気的接続は、配線３１０ａを介し
て行われる例を示したがこれに限定されない。電極３０３とトランジスタ３７１ａとの電
気的接続は、配線３１０ｂを介して行われてもよいし、配線３１０ａと配線３１０ｂの両
方を介して行われてもよい。また、図１２に示すように、電極３０３とトランジスタ３７
１ａとの電気的接続は、配線３１０ａも配線３１０ｂも介さず行われてもよい。図１２で
は、電極３０３は、電極３５３によって、配線３５３ｂと電気的に接続されている。配線
３５３ｂは、トランジスタ３７１ａのソースまたはドレインと電気的に接続される。こう
して、電極３０３とトランジスタ３７１ａとの電気的接続をとることができる。
なお、図１１及び図１２では、２つのメモリセル（メモリセル３７０ａと、メモリセル３
７０ｂ）が積層された構成を例として示したが、積層するメモリセルの数はこれに限定さ
れない。
また、図１１及び図１２では、トランジスタ３７１ａが形成された層と、トランジスタ３
０１が形成された層との間には、配線３１０ａが形成された配線層と、配線３１０ｂが形
成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。ト
ランジスタ３７１ａが形成された層と、トランジスタ３０１が形成された層との間に、１
つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図１１及び図１２では、トランジスタ３７１ｂが形成された層と、トランジスタ３
７１ａが形成された層との間には、配線３１０ｃが形成された配線層と、配線３１０ｄが
形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。
トランジスタ３７１ｂが形成された層と、トランジスタ３７１ａが形成された層との間に
、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
（実施の形態５）
本実施の形態では、先の実施の形態で説明した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図１３乃至図１６を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある
。
通常のＳＲＡＭは図１３（Ａ）に示すように１つのメモリセルがトランジスタ４０１〜４
０６の６個のトランジスタで構成されており、それをＸデコーダー４０７、Ｙデコーダー
４０８にて駆動している。トランジスタ４０３とトランジスタ４０５、トランジスタ４０
４とトランジスタ４０６はインバータを構成し、高速駆動を可能としている。しかし１つ
のメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００
〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高
いという課題がある。
それに対して、ＤＲＡＭはメモリセルが図１３（Ｂ）に示すようにトランジスタ４１１、
容量素子４１２によって構成され、それをＸデコーダー４１３、Ｙデコーダー４１４にて
駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。
ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッ
シュが必要であり、書き換えをおこなわない場合でも消費電力が発生するという課題があ
る。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、面積が小さく、且つ消費電力の低
減されたメモリセルとすることができる。
次に、図１４は携帯機器のブロック図である。図１４に示す携帯機器はＲＦ回路５０１、
アナログベースバンド回路５０２、デジタルベースバンド回路５０３、バッテリー５０４
、電源回路５０５、アプリケーションプロセッサ５０６、フラッシュメモリ５１０、ディ
スプレイコントローラ５１１、メモリ回路５１２、ディスプレイ５１３、タッチセンサ５
１９、音声回路５１７、キーボード５１８などより構成されている。ディスプレイ５１３
は表示部５１４、ソースドライバ５１５、ゲートドライバ５１６によって構成されている
。アプリケーションプロセッサ５０６はＣＰＵ５０７、ＤＳＰ５０８、インターフェイス
５０９（ＩＦ５０９）を有している。一般にメモリ回路はＳＲＡＭまたはＤＲＡＭで構成
されているが、メモリ回路５１２に先の実施の形態で説明した半導体装置を採用すること
によって、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減された携帯機器
とすることができる。
次に、図１５はディスプレイのメモリ回路６００に先の実施の形態で説明した半導体装置
を使用した例である。図１５に示すメモリ回路６００は、メモリ６０２、メモリ６０３、
スイッチ６０４、スイッチ６０５およびメモリコントローラ６０１により構成されている
。メモリ６０２、メモリ６０３には、先の実施の形態で説明した半導体装置が適用される
。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る。この形成された画像データ（入力画像データ１）は、スイッチ６０４を介してメモリ
６０２に記憶される。そしてメモリ６０２に記憶された画像データ（記憶画像データ１）
は、スイッチ６０５、及びディスプレイコントローラ６０６を介してディスプレイ６０７
に送られ、表示される。
入力画像データ１に変更が無い場合、記憶画像データ１は、通常３０〜６０Ｈｚ程度の周
期でメモリ６０２からスイッチ６０５を介して、ディスプレイコントローラ６０６から読
み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データに
変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ２
）を形成する。入力画像データ２はスイッチ６０４を介してメモリ６０３に記憶される。
この間も定期的にメモリ６０２からスイッチ６０５を介して記憶画像データ１は読み出さ
れている。メモリ６０３に新たな画像データ（記憶画像データ２）が記憶し終わると、デ
ィスプレイ６０７の次のフレームより、記憶画像データ２は読み出され、スイッチ６０５
、及びディスプレイコントローラ６０６を介して、ディスプレイ６０７に記憶画像データ
２が送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ
６０２に記憶されるまで継続される。
このようにメモリ６０２、及びメモリ６０３は交互にデータの書き込みと、データの読み
出しを行うことによって、ディスプレイ６０７の表示をおこなう。なお、メモリ６０２、
及びメモリ６０３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用し
てもよい。先の実施の形態で説明した半導体装置をメモリ６０２、及びメモリ６０３に採
用することによって、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減され
たディスプレイとすることができる。
次に、図１６は電子書籍のブロック図である。図１６に示す電子書籍はバッテリー７０１
、電源回路７０２、マイクロプロセッサ７０３、フラッシュメモリ７０４、音声回路７０
５、キーボード７０６、メモリ回路７０７、タッチパネル７０８、ディスプレイ７０９、
ディスプレイコントローラ７１０によって構成される。先の実施の形態で説明した半導体
装置をメモリ回路７０７に使用することができる。メモリ回路７０７は書籍の内容を一時
的に保持する機能を持つ。電子書籍の内容を一時的に保持する機能を使用する例としては
、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでい
るときに、特定の箇所にマーキングをしたい場合がある。このような場合、本実施の形態
の電子書籍はハイライト機能によって、表示の色を変える、アンダーラインを引く、文字
を太くする、文字の書体を変えるなどによって、周囲との違いを示すことができる。すな
わちハイライト機能とは、ユーザーが指定した箇所の情報を記憶し、保持する機能である
。この情報を長期間保存する場合には、情報をフラッシュメモリ７０４にコピーしてもよ
い。このような場合においても、先の実施の形態で説明した半導体装置を採用することに
よって、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減された電子書籍と
することができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョ
ン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体
装置を適用する場合について説明する。
図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体８０１、筐体８０２、
表示部８０３、キーボード８０４などによって構成されている。筐体８０１と筐体８０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、且つ消費電力が低減されたノート型のパーソナル
コンピュータが実現される。
図１７（Ｂ）は、タブレット型端末８１０である。タブレット型端末８１０は、表示部８
１２を有する筐体８１１と、表示部８１４を有する筐体８１３と、操作ボタン８１５と、
外部インターフェイス８１６を有する。また、タブレット型端末８１０を操作するスタイ
ラス８１７などを備えている。筐体８１１と筐体８１３の内部には、電子回路が設けられ
ており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、
情報の書き込みおよび読み出しが高速で、且つ消費電力が低減されたタブレット型端末が
実現される。
図１７（Ｃ）は、電子ペーパーを実装した電子書籍８２０であり、筐体８２１と筐体８２
３の２つの筐体で構成されている。筐体８２１および筐体８２３には、それぞれ表示部８
２５および表示部８２７が設けられている。筐体８２１と筐体８２３は、軸部８３７によ
り接続されており、該軸部８３７を軸として開閉動作を行うことができる。また、筐体８
２１は、電源８３１、操作キー８３３、スピーカー８３５などを備えている。筐体８２１
、筐体８２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が低減された電子書籍
が実現される。
図１７（Ｄ）は、携帯電話機であり、筐体８４０と筐体８４１の２つの筐体で構成されて
いる。さらに、筐体８４０と筐体８４１は、スライドし、図１７（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体８４１は、表示パネル８４２、スピーカー８４３、マイクロフォン８４４、操作
キー８４５、ポインティングデバイス８４６、カメラ用レンズ８４７、外部接続端子８４
８などを備えている。また、筐体８４０は、携帯電話機の充電を行う太陽電池セル８４９
、外部メモリスロット８５０などを備えている。また、アンテナは、筐体８４１に内蔵さ
れている。筐体８４０と筐体８４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力
が低減された携帯電話機が実現される。
図１７（Ｅ）は、デジタルカメラであり、本体８６１、表示部８６７、接眼部８６３、操
作スイッチ８６４、表示部８６５、バッテリー８６６などによって構成されている。本体
８６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、且つ消費電力が低減されたデジタルカメラが実現される
。
図１７（Ｆ）は、テレビジョン装置８７０であり、筐体８７１、表示部８７３、スタンド
８７５などで構成されている。テレビジョン装置８７０の操作は、筐体８７１が備えるス
イッチや、リモコン操作機８８０により行うことができる。筐体８７１およびリモコン操
作機８８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の
書き込みおよび読み出しが高速で、且つ消費電力が低減されたテレビジョン装置が実現さ
れる。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
以下の実施例１および実施例２では、実際に酸化物半導体層を作製し、その比誘電率を測
定した結果について図１８乃至図２０を用いて説明する。
図１８（Ａ）に示すように、ｐ型シリコン基板上に酸化物半導体（図中でＯＳと表記する
）層を１００ｎｍ形成し、そのＣＶ（容量と電圧）を測定した。本実施例では、酸化物半
導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を用いた。具体的にはＩｎ：Ｓｎ：Ｚｎ＝２：
１：３（原子数比）の酸化物ターゲットを用いて酸化物半導体層をスパッタリング法によ
り形成した。得られたＣＶ測定結果から、蓄積容量（Ｃ０）（図１８（Ｂ）参照）を求め
、蓄積容量（Ｃ０）から数式１を用いて比誘電率を計算した。ここで、酸化物半導体の誘
電率をε、真空の誘電率をε０、面積をＳ、比誘電率をｄとする。
Figure 2018195856
図１９にＣＶの測定結果を示す。横軸に印加した電圧、縦軸に容量を示す。サンプル数ｎ
＝７である。計算の結果、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（原子数比）の酸化物ターゲッ
トを用いて形成された酸化物半導体層の比誘電率（ｄ）は、約２０であった。
本実施例では、酸化物半導体としてＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）の酸化物
ターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いて、実施例１と同様に
比誘電率を測定した。
図２０にＣＶの測定結果を示す。サンプル数ｎ＝５である。計算の結果、Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：１（原子数比）の酸化物ターゲットを用いて形成された酸化物半導体層の比
誘電率（ｄ）は、約１５であった。
実施例１および実施例２の結果から、酸化物半導体層の比誘電率は、約４の比誘電率を有
する酸化シリコンと比較して十分に高いことが示された。
１００ 基板
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１２８ 絶縁層
１３０ａ ドレイン電極またはソース電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３６ａ 電極
１３６ｂ 電極
１４０ 絶縁層
１４１ａ 金属酸化物層
１４１ｂ 金属酸化物層
１４２ 導電層
１４２ａ ドレイン電極またはソース電極
１４２ｂ ソース電極またはドレイン電極
１４４ａ 第１の酸化物半導体層
１４４ｂ 第２の酸化物半導体層
１４４ｃ 不純物領域
１４４ｄ 不純物領域
１４６ ゲート絶縁層
１４７ｂ 電極
１４８ 導電層
１４８ａ ゲート電極
１４８ｂ 第１の電極
１４９ａ 金属酸化物層
１４９ｂ 金属酸化物層
１５０ 絶縁層
１５２ 電極
１５４ 絶縁層
１５６ 配線
１５９ トランジスタ
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
２０１ メモリセルアレイ
２１０ 周辺回路
２１１ 駆動回路
２１２ 駆動回路
２１３ 駆動回路
２１４ 駆動回路
２１５ 駆動回路
２１６ａ センスアンプ群
２１６ｂ センスアンプ群
２１７ａ コラムデコーダ
２１７ｂ コラムデコーダ
２１８ コントローラ
２２０ Ｉ／Ｏバッファ
２２１ アドレスバッファ
３００ 基板
３０１ トランジスタ
３０３ 電極
３０３ａ 電極
３０３ｂ 電極
３０３ｃ 電極
３０４ 周辺回路
３０６ 素子分離絶縁層
３１０ａ 配線
３１０ｂ 配線
３１０ｃ 配線
３１０ｄ 配線
３４０ａ 絶縁層
３４０ｂ 絶縁層
３４１ａ 絶縁層
３４１ｂ 絶縁層
３４２ａ 絶縁層
３４２ｂ 絶縁層
３５１ａ 電極
３５１ｂ 電極
３５１ｃ 電極
３５２ａ 電極
３５２ｂ 電極
３５２ｃ 電極
３５３ 電極
３５３ａ 電極
３５３ｂ 配線
３５５ 電極
３７０ａ メモリセル
３７０ｂ メモリセル
３７１ａ トランジスタ
３７１ｂ トランジスタ
３７２ａ 容量素子
３７２ｂ 容量素子
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４０６ トランジスタ
４０７ Ｘデコーダー
４０８ Ｙデコーダー
４１１ トランジスタ
４１２ 容量素子
４１３ Ｘデコーダー
４１４ Ｙデコーダー
５０１ ＲＦ回路
５０２ アナログベースバンド回路
５０３ デジタルベースバンド回路
５０４ バッテリー
５０５ 電源回路
５０６ アプリケーションプロセッサ
５０７ ＣＰＵ
５０８ ＤＳＰ
５０９ インターフェイス
５１０ フラッシュメモリ
５１１ ディスプレイコントローラ
５１２ メモリ回路
５１３ ディスプレイ
５１４ 表示部
５１５ ソースドライバ
５１６ ゲートドライバ
５１７ 音声回路
５１８ キーボード
５１９ タッチセンサ
６００ メモリ回路
６０１ メモリコントローラ
６０２ メモリ
６０３ メモリ
６０４ スイッチ
６０５ スイッチ
６０６ ディスプレイコントローラ
６０７ ディスプレイ
７０１ バッテリー
７０２ 電源回路
７０３ マイクロプロセッサ
７０４ フラッシュメモリ
７０５ 音声回路
７０６ キーボード
７０７ メモリ回路
７０８ タッチパネル
７０９ ディスプレイ
７１０ ディスプレイコントローラ
８０１ 筐体
８０２ 筐体
８０３ 表示部
８０４ キーボード
８１０ タブレット型端末
８１１ 筐体
８１２ 表示部
８１３ 筐体
８１４ 表示部
８１５ 操作ボタン
８１６ 外部インターフェイス
８１７ スタイラス
８２０ 電子書籍
８２１ 筐体
８２３ 筐体
８２５ 表示部
８２７ 表示部
８３１ 電源
８３３ 操作キー
８３５ スピーカー
８３７ 軸部
８４０ 筐体
８４１ 筐体
８４２ 表示パネル
８４３ スピーカー
８４４ マイクロフォン
８４５ 操作キー
８４６ ポインティングデバイス
８４７ カメラ用レンズ
８４８ 外部接続端子
８４９ 太陽電池セル
８５０ 外部メモリスロット
８６１ 本体
８６３ 接眼部
８６４ 操作スイッチ
８６５ 表示部
８６６ バッテリー
８６７ 表示部
８７０ テレビジョン装置
８７１ 筐体
８７３ 表示部
８７５ スタンド
８８０ リモコン操作機

Claims (3)

  1. 基板上のゲート電極と、
    前記ゲート電極上のゲート絶縁層と、
    前記ゲート絶縁層上の酸化物半導体層と、
    前記酸化物半導体層上に接する領域を有するソース電極及びドレイン電極と、
    前記ソース電極及び前記ドレイン電極上の絶縁層と、
    前記絶縁層上の第１の電極と、
    前記基板上の容量素子と、を有し、
    前記酸化物半導体層は、前記ゲート電極と前記第１の電極との間に設けられた領域を有し、
    前記容量素子は、第２の電極と、第３の電極と、前記第２の電極と前記第３の電極との間に設けられた領域を有する誘電体と、を有し、
    前記第２の電極は、前記ゲート電極と同層であり、
    前記第３の電極は、前記ソース電極及び前記ドレイン電極と同層であり、
    前記誘電体は、前記酸化物半導体層と同層であることを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の電極は、前記ゲート電極と電気的に接続されず、かつ、前記ソース電極及び前記ドレイン電極と電気的に接続されないことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記第２の電極は、前記第１の電極と重ならない領域を有することを特徴とする半導体装置。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102026718B1 (ko) 2011-01-14 2019-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치, 반도체 장치, 검출 방법
US9601178B2 (en) 2011-01-26 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
US9082860B2 (en) 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103534950B (zh) * 2011-05-16 2017-07-04 株式会社半导体能源研究所 可编程逻辑装置
US8581625B2 (en) * 2011-05-19 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP5886496B2 (ja) 2011-05-20 2016-03-16 株式会社半導体エネルギー研究所 半導体装置
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
TWI570719B (zh) 2011-05-20 2017-02-11 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
KR102141977B1 (ko) 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
KR102639256B1 (ko) * 2012-12-28 2024-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR102109166B1 (ko) 2013-01-15 2020-05-12 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 기판
CN105051906B (zh) 2013-03-15 2018-12-07 应用材料公司 用于tft的金属氧化物半导体的缓冲层
TWI631711B (zh) * 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
DE102014019794B4 (de) * 2013-05-20 2024-10-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6607681B2 (ja) * 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
TWI604598B (zh) * 2016-02-04 2017-11-01 Au Optronics Corp 顯示器以及顯示器的製造方法
WO2017222547A1 (en) * 2016-06-24 2017-12-28 Hewlett-Packard Development Company, L.P. Amorphous thin film stack
TWI692002B (zh) * 2017-02-28 2020-04-21 財團法人國家實驗研究院 可撓式基板結構、可撓式電晶體及其製造方法
KR20240122579A (ko) * 2017-05-19 2024-08-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치, 및 반도체 장치의 제작 방법
US11257722B2 (en) 2017-07-31 2022-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide containing gallium indium and zinc
US10707210B2 (en) 2017-12-07 2020-07-07 Micron Technology, Inc. Devices having a transistor and a capacitor along a common horizontal level, and methods of forming devices
KR20220012622A (ko) 2020-07-23 2022-02-04 삼성전자주식회사 반도체 장치
CN115274664A (zh) * 2021-04-30 2022-11-01 华为技术有限公司 一种三维存储器、芯片封装结构及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269998A (ja) * 2005-03-25 2006-10-05 Canon Inc トランジスタのシミュレーション方法及びシミュレーション装置
JP2006286772A (ja) * 2005-03-31 2006-10-19 Toppan Printing Co Ltd 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
US20070152217A1 (en) * 2005-12-29 2007-07-05 Chih-Ming Lai Pixel structure of active matrix organic light-emitting diode and method for fabricating the same
US20080128689A1 (en) * 2006-11-29 2008-06-05 Je-Hun Lee Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2010027851A (ja) * 2008-07-18 2010-02-04 Hitachi Displays Ltd 画像表示装置およびその製造方法
JP2010074138A (ja) * 2008-08-19 2010-04-02 Fujifilm Corp 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP2010123938A (ja) * 2008-10-24 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3365631A (en) 1965-07-14 1968-01-23 Ibm Semiconductor-ferroelectric dielectrics
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06338599A (ja) * 1993-03-31 1994-12-06 Toshiba Corp 半導体装置およびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
EP1192648A2 (en) 1999-06-10 2002-04-03 Symetrix Corporation Metal oxide thin films for high dielectric constant applications
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2002033331A (ja) * 2000-05-12 2002-01-31 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP3915868B2 (ja) 2000-07-07 2007-05-16 セイコーエプソン株式会社 強誘電体メモリ装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US6548848B2 (en) * 2001-03-15 2003-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2002319682A (ja) 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6881975B2 (en) 2002-12-17 2005-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4981283B2 (ja) * 2005-09-06 2012-07-18 キヤノン株式会社 アモルファス酸化物層を用いた薄膜トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP4863261B2 (ja) * 2006-02-06 2012-01-25 独立行政法人産業技術総合研究所 コンデンサ
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007220818A (ja) 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5105044B2 (ja) * 2006-05-09 2012-12-19 株式会社ブリヂストン 酸化物トランジスタ及びその製造方法
JP5386069B2 (ja) 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP2008066603A (ja) * 2006-09-08 2008-03-21 Toshiba Corp 半導体記憶装置及びその製造方法
JP4946286B2 (ja) * 2006-09-11 2012-06-06 凸版印刷株式会社 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
KR101402189B1 (ko) 2007-06-22 2014-06-02 삼성전자주식회사 Ｚｎ 산화물계 박막 트랜지스터 및 Ｚｎ 산화물의 식각용액
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR20090002841A (ko) 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
JP4709868B2 (ja) 2008-03-17 2011-06-29 株式会社東芝 半導体記憶装置
KR101461127B1 (ko) * 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR101665734B1 (ko) 2008-09-12 2016-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 생산 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) * 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN101740631B (zh) 2008-11-07 2014-07-16 株式会社半导体能源研究所 半导体装置及该半导体装置的制造方法
JP5538797B2 (ja) * 2008-12-12 2014-07-02 キヤノン株式会社 電界効果型トランジスタ及び表示装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8441007B2 (en) 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US9047815B2 (en) * 2009-02-27 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
US20100224880A1 (en) * 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2010243594A (ja) 2009-04-01 2010-10-28 Sharp Corp 薄膜トランジスタ基板およびその製造方法
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP5322787B2 (ja) 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
KR101746198B1 (ko) * 2009-09-04 2017-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 전자기기
WO2011062029A1 (en) * 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2011074392A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101781336B1 (ko) * 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011077946A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006269998A (ja) * 2005-03-25 2006-10-05 Canon Inc トランジスタのシミュレーション方法及びシミュレーション装置
JP2006286772A (ja) * 2005-03-31 2006-10-19 Toppan Printing Co Ltd 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
US20070152217A1 (en) * 2005-12-29 2007-07-05 Chih-Ming Lai Pixel structure of active matrix organic light-emitting diode and method for fabricating the same
US20080128689A1 (en) * 2006-11-29 2008-06-05 Je-Hun Lee Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2010027851A (ja) * 2008-07-18 2010-02-04 Hitachi Displays Ltd 画像表示装置およびその製造方法
JP2010074138A (ja) * 2008-08-19 2010-04-02 Fujifilm Corp 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP2010123938A (ja) * 2008-10-24 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

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