KR20170021808A - 고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및 전자 기기 - Google Patents

고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및 전자 기기 Download PDF

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Abstract

[과제]
픽셀의 구동에 즈음하여 동시성을 유지한 고속 구동이 실현되고, 픽셀 얼룩이 절감된 고체 촬상 장치를 제공한다. 또한, 그 고체 촬상 장치를 적용한 전자 기기를 제공한다.
[해결 수단]
복수의 픽셀(4)이 형성된 제1의 칩(2)과, 픽셀(4)을 구동하는 복수의 픽셀 구동 회로(11)가 형성된 제2의 칩(3)이 적층된 구성으로 한다. 픽셀(4)은, 수광량에 따라 신호 전하를 생성하는 수광부와, 수광부에서 생성된 신호 전하를 판독하고, 픽셀 신호로서 출력하는 복수의 MOS 트랜지스터로 구성되고, 제1의 칩(2)에 복수 형성되어 있다. 픽셀 구동 회로(11)는, 픽셀(4)에 소망하는 구동 펄스를 공급하는 것이고 제2의 칩(3)에 복수 형성되어 있다. 그리고, 이와 같은 구성을 갖는 제1의 칩(2)과 제2의 칩(3)에서, 제2의 칩(3)은, 제1의 칩(2)에 형성된 픽셀(4)의 하부에, 그 픽셀에 대응하는 픽셀 구동 회로(11)가 배치되도록, 제1의 칩(2)의 하층에 적층되어 있다.

Description

고체 촬상 장치, 고체 촬상 장치의 구동 방법, 및 전자 기기{SOLID-STATE IMAGING DEVICE, DRIVING METHOD OF SOLID-STATE IMAGING DEVICE, AND ELECTRONIC APPARATUS}
본 발명은, 고체 촬상 장치에 관한 것으로, 특히 CMOS 형의 고체 촬상 장치와 그 고체 촬상 장치의 구동 방법에 관한 것이다. 또한, 그 고체 촬상 장치를 이용하는 전자 기기에 관한다.
근래, 비디오 카메라나 전자 스틸 카메라 등이 폭넓게 일반적으로 보급되고 있다. 이러한 카메라에는, CCD(Charge Coupled Device)형이나 증폭형의 고체 촬상 장치가 사용되고 있다. 증폭형의 고체 촬상 장치에서는, 픽셀의 수광부에서 생성, 축적된 신호 전하를 픽셀에 설치된 증폭부로 유도하고, 증폭부에서 증폭된 신호를 픽셀로부터 출력한다. 그리고, 증폭형의 고체 촬상 장치에서는, 이와 같은 픽셀이 매트릭스 모양으로 복수 배치되어 있다. 증폭형의 고체 촬상 장치에는, 예를 들면 증폭부에 접합형 전계 효과 트랜지스터를 이용하는 고체 촬상 장치나, 증폭부에 CMOS(Complementary Metal Oxide Semiconductor) 트랜지스터를 이용하는 CMOS형 고체 촬상 장치 등이 있다.
종래, 일반적인 CMOS형 고체 촬상 장치에서는, 2차원 매트릭스 모양으로 배열된 각 픽셀의 광전 변환부에서 생성·축적된 신호 전하를, 행마다 순차적으로 판독하는 방식이 채택되고 있다.
도 1에, 종래의 CMOS형 고체 촬상 장치의 대략 구성도를 나타낸다. 도 1에 나타낸 바와 같이, 종래의 고체 촬상 장치(100)는, 도시하지 않는 기판상에 배열된 복수의 픽셀(104)과, 수직 구동 회로(111)와, 칼럼 신호 처리 회로(106)와, 수평 구동 회로(107)와, 출력 회로(108) 등을 갖고 구성된다.
수직 구동 회로(111)는, 픽셀(104)이 복수 배열된 픽셀부(117)의 한쪽 단에 인접한 영역에 형성되어 있다. 이 수직 구동 회로(111)는, 예를 들면 시프트 레지스터에 의해 구성되고, 픽셀부(117)의 각 픽셀(104)을 행 단위로 순차적으로 수직 방향으로 선택 주사하기 위해 행마다 전송 펄스(φTRG), 리셋 펄스(φRST), 선택 펄스(φSEL)를 출력한다.
칼럼 신호 처리 회로(106)는, 수직 방향으로 배열된 픽셀(104)의 후단에 형성되어 있고, 예를 들면, 픽셀(104)의 열마다 배치되어 있다. 칼럼 신호 처리 회로(106)에서는, 1행분의 픽셀(104)로부터 출력된 신호를 픽셀열마다 흑 기준 픽셀(도시하지 않지만, 유효 픽셀의 주위에 형성된다)로부터의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다.
수평 구동 회로(107)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력하는 것에 의해, 칼럼 신호 처리 회로(106)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(106)의 각각으로부터 픽셀 신호를 수평 신호선(114)에 출력시킨다.
출력 회로(108)는 칼럼 신호 처리 회로(106)의 각각으로부터 수평 신호선(114)를 통하여 순차적으로 공급되는 신호에 대하여 신호 처리를 행하고 출력한다.
또한, 각 픽셀(104)은, 포토다이오드로 이루어지는 수광부(PD)와, 복수의 MOS 트랜지스터로 구성되어 있다. 여기에서는, 전송 트랜지스터(Tr1), 리셋 트랜지스터(Tr2), 증폭 트랜지스터(Tr3), 선택 트랜지스터(Tr4)의 4개의 MOS 트랜지스터로 구성된 예로 하고 있지만, 선택 트랜지스터를 제외한 3개의 MOS 트랜지스터로 구성되는 경우도 있다.
전송 트랜지스터(Tr1)에서는, 수직 구동 회로(111)로부터 배선(115)을 통해 전송 펄스(φTRG)가 공급되는 것에 의해, 수광부(PD)에 축적된 신호 전하가 플로팅 디퓨전부(FD)로 전송된다. 또한, 리셋 트랜지스터(Tr2)에서는, 수직 구동 회로(111)로부터 배선(112)을 통해 리셋 펄스(φRST)가 공급되는 것에 의해, 플로팅 디퓨전부(FD)의 전위가 전원 전압(VDD) 부근의 전위로 리셋된다. 또한, 증폭 트랜지스터(Tr3)에서는, 플로팅 디퓨전부(FD)의 전위 변화에 따른 신호 전압이 증폭 트랜지스터(Tr3)의 게이트 전극에 인가되어 증폭된다. 또한, 선택 트랜지스터(Tr4)에서는, 수직 구동 회로(111)로부터 배선(116)을 통해 선택 펄스(φSEL)가 공급되는 것에 의해, 증폭 트랜지스터(Tr3)에서 증폭된 신호 전압을 픽셀 신호로서 수직 신호선(113)에 출력한다.
그런데, 도 1에 도시한 것과 같은 종래의 고체 촬상 장치(100)에서는, 수직 구동 회로(111)가 픽셀부의 한쪽에만 배치되어 있다. 이 때문에, 수직 구동 회로(111)로부터 떨어진 위치에 있는 픽셀(104)(즉, 수직 구동 회로(111)가 형성된 측과 반대측에 있는 픽셀)에서는 배선 저항이나, 인접한 배선 간의 기생 용량 등에 의해, 공급되는 구동 펄스에 지연이나 무디어짐이 생겨 버린다. 픽셀(104)의 다픽셀화(미세화)에 수반하여, 구동하는 픽셀이 증가하는 것에 따라 이러한 문제는 무시할 수 없게 되고, 픽셀(104)의 고속 구동하는 것이 곤란해지고 있다.
그러면, 도 2에 나타낸 바와 같이, 픽셀부의 양측에 수직 구동 회로(111a, 111b)를 설치하고, 양측에서 픽셀(104)을 구동하는 방법이 생각되고 있다. 도 2에 있어, 도 1에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
도 2에 나타내는 고체 촬상 장치에서는, 픽셀부(117)의 양측에 수직 구동 회로(111a, 111b)가 배치되어 있고, 픽셀부(117)의 좌측 반의 픽셀(104)은, 픽셀부(117)의 좌측에 배치된 수직 구동 회로(111a)에 의해 구동된다. 또한, 픽셀부(117)의 우측 반의 픽셀(104)은, 픽셀부의 우측에 배치된 수직 구동 회로(111b)에 의해 구동된다.
그렇지만, 도 2에 도시하는 경우도, 픽셀부(117)의 중심의 영역에 있는 픽셀(104)에서는, 수직 구동 회로(111a, 111b)로부터 거리가 떨어져 있기 때문에, 구동 펄스의 지연이나, 무디어짐이 발생해 버린다. 이 때문에, 픽셀(104)을 고속 구동하는 것이 곤란하다.
그런데 근래, CMOS형 고체 촬상 장치에서, 신호 전하의 축적의 동시각성을 실현하는 동시 촬상 기능(글로벌 셔터 기능)이 제안되고 있고, 또한, 글로벌 셔터 기능을 갖는 CMOS형 고체 촬상 장치의 용도도 많아지고 있다.
이와 같은 글로벌 셔터 기능을 갖는 CMOS형 고체 촬상 장치에 있어서는, 전 픽셀 동시 셔터를 실현하기 위해, 전 픽셀에 동시에 전송 펄스를 공급하고, 전 픽셀 동시에 신호 전하의 판독을 행한다. 그렇지만, 상술한 것처럼 종래의 고체 촬상 장치에서는, 수직 구동 회로로부터 떨어진 픽셀에 공급되는 구동 펄스에서는 지연이나 무디어짐이 생겨 버리기 때문에, 전 픽셀에서 구동의 동시성이 유지되지 않고, 또 고속 구동하는 경우에는 픽셀 얼룩이 발생해 버린다.
특허문헌1에서는, 픽셀 처리 스피드를 향상시키기 위해, CMOS형 고체 촬상 장치와, CMOS형 고체 촬상 장치로부터 출력된 픽셀 신호를 처리하기 위한 신호 처리 회로가 형성된 신호 처리칩을, 마이크로 범프에 의해 접속하는 구성이 기재되어 있다. 그렇지만, 이 예에 있어도, 수직 구동 회로로부터 떨어진 위치에 형성된 픽셀에서는, 구동 펄스의 지연이나 무디어짐이 생기기 때문에, 전 픽셀에 있어서 구동의 동시성은 유지되지 않는다.
고체 촬상 장치의 픽셀부는 배열 형상(행렬 형상)으로 구성된다. 픽셀부가 배열 형상으로 구성되기 때문에, 픽셀의 구동이나 신호의 판독용의 회로는, 배열 형상의 픽셀 설치에 대응하고, 수직 방향(행의 배열 방향)이나 수평 방향(열의 배열 방향)에 대해 반복 배열 패턴의 회로로 구성되는 것이 많다.
이 반복 배열 패턴의 회로에서는, 배선 길이에 의한 기생 저항 및 기생 용량의 차이나, 전원으로부터의 거리에 의한 IR 드롭 양의 차이 때문에, 수직 방향이나 수평 방향의 위치에 의해 신호의 활성/비활성 타이밍의 지연이 발생한다. 여기에서, IR 드롭은, 전원 배선 상에 생기는 IR곱(전류(I)와 저항(R)의 곱)의 전압 강하이다.
수직 방향 및 수평 방향의 위치에 의해 신호의 활성/비활성 타이밍의 지연이 발생하면, 수직 방향 및 수평 방향의 셰이딩이나 동시성 결여의 원인으로 된다. 셰이딩의 발생을 피하기 위해서는, 행 단위, 열 단위로 신호의 활성/비활성 타이밍의 동조 보정을 할 수 있는 것이 바람직하다.
또한, 배선의 기생 저항 및 기생 용량이나, 반복 배열 패턴의 회로를 구성하는 트랜지스터의 임계치는 칩마다 다르다. 이 때문에, 신호의 활성/비활성 타이밍의 어긋남도 칩마다 변하고, 셰이딩이나 동시성을 위한 보정량도 칩마다 변한다.
따라서 칩 변동에 대한 동조 보정을 행하지 않는다면 꼬리분포(tailed distribution)를 고려한 설계 명세서가 필요하고, 수율의 저하가 우려된다. 그 때문에, 칩마다 신호의 활성/비활성 타이밍의 동조 보정을 할 수 있는 것이 바람직하다.
종래, 고체 촬상 장치의 특성치를 동조 보정하는 방법으로서는, 동일 칩 위 또는 동일 패키지 안에 불휘발성 메모리를 갖고, 해당 메모리에 기록된 추천된 특성 정보를 이용하는 방법이 알려져 있다(예를 들면, 특허문헌2 참조).
이 종래의 방법에서는, 구동 전압 범위나 전원 변동 등에 관해 추천된 특성 정보를 불휘발성 메모리에 기록하여 둔다. 그리고, 제조자는 불휘발성 메모리에 기록된 특성 정보를, 외부 단자를 이용하여 판독하고 해당 특성 정보를 기초로 전원 전압을 개별적으로 조정하게 된다.
특허문헌1: 일본특개2006-49361호공보 특허문헌2: 일본특개2007-208926호공보
상술한 점을 감안하여, 본 발명은, 픽셀의 구동에 즈음하여 동시성을 유지하는 고속 구동이 실현되고, 픽셀 얼룩이 절감된 고체 촬상 장치를 제공한다. 또한, 그 고체 촬상 장치를 적용한 전자 기기를 제공한다.
특허문헌2에 기재된 종래 기술은, 고체 촬상 장치의 결함 정보, 특성 정보 등, 한정된 정보량의 취급을 전제로 하고 있고, 불휘발성 메모리에 대한 정보의 입출력을 위한 단자(핀) 수가 극히 적다. 그 때문에, 픽셀 어레이부의 행 수만큼, 열 수만큼 또는 그것에 준하는 복수행, 복수열의 다수 부분의 동조 보정에는 대응할 수 없다.
고체 촬상 장치와 불휘발성 메모리를 포함하는 조정 회로를 동일한 기판상에 혼재시키는 SOC 구조를 채용하면, 고체 촬상 장치와 불휘발성 메모리는 단자 수의 제한이 있는 외부 단자가 아니라, 내부에서의 접속이 가능해지기 때문에, 상기 다수 부분의 동조 보정이 가능한 것으로 생각된다.
그러나, 일반적으로, 불휘발성 메모리의 경우, 정보의 기록을 위해서는 10~20V 정도의 고전압을 필요로 한다. 한편, 고체 촬상 장치의 경우, 그 구동은 3~5V 정도의 저전압이다. 따라서 저전압의 고체 촬상 장치와 고전압을 필요로 하는 불휘발성 메모리를 포함하는 조정 회로를 동일 기판상에 혼재시킨 경우, 고체 촬상 장치의 회로에 대해 내압면에서 영향을 주는 것이 되기 때문에, 혼재 그 자체가 프로세스적으로 곤란하다.
그러면, 본 발명은, 행 수만큼, 열 수만큼 또는 그것에 준하는 복수행, 복수열의 다수 부분의 동조 보정이 가능하고, 또한, SOC 구조에서 생기는 내압 등의 프로세스적인 곤란을 수반하지 않는 고체 촬상 장치, 고체 촬상 장치의 구동 방법 및 전자 기기를 제공하는 것을 목적으로 한다.
상기 과제를 해결하고, 본 발명의 목적을 달성하기 위해, 본 발명의 고체 촬상 장치는, 복수의 픽셀이 형성된 제1의 칩과, 픽셀을 구동하는 픽셀 구동 회로가 형성된 제2의 칩이 적층된 구성을 갖는다.
픽셀은, 수광량에 따라 신호 전하를 생성하는 수광부와, 상기 수광부에서 생성된 신호 전하를 판독하고, 픽셀 신호로서 출력하는 복수의 MOS 트랜지스터로 구성되고, 제1의 칩에 복수 형성되어 있다.
픽셀 구동 회로는, 픽셀에 소망의 구동 펄스를 공급하는 것이고 제2의 칩에 복수 형성되어 있다.
이러한 제1의 칩과 제2의 칩은, 제1의 칩에 형성된 픽셀의 하부에, 그 픽셀에 대응하는 픽셀 구동 회로가 배치되도록, 제1의 칩의 하층에 제2의 칩이 적층된 구성으로 되다. 그리고, 이러한 제1의 칩과 제2의 칩은, 픽셀과 그 픽셀의 하부에 배치된 픽셀 구동 회로를 전기적으로 접속하기 위한 접속부에 의해 접속된다.
본 발명의 고체 촬상 장치에서는, 각 픽셀이 픽셀의 하부에 배치된 픽셀 구동 회로로부터 공급되는 구동 펄스에 의해 구동된다. 이것에 의해, 각 픽셀에 공급되는 구동 펄스의 지연이나 무디어짐이 억제되고 고속 구동이 가능해진다.
또한, 본 발명의 고체 촬상 장치의 구동 방법은, 상술한 본 발명의 고체 촬상 장치에서, 먼저, 전 픽셀 동시에 노광을 시작하고, 전 픽셀 동시에 노광을 종료함과 동시에, 전 픽셀의 수광부에서 생성된 신호 전하를 전하 축적 용량부로 판독한다. 그리고, 소망하는 픽셀에, 그 소망하는 픽셀의 하부에 배치된 픽셀 구동 회로로부터 구동 펄스를 입력하고, 그 소망하는 픽셀의 전하 축적 용량부에서 유지된 신호 전하를, 픽셀 신호로서 출력한다.
본 발명의 고체 촬상 장치의 구동 방법에서는, 고체 촬상 장치에서 구동 펄스의 지연이나 무디어짐이 억제되고, 고속 구동이 가능하게 되기 때문에, 글로벌 셔터 기능을 구성하는 경우에, 픽셀 얼룩의 절감이 도모된다.
본 발명의 전자 기기는, 광학 렌즈와, 상술한 고체 촬상 장치와, 고체 촬상 장치로부터 출력된 출력 신호를 처리하는 신호 처리 회로를 포함하여 구성된다.
상기 목적을 달성하기 위해, 본 발명은,
광전 변환부를 포함하는 픽셀이 행렬 형상으로 배치된 픽셀 어레이부의 픽셀 행이 나란한 방향 및 픽셀열이 나란한 방향의 적어도 일 방향에서 단위 회로가 규칙적으로 반복하여 배열된 반복 배열 패턴 회로가 형성된 제1의 칩과,
상기 반복 배열 패턴 회로의 개개의 단위 회로에 대응하는 복수의 단위 회로 및 기억 소자를 포함하는 조정 회로가 형성되고, 상기 제1의 칩에 대해 적층된 제2의 칩을 구비하고, 상기 제1의 칩 위의 상기 반복 배열 패턴 회로의 각 단위 회로와 상기 제2의 칩 위의 상기 조정 회로의 각 단위 회로를 대응 관계를 가지고 전기적으로 접속하여 이루어지는 고체 촬상 장치에 있어서,
상기 반복 배열 패턴 회로의 개개의 단위 회로에 관한 신호의 타이밍을 상기 조정 회로가 대응하는 단위 회로에서 개별적으로 조정하는 구성을 취하고 있다.
제1, 제2의 칩 서로 간의 전기적 접속은, 양 칩이 적층되어 있는 것으로, 3차원 접속으로 된다. 제1의 칩 위의 반복 배열 패턴 회로에서는, 배선 길이에 의한 기생 저항 및 기생 용량의 차이나, 전원으로부터의 거리에 의한 IR 드롭 양의 차이로 인해, 픽셀행이 나란한 방향이나 픽셀열이 나란한 방향에서의 픽셀 위치에 따라 신호의 활성/비활성 타이밍의 지연이 발생한다. 이 활성/비활성 타이밍의 지연이 생긴 신호는, 제2의 칩 위의 조정 회로가 대응하는 단위 회로에 대해 3차원 접속을 통해 입력된다.
조정 회로는 개개의 단위 회로에서 기억 소자의 기억 데이터에 근거하여, 활성/비활성 타이밍의 지연이 생긴 신호의 타이밍을 개별적으로 조정(동조 보정)한다. 이 타이밍 조정에 의해, 활성/비활성 타이밍을 예를 들면 동시화할 수 있다. 이것에 의해, 반복 배열 패턴 회로의 개개의 단위 회로에 관한 최종적인 신호는, 활성/비활성 타이밍의 지연이 없는 신호로 된다.
본 발명에 의하면, 픽셀을 구동하는 구동 펄스의 지연이나 무디어짐이 억제되기 때문에, 픽셀의 구동에 즈음하여 동시성을 유지하는 고속 구동이 실현되고, 픽셀 얼룩이 절감된다.
본 발명에 의하면, 제1, 제2의 칩 서로 간의 전기적 접속이 3차원 접속으로 행해지는 것으로, 접속단자 수의 제약이 없어지기 때문에, 픽셀 어레이부의 행 수만큼, 열 수만큼 또는 그것에 준하는 복수행, 복수열의 다수 부분의 동조 보정이 가능해진다. 게다가, 저전압 구동의 반복 배열 패턴 회로와, 고전압을 필요로 하는 기억 소자를 포함하는 조정 회로를 다른 칩에 형성하기 때문에, SOC 구조에서 생기는 내압 등의 프로세스적인 곤란을 수반하지도 않는다.
도 1은 종래예의 고체 촬상 장치의 대략 구성도.
도 2는 종래예의 고체 촬상 장치의 대략 구성도.
도 3의 A, B는 본 발명의 제1의 실시형태에 관한 고체 촬상 장치의 대략 사시도, 및 윗면에서 본 대략 구성도.
도 4의 A, B는 제1의 칩의 대략 구성도, 및 제2의 칩의 대략 구성도.
도 5는 제1의 실시형태에 관한 고체 촬상 장치의 제1의 칩에 형성된 픽셀과, 제2의 칩에 형성된 픽셀 구동 회로와, 그 접속부를 포함하는 영역의 대략 단면 구성도.
도 6은 제1의 실시형태에 관한 고체 촬상 장치의 픽셀부에서의 전기적인 접속 관계를 나타내는 블록도.
도 7은 픽셀의 등가 회로도.
도 8은 글로벌 셔터 기능을 갖는 경우의 픽셀의 일례를 나타내는 등가 회로도.
도 9는 변형예에 관한 고체 촬상 장치의 픽셀부에서의 전기적인 접속 관계를 나타내는 블록도.
도 10의 A, B는 본 발명의 제2의 실시형태에 관한 고체 촬상 장치의 대략 사시도, 및 윗면에서 본 대략 구성도.
도 11의 A, B는 제1의 칩의 대략 구성도, 및 제2의 칩의 대략 구성도.
도 12는 제2의 실시형태에 관한 고체 촬상 장치의 픽셀부에서의 전기적인 접속 관계를 나타내는 블록도.
도 13은 본 발명의 제3의 실시형태에 관한 고체 촬상 장치의, 제1의 칩에 형성된 픽셀과, 제2의 칩에 형성된 픽셀 구동 회로와, 그 접속부를 포함하는 영역의 대략 단면 구성도.
도 14는 본 발명의 제4의 실시형태에 관한 전자 기기의 대략 구성도.
도 15는 제5의 실시형태에 관한 CMOS 이미지 센서의 시스템 구성의 대략을 나타내는 시스템 구성도.
도 16은 제5의 실시형태에 관련된 단위 픽셀의 회로 구성의 일례를 나타내는 회로도.
도 17은 제5의 실시형태에 관련된 행 주사부의 드라이버부의 회로 구성의 일례를 나타내는 블록도.
도 18은 제5의 실시형태에 관련된 지연 시간차나 IR 드롭 양의 차이의 발생에 의해, 픽셀 구동 신호(vb1~vbm)의 활성/비활성 타이밍에 차이가 생기는 모습을 나타내는 파형도.
도 19는 제5의 실시형태에 관련된 한 실시형태에 관한 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도.
도 20은 제5의 실시형태에 관련된 실시예 5-1에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도.
도 21은 제5의 실시형태에 관련된 실시예 5-2에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도.
도 22는 제조 시험시에 있어서 모니터 피드백의 동조 처리의 일례를 나타내는 플로우차트.
도 23은 제품 사용시의 동조 보정의 일례를 나타내는 플로우차트.
도 24는 제5의 실시형태에 관련된 실시예 5-3에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도.
도 25는 제5의 실시형태에 관련된 실시예 5-4에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도.
도 26은 제5의 실시형태에 관련된 변형예에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도.
도 27은 본 발명에 관계된 전자 기기의 하나인 예를 들면 촬상 장치의 구성의 일례를 나타내는 블록도.
이하에, 본 발명의 실시형태에 관한 고체 촬상 장치와 그 제조 방법, 및 전자 기기의 일례를, 도 3~도 14를 참조하여 설명한다. 본 발명의 실시형태는 이하의 순서로 설명한다. 또한, 본 발명은 이하의 예로 한정된 것이 아니다.
1. 제1의 실시형태：고체 촬상 장치
1.1 고체 촬상 장치 전체의 구성
1.2 고체 촬상 장치의 단면 구성
1.3 고체 촬상 장치의 회로 구성
1.4 변형예
2. 제2의 실시형태：고체 촬상 장치
3. 제3의 실시형태：고체 촬상 장치
4. 제4의 실시형태：전자 기기
5. 제5의 실시형태： 고체 촬상 장치(CMOS 이미지 센서의 예)
6. 제5의 실시형태의 특징 부분
6.1 실시예5-1(반복 배열 패턴 회로가 행 주사부의 예)
6.2 실시예5-2(모니터 피드백 기능을 갖는 예)
6.3 실시예5-3(BIST 구성의 예)
6.4 실시예5-4(픽셀 어레이부와 행 주사부가 다른 칩의 예)
6.5 변형예
7. 다른 적용예
8. 전자 기기(촬상 장치의 예)
<1. 제1의 실시형태：고체 촬상 장치>
[1.1 고체 촬상 장치 전체의 구성]
도 3의 A, B는, 본 발명의 제1의 실시형태에 관한 고체 촬상 장치의 대략 사시도, 및 윗면에서 본 대략 구성도이다.
이하, 1은 고체 촬상 장치, 2는 제1의 칩, 3은 제2의 칩, 4는 픽셀, 5는 픽셀부, 6은 칼럼 신호 처리 회로, 7은 수평 구동 회로, 8은 출력 회로, 9는 제어 회로, 10은 타이밍 동기 회로, 11은 픽셀 구동 회로, 12는 접속부, 13은 수직 신호선, 14는 수평 신호선, 15는 기판, 16은 수광부, 17은 플로팅 디퓨전부, 17a는 전하 축적 용량부, 17b는 플로팅 디퓨전부, 18, 19, 20은 불순물 영역, 21, 21a, 21b, 22, 22a, 22b는 게이트 전극, 23, 24는 게이트 전극, 25는 게이트 절연막, 26은 다층 배선층, 27은 층간 절연막, 28은 배선층, 29는 컬러 필터층, 30은 온칩 마이크로렌즈, 31, 32, 33은 콘택트부, 34는 마이크로 패드, 35는 마이크로 범프를 나타낸다.
본 실시형태예의 고체 촬상 장치(1)은, 도 3의 A에 나타낸 바와 같이, 복수의 픽셀(4)이 형성되고 광입사측에 배치된 제1의 칩(2)과, 복수의 픽셀 구동 회로(11)가 형성되고 반(反)광입사측으로 된 제1의 칩(2)의 하층에 적층된 제2의 칩(3)을 갖고 구성되어 있다. 제1의 칩(2)과 제2의 칩(3)은, 도 4의 B에 나타낸 바와 같이, 1열분의 픽셀(4)의 하부(본 실시형태예에서는 바로 아래)에, 수직 방향으로 연재되어 형성된 1개의 픽셀 구동 회로(11)가 배치되도록 적층되어 있다.
그리고, 이러한 2층에 적층된 제1의 칩(2) 및 제2의 칩(3)은, 도 3의 A에 나타낸 바와 같이 픽셀(4)과 픽셀 구동 회로(11)를 전기적으로 접속하기 위한 접속부(12)에 의해 접속되어 있다.
도 4의 A는, 제1의 칩(2)의 대략 구성도이고, 도 4의 B는, 제2의 칩(3)의 대략 구성도이다. 도 4의 A 및 도 4의 B를 참조하여, 제1의 칩(2), 및 제2의 칩(3)에 관하여 설명한다.
제1의 칩(2)은, 도 4 A에 나타낸 바와 같이, 복수의 픽셀(4)로부터 구성된 픽셀부(5)와, 칼럼 신호 처리 회로(6)와, 수평 구동 회로(7)과, 출력 회로(8)를 갖고 구성되어 있다.
픽셀(4)은, 수광량에 따라 신호 전하를 생성, 축적하는 수광부와 수광부에서 생성된 신호 전하를 판독하고, 픽셀 신호로서 출력하는 복수의 MOS 트랜지스터로 구성되고, 반도체 기판상에 2차원 배열 형상으로 규칙적으로 복수 배열된다. 픽셀(4)을 구성하는 MOS 트랜지스터는, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터, 앰프 트랜지스터로 구성된 4개의 MOS 트랜지스터라도 좋고, 또한, 선택 트랜지스터를 제외한 3개의 트랜지스터라도 좋다. 후술하지만, 본 실시형태예에서는, 전송 트랜지스터, 리셋 트랜지스터, 선택 트랜지스터, 앰프 트랜지스터의 4개로 구성한 예로 한다.
픽셀부(5)는, 2차원 배열 형상으로 규칙적으로 복수 배열된 픽셀(4)로부터 구성된다. 픽셀부(5)는, 도시하지 않지만, 실제로 빛을 수광하고 광전 변환에 의해 생성된 신호 전하를 증폭하고 칼럼 신호 처리 회로(6)로 판독하는 유효 픽셀 영역과, 유효 픽셀 영역의 주위에 형성되고 검은 색 레벨의 기준이 되는 광학적 흑을 출력하기 위한 흑 기준 픽셀 영역으로 구성된다.
칼럼 신호 처리 회로(6)는, 예를 들면, 픽셀(4)의 열마다 배치되어 있고, 1행분의 픽셀(4)에서 출력되는 신호를 픽셀열마다 흑 기준 픽셀 영역(도시하지 않지만, 유효 픽셀 영역의 주위에 형성된다)으로부터의 신호에 의해, 노이즈 제거나 신호 증폭 등의 신호 처리를 행한다. 칼럼 신호 처리 회로(6)의 출력단에는, 수평 선택 스위치(도시하지 않고)가 수평 신호선(14)과의 사이에 마련되어 있다.
수평 구동 회로(7)는, 예를 들면 시프트 레지스터에 의해 구성되고, 수평 주사 펄스를 순차적으로 출력하는 것에 의해, 칼럼 신호 처리 회로(6)의 각각을 순번대로 선택하고, 칼럼 신호 처리 회로(6)의 각각으로부터 픽셀 신호를 수평 신호선(14)에 출력시킨다.
출력 회로(8)는, 칼럼 신호 처리 회로(6)의 각각으로부터 수평 신호선(14)을 통하여, 순차적으로 공급된 신호에 대해 신호 처리를 행하고 출력한다.
제2의 칩(3)은, 도 4의 B에 나타낸 바와 같이, 복수의 픽셀 구동 회로(11)와, 복수의 픽셀 구동 회로(11)의 주변부에 형성된 제어 회로(9)와, 타이밍 동기 회로(10)를 갖고 구성되어 있다.
제어 회로(9)는 디코더로 구성되고, 도시하지 않는 어드레스 발생 회로로부터 입력된 어드레스 신호를 디코드하고, 타이밍 동기 회로(10)에 디코드 신호를 공급한다.
타이밍 동기 회로(10)는, 디코드 신호에 근거하여 선택된 픽셀(4)에, 각 MOS 트랜지스터를 구동하는 타이밍 신호를 출력한다. 타이밍 동기 회로(10)로부터 출력된 타이밍 신호는, 복수의 픽셀 구동 회로(11)에 각각 입력된다.
픽셀 구동 회로(11)는, 제1의 칩(2)에 형성된 픽셀부(5)의, 수직 방향에 배치된 1행분의 픽셀열마다 1개의 픽셀 구동 회로(11)가 대응하도록 복수개 형성되어 있다. 이 픽셀 구동 회로(11)에서는, 타이밍 동기 회로(10)로부터 공급되는 타이밍 신호에 근거하여, 대응하는 픽셀(4)의 소망하는 MOS 트랜지스터에, 소망하는 구동 펄스를 공급한다.
이와 같은 구성을 갖는 제2의 칩(3)은, 제1의 칩(2)에 형성된 1개의 픽셀열의 바로 아래에 1개의 픽셀 구동 회로(11)가 배치되도록, 제1의 칩(2)의 하층에 적층되어 있다.
그리고 이상의 구성을 갖는 제1의 칩 2, 및 제2의 칩(3)은, 도 3의 A에 나타낸 바와 같이 픽셀(4)과 그 픽셀(4)의 바로 아래에 배치된 픽셀 구동 회로(11)가 접속부(12)를 통하여 서로 접속되어 있다. 그리고, 본 실시형태예의 고체 촬상 장치(1)에서는, 각 픽셀(4)이 접속부(12)에 의해, 각각의 픽셀(4)의 바로 아래에 있는 픽셀 구동 회로(11)에 접속되어 있다.
[1.2 고체 촬상 장치의 단면 구성]
다음에, 픽셀(4)과 픽셀 구동 회로(11)의 접속부(12)에 관계된 구성에 관하여 상세히 설명한다.
도 5는, 제1의 칩(2)에 형성된 픽셀(4)과, 제2의 칩(3)에 형성된 픽셀 구동 회로(11)와, 그 접속부(12)를 포함하는 영역의 대략 단면 구성도이다. 도 5에서는, 1 픽셀분의 단면 구성도를 나타내고 있다.
도 5에 나타낸 바와 같이, 제1의 칩(2)은, 수광부(16)가 형성된 기판(15)과, 다층 배선층(26)과, 컬러 필터층(29)과, 온칩 마이크로렌즈(30)를 포함하여 구성되어 있다.
기판(15)은, 실리콘으로 된 반도체 기판에 의해 구성되어 있다. 기판(15)의 광입사측인 표면측에는, 수광부(16)와, 플로팅 디퓨전부(17)와, 소망하는 MOS 트랜지스터의 소스·드레인을 구성하는 불순물 영역(18, 19, 20)이 형성되어 있다.
수광부(16)는, 포토다이오드에 의해 구성되어 있다. 또한, 플로팅 디퓨전부(17)는, 수광부(16)에 인접한 영역에 형성된 불순물 영역에 의해 구성되어 있다. 또한, 각 불순물 영역(18, 19, 20)은, 기판(15) 표면의 소망하는 영역에 형성되어 있다.
다층 배선층(26)은, 광입사측인 기판(15) 위에 형성되어 있다. 다층 배선층(26)에서는, 기판(15) 위에 게이트 절연막(25)을 통해 소망하는 MOS 트랜지스터를 구성하는 게이트 전극(21, 22, 23, 24)이 형성되어 있다. 수광부(16)와 플로팅 디퓨전부(17) 사이의 기판(15) 상부에 형성된 게이트 전극(21)은, 전송 트랜지스터(Tr1)의 게이트 전극으로 된다. 또한, 플로팅 디퓨전부(17)와 불순물 영역(18) 사이의 기판(15) 상부에 형성된 게이트 전극(22)은, 리셋 트랜지스터(Tr2)의 게이트 전극으로 된다. 또한, 불순물 영역(18)과 불순물 영역(19) 사이의 기판(15) 상부에 형성된 게이트 전극(23)은, 증폭 트랜지스터(Tr3)의 게이트 전극으로 된다. 또한, 불순물 영역(19)과 불순물 영역(20) 사이의 기판(15) 상부에 형성된 게이트 전극(24)은, 선택 트랜지스터(Tr4)의 게이트 전극으로 된다. 그리고, 이러한 게이트 전극(21, 22, 23, 24) 상부에는, 복수층(본 실시형태예에서는, 2 층)의 배선층(28)이, 층간 절연막(27)을 통해 형성되어 있다.
컬러 필터층(29)은, 다층 배선층(26) 상부에 형성되고, 예를 들면, R(적색), G(녹색), B(청색)의 컬러 필터가 픽셀마다 배열되어 있다.
온칩 마이크로렌즈(30)는, 컬러 필터층(29) 상부에 형성되어 있고, 입사한 빛을 수광부(16)에 효율적으로 집광하도록 마련되어 있다.
그리고, 제1의 칩(2)을 구성한 기판(15)에는, 기판(15) 표면에서 이면측으로 관통하여 형성된 3개의 콘택트부(31, 32, 33)가 형성되어 있다. 콘택트부(31)는, 다층 배선층(26)의 배선층(28)을 통해, 전송 트랜지스터(Tr1)의 게이트 전극(21)에 전기적으로 접속되어 있다. 또한, 콘택트부(32)는, 다층 배선층(26)의 배선층(28)을 통해, 리셋 트랜지스터(Tr2)의 게이트 전극(22)에 전기적으로 접속되어 있다. 또한, 콘택트부(33)는, 다층 배선층(26)의 배선층(28)을 통해, 선택 트랜지스터(Tr4)의 게이트 전극(24)에 전기적으로 접속되어 있다.
이러한 콘택트부(31, 32, 33)는, 기판(15) 이면 상에 형성된 마이크로 패드(34)에 의해 기판(15) 이면측으로 인출되어 있다.
또한, 도시하지 않지만, 제1의 칩(2)에서는, 배선층(28)을 통해 플로팅 디퓨전부(17)와 증폭 트랜지스터(Tr3)의 게이트 전극(23)이 접속되어 있고, 또한, 불순물 영역(18)은, 전원 전압에 접속되어 있다. 또한, 불순물 영역(20)은, 배선층(28)으로 구성된 수직 신호선에 접속되어 있다.
한편, 제2의 칩(3)에서는, 기판(36)에 픽셀 구동 회로(11)가 형성되어 있고, 픽셀 구동 회로(11)를 구성하는 도시하지 않은 배선이, 기판(36)의 제1의 칩(2)에 면하는 측의 기판(36) 위에 마이크로 패드(45)에 의해 인출되어 있다. 본 실시형태예에서는, 픽셀 구동 회로(11)로부터 전송 펄스, 리셋 펄스, 선택 펄스를 공급하는 각 배선이, 기판(36) 위의 마이크로 패드(45)에 각각 접속되어 있다.
그리고, 접속부(12)에서는 제1의 칩(2)의 마이크로 패드(34)와 제2의 칩(3)의 마이크로 패드(45)가 서로 마이크로 범프(35)에 의해 접속되어 있다. 이것에 의해, 제1의 칩(2)에 형성된 픽셀(4)과, 제2의 칩(3)에 형성된 픽셀 구동 회로(11)가 전기적으로 접속된다. 그리고, 픽셀 구동 회로(11)에 의해 생성된 전송 펄스는 콘택트부(31) 및 소망하는 배선층(28)을 통해 전송 트랜지스터(Tr1)의 게이트 전극(21)에 공급된다. 또한, 픽셀 구동 회로(11)에 의해 생성된 리셋 펄스는 콘택트부(32) 및 소망하는 배선층(28)을 통해 리셋 트랜지스터(Tr2)의 게이트 전극(22)에 공급된다. 또한, 픽셀 구동 회로(11)에 의해 생성된 선택 펄스는 콘택트부(33) 및 소망하는 배선층(28)을 통해 선택 트랜지스터(Tr4)의 게이트 전극(24)에 공급된다.
이처럼, 본 실시형태예의 고체 촬상 장치(1)에서는, 제1의 칩(2)에 형성된 각 픽셀(4)은, 그 바로 아래에 형성된 픽셀 구동 회로(11)와, 마이크로 본딩에 의한 접속부(12)를 통해 접속되어 있다.
[1. 3 고체 촬상 장치의 회로 구성]
도 6은, 본 실시형태예의 고체 촬상 장치(1)의 픽셀부(5)에 있어서 전기적인 접속 관계를 나타내는 블록도이다. 도 6에 나타낸 바와 같이, 각 픽셀 구동 회로(11)에서는, 타이밍 동기 회로로부터 공급된 타이밍 신호에 응답하여, 대응하는 픽셀(4)의 전송 펄스, 리셋 펄스, 선택 펄스를 생성하고, 전송 배선(37), 리셋 배선(38), 선택 배선(39)을 통해 대응하는 픽셀(4)에 공급한다.
도 7에, 각 픽셀(4) 안의 등가 회로도를 나타낸다. 도 7에 나타낸 바와 같이, 본 실시형태예의 고체 촬상 장치(1)의 픽셀(4)에서는, 포토다이오드로 된 수광부(16)의 아노드 측은 접지되어 있고, 캐소드 측은, 전송 트랜지스터(Tr1)의 소스에 접속되어 있다. 또한, 전송 트랜지스터(Tr1)의 드레인은 플로팅 디퓨전부(17)로 되고, 또한, 전송 트랜지스터(Tr1)의 게이트 전극(21)에는 전송 펄스(φTRG)를 공급하는 전송 배선(37)이 접속되어 있다.
또한, 플로팅 디퓨전부(17)는 리셋 트랜지스터(Tr2)의 소스로 되어 있고, 리셋 트랜지스터(Tr2)의 드레인에는, 전원 전압(VDD)이 공급되고 있다. 리셋 트랜지스터(Tr2)의 게이트 전극(22)에는, 리셋 펄스(φRST)를 공급하는 리셋 배선(38)이 접속되어 있다.
또한, 플로팅 디퓨전부(17)는, 증폭 트랜지스터(Tr3)의 게이트 전극(23)에 접속되어 있고, 증폭 트랜지스터(Tr3)의 소스에는, 전원 전압(VDD)이 공급되고 있다. 그리고, 증폭 트랜지스터(Tr3)의 드레인은, 선택 트랜지스터(Tr4)의 소스에 접속되어 있다.
또한, 선택 트랜지스터(Tr4)의 드레인은, 수직 신호선(13)에 접속되어 있고, 선택 트랜지스터(Tr4)의 게이트 전극(24)에는, 선택 펄스(φSEL)를 공급하는 선택 배선(39)이 접속되어 있다.
그리고, 본 실시형태예의 고체 촬상 장치(1)에서는, 각 픽셀(4)의 전송 배선(37), 리셋 배선(38), 선택 배선(39)은, 픽셀열마다 다른 픽셀 구동 회로(11)에 접속되어 있다. 전술했던 것처럼, 각 픽셀(4)은, 바로 아래에 위치한 픽셀 구동 회로(11)에 접속부(12)를 통해 접속되어 있기 때문에, 모든 픽셀(4)에서, 전송 배선(37), 리셋 배선(38), 선택 배선(39)은, 그 픽셀(4)에 가장 가까운(바로 아래의) 픽셀 구동 회로(11)에 접속되어 있다.
이상의 구성을 갖는 고체 촬상 장치(1)에서는, 수광부(16)에서 광전 변환에 의해 생성, 축적된 신호 전하는, 게이트 전극(21)으로의 전송 펄스(φTRG)의 인가에 의해 플로팅 디퓨전부(17)로 판독된다. 플로팅 디퓨전부(17)에 신호 전하가 판독되는 것에 의해 플로팅 디퓨전부(17)의 전위가 변화하고, 그 전위 변화에 따른 신호 전압이 증폭 트랜지스터(Tr3)의 게이트 전극(23)에 인가된다. 그리고, 증폭 트랜지스터(Tr3)에 의해 증폭된 신호 전압이, 픽셀 신호로서 수직 신호선(13)에 출력된다. 수직 신호선(13)에 출력된 픽셀 신호는, 도 1의 A, B로 나타냈던 것처럼, 제1의 칩(2)에 형성된 칼럼 신호 처리 회로(6)를 통해, 수평 구동 회로(7)에 의해 수평 신호선(14)으로 출력되고, 출력 회로(8)에 의해 출력된다.
본 실시형태예의 고체 촬상 장치(1)에서는, 각 픽셀(4)의 바로 아래에 각 픽셀(4)에 대응하는 픽셀 구동 회로(11)가 배치되어 있고, 각 픽셀(4)은 그 바로 아래의 픽셀 구동 회로(11)에 의해 구동된다. 이 때문에, 각 픽셀(4)과, 그 픽셀(4)을 구동하기 위한 구동 펄스를 생성하는 픽셀 구동 회로(11)와의 거리가 짧아지기 때문에, 배선 저항이나 인접한 배선 사이에서 형성되는 기생 용량을 대폭적으로 저하시킬 수 있다. 이것에 의해, 픽셀 구동 회로(11)에 의해 생성된 구동 펄스가, 지연 없이 픽셀(4)로 전달된다.
또한, 픽셀(4)마다 픽셀 구동 회로(11)를 갖기 때문에, 각 픽셀 구동 회로(11)의 구동 능력을 작게 할 수 있기 때문에, 픽셀(4)을 구성하는 각 MOS 트랜지스터의 내압을 낮게 구성할 수 있다. 또한, 각 픽셀 구동 회로(11)의 구동 능력을 작게 할 수 있기 때문에, 결과적으로, MOS 트랜지스터의 내압의 향상이 도모된다.
또한, 본 실시형태예의 고체 촬상 장치(1)에서는, 소망하는 픽셀(4)만을 솎아내고 신호 전하를 판독하는 솎아냄 구동(decimation drive)이 가능해진다. 즉, 각 픽셀(4)은 각각 다른 픽셀 구동 회로(11)로부터 공급되는 구동 펄스에 의해 구동되기 때문에, 복수의 픽셀(4) 중 소망하는 픽셀(4)을 선택적으로 구동할 수 있다.
이것에 의해, 종래의 고체 촬상 장치에서는 곤란하였던 픽셀 단위, 또는 임의의 일부분의 픽셀만의 구동 제어도 가능해진다.
또한, 본 실시형태예의 고체 촬상 장치(1)에서는, 구동시의 발열량이 큰 픽셀 구동 회로(11)을, 픽셀(4)과는 다른 칩으로 분리하여 형성하고 있기 때문에, 픽셀 구동 회로(11)에 의해 발생하는 열의 픽셀(4)에 대한 영향을 억제할 수 있다. 이것에 의해, 발열에 의한 화질의 열화를 극력 억제할 수 있고, 양질인 화질을 얻을 수 있다. 또한, 각 픽셀(4)의 바로 아래에 픽셀 구동 회로(11)가 배치되는 것에 의해, 구동 펄스를 공급하는 배선도 단축할 수 있고, 배선 저항도 작게 할 수 있기 때문에, 발열의 억제 외에, 저소비화의 실현이 가능해진다.
그런데, 본 실시형태예의 고체 촬상 장치(1)의 구성은, 각 픽셀(4)을 구동하는 구동 펄스의 지연이나 무디어짐이 억제되고 고속 구동이 가능해지기 때문에, 글로벌 셔터 기능을 갖는 고체 촬상 장치에 매우 적합하게 이용할 수 있다. 도 8에, 글로벌 셔터 기능을 갖는 고체 촬상 장치의 1 픽셀분의 등가 회로도의 일례를 나타내고, 글로벌 셔터 기능을 갖는 고체 촬상 장치에 본 실시형태예의 고체 촬상 장치(1)를 적용한 경우에 관하여 설명한다.
글로벌 셔터 기능을 갖는 고체 촬상 장치에서는, 도 8에 나타낸 바와 같이, 수광부(16)와 플로팅 디퓨전부(17b)와의 사이에, 신호 전하를 일시적으로 유지하는 전하 축적 용량부(17a)가 구성된다. 또한, 제1 전송 트랜지스터(Tr1a), 제2 전송 트랜지스터(Tr1b), 리셋 트랜지스터(Tr2a), 증폭 트랜지스터(Tr3), 선택 트랜지스터(Tr4) 및, 수광부용 리셋 트랜지스터(Tr2b)를 갖고 구성되어 있다.
제1 전송 트랜지스터(Tr1a)의 소스는 수광부(16)의 아노드 측에 접속되어 있고, 드레인은 신호 전하를 일시적으로 유지해 두는 전하 축적 용량부(17a)에 접속되어 있다. 그리고, 제1 전송 트랜지스터(Tr1a)의 게이트 전극(21a)에는, 전송 펄스(φTRG)가 공급된다.
제2 전송 트랜지스터(Tr1b)의 소스는 전하 축적 용량부(17a)에 접속되어 있고, 드레인은 플로팅 디퓨전부(17b)에 접속되어 있다. 그리고, 제2 전송 트랜지스터(Tr1b)의 게이트 전극(21b)에는, 판독 펄스(φROG)가 공급된다.
리셋 트랜지스터(Tr2a)의 소스는 플로팅 디퓨전부(17b)에 접속되어 있고, 드레인은 전원 전압(VDD)에 접속되어 있다. 또한, 리셋 트랜지스터(Tr2a)의 게이트 전극(22a)에는 리셋 펄스(φRST)가 공급된다.
증폭 트랜지스터(Tr3)의 게이트 전극(23)에는, 플로팅 디퓨전부(17b)가 전기적으로 접속되어 있다. 또한, 증폭 트랜지스터(Tr3)의 소스는 전원 전압(VDD)에 접속되어 있고, 드레인은 선택 트랜지스터(Tr4)의 소스에 접속되어 있다.
선택 트랜지스터(Tr4)의 소스는, 증폭 트랜지스터(Tr3)의 드레인에 접속되어 있고, 소스는, 수직 신호선(13)에 접속되어 있다. 또한, 선택 트랜지스터(Tr4)의 게이트 전극(24)에는 선택 펄스(φSEL)가 공급된다.
수광부용 리셋 트랜지스터(Tr2b)의 소스는 수광부(16)의 아노드 측에 접속되어 있고, 드레인은 전원 전압(VDD)에 접속되어 있다. 또한, 수광부용 리셋 트랜지스터(Tr2b)의 게이트 전극(22b)에는, 수광부용 리셋 펄스(φOFG)가 공급된다.
이와 같은 글로벌 셔터 기능을 갖는 고체 촬상 장치에 있어서는, 수광부용 리셋 펄스(φOFG)를 온 하는 것에 의해, 전 픽셀 동시에 수광부(16)의 전위가 전원 전압(VDD) 부근의 전위로 리셋된다.
그리고, 수광부용 리셋 펄스(φOFG)를 오프 하는 것에 의해, 전 픽셀 동시에 수광부(16)에서 노광을 시작한다. 그 후, 전 픽셀 동시에 전송 펄스(φTRG)를 온 하는 것에 의해, 노광을 종료함과 동시에, 수광부(16)에서 생성, 축적된 신호 전하를 전하 축적 용량부(17a)에 전송한다.
그 후, 픽셀(4)마다 판독 펄스(φROG)를 온 하는 것에 의해, 전하 축적 용량부(17a)에 유지되고 있던 신호 전하를 플로팅 디퓨전부(17b)로 판독하고, 통상의 고체 촬상 장치와 동일한 방법으로 수직 신호선(13)에 증폭 처리된 픽셀 신호를 출력한다.
이처럼, 글로벌 셔터 기능을 갖는 고체 촬상 장치에서는, 전 픽셀 동시의 동작이 필요해진다. 이와 같은 경우에도, 본 실시형태예의 고체 촬상 장치(1)에서는, 픽셀 구동 회로(11)을 픽셀(4)의 바로 아래에 배치하는 것으로, 픽셀 구동 회로(11)와 픽셀(4)과의 거리를 현저하게 단축할 수 있고, 구동 펄스의 지연이나 무디어짐을 억제할 수 있다. 이 때문에, 전 픽셀을 동시에, 또한, 고속으로 구동하는 것이 가능해진다. 이것에 의해, 전 픽셀에서 거의 완전한 동시성을 유지하는 고속 구동이 가능해지고, 픽셀 얼룩 등의 발생도 거의 해소된다.
본 실시형태예의 고체 촬상 장치(1)는, 제1의 칩(2)과 제2의 칩(3)을, 마이크로 범프(35)로 구성된 접속부(12)에 의해 접속하는 구성으로 했지만, 관통 비어에 의해 접속부(12)를 구성해도 좋다.
[1. 4 변형예]
도 9에, 본 실시형태예의 변형예에 관계된 고체 촬상 장치(1)의 픽셀부(5)에 있어서의 전기적인 접속 관계를 나타내는 블록도를 나타낸다.
도 9에서, 도 6에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
변형예에 관계된 고체 촬상 장치에서는, 인접한 2열분의 픽셀(4)에 대해 1개의 픽셀 구동 회로(11)가 대응하도록, 복수의 픽셀 구동 회로(11)가 형성되어 있다. 또한, 도시를 생략하지만, 변형예에 관계된 고체 촬상 장치에서는, 제1의 칩(2)과 제2의 칩(3)은, 각 픽셀 구동 회로(11)가 2열분의 픽셀(4)의 하부에 배치되도록 적층된다.
변형예에 관계된 고체 촬상 장치에서는, 1개의 픽셀 구동 회로(11)로부터 2열분의 각 픽셀(4)에, 각각, 전송 배선(37), 리셋 배선(38), 선택 배선(39)을 통해 전송 펄스, 리셋 펄스, 선택 펄스를 공급하고 있다.
이처럼, 2열분의 픽셀(4)에 1개의 픽셀 구동 회로(11)로부터 구동 펄스를 공급하는 경우도, 각 픽셀(4)과, 각 픽셀(4)을 구동하기 위한 구동 펄스를 생성하는 픽셀 구동 회로(11)의 거리가 가깝기 때문에, 구동 펄스의 지연이나 무디어짐을 억제할 수 있다. 그 밖에, 제1의 실시형태의 고체 촬상 장치(1)와 동일한 효과를 얻을 수 있다.
도 9에 나타내는 변형예에서는, 2열분의 픽셀(4)에 1개의 픽셀 구동 회로(11)를 접속한 예로 했지만, 2열 이상의 복수열분의 픽셀(4)에, 1개의 픽셀 구동 회로(11)를 접속하는 예로 하여도 좋다. 이 경우, 픽셀 구동 회로(11)로부터 픽셀(4)에 공급되는 각각의 구동 펄스의 지연이나 무디어짐이 발생하지 않는 정도로, 공통의 픽셀 구동 회로(11)로 구동되는 픽셀(4)을 늘릴 수 있다.
이처럼, 1개의 픽셀 구동 회로(11)로 구동되는 픽셀(4)을 어느 정도 그룹화하는 것에 의해, 픽셀 구동 회로(11)의 수를 삭감할 수 있다. 이 때문에, 픽셀(4)을 구동하는 구동 펄스의 지연이나 무디어짐이 일어나지 않는 범위내에서의 회로 구성의 간소화를 매우 적합하게 도모할 수 있다.
<2. 제2의 실시형태：고체 촬상 장치>
다음에, 본 발명의 제2의 실시형태에 관한 고체 촬상 장치에 관하여 설명한다. 도 10의 A, B는, 본 실시형태예에 관계된 고체 촬상 장치(41)의 대략 사시도, 및 윗면에서 본 대략 구성도이다. 또한, 도 11의 A는, 제1의 칩(42)의 대략 구성도이고, 도 11의 B는, 제2의 칩(43)의 대략 구성도이다.
도 10, 11에서, 도 3, 4에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
본 실시형태예에 있어서는, 제2의 칩(43)은, 제어 회로(9), 타이밍 동기 회로(10), 픽셀 구동 회로(11)을 갖는 것과 함께, 칼럼 신호 처리 회로(6), 수평 구동 회로(7) 등의 후단의 주변 처리 회로를 갖고 있다. 따라서 제1의 칩(42)에는, 도 9의 A에 나타낸 바와 같이, 픽셀부(5)만이 형성되어 있다.
또한, 제2의 칩(43)에서는, 도 11의 B에 나타낸 바와 같이, 1개의 픽셀(4)에 1개씩 대응하도록 복수의 픽셀 구동 회로(40)가 형성되어 있다. 또한, 도시를 생략하지만, 실제로는, 제1의 칩(42)에 형성된 수직 신호선(13)은, 제2의 칩(43)에 형성된 칼럼 신호 처리 회로(6)에 전기적으로 접속되어 있다.
그리고, 도 10의 A, B에 나타낸 바와 같이, 제1의 칩(42) 및 제2의 칩(43)은, 각 픽셀(4)의 바로 아래에, 각 픽셀 구동 회로(40)가 배치되도록 적층된다. 그리고, 각 픽셀(4)과, 그 픽셀(4)에 대응하는 픽셀 구동 회로(40)는, 접속부(12)에 의해 접속되어 있다.
도 12은, 본 실시형태예의 고체 촬상 장치(41)의 픽셀부(5)에 있어서의 전기적인 접속 관계를 나타내는 블록도이다. 도 12에 있어서, 도 6에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
도 12에 나타낸 바와 같이, 본 실시형태예의 고체 촬상 장치(41)에서는, 각 픽셀(4)은, 각각 다른 픽셀 구동 회로(40)에 의해 구동된다.
본 실시형태예의 고체 촬상 장치(41)에 있어서도, 픽셀 구동 회로(40)를, 각 픽셀(4)의 바로 아래에 배치하는 것에 의해, 각 픽셀(4)과 그 픽셀(4)을 구동하는 픽셀 구동 회로(40)와의 거리가 가까워지고, 각 픽셀(4)이 대응하는 픽셀 구동 회로(40)에 의해 직접 구동된다. 이 때문에, 픽셀(4)에 공급되는 구동 펄스의 지연이나 무디어짐이 억제되고, 고속 구동이 가능해진다.
또한, 본 실시형태예의 고체 촬상 장치(41)에서는, 픽셀(4)로부터 출력된 픽셀 신호를 처리하는 후단의 신호 처리 회로(칼럼 신호 처리 회로(6), 또는 수평 구동 회로(7) 등)를, 픽셀 구동 회로(40)가 형성된 제2의 칩(43)에 형성하고 있다. 이것에 의해, 발열량이 큰 회로부분을, 픽셀(4)로부터 완전하게 분리할 수 있기 때문에, 발열에 의한 화질의 열화를 극력 억제할 수 있기 때문에, 또한, 양질인 화질을 얻을 수 있다.
본 실시형태예에 있어서는, 1개의 픽셀(4)에 대해 1개의 픽셀 구동 회로(40)를 형성한 예로 했지만, 인접한 복수의 픽셀(4)에 대해, 1개의 픽셀 구동 회로(40)를 형성한 예로 하여도 좋다. 이 경우, 픽셀 구동 회로(40)로부터 픽셀에 공급되는 각각의 구동 펄스의 지연이나 무디어짐이 발생하지 않을 정도로, 공통의 픽셀 구동 회로(40)로 구동되는 픽셀(4)을 늘릴 수 있다.
이처럼, 본 실시형태예에 있어서도, 1개의 픽셀 구동 회로(40)로 구동되는 픽셀(4)을 어느 정도 그룹화하는 것에 의해, 픽셀 구동 회로(40)의 수를 삭감할 수 있다. 이 때문에, 픽셀(4)을 구동한 구동 펄스의 지연이나 무디어짐이 일어나지 않는 범위내에서의 회로 구성의 간소화를 매우 적합하게 도모할 수 있다.
그 밖에, 제1의 실시형태와 동일한 효과를 얻을 수 있다.
<3. 제4의 실시형태：고체 촬상 장치>
다음에, 본 발명의 제4의 실시형태에 관한 고체 촬상 장치에 관하여 설명한다. 도 13은, 본 실시형태예의 고체 촬상 장치의 픽셀, 픽셀 구동 회로, 및 접속부를 포함하는 영역의 단면 구성도이다. 본 실시형태예의 전체의 구성은, 도 1의 A, B와 마찬가지이기 때문에, 중복 설명을 생략한다. 또한, 도 13에서, 도 5 에 대응하는 부분에는 동일 부호를 붙이고 중복 설명을 생략한다.
본 실시형태예의 고체 촬상 장치는, 이면 조사형의 고체 촬상 장치를 예로 한 것이고, 제1의 칩(63)의 구성이, 제1의 실시형태예와 다른 예이다.
도 13에 나타낸 바와 같이, 제1의 칩(63)은, 수광부(56)가 형성된 기판(55)과, 다층 배선층(61)과, 컬러 필터층(29)과, 온칩 마이크로렌즈(30)를 포함하여 구성되어 있다.
기판(55)은, 실리콘으로 된 반도체 기판에 의해 구성되어 있다. 광입사측으로 된 기판(55)의 이면측에는, 수광부(56)가 형성되어 있다. 또한, 기판(55)의 표면측에는, 플로팅 디퓨전부(57)와, 소망하는 MOS 트랜지스터의 소스·드레인을 구성하는 불순물 영역(58, 59, 60)이 형성되어 있다.
수광부(56)는, 포토다이오드에 의해 구성되어 있다. 또한, 플로팅 디퓨전부(57)는, 수광부(56)에 인접한 영역에 형성된 불순물 영역에 의해 구성되어 있다. 또한, 각 불순물 영역(58, 59, 60)은, 기판(44) 표면측의 소망하는 영역에 형성되어 있다.
다층 배선층(61)은, 기판(55)의 표면측에 형성되어 있다. 다층 배선층(61)ㅇ에서는, 기판(55) 표면에 게이트 절연막(50)을 통해 소망하는 MOS 트랜지스터를 구성하는 게이트 전극(51, 52, 53, 54)이 형성되어 있다. 수광부(56)와 플로팅 디퓨전부(57) 사이에 형성된 게이트 전극(51)은, 전송 트랜지스터(Tr1)의 게이트 전극으로 된다. 또한, 플로팅 디퓨전부(57)와 불순물 영역(58) 사이에 형성된 게이트 전극(52)은, 리셋 트랜지스터(Tr2)의 게이트 전극으로 된다. 또한, 불순물 영역(58)과 불순물 영역(59) 사이에 형성된 게이트 전극(53)은, 증폭 트랜지스터(Tr3)의 게이트 전극으로 된다. 또한, 불순물 영역(59)과 불순물 영역(60) 사이에 형성된 게이트 전극(54)은, 선택 트랜지스터(Tr4)의 게이트 전극으로 된다. 그리고, 이 다층 배선층(61)에서는, 게이트 전극(51, 52, 53, 54) 상부에는, 복수층(본 실시형태예에서는 2 층)의 배선층(64)이, 층간 절연막(62)를 통해 형성되어 있다.
제1의 칩(63)을 구성하는 다층 배선층(61)의 기판(55)과는 반대측의 면상에는, 전송 트랜지스터(Tr1), 리셋 트랜지스터(Tr2), 선택 트랜지스터(Tr4)의 게이트 전극(51, 52, 54)에 접속된 배선이, 마이크로 패드(34)에 의해 인출되어 있다.
컬러 필터층(29)은, 광입사측으로 된 기판(55)의 이면측에 형성되고, 예를 들면, R(적색),G(녹색),B(청색)의 컬러 필터가 픽셀마다 배열되어 있다.
온칩 마이크로렌즈는, 컬러 필터층(29) 상부에 형성되어 있고, 입사한 빛을 수광부(56)에 효율적으로 집광하도록 마련되어 있다.
이처럼, 본 실시형태예에서는, 기판(55)의 다층 배선층(61)이 형성된 측과는 반대측인 기판(55) 이면측이 광입사측으로 된다.
본 실시형태예의 고체 촬상 장치에 있어서도, 제1의 칩(63)에 형성된 마이크로 패드(34)와, 제2의 칩(3)에 형성된 마이크로 패드(45)가 마이크로 범프(35)에 의해 접속되어 있다. 이것에 의해, 제2의 칩(3)에 형성된 픽셀 구동 회로(11)가 제1의 칩(63)의 픽셀에 접속된다.
그리고, 본 실시형태예에 있어서도, 제1의 실시형태와 마찬가지로, 1 열의 픽셀에 대응하여 1개의 픽셀 구동 회로(11)가 구성된다.
본 실시형태예의 고체 촬상 장치에서는, 제1의 칩(63)에서, 기판(55) 표면의 다층 배선층(61)이 형성된 측이, 제2의 칩(3)과의 접합면으로 되고, 기판(55) 이면측이 광입사측으로 되어 있다. 이 때문에, 기판(55)의 광입사측에는 수광부(56)만이 형성되기 때문에, 수광면적을 크게 취할 수 있고, 포화 전하량을 크게 할 수 있다.
또한, 제1의 칩(63)의 다층 배선층(61) 측이 제2의 칩(3) 측에 배치되기 때문에, 제2의 칩(3)에 형성된 픽셀 구동 회로(11)와, 제1의 칩(63)의 픽셀과의 접속이 용이해진다. 즉, 제1의 실시형태에서는, 도 5에 나타냈던 것처럼 픽셀 구동 회로(11)와 픽셀(4)과의 접속을 위해, 기판(15)에 콘택트부(31, 32, 33)를 형성할 필요가 있지만, 본 실시형태예에서는 그 필요가 없다. 이 때문에, 제1의 칩(63)과 제2의 칩(3)을 접속하기 위해 필요한 공정 수의 감소가 도모된다.
그 밖에, 제1의 실시형태와 동일한 효과를 얻을 수 있다.
또한, 본 실시형태예의 구성은, 제2의 실시형태에도 적용 가능하다.
상술의 제1의 실시형태~제3의 실시형태에서는, 입사광량에 따른 신호 전하를 물리량으로서 검지하는 단위 픽셀이 행렬 형상으로 배치되어 이루어진 CMOS형 고체 촬상 장치에 적용한 경우를 예로 들어 설명했다. 그렇지만, 본 발명은 CMOS형 고체 촬상 장치에의 적용에 한정되는 것이 아니다. 또한, 픽셀이 2차원 매트릭스 형상으로 형성된 픽셀부의 픽셀열마다 칼럼 회로를 배치하여 이루어지는 칼럼 방식의 고체 촬상 장치 전반으로 한정하는 것도 아니다.
또한, 본 발명은, 가시광의 입사광량의 분포를 검지하고 화상으로서 촬상하는 고체 촬상 장치에의 적용에 한정되지 않고, 적외선이나 X 선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치에도 적용 가능하다. 또한, 광의의 의미로서, 압력이나 정전 용량 등, 다른 물리량의 분포를 검지하고 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대해 적용 가능하다.
또한, 본 발명은, 픽셀부의 각 단위 픽셀을 행 단위로 순서대로 주사하고 각 단위 픽셀로부터 픽셀 신호를 판독하는 고체 촬상 장치에 한정되는 것이 아니다. 픽셀 단위로 임의의 픽셀을 선택하고, 해당 선택 픽셀로부터 픽셀 단위로 신호를 판독하는 X-Y 어드레스형의 고체 촬상 장치에 대해서도 적용 가능하다.
또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 픽셀부와, 신호 처리부 또는 광학계가 함께 패키지화 된 촬상 기능을 갖는 모듈상의 형태라도 좋다.
또한, 본 발명은, 고체 촬상 장치로의 적용에 한정되는 것이 아니고, 촬상 장치에도 적용 가능하다. 여기에서, 촬상 장치란, 디지털 카메라나 비디오 카메라 등의 카메라 시스템이나, 휴대 전화기 등의 촬상 기능을 갖는 전자 기기에 관한 것을 말한다. 또한, 전자 기기에 탑재된 상기 모듈상의 형태, 즉 카메라 모듈을 촬상 장치라고 하는 경우도 있다.
<4. 제4의 실시형태：전자 기기>
다음에, 본 발명의 제4의 실시형태에 관한 전자 기기에 관하여 설명한다. 도 14는, 본 실시형태예에 관계된 전자 기기(200)의 대략 구성도이다.
본 실시형태예의 전자 기기(200)는, 상술한 본 발명의 제1의 실시형태에 있어서 고체 촬상 장치(1)를 전자 기기(카메라)에 이용하는 경우의 실시형태를 나타낸다.
본 실시형태에 관한 전자 기기(200)는, 고체 촬상 장치(1)와, 광학 렌즈(210)와, 셔터 장치(211)와, 구동 회로(212)와, 신호 처리 회로(213)를 갖는다.
광학 렌즈(210)는, 피사체로부터의 상광(입사광)을 고체 촬상 장치(1)의 촬상 면상에 결상시킨다. 이것에 의해 고체 촬상 장치(1) 안에 일정 기간 해당 신호 전하가 축적된다.
셔터 장치(211)는, 고체 촬상 장치(1)로의 광조사 기간 및 차광 기간을 제어한다.
구동 회로(212)는, 고체 촬상 장치(1)의 전송 동작 및 셔터 장치(211)의 셔터 동작을 제어하는 구동 신호를 공급한다. 구동 회로(212)로부터 공급되는 구동 신호(타이밍 신호)에 의해, 고체 촬상 장치(1)의 신호 전송을 행한다. 신호 처리 회로(213)는, 각종의 신호 처리를 행한다. 신호 처리가 행해진 영상 신호는, 메모리 등의 기억 매체에 기억되거나, 또는 모니터에 출력된다.
본 실시형태예의 전자 기기(200)에서는, 고체 촬상 장치(1)에서, 동시각성을 유지하는 고속 구동이 가능해지기 때문에, 픽셀 얼룩이 절감되고, 화질의 향상이 도모된다.
이처럼, 고체 촬상 장치(1)를 적용할 수 있는 전자 기기(200)로서는, 카메라로 한정되는 것이 아니고, 디지털 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에 적용 가능하다.
본 실시형태예에 있어서는, 고체 촬상 장치(1)를 전자 기기에 이용하는 구성으로 했지만, 전술한 제2의 실시형태 및 제3의 실시형태에 있어서의 고체 촬상 장치를 이용하는 것도 가능하다.
<5. 제5의 실시형태에 관련된 고체 촬상 장치>
(시스템 구성)
도 15는, 제5의 실시형태에 관련된 고체 촬상 장치, 예를 들면 X-Y 어드레스형 고체 촬상 장치의 일종인 CMOS 이미지 센서의 시스템 구성의 대략을 나타내는 시스템 구성도이다. 여기에서, CMOS 이미지 센서란, CMOS 프로세스를 응용하거나, 또는 부분적으로 사용하여 작성된 이미지 센서이다.
제5의 실시형태는 전술의 제1 내지 제4의 실시형태에 관련된 실시형태의 실시와 함께 행하는 것이 가능하다.
이하, 210은 CMOS 이미지 센서, 211은 반도체 기판(칩), 212는 픽셀 어레이부, 213은 행 주사부, 214는 칼럼 처리부, 215는 열 주사부, 217은 픽셀 구동선, 218은 수직 신호선, 220은 단위 픽셀, 221은 포토다이오드, 222는 전송 트랜지스터, 223은 리셋 트랜지스터, 224는 증폭 트랜지스터, 225는 선택 트랜지스터, 226은 플로팅 디퓨전부(FD 부), 230, 230A, 230B, 230C, 230D는 고체 촬상 장치, 231은 반복 배열 패턴 회로, 232, 232A, 232B는 제1의 칩, 233은 조정 회로, 234는 제2의 칩, 235, 235A, 235B는 접속부, 2331-1~ 2331-m는 가변 지연 회로, 2332는 불휘발성 메모리를 나타낸다.
본 적용예에 관계된 CMOS 이미지 센서(210)은, 반도체 기판(이하, "칩"이라고 기술하는 경우도 있다)(211) 위에 형성된 픽셀 어레이부(212)와, 해당 픽셀 어레이부(212)와 동일한 칩(211) 위에 집적된 주변 회로부를 갖는 구성으로 되어 있다. 본 예에서는, 주변 회로부는, 예를 들면, 행 주사부(수직 구동부)(213), 칼럼 처리부(214) 및 열 주사부(수평 구동부)(215) 등으로부터 이루어진다.
픽셀 어레이부(212)에는, 입사광량에 따른 전하량의 광 전하를 발생하고 내부에 축적하는 광전 변환부를 갖는 단위 픽셀(이하, 단지 "픽셀"이라고 기술하는 경우도 있다)이 행렬 형상으로 2차원 배치되어 있다. 단위 픽셀의 구체적인 구성에 관해서는 후술한다.
픽셀 어레이부(212)에는 또한, 행렬 형상의 픽셀 배열에 대해 픽셀행마다 픽셀 구동선(217)이 수평 방향(픽셀열이 나란한 방향)을 따라 배선되고, 픽셀열마다 수직 신호선(218)이 수직 방향(픽셀행이 나란한 방향)을 따라 배선되어 있다. 픽셀 구동선(217)은, 픽셀로부터 신호를 판독하는 구동을 행하는 구동 신호를 전송한다. 도 15에서는, 픽셀 구동선(217)에 관하여 1개의 배선으로서 나타내고 있지만, 1개에 한정된 것이 아니다. 픽셀 구동선(217)의 일단은, 행 주사부(213)의 각 행에 대응하는 출력단에 접속되어 있다.
행 주사부(213)는, 시프트 레지스터나 디코더 등에 의해 구성되고, 픽셀 어레이부(212)의 각 픽셀을, 전 픽셀 동시 또는 행 단위 등으로 구동하는 픽셀 구동부이다. 본 예에서는, 행 주사부(213)는, 어드레스를 임의로 지정 가능한 디코더부(2131)와, 해당 디코더부(2131)에 의한 어드레스 지정에 대응하는 픽셀 구동선(17)을 구동하는 드라이버부(2132)에 의하여 구성되어 있다.
이 행 주사부(213)에 있어서, 디코더부(2131)는, 활성화 신호(ENva)에 동기하여 구동하는 행(va1~vam)을 지정한다. 이 행 지정을 받고, 드라이버부(2132)는, 픽셀 구동 신호(vb1~vbm)를 활성화하고, 디코더부(2131)에 의해 지정되는 행의 각 픽셀에 대해 픽셀 구동선(17)을 통해 부여하는 것으로, 셔터, 노광, 전송, 판독 등의 제어를 행한다. 도 15에 있어, ENvb는 드라이버부(2132)의 픽셀 구동 신호이다.
행 주사부(213)는 그 구체적인 구성에 관해서는 도시를 생략하지만, 일반적으로, 판독 주사계와 소거(sweeping) 주사계의 2개의 주사계를 갖는 구성으로 되어 있다. 판독 주사계는, 단위 픽셀로부터 신호를 판독하기 위해, 픽셀 어레이부(212)의 단위 픽셀을 행 단위로 순서대로 선택 주사한다. 단위 픽셀로부터 판독되는 신호는 아날로그 신호이다. 소거 주사계는, 판독 주사계에 의해 판독 주사가 행해지는 판독 행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소거 주사를 행한다.
이 소거 주사계에 의한 소거 주사에 의해, 판독 행의 단위 픽셀의 광전 변환 소자로부터 불필요한 전하가 소거되는 것으로, 해당 광전 변환 소자가 리셋된다. 그리고, 이 소거 주사계에 의한 불필요 전하의 소거(리셋)에 의해, 이른바 전자 셔터 동작이 행해진다. 여기에서, 전자 셔터 동작이란, 광전 변환 소자의 광 전하를 버리고, 새롭게 노광을 시작하는(광 전하의 축적을 시작하는) 동작에 관한 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독된 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응하는 것이다. 그리고, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소거 타이밍으로부터, 이번의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위 픽셀에 있어서 광 전하의 축적 기간(노광 기간)으로 된다.
행 주사부(213)에 의해 선택 주사된 픽셀행의 각 단위 픽셀로부터 출력되는 신호는, 수직 신호선(218)의 각각을 통하여 칼럼 처리부(214)에 공급된다. 칼럼 처리부(214)는, 픽셀 어레이부(212)의 픽셀열마다, 선택행의 각 픽셀로부터 수직 신호선(218)을 통하여 출력된 신호에 대하여 소정의 신호 처리를 행함과 동시에, 신호 처리 후의 픽셀 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(214)는, 단위 픽셀의 신호를 받고 해당 신호에 대하여, 예를 들면 CDS(Correlated Double Sampling; 상관 이중 샘플링)에 의한 노이즈 제거나, 신호 증폭이나, AD(아날로그-디지털) 변환 등의 신호 처리를 행한다. 노이즈 제거 처리에 의해, 리셋 노이즈나 증폭 트랜지스터의 임계치 분산 등의 픽셀 고유의 고정 패턴 노이즈가 제거된다.
본 예에서는, AD 변환을 실현하기 위해, 칼럼 처리부(214)는, 비교 회로부(2141) 및 카운터부(2142)를 갖는 구성으로 되어 있다. 이 칼럼 처리부(214)에 있어서, 비교 회로부(2141)는, 활성화 신호(ENha)를 받고 수직 신호선(218)을 통하여 판독된 아날로그 픽셀 신호(sl1~sln)를, 어떤 경사를 가진 선형으로 변화하는 경사 파형의 참조 전압과 비교한다.
카운터부(2142)는, 활성화 신호(ENhb)를 받고 일정 주기의 클록에 동기하여 카운트 동작을 시작한다. 그리고, 아날로그 픽셀 신호(sl1~sln)와 참조 전압이 교차하고, 비교 회로부(2141)의 출력이 반전하면, 그 반전 출력(ha1~han)을 받고 카운터부(2142)는 카운트 동작을 정지한다. 그리고, 카운터부(2142)의 최종적인 카운트 값이, 아날로그 픽셀 신호의 크기에 따른 디지탈 신호로 된다.
열 주사부(215)는, 시프트 레지스터나 디코더 등에 의해 구성되고, 칼럼 처리부(214)의 픽셀열에 대응하는 단위 회로를 순번대로 선택한다. 이 열 주사부(215)에 의한 선택 주사에 의해, 칼럼 처리부(214)에서 신호 처리된 픽셀 신호가 순번대로 수평 버스(219)에 출력되고, 해당 수평 버스(219)를 통하여 칩(211)의 외부에 전송된다.
(단위 픽셀의 회로 구성)
도 16은, 단위 픽셀(220)의 회로 구성의 일례를 나타내는 회로도이다. 도 16에 나타낸 바와 같이, 본 회로예에 관계된 단위 픽셀(220)은, 광전 변환부인 예를 들면 포토다이오드(221)에 더하여, 예를 들면 전송 트랜지스터(222), 리셋 트랜지스터(223), 증폭 트랜지스터(224) 및 선택 트랜지스터(225)의 4개의 트랜지스터를 갖는 픽셀 회로로 되어 있다.
여기에서는, 이들 트랜지스터(222~225)로서, 예를 들면 N 채널의 MOS 트랜지스터를 이용하고 있다. 단, 여기에서 예시한 전송 트랜지스터(222), 리셋 트랜지스터(223), 증폭 트랜지스터(224) 및 선택 트랜지스터(225)의 도전형의 조합은 일례에 지나지 않고, 이러한 조합에 한정되는 것이 아니다.
이 단위 픽셀(220)에 대하여, 픽셀 구동선(217)으로서, 예를 들면, 전송선(2171), 리셋선(2172) 및 선택선(2173)의 3개의 구동 배선이 동일 픽셀행의 각 픽셀에 관하여 공통으로 마련되어 있다. 이들 전송선(2171), 리셋선(2172) 및 선택선(2173)의 각 일단은, 행 주사부(213)의 각 픽셀행에 대응하는 출력단에 픽셀행 단위로 접속되어 있다.
포토다이오드(221)는, 아노드 전극이 부측 전원(예를 들면, 그라운드)에 접속되어 있고, 수광한 빛을 그 광량에 따른 전하량의 광 전하(여기에서는, 광 전자)로 광전 변환한다. 포토다이오드(221)의 캐소드 전극은, 전송 트랜지스터(222)를 통해 증폭 트랜지스터(224)의 게이트 전극과 전기적으로 접속되어 있다. 증폭 트랜지스터(224)의 게이트 전극과 전기적으로 연결된 노드(226)를 FD(플로팅 디퓨전)부라고 부른다.
전송 트랜지스터(222)는, 포토다이오드(221)의 캐소드 전극과 FD부(226) 사이에 접속되어 있다. 전송 트랜지스터(222)의 게이트 전극에는, 고레벨(예를 들면, Vdd 레벨)의 액티브(이하, "High 액티브"라고 기술한다)의 전송 펄스(φTRF)가 전송선(2171)을 통해 제공된다. 전송 펄스(φTRF)가 제공되는 것으로, 전송 트랜지스터(222)는 온 상태로 되고 포토다이오드(221)에서 광전 변환된 광 전하를 FD부(226)로 전송한다.
리셋 트랜지스터(223)는, 드레인 전극이 픽셀 전원(Vdd)에, 소스 전극이 FD부(226)에 각각 접속되어 있다. 리셋 트랜지스터(223)의 게이트 전극에는, 포토다이오드(221)로부터 FD부(226)로의 신호 전하의 전송에 앞서, High 액티브의 리셋 펄스(φRST)가 리셋선(2172)를 통해 제공된다. 리셋 펄스(φRST)가 제공되는 것으로, 리셋 트랜지스터(223)는 온 상태로 되고, FD부(226)의 전하를 픽셀 전원(Vdd)으로 방전시키는 것에 의해 해당 FD부(226)를 리셋한다.
증폭 트랜지스터(224)는, 게이트 전극이 FD부(226)에, 드레인 전극이 픽셀 전원(Vdd)에 각각 접속되어 있다. 그리고, 증폭 트랜지스터(224)는, 리셋 트랜지스터(223)에 의해 리셋한 후의 FD부(226)의 전위를 리셋 신호(리셋 레벨)로서 출력한다. 증폭 트랜지스터(224)는 또한, 전송 트랜지스터(222)에 의해 신호 전하를 전송한 후의 FD부(226)의 전위를 광 축적 신호(신호 레벨)로서 출력한다.
선택 트랜지스터(225)는, 예를 들면, 드레인 전극이 증폭 트랜지스터(224)의 소스 전극에, 소스 전극이 수직 신호선(218)에 각각 접속되어 있다. 선택 트랜지스터(225)의 게이트 전극에는, High 액티브의 선택 펄스(φSEL)가 선택선(2173)을 통해 제공된다. 선택 펄스(φSEL)가 제공되는 것으로, 선택 트랜지스터(225)는 온 상태로 되고 단위 픽셀(220)을 선택 상태로 하여, 증폭 트랜지스터(224)로부터 출력된 신호를 수직 신호선(218)으로 중계한다.
여기에서, 전송 펄스(φTRF), 리셋 펄스(φRST) 및 선택 펄스(φSEL)가, 전술한 드라이버부(2132)로부터 픽셀 구동선(217)을 통해 출력되는 픽셀 구동 신호(vb1~vbm)에 상당한다. 또한, 선택 트랜지스터(225)에 관해서는, 픽셀 전원(Vdd)과 증폭 트랜지스터(224)의 드레인 사이에 접속한 회로 구성을 취하는 것도 가능하다.
또한, 단위 픽셀(220)로서는, 상기 구성의 4개의 트랜지스터로 된 픽셀 구성의 것에 한정되는 것이 아니다. 예를 들면, 증폭 트랜지스터(224)와 선택 트랜지스터(225)를 겸용하는 3개의 트랜지스터로 된 픽셀 구성의 것 등이라도 좋고, 그 픽셀 회로의 구성은 중요하지 않다.
(반복 배열 패턴 회로)
상기 구성의 CMOS 이미지 센서(210)에 있어서, 행 주사부(213)가 수직 방향의 반복 배열 패턴 회로로 된다. 그리고, 디코더부(2131) 및 드라이버부(2132)가, 수직 방향에서 규칙적으로 반복하여 배열되는 단위 회로로 된다. 또한, 칼럼 처리부(214)나 열 주사부(215) 등이 수평 방향의 반복 배열 패턴 회로로 된다. 그리고, 비교 회로부(2141) 및 카운터부(2142)나, 열 주사부(215)의 픽셀열마다의 단위 회로가, 수평 방향에서 규칙적으로 반복하여 배열되는 단위 회로로 된다. 또한, 수평 방향의 반복 배열 패턴 회로로서는, 픽셀열마다 수직 신호선(218)의 일단에 접속된 정전류원 등도 들 수 있다.
여기에서, 구체적인 반복 배열 패턴의 일례로서 행 주사부(213)의 드라이버부(2132)에 관하여, 도 17을 이용하여 설명한다. 도 17은, 행 주사부(213)의 드라이버부(2132)의 회로 구성의 일례를 나타내는 블록도이다.
도 17에 나타낸 바와 같이, 드라이버부(2132)는, 픽셀 어레이부(212)의 행 수(m)에 대응하는 m개씩의 OR 게이트(21321-1~21321-m) 및 버퍼(21322-1~21322-m)에 의해 구성되어 있다. OR 게이트(21321-1~21321-m)는, 디코더부(2131)로부터 개별적으로 주어지는 행 지정 신호(va1~vam)와, 전송선(21323)을 통하여 공통으로 부여되는 전 픽셀 구동 신호(ENvb)를 2 입력으로 하고 있다. 버퍼(21322-1~21322-m)는, 전원 패드(21324) 및 전원선(21325)을 통해 전원 전압을 수신하고, OR 게이트(21321-1~21321-m)의 출력을 받고 픽셀 구동 신호(vb1~vbm)를 출력한다.
이처럼, 반복 배열 패턴 회로의 일례인 드라이버부(2132)는, OR 게이트(21321-1~21321-m) 및 버퍼(21322-1~21322-m)가 수직 방향(픽셀행이 나란한 방향)으로 반복하여 배열된 구성으로 되어 있다.
(신호의 활성/비활성 타이밍의 지연의 문제)
이 드라이버부(2132)에 있어서, 전 픽셀 구동 신호(ENvb)를 전송하는 전송선(21323)의 배선 길이에 의한 기생 저항 및 기생 용량의 차이에 의해 지연 시간차가 생기거나, 전원 패드(21324)로부터의 거리에 따라서 IR 드롭의 크기의 차이가 생기거나 한다. 그리고, 지연 시간차나 IR 드롭 양의 차이의 발생에 의해, 도 18에 나타낸 바와 같이, 픽셀 구동 신호(vb1~vbm)의 활성/비활성 타이밍에, 수직 방향의 위치(행 위치)에 따라 차가 생긴다.
여기에서, 활성/비활성 타이밍이란, 픽셀 구동 신호(vb1~vbm)가 정논리(High 액티브)의 신호의 경우에는, 상승 에지/하강 에지 타이밍, 즉 천이 타이밍에 관한 것을 말한다. 이 활성/비활성 타이밍의 차이는, 픽셀(220)을 구동하는 시간의 차이로 되기 때문에, 수직 방향에 대한 셰이딩이나 동시성의 결여의 원인으로 된다.
<6. 본 실시형태의 특징 부분>
본 발명은, 반복 배열 패턴 회로에 관한 신호의 활성/비활성 타이밍의 차이에 관하여, SIP(system in package)에서는 불가능하다, 픽셀 어레이부(212)의 행 수만큼, 열 수만큼 또는 그것에 준하는 복수행, 복수열의 다수 부분의 동조 보정을 가능하게 한다. 그리고, 본 발명은, SOC 구조에서 생기는 내압 등의 프로세스적인 곤란을 수반하지 않고, 다수 부분의 동조 보정을 실현하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 한 실시형태에 관한 고체 촬상 장치의 시스템 구성의 대략을 도 19에 나타낸다.
도 19에 나타낸 바와 같이, 본 실시형태에서는, 반복 배열 패턴 회로(231)를 제1의 칩(232)에 형성한다. 여기에서, 반복 배열 패턴 회로(231)로는, 픽셀 어레이부(212)의 픽셀행이 나란한 방향(수직 방향) 및 픽셀열이 나란한 방향(수평 방향)의 적어도 일방향에서 단위 회로가 규칙적으로 반복하여 배열되는 회로를 말한다.
예를 들면 도 15에 나타내는 CMOS 이미지 센서(210)에 있어서, 수직 방향에서 단위 회로가 규칙적으로 반복하여 배열되는 반복 배열 패턴 회로(231)로서는, 행 주사부(213)를 들 수 있다. 수평 방향에서 단위 회로가 규칙적으로 반복하여 배열되는 반복 배열 패턴 회로(231)로서는, 칼럼 처리부(214)나, 열 주사부(215)나, 픽셀열마다 수직 신호선(218)의 일단에 접속된 정전류원 등을 들 수 있다.
여기에서, 반복 배열 패턴 회로(231)로서는, 예를 들면 도 17에 나타내는 행 주사부(213)의 경우를 예로 들면, OR 게이트(21321)(21321-1~21321-m) 및 버퍼(21322)(21322-1~21322-m)로 된 회로부분이 단위 회로로 된다. 그리고, OR 게이트(21321) 및 버퍼(21322)로 된 단위 회로는, 픽셀행 단위로 규칙적으로 반복하여 행 수만큼 배열되는 것으로 된다.
반복 배열 패턴 회로(231)가 행 주사부(213)인 경우는, 픽셀 구동 신호(vb1~vbm)가 반복 배열 패턴 회로(231)에 관한 신호(SIG1~SIGm)로 된다. 그와 관련하여, 반복 배열 패턴 회로(231)가 칼럼 처리부(214)인 경우는, 픽셀열마다 비교 회로부(2141)나 카운터부(2142)에 제공되는 활성화 신호(ENha, ENhb)가 반복 배열 패턴 회로(231)에 관한 신호(SIG1~SIGm)로 된다.
한편, 동조 보정을 위한 조정 회로(233)는 제2의 칩(234)에 형성된다. 이 조정 회로(233)는, 배선 길이에 의한 기생 저항 및 기생 용량의 차이나, 전원으로부터의 거리에 의한 IR 드롭 양의 차이에 기인하여 발생하는 신호(SIG1~SIGm)의 활성/비활성 타이밍의 차이를 동조 보정하고 예를 들면 이들 신호의 타이밍을 동시화 한다.
조정 회로(233)는, 반복 배열 패턴 회로(231)의 개개의 단위 회로에 대응하는 복수의 단위 회로인 가변 지연 회로(2331-1~2331-m) 및 기억 소자인 불휘발성 메모리(2332)에 의해 구성되어 있다.
가변 지연 회로(2331-1~2331-m)는, 저항이나 용량, 트랜지스터 단 수나 전류 제어 등의 수단에 의해 지연량이 가변인 구성으로 되어 있고, 반복 배열 패턴 회로(231)에 관한 신호의 활성/비활성 타이밍에 관하여 x 비트의 조정이 가능하다. 여기에서, x는 가변 지연 회로(2331-1~2331-m)의 조정 수이다.
불휘발성 메모리(332)는, m 개의 가변 지연 회로(2331-1~2331-m)에 대하고 개개의 지연량을 설정하기 위한 (m＊x)개의 코드(CODE1[x：1]~CODEm[x：1])를 기억한다.
코드(CODE1[x：1]~CODEm[x：1])는, 시뮬레이션 등에 의해 예측된 예측치, 즉 수직 방향, 수평 방향의 위치에 의해 달라지는 지연량이다. 그리고, 이 지연량은, 반복 배열 패턴 회로(31)에 관한 신호(SIG1~SIGm)의 활성/비활성 타이밍을 조정(보정)하기 위한 정보로서 불휘발성 메모리(2332)에 미리 기억된다.
조정 회로(233)가 형성된 제2의 칩(234)은, 반복 배열 패턴 회로(231)가 형성된 제1의 칩(232)에 대하여 적층된다. 이 적층에 있어서, 제1의 칩(232)에 대한 제2의 칩(234)의 위치의 상하 관계는, 제1의 칩(232)에 픽셀 어레이부(212)가 생성되는 경우, 픽셀(220)에 대한 입사광의 입사 구조(조사 구조)에 의해 정해진다.
구체적으로는, 광전 변환부(포토다이오드(221))에 대하여 배선층이 배치된 측을 표면측으로 했을 때, 해당 표면측에서 입사광을 취입하는 표면 입사형(표면 조사 형)의 픽셀 구조의 경우는, 제2의 칩(234)은 이면측이 되도록 제1의 칩(232)에 대하여 적층된다. 또한, 배선층이 배치된 측과 반대측, 즉 이면측에서 입사광을 취입하는 이면 입사형(이면 조사 형)의 픽셀 구조의 경우는, 제2의 칩(234)은 표면측이 되도록 제1의 칩(232)에 대하여 적층된다.
제1의 칩(232) 위의 반복 배열 패턴 회로(231)의 각 단위 회로와, 제2의 칩(234) 위의 조정 회로(233)의 각 단위 회로, 즉 가변 지연 회로(2331-1~2331-m)는, 접속부(235)에 의해 대응 관계를 가지고 전기적으로 접속된다. 이 접속부(235)는, 제1의 칩(232)으로부터 제2의 칩(234)에 신호를 전송하는 경로와, 제2의 칩(234)으로부터 제1의 칩(232)에 신호를 전송하는 경로의 2개의 경로를 갖고 있다.
접속부(235)는, 주지의 TSV(through silicon via ；실리콘 관통 전극/관통 배선 비어) 등의 3차원 접속 기술을 이용하는 것으로, 반복 배열 패턴 회로(231)의 각 단위 회로와 가변 지연 회로(2331-1~2331-m)를 전기적으로 접속한다. 3차원 접속 기술으로서는, TSV 이외에도, 예를 들면 마이크로 범프를 이용하는 접속 기술 등도 들 수 있다. 접속부(235)에 의해 3차원 접속된 부분은, 반복 배열 패턴 회로(231)의 각 단위 회로가 대응하는 행 수만큼, 열 수만큼 또는 그것에 준하는 복수행, 복수열 단위의 부분이다.
(동조 보정)
상기 구성의 본 실시형태에 관한 고체 촬상 장치(230)에 있어서, 제1의 칩(232) 위의 반복 배열 패턴 회로(231)에서는, 해당 패턴 회로(231) 안의 배선 길이에 의한 기생 저항 및 기생 용량의 차이나, 전원으로부터의 거리에 의한 IR 드롭 양의 차이는 피할 수 없다. 그리고, 이러한 차이 때문에, 수직 방향이나 수평 방향의 위치에 의해 반복 배열 패턴 회로(231)에 관한 신호(SIG1~SIGm)의 활성/비활성 타이밍의 지연이 발생한다.
반복 배열 패턴 회로(231)의 개개의 단위 회로로부터 출력되는 신호(SIG1~SIGm)는, 접속부(235)를 경유하여 일단 제2의 칩(234) 위의 대응하는 가변 지연 회로(2331-1~2331-m)에 공급된다. 가변 지연 회로(2331-1~2331-m)는, 불휘발성 메모리(2332)에 기억되어 있는 코드(CODE1[x：1]~CODEm[x：1])에 근거하는 지연량에, 신호(SIG1~SIGm)에 대하여 개별적으로 타이밍 조정을 행한다. 이 타이밍 조정에 의해, 예를 들면 신호(SIG1~SIGm)의 활성/비활성 타이밍이 동기화(동시화) 할 수 있다.
가변 지연 회로(2331-1~2331-m)에서 타이밍 조정된 신호(SIGD1~SIGDm)는, 접속부(235)를 경유하여 제1의 칩(232)에 되돌아오고, 본 예의 경우는, 픽셀 어레이부(212)의 각 픽셀(220)을 행 단위로 구동하는 픽셀 구동 신호(vb1~vbm)(도 15 참조)로 된다.
이것에 의해, 반복 배열 패턴 회로(231)의 개개의 단위 회로에 관한 최종적인 신호(SIGD1~SIGDm), 즉 픽셀 구동 신호(vbD1~vbDm)는, 활성/비활성 타이밍의 지연이 없는 신호로 된다.
상술한 것처럼, 반복 배열 패턴 회로(231)를 제1의 칩(232)에 형성하고, 조정 회로(233)를 제2의 칩(234)에 형성하고, 제1, 제2의 칩(232, 234) 서로 간의 전기적인 접속을 접속부(235)에 의한 3차원 접속으로 한다. 이것에 의해, 반복 배열 패턴 회로(231)와 조정 회로(233)가 접속되는 외부 단자와 같은 단자(핀) 수의 제약이 없어지기 때문에, 픽셀 어레이부(212)의 행 수만큼, 열 수만큼 또는 그것에 준하는 복수행, 복수열의 다수 부분의 동조 보정이 가능해진다.
또한, 일례로서, 3~5V 정도의 저전압 구동의 반복 배열 패턴 회로(231)와, 10~20V 정도의 고전압을 필요로 하는 불휘발성 메모리(2332)를 포함하는 조정 회로(233)를 다른 칩에 형성하기 때문에, SOC 구조에서 생기는 내압 등의 프로세스적인 곤란을 수반하지도 않는다.
이하에, 상기 구성을 기본으로 하는 본 실시형태에 관한 고체 촬상 장치(예를 들면, CMOS 이미지 센서)의 구체적인 실시예에 관하여 설명한다.
[6-1. 실시예5-1]
도 20은, 본 발명의 실시예5-1에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도이다. 도 20에 있어서, 도 15 및 도 19와 동등 부분(대응하는 부분)에는 동일 부호를 붙여 나타내고, 중복 설명은 생략한다.
실시예5-1에 관계된 고체 촬상 장치(230A)는, 반복 배열 패턴 회로(231)로서 행 주사부(213)을 이용하는 구성으로 되어 있다. 행 주사부(213)는, 도 15에 나타낸 CMOS 이미지 센서(210)의 경우와 마찬가지로, 픽셀 어레이부(212)와 동일한 기판, 즉 제1의 칩(234)에 형성되어 있다. 제1의 칩(234)은, 도 15의 반도체 기판(211)에 상당한다.
행 주사부(213)는, 예를 들면 도 17에 나타내는 회로 구성으로 되어 있고, 픽셀 어레이부(212)의 각 픽셀(220)을 구동하기 위한 픽셀 구동 신호(vb1~vbm)를 출력한다. 이들 픽셀 구동 신호(vb1~vbm)는, 제1의 칩(232)과 제2의 칩(234) 사이를 전기적으로 접속하는 3차원 접속의 접속부(235)를 경유하여 조정 회로(33)의 가변 지연 회로(2331-1~2331-m)에 공급된다.
여기에서, 고체 촬상 장치(230A)는, 전 픽셀 동시에 셔터 동작을 행하는, 즉 전 픽셀 동시에 노광을 시작시키고, 노광을 종료시키는 글로벌 셔터(전 픽셀 동시 셔터) 기능을 갖는 것으로 한다. 이 글로벌 셔터 기능은, 행 주사부(213)에 의한 전술한 전자 셔터 동작에 의해 실현된다. 그리고, 글로벌 셔터 기능을 갖는 고체 촬상 장치의 경우, 셔터, 노광, 전송 등의 타이밍의 동시성이 중요시되기 때문에, 픽셀 구동 신호(vb1~vbm)의 타이밍 차이의 절감, 환언하면, 전 픽셀 동시의 동작이 강하게 필요로 된다.
그러면, 불휘발성 메모리(2332)에는 미리, 행 주사부(213)로부터 접속부(235)를 경유하여 공급되는 픽셀 구동 신호(vb1~vbm)의 각 타이밍을 동시화하기 위한 지연 정보, 즉 코드(CODE1[x：1]~CODEm[x：1])가 격납되는 것으로 된다. 이 지연 정보는, 시뮬레이션 등에 의해 예측되는 예측치이다. 구체적으로는, 행 주사부(13)에 있어서, 배선 길이에 의한 기생 저항 및 기생 용량의 차이나, 전원으로부터의 거리에 의한 IR 드롭 양의 차이에 기인하여 발생하는 픽셀 구동 신호(vb1~vbm)의 활성/비활성 타이밍의 지연량에 따라 설정된다.
그리고, 가변 지연 회로(2331-1~2331-m)는, 픽셀 구동 신호(vb1~vbm)에 대하여 불휘발성 메모리(2332)에 격납되어 있는 코드(CODE1[x：1]~CODEm[x：1])에 근거한 지연량으로 타이밍 조정(동조 보정)을 행한다. 이 타이밍 조정에 의해, 가변 지연 회로(2331-1~2331-m)로부터 동시화된 픽셀 구동 신호(vbD1~vbDm)가 출력된다. 이 픽셀 구동 신호(vbD1~vbDm)는, 접속부(235)를 경유하여 픽셀 어레이부(212)에 입력된다.
여기에서는, 행마다 동조 보정을 행하는 것으로 했지만, 복수행 단위로 동조 보정을 행하도록 하는 것도 가능하다. 이와 같이, 조정 회로(233)를 이용하여 행마다, 또는 그것에 준하는 복수행 단위로 동조 보정을 행하는 것으로, 픽셀 어레이부(212)에 입력하는 픽셀 구동 신호(vbD1~vbDm)의 활성/비활성 타이밍을 동기화(동시화) 할 수 있다.
이것에 의해, 수직 방향의 위치에 의한 활성/비활성 타이밍의 지연에 기인하여 발생하는 수직 방향의 셰이딩을 억제할 수 있기 때문에 화질을 향상할 수 있다. 특히, 전 픽셀 동시의 동작이 필요한 글로벌 셔터 기능을 갖는 고체 촬상 장치에 있어서, 전 픽셀 동시의 동작을 확실하게 실현할 수 있는 것이 되기 때문에, 비 동시성에 기인하는 픽셀 얼룩 등의 발생을 없앨 수 있다.
또한, 본 실시예5-1에서는, 글로벌 셔터 기능을 갖는 고체 촬상 장치에 적용하는 경우를 전제로 했지만, 글로벌 셔터 기능을 갖는 고체 촬상 장치에의 적용은 일례에 지나지 않다. 즉, 픽셀 어레이부(212)의 각 픽셀(220)을 픽셀행마다 순차적으로 주사하고 노광의 시작 및 종료를 설정하는 롤링 셔터(포컬 플레인 셔터) 기능을 갖는 고체 촬상 장치에도 적용 가능하다.
롤링 셔터 기능을 갖는 고체 촬상 장치에서는, 글로벌 셔터 기능을 갖는 고체 촬상 장치와 같이 전 픽셀 동시의 동작(동시성)은 요구되지 않지만, 픽셀행마다 결정된 타이밍에 동작할 필요가 있다. 따라서 가변 지연 회로(2331-1~2331-m)에서는, 전술한 지연을 포함하여 행 주사부(213)로부터 출력되는 픽셀 구동 신호(vb1~vbm)에 대하여, 미리 결정된 타이밍의 픽셀 구동 신호(vbD1~vbDm)가 되도록 타이밍 조정을 행하도록 하면 좋다.
[6-2. 실시예5-2]
실시예5-1의 경우, 시뮬레이션 등으로 예측되는 예측치, 즉 수직 방향의 지연량의 코드(CODE1[x：1]~CODEm[x：1])를, 불휘발성 메모리(2332)에 미리 기억해 둘 필요가 있다. 이와 같이, 지연량을 불휘발성 메모리(2332)에 미리 격납해 두는 경우, 칩마다의 불규칙함 등에 의해 실측치가 예상치보다도 크게 빗나가면, 소망하는 보정 결과를 얻을 수 없을 가능성이 있다.
그러면, 이하에 설명하는 실시예5-2에서는, 모니터 피드백 기능을 부가한 구성을 취하고 있다. 즉, 실시예5-2에서는, 도 19의 구성에 모니터 회로를 부가하고, 제조 단계에서의 신호 천이 타이밍의 모니터를 가능하게 하고, 모니터한 실측치에 따라 불휘발성 메모리(2332)에 조정 코드를 기록하는 것이 가능한 구성으로 되어 있다. 예상치가 아니라 실측치에 의한 보정 때문에, 모니터 피드백 기능을 갖지 않는 경우보다도 정밀도가 높은 수직 방향, 수평 방향의 동조 보정(타이밍 보정)이 가능하다. 또한, 칩마다의 불규칙함의 보정에도 대응할 수 있다.
도 21은, 본 발명의 실시예5-2에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도이다. 도 21에 있어서, 도 19과 동등 부분에는 동일 부호를 붙여 나타내고, 중복 설명은 생략한다.
실시예5-2에 관계된 고체 촬상 장치(230B)는, 도 19의 구성 요소에 더하여, 스위치(236~238) 및 셀렉터(239, 240)을 갖는 구성으로 되어 있다. 스위치(236)는, 가변 지연 회로(2331-1~2331-m) 중의 하나, 예를 들면 지연 회로(2331-1)의 출력 노드(N1)와 모니터 패드(단자)(241) 사이에 접속되어 있다. 그리고, 신호(SIGD1)는, 기준 타이밍을 모니터하기 위한 기준 신호로서 스위치(241)을 통해 모니터 패드(241)에 제공된다.
셀렉터(239)는, 2개의 입력단이 가변 지연 회로(2331-2, 2331-3)의 출력 노드(N2, N3)에 각각 접속되고, 선택 패드(242)를 통하여 측정계(예를 들면, 테스터)(260)로부터 주어지는 선택 신호(SELa)에 따라 2 입력의 한편을 선택한다. 스위치(237)는, 셀렉터(239)의 출력단과 모니터 패드(243) 사이에 접속되어 있다.
셀렉터(240)은, 2개의 입력단이 가변 지연 회로(2331-m-1, 2331-m)의 출력 노드(N4, N5)에 각각 접속되고, 선택 패드(244)를 통하여 측정계(260)로부터 주어지는 선택 신호(SELb)에 따라 2 입력의 한편을 선택한다. 스위치(238)는, 셀렉터(240)의 출력단과 모니터 패드(245) 사이에 접속되어 있다.
스위치(236~238)는, 인에이블 패드(246)를 통하여 측정계(260)로부터 부여받는 인에이블 신호(EN)에 의해 온(폐)/오프(개) 제어가 행해진다. 그리고, 기준치(기준 신호)에 대한 수직 방향 또는 수평 방향의 타이밍 어긋남의 모니터(관찰)용으로, 신호(SIGD2, SIGD3)는, 셀렉터(239) 및 스위치(237)을 통해 모니터 패드(243)에 제공된다. 마찬가지로, 신호(SIGDm-1, SIGDm)는, 셀렉터(240) 및 스위치(238)을 통해 모니터 패드(245)에 제공된다.
불휘발성 메모리(2332)에는, 데이터 입력 패드(247)을 통하여 측정계(260)로부터, 픽셀행 또는 픽셀열마다 기억 유지해야 할 지연량에 대응하는 코드 데이터 (DIN)가 제공된다. 불휘발성 메모리(2332)에는 또한 측정계(260)로부터, 패드(248, 249, 250)를 통하여 컨트롤 신호(CNT), 어드레스 신호(ADD), 테스트 신호(TEST)가 적절히 제공된다.
여기에서, 출력 노드(N1)~스위치(236)의 거리와 출력 노드(N2)~스위치(237)의 거리와 출력 노드(N3)~스위치(237)의 거리가 같아지도록 배선한다. 또한, 스위치(236)~모니터 패드(241)의 거리와 스위치(237)~모니터 패드(243)의 거리가 같아지도록 배선한다. 이와 같은 배선에 의해, 출력 노드(N1~N3) 이후의 타이밍 지연이 신호(SIGD1~SIGD3) 사이에서 동일이 되도록 하는 것이 바람직하다.
또한, 상기 각 배선에 관해서는, 신호(SIGD1~SIGD3)의 부하 용량을 감소시키는 관점에서 보면, 가능한 한 단축하는 것이 바람직하다. 또한, 단 수 조정을 위해, 셀렉터(239)와 동일 단 수의 회로를 스위치(36)와 가변 지연 회로(2331-1)의 사이에 넣는 것이 바람직하다. 또한, 여기에서는, 측정계(260)의 교정에 의해, 모니터 패드(241, 243) 이후의 타이밍 어긋남은 생기지 않도록 되어 있는 것으로 한다.
이상의 설명에서는, 대표로 신호(SIGD1~SIGD3)에 대해서만 말했지만, 모니터 피드백 기능에 관해서는 신호(SIGD1~SIGD3)에 한정되는 것이 아니라, 신호(SIGD1~SIGDm)의 임의의 신호에도 적용된다.
또한, 셀렉터(239, 240)의 입력 수로서는, 2 입력으로 한정되는 것이 아니고, 상기의 동일 길이 배선의 원칙이 지켜질 수 있는 것이면 3 입력 이상으로 늘리는 것도 가능하다. 이 경우, 모니터되는 신호 수가 증가하기 때문에 보다 정확한 조정이 가능하다.
또한, 모니터 패드(243, 245)에 관해서는, 패드(단자/핀) 수의 허용 범위내에서 또한 늘리는 것이 가능하다. 이 경우, 동시 관측(모니터) 수가 증가하기 때문에, 모니터 패드 수가 2개인 경우보다도 시험 시간의 단축이 가능하다. 또한, 모니터 패드 수가 증가하는 것으로, 조정 회로(233)의 내부에서의 동일 길이 배선이 용이해지는 이점이 있다.
(모니터 피드백 기능)
다음에, 상기 구성의 실시예5-2에 관계된 고체 촬상 장치(230B)의 모니터 피드백 기능에 관하여 설명한다. 이 모니터 피드백 기능은, 제조 시험시에 신호(SIGD1~SIGDm)를 일괄하여 활성화하고, 모니터 패드(243, 245)로부터 출력되는 신호의 천이 타이밍을 측정계(260)에서 모니터하는 것에 의해 실현된다.
구체적으로는, 가변 지연 회로(2331-2~2331-m)의 지연량을 바꾸고, 신호(SIGD1)의 천이 타이밍에 대하여 신호(SIGD2~SIGDm)의 천이 타이밍이 갖추어지는 코드를 측정계(260)에서 구한다. 그리고, 이와 같이 하여 구한 코드를, 측정계(260)로부터 데이터 입력 패드(247)를 통해 불휘발성 메모리(2332)에 기록한다. 이것에 의해, 측정계(260)로부터의 피드백에 의한 보정이 가능해진다.
(모니터 피드백의 동조 처리)
이하에, 도 22의 플로우차트를 이용하여, 제조 시험시에 있어서 모니터 피드백의 동조 처리의 일례에 관하여 구체적으로 설명한다. 이 일련의 처리는, 측정계(260)의 제어부, 예를 들면 마이크로 컴퓨터에 의한 제어하에 실행된다.
우선, 패드(250)을 통해 제공하는 테스트 신호(TEST)를 ON(액티브)으로 하고(스텝 S11), 패드(246)를 통해 제공하는 인에이블 신호(EN)를 ON으로 하고(스텝 S12), 뒤이어, i, j에 초기치를 설정(i=1, j=1)한다(스텝 S13). 그리고, 셀렉터(239, 240)에 의해 j행째에 상당하는 신호(SIGDj)를 선택한다(스텝 S14).
다음에, 가변 지연 회로(2331-2~2331-m)의 코드인 CODE[i]를 패드(247)로부터 직접 입력한다(스텝 S15). 그리고, 고체 촬상 장치(230B)를 동작시킨다(스텝 S16). 고체 촬상 장치(230B)가 동작하는 것으로, 신호(SIG1~SIGm)가 일괄하여 활성 상태로 된다. 그리고 이 상태에서, 모니터 패드(241, 243(245))로부터 출력되는 신호(SIGD1)와 신호(SIGDj)의 활성 타이밍의 시간차를 계측한다(스텝 S17).
다음에, i=x(x는 코드의 비트 수/지연 조정 수)인지의 여부, 즉 모든 코드에 관하여 CODE[i]의 입력을 실시했는지의 여부를 판단한다(스텝 S18). 이 때, i≠x라면, i=i＋1의 처리를 실행한다(스텝 S19). 그리고, 스텝 S15에 돌아오고 다른 코드에 관하여 CODE[i＋1]의 입력을 실시한다.
스텝 S18에서 i=x라면, 신호(SIGD1)와 신호(SIGDj)의 활성 타이밍의 시간차가 최소로 된 때의 코드(i의 값)를 불휘발성 메모리(2332)에 기록한다(스텝 S20). 이때, 코드를 기록하는 불휘발성 메모리(2332)의 장소는, 어드레스 신호(ADD) 및 컨트롤 신호(CNT)에 의해 지정된다.
다음에, j=m(n)인지의 여부, 즉 모든 행(모든 열)에 관하여 동조 처리를 실시했는지의 여부를 판단하고(스텝 S21), j≠m(n)이라면, j=j＋1의 처리를 실행한다(스텝 S22). 그리고, 스텝 S14에 돌아와서 다른 행(열)에 관하여 동조 처리를 실시한다. j=m(n)이라면, 테스트 신호(TEST)를 OFF로 하고(스텝 S23), 일련의 동조 처리를 종료한다.
상술한 일련의 동조 처리는 일례이고, 이 예에 한정되는 것이 아니다. 즉, 상기의 예에서는, 코드, 행(열) 모두, 작은 측에서 큰 측으로 진행되고 있지만, 모든 코드, 모든 행(모든 열)에 관하여 체크하는 것이면, 어떤 진행 패턴도 상관없다.
그와 관련하여, 제품 사용시는, 제품의 전원 ON에 의해 불휘발성 메모리(2332)에 기록된 코드가 가변 지연 회로(2331-1~2331-m)에 CODE[i]로서 로드된다. 그리고, 이 로드된 CODE[i]에 의해 가변 지연 회로(2331-1~2331-m)의 각 지연량이 설정된다.
구체적으로는, 도 23의 플로우차트에 나타낸 바와 같이, 전원의 ON(스텝 S31)에 응답하여, 불휘발성 메모리(2332)로부터 코드를 CODE[i]로서 로드한다(스텝 S32). 이것에 의해, CODE[i]에 의해 가변 지연 회로(2331-1~2331-m)의 각 지연량이 설정된다. 그 결과, 반복 배열 패턴 회로(231)로부터 출력되는 신호(SIG1~SIGm)에 대하여 개별적으로 타이밍 조정을 할 수가 있다.
이상과 같이, 실시예5-2에 관계된 고체 촬상 장치(230B)에 의하면, 제조 단계에서의 신호 천이 타이밍을 모니터하고, 그 실측치에 따라 불휘발성 메모리(2332)에 조정 코드를 기록하는 것으로, 예상치가 아니라 실측치에 의한 동조 보정을 실현할 수 있다. 그리고, 이 실측치에 의한 동조 보정에 의해, 모니터 피드백 기능을 갖지 않는 경우보다도 정밀도가 높은 수직 방향, 수평 방향의 타이밍 보정을 할 수가 있음과 동시에, 칩마다의 불규칙함의 보정에도 대응할 수 있다.
[6-3. 실시예5-3]
실시예5-2에서는, 조정 회로(233)를 많은 핀(패드/단자)을 통해 측정계(테스터)(260)와 접속하기 때문에 핀 수에 제한이 생긴다. 이 핀 수가 행 수만큼이나 열 수만큼보다도 적은 수로 제한되는 경우에는, 행 수만큼, 열 수만큼을 동일 길이 배선으로 외부 모니터용의 핀에 연결하는 것은 어렵다. 이 때문에, 행방 향, 열방향의 일부의 모니터 피드백은 가능해도, 행 수만큼, 열 수만큼의 모니터 피드백은 어려워진다.
이것에 대하여, 실시예5-3에서는, 외부에 측정계(260)를 설치하는 것은 아니고, 해당 측정계(260) 대용으로 테스트 회로(측정 회로)를 조정 회로(233) 내에 편입하는 BIST(built-in self test; 내장 셀프 테스트) 구성을 취하고 있다.
도 24는, 본 발명의 실시예5-3에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도이다. 도 24에 있어서, 도 19와 동등 부분에는 동일 부호를 붙여 나타내고, 중복 설명은 생략한다.
실시예5-3에 관계된 고체 촬상 장치(230C)는, 도 19의 구성 요소에 더하고, 조정 회로(233)가 행 수(열 수) 만큼의 스위치(271-1~271-m) 및 테스트 회로(BIST)(272)를 갖는 구성으로 되어 있다. 스위치(271-1~271-m)는, 가변 지연 회로(2331-1~2331-m)의 각 출력 노드(N11-1~N11-m)와 테스트 회로(272)의 각 테스트 단자 사이에 접속되고, 테스트 회로(272)로부터 출력된 인에이블 신호(EN)에 의해 온/오프 제어가 행해지게 되어 있다.
BIST인 테스트 회로(272)는, 기본적으로, 실시예5-2의 측정계(260)와 동일한 기능을 갖고 있다. 즉, 조정 회로(233) 내에 테스트 회로(272)를 편입하는 것으로, 조정 회로(233) 안에 있어 모니터 피드백의 동조 처리를 할 수가 있다. 그리고, BIST 구성을 취하는 것으로, 핀 수의 제한을 없앨 수 있기 때문에, 행 수만큼, 열 수만큼의 모니터 피드백이 가능해진다.
또한, 조정 회로(233) 내에 테스트 회로(272)를 편입하는 BIST 구성이라도, 실시예5-2의 경우와 마찬가지로, 셀렉터를 개재시키는 것으로 모니터 수를 줄이고, 회로 규모의 삭감을 도모하는 것은 충분히 생각된 것이다.
[6-4. 실시예5-4]
전술한 실시예5-1에서는, 행 주사부(213)가 픽셀 어레이부(212)와 동일한 제1의 칩(232)에 형성된 구성으로 되어 있다. 이것에 대해, 실시예5-4에서는, 행 주사부(213)를 픽셀 어레이부(212)와는 다른 기판(칩)에 형성하는 구성을 취한다.
도 25는, 본 발명의 실시예5-4에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타내는 시스템 구성도이다. 도 25에 있어서, 도 20과 동등 부분에는 동일 부호를 붙여 나타내고, 중복 설명은 생략한다.
실시예5-4에 관계된 고체 촬상 장치(230D)는, 3개의 칩(기판)(232A, 234, 232B)을 순서대로 적층하고, 이들 칩(232A, 234, 232B) 서로 간을 3차원 접속으로 전기적으로 접속하는 구성으로 되어 있다.
구체적으로는, 픽셀 어레이부(212)는, 칩(232A)에 형성된다. 조정 회로(233)는, 예를 들면 픽셀 어레이부(212)의 픽셀열(212-1~212-n)에 대응하는 수의 조정부(233-1~233-n)로 되고, 칩(232A)과는 다른 칩(234)에 형성된다. 여기에서, 칩(234)은 칩(232A)에 대해, 입사광을 취입하는 측과 반대측에 적층된다.
칩(232A)과 칩(234)을 적층하는 것에 있어서는, 조정부(233-1~233-n)의 각각이 픽셀열(212-1~212-n)의 각각의 바로 아래에 위치하도록 적층하는 것이 바람직하다. 그리고, 칩(232A) 위의 픽셀열(212-1~212-n)의 각각과, 칩(234) 위의 조정부(233-1~233-n)의 각각은, 1：1의 대응 관계를 가지고 접속부(235A)에 의해 3차원 접속된다.
행 주사부(213)는, 예를 들면 조정 회로(233)의 조정부(233-1~233-n)에 대응하는 수, 즉 픽셀 어레이부(212)의 픽셀열(212-1~212-n)에 대응하는 수의 주사부(213-1~213-n)로 되고, 칩(232A) 및 칩(234)과는 다른 칩(232B)에 형성된다.
칩(234)과 칩(232B)을 적층하는 것에 있어서는, 주사부(213-1~213-n)의 각각이 조정부(233-1~233-n)의 각각의 바로 아래에 위치하도록 적층하는 것이 바람직하다. 그리고, 칩(234) 위의 조정부(233-1~233-n)의 각각과 칩(232B) 위의 주사부(213-1~213-n)의 각각은, 1：1의 대응 관계를 가지고 접속부(235B)에 의해 3차원 접속된다.
조정부(233-1~233-n)의 각각은, 기본적으로, 도 20의 조정 회로(233)와 동일한 구성으로 되어 있다. 단, 불휘발성 메모리(2332)에 관해서는, 조정부(233-1~233-n) 전체에 대해 또는 복수개마다 공통으로 설치하는 구성을 취하는 것도 가능하다.
여기에서, 행 주사부(213)를 픽셀열(212-1~212-n)에 대응하는 수의 주사부(213-1~213-n)에 의해 구성하는 것은 후술하는 이유 때문이다.
또한, 여기에서는, 주사부(213-1~213-n)를 픽셀열(212-1~212-n)과 1：1의 대응 관계를 가지고 설치한다고 했지만, 픽셀열(212-1~212-n)을 복수열씩 쌍으로 하여 해당 쌍마다 주사부(213-i)를 1개씩 설치하는 구성으로 하는 것도 가능하다.
마찬가지로, 조정 회로(233)의 조정부(233-1~233-n)에 대해서도, 반드시 주사부(213-i)와 1：1의 대응 관계를 가지고 설치할 필요는 없고, 주사부(213-i)를 복수개씩 쌍으로 하여 해당 쌍마다 조정부(233-j)를 1개씩 설치하는 구성으로 하는 것도 가능하다.
상술한 것처럼, 실시예5-4에 관계된 고체 촬상 장치(230D)에 의하면, 3개의 칩(232A, 234, 232B)을 순서대로 적층하고, 이들 칩(232A, 234, 232B) 서로 간을 3차원 접속으로 전기적으로 접속하는 구성을 취하는 것으로, 다음과 같은 작용 효과를 얻을 수 있다.
즉, 조정 회로(233)의 조정부(233-1~233-n)에 의한 전술한 동조 보정에 의해, 행 주사부(213)의 주사부(213-1~213-n)의 각각으로부터 출력되는 픽셀 구동 신호(vb1~vbm)의 활성/비활성 타이밍을 조정할 수 있다. 이 타이밍 조정에 의해, 픽셀 어레이부(212)에 입력하는 픽셀 구동 신호(vbD1~vbDm)의 활성/비활성 타이밍을 예를 들면 동시화할 수 있다.
또한, 주사부(213-1~213-n)의 각각이 칩(234)을 이용하여 픽셀열(212-1~212-n)의 각각의 바로 아래에 위치하도록 칩(232A, 234, 232B)이 적층되어 있는 것으로, 픽셀열(212-1~212-n)의 각 픽셀(220)과 해당 픽셀(220)을 구동하는 주사부(213-1~213-n) 사이의 거리가 짧아진다. 구체적으로는, 해당 거리는, 도 15에 나타낸 바와 같이, 픽셀 어레이부(212)의 예를 들면 한쪽에서 픽셀 구동 신호(vb1~vbm)를 전송하는 픽셀 구동선(217)에 의한 거리와 비교하여 극히 짧다.
이것에 의해, 픽셀 구동선(217)에 의해 픽셀 구동 신호(vb1~vbm)를 전송한 경우와 같이, 픽셀 구동선(217)에 생기는 기생 용량 등에 기인하는 전반 지연이나 파형의 무디어짐을 억제할 수 있기 때문에, 픽셀 구동 신호(vb1~vbm)가 지연 없이 픽셀(220)에 전달된다.
또한, 주사부(213-1~213-n)를 예를 들면 픽셀열(212-1~212-n)마다 설치하고 있기 때문에, 주사부(213-1~213-n)의 픽셀 구동 능력을, 픽셀열(212-1~212-n)에 대하여 주사부를 1개 설치한 경우와 비교하여 작게 할 수 있다. 이것에 의해, 주사부(213-1~213-n)를 구성하는 트랜지스터의 내압을 향상할 수 있다.
또한, 픽셀 구동시의 발열량이 큰 주사부(213-1~213-n)를 칩(232A)과는 다른 칩(232B)에 형성하고 픽셀열(212-1~212-n)과는 분리하는 구성을 취하고 있기 때문에, 주사부(213-1~213-n)에서 발생한 열의 픽셀(220)에 대한 영향을 억제할 수 있다. 이것에 의해, 발열에 의한 화질의 열화를 극력 억제할 수 있기 때문에, 양질인 화질의 촬상 화상을 얻을 수 있다.
또한, 본 실시예5-4에서는, 반복 배열 패턴 회로(231)로서 행 주사부(213)를 이용하는 경우를 예로 들었지만, 행 주사부(213)로 한정되는 것이 아니다. 즉, 칼럼 처리부(214)(비교 회로부(2141) 및 카운터부(2142))나, 열 주사부(215), 나아가서는 픽셀열마다 수직 신호선(218)의 일단에 접속되는 정전류원 등을 이용하는 경우에도, 기본적으로, 행 주사부(213)를 이용하는 경우와 동일한 작용 효과를 얻을 수 있다.
[2-5. 변형예]
그런데, 실시예5-1~5-4에서는, 가변 지연 회로(2331-1~2331-m) 및 불휘발성 메모리(2332)를 동일한 칩(234)에 형성하는 구성을 취하고 있지만, 이들을 다른 칩에 형성하고, 양 칩 사이를 3차원 접속으로 전기적으로 접속하는 구성을 취한 것도 가능하다.
여기에서, 불휘발성 메모리(2332)로부터의 출력인 CODE1~CODEm는, m(행 수/n인 경우는 열 수)×x(지연 조정 수)의 갯수의 신호로 된다. 따라서 CODE1~CODEm를 전송하는 부분에 대해서도 3차원 접속 개소로 하여, 가변 지연 회로(2331-1~2331-m)와 불휘발성 메모리(2332)를 다른 칩으로 나누는 것은, 배선 영역을 삭감하는 점에서 유효하다.
도 26에, 이 변형예에 관계된 고체 촬상 장치의 시스템 구성의 대략을 나타낸다. 도 26에 나타낸 바와 같이, 가변 지연 회로(2331-1~2331-m)를 제1의 칩(232) 측에 형성하고, 해당 가변 지연 회로(2331-1~2331-m)와 제2의 칩(234) 측의 불휘발성 메모리(2332)를 3차원 접속의 접속부(235)를 통해 전기적으로 접속하도록 한다. 이 구성에 의하면, 접속부(235)에 의한 접속 개소가 행 수×CODE 수로 되기 때문에 증가하는 것이지만, 조정하고 싶은 노드의 배선 길이를 극력 줄일 수 있다.
또한, 실시예5-2, 5-3에서는, 조정 회로(233) 안에 모니터용의 스위치(236~238, 271-1~271-m)가 존재하지만, 이들 모니터용 스위치의 부분에 대해서도, 3차원 접속으로 하는 구성을 취하는 것도 가능하다. 이와 같이, 가변 지연 회로(2331-1~2331-m)나 불휘발성 메모리(2332)와, 모니터용 스위치 부분을 나누는 것은, 모니터용 스위치에 기인하는 부하 용량을 절감하는 점에서 유효하다.
<7. 다른 적용예>
이상 설명한 실시형태에서는, CMOS 이미지 센서(CMOS 형의 고체 촬상 장치)에 적용한 경우를 예에 들고 설명했지만, 본 발명은 CMOS 이미지 센서로의 적용에 한정되는 것이 아니다. 즉, 본 발명은, 가시광의 입사광량에 따른 전하를 물리량으로서 검지하고 전기 신호로서 출력하는 단위 픽셀이 행렬 형상으로 배치되어 이루어진 고체 촬상 장치 전반에 적용 가능하다.
또한, 본 발명은, 가시광의 입사광량의 분포를 검지하고 화상으로서 촬상하는 고체 촬상 장치로의 적용에 한정되지 않고, 적외선이나 X 선, 또는 입자 등의 입사량의 분포를 화상으로서 촬상하는 고체 촬상 장치에도 적용 가능하다. 또한, 광의의 의미로서, 압력이나 정전 용량 등, 다른 물리량의 분포를 검지하고 화상으로서 촬상하는 지문 검출 센서 등의 고체 촬상 장치(물리량 분포 검지 장치) 전반에 대하여 적용 가능하다.
또한, 본 발명은, 픽셀 어레이부의 각 단위 픽셀을 행 단위로 순차적으로 주사하고 각 단위 픽셀로부터 픽셀 신호를 판독하는 고체 촬상 장치로의 적용에 한정되는 것이 아니다. 즉, 본 발명은, 픽셀 어레이부의 각 단위 픽셀을 픽셀 단위로 임의로 선택하고, 해당 선택한 단위 픽셀로부터 픽셀 단위로 픽셀 신호를 판독하는 X-Y 어드레스형의 고체 촬상 장치에 대해서도 적용 가능하다.
또한, 고체 촬상 장치는 원칩으로서 형성된 형태라도 좋고, 픽셀 어레이부와, 신호 처리부 또는 광학계가 함께 패키화 된 촬상 기능을 갖는 모듈상의 형태라도 좋다.
<8. 전자 기기>
본 발명에 관계된 고체 촬상 장치는, 화상 취입부(광전 변환부)에 고체 촬상 장치를 이용하는 전자 기기 전반에 탑재하여 이용할 수 있다. 전자 기기로서는, 디지털 카메라나 비디오 카메라 등의 촬상 장치(카메라 시스템)나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 고체 촬상 장치를 이용하는 복사기 등을 들 수 있다. 또한, 전자 기기에 탑재된 카메라 모듈을 촬상 장치라고 하는 경우도 있다.
(촬상 장치)
도 27 은, 본 발명에 관계된 전자 기기의 하나인 예를 들면 촬상 장치의 구성의 일례를 나타내는 블록도이다. 도 27에 나타낸 바와 같이, 본 발명에 관계된 촬상 장치(2100)는, 렌즈군(2101) 등을 포함하는 광학계, 촬상 소자(2102), 카메라 신호 처리부인 DSP 회로(2103), 프레임 메모리(2104), 표시 장치(2105), 기록 장치(2106), 조작계(2107) 및 전원계(2108) 등을 갖고 있다. 그리고, DSP 회로(2103), 프레임 메모리(2104), 표시 장치(2105), 기록 장치(2106), 조작계(2107) 및 전원계(2108)가 버스 라인(2109)을 통해 서로 접속된 구성으로 되어 있다.
렌즈군(2101)은, 피사체로부터의 입사광(상광)을 취입하고 촬상 소자(2102)의 촬상 면상에 결상한다. 촬상 소자(2102)는, 렌즈군(2101)에 의해 촬상 면상에 결상된 입사광의 광량을 픽셀 단위로 전기 신호로 변환하고 픽셀 신호로서 출력한다. 이 촬상 소자(2102)로서, 전술한 실시형태에 관한 고체 촬상 장치를 이용할 수 있다.
표시 장치(2105)는, 액정 표시 장치나 유기 EL (electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 촬상 소자(2102)로 촬상된 동화상 또는 정지 화상을 표시한다. 기록 장치(2106)는, 촬상 소자(2102)로 촬상된 동화상 또는 정지 화상을, 비디오테이프나 DVD (DigitalVersatileDisc) 등의 기록 매체에 기록한다.
조작계(2107)는, 유저에 의한 조작 하에서, 본 촬상 장치가 갖는 다양한 기능에 관하여 조작 지령을 내린다. 전원계(2108)는, DSP 회로(2103), 프레임 메모리(2104), 표시 장치(2105), 기록 장치(2106) 및 조작계(2107)의 동작 전원으로 되는 각종의 전원을, 이들 공급 대상에 대하여 적절히 공급한다.
이와 같은 촬상 장치(2100)는, 비디오 카메라나 디지털 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용의 카메라 모듈에 적용된다. 이 촬상 장치(2100)에 있어서, 촬상 소자(2102)로서 전술한 실시형태에 관한 고체 촬상 장치를 이용하는 것으로, 다음과 같은 작용 효과를 얻을 수 있다.
즉, 전술한 실시형태에 관한 고체 촬상 장치에 의하면, 행 수만큼, 열 수만큼 또는 그것에 준하는 복수행, 복수열의 다수 부분의 동조 보정을 할 수가 있기 때문에, 수직 방향이나 수평 방향의 셰이딩의 발생을 억제할 수 있다. 따라서 해당 고체 촬상 장치를 촬상 소자(2102)로서 이용하는 것으로, 셰이딩의 발생이 없는 양호한 화질의 촬상 화상을 제공할 수 있다.

Claims (12)

  1. 광전 변환부를 포함하는 화소가 행렬형상으로 배치되어 이루어지는 화소 어레이부가 형성된 제1의 칩과,
    제1의 칩과 전기적으로 접속된 제2의 칩을 구비하고,
    화소 어레이부의 각 화소를 주사하는 행주사부가, 제1의 칩 또는 제2의 칩에 형성되고,
    행주사부의 개개의 단위 회로의 신호의 타이밍을 개별적으로 조정하는 조정 회로의 적어도 일부가, 행주사부가 형성된 칩과는 다른 칩에 형성되고,
    행주사부가 조정 회로를 통하여 화소 어레이부에 접속되어 있는 것을 특징으로 하는 적층형 고체 촬상 장치.
  2. 제1항에 있어서,
    행주사부는, 디코더부와 드라이버부에 의해 구성되어 있고,
    드라이버부는 제1의 칩에 형성되어 있는 것을 특징으로 하는 적층형 고체 촬상 장치.
  3. 제1항 또는 제2항에 있어서,
    행주사부의 단위 회로는, 화소 어레이부의 화소행과 1:1의 대응 관계로 마련되어 있는 것을 특징으로 하는 적층형 고체 촬상 장치.
  4. 제1항 또는 제2항에 있어서,
    행주사부의 단위 회로는, 화소 어레이부의 복수의 화소행을 조로 하여 당해 조마다 하나씩 마련되어 있는 것을 특징으로 하는 적층형 고체 촬상 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    제1의 칩과 제2의 칩은, 3차원 접속 구성의 접속부에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 고체 촬상 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    불휘발성 메모리가 마련되고, 제1의 칩 및 제2의 칩에 대해 적층된 제3의 칩을 갖는 것을 특징으로 하는 적층형 고체 촬상 장치.
  7. 제6항에 있어서,
    제1의 칩 및 제2의 칩의 각각과 제3의 칩은, 3차원 접속 구성의 접속부에 의해 전기적으로 접속되어 있는 것을 특징으로 하는 적층형 고체 촬상 장치.
  8. 제6항 또는 제7항에 있어서,
    조정 회로는, 불휘발성 메모리를 포함하고, 제3의 칩에 마련되어 있는 것을 특징으로 하는 적층형 고체 촬상 장치.
  9. 제8항에 있어서,
    조정 회로는, 행주사부의 개개의 단위 회로로부터 출력되는 화소 구동 신호의 타이밍을 조정함에 의해 동시화하는 것을 특징으로 하는 적층형 고체 촬상 장치.
  10. 제9항에 있어서,
    조정 회로는, 지연량이 가변인 복수의 가변 지연 회로를 갖는 것을 특징으로 하는 적층형 고체 촬상 장치.
  11. 제10항에 있어서,
    조정 회로는, 불휘발성 메모리에 기억되어 있는 지연 정보에 의거하여 복수의 가변 지연 회로의 지연량을 조정함에 의해 행주사부의 개개의 단위 회로에 관한 신호의 타이밍을 조정하는 것을 특징으로 하는 적층형 고체 촬상 장치.
  12. 광전 변환부를 포함하는 화소가 행렬형상으로 배치되어 이루어지는 화소 어레이부가 형성된 제1의 칩과,
    제1의 칩과 전기적으로 접속된 제2의 칩을 구비하고,
    화소 어레이부의 각 화소를 주사하는 행주사부가, 제1의 칩 또는 제2의 칩에 형성되고,
    행주사부의 개개의 단위 회로의 신호의 타이밍을 개별적으로 조정하는 조정 회로의 적어도 일부가, 행주사부가 형성된 칩과는 다른 칩에 형성되고,
    행주사부가 조정 회로를 통하여 화소 어레이부에 접속되어 있는 적층형 고체 촬상 장치를 갖는 것을 특징으로 하는 전자 기기.
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