KR20090122274A - 미세 피치 마이크로 접촉부 및 그 형성 방법 - Google Patents
미세 피치 마이크로 접촉부 및 그 형성 방법 Download PDFInfo
- Publication number
- KR20090122274A KR20090122274A KR1020097020647A KR20097020647A KR20090122274A KR 20090122274 A KR20090122274 A KR 20090122274A KR 1020097020647 A KR1020097020647 A KR 1020097020647A KR 20097020647 A KR20097020647 A KR 20097020647A KR 20090122274 A KR20090122274 A KR 20090122274A
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- micro contact
- micro
- etching
- contact
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 81
- 239000000758 substrate Substances 0.000 claims abstract description 96
- 238000005530 etching Methods 0.000 claims abstract description 64
- 239000000463 material Substances 0.000 claims abstract description 48
- 238000004377 microelectronic Methods 0.000 claims abstract description 35
- 229920002120 photoresistant polymer Polymers 0.000 claims description 73
- 230000008569 process Effects 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 40
- 230000005855 radiation Effects 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 78
- 239000011295 pitch Substances 0.000 description 15
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000002198 insoluble material Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000565 sealant Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4828—Etching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01084—Polonium [Po]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0364—Conductor shape
- H05K2201/0367—Metallic bump or raised conductor not used as solder bump
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/03—Metal processing
- H05K2203/0369—Etching selective parts of a metal substrate through part of its thickness, e.g. using etch resist
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/05—Patterning and lithography; Masks; Details of resist
- H05K2203/0562—Details of resist
- H05K2203/0597—Resist applied over the edges or sides of conductors, e.g. for protection during etching or plating
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49126—Assembling bases
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T428/00—Stock material or miscellaneous articles
- Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
- Y10T428/24174—Structurally defined web or sheet [e.g., overall dimension, etc.] including sheet or component perpendicular to plane of web or sheet
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Micromachines (AREA)
- ing And Chemical Polishing (AREA)
- Measuring Leads Or Probes (AREA)
- Pressure Sensors (AREA)
Abstract
방법은, 최종 내에칭 재료(34)가 기판(10)에 일체화된 제1 마이크로 접촉부(32)를 적어도 부분적으로 덮도록, 공정 중의 기판(10)에 최종 내에칭 재료(34)를 적용하는 단계, 상기 기판의 표면(18)으로부터 상향으로 돌출하는 단계, 및 상기 제1 마이크로 접촉부((32)의 아래에 있고 일체화되는 제2 마이크로 접촉부(36)가 남도록 상기 기판(10)의 표면을 에칭하는 단계를 포함하며, 상기 최종 내에칭 재료(34)는 추가의 에칭 단계 동안의 에칭으로부터 상기 제1 마이크로 접촉부(32)를 적어도 부분적으로 보호한다. 마이크로 전자 유닛은 기판(10), 및 상기 기판(10)으로부터 수직 방향으로 돌출하는 복수의 마이크로 접촉부(38)를 포함하며, 각각의 마이크로 접촉부(38)는 상기 기판에 인접하는 베이스 영역(42) 및 상기 기판으로부터 떨어져 있는 팁 영역을 포함하고, 각각의 마이크로 접촉부(38)는 상기 베이스 영역(42)에서 수직 위치의 제1 함수이고 상기 팁 영역(32)에서 수직 위치의 제2 함수인 수평 치수를 가진다.
Description
본 발명은 마이크로 전자 패키지, 이 마이크로 전자 패키지의 제조에 사용하기 위한 컴포넌트, 및 이 마이크로 전자 패키지 및 컴포넌트를 제조하는 방법에 관한 것이다.
길어진 포스트 또는 핀 형태의 마이크로 접촉부 소자는 마이크로 전자 패키지를 회로 보드에 접속하는데 사용되거나 마이크로 전자 패키징의 다른 접속부에 사용될 수 있다. 일부의 예에서는, 이 마이크로 접촉부를 형성하기 위해 하나 이상의 금속층을 포함하는 금속 구조체를 에칭함으로써 마이크로 접촉부가 형성되어 왔다. 에칭 공정에서는 마이크로 접촉부의 크기에 제한이 있다. 종래의 에칭 공정에서는 통상적으로, 여기서 "종횡비(aspect ratio)"라고 하는, 높이 대 최대폭의 비율이 큰 마이크로 접촉부를 형성할 수 없다. 높이가 상당하고 인접하는 마이크로 접촉부 간의 피치 또는 공간이 매우 작은 마이크로 접촉부의 어레이를 형성하는 것은 곤란하거나 불가능하였다. 또한, 종래의 에칭 공정으로 형성된 마이크로 접촉부의 구조에는 한계가 있다.
이러한 이유 및 다른 이유로, 개선이 더욱 요망되고 있다.
일실시예에서, 마이크로 접촉부 형성 방법은, (a) 기판의 상부 표면 상의 선택된 위치에 제1 내에칭 재료(etch-resistant meterial)를 제공하는 단계; (b) 상기 제1 내에칭 재료에 의해 덮여 있지 않은 위치에서 상기 기판의 상부 표면을 에칭하는 단계, 및 이에 의해 상기 선택된 위치에서 상기 기판으로부터 상향으로 돌출하는 제1 마이크로 접촉부를 형성하는 단계; (c) 상기 제1 마이크로 접촉부 위에 제2 내에칭 재료를 제공하는 단계; 및 (d) 상기 제1 마이크로 접촉부 아래에 제2 마이크로 접촉부를 형성하기 위해 상기 기판을 추가로 에칭하는 단계를 포함하며, 상기 제2 내에칭 재료는 상기 추가의 에칭 공정 동안의 에칭으로부터 상기 제1 마이크로 접촉부를 적어도 부분적으로 보호한다. 다른 실시예에서, 마이크로 접촉부 형성 방법은, (a) 기판과 일체화되어 있고 상기 기판의 표면으로부터 상향으로 돌출하는 제1 마이크로 접촉부를 최종 내에칭 재료가 적어도 부분적으로 덮도록, 공정 중의 기판에 상기 최종 내에칭 재료를 적용하는 단계; 및 (b) 제2 마이크로 접촉부가 상기 제1 마이크로 접촉부 아래에 있으면서 일체화되어 남도록 상기 기판의 표면을 에칭하는 단계를 포함하며, 상기 제1 내에칭 재료는 상기 추가의 에칭 단계 동안 에칭으로부터 상기 제1 마이크로 접촉부를 적어도 부분적으로 보호한다.
또 다른 실시예에서, 마이크로 전자 유닛은 기판, 및 상기 기판으로부터 수직 방향으로 돌출하는 복수의 마이크로 접촉부를 포함하며, 두 개의 인접하는 마이크로 접촉부 간의 피치는 150 미크론보다 작다.
또 다른 실시예에서, 마이크로 전자 유닛은, (a) 기판; 및 (b) 상기 기판으로부터 수직 방향으로 돌출하는 복수의 긴 마이크로 접촉부를 포함하며, 각각의 마이크로 접촉부는 상기 기판에 인접하는 베이스 영역과 상기 기판으로부터 떨어져 있는 팁 영역을 포함하며, 각각의 마이크로 접촉부는, 축 및 상기 축을 따라 수직 방향으로 상기 축 쪽으로 경사지거나 상기 축으로부터 멀어지도록 경사지는 원주의 표면(circumferential surface)을 가지고 있어서, 상기 원주 벽의 경사가 상기 팁 영역과 상기 베이스 영역 사이의 경계에서 급격하게 변한다.
다른 실시예에서, 마이크로 전자 유닛은, (a) 기판; 및 (b) 상기 기판으로부터 수직 방향으로 돌출하는 복수의 마이크로 접촉부를 포함하며, 각각의 마이크로 접촉부는 상기 기판에 인접하는 근위부(proximal portion)과 상기 기판으로부터 떨어져서 수직으로 방향으로 상기 근위부으로부터 길게 연장하는 원위부(elongated distal portion)을 포함하며, 포스트의 폭은 상기 근위부와 상기 원위부 간의 접합에서 계단식으로 증가한다.
도 1은 기판의 개략도이다.
도 2는 포토레지스트의 층이 있는 도 1의 기판의 개략도이다.
도 3은 포토레지스트의 층 마스크가 있는 도 1의 기판의 개략도이다.
도 4는 에칭되는 도 1의 기판의 개략도이다.
도 5는 제2 포토레지스트가 있는 도 1의 기판의 개략도이다.
도 6은 제2 포토레지스트가 형성된 도 1의 기판의 개략도이다.
도 7은 에칭이 2회 이루어지는 도 1의 기판의 개략도이다.
도 8a 내지 도 8d는 마이크로 접촉부에 대한 예시적 외형도이다.
도 9는 제1 실시예에 대한 흐름도이다.
도 10은 제2 실시예에 대한 흐름도이다.
도 11은 다층 기판을 응용한 개략도이다.
도 12는 마이크로 전자 유닛의 개략도이다.
도 13은 두 개의 인접하는 마이크로 전자 유닛의 개략도이다.
도 14는 마이크로 전자 어셈블리의 개략도이다.
도 15는 본 발명의 다른 실시예에 따른 마이크로 전자 어셈블리의 개략도이다.
도 16은 포스트 부분이 부가되어 있는 도 15의 어셈블리의 개략도이다.
제1 방법 또는 실시예에 대해 설명한다. 도 1은 3-금속 기판(10)의 개략도이다. 3-금속 기판(10)은 트레이스층(12), 에칭 중지층(etch stop layer)(14), 두꺼운 층(thick layer)(16), 및 상부 표면(18)으로 이루어져 있다. 트레이스층(12) 및 두꺼운 층(16)은 구리와 같이 용이하게 에칭 가능한 제1 금속으로 이루어질 수 있는 반면, 에칭 중지층(14)은 니켈과 같은 금속으로 형성될 수 있으며, 이것은 실질적으로 구리를 에칭하는데 사용되는 공정에 의한 에칭에 내성이 있다. 구리 및 니켈이 다시 언급되지만, 기판(10)은 원하는 바에 따라 임의의 적절한 재료로 형성될 수 있다.
도 2는 도 1의 3-금속 기판(10)에 제1 포토레지스트(20)의 층이 있는 개략도 이다. 제1 포토레지스트(20)는 상부 표면(18) 위에 증착된다. 제1 포토레지스트(18)는 경화되거나, 광과 같은 방사선에 노출될 때 화학적 반응이 일어나는 임의의 타입의 재료일 수 있다. 그러므로 어떠한 내에칭(etch-resistant) 재료라도 사용될 수 있다. 포지티브 및 네거티브 포토레지스트도 사용될 수 있으며 이는 당기술분야에 공지되어 있다. 여기서 사용되는 바와 같이, 용어 "상부(top)", "하부(bottom)" 및 그외 방향과 관련된 용어는 중력에 기초한 방향이 아닌, 마이크로 전자 소자와 관련된 것으로 취해져야 한다.
도 3은 도 1의 3-금속 기판에 제1 포토레지스트의 층(20) 및 마스크(22)가 있는 개략도이다. 마스크(22)는 종종, 포토마스크 또는 섀도우마스크라 하는 불투명 영역이 위에 프린트되어 있는 투명판이며, 도면부호 26으로 표시되어 있고 마스크(22)에 의해 덮여 있는 영역, 및 도면부호 28로 표시되어 있고 마스크(22)에 의해 덮여 있지 않은 영역을 가지는 패턴(24)이 마스크(22) 위에 생성된다. 덮여 있는 영역(26)과 덮여 있지 않은 영역(28)을 가지는 패턴(24)은 각각, 제1 포토레지스트(20)의 일부를 방사선(radiation)에 선택적으로 노출시킬 수 있다.
마스크(22)가 제1 포토레지스트(20) 위에 설치되면, 방사가 실행된다. 대부분의 경우 방사선은 자외선광이다. 이 방사선에 의해, 덮여 있지 않은 영역(28)에서 제1 포토레지스트(20)가 노출되고, 그 결과 이 덮여 있지 않은 영역(28)이 불용성(insoluble)으로 된다. 네거티브 포토레지스트가 사용될 때는 그 반대로도 성립이 된다: 덮여 있는 영역(26)이 불용성으로 된다. 제1 포토레지스트(20)의 노출 후, 마스크(22)는 제거된다. 그런 다음 제1 포토레지스트(20)가 불용성으로 되지 않은 위치에서 제1 포토레지스트(20)를 제거하는 용액으로 세척함으로써 제1 포토레지스트(20)가 현상된다. 그러므로 포토레지스트의 노출 및 현상에 의해 기판(10)의 표면(18) 상부에 불용성 재료의 패턴이 남게 된다. 불용성 재료의 이러한 패턴은 마스트(22)의 패턴(24)을 반영한다.
포토레지스트의 노출 및 현상 후, 도 4에 도시된 바와 같이 기판이 에칭된다. 에칭이 소정의 깊이에 도달하면, 에칭 공정은 중단된다. 예를 들어, 에칭 공정은 미리 결정된 시간이 경과되면 종료될 수 있다. 에칭 공정에 의해 두꺼운 층(16)에서 기판(10)으로부터 위로 돌출하는 제1 마이크로 접촉부(32)가 남게 된다. 에칭제가 두꺼운 층(16)에 침투하면, 제1 포토레지스트(20)의 에지 아래의 재료를 제거하여, 제1 포토레지스트(20)가 제1 마이크로 접촉부(32)의 상부로부터 옆으로 돌출하게 되며, 이것이 오버행(overhang)(30)으로 도시되어 있다. 제1 포토레지스트(20)는 마스크(22)에 의해 결정된 바와 같은 특정한 위치에서 유지된다.
두꺼운 층(16)이 원하는 깊이로 에칭되면, 3-금속 기판(10) 위에 제2 포토레지스트층(34)(도 5)이 증착된다. 이 예에서는, 두꺼운 층(16)이 이전에 에칭되었던 위치에서 두꺼운 층(16) 위에 제2 포토레지스트(34)가 증착된다. 그러므로 제2 포토레지스트(34)도 제1 마이크로 접촉부(32)를 덮는다. 전기 영동 포토레지스트(electrophoretic photoresist)를 사용하는 경우, 제2 포토레지스트(34)는 그 고유한 화학적 속성으로 인해, 제1 포토레지스트(20) 위에 증착되지 않는다.
다음 단계에서, 제1 포토레지스트(20) 및 제2 포토레지스트(34)를 가지는 기판은 방사선에 노출되고 그런 다음 제2 포토레지스트가 현상된다. 도 6에 도시된 바와 같이, 제1 포토레지스트(20)는 두꺼운 층(16)의 일부분에 걸쳐 옆으로 돌출하며, 이것이 오버행(30)으로 도시되어 있다. 이 오버행은 제1 포토레지스트(34)가 방사선에 노출되는 것을 방지하고 이에 따라 현상 및 제거되는 것을 방지하여, 제2 포토레지스트(34)의 일부가 제1 마이크로 접촉부(32)에 부착되도록 한다. 그러므로 제1 포토레지스트(20)는 제2 포토레지스트(34)에 대해 마스크와 같은 역할을 한다. 방사선에 노출된 제2 포토레지스트(34)를 제거하도록 세척함으로써 제2 포토레지스트(34)가 현상된다. 이에 의해 제1 마이크로 접촉부(32) 위에 제2 포토레지스트(34)의 노출된 부분이 남게 된다.
제2 포토레지스트(34)의 일부가 노출되고 현상되면, 제2 에칭 공정이 수행되어, 3-금속 기판(10)의 두꺼운 층(16)의 일부가 추가로 제거되며, 이에 의해 도 7에 도시된 바와 같이 제1 마이크로 접촉부(32) 아래에 제2 마이크로 접촉부(36)가 형성된다. 이 단계 동안, 제1 마이크로 접촉부(32)에 여전히 부착되어 있는 제2 포토레지스트(34)는 제1 마이크로 접촉부(32)가 다시 에칭되는 것을 방지한다.
이러한 단계들은 바람직한 종횡비 및 피치를 생성하도록 원하는 바에 따라 여러 번 반복되어, 제3, 제4 또는 제n 마이크로 접촉부를 형성할 수 있다. 에칭 중지층(14)에 도달하면 공정이 중지될 수 있다. 최종 단계에 이르면, 제1 포토레지스트(20) 및 제2 포토레지스트(34)는 각각 전체적으로 스트립 될 수 있다.
이러한 공정에 의해 도 8a 내지 도 8d에 도시된 바와 같은 마이크로 접촉부(38)가 형성된다. 도 8a 내지 도 8d는 또한 여기에 서술된 공정을 이용하여 달성될 수 있는 다양한 프로파일을 도시하고 있다. 도 8a 내지 도 8d를 참조하면, 마이크로 접촉부(38)는 팁 영역(tip region)으로도 알려진 제1 부분(32), 및 베이스 영역으로도 언급되는 제2 부분(36)을 가진다. 전술한 단계들에서 사용된 제1 포토레지스트의 스폿(spot)이 원형으로 되어 있으면, 각각의 마이크로 접촉부는 일반적으로, 수직 또는 Z 방향으로, 기판의 나머지로부터 상향으로, 그리고 에칭 중지층(14)의 면에 수직으로 연장하는 중심축(51)(도 8a)을 중심으로 하는 회전체(body of revolution)의 형태로 될 것이다. 제1 부분 및 제2 부분의 직경 또는 폭 X는 Z에서의 위치 또는 각각의 부분 내의 높이 방향에 따라 변한다. 다른 식으로 말하면, 제1 부분 내에서 X=F1(Z)이고, 제2 부분 내에서 X=F2(Z)이다. 경사 또는 는 제1 부분과 제2 부분 사이의 경계(52)에서 급격하게 변할 수 있다. 특별한 기능 및 이에 따른 마이크로 접촉부의 형상은 제1 및 제2 에칭 단계에서 사용되는 에칭 조건에 의해 결정된다. 예를 들어, 에칭제의 조성(compositon) 및 에칭 온도는 에칭이 금속층을 침투하는 레이트(rate)를 변화시키기 위해 변할 수 있다. 또한, 에칭제가 금속층과 접촉하는 역학도 변할 수 있다. 에칭제는 기판 쪽으로 강력하게 분무 될 수 있거나, 기판이 에칭제에 담겨질 수 있다. 에칭 조건은 제1 부분 또는 제2 부분의 에칭 동안 동일하거나 다를 수 있다.
도 8a에 도시된 마이크로 접촉부에서, 제1 부분(32)은 제1 부분(32)은 아래 방향으로 외부로 플레어링(flare)하는 원형의 표면(44)을 가지고 있어서, 경사 또는 는 아래 방향으로 증가한다. 제2 부분(36)도 또한 아래 방향으로 플레어 링하는 원형의 표면(46)을 가지고 있고; 이 제2 부분의 경사 또는 는 경계(52)에서 최소이며, 점차적으로 포스트의 베이스 쪽 방향으로 증가한다. 경계(52)에서 경사의 상당한 변화가 있다. 제2 부분의 최대폭 또는 직경 X는, 마이크로 접촉부가 층(14)과 결합하는 마이크로 접촉부의 베이스에서, 제1 부분의 최대폭 또는 직경보다 상당히 크다. 도 8b에서, 제2 부분(36)의 최대폭은 제1 부분(32)의 최대폭보다 단지 약간 더 클 뿐이다. 또한, 제2 부분은 포스트와 경계(52) 사이의 위치에서 최소폭을 가지고 있어서, 그 폭이 위 방향으로 점차 최소로 감소하고 그런 다음 그 최소로부터 위 방향으로 경계(52)로 점차 증가한다. 이러한 형상을 흔히 "냉각 타워(cooling tower)" 형상이라고 한다. 도 8b의 마이크로 접촉부에서, 경사 또는 는 부분들 사이의 경계(52)에서 부호(sign)가 바뀐다. 도 8c에서, 제2 부분(36)은 마이크로 접촉부의 베이스 근처에서 그 최소폭을 가진다.
마지막으로, 도 8d는 둘 이상의 부분을 가지는 마이크로 접촉부(38)의 프로파일을 도시하고 있다. 이러한 타입의 프로파일은 여기서 서술한 공정의 단계들이 다수 회 수행되는 경우에 생길 수 있다. 그러므로 이 특별한 마이크로 접촉부(38)는 4개 부분을 가지는데, 제1 부분(32) 및 제2 부분(36)을 각각 가지고, 제3 부분(40) 및 제4 부분(42)을 각각 가진다. 이러한 4부분은 임의의 치수를 가질 수 있고 원하는 바에 따라 다른 부분보다 더 넓거나 얇을 수 있다. 이 예에서는, 하나의 경계보다 더 많이 있을 수 있다. 도 8a 내지 도 8d는 단지 대표적인 프로파 일일 뿐이며 다양한 프로파일이 달성될 수 있다. 도 8a 내지 도 8d 각각에는 단지 두 개의 마이크로 접촉부 또는 포스트를 포함하는 어레이가 도시되어 있지만, 실제로는 다수의 포스트를 포함하는 포스트의 어레이가 형성될 수 있다. 도 8a 내지 도 8d의 각각에 도시된 실시예에서, 어레이 내의 모든 마이크로 접촉부 또는 포스트는 단일의 금속층(16)(도 1)으로부터 형성된다. 각각의 마이크로 접촉부는 마이크로 접촉부의 베이스에서 에칭 중지층(14)의 일부 위에 놓이며, 여기서, 마이크로 접촉부는 금속층(12)에 연결된다. 후술되는 바와 같이, 에칭 중지층(14)은 통상적으로 접촉부 사이의 영역들에서 제거되고, 금속층(12)은 통상적으로 에칭되거나, 그렇지 않으면 마이크로 접촉부에 연결된 트레이스 또는 그외 도전성 특징물로 금속층을 덮도록 처리된다. 그렇지만, 각각의 접촉부의 본체는, 그 베이스로부터 그 팁까지, 용접과 같은 접합 없이, 처음부터 끝까지 실질적으로 조성이 일정한 단일의 본체이다. 또한, 마이크로 접촉부의 팁 표면(18')이, 층(12 및 14)으로부터 떨어져 있는 마이크로 접촉부의 단부에서, 금속층(도 1)의 원래의 상부 표면(18)의 일부이기 때문에, 이러한 팁 표면은 실질적으로 평평하고 수평이며, 모든 마이크로 접촉부의 팁 표면은 다른 표면과 실질적으로 같은 평면에 있다.
대안의 실시예에서는, 제1 에칭 단계 후, 선택된 위치에서만 제1 포토레지스트(20)를 제거하는 것이 아니라, 전체적인 제1 포토레지스트(20)를 제거할 수 있다. 이 예에서는, 제2 포토레지스트(34)가 기판(10)의 전체 표면 위에 증착될 수 있다. 그런 다음 마스크(22)가 제2 포토레지스트(34)에 설치된다. 마스크(22)는, 제1 마이크로 접촉부(32) 상에서, 이전에 노출된 위치에서만 노출되도록 적절하게 정렬되어야 한다. 그런 다음 제2 포토레지스트(34)가 현상되고 기판(10) 상에서 추가의 에칭이 수행될 수 있다.
도 9는 제1 실시예를 나타내는 흐름도이다 단계(100)에서 시작해서, 기판이 제공된다. 그런 다음 단계(102)에서, 포토레지스트 n이 기판 위에 증착된다. 그런 다음 단계(104)에서, 포토레지스트 n 위에 마스크가 설치된다. 단계(106)에서, 포토레지스트 n이 방사선에 노출된다. 계속해서, 단계(108)에서, 마스크가 제거되고 그런 다음 단계(110)에서, 선택된 위치에서 포토레지스트 n이 현상되고 기판이 에칭된다.
다음, 단계(112)에서 n+1로 알려진 다른 포토레지스트가 증착된다. 그런 다음, 단계(114)에서, 이 n+1 포토레지스트가 방사선에 노출된다. 계속해서, 단계(116)에서, 선택된 위치에서 포토레지스트 n+1이 제거되고 기판이 다시 에칭된다. 그런 다음, 원하는 마이크로 접촉부 높이가 단계(118)에서 달성되었는지를 평가한다. 원하는 마이크로 접촉부 높이가 달성되지 않은 경우, 단계(120)에서, 공정은 단계(112)로 되돌아가고 다른 포토레지스트가 기판 위에 증착된다. 원하는 높이가 단계(122)에서 달성된 경우, 남아 있는 포토레지스트가 단계(124)에서 제거되고 공정은 종료된다.
도 10은 제2 실시예를 나타내는 흐름도이다. 제2 실시예의 단계(200-210)는 제1 실시예의 단계(100-110)와 동일하다. 그렇지만, 단계(212)에서, 전체 포토레지스트 n이 제거된다. 그런 다음, 단계(214)에서, 포토레지스트의 다른 층 n+1이 기판 위에 증착된다. 다음, 단계(216)에서 기판 위에 마스크가 설치된다. 이 단 계 동안, 마스크가 포토레지스트 n 위에 설치되었을 때와 실질적으로 동일한 위치에 그 패턴이 위치하도록 마스크는 정렬되어야 한다. 계속해서, 단계(218)에서, 포토레지스트 n+1은 방사선에 노출되고 마스크는 제거된다.
다음, 단계(220)에서, 포토레지스트 n+1은 선택적으로 제거되고 기판은 다시 에칭된다. 이 공정은 또한 원하는 마이크로 접촉부 높이가 달성될 때까지 반복될 수 있다. 단계(222)에서, 원하는 마이크로 접촉부 높이가 달성되었는지를 평가한다. 단계(224)에서 바람직한 높이가 달성되지 않은 경우, 공정은 단계(212)로 되돌아가고 여기서 포토레지스트가 전체적으로 제거되고 다른 포토레지스트 n+1이 증착되며 단계들이 계속된다. 그렇지만, 단계(224)에서 원하는 높이가 달성된 경우, 남아 있는 포토레지스트가 단계(228)에서 제거되고 공정은 종료된다.
에칭 중지층(14) 및 얇은 층(12)이 유전체 층과 합체될 수 있고 그런 다음 얇은 층(12)은 트레이스를 형성하도록 에칭되어 이 트레이스에 연결된 마이크로 접촉부를 컴포넌트에 제공하며 마이크로 접촉부는 유전체 층으로부터 돌출한다. 이러한 구조는 예를 들어 반도체 칩 패키지의 소자로서 사용될 수 있다. 예를 들어, 2005년 12월 27일에 출원된 미국특허출원 No. 11/318,822이 사용될 수 있으며, 상기 문헌의 내용은 여기에 원용된다.
여기에 개시된 구조는 도 11에 도시된 바와 같이, 다층 구조(10)의 통합부, 예를 들어 다층 기판(10)의 상부 층일 수 있다. 마이크로 접촉부(38)는 다이(54)에 땜납 될 수 있다. 땜납(56)은 마이크로 접촉부(38)의 일부 주위에 심어질 수 있다. 땜납함으로써 마이크로 접촉부(38)와 다이(54) 사이에 우수한 접촉성을 제 공한다. 땜남(56) 외에 다른 본딩 공정도 사용될 수 있다. 마이크로 접촉부(38)는 언더필(underfill)(58)로 에워싸여 있는데, 이 언더필은 마이크로 접촉부(38)와 기판(10)에 다이(54)를 부착시키는데 사용된다. 원하는 바에 따라 어떤 타입의 언더필(58)이라도 사용될 수 있고 또는 언더필(58)을 생략할 수도 있다. 마이크로 접촉부(38)의 아래에는 트레이스(60) 및 유전체 층(62)이 있다. 기판(10)의 하부(bottom)에는 터미널(64)이 배치된다.
소정의 패키지는 적층되어 있는 마이크로 전자 칩을 포함한다. 이에 의해 패키지는, 적층에서의 칩의 전체 표면 영역보다 작은 기판 상의 표면 영역을 점유할 수 있다. 여기서 인용된 공정들을 사용하여 제조된 마이크로 접촉부를 포함하는 패키지는 적층될 수 있다. 2005년 5월 27일에 출원되고 동시 계류 중인 미국특허출원 No. 11/140,312; 및 미국특허 No. 6,782,610을 참조하면 되고, 상기 문헌들의 내용은 여기에 원용된다. 이러한 문헌들에 개시된 마이크로 접촉부 에칭 단계들은 여기에서 서술하는 공정들로 대체될 수 있다.
3-금속 기판이 위에서 설명되었으나, 예를 들어 단일의 금속층과 같은 임의의 개수의 층을 가지는 적절한 기판이 사용될 수 있다. 또한, 포토레지스트를 사용하지 않고, 금 또는 두꺼운 금속층을 에칭하는데 사용되는 에칭제에 실질적으로 내성이 있는 그외 금속과 같은 내에칭 금속이 사용될 수 있다. 예를 들어, 내에칭 금속은 전술한 제1 포토레지스트(20) 대신에 사용될 수 있다. 내에칭 금속의 스폿은, 스폿에 대한 원하는 위치에 구멍을 가지는 포토레지스트와 같은 마스크를 적용한 후, 두꺼운 층(16)의 상부에 설치될 수 있다. 두꺼운 층의 상부 위에 내에칭 금속을 도금한 후, 두꺼운 층을 에칭하여 전술한 바와 같은 마이크로 접촉부를 형성한다. 내에칭 금속은 마이크로 접촉부의 팁 상의 적소에 남을 수 있다. (전술한 제2 포토레지스트(34) 대신에) 제2 내에칭 재료로서 내에칭 금속이 사용되는 경우, 마이크로 접촉부의 제1 부분(32)에만 제2 내에칭 금속의 증착을 제한하는데 마스크가 사용될 수 있으며, 이에 따라 마이크로 접촉부들 간의 영역이 내에칭 금속이 없는 채로 유지된다. 대안으로, 내에칭 금속의 전체적인 제1 층은 제1 마이크로 접촉부(32)를 에칭 시에 제거될 수 있고, 그런 다음 내에칭 금속의 제2 층이 제1 마이크로 접촉부(32)를 보호하도록 증착될 수 있다.
도 12를 참조하면, 마이크로 접촉부(70)를 가지는 마이크로 전자 유닛(70)이 도시되어 있다. 마이크로 접촉부(72)는 에칭 중지층(74)을 가진다. 마이크로 접촉부(72)는 트레이스에 형성되어 있는 금속층으로부터 수직으로 돌출한다. 트레이스들(76) 간의 갭 또는 공간(78)이 존재할 수 있다. 제1 유전체 층(80)은 트레이스(76)에 인접하는 유닛(70)의 하부 측에 부착될 수 있다. 제1 유전체 층(80)의 개구(82)에 의해 트레이스는 전자식 접촉부(electronic contact)를 형성할 수 있다. 제2 유전체 층(84)은 유닛(70)의 상부 측 상에 형성될 수 있다.
이러한 공정으로부터 형성된 마이크로 접촉부는 약 40 미크론 내지 약 200 미크론의 범위에서 통상적인 높이를 가진다. 또한, 마이크로 접촉부 간의 통상적인 피치는 약 200 미크론미만일 수 있고, 바람직하게는 150 미크론 미만일 수 있다. 특히, 도 13을 참조하면, 팁 직경 d 및 마이크로 접촉부 높이 h를 가지는 두 개의 마이크로 접촉부가 도시되어 있다. 두 개의 마이크로 접촉부의 세로 축들 간 의 거리에 의해 피치 P가 정의된다. 많은 응용에서, 특히 도 14를 참조하여 후술되는 바와 같은 구조에서 마이크로 접촉부를 사용하여 반도체 칩의 접촉부에 연결되는 경우, 피치를 작게 하는 것이 바람직하다. 그렇지만, 단일의 에칭 공정에 의해 단일의 금속층으로부터 마이크로 접촉부를 형성하는 공정에서는, 피치 P를, 직경 d와 높이 h의 합과 동일한 소정의 최소 피치 P0미만으로 하는 것이 정상적으로 실시되지 않는다. 이론적으로는, 팁 직경 d를 감소시킴으로써 최소 피치가 감소될 수 있다. 그렇지만, 팁 직경을 0이하로 하는 것은 불가능하다. 또한, 많은 경우, 팁 직경을 약 20 또는 30 미크론 이하로 감소시키는 것이 바람직하다. 예를 들어, 핀의 팁과 에칭 동안 이 팁을 보호하는데 사용된 포토레지스트의 스폿 사이의 부착성은 팁의 영역에 비례하고 이에 따라 팁 직경의 제곱에 비례한다. 그러므로 매우 작은 팁 직경으로는, 포토레지스트 스폿이 공정 동안 제거될 수 있다. 그러므로 종래의 공정을 사용해서는, 매우 작은 피치를 가지는 마이크로 접촉부를 형성하는 곤란하였다.
그렇지만, 여기서 언급된 공정을 사용하는 마이크로 접촉부들 간의 피치는 P0보다 작을 수 있고(P<P0), 예를 들어, P=(0.9)P0이거나 그보다 작을 수 있다. 예를 들어, 팁의 직경 d가 30 미크론이고 높이가 60 미크론인 경우, 종래의 공정에서는 90 미크론의 피치 P0가 달성될 것이다. 그렇지만, 여기서 언급된 공정에서는, 적어도 두 개의 에칭에 의해, 약 80 미크론 또는 그 보다 작은 피치 P가 달성될 수 있다. 환언하면, 다단계 에칭 공정에 의해, 종래의 에칭 공정에서 달성할 수 없는 피치, 팁 직경 및 높이의 조합에 따라 단일의 금속층으로부터 단일의 금속 마이크로 접촉부 또는 포스트를 형성할 수 있다. 에칭 단계의 수가 증가하면, 주어진 팁 직경 및 높이에 대한 최소의 달성 가능한 피치가 감소한다.
도 14를 참조하면, 전술한 바와 같이 마이크로 접촉부(38)를 가지는 패키지 소자 또는 칩 캐리어를 사용하여 마이크로 전자 패키지(90)가 도시되어 있다. 칩 캐리어는 폴리이미드, BT 수지 또는 칩 캐리어에 흔히 사용되는 유형의 그외 유전체 재료로부터 형성될 수 있는 제1 유전체 층을 포함한다. 칩 캐리어는 또한 마이크로 접촉부(38)의 일부 또는 전부에 연결된 트레이스(60)를 포함한다. 트레이스는 터미널(61)과 일체로 되어 있다. 마이크로 접촉부는 유전체 층(62)의 제1 측면으로부터 돌출하여, 도 14에서 보이는 바와 같이 상향으로 마주한다. 유전체 층(62)은 개구(82)를 가지고, 터미널(61)은 개구(82)를 통해 제1 유전체 층(62)의 제2 또는 하향으로 대향하는 표면에서 노출된다. 캐리어는 선택적 제2 유전체 층(84)을 포함한다.
마이크로 접촉부의 팁은 반도체 칩과 같은 마이크로 전자 소자 또는 다이(54)의 접촉부(55)에 결합된다. 예를 들어, 마이크로 접촉부의 팁은 마이크로 전자 소자의 접촉부(55)에 땜납 본딩될 수 있다. 공융 본딩(eutectic bonding) 또는 확산 본딩과 같은 그외 본딩 공정이 적용될 수 있다. 이와 같이 패키지화된 마이크로 전자 소자는 마이크로 접촉부 및 트레이스에 의해 터미널(61)에 결합된 마이크로 전자 소자 상에서 접촉부(55)의 일부 또는 전부를 가진다. 패키지화된 마이크로 전자 소자는 회로 보드 상의 패드(94)에 터미널(61)을 결합시킴으로써 인쇄 회로기판과 같은 회로 패널(92)에 장착될 수 있다. 예를 들어, 회로 패널(92) 상의 패드(94)는 솔더 볼(solder ball)(96)을 사용하여 개구(82)에서 터미널(61)에 땜납될 수 있다.
마이크로 접촉부(38)와 마이크로 전자 소자의 접촉부(55) 간의 접속은 접촉부(55)가 긴밀히 공간을 차지하는 곳에도 신뢰할만한 접속을 제공할 수 있다. 전술한 바와 같이, 마이크로 접촉부(38)는 적당한 팁 직경 및 높이로 형성될 수 있다. 상당한 팁 직경은 각각의 마이크로 접촉부의 팁과 마이크로 전자 소자의 접촉부 사이에 상당한 결합 영역을 제공할 수 있다. 가동 중에는, 마이크로 접촉부(38)를 구부리고 경사지게 함으로써, 회로 패널(92)과 관련한 칩의 시차 열팽창 및 수축(differential thermal expansion and contraction)을 수용할 수 있다. 이 동작은 마이크로 접촉부의 높이에 의해 향상된다. 또한, 마이크로 접촉부는 공통의 금속층으로부터 형성되기 때문에, 마이크로 접촉부의 높이는 매우 좁은 공차 내에서 일정하다. 이에 의해 칩의 접촉부 또는 그외 마이크로 전자 소자를 가지는 마이크로 접촉부 팁들 간의 단단한 결합을 허용하고 형성한다.
챕 캐리어의 구조는 변할 수 있다. 예를 들어, 칩 캐리어는 단지 하나의 유전체 층을 포함할 수 있다. 이 트레이스는 유전체 층의 양측 상에 설치될 수 있다. 대안으로 칩 캐리어는 다층 유전체를 포함할 수 있고, 다층의 트레이스뿐만 아니라, 전기적 도전성 그라운드 플레인(ground plane)과 같은 그외 특징체를 포함할 수도 있다.
본 발명의 추가의 실시예의 공정은 유전체 층(502)의 표면과 같은 표면(526) 으로부터 돌출하는 포스트 부분(550)(도 15)을 가지는 구조를 사용한다. 포스트 부분(550)은 어떠한 공정으로도 형성될 수 있지만, 전술한 공정과 유사한 에칭 공정에 의해 바람직하게 형성된다. 부분(550)의 형성 후, 금속층 또는 다른 도전층(502)은 포스트 부분(550)의 팁(533) 위에 적용된다. 예를 들어, 층(502)은 구조적 통합층(502) 위에 적층될 수 있으며, 야금술로 포스트 부분(550)의 팁에 결합될 수 있다. 층(502)은 포스트 부분(550)으로부터 떨어져 있는 층의 재료를 제거하기 위해 선택적으로 취급되지만, 포스트 부분(550)의 위에 있는 층 두께의 적어도 일부를 남기며, 이에 의해 포스트 부분(550)과 정렬된 추가의 포스트 부분(504)(도 16)을 형성하며, 이에 따라 합성 마이크로 접촉부들을 형성하며, 각각의 합성 마이크로 접촉부는 기판에 가까운 근방 포스트 부분(proximal post portion)(550) 및 기판으로부터 떨어져 있는 말단 포스트 부분(distal post portion)(504)을 포함하며, 말단 포스트 부분은 근방 포스트 부분으로부터 수직으로 또는 Z 방향으로 돌출한다. 층(502)에 적용되는 처리(treatment)는 포스트 부분(550)과 정렬된 내에칭 금속(506)의 스폿을 사용하여, 전술한 에칭 공정을 포함할 수 있다. 층(502)을 에칭하기 전에 포스트 부분(550)을 덮기 위해 유전체 밀봉제(dielectric encapsulant)와 같은 보호층(508)을 적용할 수 있다. 대안으로 또는 부가적으로, 포스트 부분(550)은 층(502)을 에칭하기 전에 니켈 또는 금과 같은 내에칭 도전 금속으로 도금되거나 그렇지 않으면 덮일 수 있다.
부분(504) 위에 추가의 부분을 형성하기 위해 연속적인 포스트 부분을 구축하는 공정은 반복될 수 있으므로, 필수적으로 임의 길이의 마이크로 접촉부가 형성 될 수 있다. 긴 마이크로 접촉부는 유연성 및 이동성이 향상된 포스트 팁을 제공한다. 하나 이상의 유전체 밀봉제 층이, 도 15 및 도 16의 층(508)과 같이 미리 형성된 포스트 부분 주위의 적소에 남는 경우, 포스트의 휨(flexure)을 제한하지 않도록 준용된다. 다른 실시예에서, 밀봉제는 컴포넌트가 사용되기 전에 제거된다. 유전체 기판(522) 및 전술한 것과 유사한 트레이스(528)와 결합하여 마이크로 접촉부를 설명하였으나, 이 공정은 필수적으로 임의의 구조체 위에 마이크로 접촉부를 제조하는데 사용될 수 있다.
도 16에 도시된 바와 같이, 각각의 마이크로 접촉부는 수평 또는 폭 치수 x를 가지는데, 이 치수는 근방 포스트 부분(550)의 수직 또는 z-방향 범위에 걸쳐 변하고 또한 실질적으로 계단식 양상으로 근방 포스트 부분(550)과 단말 포스트 부분(504) 사이의 접합(juncture)에서 급격하게 변하고, 단말 포스트 부분의 수직 범위를 따라 변한다. 수직 위치에 따른 폭 변동의 경사는 또한 포스트 부분들 사이의 접합에서 급격하게 변한다. 각각의 포스트 부분 내에서의 수평 또는 폭 치수의 변동의 패턴은 이러한 포스트 부분을 에칭하거나 그렇지 않으면 형성하는데 사용되는 공정에 좌우된다. 예를 들어, 추가의 실시예에서, 단말 포스트 부분(504)은 전술한 바와 같은 다단계 에칭 공정에 의해 형성될 수 있으므로, 각각의 단말 포스트 부분은, 수직 또는 z 방향으로 폭 x의 변화를 정의하는 다양한 함수를 가진 상이한 서브-부분을 포함한다.
여기에 원용되는 이하의 문헌들이 참조된다: 2004년 11월 10일에 출원된 미국특허출원 No. 10/985,126; 2005년 12월 27일에 출원된 11/318,822; 2005년 12월 23일에 출원된 11/318,164; 2005년 6월 24일에 출원된 11/166,982; 2005년 5월 27일에 출원된 11/140,312; 및 미국특허 No. 7,176,043.
본 발명을 특정한 실시예들을 참조하여 설명하였으나, 이러한 실시예들은 본 발명의 원리 및 응용을 나타내는데 지나지 않는다. 그러므로 설명된 실시예들에 대해 다양한 변형이 이루어질 수 있으며 첨부된 청구의 범위에 의해 정의된 같은 본 발명의 정신 및 범주를 벗어남이 없이 다른 배치가 고안될 수 있다는 것을 이해할 수 있다.
Claims (37)
- 마이크로 접촉부 형성 방법에 있어서,(a) 기판의 상부 표면 상의 선택된 위치에 제1 내에칭 재료(etch-resistant meterial)를 제공하는 단계;(b) 상기 제1 내에칭 재료에 의해 덮여 있지 않은 위치에서 상기 기판의 상부 표면을 에칭하는 단계, 및 이에 의해 상기 선택된 위치에서 상기 기판으로부터 상향으로 돌출하는 제1 마이크로 접촉부를 형성하는 단계;(c) 상기 제1 마이크로 접촉부 위에 제2 내에칭 재료를 제공하는 단계; 및(d) 상기 제1 마이크로 접촉부 아래에 제2 마이크로 접촉부를 형성하기 위해 상기 기판을 추가로 에칭하는 단계를 포함하며,상기 제2 내에칭 재료는, 상기 추가로 에칭하는 단계에서의 에칭으로부터 상기 제1 마이크로 접촉부를 적어도 부분적으로 보호하는, 마이크로 접촉부 형성 방법.
- 제1항에 있어서,상기 상부 표면을 에칭하는 단계는, 상기 제1 내에칭 재료가 상기 제1 마이크로 접촉부보다 옆으로 돌출되도록 수행되는, 마이크로 접촉부 형성 방법.
- 제1항에 있어서,상기 제2 내에칭 재료를 제공하는 단계는, 상기 제2 내에칭 재료를 증착하는 단계 및 상기 증착된 재료를 방사선(radiation)에 노출시키는 단계를 포함하는, 마이크로 접촉부 형성 방법.
- 제3항에 있어서,상기 증착된 재료를 방사선에 노출시키는 단계 동안, 옆으로 돌출된 상기 제1 내에칭 재료는, 증착된 상기 제2 내에칭 재료의 부분들을 방사선으로부터 보호하는, 마이크로 접촉부 형성 방법.
- 제1항에 있어서,상기 제1 내에칭 재료 및 제2 내에칭 재료를 제거하는 단계를 더 포함하는 마이크로 접촉부 형성 방법.
- 제1항에 있어서,상기 선택된 위치에 제1 내에칭 재료를 제공하는 단계는 상기 기판의 상부 표면 위에 상기 제1 내에칭 재료를 증착시키는 단계를 포함하고,상기 노출시키는 단계는 상기 제1 내에칭 재료 위에 마스크를 위치시키는 단계를 포함하는, 마이크로 접촉부 형성 방법.
- 제6항에 있어서,상기 제1 내에칭 재료 및 상기 마스크는 방사선에 노출되는, 마이크로 접촉부 형성 방법.
- 제1항에 있어서,제3 마이크로 접촉부를 형성하는 단계를 더 포함하는 마이크로 접촉부 형성 방법.
- 제1항에 있어서,상기 제1 내에칭 재료 및 상기 제2 내에칭 재료는 금(gold)인, 마이크로 접촉부 형성 방법.
- 제1항에 있어서,상기 제1 내에칭 재료 및 상기 제2 내에칭 재료는 포토레지스트인, 마이크로 접촉부 형성 방법.
- 마이크로 접촉부 형성 방법에 있어서,(a) 기판과 일체화되어 있고 상기 기판의 표면으로부터 상향으로 돌출하는 제1 마이크로 접촉부를 최종 내에칭 재료가 적어도 부분적으로 덮도록, 공정 중의 기판에 상기 최종 내에칭 재료를 적용하는 단계; 및(b) 제2 마이크로 접촉부가 상기 제1 마이크로 접촉부 아래에 있으면서 일체화되어 남도록 상기 기판의 표면을 에칭하는 단계를 포함하며,상기 제1 내에칭 재료는, 상기 추가의 에칭 단계에서의 에칭으로부터 상기 제1 마이크로 접촉부를 적어도 부분적으로 보호하는, 마이크로 접촉부 형성 방법.
- 제11항에 있어서,(c) 상기 기판의 상부 표면 상의 선택된 위치에서 예비 내에칭 재료를 제공하는 단계; 및(d) 상기 예비 내에칭 재료에 의해 덮이지 않은 상기 기판의 부분들을 제거하기 위해 상기 기판의 상부 표면을 에칭하는 단계, 및 이에 의해 상기 에칭된 표면으로부터 상향으로 돌출하는 상기 제1 마이크로 접촉부를 남기는 단계에 의해 상기 공정 중의 기판을 형성하는 단계를 더 포함하는 마이크로 접촉부 형성 방법.
- 제12항에 있어서,상기 선택된 위치에서 예비 내에칭 재료를 제공하는 단계는,상기 상부 표면 전체에 걸쳐 상기 예비 내에칭 재료를 제공하는 단계; 및상기 예비 내에칭 재료를 방사선에 노출시키기 위해 상기 예비 내에칭 재료 위에 마스크를 제공하는 단계를 포함하는, 마이크로 접촉부 형성 방법.
- 제11항에 있어서,상기 제1 마이크로 접촉부는 수직으로 연장하는 측벽(vertically-extensive side wall)을 포함하고,상기 최종 내에칭 재료는 상기 제1 마이크로 접촉부의 측벽을 적어도 부분적으로 덮는, 마이크로 접촉부 형성 방법.
- 제11항에 있어서,상기 예비 내에칭 재료 및 상기 최종 내에칭 재료를 제거하는 단계를 더 포함하는 마이크로 접촉부 형성 방법.
- 마이크로 전자 유닛에 있어서,(a) 기판; 및(b) 상기 기판으로부터 수직 방향으로 돌출하는 복수의 마이크로 접촉부를 포함하며,상기 복수의 마이크로 접촉부 각각은 상기 기판에 인접하는 베이스 영역과 상기 기판으로부터 떨어져 있는 팁 영역을 포함하며,상기 복수의 마이크로 접촉부 각각은 수평 치수(horizontal dimension)를 가지며,상기 수평 치수는, 상기 베이스 영역에서는 수직 위치의 제1 함수이고 상기 팁 영역에서는 수직 위치의 제2 함수인, 마이크로 전자 유닛.
- 제16항에 있어서,상기 제1 함수 및 상기 제2 함수는 실질적으로 상이한, 마이크로 전자 유닛.
- 제16항에 있어서,수평 치수 대 수직 위치의 경사는 상기 베이스 영역과 상기 팁 영역 사이의 경계에서 급격하게 변하는, 마이크로 전자 유닛.
- 제16항에 있어서,상기 복수의 마이크로 접촉부 각각은 세로축, 및 제1 세로축과 제2 세로축 사이의 거리에 의해 정의되는 피치(pitch)를 가지며,상기 피치는 200 미크론보다 작은, 마이크로 전자 유닛.
- 제19항에 있어서,상기 피치는 약 150 미크론보다 작은, 마이크로 전자 유닛.
- 제16항에 있어서,상기 베이스 영역과 상기 팁 영역 사이에 다른 영역이 배치되는, 마이크로 전자 유닛.
- 제16항에 있어서,각각의 마이크로 접촉부 내에서, 상기 베이스 영역 및 상기 팁 영역은 금속의 단일체로서 형성되는, 마이크로 전자 유닛.
- 제16항에 있어서,상기 기판은 유전체 층 및 상기 유전체 층을 따라 연장하는 트레이스를 포함하며,상기 트레이스의 적어도 일부는 상기 마이크로 접촉부의 적어도 일부에 연결되어 있는, 마이크로 전자 유닛.
- 마이크로 전자 유닛에 있어서,기판; 및상기 기판으로부터 수직 방향으로 돌출하는 복수의 마이크로 접촉부를 포함하며,두 개의 인접하는 마이크로 접촉부 간의 피치는 150 미크론보다 작은, 마이크로 전자 유닛.
- 제24항에 있어서,상기 피치는 h+d보다 작으며, h는 각각의 마이크로 접촉부의 수직 높이이고, d는 상기 기판으로부터 떨어져 있는 팁에서의 각각의 마이크로 접촉부의 직경인, 마이크로 전자 유닛.
- 제24항에 있어서,각각의 마이크로 접촉부는 적어도 약 50 미크론의 높이 및 적어도 약 20 미크론의 팁 직경을 가지는, 마이크로 전자 유닛.
- 제24항에 있어서,각각의 마이크로 접촉부의 팁은 실질적으로 평평하고 수평인 표면을 가지는, 마이크로 전자 유닛.
- 마이크로 전자 유닛에 있어서,(a) 기판; 및(b) 상기 기판으로부터 수직 방향으로 돌출하는 복수의 긴 마이크로 접촉부를 포함하며,각각의 마이크로 접촉부는 상기 기판에 인접하는 베이스 영역과 상기 기판으로부터 떨어져 있는 팁 영역을 포함하며,각각의 마이크로 접촉부는, 축 및 상기 축을 따라 수직 방향으로 상기 축 쪽으로 경사지거나 상기 축으로부터 멀어지도록 경사지는 원주의 표 면(circumferential surface)을 가지고 있어서, 상기 원주의 벽의 경사가 상기 팁 영역과 상기 베이스 영역 사이의 경계에서 급격하게 변하는, 마이크로 전자 유닛.
- 제28항에 있어서,각각의 마이크로 접촉부에서, 상기 베이스 영역 및 상기 팁 영역은 금속의 단일체로서 형성되는, 마이크로 전자 유닛.
- 제28항에 있어서,인접하는 마이크로 접촉부들 간의 피치는 약 150 미크론보다 작고, 각각의 마이크로 접촉부는 약 60 내지 약 150 미크론의 높이를 가지는, 마이크로 전자 유닛.
- 제30항에 있어서,각각의 마이크로 접촉부는 적어도 약 20 미크론의 팁 직경을 가지는, 마이크로 전자 유닛.
- 제28항에 있어서,상기 피치는 h+d보다 작으며, h는 각각의 마이크로 접촉부의 수직 높이이고 d는 상기 기판으로부터 떨어져 있는 팁에서의 각각의 마이크로 접촉부의 직경인, 마이크로 전자 유닛.
- 제28항에 있어서,상기 기판은 유전체 층 및 상기 유전체 층을 따라 연장하는 트레이스를 포함하며,상기 트레이스의 적어도 일부는 상기 마이크로 접촉부의 적어도 일부에 연결되어 있는, 마이크로 전자 유닛.
- 제33항에 있어서,상기 마이크로 접촉부는 상기 유전체 층의 제1 측(first side)으로부터 돌출하며,상기 마이크로 전자 유닛은, 상기 유전체 층의 제2 측에 노출되어 있고 상기 트레이스에 의해 상기 마이크로 접촉부의 적어도 일부에 전기적으로 노출되어 있는 터미널을 더 포함하는, 마이크로 전자 유닛.
- 제34항에 기재된 마이크로 전자 유닛, 및상기 마이크로 접촉부에 연결된 접촉부를 가지는 마이크로 전자 소자를 포함하는 어셈블리.
- 제32항에 있어서,상기 베이스 영역과 상기 팁 영역 사이에 다른 영역이 배치되는 어셈블리.
- 마이크로 전자 유닛에 있어서,(a) 기판; 및(b) 상기 기판으로부터 수직 방향으로 돌출하는 복수의 마이크로 접촉부를 포함하며,각각의 마이크로 접촉부는 상기 기판에 인접하는 근위부(proximal portion)과 상기 기판으로부터 떨어져서 수직으로 방향으로 상기 근위부으로부터 길게 연장되는 원위부(elongated distal portion)을 포함하며,포스트의 폭은 상기 근위부와 상기 원위부 간의 접합부에서 계단식으로 증가하는, 마이크로 전자 유닛.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/717,587 US8641913B2 (en) | 2003-10-06 | 2007-03-13 | Fine pitch microcontacts and method for forming thereof |
US11/717,587 | 2007-03-13 | ||
PCT/US2008/003473 WO2008112318A2 (en) | 2007-03-13 | 2008-03-13 | Fine pitch microcontacts and method for forming thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090122274A true KR20090122274A (ko) | 2009-11-26 |
KR101466252B1 KR101466252B1 (ko) | 2014-11-27 |
Family
ID=39712440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020097020647A KR101466252B1 (ko) | 2007-03-13 | 2008-03-13 | 미세 피치 마이크로 접촉부 및 그 형성 방법 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8641913B2 (ko) |
JP (1) | JP5980468B2 (ko) |
KR (1) | KR101466252B1 (ko) |
CN (2) | CN101658078A (ko) |
WO (1) | WO2008112318A2 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8426299B2 (en) | 2010-12-28 | 2013-04-23 | Samsung Electronics Co., Ltd | Method of manufacturing semiconductor device |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8641913B2 (en) | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
US7495179B2 (en) | 2003-10-06 | 2009-02-24 | Tessera, Inc. | Components with posts and pads |
US7709968B2 (en) | 2003-12-30 | 2010-05-04 | Tessera, Inc. | Micro pin grid array with pin motion isolation |
CN101874296B (zh) | 2007-09-28 | 2015-08-26 | 泰塞拉公司 | 利用成对凸柱进行倒装芯片互连 |
KR101572600B1 (ko) | 2007-10-10 | 2015-11-27 | 테세라, 인코포레이티드 | 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리 |
KR101195786B1 (ko) | 2008-05-09 | 2012-11-05 | 고쿠리츠 다이가쿠 호진 큐슈 코교 다이가쿠 | 칩 사이즈 양면 접속 패키지의 제조 방법 |
US20100044860A1 (en) | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
US8296940B2 (en) * | 2010-04-19 | 2012-10-30 | General Electric Company | Method of forming a micro pin hybrid interconnect array |
US9142533B2 (en) | 2010-05-20 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate interconnections having different sizes |
US8330272B2 (en) | 2010-07-08 | 2012-12-11 | Tessera, Inc. | Microelectronic packages with dual or multiple-etched flip-chip connectors |
US8580607B2 (en) | 2010-07-27 | 2013-11-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
US8697492B2 (en) | 2010-11-02 | 2014-04-15 | Tessera, Inc. | No flow underfill |
US8853558B2 (en) | 2010-12-10 | 2014-10-07 | Tessera, Inc. | Interconnect structure |
US20120146206A1 (en) | 2010-12-13 | 2012-06-14 | Tessera Research Llc | Pin attachment |
US8709933B2 (en) | 2011-04-21 | 2014-04-29 | Tessera, Inc. | Interposer having molded low CTE dielectric |
CN103108490B (zh) * | 2011-11-11 | 2015-10-07 | 深南电路有限公司 | 一种超厚铜线路板的线路加工方法 |
US9425136B2 (en) | 2012-04-17 | 2016-08-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conical-shaped or tier-shaped pillar connections |
US9299674B2 (en) | 2012-04-18 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump-on-trace interconnect |
US9111817B2 (en) | 2012-09-18 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structure and method of forming same |
US8884427B2 (en) | 2013-03-14 | 2014-11-11 | Invensas Corporation | Low CTE interposer without TSV structure |
US9023691B2 (en) | 2013-07-15 | 2015-05-05 | Invensas Corporation | Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation |
US8883563B1 (en) | 2013-07-15 | 2014-11-11 | Invensas Corporation | Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
US9034696B2 (en) | 2013-07-15 | 2015-05-19 | Invensas Corporation | Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation |
JP2015072984A (ja) * | 2013-10-02 | 2015-04-16 | イビデン株式会社 | プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ |
US9214454B2 (en) | 2014-03-31 | 2015-12-15 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US9633971B2 (en) | 2015-07-10 | 2017-04-25 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
TW202414634A (zh) | 2016-10-27 | 2024-04-01 | 美商艾德亞半導體科技有限責任公司 | 用於低溫接合的結構和方法 |
US10181447B2 (en) | 2017-04-21 | 2019-01-15 | Invensas Corporation | 3D-interconnect |
KR102377304B1 (ko) * | 2017-09-29 | 2022-03-22 | 엘지이노텍 주식회사 | 인쇄회로기판 및 그의 제조방법 |
US11094659B2 (en) * | 2019-09-30 | 2021-08-17 | Texas Instruments Incorporated | Microelectronic device with pillars having flared ends |
US12040284B2 (en) | 2021-11-12 | 2024-07-16 | Invensas Llc | 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna |
CN118275413B (zh) * | 2024-06-04 | 2024-08-13 | 延安大学 | 一种贵金属颗粒-半导体层复合表面增强拉曼散射衬底 |
Family Cites Families (207)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US654228A (en) * | 1900-07-24 | Valve-gear for engines | ||
US3214827A (en) * | 1962-12-10 | 1965-11-02 | Sperry Rand Corp | Electrical circuitry fabrication |
US3775844A (en) * | 1970-06-25 | 1973-12-04 | Bunker Ramo | Method of fabricating a multiwafer electrical circuit structure |
US3766439A (en) * | 1972-01-12 | 1973-10-16 | Gen Electric | Electronic module using flexible printed circuit board with heat sink means |
US3873889A (en) * | 1973-08-08 | 1975-03-25 | Sperry Rand Corp | Indicator module and method of manufacturing same |
JPS54148484A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Manufacture of semiconductor wafer test device |
US4225900A (en) * | 1978-10-25 | 1980-09-30 | Raytheon Company | Integrated circuit device package interconnect means |
US4567543A (en) * | 1983-02-15 | 1986-01-28 | Motorola, Inc. | Double-sided flexible electronic circuit module |
US4576543A (en) * | 1983-11-07 | 1986-03-18 | Kmw Products Limited | Knock-down construction for front end loader |
US5220488A (en) * | 1985-09-04 | 1993-06-15 | Ufe Incorporated | Injection molded printed circuits |
US4924353A (en) * | 1985-12-20 | 1990-05-08 | Hughes Aircraft Company | Connector system for coupling to an integrated circuit chip |
US4716049A (en) * | 1985-12-20 | 1987-12-29 | Hughes Aircraft Company | Compressive pedestal for microminiature connections |
US4695870A (en) * | 1986-03-27 | 1987-09-22 | Hughes Aircraft Company | Inverted chip carrier |
JPS6397941A (ja) * | 1986-10-14 | 1988-04-28 | Fuji Photo Film Co Ltd | 感光材料 |
JPS63153889A (ja) * | 1986-12-17 | 1988-06-27 | 日立プラント建設株式会社 | プリント基板のパタ−ン形成方法 |
KR970003915B1 (ko) * | 1987-06-24 | 1997-03-22 | 미다 가쓰시게 | 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 |
US5138438A (en) * | 1987-06-24 | 1992-08-11 | Akita Electronics Co. Ltd. | Lead connections means for stacked tab packaged IC chips |
US4781601A (en) * | 1987-07-06 | 1988-11-01 | Motorola, Inc. | Header for an electronic circuit |
US4804132A (en) * | 1987-08-28 | 1989-02-14 | Difrancesco Louis | Method for cold bonding |
US5028986A (en) * | 1987-12-28 | 1991-07-02 | Hitachi, Ltd. | Semiconductor device and semiconductor module with a plurality of stacked semiconductor devices |
US5198888A (en) * | 1987-12-28 | 1993-03-30 | Hitachi, Ltd. | Semiconductor stacked device |
US4991290A (en) * | 1988-07-21 | 1991-02-12 | Microelectronics And Computer Technology | Flexible electrical interconnect and method of making |
JPH02174255A (ja) * | 1988-12-27 | 1990-07-05 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5077598A (en) * | 1989-11-08 | 1991-12-31 | Hewlett-Packard Company | Strain relief flip-chip integrated circuit assembly with test fixturing |
AU637874B2 (en) * | 1990-01-23 | 1993-06-10 | Sumitomo Electric Industries, Ltd. | Substrate for packaging a semiconductor device |
CA2034703A1 (en) * | 1990-01-23 | 1991-07-24 | Masanori Nishiguchi | Substrate for packaging a semiconductor device |
US5083697A (en) * | 1990-02-14 | 1992-01-28 | Difrancesco Louis | Particle-enhanced joining of metal surfaces |
US4975079A (en) * | 1990-02-23 | 1990-12-04 | International Business Machines Corp. | Connector assembly for chip testing |
US5046238A (en) * | 1990-03-15 | 1991-09-10 | Rogers Corporation | Method of manufacturing a multilayer circuit board |
US5345205A (en) * | 1990-04-05 | 1994-09-06 | General Electric Company | Compact high density interconnected microwave system |
DE59104134D1 (de) * | 1990-04-09 | 1995-02-16 | Ascom Tech Ag | Bit- und rahmensynchronisiereinheit für einen zugriffsknoten einer optischen übertragungseinrichtung. |
US5130779A (en) * | 1990-06-19 | 1992-07-14 | International Business Machines Corporation | Solder mass having conductive encapsulating arrangement |
US5251806A (en) * | 1990-06-19 | 1993-10-12 | International Business Machines Corporation | Method of forming dual height solder interconnections |
US5148265A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies with fan-in leads |
US5679977A (en) * | 1990-09-24 | 1997-10-21 | Tessera, Inc. | Semiconductor chip assemblies, methods of making same and components for same |
US5148266A (en) * | 1990-09-24 | 1992-09-15 | Ist Associates, Inc. | Semiconductor chip assemblies having interposer and flexible lead |
US5117282A (en) * | 1990-10-29 | 1992-05-26 | Harris Corporation | Stacked configuration for integrated circuit devices |
US5172303A (en) * | 1990-11-23 | 1992-12-15 | Motorola, Inc. | Electronic component assembly |
US5116459A (en) * | 1991-03-06 | 1992-05-26 | International Business Machines Corporation | Processes for electrically conductive decals filled with organic insulator material |
US5541525A (en) * | 1991-06-04 | 1996-07-30 | Micron Technology, Inc. | Carrier for testing an unpackaged semiconductor die |
JPH0513967A (ja) * | 1991-07-03 | 1993-01-22 | Mitsubishi Electric Corp | 半導体記憶制御装置及びその高密度実装方法 |
WO1993004375A1 (en) * | 1991-08-23 | 1993-03-04 | Nchip, Inc. | Burn-in technologies for unpackaged integrated circuits |
US5397916A (en) | 1991-12-10 | 1995-03-14 | Normington; Peter J. C. | Semiconductor device including stacked die |
US5281852A (en) * | 1991-12-10 | 1994-01-25 | Normington Peter J C | Semiconductor device including stacked die |
US5224023A (en) * | 1992-02-10 | 1993-06-29 | Smith Gary W | Foldable electronic assembly module |
US5222014A (en) * | 1992-03-02 | 1993-06-22 | Motorola, Inc. | Three-dimensional multi-chip pad array carrier |
JP2894071B2 (ja) | 1992-03-09 | 1999-05-24 | 株式会社日立製作所 | 半導体装置 |
US5422435A (en) | 1992-05-22 | 1995-06-06 | National Semiconductor Corporation | Stacked multi-chip modules and method of manufacturing |
US5247423A (en) * | 1992-05-26 | 1993-09-21 | Motorola, Inc. | Stacking three dimensional leadless multi-chip module and method for making the same |
US5820770A (en) * | 1992-07-21 | 1998-10-13 | Seagate Technology, Inc. | Thin film magnetic head including vias formed in alumina layer and process for making the same |
JP3151219B2 (ja) * | 1992-07-24 | 2001-04-03 | テツセラ,インコーポレイテッド | 取り外し自在のリード支持体を備えた半導体接続構成体およびその製造方法 |
US6054756A (en) * | 1992-07-24 | 2000-04-25 | Tessera, Inc. | Connection components with frangible leads and bus |
EP0586888B1 (en) | 1992-08-05 | 2001-07-18 | Fujitsu Limited | Three-dimensional multichip module |
US5324892A (en) * | 1992-08-07 | 1994-06-28 | International Business Machines Corporation | Method of fabricating an electronic interconnection |
JP3105089B2 (ja) | 1992-09-11 | 2000-10-30 | 株式会社東芝 | 半導体装置 |
JP2716336B2 (ja) | 1993-03-10 | 1998-02-18 | 日本電気株式会社 | 集積回路装置 |
US5455740A (en) | 1994-03-07 | 1995-10-03 | Staktek Corporation | Bus communication system for stacked high density integrated circuit packages |
US5811982A (en) * | 1995-11-27 | 1998-09-22 | International Business Machines Corporation | High density cantilevered probe for electronic devices |
US5390844A (en) * | 1993-07-23 | 1995-02-21 | Tessera, Inc. | Semiconductor inner lead bonding tool |
US5398863A (en) | 1993-07-23 | 1995-03-21 | Tessera, Inc. | Shaped lead structure and method |
US5397921A (en) * | 1993-09-03 | 1995-03-14 | Advanced Semiconductor Assembly Technology | Tab grid array |
US5454160A (en) | 1993-12-03 | 1995-10-03 | Ncr Corporation | Apparatus and method for stacking integrated circuit devices |
US5457879A (en) * | 1994-01-04 | 1995-10-17 | Motorola, Inc. | Method of shaping inter-substrate plug and receptacles interconnects |
US5455390A (en) * | 1994-02-01 | 1995-10-03 | Tessera, Inc. | Microelectronics unit mounting with multiple lead bonding |
US5448511A (en) | 1994-06-01 | 1995-09-05 | Storage Technology Corporation | Memory stack with an integrated interconnect and mounting structure |
US5466635A (en) * | 1994-06-02 | 1995-11-14 | Lsi Logic Corporation | Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating |
US5802699A (en) * | 1994-06-07 | 1998-09-08 | Tessera, Inc. | Methods of assembling microelectronic assembly with socket for engaging bump leads |
US5615824A (en) * | 1994-06-07 | 1997-04-01 | Tessera, Inc. | Soldering with resilient contacts |
US6177636B1 (en) * | 1994-12-29 | 2001-01-23 | Tessera, Inc. | Connection components with posts |
US5989936A (en) * | 1994-07-07 | 1999-11-23 | Tessera, Inc. | Microelectronic assembly fabrication with terminal formation from a conductive layer |
US5798286A (en) * | 1995-09-22 | 1998-08-25 | Tessera, Inc. | Connecting multiple microelectronic elements with lead deformation |
US5518964A (en) * | 1994-07-07 | 1996-05-21 | Tessera, Inc. | Microelectronic mounting with multiple lead deformation and bonding |
US5539153A (en) * | 1994-08-08 | 1996-07-23 | Hewlett-Packard Company | Method of bumping substrates by contained paste deposition |
US5656550A (en) * | 1994-08-24 | 1997-08-12 | Fujitsu Limited | Method of producing a semicondutor device having a lead portion with outer connecting terminal |
US5491302A (en) | 1994-09-19 | 1996-02-13 | Tessera, Inc. | Microelectronic bonding with lead motion |
US5659952A (en) * | 1994-09-20 | 1997-08-26 | Tessera, Inc. | Method of fabricating compliant interface for semiconductor chip |
JP2570628B2 (ja) | 1994-09-21 | 1997-01-08 | 日本電気株式会社 | 半導体パッケージおよびその製造方法 |
US5587342A (en) | 1995-04-03 | 1996-12-24 | Motorola, Inc. | Method of forming an electrical interconnect |
JP2606177B2 (ja) | 1995-04-26 | 1997-04-30 | 日本電気株式会社 | 印刷配線板 |
US5985692A (en) | 1995-06-07 | 1999-11-16 | Microunit Systems Engineering, Inc. | Process for flip-chip bonding a semiconductor die having gold bump electrodes |
JPH0997791A (ja) | 1995-09-27 | 1997-04-08 | Internatl Business Mach Corp <Ibm> | バンプ構造、バンプの形成方法、実装接続体 |
US5777379A (en) | 1995-08-18 | 1998-07-07 | Tessera, Inc. | Semiconductor assemblies with reinforced peripheral regions |
JP3549294B2 (ja) | 1995-08-23 | 2004-08-04 | 新光電気工業株式会社 | 半導体装置及びその実装構造 |
US5810609A (en) * | 1995-08-28 | 1998-09-22 | Tessera, Inc. | Socket for engaging bump leads on a microelectronic device and methods therefor |
US5861666A (en) | 1995-08-30 | 1999-01-19 | Tessera, Inc. | Stacked chip assembly |
US5674785A (en) | 1995-11-27 | 1997-10-07 | Micron Technology, Inc. | Method of producing a single piece package for semiconductor die |
US5646446A (en) | 1995-12-22 | 1997-07-08 | Fairchild Space And Defense Corporation | Three-dimensional flexible assembly of integrated circuits |
US5731709A (en) * | 1996-01-26 | 1998-03-24 | Motorola, Inc. | Method for testing a ball grid array semiconductor device and a device for such testing |
US6001671A (en) * | 1996-04-18 | 1999-12-14 | Tessera, Inc. | Methods for manufacturing a semiconductor package having a sacrificial layer |
US5789815A (en) | 1996-04-23 | 1998-08-04 | Motorola, Inc. | Three dimensional semiconductor package having flexible appendages |
US5689091A (en) | 1996-09-19 | 1997-11-18 | Vlsi Technology, Inc. | Multi-layer substrate structure |
US5762845A (en) | 1996-11-19 | 1998-06-09 | Packard Hughes Interconnect Company | Method of making circuit with conductive and non-conductive raised features |
US5929521A (en) * | 1997-03-26 | 1999-07-27 | Micron Technology, Inc. | Projected contact structure for bumped semiconductor device and resulting articles and assemblies |
JPH1140694A (ja) * | 1997-07-16 | 1999-02-12 | Oki Electric Ind Co Ltd | 半導体パッケージおよび半導体装置とその製造方法 |
US6335571B1 (en) | 1997-07-21 | 2002-01-01 | Miguel Albert Capote | Semiconductor flip-chip package and method for the fabrication thereof |
WO1999009595A1 (en) * | 1997-08-19 | 1999-02-25 | Hitachi, Ltd. | Multichip module structure and method for manufacturing the same |
CA2213590C (en) * | 1997-08-21 | 2006-11-07 | Keith C. Carroll | Flexible circuit connector and method of making same |
JP3937265B2 (ja) * | 1997-09-29 | 2007-06-27 | エルピーダメモリ株式会社 | 半導体装置 |
US6217972B1 (en) * | 1997-10-17 | 2001-04-17 | Tessera, Inc. | Enhancements in framed sheet processing |
US6222136B1 (en) * | 1997-11-12 | 2001-04-24 | International Business Machines Corporation | Printed circuit board with continuous connective bumps |
JPH11163022A (ja) * | 1997-11-28 | 1999-06-18 | Sony Corp | 半導体装置、その製造方法及び電子機器 |
US6052287A (en) * | 1997-12-09 | 2000-04-18 | Sandia Corporation | Silicon ball grid array chip carrier |
US5973391A (en) * | 1997-12-11 | 1999-10-26 | Read-Rite Corporation | Interposer with embedded circuitry and method for using the same to package microelectronic units |
US6329594B1 (en) | 1998-01-16 | 2001-12-11 | Bae Systems Information And Electronic Systems Integration, Inc. | Integrated circuit package |
US5956234A (en) | 1998-01-20 | 1999-09-21 | Integrated Device Technology, Inc. | Method and structure for a surface mountable rigid-flex printed circuit board |
US6061245A (en) | 1998-01-22 | 2000-05-09 | International Business Machines Corporation | Free standing, three dimensional, multi-chip, carrier package with air flow baffle |
US6235996B1 (en) | 1998-01-28 | 2001-05-22 | International Business Machines Corporation | Interconnection structure and process module assembly and rework |
US6300679B1 (en) | 1998-06-01 | 2001-10-09 | Semiconductor Components Industries, Llc | Flexible substrate for packaging a semiconductor component |
US6414391B1 (en) * | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
US5854507A (en) * | 1998-07-21 | 1998-12-29 | Hewlett-Packard Company | Multiple chip assembly |
US6515355B1 (en) * | 1998-09-02 | 2003-02-04 | Micron Technology, Inc. | Passivation layer for packaged integrated circuits |
JP3407275B2 (ja) | 1998-10-28 | 2003-05-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | バンプ及びその形成方法 |
US6332270B2 (en) * | 1998-11-23 | 2001-12-25 | International Business Machines Corporation | Method of making high density integral test probe |
JP3137186B2 (ja) * | 1999-02-05 | 2001-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 層間接続構造体、多層配線基板およびそれらの形成方法 |
US6965166B2 (en) | 1999-02-24 | 2005-11-15 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure |
US6980017B1 (en) * | 1999-03-10 | 2005-12-27 | Micron Technology, Inc. | Test interconnect for bumped semiconductor components and method of fabrication |
JP2000277649A (ja) | 1999-03-26 | 2000-10-06 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
US6177729B1 (en) * | 1999-04-03 | 2001-01-23 | International Business Machines Corporation | Rolling ball connector |
JP3446825B2 (ja) | 1999-04-06 | 2003-09-16 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
US6258625B1 (en) * | 1999-05-18 | 2001-07-10 | International Business Machines Corporation | Method of interconnecting electronic components using a plurality of conductive studs |
US6782610B1 (en) | 1999-05-21 | 2004-08-31 | North Corporation | Method for fabricating a wiring substrate by electroplating a wiring film on a metal base |
JP3973340B2 (ja) | 1999-10-05 | 2007-09-12 | Necエレクトロニクス株式会社 | 半導体装置、配線基板、及び、それらの製造方法 |
US6882045B2 (en) | 1999-10-28 | 2005-04-19 | Thomas J. Massingill | Multi-chip module and method for forming and method for deplating defective capacitors |
US6869750B2 (en) | 1999-10-28 | 2005-03-22 | Fujitsu Limited | Structure and method for forming a multilayered structure |
US6362525B1 (en) * | 1999-11-09 | 2002-03-26 | Cypress Semiconductor Corp. | Circuit structure including a passive element formed within a grid array substrate and method for making the same |
US6534861B1 (en) | 1999-11-15 | 2003-03-18 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
US6322903B1 (en) | 1999-12-06 | 2001-11-27 | Tru-Si Technologies, Inc. | Package of integrated circuits and vertical integration |
US6216941B1 (en) | 2000-01-06 | 2001-04-17 | Trw Inc. | Method for forming high frequency connections to high temperature superconductor circuits and other fragile materials |
JP3865989B2 (ja) | 2000-01-13 | 2007-01-10 | 新光電気工業株式会社 | 多層配線基板、配線基板、多層配線基板の製造方法、配線基板の製造方法、及び半導体装置 |
US20030001286A1 (en) | 2000-01-28 | 2003-01-02 | Ryoichi Kajiwara | Semiconductor package and flip chip bonding method therein |
US6469394B1 (en) * | 2000-01-31 | 2002-10-22 | Fujitsu Limited | Conductive interconnect structures and methods for forming conductive interconnect structures |
JP3752949B2 (ja) | 2000-02-28 | 2006-03-08 | 日立化成工業株式会社 | 配線基板及び半導体装置 |
ATE459099T1 (de) | 2000-03-10 | 2010-03-15 | Chippac Inc | Flipchip-verbindungsstruktur und dessen herstellungsverfahren |
JP2001284783A (ja) * | 2000-03-30 | 2001-10-12 | Shinko Electric Ind Co Ltd | 表面実装用基板及び表面実装構造 |
JP2001308095A (ja) | 2000-04-19 | 2001-11-02 | Toyo Kohan Co Ltd | 半導体装置およびその製造方法 |
US6592019B2 (en) * | 2000-04-27 | 2003-07-15 | Advanpack Solutions Pte. Ltd | Pillar connections for semiconductor chips and method of manufacture |
US6578754B1 (en) | 2000-04-27 | 2003-06-17 | Advanpack Solutions Pte. Ltd. | Pillar connections for semiconductor chips and method of manufacture |
US6522018B1 (en) * | 2000-05-16 | 2003-02-18 | Micron Technology, Inc. | Ball grid array chip packages having improved testing and stacking characteristics |
US6647310B1 (en) * | 2000-05-30 | 2003-11-11 | Advanced Micro Devices, Inc. | Temperature control of an integrated circuit |
US6560117B2 (en) * | 2000-06-28 | 2003-05-06 | Micron Technology, Inc. | Packaged microelectronic die assemblies and methods of manufacture |
JP2002289768A (ja) | 2000-07-17 | 2002-10-04 | Rohm Co Ltd | 半導体装置およびその製法 |
US6462575B1 (en) * | 2000-08-28 | 2002-10-08 | Micron Technology, Inc. | Method and system for wafer level testing and burning-in semiconductor components |
JP3874062B2 (ja) | 2000-09-05 | 2007-01-31 | セイコーエプソン株式会社 | 半導体装置 |
JP3735526B2 (ja) | 2000-10-04 | 2006-01-18 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2002124548A (ja) | 2000-10-17 | 2002-04-26 | Hitachi Cable Ltd | テープキャリア及びそれを用いた半導体装置 |
JP2002151551A (ja) * | 2000-11-10 | 2002-05-24 | Hitachi Ltd | フリップチップ実装構造、その実装構造を有する半導体装置及び実装方法 |
JP4476473B2 (ja) * | 2000-12-06 | 2010-06-09 | イビデン株式会社 | 接続材とその製造方法、および接続構造の製造方法 |
JP2006324700A (ja) * | 2000-12-12 | 2006-11-30 | Hitachi Chem Co Ltd | 基板の接続方法および半導体パッケージの製造方法 |
US6555906B2 (en) | 2000-12-15 | 2003-04-29 | Intel Corporation | Microelectronic package having a bumpless laminated interconnection layer |
US6734539B2 (en) | 2000-12-27 | 2004-05-11 | Lucent Technologies Inc. | Stacked module package |
US6800169B2 (en) | 2001-01-08 | 2004-10-05 | Fujitsu Limited | Method for joining conductive structures and an electrical conductive article |
US6388322B1 (en) * | 2001-01-17 | 2002-05-14 | Aralight, Inc. | Article comprising a mechanically compliant bump |
TWI313507B (en) | 2002-10-25 | 2009-08-11 | Megica Corporatio | Method for assembling chips |
US6648213B1 (en) | 2001-03-05 | 2003-11-18 | Saturn Electronics & Engineering, Inc. | Manufacturing method for attaching components to a substrate |
US20050097727A1 (en) * | 2001-03-28 | 2005-05-12 | Tomoo Iijima | Multi-layer wiring board, method for producing multi-layer wiring board, polishing machine for multi-layer wiring board, and metal sheet for producing wiring board |
JP2002313996A (ja) | 2001-04-18 | 2002-10-25 | Toshiba Chem Corp | 半導体パッケージ用基板およびその製造方法 |
US6547124B2 (en) * | 2001-06-14 | 2003-04-15 | Bae Systems Information And Electronic Systems Integration Inc. | Method for forming a micro column grid array (CGA) |
JP2003007768A (ja) | 2001-06-25 | 2003-01-10 | Sumitomo Metal Mining Co Ltd | 層間接続材、その製造方法及び使用方法 |
US6550666B2 (en) * | 2001-08-21 | 2003-04-22 | Advanpack Solutions Pte Ltd | Method for forming a flip chip on leadframe semiconductor package |
US6767819B2 (en) * | 2001-09-12 | 2004-07-27 | Dow Corning Corporation | Apparatus with compliant electrical terminals, and methods for forming same |
US6977440B2 (en) | 2001-10-09 | 2005-12-20 | Tessera, Inc. | Stacked packages |
JP2005506690A (ja) | 2001-10-09 | 2005-03-03 | テッセラ,インコーポレイテッド | 積層パッケージ |
JP3583396B2 (ja) | 2001-10-31 | 2004-11-04 | 富士通株式会社 | 半導体装置の製造方法、薄膜多層基板及びその製造方法 |
JP3875077B2 (ja) | 2001-11-16 | 2007-01-31 | 富士通株式会社 | 電子デバイス及びデバイス接続方法 |
TWI245402B (en) | 2002-01-07 | 2005-12-11 | Megic Corp | Rod soldering structure and manufacturing process thereof |
SG115456A1 (en) * | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Semiconductor die packages with recessed interconnecting structures and methods for assembling the same |
TWI284973B (en) | 2002-04-03 | 2007-08-01 | Advanced Semiconductor Eng | Flip-chip joint structure, and fabricating process thereof |
US6744142B2 (en) | 2002-06-19 | 2004-06-01 | National Central University | Flip chip interconnection structure and process of making the same |
US6803303B1 (en) | 2002-07-11 | 2004-10-12 | Micron Technology, Inc. | Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts |
JP4107932B2 (ja) * | 2002-10-03 | 2008-06-25 | 唯知 須賀 | 電子部品実装装置の製造方法 |
JP2005026645A (ja) | 2002-10-15 | 2005-01-27 | Shinko Electric Ind Co Ltd | 回路基板及びその製造方法 |
US7087458B2 (en) | 2002-10-30 | 2006-08-08 | Advanpack Solutions Pte. Ltd. | Method for fabricating a flip chip package with pillar bump and no flow underfill |
TW200423344A (en) | 2002-12-31 | 2004-11-01 | Texas Instruments Inc | Composite metal column for mounting semiconductor device |
CN100531526C (zh) | 2003-01-17 | 2009-08-19 | 凸版印刷株式会社 | 金属光蚀刻制品及该制品的制造方法 |
JP2004221450A (ja) | 2003-01-17 | 2004-08-05 | Toppan Printing Co Ltd | プリント配線板およびその製造方法 |
TW200507218A (en) * | 2003-03-31 | 2005-02-16 | North Corp | Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module |
TWI234252B (en) | 2003-05-13 | 2005-06-11 | Siliconware Precision Industries Co Ltd | Flash-preventing window ball grid array semiconductor package and chip carrier and method for fabricating the same |
JP4389471B2 (ja) | 2003-05-19 | 2009-12-24 | パナソニック株式会社 | 電子回路の接続構造とその接続方法 |
JP4104490B2 (ja) | 2003-05-21 | 2008-06-18 | オリンパス株式会社 | 半導体装置の製造方法 |
US6888255B2 (en) | 2003-05-30 | 2005-05-03 | Texas Instruments Incorporated | Built-up bump pad structure and method for same |
US20050124091A1 (en) * | 2003-06-09 | 2005-06-09 | Shinko Electric Industries Co., Ltd. | Process for making circuit board or lead frame |
US7005241B2 (en) * | 2003-06-09 | 2006-02-28 | Shinko Electric Industries Co., Ltd. | Process for making circuit board or lead frame |
JP4056001B2 (ja) | 2003-07-11 | 2008-03-05 | テセラ・インターコネクト・マテリアルズ,インコーポレイテッド | 配線回路基板の製造方法 |
JP2005077955A (ja) * | 2003-09-02 | 2005-03-24 | Sanyo Electric Co Ltd | エッチング方法およびそれを用いた回路装置の製造方法 |
US7462936B2 (en) | 2003-10-06 | 2008-12-09 | Tessera, Inc. | Formation of circuitry with modification of feature height |
US8641913B2 (en) | 2003-10-06 | 2014-02-04 | Tessera, Inc. | Fine pitch microcontacts and method for forming thereof |
JP2005216696A (ja) | 2004-01-30 | 2005-08-11 | Ngk Spark Plug Co Ltd | 中継基板、中継基板付き基板 |
KR100606441B1 (ko) * | 2004-04-30 | 2006-08-01 | 엘지.필립스 엘시디 주식회사 | 클리체 제조방법 및 이를 이용한 패턴 형성방법 |
US7453157B2 (en) | 2004-06-25 | 2008-11-18 | Tessera, Inc. | Microelectronic packages and methods therefor |
JP5329083B2 (ja) | 2004-06-25 | 2013-10-30 | テッセラ,インコーポレイテッド | ポストおよびパッドを有する部品 |
US6956165B1 (en) | 2004-06-28 | 2005-10-18 | Altera Corporation | Underfill for maximum flip chip package reliability |
JP4908750B2 (ja) | 2004-11-25 | 2012-04-04 | ローム株式会社 | 半導体装置 |
US8294279B2 (en) | 2005-01-25 | 2012-10-23 | Megica Corporation | Chip package with dam bar restricting flow of underfill |
JP2006294665A (ja) * | 2005-04-06 | 2006-10-26 | Sharp Corp | 半導体装置及びその製造方法 |
JP2007023338A (ja) * | 2005-07-15 | 2007-02-01 | Shinko Electric Ind Co Ltd | 金属板パターン及び回路基板の形成方法 |
TWI273667B (en) | 2005-08-30 | 2007-02-11 | Via Tech Inc | Chip package and bump connecting structure thereof |
TWI286829B (en) | 2006-01-17 | 2007-09-11 | Via Tech Inc | Chip package |
US7964800B2 (en) | 2006-05-25 | 2011-06-21 | Fujikura Ltd. | Printed wiring board, method for forming the printed wiring board, and board interconnection structure |
US7911805B2 (en) | 2007-06-29 | 2011-03-22 | Tessera, Inc. | Multilayer wiring element having pin interface |
US8505199B2 (en) | 2007-08-15 | 2013-08-13 | Tessera, Inc. | Method of fabricating an interconnection element having conductive posts |
CN101874296B (zh) | 2007-09-28 | 2015-08-26 | 泰塞拉公司 | 利用成对凸柱进行倒装芯片互连 |
KR101572600B1 (ko) | 2007-10-10 | 2015-11-27 | 테세라, 인코포레이티드 | 다층 배선 요소와 마이크로전자 요소가 실장된 어셈블리 |
JP2009158593A (ja) | 2007-12-25 | 2009-07-16 | Tessera Interconnect Materials Inc | バンプ構造およびその製造方法 |
US20100044860A1 (en) | 2008-08-21 | 2010-02-25 | Tessera Interconnect Materials, Inc. | Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer |
US7569935B1 (en) | 2008-11-12 | 2009-08-04 | Powertech Technology Inc. | Pillar-to-pillar flip-chip assembly |
US8115310B2 (en) | 2009-06-11 | 2012-02-14 | Texas Instruments Incorporated | Copper pillar bonding for fine pitch flip chip devices |
US8580607B2 (en) * | 2010-07-27 | 2013-11-12 | Tessera, Inc. | Microelectronic packages with nanoparticle joining |
-
2007
- 2007-03-13 US US11/717,587 patent/US8641913B2/en active Active
-
2008
- 2008-03-13 KR KR1020097020647A patent/KR101466252B1/ko active IP Right Grant
- 2008-03-13 WO PCT/US2008/003473 patent/WO2008112318A2/en active Application Filing
- 2008-03-13 JP JP2009553652A patent/JP5980468B2/ja active Active
- 2008-03-13 CN CN200880011888A patent/CN101658078A/zh active Pending
- 2008-03-13 CN CN201510090062.0A patent/CN104681450A/zh active Pending
-
2014
- 2014-01-30 US US14/168,386 patent/US20140145329A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8426299B2 (en) | 2010-12-28 | 2013-04-23 | Samsung Electronics Co., Ltd | Method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
WO2008112318A2 (en) | 2008-09-18 |
JP5980468B2 (ja) | 2016-08-31 |
JP2010521587A (ja) | 2010-06-24 |
KR101466252B1 (ko) | 2014-11-27 |
US20080003402A1 (en) | 2008-01-03 |
US20140145329A1 (en) | 2014-05-29 |
CN104681450A (zh) | 2015-06-03 |
CN101658078A (zh) | 2010-02-24 |
US8641913B2 (en) | 2014-02-04 |
WO2008112318A3 (en) | 2008-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101466252B1 (ko) | 미세 피치 마이크로 접촉부 및 그 형성 방법 | |
US7394028B2 (en) | Flexible circuit substrate for flip-chip-on-flex applications | |
US7851928B2 (en) | Semiconductor device having substrate with differentially plated copper and selective solder | |
US6975022B2 (en) | Board for manufacturing a BGA and method of manufacturing semiconductor device using thereof | |
US6627824B1 (en) | Support circuit with a tapered through-hole for a semiconductor chip assembly | |
US6020217A (en) | Semiconductor devices with CSP packages and method for making them | |
TWI565021B (zh) | 連接器總成及其製造方法 | |
JP2017022408A (ja) | 2重エッチングフリップチップコネクタ又は多重エッチングフリップチップコネクタを有する超小型電子パッケージ及び対応する製造方法 | |
JP2010521587A5 (ko) | ||
CN101060087A (zh) | 电极及其制造方法,以及具有该电极的半导体器件 | |
US8384205B2 (en) | Electronic device package and method of manufacture | |
CN104576547A (zh) | 印刷电路板、其制造方法及其半导体封装 | |
US7074704B2 (en) | Bump formed on semiconductor device chip and method for manufacturing the bump | |
US20090175022A1 (en) | Multi-layer package structure and fabrication method thereof | |
US6381837B1 (en) | Method for making an electronic circuit assembly | |
US20020003308A1 (en) | Semiconductor chip package and method for fabricating the same | |
US7030508B2 (en) | Substrate for semiconductor package and wire bonding method using thereof | |
US20230108516A1 (en) | Semiconductor device | |
KR102633431B1 (ko) | 반도체 장치 및 이의 제조 방법 | |
US6531664B1 (en) | Surface mount devices with solder | |
KR100618700B1 (ko) | 웨이퍼 레벨 패키지 제조방법 | |
US11272614B2 (en) | Printed wiring board and method for manufacturing the same | |
US20060141666A1 (en) | Method for producing a module including an integrated circuit on a substrate and an integrated module manufactured thereby | |
CN112397476A (zh) | 半导体器件 | |
JPH08222604A (ja) | 半導体装置の構造およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20171108 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20181107 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20191108 Year of fee payment: 6 |