KR20050026049A - 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기 - Google Patents

전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기 Download PDF

Info

Publication number
KR20050026049A
KR20050026049A KR1020057001622A KR20057001622A KR20050026049A KR 20050026049 A KR20050026049 A KR 20050026049A KR 1020057001622 A KR1020057001622 A KR 1020057001622A KR 20057001622 A KR20057001622 A KR 20057001622A KR 20050026049 A KR20050026049 A KR 20050026049A
Authority
KR
South Korea
Prior art keywords
semiconductor device
electrode
stress relaxation
wiring
external electrode
Prior art date
Application number
KR1020057001622A
Other languages
English (en)
Other versions
KR100563585B1 (ko
Inventor
하시모토노부아키
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20050026049A publication Critical patent/KR20050026049A/ko
Application granted granted Critical
Publication of KR100563585B1 publication Critical patent/KR100563585B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

본 발명은 칩끼리 또는 칩과 회로 기판과의 접합에 있어서, 비용의 삭감 또는 신뢰성 향상을 꾀할 수 있는 집합형 반도체 장치이다. 이 집합형 반도체 장치는 전극(16)을 가지는 반도체 칩(12)과, 반도체 칩(12) 위에 설치되는 응력 완화층(14)과, 전극(16)부터 응력 완화층(14) 위에 걸쳐 형성되는 배선(18)과, 응력 완화층(14) 위에서 배선(18)에 형성되는 솔더 볼(19)을 가지는 제 1 반도체 장치(10)와, 제 1 반도체 장치(10)에 전기적으로 접합되는 제 2 반도체 장치로서의 베어 칩(20)을 가진다.

Description

전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을 실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기{ELECTRONIC COMPONENT AND SEMICONDUCTOR DEVICE, METHOD OF FABRICATING THE SAME, CIRCUIT BOARD MOUNTED WITH THE SAME, AND ELECTRONIC APPLIANCE COMPRISING THE CIRCUIT BOARD}
본 발명은 복수의 칩이 접합된 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을 실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기에 관한 것이다.
반도체 장치는 논리 회로, 메모리 또는 CPU 등 광범위한 용도에 사용되고 있다. 또한, 복수 종류의 회로를 한 개의 반도체 장치에 집적하는 것도 행하여진다. 그러나, 그것을 위하여는 반도체 장치의 설계를 다시 해야하고, 비용이 상승한다. 그래서, 복수의 반도체 칩을 접합하여 한 개의 반도체 장치로 하는 것이 행해져 왔다. 종래, 이러한 반도체 장치는 복수의 베어 칩이 접합되었을 뿐으로, 어느 한 개의 베어 칩 전극에 설치된 솔더 범프에 의해서 회로 기판에 실장되어 있었다.
따라서, 베어 칩끼리의 접합 또는 반도체 장치의 회로 기판에의 실장에 있어서 고려가 부족했다.
예컨대, 베어 칩끼리를 접합하기 위해서는 한쪽 베어 칩의 전극을 접합하기위한 패드를 다른쪽 베어 칩에 형성할 필요가 있고, 그 때문에 베어 칩의 설계를 다시 해야만 했다.
또는, 회로 기판에 실장할 때에, 어느 한 개의 베어 칩과 회로 기판이 직접 접합되면 베어 칩과 회로 기판과의 열팽창 계수의 차에 의해서, 솔더로 이루어진 접합부에 균열이 생길 때가 있었다.
본 발명은 상술한 바와 같은 과제를 해결하는 것으로, 그 목적은 칩끼리 또는 칩과 회로 기판과의 접합에 있어서, 비용 삭감 또는 신뢰성 향상을 도모할 수 있는 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을 실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기를 제공하는 것에 있다.
(1) 본 발명에 따른 반도체 장치는 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 반도체 장치와, 상기 제 1 반도체 장치의 상기 전극에 비하여 배치된 피치가 다른 전극을 가지고, 상기 제 1 반도체 장치의 배선 중 어느 하나에 전기적으로 접합되는 제 2 반도체 장치를 가진다.
본 발명에 의하면, 제 1 및 제 2 반도체 장치가 접합되어 한 개의 집합형 반도체 장치로 된다. 또한, 제 1 반도체 장치가 응력 완화 구조를 가지기 때문에, 이 응력 완화 구조를 통하여 외부 전극에 가해지는 응력을 완화할 수가 있다. 즉, 제 1 반도체 장치의 외부 전극을 회로 기판의 패드 등에 본딩하면 반도체 칩과 회로 기판과의 열팽창 계수 차에 의해 응력이 생길 수 있지만, 응력 완화 구조에 의해 이 응력이 완화된다.
또한, 일반적으로 반도체 칩에 형성되는 전극의 위치는 그 반도체 칩 단체에 있어서 가장 좋은 위치에 설계하는 것이 바람직하다. 이 경우에, 제 1 반도체 장치의 반도체 칩에서의 전극 위치와, 제 1 반도체 칩의 전극 위치와는 다른 위치에 전극이 존재하는 반도체 칩을 가지는 제 2 반도체 장치에 있어서는 쌍방의 전극의 피치가 다르기 때문에 집합형(일체화)으로 형성하기 위해서는 쌍방의 전극 위치를 맞추도록 설계해야 한다. 그러나, 본 발명과 같이 어느 한 개의 배선을 돌려 피치 변환시킴으로 전극 위치가 상이한 반도체 칩을 1개의 집합형 반도체 장치에 형성할 수가 있다.
(2) 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하여, 상기 외부 전극과 접속되는 배선은 상기 전극으로부터 상기 응력 완화층 위에 걸쳐 형성되며, 상기 외부 전극은 상기 응력 완화층 위에서 상기 외부 전극과 접속되는 배선에 형성될 수도 있다.
(3) 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층과, 해당 응력 완화층을 관통함과 동시에 해당 응력 완화층 위에 응력을 전달하는 접속부 를 포함하며, 상기 외부 전극과 접속되는 배선은 상기 응력 완화층 밑에 형성되며, 상기 외부 전극은 상기 접속부 위에 형성될 수도 있다.
(4) 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 전극에 설치되는 외부 전극으로 이루어진 베어 칩인 집합형 반도체 장치을 포함한다.
이것에 의하면, 제 2 반도체 장치는 소위 베어 칩이고, 제 1 반도체 장치에 대하여 플립 칩 본딩이 이루어진다. 이와 같이, 제 2 반도체 장치로서 베어 칩을 사용하면, 가공이 불필요하기 때문에, 저 비용 및 공정의 생략화를 꾀할 수 있다.
(5) 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화층과, 상기 전극으로부터 상기 응력 완화층 위에 걸쳐 형성되는 배선과, 상기 응력 완화층 위에서 상기 배선에 형성되는 외부 전극을 가질 수 있다.
이것에 의하면, 제 1 반도체 장치 뿐만 아니라, 제 2 반도체 장치도 응력 완화층에 의해 응력을 완화할 수 있도록 되어 있다.
(6) 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 반도체 칩위에 설치되는 응력 완화층과, 상기 응력 완화층 밑에서 상기 전극으로 형성되는 배선과, 상기 응력 완화층을 관통함과 함께, 해당 응력 완화층상에 응력을 전달하는 접속부와, 상기 접속부상에 형성되는 외부 전극을 가질 수 있다.
(7) 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 제 2 반도체 장치의 상기 외부 전극이 상기 제 1 반도체 장치에 전기적으로 접합될 수 있다.
(8) 상기 제 2 반도체 장치와 접속되는 배선은 상기 반도체 칩상에 형성되고, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지고, 상기 응력 완화층은 상기 제 2 반도체 장치와 접속되는 배선의 적어도 일부를 피하는 영역에 형성될 수 있다.
이것에 의하면, 제 1 반도체 장치의 응력 완화층은 배선의 적어도 일부를 피하는 영역에만 형성되므로, 응력 완화층의 형성 영역을 줄일 수 있다.
(9) 상기 제 2 반도체 장치와 접속되는 배선은 상기 응력 완화층상에 형성되고, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가질 수 있다.
이것에 의하면, 제 2 반도체 장치가 접합되는 배선은 응력 완화층상에 형성되어 있으므로, 반도체 칩의 설계를 다시 하지 않더라도, 원하는 형상으로 할 수 있다. 따라서, 기지의 반도체 장치를 이용하여 제 1 반도체 장치를 구성할 수 있으므로, 비용 상승을 피할 수 있다.
(10) 상기 제 2 반도체 장치와 접속되는 배선은 상기 반도체 칩상에 형성되고, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 응력 완화층은 상기 제 2 반도체 장치와 접속되는 배선의 적어도 일부를 피하는 영역에 형성될 수도 있다.
(11) 상기 제 2 반도체 장치와 접속되는 배선은 상기 응력 완화층상에 형성되며, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가질 수도 있다.
(12) 상기 제 1 반도체 장치에 전기적으로 접합되는 적어도 한 개의 제 3 반도체 장치를 가질 수 있다.
이것에 의하면, 적어도 3개의 반도체 장치를 접합하여 한 개의 집합형 반도체 장치로 할 수 있다.
(13) 상기 모든 반도체 장치를 밀봉하는 수지 패키지와, 상기 제 1 반도체 장치의 전극에 접속되는 외부 리드를 가질 수 있다.
이 반도체 장치는 수지 밀봉형이다.
(14) 상기 제 1 반도체 장치는 상기 제 2 반도체 장치와의 접속면과는 반대측면에 접착되는 방열기를 가질 수 있다.
이렇게 하여, 제 1 반도체 장치의 반도체 칩의 방열을 꾀할 수 있다.
(15) 본 발명에 따른 전자 부품은 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 전자 부품과, 상기 제 1 전자 부품의 상기 전극에 비하여 배치된 피치가 다른 전극을 가지고, 상기 제 1 반도체 장치의 배선 중 어느 하나에 전기적으로 접합되는 제 2 전자 부품을 가진다.
(16) 본 발명에 따른 전자 부품의 제조 방법은 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 전자 부품에, 상기 복수의 배선 중 어느 하나를 통하여 제 2 전자 부품을 전기적으로 접합하는 공정을 포함한다.
(17) 본 발명에 따른 반도체 장치의 제조 방법은 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 반도체 장치에, 상기 복수의 배선 중 어느 하나를 통하여 제 2 반도체 장치를 전기적으로 접합하는 공정을 포함한다.
이것에 의해서, 상기 집합형 반도체 장치를 제조할 수가 있다.
(18) 상기 제 2 반도체 장치와 접속되는 배선은 패드를 가지고 상기 반도체 칩상에 형성되며, 상기 응력 완화 구조는 상기 패드를 피하는 영역에 형성되는 응력 완화층을 포함하고, 상기 제 2 반도체 장치는 전극과, 해당 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 제 2 반도체 장치의 외부 전극과, 상기 제 1 반도체 장치의 상기 패드를 접합할 수도 있다.
(19) 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하고, 상기 제 2 반도체 장치와 접속되는 배선은 패드를 가지고 상기 응력 완화층상 에 형성되며, 상기 제 2 반도체 장치는 전극과, 해당 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 제 2 반도체 장치의 외부 전극과, 상기 제 1 반도체 장치의 상기 패드 를 접합할 수 있다.
(20) 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극 중, 적어도 어느 한쪽은 회로 기판에의 실장에 사용되는 솔더보다도 융점이 높은 솔더로 이루어진 것이어도 된다.
이것에 의해, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시켜도 그 온도에서는 패드 및 외부 전극을 접합하는 솔더는 재용융하지 않고, 그 접합 상태가 파괴되지 않도록 되어 있다.
(21) 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극은 표면이 솔더보다도 융점이 높은 금속으로 이루어진 것일 수도 있다.
이것에 의하면, 패드 표면의 금속과 외부 전극 표면의 금속으로, 패드와 범프가 접합된다. 이들의 금속 융점은 솔더의 융점보다도 높다. 따라서, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시키더라도 패드 및 외부 전극을 접합하는 금속은 재용융하지 않고, 그 접합 상태가 파괴되지 않도록 되어 있다.
(22) 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극 중, 한쪽 표면은 솔더로 이루어지고, 다른쪽 표면은 솔더보다도 융점이 높은 금속으로 이루어진 것일 수 있다.
이것에 의하면, 한쪽 솔더가 용융하여 접합될 때에, 다른쪽 금속이 확산하므로, 솔더의 재용융 온도가 올라간다. 그리고, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시키더라도 그 온도에서는 패드 및 외부 전극을 접합하는 솔더는 재용융하지 않고 그 접합 상태가 파괴되지 않게 되어 있다.
(23) 상기 제 2 반도체 장치의 외부 전극과 상기 제 1 반도체 장치의 상기 패드 사이에 열경화성 접착제를 포함하는 이방성 도전막을 배치하고, 이 이방성 도전막에 의해서 상기 제 1 반도체 장치의 상기 패드와 상기 제 2 반도체 장치의 상기 외부 전극을 접합할 수 있다.
이것에 의하면, 이방성 도전막이 열경화성 접착제를 포함하므로, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시키더라도 그 온도에서는 이방성 도전막이 경화하므로, 패드 및 외부 전극의 접합 상태가파괴되지 않게 되어 있다.
(24) 본 발명에 따른 회로 기판에는 상기 집합형 반도체 장치가 실장된다.
(25) 본 발명에 따른 전자 기기는 이 회로 기판을 가진다.
이하, 본 발명에 유리한 실시예에 관하여 도면을 참조하며 설명하기로 한다.
(제 1 실시예)
도 1은 제 1 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(1)는 반도체 장치(10)와 반도체 장치로서의 베어 칩(20)을 가지는 집합형이다.
반도체 장치(10)는 반도체 칩(12)의 전극(16)을 가지는 면에 있어서, 이 전극(16)을 피하는 영역에 응력 완화층(14)을 가지고, 전극(16)으로부터 응력 완화층(14) 위에 걸쳐서 배선(18)이 형성되어 있다. 배선(18) 위에는 솔더 볼(19)이 형성되어 있다. 솔더 볼(19)은 배선(18)상의 원하는 위치에 형성할 수 있으므로, 전극(16)의 피치에서 임의의 피치로 용이하게 변환할 수가 있다. 즉, 외부 단자의 피치 변환이 용이하다.
또한, 응력 완화층(14)으로서 영 계수가 낮고 응력 완화의 기능을 다할 수 있는 재질이 사용되고 있다. 예컨대, 폴리이미드수지, 실리콘 변성 이미드수지, 에폭시수지나 실리콘 변성 에폭시수지 등을 들 수 있다. 따라서, 솔더 볼(19)에 대하여 외부에서 가해지는 응력을 응력 완화층(14)이 완화할 수 있도록 되어 있다.
그리고, 솔더 볼(19)에는 베어 칩(20)의 전극(22)이 접합되어 있다. 또, 솔더 볼(19)은 미리 반도체 장치(l0)의 전극(16)에 형성해 둘 수도 있지만, 베어 칩(20) 전극(22)에 형성해 둘 수도 있다. 여기서, 반도체 장치(10)의 외부 단자의 피치 변환이 용이하기 때문에, 반도체 장치(10)와 베어 칩(20)과의 전기적인 접합을 용이하게 할 수 있다.
반도체 장치(10)의 반도체 칩(12)에 있어서, 배선(18)이 설치되어 있지 않은 전극(도시하지 않음)에는 와이어(2)가 본딩되어 리드(4)에 접속되어 있다. 그리고, 도면에 있어서 2점 쇄선으로 도시하는 영역이 수지 밀봉됨으로 반도체 장치(1)가 얻어진다.
본 실시예에 의하면, 반도체 장치(10)에 기존의 베어 칩(20)을 조합할 뿐이므로, 용이하게 새로운 집적 회로를 형성할 수가 있다. 또, 반도체 장치(10) 및 페어칩은 칩(20) 기능으로서 논리 회로 및 메모리(RAM) 또는 CPU 및 메모리(SRAM) 등의 조합이 있다.
또한, 본 실시예에서는 QFP의 패키지 형태를 예로 들었지만, 패키지의 형태는 이것에 한정되는 것이 아니다.
본 발명은 이종의 반도체 장치에 적용하는 것이 바람직하지만, 동종의 반도체 장치에 적용하여도 지장이 없다.
(제 2 실시예)
도 2는 제 2 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(3)는 응력 완화층(31)을 가지는 반도체 장치(30)와 반도체 장치로서의 베어 칩(32)을 가지는 집합형이다. 반도체 장치(30) 및 베어 칩(32)의 구조 및 접합 수단은 도 1에 도시하는 반도체 장치(10) 및 베어 칩(20)과 같다. 그리고, 반도체 장치(30)의 배선(34)이 범프(36)를 거쳐 회로 기판(38)에 실장되어 있다.
또한, 베어 칩(32)의 전극을 가지는 면 및 측단면은 수지(51)에 의해 보호되어 있는 것이 바람직하다.
본 실시예는 제 1 반도체 장치와 제 2 반도체 장치 사이에서 응력 완화를 꾀할 뿐 아니라, 피치 변환을 행하고 싶은 예로 든 것이다. 바꿔 말하면 본 예의 사용 케이스로서는 회로 기판과의 열팽창 계수의 차가 작은 경우나 또는 온도 변화가 적은 분위기중에서만 취급될 경우에는 매우 양호하다.
(제 3 실시예)
도 3은 제 3 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(5)는 반도체 장치(40) 및 반도체 장치로서의 베어 칩(42)을 가지는 집합형이다. 본 실시예는 회로 기판(48)과의 응력 완화를 꾀할 수 있는 구조이다.
반도체 장치(40)는 도 1에 도시하는 반도체 장치(10)와 같이, 전극(45)을 피하는 영역에 영 계수가 낮은 응력 완화층(41)이 형성되어 있다. 이 응력 완화층(41)상에는 도시하지 않은 전극으로부터 유도된 배선에 패드(44)가 형성되고, 이 패드(44)상에 형성된 범프(43)를 통하여 베어 칩(42)과 접합되어 있다. 또한, 응력 완화층(41)상에는 전극(45)으로부터 유도된 배선(46)이 형성되며, 배선(46)은 범프(47)를 거쳐 회로 기판(48)에 접합된다. 상세하게는 배선(46)에도 패드가 형성되고, 이 패드 위에 범프(47)가 형성된다.
또, 베어 칩(42)의 전극을 가지는 면 및 측단면은 수지(51)에 의해서 보호되어 있는 것이 바람직하다.
본 실시예에 의하면 반도체 장치(40)가 응력 완화층(41)을 가지므로, 반도체 장치(40)와 회로 기판(48)과의 열팽창 계수차에 의한 응력이 완화된다. 또한, 배선(44)은 응력 완화층(41)상에 형성되므로, 간단히 설계할 수 있고, 베어 칩(42)으로서 기지의 것을 사용하더라도 반도체 장치(40)의 설계를 다시 할 필요가 없다.
(제 4 실시예)
도 4a 및 도 4b는 제 4 실시예에 따른 반도체 장치를 도시하는 도면이고, 도 4b는 평면도, 도 4a는 도 4b의 A-A 선단면도이다. 같은 도면에 도시하는 반도체 장치(50)는 반도체 장치(52) 및 2개의 반도체 장치로서의 베어 칩(54)을 가지는 집합형이다. 그 기능으로서 예컨대, 논리 회로, 메모리(RAM) 및 CPU의 조합을 들 수 있다.
반도체 장치(50)는 도 1에 도시한 반도체 장치(10)와 같은 구성이다. 즉, 반도체 칩(58)의 전극(60)을 가지는 면이고, 이 전극(60)을 피하는 영역에 응력 완화층(62)이 형성되고, 전극(60)으로부터 응력 완화층(62)상에 배선(64)이 형성되며, 응력 완화층(62)상에 있어서 배선(64)에 범프(66)가 형성되어 있다.
또한, 반도체 장치(50)는 도시하지 않은 복수의 전극으로부터 유도된 배선에 패드(68)가 형성되어 있고 범프(70)를 통하여 베어 칩(54)의 전극(72)과 접속되어 있다. 또, 베어 칩(54)은 수지(51)에 의해 베어 칩(54)의 전극(72)을 가지는 면 및 측단면이 덮여져 보호되어 있는 것이 바람직하다.
더욱, 반도체 장치(50)의 배선(64)상에는 범프(66)를 피하여 솔더 레지스트층(74)이 형성된다. 이 솔더 레지스트층(74)은 산화 방지막으로서, 또한 최종적으로 집합형 반도체 장치로 되었을 때의 보호막으로서 혹은 방습성 향상을 목적으로 한 보호막이 된다.
본 실시예에 의하면, 반도체 장치(52)에 2개의 베어 칩(54)이 접합되어 있지만, 3개 이상의 베어 칩(54)을 접합할 수도 있다. 이러한 복수의 베어 칩을 사용하여 회로를 형성하는 멀티칩 모듈(MCM)은 본 실시예와 같이, 응력 완화층(64)상에 배선(68)을 형성함으로 설계가 용이해진다.
(제 5 실시예)
도 5는 제 5 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(80)는 반도체 장치(90)에 다른 반도체 장치(92)가 접합된 집합형이다. 즉, 반도체 장치(90)의 반도체 칩(82)의 전극(84)을 가지는 면이고, 이 전극(84)을 피하는 영역에 응력 완화층(86)이 형성되며, 전극(84)으로부터 응력 완화층(86)상에 배선(88)이 형성되고, 응력 완화층(86)상에 있어서 배선(88)에 범프(89)가 형성되어 있다. 이와 같이, 반도체 장치(90)는 응력 완화층(86)에 의해 범프(89)에 가해지는 응력을 완화하도록 되어 있다. 또, 배선(88)에 솔더 레지스트층(87)에 의해 보호되어 있다.
또한, 반도체 장치(90)에는 도시하지 않은 복수의 전극으로부터 유도된 배선에 패드(81)가 형성되어 있고, 범프(85)를 통하여 이 패드(81)에 반도체 장치(92)의 배선(91)이 접합되어 있다. 자세하게는 배선(91)에 형성된 패드가 패드(81)에 접합된다. 반도체 장치(92)도 반도체 장치(90)와 같이, 응력 완화층(94)을 가지고 있다. 또, 반도체 장치(92)의 전극을 가지는 면 및 측단면은 수지(93)에 의해 덮여져 보호되어 있는 것이 바람직하다.
제조 과정에 있어서 범프(85)를 반도체 장치(90)의 패드(81) 또는 반도체 장치(12)의 배선(91) 패드에만 미리 형성해 두면, 한쪽에만 범프를 형성할 수 있고, 다른쪽에 있어서는 접속용 범프 형성을 생략할 수 있음으로, 그 공수나 비용을 줄일 수 있다.
본 실시예에 의해서도 패드(81)는 응력 완화층(86) 상에 형성되므로 간단히 설계할 수 있다.
(제 6 실시예)
도 6은 제 6 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(100)는 반도체 장치(102)에 반도체 장치로서의 베어 칩(104) 및 반도체 장치(106)가 접합되어 이루어진다.
여기서, 베어 칩(104)은 도 4a에 도시하는 베어 칩(54)과 같고, 반도체 장치(106)는 도 5에 도시하는 반도체 장치(92)와 같기 때문에, 설명을 생략한다.
또한, 반도체 장치(102)는 응력 완화층(108)의 구성에 있어서, 도 5에 도시하는 반도체 장치(90)와 다르다. 즉, 도 6에 있어서, 반도체 장치(102)의 반도체 칩(110)에는 범프(112) 형성 영역에만 응력 완화층(108)이 형성되어 있다. 그리고, 반도체 칩(110)에 있어서, 베어 칩(104) 및 반도체 장치(106)가 접합되는 중앙 영역(능동 소자의 형성 영역)에는 응력 완화층(108)은 형성되어 있지 않다. 이 때문에, 반도체 칩(110)에는 베어 칩(104) 및 반도체 장치(106)가 접합되는 면에 있어서, 도시하지 않은 전극으로부터 유도된 배선에 패드(114)가 형성되고, 반도체 장치(102)와 베어 칩(104) 및 반도체 장치(106)와의 전기적인 접속이 도모되고 있다. 또, 패드(114) 밑에는 도시하지 않은 절연막이 형성되어 있다. 또한, 베어 칩(104, 106)의 전극을 가지는 면 및 측단면은 수지(105)에 의해 덮여 보호되어 있는 것이 바람직하다.
본 실시예에 의하면, 응력 완화층(108)이 회로 기판(도시하지 않음) 과의 접속을 위한 범프(112)의 형성 영역에만 형성되어 있으므로, 응력 완화층(108)의 형성 불량에 의한 제품 비율의 저하를 감소시킬 수 있다. 본 실시예에서는 베어 칩(104) 및 피치 변환이 이루어짐과 동시에 응력 완화 기능을 가지는 반도체 장치(106)의 양쪽이 접합된 구조로 되어 있지만, 어느 한쪽만을 접합하는 구조로 할 수도 있다.
(제 7 실시예)
도 7은 제 7 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(120)는 도 4에 도시하는 집합형 반도체 장치(50)에 방열기(122)를 부착한 것이다. 방열기(122)에 관해서는 주지의 것이 사용된다. 또한, 반도체 장치(50)와 방열기(122)와의 접착에는 열도전성 접착제(124)가 사용된다.
본 실시예에 의하면 방열기(122)에 의해서 방열성이 향상하고, 고방열을 수반하는 고집적 회로이더라도 MCM 구조를 채용할 수 있다.
(그 밖의 실시예)
도 8 내지 도 11은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면이다.
도 8에 도시하는 반도체 장치(130)는 반도체 장치(132) 및 반도체 장치로서의 베어 칩(134)을 가지는 집합형이다.
반도체 장치(132)는 도시하지 않은 전극으로부터 유도된 배선에 형성된 패드(136)에 금(Au) 도금층(138)이 형성되어 있는 점을 제외하고, 도 4에 도시하는 반도체 장치(52)와 같은 구성이다. 또, 도 8에는 도 4에 도시하는 솔더 레지스트층(74)이 형성되기 전의 상태에서 반도체 장치(132)가 도시되어 있다. 또한, 도금층(138)은 전해 도금 또는 무전해 도금 어느 것으로도 실시될 수 있다.
베어 칩(134)은 알루미늄(Al)으로 이루어진 전극(140)에 금(Au)으로 이루어진 범프(142)가 형성되어 이루어진다.
본 실시예에서는 반도체 장치(132)와 베어 칩(134)을 접합하여 반도체 장치(130)를 제조한다. 구체적으로는 반도체 장치(132)에서의 패드(136)와 베어 칩(134)의 전극(140)을 도금층(138) 및 범프(142)를 통하여 접합한다. 자세하게는 소정의 온도와 압력을 기초로 생기는 확산을 이용한 열압착 접합, 또는 초음파로 생기는 진동과 압력에 의한 소성 변형을 이용한 초음파 접합, 또는 양자를 병용하여 접합한다. 그 후, 베어 칩(134)과 반도체 장치(132) 사이 및 베어 칩(134) 측면에 도시하지 않은 수지를 주입한다.
도금층(138) 및 범프(142)는 모두 금(Au)으로 형성되어 있고, 금(Au)의 융점은 솔더의 융점보다 높다. 따라서, 본 실시예에 따른 반도체 장치(130)에 의하면, 회로 기판에의 실장을 위한 솔더의 융점과 동등하거나 약간 높은 온도에서의 리플로 공정을 거쳐도 리플로시의 온도는 금과 솔더로 이루어진 합금의 융점보다도 낮게 용융하지 않으므로, 반도체 장치(132)와 베어 칩(134)과의 접합이 풀리지 않는다. 이렇게 하여 회로 기판에의 실장시의 신뢰성을 높일 수 있다. 또, 금속 확산에 의해 접합할 수 있으면 금(Au) 이외의 금속을 사용할 수도 있다.
다음에, 도 9에 도시하는 반도체 장치(150)는 반도체 장치(152) 및 반도체 장치로서의 베어 칩(154)을 가지는 집합형이다. 반도체 장치(152)는 베어 칩(154)과의 접합을 위한 패드(156) 표면에 공정 땜납으로 이루어진 솔더층(158)이 피복되어 이루어진다. 솔더층(158)의 두께는 5 내지 20 ㎛ 정도로 된다. 그 밖의 구성은 도 8에 도시하는 반도체 장치(132)와 같다. 또한, 베어 칩(154)은 도 8에 도시하는 베어 칩(134)과 같이, 전극(160)에 금(Au)으로 이루어진 범프(162)가 형성되어 있다. 또, 반도체 장치(152)에의 접합을 위해 패드의 피치 변환을 행할 때에는 베어 칩(152) 대신에 응력 완화층 위에 배선을 형성하는 구조를 채용할 수 있다.
본 실시예에서는 상기 도 8에 도시하는 실시예와 같이, 반도체 장치(152)와 베어 칩(154)을 열압착 접합 또는 초음파 접합 혹은 양자를 병용하여 접합한다. 그렇게 하면, 솔더층(158) 중에 범프(162)를 구성하는 금(Au)이 확산하여 재용융의 온도가 올라간다. 그 후, 반도체 장치(152)와 베어 칩(154) 사이 및 베어 칩(154) 측면에 도시하지 않은 수지를 주입한다.
이렇게 하여 리플로 공정을 거칠 때 접합 부분의 재용융을 방지하고 회로 기판에의 실장때의 신뢰성을 높일 수 있다.
다음에, 도 10에 도시하는 반도체 장치(170)는 반도체 장치(172) 및 반도체 장치로서의 베어 칩(174)을 가지는 집합형이다. 반도체 장치(172)는 베어 칩(174)과의 접합을 위한 패드(176) 위 및 그 부근에 플럭스(flux)가 도포되어진다. 여기서, 패드(176)는 니켈(Ni) 또는 구리(Cu) 등의 금속으로 이루어진다. 그 후, 플럭스를 세정하고 반도체 장치(172)와 베어 칩(174) 사이 및 베어 칩(174) 측면에 도시하지 않은 수지를 주입한다.
베어 칩(174)의 전극(180)에는 솔더로 이루어진 범프(182)가 형성되어 있다. 범프(182)를 구성하는 솔더는 반도체 장치(170)를 회로 기판에 실장할 때의 솔더보다도 융점이 높다.
본 실시예에 의하면, 반도체 장치(172)와 베어 칩(174)을 접합하는 솔더가 실장시의 솔더보다도 융점이 높기 때문에, 리플로 공정을 거칠 때, 접합 부분의 재용융이 방지되어 회로 기판에의 실장시에 있어서 신뢰성을 높일 수 있다.
다음에, 도 11에 도시하는 반도체 장치(190)는 반도체 장치(192) 및 반도체 장치로서의 베어 칩(194)을 가지는 집합형이다. 반도체 장치(192)는 베어 칩(194)과의 접합을 위한 패드(196)를 가진다. 구체적으로는 패드(196)와 일체적으로 비교적 넓은 면적의 패드가 형성되어 있다. 베어 칩(194)은 반도체 장치(192)에 접합되기 위한 범프(198)를 가지며, 패드(196)에 형성된 패드에 베어 칩(194)의 범프(198)가 접합되도록 이루어져 있다.
또한, 도 1를 제외한 각 예에 있어서, 외부 단자(범프(36) 등)를 저융점 솔더로 형성하고, 반도체 장치끼리의 접속부(범프(43) 등)를 고온 솔더로 형성하든지 혹은 쌍방 같은 솔더를 사용하는 대신에 접속부의 범프를 접속후에 수지 등으로 피복시키든가 하면 회로 기판과의 접속시에 다른 부분이 접속 불량이 되는 일이 없어진다.
패드(196)는 니켈(Ni), 백금(Pt), 금(Au) 또는 크롬(Cr) 등으로 이루어지고, 범프(198)는 구리(Au) 등으로 이루어진다.
본 실시예에서는 패드(196)와 범프(198)와의 접합에 열경화성 접착제를 포함하는 이방성 도전막(200)이 사용된다. 즉, 패드(196)와 범프(198) 사이에 이방성 도전막(200)을 배치하여 양자를 접합한다.
본 실시예에 의하면, 반도체 장치(192)와 베어 칩(194)을 접합하는 이방성 도전막(200)이 리플로 공정에서 가열되면 경화하므로, 접합 부분이 빠지지 않고, 회로 기판에의 실장시에서 신뢰성을 높일 수 있다. 또, 본 실시예에 있어서 이방성 도전막(200) 대신에 도전성 또는 절연성 접착제를 사용할 수 있다.
도 12 내지 도 14에는 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예가 도시되어 있다. 이하의 설명은 본 발명의 제 1 및 제 2 반도체 장치 어디에도 적용가능하다.
도 12에 도시하는 반도체 장치(230)는 응력 완화층(236) 밑에 배선(238)이 형성되었다. 자세하게는 반도체 칩(232) 위에 절연층으로서의 산화막(도시하지 않음)을 거쳐 전극(234)으로 배선(238)이 형성되고, 이 위에 응력 완화층(236)이 형성되어 있다. 또, 배선(238)은 크롬(Cr)으로 이루어진다.
응력 완화층(236)에는 포토리소그래피에 의해 구멍(236a)이 형성되어 있고, 이 구멍(236a) 영역에서는 배선(238) 위를 응력 완화층(236)이 덮지 않게 되어 있다. 바꿔 말하면, 구멍(236a) 바로 아래에 배선(238)이 위치하도록 구멍(236a)은 형성되어 있다. 그리고, 배선(238) 및 구멍(236a)을 형성하는 내주면 및 개구 단부에 걸쳐서 스퍼터링에 의해 크롬(Cr)층(242) 및 구리(Cu)층(244)이 형성되어 있다. 즉, 응력 완화층(236)을 관통하도록 크롬(Cr)층(242) 및 구리(Cu)층(244)이 형성되어 있다. 더구나, 개구 단부에서는 비교적 넓은 폭으로 크롬(Cr)층(242) 및 구리(Cu)층(244)이 넓어지게 되어 있다.
구리(Cu)층(244) 위에는 구리(Cu)로 이루어진 대좌(246)가 형성되고, 이 대좌(246)에 솔더 볼(외부 전극)(240)이 형성되어 있다. 솔더 볼(외부 전극)(240)은 크롬층(Cr)(242), 구리층(244)(Cu) 및 대좌(246)를 거쳐 배선(238)과 전기적으로 접속되어 있다. 즉, 크롬층(Cr)(242), 구리층(244)(Cu) 및 대좌(246)는 접속부로 이루어져 있다.
본 실시예에 의하면, 구멍(236a)의 개구단부에 있어서, 크롬(Cr)층(242), 구리(Cu)층(244) 및 대좌(246: 접속부)의 적어도 일부로 형성되는 응력 전달부(248)로부터, 응력 완화층(236)에 솔더 볼(240)로부터의 응력이 전달된다. 이 응력 전달부(248)는 접속부(238a)보다도 외주에 위치하고 있다.
본 변형예에서는 응력 전달부(248)는 날개 형상부(248a), 요컨대 돌출한 부분을 포함하여 설치되어 있다. 따라서, 솔더 볼(240) 중심을 축으로서 기울어지도록 기능하는 응력를 응력 전달부(248)는 넓은 면적으로 응력 완화층(236)에 전달할 수가 있다. 응력 전달부(248)는 면적이 넓을수록 효과적이다.
또한, 본 변형예에 의하면 응력 전달부(248)가 배선(238)에 대한 접속부(238a)와는 별도 높이의 위치에 배치되어 있고, 접속부(238a), 배선(238)은 딱딱한 산화막위에 배치되어 있으므로, 발생하는 응력은 응력 완화층(236)에 흡수된다. 따라서, 접속부(238a)에는 응력이 전달하기 어렵고, 배선(238)에도 응력이 전달하기 어려우므로 균열을 방지할 수 있다.
다음에, 도 13에 도시하는 반도체 장치(310)는 응력 완화층(316)과 이 위에 형성된 배선(318)을 가지는 CSP형이다. 자세히는 반도체 칩(312)의 능동면(312a)상에 전극(314)을 피하여 응력 완화층(316)이 형성되고, 전극(314)으로부터 응력 완화층(316) 위에 걸쳐 배선(318)이 형성되어 있다.
여기서, 응력 완화층(316)은 폴리이미드 수지로 이루어고, 반도체 장치(310)가 기판(도시하지 않음)에 실장되었을 때에, 반도체 칩(312)과 실장되는 기판과의 열팽창 계수의 차에 의해 생기는 응력을 완화한다. 또한, 폴리이미드 수지는 배선(318)에 대하여 절연성을 가지고, 반도체 칩(312)의 능동면(312a)을 보호할 수가 있으며, 실장시의 솔더를 용융할 때의 내열성도 가진다. 폴리이미드 수지 중에서도 영 계수가 낮은 것(예컨대, 올레핀계 폴리이미드 수지나 Dow chemical社製의 BCB 등)을 사용하는 것이 바람직하며, 특히 영 계수가 40 내지 50kg/mm2정도인 것이 바람직하다. 응력 완화층(316)은 두꺼울수록 응력 완화력이 커지지만, 반도체 장치의 크기나 제조 비용 등을 고려하면, 1 내지 100μm 정도의 두께로 하는 것이 바람직하다. 단, 영 계수가 40 내지 50 kg/mm2정도의 폴리이미드 수지를 사용한 경우에는 10μm 정도의 두께로 충분한다.
또는, 응력 완화층(316)으로서 예를 들면, 실리콘 변성 폴리이미드수지, 에폭시수지나 실리콘 변성 에폭시수지 등, 영 계수가 낮아 응력 완화의 기능을 다하는 재질을 사용할 수 있다. 또한, 응력 완화층(16) 대신에 부동태화층(18)(SiN, SiO2 등)을 형성하고, 응력 완화 자체는 후술하는 변형부(320)에서 행할 수 있다. 이 경우, 응력 완화층(316)을 보조적으로 설치할 수 있다.
배선(318)은 크롬(Cr)으로 이루어진다. 여기서, 크롬(CF)은 응력 완화층(316)을 구성하는 폴리이미드수지와의 밀착성이 좋은 것에서 선택되었다. 또는, 내균열성을 고려하면, 알루미늄이나 알루미늄 실리콘, 알루미늄 카파 등의 알루미늄 합금 또는 카파 합금 또는 구리(Cu) 또는 금과 같은 연전성(늘어나는 성질)이 있는 금속이라도 된다. 또는 내습성에 뛰어난 티탄 또는 티탄 텅스텐을 선택하면, 부식에 의한 단선을 방지할 수가 있다. 티탄은 폴리이미드와의 밀착성 관점에서도 바람직하다. 또 배선은 상기 금속을 조합하여 2층 이상으로 형성할 수 있다.
배선(318)상에는 접합부(319)가 형성되고, 접합부(319)상에 이 접합부(319)보다도 단면적이 작은 변형부(320)가 형성되어 있다. 변형부(320)는 구리 등의 금속으로 이루어지며, 능동면(312a) 내에서 능동면에 대하여 거의 직각으로 세워져 가늘고 긴 형상을 이룬다. 변형부(320)는 가늘고 긴 형상을 이루므로, 도 13의 좌측에 2점쇄선으로 도시하는 바와 같이 굴곡할 수 있도록 이루어져 있다.
변형부(320) 선단에는 외부 전극부(322)가 형성되어 있다. 외부 전극부(3220는 반도체 장치(3)10와 실장 기판(도시하지 않음)과의 전기적인 접속을 꾀하기 위한 것으로, 솔더 볼 등이 위에 설치될 수 있다. 외부 전극부(322)는 실장 기판과의 전기적인 접속 또는 솔더 볼 탑재를 가능하게 하는 크기로 형성되어 있다. 혹은, 변형부(320)의 첨단부를 외부 전극부(322)로 할 수도 있다.
또한, 배선(318) 및 응력 완화층(316) 위에는 능동면(312a) 전면의 윗쪽을 덮도록 솔더 레지스트(324)가 설치되어 있다. 이 솔더 레지스트(324)는 배선(318) 및 능동면(312a)을 보호하여 이들의 부식 등이 방지된다.
본 실시예에 의하면, 변형부(320)가 굽어 변형하면 그것에 따라서 외부 전극부(322)가 이동하게 되어 있다. 이렇게 됨으로, 반도체 장치(3l0)의 외부 전극부(322)에 대하여 가해지는 열 스트레스가 변형부(320)의 변형에 의해 흡수된다. 즉, 변형부(320)가 응력 완화 구조로 되어있다.
또, 본 실시예에서는 응력 완화층(316)이 형성되어 있지만, 변형부(320)는 응력 완화층(316)보다도 변형하기 쉽게 되도록 형성되어 있으므로, 변형부(320)만으로도 열 스트레스를 흡수하는 것이 가능하다. 따라서, 응력 완화층(316) 대신에, 응력 완화 기능을 가지지 않은 재질로 이루어지는 층(예컨대 단순한 절연층 또는 보호층)을 형성한 구조이더라도 열 스트레스의 흡수가 가능해진다.
다음에, 도 14에 도시하는 반도체 장치(410)는 반도체 칩(412) 및 절연 필름(414)을 포함하여 절연 필름(414)에 외부 접속 단자(416)가 형성되어 있다. 반도체 칩(412)은 복수의 전극(413)을 가진다. 전극(413)은 대향하는 2변에만 형성되어 있지만, 주지와 같이 사방에 형성될 수도 있다.
자세하게는 절연 필름(414)은 폴리이미드수지 등으로 이루어지고, 한쪽 면에 배선 패턴(418)이 형성되어 있다. 또한, 절연 필름(414)에는 복수의 구멍(414a)이 형성되어 있고, 이 구멍(414a)을 거쳐 배선 패턴(418) 위에 외부 접속 단자(416)가 형성되어 있다. 따라서, 외부 접속 단자(416)는 배선 패턴(418)과는 반대측에 돌출하게 되어 있다. 또, 외부 접속 단자(416)는 솔더, 구리 또는 니켈 등으로 이루어지고, 볼형상으로 형성되어 있다.
각각의 배선패턴(418)에는 볼록부(418a)가 형성되어 있다. 각 볼록부(418a)는 반도체 칩(412)의 각 전극(413)에 대응하여 형성되어 있다. 따라서, 전극(413)이 반도체 칩(412)의 외주를 따라 사방에 나란히 되어 있는 경우에는 볼록부(418a)도 사방에 나란히 서도록 형성된다. 전극(413)은 볼록부(418a)에 전기적으로 접속되어, 배선 패턴(418)을 거쳐 외부 접속 단자(416)와 도통하도록 되어 있다. 또한, 볼록부(418a)가 형성됨으로 절연 필름(414)과 반도체 칩(412) 사이, 또는, 배선 패턴(418)과 반도체 칩(412) 사이에는 넓은 간격을 둘 수 있다.
여기서, 전극(413)과 볼록부(418a)와의 전기적인 접속은 이방성 도전막(420)에 의해서 도모된다. 이방성 도전막(420)은 수지 중의 금속 미립자(전도 입자)를 분산시켜 시트 형상으로 한 것이다. 전극(413)과 볼록부(418a) 사이에서 이방성 도전막(420)이 찌부러지면, 금속 미립자(전도 입자)도 찌부러져 양자간을 전기적으로 도통시키게 된다. 또한, 이방성 도전막(420)을 사용하면 금속 미립자(전도 입자)가 찌그러뜨려지는 방향에만 전기적으로 도통하고, 그 외의 방향에는 도통하지 않는다. 따라서, 복수의 전극(413) 위에 시트 형상의 이방성 도전막(420)을 부착해도 이웃 끼리의 전극(413) 사이에서는 전기적으로 도통하지 않는다.
본 실시예에서는 이방성 도전막(420)은 전극(413)과 볼록부(418a)와의 사이 및 그 부근에만 형성되어 있지만, 전극(413)과 볼록부(418a) 사이에만 형성할 수 있다. 그리고, 절연 필름(414)과 반도체 칩(412) 사이에 형성되는 틈에는 응력 완화 구조로서의 응력 완화부(422)가 형성되어 있다. 응력 완화부(422)는 절연 필름(414)에 형성된 겔 주입 구멍(424)으로부터 수지를 주입하여 형성된다.
여기에서, 응력 완화부(422)를 구성하는 수지로서 영 계수가 낮고 응력 완화의 기능을 다할 수 있는 재질이 사용되고 있다. 예컨대, 폴리이미드수지, 실리콘수지, 실리콘 변성 폴리이미드수지, 에폭시수지, 실리콘변성 에폭시수지, 아크릴수지 등을 들 수 있다. 이 응력 완화부(422)를 형성함으로 외부 접속 단자(416)에 대하여 외부에서 가해지는 응력을 완화할 수 있도록 되어 있다.
다음에, 본 실시예에 따른 반도체 장치(410)의 제조 방법에 관해서, 주요 공정을 설명한다. 우선, 절연 필름(414)에 외부 접속 단자(416)를 설치하기 위한 구멍(414a)과, 겔 주입 구멍(424)을 형성한다. 그리고, 절연 필름(414)에 구리박을 붙여 에칭에 의해 배선 패턴(418)을 형성하고, 또한 볼록부(418a)의 형성 영역을 마스크하여 그 이외의 부분을 엷게 에칭한다 이렇게 해서, 마스크를 제거하면 볼록부(118a)를 형성할 수가 있다.
또한, 절연 필름에는 볼록부(418a) 위에서 이방성 도전막(420)을 붙인다. 자세히는 복수의 볼록부(418a)가 대향하는 2변을 따라 나란히 서는 경우는 평행하는 2개의 직선 형상으로 이방성 도전막(420)을 붙이고, 볼록부(418a)가 사방에 나란히 서는 경우는 이것에 대응하여 직사각형을 그리도록 이방성 도전막(420)을 붙인다.
이렇게 해서, 상기 절연 필름(414)을 볼록부(418a)와 전극(413)을 대응시켜서 반도체 칩(412)상에 꽉 눌러 볼록부(418a)와 전극(413)으로 이방성 도전막(420)을 찌부러뜨린다. 이렇게 해서, 볼록부(418a)와 전극(413)과의 전기적 접속을 꾀할 수 있다.
다음에, 겔 주입 구멍(424)으로부터 수지를 주입하여 절연 필름(414)과 반도체 칩(412) 사이에 응력 완화부(422)를 형성한다.
그리고, 구멍(414a)을 거쳐 배선 패턴(418)상에 솔더를 설치하고, 볼형상의 외부 접속 단자(416)를 형성한다.
이들의 공정에 의해서, 반도체 장치(410)를 얻을 수 있다. 또, 본 변형예에서는 이방성 도전막(420)을 사용했지만, 그 대신에 이방성 접착제를 사용할 수도 있다. 이방성 접착제는 시트 형상을 하고 있지 않은 점을 제외하고 이방성 도전막(420)과 같은 구성이다.
또는, 절연성 접착제를 볼록부(418a)와 전극(413)으로 끼우면서 눌러 볼록부(418a)와 전극(413)를 접속시킬 수 있다. 또한, 절연 필름(414)측에 볼록부(418a)를 설치하지 않고, 그 대신에, 전극(413)측에 형성된 금이나 솔더 등의 범프를 사용할 수도 있다.
도 15에는 본 발명을 적용한 반도체 장치(1100)를 실장한 회로 기판(1000)이도시되어 있다. 회로 기판(1000)에는 예컨대 유리 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로 기판(1000)에는 예컨대 구리로 이루어진 배선 패턴이 원하는 회로가 되도록 형성되어 있고, 그들의 배선 패턴과 반도체 장치(1100)의 범프를 기계적으로 접속함으로 그들의 전기적 도통을 꾀한다. 이 경우, 반도체 장치(1100)는 상술한 외부와의 열팽창차에 의해 생기는 일그러짐을 흡수하는 구조를 가지고 있고, 본 반도체 장치(1100)를 회로 기판(1000)에 실장하더라도 접속시 및 그 이후의 신뢰성을 향상할 수 있다. 또한 반도체 장치(1100)의 배선에 대하여도 연구가 이루어지면, 접속시 및 접속후의 신뢰성을 향상시킬 수 있다. 또 실장 면적도 베어 칩으로 실장한 면적까지 작게 할 수가 있다. 이 때문에, 이 회로 기판(1000)을 전자 기기에 사용하면 전자 기기 자체의 소형화를 꾀할 수 있다. 또한, 동일 면적내에서는 보다 실장 스페이스를 확보할 수가 있어 고기능화를 꾀하는 것도 가능하다.
상기 제 2 실시예 이후의 실시예에 있어서, 반도체 칩의 이면및 측면이 노출되어 있지만, 반도체 칩에의 흠 등이 문제가 되는 경우에는 반도체 칩의 노출부(이면 및 측면)를 에폭시나 폴리이미드 등의 수지로 덮도록 할 수 있다. 회로 기판과의 접속에는 솔더 범프를 사용한 예를 기재하였지만, 금이나 그 밖의 금속 범프로도 할 수 있고, 도전성 수지를 사용한 돌기를 사용할 수도 있다.
그리고, 이 회로 기판(1000)을 구비하는 전자 기기로서, 도 16에는 노트형 퍼스널 컴퓨터(1200)가 도시되어 있다.
또, 상기 실시예는 반도체 장치에 본 발명을 적용한 예이지만, 반도체 장치와 같이 다수의 범프를 필요로 하는 면 실장용 전자 부품이면 능동 부품이든지 수동부품을 막론하고, 본 발명을 적용할 수가 있다. 전자 부품으로서, 예는 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터, 배리스터, 볼륨 또는 휴즈 등이 있다.
본 발명은 반도체 칩끼리의 조합 외에, 전자 부품끼리를 조합하는 경우 뿐만아니라, 전자 부품과 반도체 칩을 조합하는 경우에도 적용할 수가 있다. 또한 응력 완화층을 어느 한쪽 부품에 설치할 수도 또는 양쪽에 설치할 수도 있다.
본 발명에 의해, 칩끼리 또는 칩과 회로 기판과의 접합에 있어서, 비용 삭감 또는 신뢰성 향상을 도모할 수 있는 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을 실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기가 제공된다.
도 1은 제 1 실시예에 따른 반도체 장치를 도시하는 도면.
도 2는 제 2 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면.
도 3은 제 3 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면.
도 4a 및 도 4b는 제 4 실시예에 따른 반도체 장치를 도시하는 도면.
도 5는 제 5 실시예에 따른 반도체 장치를 도시하는 도면.
도 6은 제 6 실시예에 따른 반도체 장치를 도시하는 도면.
도 7은 제 7 실시예에 따른 반도체 장치를 도시하는 도면.
도 8은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.
도 9는 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.
도 10은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.
도 11은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.
도 12는 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예를 도시하는 도면.
도 13은 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예를 도시하는 도면.
도 14는 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예를 도시하는 도면.
도 15는 본 발명을 적용한 반도체 장치를 실장한 회로 기판을 도시하는 도면.
도 16은 본 발명을 적용한 반도체 장치를 실장한 회로 기판을 구비하는 전자 기기를 도시하는 도면.

Claims (21)

  1. 제 1 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 제 1 전극으로부터 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 제 1 외부 전극을 가지는 제 1 반도체 장치와,
    제 2 전극과, 상기 제 2 전극으로부터 형성되는 복수의 제 2 배선과, 상기 제 2 배선상에 형성된 복수의 제 2 외부 전극을 가지는 제 2 반도체 소자를 갖고,
    상기 복수의 배선은, 상기 제 2 외부 전극과 비교하여 배치된 피치가 같은 전기적 접속부를 가지는 복수의 제 1 배선을 포함하며,
    상기 제 2 외부 전극은 상기 전기적 접속부와 대향하여 배치되고, 전기적으로 접속되어 있는 집합형 반도체 장치.
  2. 제 1 항에 있어서, 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하고,
    상기 제 1 외부 전극과 접속되는 배선은 상기 전극으로부터 상기 응력 완화층 위에 걸쳐 형성되며,
    상기 제 1 외부 전극은, 상기 응력 완화층 위에서 상기 제 1 외부 전극과 접속되는 배선에 형성되는 집합형 반도체 장치.
  3. 제 1 항에 있어서, 상기 응력 완화 구조는, 상기 반도체 칩 위에 설치되는 응력 완화층과, 해당 응력 완화층를 관통함과 함께 해당 응력 완화층상에 응력을 전달하는 접속부를 포함하고,
    상기 제 1 외부 전극과 접속되는 배선은, 상기 응력 완화층 밑에 형성되며,
    상기 제 1 외부 전극은, 상기 접속부상에 형성되는 집합형 반도체 장치.
  4. 제 1 항에 있어서, 상기 제 2 반도체 장치는, 상기 제 2 전극을 가지는 제 2 반도체 칩과, 상기 제 2 전극에 설치되는 상기 제 2 외부 전극을 구비하는 베어 칩인 집합형 반도체 장치.
  5. 제 1 항에 있어서, 상기 제 2 반도체 장치는, 상기 제 2 전극을 가지는 제 2 반도체 칩과, 상기 제 2 반도체 칩 위에 설치되는 응력 완화층과, 상기 제 2 전극으로부터 상기 응력 완화층 위에 걸쳐서 형성되는 상기 제 2 배선과, 상기 응력 완화층 위에서 상기 제 2 배선에 형성되는 상기 제 2 외부 전극을 가지는 집합형 반도체 장치.
  6. 제 1 항에 있어서, 상기 제 2 반도체 장치는, 상기 제 2 전극을 가지는 제 2 반도체 칩과, 상기 제 2 반도체 칩 위에 설치되는 응력 완화층과, 상기 응력 완화층 밑에서 상기 제 2 전극으로부터 형성되는 상기 제 2 배선과, 상기 응력 완화층을 관통함과 함께 해당 응력 완화층상에 응력을 전달하는 접속부와, 상기 접속부상에 형성되는 상기 제 2 외부 전극을 가지는 집합형 반도체 장치.
  7. 제 2 항에 있어서, 상기 제 1 배선은, 상기 반도체 칩상에 형성되고,
    상기 응력 완화층은, 상기 제 1 배선의 적어도 일부를 피하는 영역에 형성되는 집합형 반도체 장치.
  8. 제 3 항에 있어서, 상기 제 1 배선은, 상기 반도체 칩상에 형성되고,
    상기 응력 완화층은, 상기 제 1 배선의 적어도 일부를 피하는 영역에 형성되는 집합형 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제 1 반도체 장치에 전기적으로 접합되는 적어도 한 개의 제 3 반도체 장치를 가지는 집합형 반도체 장치.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제 1 반도체 장치는 상기 제 2 반도체 장치와의 접속면과는 반대측면에 접착되는 방열기를 가지는 집합형 반도체 장치.
  11. 제 1 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 제 1 전극으로부터 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 제 1 외부 전극을 가지는 제 1 전자 부품과,
    제 2 전극과, 상기 제 2 전극으로부터 형성되는 복수의 제 2 배선과, 상기 제 2 배선상에 형성된 복수의 제 2 외부 전극을 가지는 제 2 전자 부품을 갖고,
    상기 복수의 배선은, 상기 제 2 외부 전극과 비교하여 배치된 피치가 같은 전기적 접속부를 가지는 복수의 제 1 배선을 포함하며,
    상기 제 2 외부 전극은 상기 전기적 접속부와 대향하여 배치되고, 전기적으로 접속되어 있는 집합형 전자 부품.
  12. 제 1 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 제 1 전극으로부터 형성되고, 상기 제 1 전극에 비하여 배치된 피치가 다른 전기적 접속부를 가지는 복수의 제 1 배선을 포함하는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 제 1 외부 전극을 가지는 제 1 전자 부품, 및 제 2 전극과, 상기 제 2 전극으로부터 형성된 복수의 제 2 배선과, 상기 제 2 배선상에 배치되고, 상기 전기적 접속부와 비교하여 배치된 피치가 동등한 제 2 외부 전극을 가지는 제 2 전자 부품을 준비하는 공정과,
    상기 제 1 전자 부품에, 상기 제 2 외부 전극과 상기 전기적 접속부가 대향하도록, 상기 제 2 전자 부품을 배치하고, 상기 제 2 외부 전극과 상기 전기적 접속부를 전기적으로 접합하는 공정을 포함하는 집합형 전자 부품의 제조 방법.
  13. 제 1 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 제 1 전극으로부터 형성되고, 상기 제 1 전극에 비하여 배치된 피치가 다른 전기적 접속부를 가지는 복수의 제 1 배선을 포함하는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 제 1 외부 전극을 가지는 제 1 반도체 장치, 및 제 2 전극과, 상기 제 2 전극으로부터 형성된 제 2 배선과, 상기 제 2 배선상에 배치되고, 상기 전기적 접속부와 비교하여 배치된 피치가 동등한 제 2 외부 전극을 가지는 제 2 반도체 장치를 준비하는 공정과,
    상기 제 1 반도체 장치에, 상기 제 2 전극과 상기 전기적 접속부가 대향하도록 상기 제 2 반도체 장치를 배치하고, 상기 제 2 전극과 상기 전기적 접속부를 전기적으로 접합하는 공정을 포함하는 집합형 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 제 1 배선은 상기 반도체 칩상에 형성되며,
    상기 응력 완화 구조는, 상기 전기적 접속부를 피하는 영역에 형성되는 응력 완화층을 포함하며,
    상기 제 2 외부 전극과, 상기 전기적 접속부를 접합하는 집합형 반도체 장치의 제조 방법.
  15. 제 13 항에 있어서, 상기 응력 완화 구조는, 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하고,
    상기 제 1 배선은, 상기 응력 완화층상에 형성되며,
    상기 제 2 외부 전극과, 상기 제 1 반도체 장치의 상기 전기적 접속부를 접합하는 집합형 반도체 장치의 제조 방법.
  16. 제 14 항 또는 제 15 항에 있어서, 상기 제 1 반도체 장치의 상기 전기적 접속부 및 상기 제 2 외부 전극 중 적어도 어느 한쪽은, 회로 기판에의 실장에 사용되는 솔더보다도 융점이 높은 솔더로 이루어진 집합형 반도체 장치의 제조 방법.
  17. 제 14 항 또는 제 15 항에 있어서, 상기 제 1 반도체 장치의 상기 전기적 접속부 및 상기 제 2 외부 전극은, 표면이 솔더보다도 융점이 높은 금속으로 이루어지는 집합형 반도체 장치의 제조 방법.
  18. 제 14 항 또는 제 15 항에 있어서, 상기 제 1 반도체 장치의 상기 전기적 접속부 및 상기 제 2 외부 전극 중, 한쪽 표면은 솔더로 이루어지고 다른쪽 표면은 솔더보다도 융점이 높은 금속으로 이루어진 집합형 반도체 장치의 제조 방법.
  19. 제 14 항 또는 제 15 항에 있어서, 상기 제 2 반도체 장치의 외부 전극과 상기 제 1 반도체 장치의 상기 전기적 접속부 사이에, 열경화성 접착제를 포함하는 이방성 도전막을 배치하고, 이 이방성 도전막에 의해, 상기 제 1 반도체 장치의 상기 전기적 접속부와 상기 제 2 반도체 장치의 상기 외부 전극을 접합하는 집합형 반도체 장치의 제조 방법.
  20. 제 1 항 내지 제 8 항 중 어느 한 항에 기재한 집합형 반도체 장치가 실장된 회로 기판.
  21. 제 20 항 기재의 회로 기판을 가지는 전자 기기.
KR1020057001622A 1997-03-10 1998-03-10 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기 KR100563585B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-1997-00072614 1997-03-10
JP7261497 1997-03-10

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1019980708849A Division KR100535932B1 (ko) 1997-03-10 1998-03-10 전자부품 및 반도체 장치

Publications (2)

Publication Number Publication Date
KR20050026049A true KR20050026049A (ko) 2005-03-14
KR100563585B1 KR100563585B1 (ko) 2006-03-22

Family

ID=13494452

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057001622A KR100563585B1 (ko) 1997-03-10 1998-03-10 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기

Country Status (8)

Country Link
US (8) US6515370B2 (ko)
EP (3) EP1447849A3 (ko)
JP (2) JP3963484B2 (ko)
KR (1) KR100563585B1 (ko)
AU (1) AU6121598A (ko)
DE (1) DE69830883T2 (ko)
TW (1) TW392262B (ko)
WO (1) WO1998040915A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893558B1 (ko) * 2005-08-10 2009-04-17 세이코 엡슨 가부시키가이샤 반도체 장치, 반도체 장치의 제조 방법 및 전자 부품

Families Citing this family (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870272B2 (en) * 1994-09-20 2005-03-22 Tessera, Inc. Methods of making microelectronic assemblies including compliant interfaces
US6211572B1 (en) 1995-10-31 2001-04-03 Tessera, Inc. Semiconductor chip package with fan-in leads
US6284563B1 (en) 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
TW448524B (en) 1997-01-17 2001-08-01 Seiko Epson Corp Electronic component, semiconductor device, manufacturing method therefor, circuit board and electronic equipment
TW392262B (en) * 1997-03-10 2000-06-01 Seiko Epson Corp Electric parts and semiconductor device and the manufacturing method thereof, and the assembled circuit board, and the electric device using the same
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JP4822019B2 (ja) * 1999-03-25 2011-11-24 セイコーエプソン株式会社 配線基板、半導体装置及びこれらの製造方法、回路基板並びに電子機器
KR100319624B1 (ko) * 1999-05-20 2002-01-09 김영환 반도체 칩 패키지 및 그 제조방법
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
JP3526788B2 (ja) * 1999-07-01 2004-05-17 沖電気工業株式会社 半導体装置の製造方法
US6770547B1 (en) * 1999-10-29 2004-08-03 Renesas Technology Corporation Method for producing a semiconductor device
JP2001320014A (ja) * 2000-05-11 2001-11-16 Seiko Epson Corp 半導体装置及びその製造方法
US7247932B1 (en) 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP2002050716A (ja) * 2000-08-02 2002-02-15 Dainippon Printing Co Ltd 半導体装置及びその作製方法
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
JP4505983B2 (ja) * 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
JP4051893B2 (ja) * 2001-04-18 2008-02-27 株式会社日立製作所 電子機器
JP4149377B2 (ja) 2001-06-07 2008-09-10 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4631223B2 (ja) * 2001-07-04 2011-02-16 パナソニック株式会社 半導体実装体およびそれを用いた半導体装置
JP4917225B2 (ja) * 2001-09-28 2012-04-18 ローム株式会社 半導体装置
US6777648B2 (en) * 2002-01-11 2004-08-17 Intel Corporation Method and system to manufacture stacked chip devices
JP2003243604A (ja) * 2002-02-13 2003-08-29 Sony Corp 電子部品及び電子部品の製造方法
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
JP2003324183A (ja) * 2002-05-07 2003-11-14 Mitsubishi Electric Corp 半導体装置
US20050104211A1 (en) * 2002-05-07 2005-05-19 Shinji Baba Semiconductor device having semiconductor chips mounted on package substrate
JP3529050B2 (ja) 2002-07-12 2004-05-24 沖電気工業株式会社 半導体装置の製造方法
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
WO2004049439A1 (ja) * 2002-11-26 2004-06-10 Renesas Technology Corp. 半導体装置
TW569416B (en) * 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
US7253510B2 (en) * 2003-01-16 2007-08-07 International Business Machines Corporation Ball grid array package construction with raised solder ball pads
US20050029675A1 (en) * 2003-03-31 2005-02-10 Fay Hua Tin/indium lead-free solders for low stress chip attachment
US20040187976A1 (en) * 2003-03-31 2004-09-30 Fay Hua Phase change lead-free super plastic solders
JP3968051B2 (ja) * 2003-05-14 2007-08-29 富士通株式会社 半導体装置とその製造方法、および半導体装置前駆体とその製造方法
US20040262728A1 (en) * 2003-06-30 2004-12-30 Sterrett Terry L. Modular device assemblies
DE10345391B3 (de) * 2003-09-30 2005-02-17 Infineon Technologies Ag Verfahren zur Herstellung eines Multi-Chip-Moduls und Multi-Chip-Modul
TW200520123A (en) * 2003-10-07 2005-06-16 Matsushita Electric Ind Co Ltd Method for mounting semiconductor chip and semiconductor chip-mounted board
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7060601B2 (en) 2003-12-17 2006-06-13 Tru-Si Technologies, Inc. Packaging substrates for integrated circuits and soldering methods
TW200721932A (en) * 2004-01-30 2007-06-01 Hitachi Chemical Co Ltd Adhesion assisting agent-bearing metal foil, printed wiring board, and production method of printed wiring board
US20070176294A1 (en) * 2004-03-26 2007-08-02 Fujikura Ltd. Thorough wiring board and method of manufacturing the same
JP2006041401A (ja) * 2004-07-29 2006-02-09 Sharp Corp 半導体装置及びその製造方法
US20060038272A1 (en) * 2004-08-17 2006-02-23 Texas Instruments Incorporated Stacked wafer scale package
JP2006303408A (ja) * 2004-09-09 2006-11-02 Seiko Epson Corp 電子装置及びその製造方法
US11842972B2 (en) 2004-09-28 2023-12-12 Rohm Co., Ltd. Semiconductor device with a semiconductor chip connected in a flip chip manner
JP2006100385A (ja) * 2004-09-28 2006-04-13 Rohm Co Ltd 半導体装置
JP2006179570A (ja) 2004-12-21 2006-07-06 Renesas Technology Corp 半導体装置の製造方法
EP1851798B1 (en) 2005-02-25 2016-08-03 Tessera, Inc. Microelectronic assemblies having compliancy
JP4142041B2 (ja) * 2005-03-23 2008-08-27 セイコーエプソン株式会社 半導体装置の製造方法
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7470927B2 (en) * 2005-05-18 2008-12-30 Megica Corporation Semiconductor chip with coil element over passivation layer
JP4548264B2 (ja) * 2005-08-01 2010-09-22 株式会社デンソー 車両用交流発電機
JP4289335B2 (ja) 2005-08-10 2009-07-01 セイコーエプソン株式会社 電子部品、回路基板及び電子機器
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
US7915081B2 (en) 2006-03-31 2011-03-29 Intel Corporation Flexible interconnect pattern on semiconductor package
JP5177625B2 (ja) 2006-07-11 2013-04-03 独立行政法人産業技術総合研究所 半導体チップの電極接続構造および導電部材、並びに半導体装置およびその製造方法
US7538429B2 (en) * 2006-08-21 2009-05-26 Intel Corporation Method of enabling solder deposition on a substrate and electronic package formed thereby
US20080054496A1 (en) * 2006-08-30 2008-03-06 Neill Thornton High temperature operating package and circuit design
TWI414580B (zh) 2006-10-31 2013-11-11 Sumitomo Bakelite Co 黏著帶及使用該黏著帶而成之半導體裝置
US7749886B2 (en) 2006-12-20 2010-07-06 Tessera, Inc. Microelectronic assemblies having compliancy and methods therefor
US20090032972A1 (en) * 2007-03-30 2009-02-05 Kabushiki Kaisha Toshiba Semiconductor device
TWI368978B (en) * 2007-09-21 2012-07-21 Unimicron Technology Corp Method for fabricating ball-implantation side surface structure of package substrate
US20090102050A1 (en) * 2007-10-17 2009-04-23 Phoenix Precision Technology Corporation Solder ball disposing surface structure of package substrate
KR20090042574A (ko) * 2007-10-26 2009-04-30 삼성전자주식회사 반도체 모듈 및 이를 구비하는 전자 장치
JP4759582B2 (ja) 2008-02-15 2011-08-31 Ｏｋｉセミコンダクタ株式会社 半導体デバイスの製造方法及び半導体デバイス
DE102008039360B4 (de) * 2008-08-22 2021-05-12 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronischer Halbleiterchip und Verfahren zur Herstellung eines optoelektronischen Halbleiterchips
JP4881369B2 (ja) * 2008-12-24 2012-02-22 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP5170134B2 (ja) * 2010-03-16 2013-03-27 日本電気株式会社 半導体装置及びその製造方法
JP5271402B2 (ja) * 2011-10-31 2013-08-21 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US20130228916A1 (en) * 2012-03-02 2013-09-05 Texas Instruments Incorporated Two-solder method for self-aligning solder bumps in semiconductor assembly
US11213690B2 (en) * 2012-06-15 2022-01-04 Medtronic, Inc. Wafer level packages of high voltage units for implantable medical devices
US10479474B2 (en) * 2016-07-14 2019-11-19 The Boeing Company Friction stir welded wingtip torque box
US10950511B2 (en) * 2018-10-30 2021-03-16 Medtronic, Inc. Die carrier package and method of forming same
US11849792B2 (en) * 2019-03-13 2023-12-26 Public University Corporation Suwa University Of Science Foundation Head-mounted device, heat stroke prevention system, and rehydration warning system
US11404365B2 (en) * 2019-05-07 2022-08-02 International Business Machines Corporation Direct attachment of capacitors to flip chip dies
CN112201647A (zh) * 2020-09-09 2021-01-08 苏州通富超威半导体有限公司 一种高密度互连芯片结构
JP2022129553A (ja) * 2021-02-25 2022-09-06 セイコーエプソン株式会社 センサーモジュール

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US376825A (en) * 1888-01-24 Painter s combination pot-hook
US573974A (en) * 1896-12-29 henery
JPS5337383A (en) 1976-09-20 1978-04-06 Hitachi Ltd Semiconductor integrated circuit
JPS5339068A (en) 1976-09-22 1978-04-10 Hitachi Ltd Semiconductor device
JPS58140143A (ja) * 1982-02-15 1983-08-19 Seiko Epson Corp 複合型半導体装置
JPS5952859A (ja) * 1982-09-20 1984-03-27 Nec Corp 半導体装置
JPS5988863A (ja) * 1982-11-12 1984-05-22 Matsushita Electric Ind Co Ltd 半導体装置
JPS59218744A (ja) 1983-05-27 1984-12-10 Hitachi Ltd ボンデイング方法
JPS60150668A (ja) 1984-01-18 1985-08-08 Seiko Epson Corp 半導体装置
JPS59210649A (ja) 1984-05-07 1984-11-29 Hitachi Ltd 半導体装置の実装構造
JPS6189657A (ja) * 1984-10-08 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPS63142663A (ja) * 1986-12-04 1988-06-15 Sharp Corp 半導体装置とその製造方法
JPH01209746A (ja) 1988-02-17 1989-08-23 Nec Corp 半導体装置
JPH0750759B2 (ja) 1988-07-01 1995-05-31 シャープ株式会社 半導体装置
JPH02241045A (ja) 1989-03-15 1990-09-25 Matsushita Electric Works Ltd 半導体装置およびその製造方法
US5399898A (en) 1992-07-17 1995-03-21 Lsi Logic Corporation Multi-chip semiconductor arrangements using flip chip dies
JPH0442957A (ja) * 1990-06-06 1992-02-13 Matsushita Electron Corp 半導体集積回路装置の製造方法
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
US5136365A (en) 1990-09-27 1992-08-04 Motorola, Inc. Anisotropic conductive adhesive and encapsulant material
JP2876773B2 (ja) 1990-10-22 1999-03-31 セイコーエプソン株式会社 プログラム命令語長可変型計算装置及びデータ処理装置
US5173764A (en) * 1991-04-08 1992-12-22 Motorola, Inc. Semiconductor device having a particular lid means and encapsulant to reduce die stress
JP3016910B2 (ja) * 1991-07-19 2000-03-06 富士通株式会社 半導体モジュール構造
JPH05129373A (ja) 1991-10-31 1993-05-25 Nec Corp 半導体装置及びその製造方法
JPH05129516A (ja) 1991-11-01 1993-05-25 Hitachi Ltd 半導体装置
JP3119927B2 (ja) 1992-03-18 2000-12-25 株式会社東芝 半導体装置
JP3339881B2 (ja) 1992-07-16 2002-10-28 株式会社日立製作所 半導体集積回路装置およびその製造方法
JPH06209071A (ja) * 1993-01-12 1994-07-26 Sharp Corp 樹脂封止半導体装置およびその製造方法
JPH06224334A (ja) 1993-01-26 1994-08-12 Hitachi Ltd マルチチップモジュール
US5477611A (en) 1993-09-20 1995-12-26 Tessera, Inc. Method of forming interface between die and chip carrier
US5366933A (en) * 1993-10-13 1994-11-22 Intel Corporation Method for constructing a dual sided, wire bonded integrated circuit chip package
JPH07263620A (ja) 1994-03-22 1995-10-13 Hitachi Ltd 半導体装置
US5776796A (en) * 1994-05-19 1998-07-07 Tessera, Inc. Method of encapsulating a semiconductor package
JP3278533B2 (ja) 1994-07-28 2002-04-30 三菱電機株式会社 樹脂封止型半導体装置の製造方法
JPH0864049A (ja) 1994-08-19 1996-03-08 Takaoka Electric Mfg Co Ltd 傾斜ブラシ式碍子清掃装置
JP2616565B2 (ja) * 1994-09-12 1997-06-04 日本電気株式会社 電子部品組立体
JPH08115174A (ja) * 1994-10-17 1996-05-07 Nippon Telegr & Teleph Corp <Ntt> ライブラリ装置のデータアクセス制御方法
JP3259562B2 (ja) 1995-01-27 2002-02-25 富士電機株式会社 バンプ付き半導体装置の製造方法
JP3186941B2 (ja) 1995-02-07 2001-07-11 シャープ株式会社 半導体チップおよびマルチチップ半導体モジュール
JPH08222571A (ja) 1995-02-13 1996-08-30 Sony Corp フリップチップｉｃとその製造方法
JP3356921B2 (ja) 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
JPH08279591A (ja) * 1995-04-07 1996-10-22 Nec Corp 半導体装置とその製造方法
TW520816U (en) 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
JP3211659B2 (ja) 1995-04-24 2001-09-25 松下電器産業株式会社 半導体装置およびその製造方法
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US5777379A (en) * 1995-08-18 1998-07-07 Tessera, Inc. Semiconductor assemblies with reinforced peripheral regions
JP3313547B2 (ja) 1995-08-30 2002-08-12 沖電気工業株式会社 チップサイズパッケージの製造方法
KR0182073B1 (ko) * 1995-12-22 1999-03-20 황인길 반도체 칩 스케일 반도체 패키지 및 그 제조방법
JP3262728B2 (ja) 1996-02-19 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
KR100443484B1 (ko) * 1996-02-19 2004-09-18 마츠시타 덴끼 산교 가부시키가이샤 반도체장치및그제조방법
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
US5677567A (en) * 1996-06-17 1997-10-14 Micron Technology, Inc. Leads between chips assembly
US5990545A (en) * 1996-12-02 1999-11-23 3M Innovative Properties Company Chip scale ball grid array for integrated circuit package
US6054337A (en) * 1996-12-13 2000-04-25 Tessera, Inc. Method of making a compliant multichip package
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
TW392262B (en) * 1997-03-10 2000-06-01 Seiko Epson Corp Electric parts and semiconductor device and the manufacturing method thereof, and the assembled circuit board, and the electric device using the same
US5898223A (en) * 1997-10-08 1999-04-27 Lucent Technologies Inc. Chip-on-chip IC packages
JP4158565B2 (ja) 2003-03-18 2008-10-01 日産自動車株式会社 内燃機関の触媒劣化診断装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100893558B1 (ko) * 2005-08-10 2009-04-17 세이코 엡슨 가부시키가이샤 반도체 장치, 반도체 장치의 제조 방법 및 전자 부품

Also Published As

Publication number Publication date
US20030116859A1 (en) 2003-06-26
US7932612B2 (en) 2011-04-26
JP4973878B2 (ja) 2012-07-11
EP0913866A4 (en) 2000-03-22
DE69830883D1 (de) 2005-08-25
EP0913866A1 (en) 1999-05-06
TW392262B (en) 2000-06-01
JP2009010436A (ja) 2009-01-15
US8134237B2 (en) 2012-03-13
KR100563585B1 (ko) 2006-03-22
EP0913866B1 (en) 2005-07-20
EP1427016A3 (en) 2005-07-20
JP3963484B2 (ja) 2007-08-22
US7598619B2 (en) 2009-10-06
US20050023652A1 (en) 2005-02-03
EP1447849A3 (en) 2005-07-20
US20090302467A1 (en) 2009-12-10
US20060065968A1 (en) 2006-03-30
US20060284320A1 (en) 2006-12-21
DE69830883T2 (de) 2006-04-20
US6989605B2 (en) 2006-01-24
US7436071B2 (en) 2008-10-14
US20110180927A1 (en) 2011-07-28
US6803663B2 (en) 2004-10-12
WO1998040915A1 (fr) 1998-09-17
US20090026631A1 (en) 2009-01-29
US6515370B2 (en) 2003-02-04
EP1427016A2 (en) 2004-06-09
US20020024124A1 (en) 2002-02-28
AU6121598A (en) 1998-09-29
EP1447849A2 (en) 2004-08-18
US7119445B2 (en) 2006-10-10

Similar Documents

Publication Publication Date Title
KR100563585B1 (ko) 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기
US6900548B2 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US6646338B2 (en) Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument
US6787395B2 (en) Method of manufacturing a multi-chip module
WO2000055910A1 (en) Semiconductor device and semiconductor module
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3569585B2 (ja) 半導体装置
JP3549316B2 (ja) 配線基板
JP4300432B2 (ja) 電子部品及びその製造方法
JP4189681B2 (ja) 電子部品及び半導体装置並びにこれらの製造方法
KR100535932B1 (ko) 전자부품 및 반도체 장치
JP2006086541A (ja) 電子部品及び半導体装置
JP4114083B2 (ja) 電子部品及び半導体装置
JP2000124257A (ja) 半導体装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150224

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee