KR20030074214A - 반도체소자 및 그것을 사용한 반도체장치 - Google Patents

반도체소자 및 그것을 사용한 반도체장치 Download PDF

Info

Publication number
KR20030074214A
KR20030074214A KR10-2003-0013622A KR20030013622A KR20030074214A KR 20030074214 A KR20030074214 A KR 20030074214A KR 20030013622 A KR20030013622 A KR 20030013622A KR 20030074214 A KR20030074214 A KR 20030074214A
Authority
KR
South Korea
Prior art keywords
insulating film
crystalline semiconductor
film
semiconductor region
insulating
Prior art date
Application number
KR10-2003-0013622A
Other languages
English (en)
Other versions
KR100979926B1 (ko
Inventor
야마자키순페이
카토키요시
이소베아쓰오
미야이리히데카주
수자와히데오미
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20030074214A publication Critical patent/KR20030074214A/ko
Application granted granted Critical
Publication of KR100979926B1 publication Critical patent/KR100979926B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Optics & Photonics (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

본 발명은, 고속동작이 가능하고 전류구동능력이 높고, 또한 복수의 소자사이에서 변동이 작은 반도체소자를 제공한다. 절연표면 상에, 실질적으로 복수의 결정방위를 포함하는 제 1 결정성 반도체영역을 가지며, 그 제 1 결정성 반도체영역이 도전성을 갖는 제 2 결정성 반도체영역에 접속되어 설치된 반도체소자에 있어서, 상기 제 1 결정성 반도체영역은, 상기 절연표면 상에 설치된 직선형 스트라이프 패턴으로 연장되는 절연막과 평행한 방향으로 연장되고, 상기 제 2 결정성 반도체영역은, 상기 직선형 스트라이프 패턴으로 연장되는 절연막에 걸쳐 설치되어 있는 것을 특징으로 한다.

Description

반도체소자 및 그것을 사용한 반도체장치{SEMICONDUCTOR ELEMENT AND SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은, 결정구조를 갖는 반도체막을 사용하여 형성된 반도체소자 및 그 제조방법, 및 그 반도체소자를 집적화한 회로를 구비한 반도체장치 및 그 제조방법에 관한 것이다. 특히, 본 발명은, 반도체소자로서, 절연표면 상에 형성된 결정성 반도체막으로 채널형성영역을 형성하는 전계효과형 트랜지스터(대표적으로는, 박막트랜지스터)와 결정성 반도체막을 사용한 박막다이오드 등에 관한 것이다.
절연기판 상에 비정질 실리콘막을 형성하고, 그것을 결정화시켜 트랜지스터 등의 반도체소자를 형성하는 기술이 개발되고 있다. 특히, 레이저광을 조사하여 비정질 실리콘막을 결정화시키는 기술은, 박막트랜지스터(TFT)의 제조기술에 응용되고 있다. 결정구조를 갖는 반도체막(결정성 반도체막)을 사용하여 제조되는 트랜지스터는, 액정표시장치에 대표되는 평면형 표시장치(flat-panel display)에 응용되고 있다.
반도체 제조프로세스에서의 레이저광의 응용은, 반도체기판 또는 반도체막에 형성된 손상층이나 비정질 반도체막을 재결정화하는 기술, 절연표면 상에 형성된 비정질 반도체막을 결정화시키는 기술로 전개되고 있다. 이 반도체 제조공정에 적용되는 레이저 발진장치는, 엑시머레이저로 대표되는 기체레이저나, YAG 레이저로 대표되는 고체레이저가 통상 사용되고 있다.
FP이저광의 조사에 의한 비정질 반도체막의 결정화의 일예는, JP-A-62-104117호 공보에 개시되어 있는 바와 같이, 레이저광의 주사속도를 빔 스폿지름×5000/초 이상으로서 고속주사에 의해 비정질 반도체막을 완전한 용융상태에 이르지 않게 다결정화하는 것, 미국특허 4,330, 363호에는 섬 형상으로 형성된 반도체막에, 연장된 레이저광을 조사하여 실질적으로 단결정영역을 형성하는 기술이 개시되어 있다. 또는 JP-A-8-195357호 공보에 개시한 레이저 처리장치와 같이 광학계로 선형으로 빔을 가공하여 조사하는 방법이 알려져 있다.
또한, JP-A-2001-144027호 공보에 개시되어 있는 바와 같이, Nd:YVO4레이저 등 고체레이저 발진장치를 사용하고, 그 제 2 고조파인 레이저광을 비정질 반도체막에 조사하여, 종래에 비해 결정입경이 큰 결정성 반도체막을 형성하고, 트랜지스터를 제조하는 기술이 개시되어 있다.
그러나, 평탄한 표면 상에 형성된 비정질 반도체막에 레이저광을 조사하여 결정화시키면 결정은 다결정이 되고, 결정입계 등의 결함이 임의로 형성되어 배향이 가지런한 결정을 얻을 수 없었다.
결정입계에는 결정결함이 포함되고, 그것이 캐리어 트랩으로 되어 전자 또는 정공의 이동도가 저하하는 요인으로 되어 있다. 또한, 결정화에 따라 발생하는 반도체막의 체적수축이나 기판과의 열응력이나 격자 부정합 등에 의해, 왜곡이나 결정결함이 존재하지 않은 반도체막을 형성하는 것은 할 수 없었다. 따라서, 본딩 SOI(Silicon On Insulator)등 특수한 방법을 생략해서는, 절연표면 상에 형성되어, 결정화 또는 재결정화된 결정성 반도체막을 갖고, 단결정 기판에 형성되는 MOS 트랜지스터와 동등한 품질을 얻을 수 없었다.
상술한 평면형 표시장치 등은, 유리기판 상에 반도체막을 형성하여 트랜지스터를 형성하는 것이지만, 임의로 형성되는 결정입계를 회피하도록 트랜지스터를 배치하는 것은 거의 불가능했었다. 요컨대, 트랜지스터의 채널형성영역의 결정성을 엄밀하게 제어하고, 의도하지 않고 포함되어 버리는 결정입계나 결정결함을 배제하는 것은 할 수 없었다. 결국, 트랜지스터의 전기특성이 열화할 뿐만 아니라, 개개의 소자특성이 변동하는 요인으로 되었다.
특히, 공업적으로 많이 사용되고 있는 무알칼리 유리기판 상에 레이저광을 사용하여 결정성 반도체막을 형성하는 경우, 무알칼리 유리기판 자체의 휘어짐의 영향을 받아 레이저광의 초점이 변하여, 결과적으로 결정성의 변동을 초래한다는 문제가 있다. 더욱이, 무알칼리 유리기판은 알칼리금속에 의한 오염을 회피하기 위해, 절연막 등의 보호막을 하지막으로서 설치할 필요가 있고, 또한 결정입계나 결정결함이 배제된 결정성 반도체막을 대입경으로 형성하는 것은 거의 불가능했었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로, 절연표면 상, 특히 유리기판을 지지 베이스로 하는 절연표면 상에, 적어도 채널형성영역에서 결정입계가 존재하지 않는 결정성 반도체막을 형성하고, 고속동작이 가능하고 전류구동능력이 높으며, 또한 복수의 소자 사이에서 변동이 작은 반도체소자 또는 반도체소자군으로 구성된 반도체장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 결정화방법을 설명하는 사시도,
도 2는 본 발명의 결정화방법을 설명하는 사시도,
도 3은 본 발명에서 결정화방법을 설명하는 사시도,
도 4는 본 발명의 결정화방법을 설명하는 사시도,
도 5는 결정화에서의 개구부의 형상과 결정성 반도체막의 형태와의 관계를 설명하는 종단면도,
도 6은 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 7은 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 8은 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 9는 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 10은 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 11은 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 12는 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 13은 본 발명의 트랜지스터에서 적용할 수 있는 게이트구조의 일례를 나타낸 종단면도,
도 14는 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 15는 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 16은 본 발명의 트랜지스터의 제조공정을 설명하는 종단면도,
도 17은 본 발명의 트랜지스터의 제조공정을 설명하는 종단면도,
도 18은 본 발명의 트랜지스터의 제조공정을 설명하는 평면도 및 종단면도,
도 19는 본 발명의 반도체장치의 외관도의 일례를 나타낸 도면,
도 20은 본 발명의 전자장치의 구체예를 나타낸 도면,
도 21은 본 발명의 실시에 사용하는 레이저 조사장치를 나타낸 도면,
도 22는 본 발명의 실시에 사용하는 레이저광의 구성을 나타낸 도면,
도 23은 본 발명을 실시하여 얻은 결정성 실리콘막의 세코식각 후의 상면을 관찰한 TEM 사진 및 그 모식도,
도 24는 본 발명을 실시하여 얻은 결정성 실리콘막의 세코식각 후의 상면을 관찰한 TEM 사진 및 그 모식도,
도 25는 오목부에 형성된 결정의 배향을 나타낸 EBSP 맵핑 데이터,
도 26은 본 발명을 실시하여 얻은 결정성 실리콘막의 상면을 관찰한 TEM 사진 및 그 모식도,
도 27은 본 발명을 실시하여 얻은 결정성 실리콘막의 단면을 관찰한 TEM 사진 및 그 모식도,
도 28은 본 발명을 실시하여 얻은 결정성 실리콘막의 단면을 관찰한 TEM 사진 및 그 모식도,
도 29는 본 발명의 트랜지스터의 제조공정을 설명하는 종단면도.
*도면의 주요 부분에 대한 부호의 설명*
314, 315, 318, 319 : n 형 불순물영역316, 317 : p 형 불순물영역
320 : 반도체영역321 : 제 5 절연막
322 : 제 6 절연막323∼327 : 배선
328, 330 : n 채널형 트랜지스터329 : p 채널형 트랜지스터
상기 문제점을 해결하기 위해 본 발명은, 절연표면을 갖는 기판 상에 직선형 스트라이프 패턴으로 연장되는 오목부 또는 볼록부가 설치된 절연막을 형성하고, 그 절연막 상에 비정질 반도체막을 형성하며, 상기 절연막의 오목부에 대응하는 부분(이하, 간단히 오목부라고 함)에 반도체막을 용융시켜 유입하여 결정화시킨 결정성 반도체막을 형성하고, 불필요한 영역을 식각제거하여 상기 결정성 반도체막으로부터 섬 형상으로 분할된 결정성 반도체막(후에 반도체소자의 일부가 됨)을 형성하고, 적어도 채널형성영역을 형성하는 부위가 상술한 오목부에 형성된 결정성 반도체막이 되도록, 상기 결정성 반도체막 상에 게이트 절연막 및 게이트전극을 설치한 것을 특징으로 하는 것이다.
이때, 상기 오목부 또는 볼록부에 대응하는 부분(이하, 간단히 볼록부라 함)이 설치된 절연막 중, 볼록부 상에 형성된 결정성 반도체막의 결정성은 오목부에형성된 결정성 반도체막에 비해 열화하지만, 본 발명에서는, 해당 볼록부 상에 형성된 결정성 반도체막을 적극적으로 전극(박막트랜지스터이면 소스영역 또는 드레인영역에 해당함) 또는 배선으로서 사용하는 것을 특징으로 하는 것이다. 배선으로서 사용하는 경우, 점유면적에 대한 설계의 자유도가 높기 때문에, 배선길이를 조절하여 저항으로서 사용하거나, 형상을 굴곡한 형상으로 하여 보호회로로서의 기능을 갖게 하는 것도 가능하다.
상술한 오목부는 절연기판의 표면을 직접 식각처리하여 형성해도 되며, 산화실리콘, 질화실리콘, 또는 산질화실리콘막 등을 사용하고, 그것을 식각처리하여 오목부를 형성하여도 된다. 오목부는 반도체소자, 특히 트랜지스터의 채널형성영역을 포함하는 섬 형상의 반도체막의 배치에 맞추어 형성하고, 적어도 채널형성영역에 일치하도록 형성되어 있는 것이 바람직하다. 또한, 오목부는 채널길이방향으로 연장하여 설치되어 있다. 오목부의 폭(채널형성영역으로 하는 경우에서의 채널 폭방향)이 0.01㎛㎛ 이상 2㎛ 이하, 바람직하게는 0.1∼1㎛로 형성하고, 그 깊이는, 0.01㎛ 이상 3㎛이하, 바람직하게는 0.1㎛ 이상 2㎛ 이하로 형성한다.
물론, 절연표면 상에 섬 형상의 절연막을 형성하고, 적극적으로 볼록부를 형성하는 것도 가능하다. 그 경우, 복수의 직선형 스트라이프 패턴으로 연장되는 볼록부는, 인접간 상대적으로 오목부에 대응하는 부분을 형성하게 되므로, 그 오목부를 반도체소자의 채널형성영역을 포함하는 섬 형상의 반도체막의 배치에 일치시켜 형성하면 되며, 폭에 대해서도 상술한 범위에 속하면 된다.
처음 단계에서 절연막 상 및 오목부에 걸쳐 형성하는 반도체막은 플라즈마CVD법, 스퍼터링법, 감압 CVD법으로 형성되는 비정질 반도체막 또는 다결정 반도체막, 혹은, 고상성장에 의해 형성된 다결정 반도체막 등이 적용된다. 또한, 본 발명에서 말하는 비정질 반도체막이란, 좁은 의미로 완전한 비정질구조를 가질 뿐만 아니라, 미세한 결정입자가 포함된 상태, 또는 소위 미결정 반도체막, 국소적으로 결정구조를 포함하는 반도체막을 포함한다. 대표적으로는 비정질 실리콘막이 적용되고, 그 외에 비정질 실리콘 게르마늄막, 비정질 실리콘 카바이드막 등을 적용할 수도 있다. 또한, 다결정 반도체막은, 이들 비정질 반도체막을 공지한 방법으로 결정화시킨 것이다.
결정성 반도체막을 용융하여 결정화시키는 수단으로서는, 기체레이저 발진장치, 고체레이저 발진장치를 광원으로 하는 펄스발진 또는 연속발진 레이저광을 적용한다. 조사하는 레이저광은 광학계에 의해 선형으로 집광된 것으로, 그 강도분포가 긴 방향에서 균일한 영역을 가지며, 짧은 방향으로 분포를 가지고 있어도 되고, 광원으로서 사용하는 레이저 발진장치는, 직사각형 빔 고체레이저 발진장치가 적용되며, 특히 바람직하게는, 슬래브(slab) 레이저 발진장치가 적용된다. 또는, Nd, Tm, Ho를 도핑한 로드(rod)를 사용한 고체레이저 발진장치로, 특히 YAG, YVO4, YLF, YAlO3등의 결정에 Nd, Tm, Ho를 도핑한 결정을 사용한 고체레이저 발진장치에 슬래브구조 증폭기를 조합한 것이어도 된다. 슬래브 재료로서는, Nd:YAG, Nd:GGG(가돌리늄·갈륨·가닛(garnet)), Nd:GSGG(가돌리늄·스칸듐·갈륨·가닛) 등의 결정이 사용된다. 슬래브 레이저에서는, 이 판형의 레이저 매질 속을 전반사를 반복하면서지그재그 광로로 진행한다.
또한, 상기 레이저광에 준하는 강광을 조사하여도 된다. 예를 들면, 할로겐 램프, 크세논 램프, 고압수은등, 메탈 할로겐화물 램프, 엑시머 램프로부터 방사되는 광을 반사경이나 렌즈 등에 의해 집광한 에너지 밀도가 높은 광이어도 된다.
선형으로 집광되어 길이방향으로 확장된 레이저광 또는 강광은 결정성 반도체막에 조사하고, 또한 레이저광의 조사위치와 결정성 반도체막이 형성된 기판을 상대적으로 움직여, 레이저광이 일부 또는 전체면을 주사함으로써 결정성 반도체막을 용융시켜, 그 상태를 거쳐 결정화 또는 재결정화를 행한다. 레이저광의 주사방향은, 절연막에 형성되어 직선형 스트라이프 패턴으로 연장되는 오목부의 길이방향 또는 트랜지스터의 채널길이방향에 따라 행한다. 이것에 의해 레이저광의 주사방향에 따라 결정이 성장하여, 결정입계가 채널길이방향과 교차하는 것을 막을 수 있다.
또한, 레이저광의 조사는, 반도체막의 상면측으로부터의 조사가 전형적이지만, 하면측(기판측)으로부터의 조사, 상면측 경사방향 또는 하면측 경사방향으로부터의 조사 또는 상면측과 하면측의 양면측으로부터의 조사(경사방향으로부터의 조사도 포함) 중 어느 조사방법으로 행하여도 된다.
또 다른 구성으로서, 결정성 반도체막은, 유리 또는 석영기판 상에, W, Mo, Ti, Ta, Cr에서 선택된 일종 또는 복수종을 포함하는 금속층 상에 설치되고, 금속층과 결정성 반도체막의 사이에는 절연층이 삽입 설치되어도 된다. 또는, 유리 또는 석영기판 상에 W, Mo, Ti, Ta, Cr에서 선택된 일종 또는 복수종을 포함하는 금속층과, 해당 금속층 상에, 질화알루미늄 또는 산화질화알루미늄으로 이루어진 절연층이 설치되고, 그 위에 결정성 반도체막이 설치된 구성으로 하여도 된다. 여기서 형성되는 금속층은, 채널형성영역에 입사하는 광을 차단하는 차광막으로서 기능시키는 것도 할 수 있으며, 특정한 전위를 부여하여 고정전하 또는 공핍층의 넓이를 제어하는 것도 할 수 있다. 또한, 주울열을 발산시키는 방열판으로서의 기능을 부여할 수도 있다.
오목부의 깊이를 반도체막의 두께와 동일한 정도나 그 이상으로 함으로써, 레이저광 또는 강광의 조사에 의해 용융한 반도체막이 표면장력에 의해 오목부에 응집하여 고체화한다. 그 결과, 절연막의 볼록부에 있는 반도체막의 두께는 얇아져, 거기에 응력 왜곡을 집중시킬 수 있다. 또한 오목부의 측면은 결정방위를 어느 정도 규정하는 효력을 갖는다.
반도체막을 용융상태로서, 표면장력에 의해 절연표면 상에 형성한 오목부에 응집시켜, 오목부의 바닥부와 측면부의 개략교점으로부터 결정성장시킴으로써 결정화에 따라 발생하는 왜곡을 오목부 이외의 영역에 집중시킬 수 있다. 즉, 오목부에 충전되도록 형성한 결정성 반도체영역(제 1 결정성 반도체영역)을 왜곡으로부터 개방할 수 있다. 그리고, 절연막 상에 잔존하여, 결정입계, 결정결함을 포함하는 결정성 반도체영역(제 2 결정성 반도체영역)은, 반도체소자의 채널형성영역 이외의 부분, 대표적으로는 소스영역 또는 드레인영역으로서 사용한다.
그리고, 오목부에 결정입계가 존재하지 않은 결정성 반도체막을 형성한 후, 반도체소자의 활성층(캐리어 이동경로로서 기능하는 반도체층)을 패터닝에 의해 형성하고, 그 활성층에 접하는 게이트막을 형성하며, 또 게이트전극을 형성한다. 이후에는, 공지된 방법으로서 전계효과형 트랜지스터를 형성할 수 있다.
상기 본 발명에 의해, 트랜지스터 등의 반도체소자, 특히 그 채널형성영역이 형성되는 영역을 지정하여, 결정입계가 존재하지 않은 결정성 반도체영역을 해당 영역에 형성하는 것이 가능하게 된다. 이것에 의해 준비없이 개재하는 결정입계나 결정결함에 의해 특성이 변동하는 요인을 제거할 수 있다. 즉, 고속동작이 가능하고 전류구동능력이 높으며, 또한 복수의 소자 사이에서 변동이 작은 반도체소자 또는 그 반도체소자군으로 구성된 반도체장치를 형성할 수 있다.
[발명의 실시예]
(실시예 1)
이하, 도면을 참조하여 본 발명을 사용하여 박막트랜지스터를 제조하는 실시예에 대하여 설명한다. 도 1에 나타낸 사시도는, 기판(101) 상에 제 1 절연막(102)과 직선형 스트라이프 패턴으로 형성된 제 2 절연막(103∼105)이 형성된 형태를 나타내고 있다. 도 1에서는 제 2 절연막에 의한 직선형 스트라이프 패턴이 3개 도시되어 있지만, 물론 그 수에 한정되는 것은 아니다.
기판은 시판의 무알칼리 유리기판, 석영기판, 사파이어 기판, 단결정 또는 다결정 반도체기판의 표면을 절연막으로 피복한 기판, 금속기판의 표면을 절연막으로 피복한 기판을 적용할 수 있다. 서브미크론의 설계 규칙으로 직선형 스트라이프 패턴을 형성하기 위해서는, 기판표면의 요철, 기판의 서지(surge) 또는 비틀림을노광장치(특히, 스테퍼)의 초점심도 이하로 해 두는 것이 바람직하다. 구체적으로는, 기판의 서지 또는 비틀림이, 1회의 노광광 조사영역 내에서 1㎛ 이하, 바람직하게는 0.5㎛ 이하로 하는 것이 바람직하다. 이 점에 대해서는, 특히 지지 베이스로서 무알칼리 유리를 사용하는 경우에는 주의가 필요하다.
직선형 스트라이프 패턴으로 형성되는 제 2 절연막의 폭 W1은 0.1∼10㎛(바람직하게는 0.5∼1㎛)로, 인접한 제 2 절연막과의 간격 W2는 0.01∼2㎛(바람직하게는 0.1∼1㎛)이고, 제 2 절연막의 두께 d는 0.01∼3㎛(바람직하게는 0.1∼2㎛)이다. 또한, 제 2 절연막을 덮도록 설치하는 비정질 반도체막의 오목부에서의 막두께 t02와의 관계는, d≥t02이면 되지만, d가 t02에 비해 너무 두꺼우면 볼록부 상에 결정성 반도체막이 잔존하지 않게 되므로 주의가 필요하다.
또한, 단차 형상은 규칙적인 주기패턴일 필요는 없고, 섬 형상의 반도체막의 폭에 맞추어 다른 간격으로 배치시켜도 된다. 그 길이 L도 특히 수치적인 한정은 없으며, 기판의 일단에서 타단에 걸치도록 길게 형성하는 것도 가능하고, 예를 들면 트랜지스터의 채널형성영역을 형성할 수 있는 정도의 길이로 하는 것도 가능하다.
제 1 절연막(102)은, 후에 형성하는 제 2 절연막과의 선택비를 확보할 수 있는 재료이면 좋지만, 대표적으로는, 질화실리콘, 산화실리콘, 산소함유량이 질소함유량보다도 큰 산화질화실리콘(SiOxNy라 나타낸다.), 질소함유량이 산소함유량보다도 큰 질산화실리콘(SiNxOy라 나타낸다.), 질화알루미늄(AlxNy라 나타낸다.), 산소함유량이 질소함유량보다도 큰 산화질화알루미늄(AlOxNy라 나타낸다.), 질소함유량이 산소함유량보다도 큰 질산화 알루미늄(AlNxOy라 나타낸다.) 또는 산화알루미늄으로부터 선택된 재료로, 30∼300nm의 두께로 형성한다. 특히, 산화알루미늄막은 나트륨(Na)에 대한 블록킹 효과를 기대할 수 있으므로, 유리기판으로부터의 오염 대책으로서 유효하다.
또한, 산화질화실리콘(SiOxNy)막으로서는, Si가 25∼35원자%, 산소가 55∼65원자%, 질소가 1∼20원자%, 수소가 0.1∼10원자%로 포함되는 것을 사용하면 된다. 또한, 질산화실리콘(SiNxOy)막으로서는, Si가 25∼35원자%, 산소가 15∼30원자%, 질소가 20∼35원자%, 수소가 15∼25원자%로 포함되는 것을 사용하면 된다. 또한, 산화질화알루미늄(AlOxNy)막으로서는, Al이 30∼50원자%, 산소가 30∼40원자%, 질소가 10∼30원자%로 포함되는 것을 사용하면 된다.
또한, 제 2 절연막(103∼105)은, 10∼3000nm, 바람직하게는 100∼2000nm의 두께의 산화실리콘 또는 산화질화실리콘으로 형성하면 된다. 산화실리콘은 테트라에틸 오르토 실리케이트(Tetrlaethyl Ortho Silicate : TEOS)과 O2를 혼합하여 플라즈마 CVD법으로 형성할 수 있다. 질산화실리콘막은 SiH4, NH3, N2O 또는, SiH4, N2O를 원료로서 사용하여 플라즈마 CVD법으로 형성할 수 있다.
도 1에 나타낸 바와 같이, 직선형 스트라이프 패턴을 2층의 절연막으로 형성하는 경우에는, 식각가공에서 제 1 절연막(102)과 제 2 절연막(103∼105)과의 사이에 선택비를 갖게 할 필요가 있다. 실제로는, 제 1 절연막(102)보다도 제 2 절연막(103∼105)의 식각속도가 상대적으로 빠르게 되도록 재료 및 막형성조건을적절히 조정하는 것이 바람직하다. 식각의 방법으로서는, 완충 불산을 사용한 식각 또는 CHF3을 사용한 건식식각에 의해 행한다. 그리고, 제 2 절연막(103∼105)으로 형성되는 오목부의 측면부의 각도는 5∼120°, 바람직하게는 80∼100°의 범위로 적절히 설정하면 된다.
또한, 제 2 절연막(103∼105)으로서는, CVD법(대표적으로는, 플라즈마 CVD법 또는 열 CVD법)이나 PVD법(대표적으로는, 스퍼터링법 또는 증착법)에 의해 형성된 절연막을 사용하는 것이 바람직하다. 이것은, 비정질 반도체막을 결정화할 때, 결정화에 따른 응력을 완화할 수 있는 정도의 부드러움을 갖는 것이, 양호한 결정성을 얻는 데 있어서 중요한 역할을 다하고 있다고 생각되기 때문이다. 그 이유에 대서는, 후술한다.
다음에, 도 2에 나타낸 바와 같이, 이 제 1 절연막(102)과 제 2 절연막(103∼105)으로 이루어지는 표면 상 및 오목부를 덮는 비정질 반도체막(106)을 0.01∼3㎛(바람직하게는 0.1∼1㎛)의 두께로 형성한다. 이때, 비정질 반도체막(106)의 막두께는, 제 2 절연막(103∼105)으로 형성되는 오목부의 깊이와 동일한 정도거나 그 이상의 두께로 하는 것이 바람직하다. 비정질 반도체막은 실리콘, 실리콘과 게르마늄의 화합물 또는 합금, 실리콘과 탄소의 화합물 또는 합금을 적용할 수 있다.
비정질 반도체막(106)은 도시하는 바와 같이, 기판의 제 1 절연막(102)과 제 2 절연막(103∼105)으로 형성되는 요철구조를 덮도록 형성한다. 또한, 제 1 절연막(102) 및 제 2 절연막(103∼105)의 표면에 부착된 붕소 등의 화학오염의 영향을 배제하고, 또한 그 절연표면과 비정질 반도체막이 직접 접하지 않도록, 비정질 반도체막(106)을 형성하기 직전에 제 3 절연막(도시하지 않음)으로서 산화질화실리콘막을 동일한 막형성장치 내에서 대기에 접촉하지 않고 연속적으로 막형성하면 된다. 이 제 3 절연막의 막두께는, 상술한 화학오염의 영향의 배제와 밀착성의 향상을 목표로 하는 것으로, 얇은 것이어도 충분한 효과가 있다. 전형적으로는, 5∼50nm(화학오염의 블록킹 효과를 높이기 위해서는 20nm 이상이 바람직하다.)라 하면 된다.
그리고, 이 비정질 반도체막(106)을 순간적으로 용융시켜 결정화시킨다. 이 결정화는 레이저광 또는 램프광원으로부터의 방사광을 광학계에 의해 반도체막이 용융하는 정도의 에너지밀도로 집광하여 조사한다. 이 공정에서는, 특히 연속발진 레이저 발진장치를 광원으로 하는 레이저광을 적용하는 것이 바람직하다. 적용되는 레이저광은 광학계에 의해 선형으로 집광되고, 길이가 긴 방향으로 확장된 것이며, 그 강도분포가 길이가 긴 방향에서 균일한 영역을 가지며, 길이가 짧은 방향에 소정 정도의 분포를 갖게 해 놓는 것이 바람직하다.
또한, 결정화시, 기판의 에지 등 후에 패터닝의 마스크 정렬에 사용하는 마커(marker)를 형성하는 위치는 결정화하지 않은 것이 바람직하다. 결정성 반도체막(특히 결정성 실리콘막)은 결정화하면 가시광의 투과율이 오르기 때문에, 마커로서 식별이 곤란하게 된다. 그러나, 광학적으로 마커의 단차에 의한 콘트라스트의 차이 등을 식별하는 타입의 위치 정렬을 하는 경우에는 문제가 되지 않는다.
레이저 발진장치는, 직사각형 빔 고체레이저 발진장치가 적용되고, 특히 바람직하게는, 슬래브 레이저 발진장치가 적용된다. 슬래브재료로서는, Nd:YAG,Nd:GGG(가돌리늄·갈륨·가닛), Nd:GSGG(가돌리늄·스칸듐·갈륨·가닛) 등의 결정이 사용된다. 슬래브 레이저에서는, 이 판형의 레이저 매질속을 전반사를 반복하면서 지그재그 광로로 진행한다. 혹은, Nd, Tm, Ho를 도핑한 로드를 사용한 고체레이저 발진장치로, 특히 YAG, YVO4, YLF, YAIO3등의 결정에 Nd, Tm, Ho를 도핑한 결정을 사용한 고체레이저 발진장치에 슬래브구조 증폭기를 조합한 것이어도 된다.
그리고, 도 3에 화살표로 나타낸 바와 같이, 선형 레이저광의 조사영역(100)의 길이가 긴 방향(도면에서, X축 방향)이 직선형 스트라이프 패턴이 되는 제 2 절연막(103∼105)의 각각에 교차하도록 선형의 레이저광 또는 강광을 주사한다. 또한, 여기서 말하는 선형이란, 길이가 짧은 방향(도면에서, Y축 방향)의 길이에 대하여, 길이가 긴 방향(X축 방향)의 길이의 비가 1대 10 이상의 것을 갖는 것으로 한다. 또한, 도 3에서는 일부밖에 도시되어 있지 않지만, 선형 레이저광의 조사영역(100)의 단부는, 직사각형 모양으로 되어 있어도 곡률을 갖는 형상으로 되어 있어도 된다.
또한, 연속발진 레이저광의 파장은, 비정질 반도체막의 광흡수 계수를 고려하고 400∼700nm인 것이 바람직하다. 이와 같은 파장대의 광은, 파장변환소자를 사용하여 기본파의 제 2 고조파, 제 3 고조파를 추출하는 것으로 얻을 수 있다. 파장변환소자로서는, ADP(인산2수소화암모늄), Ba2NaNb5O15(니오브산 바륨 나트륨), CdSe(셀레늄 카드뮴):, KDP(인산2수소칼륨), LiNbO3(니오브산 리튬), Se, Te, LBO, BBO, KB5 등이 적용된다. 특히 LBO를 사용하는 것이 바람직하다. 대표적인 일례는,Nd:YVO4레이저 발진장치(기본파 1064nm)의 제 2 고조파(532nm)를 사용한다. 또한, 레이저의 발진모드는 TEMOO모드인 싱글모드를 적용한다.
가장 적합한 재료로서 선택되는 실리콘의 경우, 흡수계수가 103∼104cm-1인 영역은 거의 가시광 영역에 있다. 유리 등 가시광 투과율이 높은 기판과, 실리콘에 의해 30∼200nm의 두께를 갖고 형성되는 비정질 반도체막을 결정화하는 경우, 파장 400∼700nm의 가시광역의 광을 조사함으로써, 해당 반도체막을 선택적으로 가열하여, 하지절연막에 손상을 주지 않고 결정화를 행할 수 있다. 구체적으로는, 비정질 실리콘막에 대하여, 파장 532nm의 광의 침입길이는 개략 100nm∼1000nm이며, 막두께 30nm∼200nm로 형성되는 비정질 반도체막(106)의 내부까지 충분히 도달할 수 있다. 즉, 반도체막의 내측으로부터 가열하는 것이 가능하고, 레이저광의 조사영역에서의 반도체막의 거의 전체를 균일하게 가열할 수 있다.
레이저광은 직선형 스트라이프 패턴이 연장되는 방향과 평행한 방향으로 주사되고, 용융한 반도체는 표면장력이 작용하여 오목부에 유입하여 응고된다. 응고된 상태에서는 도 3에서 나타낸 바와 같이 표면이 거의 평탄하게 된다. 이것은 반도체가 일단 용융함으로써, 볼록부 상에 있거나 오목부 상에 있으면, 용융한 반도체와 증기와의 계면이 평형상태에 도달하고, 평탄한 계면이 형성되기 때문이다. 또한 결정의 성장단이나 결정입계는, 제 2 절연막 상(볼록부상)에 형성된다(도면에서, 해칭으로 나타낸 영역(110)). 이렇게 해서 결정성 반도체막(107)이 형성된다.
그 후, 바람직하게는 500∼600℃의 가열처리를 행하고, 결정성 반도체막에축적된 왜곡을 제거하면 된다. 이 왜곡은, 결정화에 따라 발생하는 반도체의 체적수축, 기판과의 열응력이나 격자 부정합 등에 의해 발생하는 것이다. 이 가열처리는, 통상의 열처리장치를 사용하여 행하면 되지만, 예를 들면 가스가열방식의 급속 열 어닐링(RTA)법을 사용하여 1∼10분의 처리를 행하면 된다. 또한, 이 공정은 본 발명에서 필수적인 요건이 아니며, 적절히 선택하여 행하면 되는 것이다.
그 후, 도 4에서 나타낸 바와 같이, 결정성 반도체막(107)을 식각하여 박막트랜지스터의 활성층(108)을 형성한다. 이때, 성장단이나 결정입계가 집중하는 영역(110)은, 일부에 남겨져 있어도 상관없다. 본 발명의 특징은, 영역 110을 포함하는 제 2 결정성 반도체영역을 박막트랜지스터의 소스영역이나 드레인영역이라 했던 전극으로서 적극적으로 활용함으로써, 소스영역이나 드레인영역과 각 영역에 접속되는 전극(소스전극 또는 드레인전극)과의 콘택부(도 4에서, 111, 112로 도시되는 영역)의 설계마진을 확보하는 것에 있다. 물론, 오목부에 형성된 결정성이 높은 반도체영역(제 1 결정성 반도체영역)(109a, 109b)은, 박막트랜지스터의 채널형성영역으로서 사용하게 된다.
결정성이 높은 반도체영역(109a, 109b)은, 복수의 결정방위를 갖고 결정입계가 형성되어 있지 않다고 하는 특징을 가지고 있다. 그리고, 이 반도체영역(109a, 109b)이 채널형성영역이 되도록, 게이트 절연막 및 게이트전극을 형성한다. 이러한 각 단계를 거쳐 트랜지스터를 완성시킬 수 있다.
도 5는 본 발명자에 의한 실험결과로부터 얻어진 결정화의 지견을 개념도로서 나타낸 것이다. 도 5a∼5e는 제 1 절연막 및 제 2 절연막에 의해 형성되는 오목부의 깊이 및 간격과 결정성장의 관계를 모식적으로 설명하고 있다.
또한, 도 5에서 나타낸 길이에 관한 부호에 관한 것으로,
t01 : 제 2 절연막 상(볼록부)의 비정질 반도체막의 두께,
t02 : 오목부의 비정질 반도체막의 두께,
t11 : 제 2 절연막 상(볼록부)의 결정성 반도체막의 두께,
t12 : 오목부의 결정성 반도체막의 두께,
d : 제 2 절연막의 두께(오목부의 깊이),
W1 : 제 2 절연막의 폭,
W2 : 오목부의 폭이다.
도 5a는, d<t02, W1, W2가 1㎛와 동일한 정도거나 그것 이하의 경우이며, 오목부의 홈의 깊이가 비정질 반도체막(204)보다도 작은 경우에는, 용융결정화의 과정을 거쳐도 오목부가 얕기 때문에 결정성 반도체막(205)의 표면이 충분히 평탄화되지는 않는다. 즉, 결정성 반도체막(205)의 표면 상태는 기판의 요철형상이 반영된 상태가 된다.
도 5b는, d≥t02, W1, W2가 1㎛와 동일한 정도거나 그것 이하의 경우이며, 오목부의 홈의 깊이가 비정질 반도체막(203)과 거의 같거나 그것보다 큰 경우에는, 표면장력이 작용하여 오목부에 집중된다. 그것에 의해 고체화한 상태에서는, 도 5b에서 나타낸 바와 같이 표면이 거의 평탄하게 된다. 이 경우, t11<t12로 되어, 제 2 절연막(202) 상의 막두께가 얇은 부분(220)에 응력이 집중하여 여기에 왜곡이 축적되고, 결정입계가 형성되게 된다.
도 23a에서 나타낸 주사전자현미경(SEM) 사진은 도 5b의 상태의 일례를 나타내고, 170nm의 단차를 설정하여, 0.5㎛의 볼록부의 폭과 간격을 설정한 하지절연막 상에 150nm의 비정질 실리콘막을 형성하여 결정화한 결과를 나타내고 있다. 또한, 결정성 반도체막의 표면은 결정입계를 노출시키기 위해 일반적으로 알려지고 있는 세코액(HF:H2O=2:1로 첨가제로서 K2Cr2O7을 사용하여 조합한 약액)에서의 식각(세코식각이라고도 칭함)을 시행해 놓는다.
도 23에 나타낸 결과는, 니크롬산칼륨(K2Cr2O7) 2.2g을 물 50cc로 용해하여 0.15mol/l의 용액을 조제하고, 해당 용액에 불산 수용액 100cc를 덧붙인 것을, 또한 물로 5배로 희석한 것을 세코액으로서 사용했다. 또한, 세코식각의 조건을 실온(10∼30℃)으로 75초로 했다. 또한, 본 명세서에서, 세코액 또는 세코식각이라 하면, 여기서 기술한 용액 및 조건을 나타낸다.
도 23b는, 도 23a의 사진의 모식도이다. 도면에서, 도면부호 31은 직선형 스트라이프 패턴으로 연장되는 절연막(제 2 절연막)이고, 그 볼록부(32)에는 세코식각에 의해 명확해진 결정입계(33)가 집중적으로 발생하고 있는 모양을 추측할 수 있다. 또한, 소실부분과 기재된 영역(34)은, 스트라이프 패턴의 시점에 해당하는 영역이며, 레이저광의 주사는 이 시점에서 시작되고 있다. 상세한 이유는 불명확하지만, 해당 시점상의 실리콘막은 용융했을 때에 주사방향으로 밀어지고, 해당 시점에 위치하는 제 2 절연막이 노출되고 말았던 영역이다. 세코액은 산화실리콘막을 식각해 버리므로, 해당 시점에 위치하는 영역은 세코식각에 의해 소실하고 만다.
그런데, 도 23a에 나타낸 사진과 대비해 보면, 오목부(35)에 형성된 결정성 반도체막에는 세코식각으로 명확하게 되는 결정입계 또는 결함이 노출하지 않는, 바꾸어 말하면 실질적으로 존재하지 않은 것이 절삭된다. 세코식각으로 명확하게 되는 결정입계는 현상에서 특정되어 있지 않지만, 세코식각에 의해 적층결함이나 결정입계가 우선적으로 식각되는 것은 잘 알려져 있는 사실이며, 본 발명을 실시해 얻은 결정성 반도체막은, 세코식각으로 노출하는 결정입계 또는 결함이 실질적으로 존재하지 않는 것에 큰 특징이 있다고 말 할 수 있다.
물론, 단결정이 아니기 때문에, 세코식각으로 노출되지 않는 입계나 결함은 당연히 생각할 수 있지만, 그와 같은 입계나 결함은 반도체소자를 제조했을 때의 전기 특성에 영향을 미치게 하는 것은 아니므로, 전기적으로 불활성이라 생각된다. 일반적으로, 그와 같은 전기적으로 불활성인 입계란, 평면형 입계(저차 또는 고차의 쌍정 또는 대응입계)라 부르는 것으로, 세코식각으로 노출되지 않는 입계란, 평면형 입계라 추측된다. 그 관점에서 보아, 결정입계 또는 결함이 실질적으로 존재하지 않는다는 것은, 평면형 입계 이외의 결정입계가 존재하지 않는다면 말할 필요도 지장없다고 할 수 있다.
또한, 도 25는 도 23b에 도시된 오목부(35)에 형성되는 결정성 반도체막의 배향성을 반사전자 회절패턴(EBSP : Electron Back scatter diffraction Pattern)에 의해 구한 결과를 나타내고 있다. EBSP는 주사형 전자현미경(SEM : Scanning Electron Microscopy)에 전용의 검출기를 설치하고, 전자빔을 결정면에 조사하여 그 기쿠치선으로부터의 결정방위 동정을 컴퓨터로 화상인식시킴으로써, 그 미크로결정성을 표면배향 뿐만 아니라, 결정의 전방향에 관해서 측정하는 것이다(이하, 이 방법을 편의상 EBSP법이라 부름).
도 25의 데이터는, 오목부(35)에서는 선형으로 집광된 레이저고아의 주사방향과 평행한 방향으로 결정이 성장되어 있는 것을 나타내고 있다. 성장의 결정방위는 <110> 방위가 우세(즉, 주된 배향면은 {110}면이다.)하지만, <100>방위의 성장도 존재하고 있다.
도 5c는, d≥t02, W1, W2가 1㎛와 동일한 정도거나 약간 큰 경우이며, 오목부의 폭이 넓어지면 결정성 반도체막(205)이 오목부를 충전하고, 평탄화의 효과는 있지만, 오목부의 중앙부근에는 결정입계가 발생한다. 또한, 제 2 절연막 상에도 동일하게 응력이 집중하여 여기에 왜곡이 축적되고, 결정입계가 형성된다. 이것은, 간격이 넓어지는 것으로 응력완화의 효과가 감소하기 때문이라 추정하고 있다. 이 조건에서는, 채널형성영역이 되는 반도체영역에도 결정입계가 생길 가능성이 있기 때문에, 바람직한 것은 아니다.
도 5d는, d≥t02, W1, W2가 1.0㎛보다도 큰 경우이며, 도 5c의 상태가 더 노출되어 있다. 이 조건이 되는지 안 되는지의 확률로 채널형성영역이 되는 반도체영역에 결정입계가 생기므로, 바람직한 것이 아니다.
도 24a에 나타낸 주사 전자현미경(SEM) 사진은 도 5d의 상태의 일례를 나타내고, 170nm의 단차를 설정하여, 1.8㎛의 볼록부의 폭과 간격을 설치한 하지절연막 상에 150nm의 비정질 실리콘막을 형성하여 결정화한 결과를 나타내고 있다. 결정성 반도체막의 표면은 결정입계를 노출시키기 위해 상술한 세코액으로 식각해 놓는다.
또한, 도 24b는, 도 24a의 사진의 모식도이다. 도면에서, 도면부호 41은 직선형 스트라이프 패턴으로 연장되는 절연막(제 2 절연막)이고, 그 볼록부(42) 및 그 단부에는 세코식각에 의해 명확해진 결정입계(43)가 집중적으로 발생하고 있는 모양을 추측할 수 있다. 또, 소실부분과 기재된 영역(44)은, 스트라이프 패턴의 시점에 해당하는 영역이며, 상술한 이유에 의해 세코식각으로 소실하고 만다. 또한, 도 24a에 나타낸 사진과 대비해 보면, 결정입계는, 스트라이프 패턴의 볼록부(42)뿐만이 아니라 오목부(45)에도 발생하고 있다.
도 5e는, 본 발명에서는 참고예이며, d>>t02, W1, W2가 1㎛ 이하인 경우이다. 즉, 제 2 절연막의 두께 d가 오목부에서의 비정질 반도체막의 두께 t02에 비해 너무 두꺼운 경우는 결정성 반도체막(204)이 오목부를 충전하도록 형성되고, 제 2 절연막(203) 상에는 거의 잔존하지 않는다. 그 때문에, 본 발명과 같이, 제 2 절연막 상의 결정성 반도체막을 소스영역과 소스전극(또는 드레인영역과 드레인전극)과의 콘택부로서 사용할 수 없다.
이상, 도 5a∼5d를 사용하여 설명한 바와 같이, 반도체소자를 형성하는 경우, 특히 박막트랜지스터에서의 채널형성영역을 형성하는 경우에는, 도 5b의 형태가 가장 적합하다고 생각된다. 즉, 상술한 세코액으로 세코식각을 시행했을 때에, 결정입계나 결함이 거의 노출되지 않는 결정성 반도체막, 바꾸어 말하면 결정입계 및 결함이 실질적으로 존재하지 않는 결정성 반도체막을 채널형성영역에 사용하는 것이 바람직하다.
또한, 여기서는 결정성 반도체막을 형성하는 기판의 요철형상은 제 1 절연막과 제 2 절연막으로 형성하는 일례를 나타냈지만, 여기서 나타낸 형태에 한정되지 않고 마찬가지인 형상을 갖는 것이면 대체할 수 있다. 예를 들면, 200nm∼2㎛ 정도의 두께의 절연막을 식각하여 원하는 깊이의 오목부를 형성하여도 된다.
또한, 상기 결정화 공정시, 상술한 바와 같이 제 2 절연막이 부드러운 절연막(밀도가 낮은 절연막)이면, 결정화시의 반도체막의 수축 등에 의한 응력을 완화한다는 효과를 기대할 수 있다. 반대로, 단단한 절연막(밀도가 높은 절연막)일 경우, 수축 또는 팽창하고자 하는 반도체막에 역행하는 형태로 응력이 발생하므로, 결정화 후의 반도체막에 응력 왜곡 등을 남기기 쉽게 결정결함의 원인으로도 될 지 모른다. 예를 들면, 공지의 그래포 에피텍시 기술(「M.W.Geis, D.C.Flanders, H.I.Smith : Appl.Phys.Lett.35(1979)pp71」)에서는 기판상의 요철을 단단한 석영유리로 직접 형성하고 있지만, 이 경우에서 결정 Si의 배향축은 [100]축, 즉 주된 배향면은 {100}면인 것이 판명되어 있다.
그렇지만, 본 발명을 실시한 경우, 도 25에 나타낸 바와 같이 주된 배향면은 {110}이며, 분명히 결정형태가 다른 반도체막이 형성되어 있는 것이 절삭된다. 본 출원인은, 그 상이에 대하여, 기판 상의 요철을 상술한 CVD법이나 PVD법으로 형성한 부드러운 절연막이기 때문이라 추측하고 있다. 즉, 기판이 되는 제 2 절연막을 석영유리보다도 부드러운 재질로 함으로써, 결정화시의 응력의 발생을 보다 완화할 수 있었는지, 또는 볼록부 상의 결정성 반도체막에 응력을 집중시킬 수 있었다고 추측하고 있다.
또한, 석영유리보다도 부드러운 절연막이라는 의미는, 예를 들면 일반적인석영유리(공업적으로 기판으로서 이용되고 있는 석영유리)보다도 식각속도가 빠른 절연막 또는 경도가 높은 절연막이라는 의미이다. 이 석영유리는, 에천트로서 플루오르화수소암모늄(NH4HF2)을 7.13%와 플루오르화암모늄(NH4F)을 15.4% 포함하는 혼합수용액(Stella chemifa사 제품. 브랜드명은 LAL500임)을 나타낸 습식식각으로 처리된다. 이 결과에 의하면, 석영기판의 식각속도는 38nm/min이었다. 한편, 접재재료로서 기능하는 제 2 절연막의 상기 에천트에 의한 식각속도는 50 내지 1000nm/min이다. 이것은 석영유리보다 절연막을 부드럽게 만드는 것을 나타낸다. 이들 식각속도 및 경도에 대해서는, 어디까지나 석영유리와의 서로 상대비교로 결정하면 되므로, 식각속도의 측정조건이나 경도의 측정조건에 의존하지 않는다.
예를 들면, 제 2 절연막으로서 산화질화실리콘막을 사용하는 것이면, SiH4가스, N2O 가스를 원료로서 사용한 플라즈마 CVD법으로 막형성한 산화질화실리콘막이 바람직하다. 해당 산화질화실리콘막은, 플루오르화수소암모늄(NH4HF2)을 7.13%와 플루오르화암모늄(NH4F)을 15.4% 포함하는 혼합수용액의 20℃에서의 식각속도가 110∼130nm/min(500℃, 1시간+550℃, 4시간의 열처리 후에는, 90∼100nm/min)이다.
또한, 제 2 절연막으로서 산화질화실리콘막을 사용하는 것이면, SiH4가스, NH3가스, N2O 가스를 원료로서 사용한 플라즈마 CVD법으로 막형성한 산화질화실리콘막이 바람직하다. 해당 산화질화실리콘막은, 플루오르화수소암모늄(NH4HF2)을 7.13%와 플루오르화암모늄(NH4F)을 15.4% 포함하는 혼합수용액의 20℃에서의 식각속도가 50∼70nm/min(500℃, 1시간+550℃, 4시간의 열처리 후에는, 40∼50nm/min)이다.
이상과 같이, 절연막에 의해 오목부 및 볼록부를 갖는 직선형 스트라이프 패턴을 형성하고, 그 위에 비정질 반도체막을 퇴적하고, 레이저광의 조사에 의해 용융상태를 거쳐 결정화시킴으로써 오목부에 반도체를 따라 넣어 응고시켜, 오목부 이외의 영역에 결정화에 따른 왜곡 또는 응력을 집중시킬 수 있고, 결정입계 등 결정성이 나쁜 영역을 선택적으로 형성하는 것이 가능하게 된다. 그리고, 결정성이 좋은 반도체영역을 박막트랜지스터의 채널형성영역 등의 캐리어 이동이 행해지는 영역으로 하여, 결정성이 나쁜 반도체영역을 전극과의 콘택부로서 활용하는 것이 본 발명의 특징이다.
즉, 오목부에 복수의 결정방위를 갖고 결정입계가 형성되지 않게, 직선형 스트라이프 패턴이 연장되는 방향과 평행한 방향으로 연장되는 복수의 결정립이 집합한 결정성 반도체막을 형성할 수 있다. 이러한 결정성 반도체막으로 채널형성영역이 배치되도록 트랜지스터를 형성함으로써, 고속동작이 가능하고 전류구동능력이 높으며, 또한 복수의 소자 사이에서 변동이 작은 트랜지스터 또는 그 트랜지스터군으로 구성된 반도체장치를 형성할 수 있다.
(실시예 2)
본 발명의 결정성 반도체막의 형성에 있어서, 실시예 1에서 나타낸 바와 같이 비정질 반도체막에 레이저광을 조사하여 결정화시키는 방법 외에, 고체상 성장에 의해 결정화한 후 또한 레이저광을 조사하여 용융 재결정화하여도 된다.
예를 들면, 도 2에서 비정질 반도체막(106)을 형성한 후, 해당 비정질 반도체막(예를 들면, 비정질 실리콘막)의 결정화 온도를 저온화시켜 배향성을 향상시키는 등, 결정화를 촉진하는 촉매작용이 있는 금속원소로서 니켈을 첨가한다.
해당 기술에 대해서는, 본 출원인에 의한 JP-A-11-354442호 등에 상세하게 되어 있다. Ni를 첨가하여 형성한 결정성 반도체막은, 주된 배향면이 {110}면이라는 특징을 가지며, 이러한 결정성 반도체막을 박막트랜지스터의 채널형성영역에 사용하면, 전자이동도와 정공이동도가 동시에 대폭 향상하고, 나아가서는 N채널형 트랜지스터 및 P채널형 트랜지스터의 전계효과 이동도가 대폭 향상한다는 특징을 갖는다. 특히 정공이동도의 향상에 따른 P채널형 트랜지스터의 전계효과 이동도의 향상은 특필해야할 것이며, 주된 배향면을 {110}로 하는 이점의 하나이다.
또한, Ni의 첨가법에 한정은 없으며, 스핀도포법, 증착법, 스퍼터링 등을 적용할 수 있다. 스핀도포법에 의한 경우에는 아세트산 니켈염이 5ppm의 수용액을 도포하여 금속원소 함유층을 형성한다. 물론, 촉매원소는 Ni에 한정되는 것이 아니며, 다른 공지의 재료를 사용하여도 된다.
그 후, 580℃에서 4시간의 가열처리에 의해 비정질 반도체막(106)을 결정화시킨다. 이 결정화한 반도체막에 대하여, 레이저광 또는 그것과 동등한 강광을 조사하여 용융시켜 재결정화한다. 이렇게 해서, 도 3과 동일하게 표면이 거의 평탄화된 결정성 반도체막을 얻을 수 있다. 이 결정성 반도체막도 동일하게 성장단이나 결정입계(110)가 형성된 영역이 형성된다.
레이저광의 피조사체로서 결정화한 반도체막을 사용하는 이점은, 그 반도체막의 광흡수 계수의 변동율에 있고, 결정화한 반도체막에 레이저광을 조사하여 용융시켰다 해도 광흡수 계수는 거의 변동하지 않는다. 따라서, 레이저 조사조건의 마진을 넓게 취할 수 있다.
이렇게 해서 형성된 결정성 반도체막에는 금속원소가 잔존하지만, 게터링 처리에 의해 제거할 수 있다. 이 기술의 상세내용에 대해서는, 일본 특원 2001-019367호 출원(또한, 일본특원 2002-020801호 출원)을 참조하고자 한다. 또한, 이 게터링 처리에 따른 가열처리는, 결정성 반도체막의 왜곡을 완화한다는 효과도 아울러 가지고 있다.
그 후, 실시예 1과 마찬가지로, 오목부의 결정성 반도체막을 채널형성영역으로 하고, 또한, 볼록부의 결정성 반도체막을 소스영역 또는 드레인영역으로서 사용한 박막트랜지스터를 형성한다. 오목부의 결정성 반도체막은, 복수의 결정방위를 갖고 결정입계가 형성되어 있지 않다고 하는 특징을 가지고 있으므로, 고속동작이 가능하고 전류구동능력이 높으며, 또한 복수의 소자 사이에서 변동이 작은 트랜지스터 또는 그 트랜지스터군으로 구성된 반도체장치를 형성할 수 있다.
(실시예 3)
다음에, 본 실시예에서 오목부를 갖는 하지절연막 상에 결정성 실리콘막을 형성하고, 그 오목부에 형성된 반도체영역에 채널형성영역이 배치되는 트랜지스터를 제조하는 일형태를 도면을 사용하여 설명한다. 또한, 본 실시예에 관한 각 도면에 있어서, (a)는 평면도, (b) 이후는 그것에 대응하는 각 부위의 종단면도를 나타낸다.
도 6에서, 유리기판(301) 상에 30∼300nm의 질화실리콘, 질소함유량이 산소함유량보다도 큰 산화질화실리콘, 질화알루미늄, 또는 산화질화알루미늄으로 이루어진 제 1 절연막(302)을 형성한다. 그 위에 오목부 및 볼록부를 갖는 직선형 스트라이프 패턴을, 산화실리콘 또는 산화질화실리콘으로 이루어진 제 2 절연막(303)에 의해 형성한다. 산화실리콘막은 플라즈마 CVD법으로 TEOS와 O2를 혼합하여, 반응압력 40Pa, 기판온도 400℃로 하고, 고주파(13.56MHz) 전력밀도 0.6W/cm2로 방전시켜 10∼3000nm, 바람직하게는 100∼2000nm의 두께로 적층하고, 그 후 식각에 의해 오목부(304)를 형성한다. 오목부의 폭은, 특히 채널형성영역이 배치되는 장소에서, 0.01∼1㎛, 바람직하게는 0.05∼0.2㎛로 형성한다.
다음에, 도 7에 나타낸 것처럼, 제 1 절연막(302) 및 제 2 절연막(303) 상에 산화막 또는 산화질화실리콘막으로 이루어진 제 3 절연막(305)과 비정질 실리콘막(306)을 동일한 플라즈마 CVD장치를 사용하여 대기에 접촉하지 않게 연속적으로 막형성한다. 비정질 실리콘막(305)은 실리콘을 주성분으로 포함하는 반도체막으로 형성하고, 플라즈마 CVD법으로 SiH4를 원료기체로서 사용하여 형성한다. 이 단계에서는, 도시한 바와 같이 오목부(304)의 바닥면 및 측면을 피복하여 평탄하지 않은 표면형상이 형성된다.
결정화는 연속발진 레이저광을 조사하여 행한다. 도 8은 그 결정화 후의 상태를 나타내고 있다. 결정화의 조건은, 연속발진모드의 YVO4레이저 발진기를 사용하고, 그 제 2 고조파(파장 532nm)의 출력 5∼10W를, 광학계에 의해 짧은 방향에 대한 길이방향의 비가 10 이상인 선형 레이저광으로 집광하고, 또한 긴 방향으로 균일한 에너지 밀도분포를 가지도록 집광하며, 5∼200cm/sec의 속도로 주사하여 결정화시킨다. 균일한 에너지 밀도분포란, 완전히 일정한 것 이외를 배제하지 않고, 에너지 밀도분포에서 허용되는 범위는 ±10%이다.
선형으로 집광된 레이저광의 강도분포는, 그 강도분포가 길이가 긴 방향(도 3에서의 X축 방향)에서 균일한 것이 바람직하다. 이것은 가열되는 반도체의 온도를 레이저광의 조사영역 전체에서 균일하게 하는 것이 목적이다. 선형으로 집광된 레이저광의 X축 방향으로 온도분포가 생기면, 그것은 반도체막의 결정성장의 방향을 레이저광의 주사방향으로 규정할 수 없어진다. 직선형 스트라이프 패턴은 선형으로 집광된 레이저광의 조사영역의 주사방향에 맞추어 배열시켜 놓은 것으로, 결정의 성장방향과, 모든 트랜지스터의 채널길이방향을 일치시킬 수 있다. 이것에 의해 트랜지스터 소자간의 특성변동을 작게 할 수 있다.
또한, 선형으로 집광된 레이저광에 의한 결정화는, 1회의 주사(즉, 일방향)만으로 완료시켜도 되며, 보다 결정성을 높이기 위해서는 왕복주사하여도 된다. 더욱이, 레이저광에 의해 결정화한 후, 불산 등에 의한 산화물 제거, 또는 암모니아 과산화수소수 처리 등의 알칼리용액에 의해 실리콘막의 표면을 처리하고, 식각속도가 빠른 품질이 나쁜 부분을 선택적으로 제거하여, 다시 동일한 결정화 처리를 행하여도 된다. 이와 같이 하여, 결정성을 높일 수 있다.
이 조건으로 레이저광을 조사함으로써, 비정질 반도체막은 순간적으로 용융하여 결정화시킨다. 실질적으로는 용융대가 이동하면서 결정화가 진행한다. 용융한 실리콘은 표면장력이 작용하여 오목부에 응집하여 고체화한다. 이것에 의해, 도 8에 나타낸 것처럼 오목부(304)를 충전하는 형태로 표면이 평탄한 결정성 반도체막(307)이 형성된다.
그 후, 도 9에 나타낸 것처럼, 결정성 반도체막(307)을 식각하고, 박막트랜지스터의 활성층이 되는 반도체영역(308∼310)을 형성한다. 또한, 도 9는, 반도체영역(308∼310)의 형상을 한정적으로 나타낸 것이 아니며, 실시예 1에서 기술한 바와 같이, 소정의 설계 규칙에 따른 범위 내에서, 특별히 한정되는 것은 아니다.
결정성 반도체막(307)은 불소계의 가스와 산소를 식각가스로서 사용함으로써 제 3 절연막(305)과 선택성을 갖고 식각할 수 있다. 물론, 제 3 절연막(305)이 식각되어 버려도 그 밑에 있는 제 1 절연막(302)이나 제 2 절연막(303)과의 선택성만 확보할 수 있으면 아무런 문제는 없다.
또한, 식각가스로서는, CF4와 O2의 혼합가스나 NF3가스를 사용한 플라즈마 식각법에 의해 행해도 되며, ClF3가스 등의 플루오르화 할로겐가스를 여기하지 않고 사용한 플라즈마리스(plasma-less)의 가스식각을 하여도 된다. 플라즈마리스의 가스식각은, 결정성 반도체막에 플라즈마 손상을 주지 않으므로, 결정결함의 억제에 효과적인 방법이다.
다음에, 도 10에 나타낸 것처럼, 반도체영역(308∼310) 및 제 2 절연막(303)의 상면을 덮도록 제 4 절연막(게이트 절연막으로서 기능함)(311), 게이트전극으로서 사용하는 도전막(312, 313)을 형성한다. 제 4 절연막(311)은, 산화실리콘막, 질화실리콘막, 산화질화실리콘막, 질산화실리콘막(silicon nitrioxide), 질화알루미늄막, 질산화알루미늄막, 산화질화알루미늄막 또는 산화알루미늄막 중 어느 하나를 사용해도 되며, 이것들을 적절히 조합한 적층막으로 하여도 된다.
게이트 절연막의 커버리지를 좋게 하기 위해서는, 산화실리콘막이면 TEOS를 사용한 산화실리콘막이 바람직하고, 질산화알루미늄막이면 RF 스퍼터링법으로 형성한 질산화알루미늄막을 사용하거나, 해당 질산화알루미늄막과 산화실리콘막의 적층막(산화실리콘막은, 활성층이 되는 반도체막을 과산화수소로 산화시킨 것이어도 됨)을 사용하거나 하여도 된다.
또한, 게이트전극으로서 사용하는 도전막(312, 313)은 텅스텐 또는 텅스텐을 함유하는 합금이나, 알루미늄 또는 알루미늄 합금 등으로 형성한다.
다음에, 도 11에 나타낸 것처럼, 반도체영역(308∼310)에 일 도전형의 불순물영역(314∼319)을 형성한다. 여기서는, 편의적으로 n형 불순물영역 314, 315, 318 및 319, p형 불순물영역 316 및 317을 설치하는 것으로 한다. 이들 불순물영역은 게이트전극으로서 사용하는 도전막(312, 313)을 마스크로 사용하여서 자기 정합적으로 형성해도 되며, 포토레지스트 등으로 마스킹하여 형성하여도 된다. 불순물영역(314∼319)은 소스 및 드레인영역을 형성하여, 필요에 따라 저농도 드레인영역(일반적으로는, LDD영역이라 칭함)을 설치할 수도 있다.
이 불순물영역(314∼319)은, 불순물 이온을 전계로 가속하여 반도체영역에주입하는 이온주입법 또는 이온도핑법 등이 적용된다. 이 경우에서, 주입하는 이온종류의 질량분리의 유무는 본 발명을 적용하는 데에 있어서 본질적인 문제로는 될 수 없다.
이때, 반도체영역 308∼310에서, 게이트전극(312, 313) 밑에 적층되고, 또한, 오목부(304)에 형성된 반도체영역(320)이, 본 발명의 박막트랜지스터의 채널형성영역이 된다.
그리고, 도 12에 나타낸 것처럼, 50∼100nm 정도의 수소를 함유하는 질화실리콘막 또는 산화질화실리콘막에 의한 제 5 절연막(패시베이션막으로서 기능함)(321)을 형성한다. 이 상태에서 400∼450℃로 열처리를 함으로써 질화실리콘막 또는 산화질화실리콘막이 함유하는 수소가 방출되어 섬 형상의 반도체막에 대한 수소화를 행할 수 있다.
이어서, 산화실리콘막 등으로 형성하는 제 6 절연막(층간절연막으로서 기능함)(322)을 형성하고, 불순물영역(314∼319)에 접속하는 배선(323∼327)을 형성한다. 이렇게 해서 n채널형 트랜지스터(328, 330) 및 p채널형 트랜지스터(329)를 형성할 수 있다.
도 12에 도시되는 n채널형 트랜지스터 328 및 p채널형 트랜지스터 329는, 복수의 채널형성영역 320이 병렬로 배치되고, 또한, 한 쌍의 불순물영역 314와 315(또는 316과 317)와의 사이에 접속되어 설치된 다중 채널형 트랜지스터를 나타내고 있다. 구체적으로는, n채널형 다중채널 트랜지스터 328과, p채널형 다중채널 트랜지스터 329로 CMOS 구조의 기본회로인 인버터 회로를 구성하는 일례를 나타내고 있다. 이 구성에서 병렬로 배치하는 채널형성영역의 수에 한정은 없고, 필요에 따라 복수개 배치하여도 된다. 예를 들면, n채널형 트랜지스터 330과 같이 단일채널로 하여도 된다.
(실시예 4)
실시예 3에서, 트랜지스터는 단일드레인 구조로 도시되어 있지만, 저농도 드레인(LDD)을 설치하여도 된다. 도 13은 LDD구조를 가진 n채널형 다중채널 트랜지스터의 일례를 나타내고 있다.
도 13a에서 나타낸 트랜지스터의 구조는 게이트전극을 질화티타늄 또는 질화탄탈 등 질화물금속(340a)과 텅스텐 또는 텅스텐 합금 등 고융점 금속(340b)으로 형성하는 일례이며, 게이트전극(340b)의 측면에 스페이서(341)를 설치하고 있다. 스페이서(341)는 산화실리콘 등의 절연체로 형성해도 되고, 도전성을 갖게 하기 위해 n형의 다결정실리콘으로 형성해도 되며, 이방성 건식식각으로 형성한다. LDD영역(342a, 342b)은 이 스페이서를 형성하기 전에 형성함으로써, 게이트전극(340b)에 대하여 자기 정합적으로 형성할 수 있다. 스페이서를 도전성 재료로 형성한 경우에는, LDD영역(342a, 342b)이 실질적으로 게이트전극과 중첩하는 게이트-오버랩 LDD(Gate-Overlapped LDD)구조로 할 수 있다.
한편, 도 13b는 게이트전극(340a)을 설치하지 않은 구조이며, 이 경우는 LDD구조가 된다.
도 13c는, n형 불순물영역 315에 인접하여 LDD영역을 형성하는 n형 불순물영역 344가 형성되어 있다. 게이트전극 343은 하층측 게이트전극 343a, 상층측 게이트전극 343b의 2층 구조이며, n형 불순물영역(314, 315) 및 LDD영역(344a, 344b)을 자기 정합적으로 형성할 수 있다. 이러한 게이트전극과 불순물영역 및 그 제조방법의 상세 내용에 대해서는, 일본특원 2000-128526호 출원 또는 일본특원 2001-011085호 출원을 참조하고자 한다.
어떻게 해도, 이러한 게이트구조에 의해 자기 정합적으로 LDD영역을 형성하는 구조는, 특히 설계 규칙을 미세화하는 경우에 있어서 유효하다. 여기서는 단극성의 트랜지스터 구조를 나타냈지만, 실시예 4와 마찬가지로 CMOS 구조를 형성할 수도 있다.
또한, 본 실시예에서 게이트전극 및 LDD영역의 구성 이외는, 실시예 3과 동일하여 상세한 설명은 생략한다.
(실시예 5)
본 실시예는, 실시예 1에서 설명한 구성과는 별도의 실시예로서, 전극으로서 기능하는 일 도전형의 불순물영역을 그대로 배선으로서도 사용한 것을 특징으로 하는 발명에 관한 것이다. 본 실시예는, 콘택부의 수를 감소하여 설계마진의 축소에 의한 집적도의 향상을 도모함과 동시에 수율의 향상을 도모한 것이다.
설명에는 도 14를 사용한다. 도 14a는 평면도이고, 도 14b∼14f는 각각 해당부분의 단면도를 나타내고 있다. 이때, 이 도면은 실시예 1에서의 도 11의 상태에 대응하는 도면이다. 이 상태에 도달하는 과정 및 그 후의 트랜지스터 형성과정에대해서는, 실시예 1을 참조하면 된다.
도 14a에서, 도면부호 401∼405는 일 도전형의 불순물영역이고, 401 및 402는 각각 P채널형 트랜지스터의 소스영역 및 드레인영역, 403 및 404는 각각 N채널형 트랜지스터의 소스영역이며, 405는 N채널형 트랜지스터의 드레인영역으로서 기능한다. 이때, 드레인영역(405)이 두개의 트랜지스터를 전기적으로 접속하는 배선으로서 기능하고 있는 점에 특징이 있다.
본 발명의 특징으로서, 결정성이 나쁜 반도체영역도 전극으로서 활용할 수 있으므로, 본 실시예와 같이, 배선으로서 활용함으로써 콘택부의 수를 감소할 수 있어서, 콘택형성을 위한 설계마진을 넓힐 수 있다. 그 때문에, 특히 미세화가 진행한 논리회로를 형성할 때는, 대단히 유효하다.
또한, 본 실시예는 일례에 지나지 않고, 본 발명에서, 일 도전형의 불순물영역을 전극뿐만 아니라 배선으로서 사용할 수 있다는 기술사상을 개시하는 것이다. 따라서, 실시예 1∼4에 개시된 어느 기술과 조합해도 본 실시예에서 기술한 효과를 얻을 수 있다.
(실시예 6)
본 실시예는, 실시예 1에서 설명한 구성과는 별도의 실시예로서, 일 도전형의 불순물영역을 배선으로서 사용함으로써 복수개의 트랜지스터를 직렬로 접속한 구성의 트랜지스터를 형성하는 것을 특징으로 하는 발명에 관한 것이다. 해당 실시예는, 소스영역 및 드레인영역의 사이에 복수의 채널형성영역을 갖는 트랜지스터를얻는 것도 가능한 것을 개시한 것으로서, 본 발명의 다른 실시예를 나타낸 것이다.
설명에는 도 15를 사용한다. 도 15a는 평면도이고, 도 15b∼15f는 각각 해당부의 단면도를 나타내고 있다. 또한, 이 도면은 실시예 1에서의 도 11의 상태에 대응하는 도면이다. 이 상태에 도달하는 과정 및 그 후의 트랜지스터 형성과정에 대해서는, 실시예 1을 참조하면 된다.
도 15a에서, 도면부호 411∼418은 일 도전형의 불순물영역이고, 411 및 414는 각각 P채널형 트랜지스터의 소스영역 및 드레인영역, 412 및 413은, 배선으로서 사용되는 불순물영역이다. 또한, 본 발명의 특징으로서, 불순물영역(412, 413)의 점유면적을 크게 할 수 있으므로, 해당 부분을 간단히 배선으로서 사용해도 되며, 면적을 넓혀 전극으로서 사용하는 것도 가능하다. 또한, 굴곡된 형상으로 가공하여 보호회로로서의 기능을 갖게 하는 것도 가능하다.
또한, 도면부호 415는, 단일채널의 N채널형 트랜지스터의 소스영역이고, 416은 그 드레인영역이다. 또한, 해당 드레인영역 416을 소스영역으로 하고, 또한, 불순물영역 418을 드레인영역으로 하는 트랜지스터가 구성된다. 이 경우, 불순물영역 417은 배선으로서 기능한다. 해당 트랜지스터는, 더불어 3개의 채널형성영역을 갖지만, 그 중 2개가 병렬로 설치되며, 또한, 나머지의 하나와 직렬로 접속된 구성으로 되어 있다. 물론, 본 실시예는, 해당 트랜지스터의 구조로 한정되는 것은 아니다.
또한, 본 실시예는 일례에 지나지 않고, 본 발명에서, 일 도전형의 불순물영역을 전극뿐만 아니라 배선으로서 사용할 수 있다는 기술사상을 개시하는 것이다.따라서, 실시예 1∼5에 개시되었던 어느 하나의 기술과 조합하여도 된다.
(실시예 7)
본 발명의 트랜지스터에서, 하층측에 도전층을 설치함으로써, 소위 기판 바이어스를 인가하는 것이 가능하게 된다. 트랜지스터의 제조방법은, 실시예 3에 따른 것이지만, 그 차이에 대하여 도 16을 사용하여 설명한다.
도 16a에서, 기판 상에는 제 1 절연막(802)으로서 질화실리콘막을 형성하고, 그 위에 텅스텐막(803)을 스퍼터링법으로 형성한다. 특히 질화실리콘막은 고주파 스퍼터링법으로 형성하면 치밀한 막을 형성하는 것이 가능하다. 제 2 절연막(804)은 산화실리콘막으로 형성한다. 산화실리콘막은 식각에 의해 도시한 바와 같이 오목부를 형성하지만, 기판의 텅스텐막과의 선택비는 30 정도로 용이하게 가공할 수 있다.
또한, 산화실리콘막(804) 위에 제 3 절연막(805)으로서 산화질화실리콘막과 비정질 실리콘막(806)을 연속하여 형성하여, 해당 비정질 반도체막(806)을 용융결정화하고, 도 16b에서 나타낸 것처럼 결정성 실리콘막(807)을 형성한다. 그 후, 도 16c에 나타낸 것처럼 트랜지스터의 채널형성영역(808)을 식각에 의해 형성하고, 게이트 절연막(809), 게이트전극(810)을 형성한다. 텅스텐막(803) 상에는 게이트 절연막(809)이 형성되므로, 게이트전극(810)과 단락하지는 않는다.
이러한 형태로, 텅스텐막(803)을 접지전위에 고정하면, 트랜지스터의 임계값전압의 변동을 작게 할 수 있다. 또한, 게이트전극(810)과 등전위를 인가하여 구동하면, 온전류를 증가시킬 수 있다.
또한, 방열효과를 높이기 위해서는, 도 17에 나타낸 것처럼 텅스텍막(803)의 상층에, 산화질화알루미늄막(또는 질화알루미늄막)(811)을 형성하여도 된다. 이 막들을 설치하는 목적은, 식각가공의 선택비를 확보하는 데에 있다. 즉, CHF3등 불소계의 식각가스로 제 2 절연막(804)인 산화실리콘을 제거하고, 또한 기판의 텅스텐막(803)을 노출시키지 않기 위해서는, 질산화실리콘막으로는 선택비가 작고, 질화알루미늄막 또는 산화질화알루미늄이 적합하다.
본 실시예는, 볼록부 및 오목부를 형성하는 제 2 절연막의 아래에 도전막을 설치함으로써 방열효과나 실제의 동작시의 임계값 제어를 도모하는 구성을 개시한 것으로, 실시예 1∼6에 개시되는 구성과의 조합은 가능이고, 조합함으로써 본 실시예에 기재된 효과를 제공할 수 있다.
(실시예 8)
본 실시예에서는, 실시예 3에서, 박막트랜지스터의 활성층(308)을 형성하는 공정 전에 결정성 반도체막(307)의 일부(후에 채널형성영역이 되는 부분)를 식각하여 박막화하는 예를 나타낸다.
우선 실시예 3에 나타낸 제조방법에 따라 도 8에 나타낸 상태를 얻는다. 다음에, 결정성 반도체막(307) 중, 후에 소스영역 또는 드레인영역이 되는 반도체영역 상에 레지스트 마스크(1801)를 형성한다(도 18a).
그리고, 레지스트 마스크(1801)를 마스크로 사용하여 건식식각법 또는 습식식각법에 의해 결정성 반도체막(307)을 식각하고, 기판이 되는 제 3 절연막(305)을 노출시킨다. 이 공정에 의해 오목부에만 선택적으로 결정성 반도체막(1802)을 잔존시킬 수 있다. 또한, 레지스트 마스크(1801)의 아래에는 원래의 막두께로 결정성 반도체막(1803)이 잔존한다. 본 실시예는, 결정성 반도체막 1802를 박막트랜지스터의 채널형성영역으로서 사용하고, 결정성 반도체막 1803을 박막트랜지스터의 소스영역 또는 드레인영역으로서 사용하는 것을 특징으로 한다.
또한, 상기 식각공정은, 화학적 방법뿐만 아니라, CMP(chemical mechanical polishing)과 같은 기계적 연마법을 사용하여도 된다. 또한, 화학적 방법 및 기계적 방법을 병용해도 상관없다.
본 실시예에 의하면, 제 2 절연막(303)에 의해 자기 정합적으로 채널형성영역을 형성할 수 있으므로, 패턴 갭(gap)에 의해 제 2 절연막의 볼록부에 잘못하여 채널형성영역이 형성되는 것을 막을 수 있고, 채널형성영역 내에 결정입계가 포함되어 버리는 사태를 감소할 수 있다.
이후의 공정에 대해서는, 실시예 3의 도 10 이후의 공정을 참조하면 되므로, 본 실시예에서의 설명은 생략한다. 또한, 본 실시예는, 실시예 1∼7 중 어느 하나의 실시예와도 자유롭게 조합하는 것이 가능하다.
(실시예 9)
본 발명은 여러 가지 반도체장치에 적용할 수 있는 것으로, 실시예 1 내지 8에 따라 제조되는 표시패널의 형태를 설명한다. 또한, 본 실시예에 나타낸 표시패널의 구체예로서는, 액정표시패널, EL(electro luminescence) 표시패널, FED(필드에미션 디스플레이)용 표시패널이라 했던 반도체소자로서 트랜지스터를 사용하는 표시패널을 들 수 있다. 물론, 이들 표시패널은, 모듈로서 시장에 유통하는 것을 포함한다.
도 19는 기판(900)에는 화소부(902), 게이트 신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c), 입출력 단자부(908), 배선 또는 배선군(917)이 구비되어 있다.
밀봉패턴(940)은, 대향기판(920)과 기판(900) 사이에 밀폐공간을 만들기 위한 패턴이며, 액정표시패널이면 액정을 봉입하고, EL 패널이면 EL 재료(특히 유기EL 재료)를 외부로부터 보호하는 역할을 한다. 게이트신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c) 및 해당 구동회로부와 입력단자를 접속하는 배선 또는 배선군(917)과 일부가 겹쳐도 된다. 이와 같이 하면, 표시패널의 프레임영역(화소부의 주변영역)의 면적을 축소시킬 수 있다. 외부입력 단자부에는, FPC(플렉시블 프린트회로)(936)가 고착되어 있다.
또한, 본 발명을 실시하여 얻은 트랜지스터를 사용하여 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서/DSP(Digital Signal Processor), 그래픽용 LSI, 암호 LSI, 앰프 등이 형성된 칩(950)이 실장되어 있어도 된다. 이들 기능회로는, 화소부(902), 게이트 신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c)와는 다른 설계규칙으로 형성되는 것으로, 구체적으로는 1㎛ 이하의 설계규칙이 적용된다. 또, 상기 외부입력 단자부나 칩(950)은 수지(몰드수지 등)(937)에 의해 보호해 두면 된다. 또한, 실장의 방법에 한정은 없으며, TAB 테이프를 사용한 방식이나 COG(칩 온 글래스) 방식 등을 적용할 수 있다.
또한, 본 실시예에서, 트랜지스터의 게이트구조로서는, 도 13a, 13b 등이 적합하다. 예를 들면, 실시예 3 내지 4에서 나타낸 트랜지스터는 화소부(902)의 스위칭소자로서, 더욱이 게이트 신호측 구동회로(901a, 901b), 데이터 신호측 구동회로(901c)를 구성하는 능동소자로서 적용할 수 있다. 물론, 본 실시예는, 본 발명을 실시하여 얻은 표시패널의 일례를 나타낸 것으로, 도 19의 구성으로 한정되는 것은 아니다.
(실시예 10)
본 발명을 사용하여 여러 가지 전자장치를 완성할 수 있다. 그 일례는, 휴대정보단말기(전자수첩, 모바일 컴퓨터, 휴대전화 등), 비디오 카메라, 디지털 카메라, 퍼스널 컴퓨터, 텔레비전 수상기, 휴대전화 등을 들 수 있다. 그것들의 일례를 도 20에 나타낸다. 또한, 여기서 나타낸 장치는, 그 일례로, 이것들의 용도에 한정하는 것은 아니다.
도 20a는 본 발명을 적용하여 텔레비전 수상기를 완성시키는 일례이며, 케이스(3001), 지지대(3002), 표시부(3003) 등으로 구성되어 있다. 본 발명에 의해 제조되는 트랜지스터는, 표시부(3003) 외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI 등 여러 가지 집적회로를 유리 상에 형성하여 조립할 수 있고, 본 발명에 의해 텔레비전 수상기를 완성시킬 수 있다.
도 20b는 본 발명을 적용하여 비디오 카메라를 완성시킨 일례로, 본체(3011), 표시부(3012), 음성입력부(3013), 조작스위치(3014), 배터리(3015), 화상수신부(3016) 등으로 구성되어 있다. 본 발명에 의해 제조되는 트랜지스터는, 표시부(3012) 외에, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI 등 여러 가지 집적회로를 유리 상에 형성하여 조립할 수 있고, 본 발명에 의해 비디오 카메라를 완성시킬 수 있다.
도 20c는 본 발명을 적용하여 노트형 퍼스널 컴퓨터를 완성시킨 일례로, 본체(3021), 케이스(3022), 표시부(3023), 키보드(3024) 등으로 구성되어 있다. 본 발명에 의해 제조되는 트랜지스터는, 표시부(3023) 외, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어프로세서, 그래픽용 LSI, 암호 LSI 등 여러 가지 집적회로를 유리 상에 형성하여 조립할 수 있고, 본 발명에 의해 퍼스널 컴퓨터를 완성시킬 수 있다.
도 20d는 본 발명을 적용하여 PDA(Personal Digital Assistant)를 완성시킨 일례로, 본체(3031), 스타일러스(3032), 표시부(3033), 조작 버튼(3034), 외부인터페이스(3035) 등으로 구성되어 있다. 본 발명에 의해 제조되는 트랜지스터는, 표시부(3033) 외, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 암호 LSI 등 여러 가지 집적회로를 유리 상에 형성하여 조립할 수 있고, 본 발명에 의해 PDA를 완성시킬 수 있다.
도 20e는 본 발명을 적용하여 음향재생장치를 완성시킨 일례로, 구체적으로는 자동차 탑재용 오디오 장치로, 본체(3041), 표시부(3042), 조작스위치(3043, 3044) 등으로 구성되어 있다. 본 발명에 의해 제조되는 트랜지스터는, 표시부(3042) 외, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 증폭회로 등 여러 가지 집적회로를 유리 상에 형성하여 조립할 수 있고, 본 발명에 의해 오디오장치를 완성시킬 수 있다.
도 20f는 본 발명을 적용하여 디지털 카메라를 완성시킨 일례로, 본체(3051), 표시부A(3052), 접안부(3053), 조작스위치(3054), 표시부B(3055), 배터리(3056) 등으로 구성되어 있다. 본 발명에 의해 제조되는 트랜지스터는, 표시부A(3052) 및 표시부B(3055) 외, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 암호 LSI 등 여러 가지 집적회로를 유리 상에 형성하여 조립할 수 있고, 본 발명에 의해 디지털 카메라를 완성시킬 수 있다.
도 20g는 본 발명을 적용하여 휴대전화를 완성시킨 일례로, 본체(3061), 음성출력부(3062), 음성입력부(3063), 표시부(3064), 조작스위치(3065), 안테나(3066) 등으로 구성되어 있다. 본 발명에 의해 제조되는 트랜지스터는, 표시부(3064) 외, 각종 논리회로, 고주파회로, 메모리, 마이크로 프로세서, 미디어 프로세서, 그래픽용 LSI, 암호 LSI, 휴대전화용 LSI 등 여러 가지 집적회로를 유리 상에 형성하여 조립할 수 있고, 본 발명에 의해 휴대전화를 완성시킬 수 있다.
(실시예 11)
본 실시예에서는, 본 발명의 실시에 사용되는 레이저 조사장치의 구성에 대하여, 도 21을 사용하여 설명한다. 도면부호 11은 레이저 발진장치이다. 또한, 도 21에서는 2대의 레이저 발진장치를 사용하고 있지만, 레이저 발진장치는 이 수에 한정되지 않고, 3대 또는 4대이어도 되며, 그 이상이어도 된다.
또한, 레이저 발진장치(11)는, 칠러(chiller, 12)를 사용하여 그 온도를 일정하게 유지하도록 하여도 된다. 칠러(12)는 반드시 설치할 필요는 없지만, 레이저 발진장치(11)의 온도를 일정하게 유지함으로써, 출력되는 레이저광의 에너지가 온도에 의해 변동하는 것을 억제할 수 있다.
또한, 도면부호 14는 광학계로, 레이저 발진장치(11)로부터 출력된 광로를 변경하거나, 그 레이저빔의 형상을 가공하거나 하여, 레이저광을 집광할 수 있다. 더욱이, 도 21의 레이저 조사장치에서는, 광학계(14)에 의해 복수의 레이저 발진장치(11)로부터 출력된 레이저광의 레이저빔을 서로 일부를 중첩함으로써, 합성할 수 있다.
또한, 레이저광을 일차적으로 완전히 차폐할 수 있는 AO 변조기(13)를, 피처리물인 기판(16)과 레이저 발진장치(11) 사이의 광로에 설치하여도 된다. 또한, AO 변조기 대신에, 감쇠기(광량조정필터)를 설치하여, 레이저광의 에너지 밀도를 조정하도록 하여도 된다.
또한, 피처리물인 기판(16)과 레이저 발진장치(11) 사이의 광로에, 레이저 발진장치(11)로부터 출력된 레이저광의 에너지밀도를 측정하는 수단(에너지 밀도측정수단)(20)을 설치하고, 측정한 에너지 밀도의 경시변화를 컴퓨터(10)에서 감시하도록 하여도 된다. 이 경우, 레이저광의 에너지 밀도의 감쇠를 보충하도록, 레이저 발진장치(10)로부터의 출력을 높이도록 하여도 된다.
합성된 레이저빔은, 슬릿(15)을 통해 피처리물인 기판(16)에 조사된다. 슬릿(15)은, 레이저광을 차단하는 것이 가능하고, 게다가 레이저광에 의해 변형 또는 손상하지 않는 재질로 형성하는 것이 바람직하다. 그리고 슬릿(15)은 슬릿의 폭이 가변하며, 해당 슬릿의 폭에 의해 레이저빔의 폭을 변경할 수 있다.
또한, 슬릿을 통하지 않은 경우의, 레이저 발진장치(11)로부터 발진되는 레이저광의 기판(16)에서의 레이저빔의 형상은, 레이저의 종류에 따라 다르며, 또한 광학계에 의해 형성할 수도 있다.
기판(16)은 스테이지(17) 상에 적재되어 있다. 도 21에서는, 위치제어수단(18, 19)이, 피처리물에서의 레이저빔의 위치를 제어하는 수단에 해당하고, 스테이지(17)의 위치가 그 위치제어수단(18, 19)에 의해 제어된다. 도 21에서는, 위치제어수단 18이 X방향에서의 스테이지(17)의 위치를 제어하고, 위치제어수단 19는 Y방향에서의 스테이지(17)의 위치를 제어한다.
또한, 도 21의 레이저 조사장치는, 메모리 등의 기억수단 및 중앙연산처리장치를 겸용한 컴퓨터(10)를 가지고 있다. 컴퓨터(10)는, 레이저 발진장치(151)의 발진을 제어하여, 레이저광의 주사경로를 정하고, 또한 레이저광의 레이저빔이 정해진 주사경로에 따라 주사되도록, 위치제어수단(18, 19)을 제어하여, 기판을 소정의 위치로 이동시킬 수 있다.
또한, 도 21에서는, 레이저빔의 위치를, 기판을 이동시킴으로써 제어하고 있지만, 갈바노-거울 등의 광학계를 사용하여 이동시키도록 해도 되며, 그 양쪽이어도 된다.
또한, 도 21에서는, 컴퓨터(10)에 의해 슬릿(15)의 폭을 제어하고, 마스크 패턴정보에 따라 레이저빔의 폭을 변경할 수 있다. 또한, 슬릿은 반드시 설치할 필요는 없다.
또한, 레이저 조사장치는, 피처리물의 온도를 조절하는 수단을 구비하여도 된다. 또한, 레이저광은 지향성 및 에너지 밀도가 높은 빛이므로, 댐퍼(damper)를 설치하여, 반사광이 부적절한 부분에 조사되는 것을 막도록 하여도 된다. 댐퍼는, 반사광을 흡수시키는 성질을 가지고 있는 것이 바람직하고, 댐퍼 내에 냉각수를 순환시켜 놓고, 반사광의 흡수에 의해 칸막이 벽의 온도가 상승하는 것을 막도록 하여도 된다. 또한, 스테이지(157)에 기판을 가열하기 위한 수단(기판가열수단)을 설치하도록 하여도 된다.
또한, 마커를 레이저로 형성하는 경우, 마커용 레이저 발진장치를 설치하도록 하여도 된다. 이 경우, 마커용 레이저 발진장치의 발진을 컴퓨터(10)에서 제어하도록 하여도 된다. 또한, 마커용 레이저 발진장치를 설치하는 경우, 마커용 레이저 발진장치로부터 출력된 레이저광을 집광하기 위한 광학계를 별도로 설치한다. 또한 마커를 형성할 때에 사용하는 레이저는, 대표적으로는 YAG 레이저, CO2레이저 등을 들 수 있지만, 물론 이것 이외의 레이저를 사용하여 형성할 수 있다.
또한, 마커를 사용한 위치정합을 위해, CCD 카메라(21)를 1대, 경우에 따라서는 수대 설치하도록 하여도 된다. 이때, CCD 카메라란, CCD(전하결합소자)를 촬상소자로서 사용한 카메라를 의미한다. 또한, 마커를 설치하지 않고, CCD 카메라(21)에 의해 절연막 또는 반도체막의 패턴을 인식하여, 기판의 위치정합을 행하도록 하여도 된다. 이 경우, 컴퓨터(10)에 입력된 마스크에 의한 절연막 또는 반도체막의 패턴정보와, CCD 카메라(21)에서 수집된 실제의 절연막 또는 반도체막의 패턴정보를 대조하여, 기판의 위치정보를 파악할 수 있다. 이 경우 마커를 별도로 설치할 필요가 없다.
또한, 기판에 입사한 레이저광은 해당 기판의 표면에서 반사하여, 입사했을 때와 동일 광로를 되돌아가는, 소위 귀환광이 되지만, 그 귀환광은 레이저의 출력이나 주파수의 변동이나, 로드(rod)의 파괴 등의 악영향을 미친다. 그 때문에, 상기 귀환광을 제거하여 레이저의 발진을 안정시키기 위해, 아이솔레이터를 설치하도록 하여도 된다.
또한, 도 21에서는, 레이저 발진장치를 복수대 설치한 레이저 조사장치의 구성에 대하여 나타냈지만, 이렇게 함으로써 광학계의 설계가 용이하게 되는 장점이 있다. 본 발명은, 비정질 반도체막의 용융시에 특히 선형 레이저광을 사용하는 것이 스루풋 향상의 관점에서도 바람직하다. 그러나, 길이가 긴 방향(도 3에서의 X축 방향)이 길어지면 그 광학설계가 매우 정밀하게 되므로, 복수의 선형 레이저광을 중첩하여 사용함으로써 광학설계의 부담을 경감할 수 있다.
예를 들면, 복수의 레이저 발진장치로부터 발진되는 복수의 레이저광을 광학적으로 복합하여 하나의 선형 레이저광을 형성하는 것이 가능하다. 도 22a에 나타낸 것은, 개개의 레이저광의 조사단면이다. 여기서는, 레이저광의 조사영역이 타원형상이 되는 경우를 예로 들고 있지만, 형상에 의한 차이는 없다.
레이저광의 형상은 레이저의 종류에 따라 다르고, 또한 광학계에 의해 형성할 수도 있다. 예를 들면, 람다사 제조의 XeCl 엑시머 레이저(파장 308nm, 펄스폭 30ns) L3308로부터 사출된 레이저광의 형상은, 10mm×30mm(모두 빔 프로파일에서의 반값 폭)의 직사각형 모양이다. 또한, YAG 레이저로부터 사출된 레이저광의 형상은, 로드형상이 원통형이면 원형이 되고, 슬래브형이면 직사각형 모양이 된다. 이러한 레이저광을 광학계에 의해, 또 성형함으로써, 원하는 크기의 레이저광을 만들수도 있다.
도 22b에 도 22a에 나타낸 레이저광의 종방향(X축 방향)에서의 레이저광의 에너지 밀도의 분포를 나타낸다. 도 21a에 나타낸 레이저광은, 도 22b에서의 에너지 밀도의 피크값의 1/e2의 에너지 밀도를 충만하고 있는 영역에 해당한다. 레이저 광이 타원형상인 레이저광의 에너지 밀도의 분포는, 타원의 중심 O로 향할수록 높아지고 있다. 이와 같이, 도 22a에 나타낸 레이저광은, 중심축 방향에서의 에너지 밀도가 가우스 분포를 따르고, 에너지 밀도가 균일하다고 판단할 수 있는 영역이 좁아진다.
다음에, 도 22a에 나타낸 레이저광을 2개 합성했을 때의 선형 레이저광의 조사단면형상을 도 22c에 나타낸다. 또한, 도 22c에서는 2개의 레이저광을 중첩함으로써 하나의 선형의 레이저광을 형성한 경우에 대하여 나타내고 있지만, 중첩하는 레이저광의 수는 이것에 한정되지 않는다.
도 22c에 나타낸 것처럼, 각 레이저광은, 각 타원의 긴축이 일치하고, 게다가 서로 레이저광의 일부가 겹치는 것으로 합성되어, 하나의 선형 레이저광(30)이 형성되어 있다. 또 이하, 각 타원의 중심 O를 연결함으로써 얻어지는 직선을 레이저빔(30)의 중심축으로 한다.
도 22d에, 도 22c에 나타낸 합성 후의 선형 레이저광의 중심축 y방향에서의 에너지 밀도의 분포를 나타낸다. 또한, 도 22c에 나타낸 레이저광은, 도 22b에서의 에너지 밀도의 피크값의 1/e2의 에너지 밀도를 충만하고 있는 영역에 해당한다. 합성 전의 각 레이저광이 중첩되어 있는 부분에서, 에너지 밀도가 가산된다. 예를 들면, 도시한 바와 같이 중첩된 레이저광의 에너지 밀도 L1과 L2를 가산하면, 개개의 레이저광의 에너지 밀도의 피크값 L3과 거의 같게 되어, 각 타원의 중심 O의 사이에서 에너지 밀도가 평탄화된다.
또한, L1과 L2를 가산하면 L3과 같아지는 것이 이상적이지만, 현실적으로는 반드시 같은 값으로는 되지 않는다. L1과 L2를 가산한 값과 L3과의 값의 갭의 허용범위는, 설계자가 적절히 설정하는 것이 가능하다.
레이저광을 단독으로 사용하면, 에너지 밀도가 가우스 분포를 따르므로 절연막의 평탄한 부분에 접하고 있는 반도막 전체에 균일한 에너지 밀도의 레이저광을 조사하는 것이 어렵다. 그러나, 도 22d에서 알 수 있는 바와 같이, 복수의 레이저광을 중첩하여 에너지 밀도가 낮은 부분을 서로 보완하도록 함으로써, 복수의 레이저광을 중첩시키지 않고 단독으로 사용하기보다도, 에너지 밀도의 균일한 영역이 확대되며, 반도체막의 결정성을 효율 좋게 높일 수 있다.
또한, B-B', C-C'에서의 에너지 밀도의 분포는, B-B' 쪽이 C-C' 보다도 약간작아져 있지만, 거의 동일한 크기라 간주할 수 있고, 합성 전의 레이저광의 피크값의 1/e2의 에너지 밀도를 충만하고 있는 영역에서의 합성된 선형 레이저광의 형상은, 선형이라 하여 지장이 없다.
또한, 합성된 선형 레이저광(30)의 조사영역의 바깥둘레 근방에는 에너지 밀도가 낮은 영역이 존재한다. 해당 영역을 사용하면 결정성을 오히려 손상할 가능성도 있으므로, 도 21에서 슬릿(15)을 사용한 바와 같이, 선형 레이저광의 바깥에지를 사용하지 않는 쪽이 바람직한 형태라고 할 수 있다.
본 실시예에서 설명한 레이저 조사장치는, 본 발명의 레이저광조사를 실시하는 데 있어서 사용할 수 있고, 실시예 1∼10의 어느 형태를 실시할 때에도 사용할 수 있다. 또한, 합성하여 선형 레이저광을 얻는 장점은 있지만 광학계나 레이저 발진장치의 비용은 증가해 버리므로, 1대의 레이저 발진장치 및 1세트의 광학계로 원하는 선형 레이저광을 얻을 수 있으면, 그와 같은 레이저 조사장치를 본 발명의 실시에 사용하는 것에 아무런 문제는 없다.
(실시예 12)
본 실시예에서는, 실시예 3에서 제 2 절연막(303)을 형성하는 데 있어서, 유리기판(301)을 식각 스토퍼로서 사용하고, 제 2 절연막(303) 상에 제 1 절연막(302)에 해당하는 절연막(제 3 절연막(305)도 겸한다.)을 형성하는 예를 나타낸다.
도 29a에서, 우선 유리기판(601) 상에 산화실리콘 또는 산화질화실리콘으로소정의 형상으로 오목부가 형성된 제 2 절연막(602)을 형성한다. 상세한 것은, 실시예 3과 동일하다. 오목부의 형성은, 습식식각 또는 건식식각이어도 되지만, 본 실시예에서는 CHF3가스를 사용한 건식식각을 사용한다. 이 경우, 가스유량은 30∼40sccm, 반응압력은 2.7∼4.0KPa., 인가전력은 500W, 기판온도는 20℃로 하면 된다.
또한, 본 실시예의 경우, 유리기판(601)으로서는, 산화실리콘막과의 선택비가 높은 재질(예를 들면, 코닝사제조 1737 유리기판 등)을 사용하는 것이 바람직하다. 선택비가 높으면 제 2 절연막(602)의 형성에 있어서, 유리기판(601)을 그대로 식각 스토퍼로서 사용하는 것이 가능하기 때문이다.
그리고, 제 2 절연막(602)을 형성하면, 그 위를 질화실리콘, 질소함유량이 산소함유량보다도 큰 산화질화실리콘 또는 이것들의 적층으로 이루어진 제 1 절연막(603)으로 덮고, 또한 그 위에 비정질 반도체막(604)을 형성하고, 도 29b의 상태를 얻는다. 이들 제 1 절연막(603) 및 비정질 반도체막(604)의 상세 내용에 대해서는, 실시예 3의 기재를 참조하면 된다. 또한, 도 29b 이후의 공정은, 실시예 3에 따르면 되므로 여기서의 설명은 생략한다.
본 실시예에 의하면, 유리기판(601)과 제 2 절연막(602)과의 선택비를 충분히 높게 확보하는 것이 가능하므로, 제 2 절연막(602)의 오목부를 형성할 때의 프로세스 마진이 향상한다. 또한, 제 2 절연막(602)의 하단부를 도려내는 문제도 발생하지 않는다. 또한, 제 2 절연막(602)을 설치하지 않은 부분은, 유리기판 상에 질화실리콘막, 질소함유량이 산소함유량보다도 큰 산화질화실리콘 또는 이들 적층막이라는 구성으로 이루어지므로, 질화알루미늄 등의 특수한 절연막을 사용할 필요가 없다.
또한, 본 실시예는, 실시예 1∼11 중 어느 구성과도 자유롭게 조합하여 실시하는 것이 가능하다.
(예 1)
본 예에서는, 본 발명을 실시하여 얻은 결정성 반도체막을 나타낸다. 또한, 본 예는, 실시예 2 및 3에 따라 결정화 공정을 행했으므로, 도 6∼도 8을 참조하여 설명한다.
본 실시예에서는, 도 6에서의 제 1 절연막(302)으로서, 50nm의 두께의 질산화실리콘막을 사용하고, 제 2 절연막(303)으로서, 200nm의 두께의 산화질화실리콘막을 사용했다. 이 경우, 제 2 절연막(303)을 식각했을 때에 기판의 제 1 절연막(302)도 식각되어 버렸기 때문에, 결과적으로 도 1에서의 단차 d에 해당하는 높이는 250nm로 되었다. 또한, 제 2 절연막(303)의 폭(도 1에서의 W1에 해당함)은 0.5㎛으로 하고, 인접간 거리(도 1에서의 W2에 해당함)는 0.5㎛으로 했다.
또한, 제 2 절연막(303) 상에는 제 3 절연막(305)으로서 20nm의 두께의 산화질화실리콘막을 설치한 후, 대기에 노출하지 않고 연속적으로 비정질 반도체막(306)으로서, 150nm의 두께의 비정질 실리콘막을 형성했다. 또한, 비정질 실리콘막은, 실시예 2의 결정화 기술을 사용하여 결정화했다. 구체적으로는, 10ppm의 아세트산니켈수용액을 비정질 실리콘막 상에 유지한 상태로 550℃ 4시간의 가열처리를 행하여 결정화한 후, 선형의 레이저광을 조사했다. 해당 선형 레이저광은, 연속발진모드의 YVO4레이저발진기를 사용하고, 그 제 2 고조파(파장 532nm)의 출력 5.5W를 광학계에 의해 선형 레이저광으로 집광하여, 실온에서 50cm/sec의 속도로 주사했다.
도 26a는, 결정성 실리콘막(307)을 형성한 상태(도 8에 나타낸 상태)의 TEM(투과형 전자현미경) 사진이며, 도 26b는 그 모식도이다. 제 1 절연막(302)과 제 2 절연막(303)과의 적층체는, 결정성 실리콘막(307) 아래에 완전히 매립된 상태로 존재하고 있다.
도 27a는, 도 26a의 단면을 관찰한 단면 TEM 사진이며, 도 27b는 그 모식도이다. 스트라이프 패턴으로 형성된 제 2 절연막(303)의 사이(오목부)에는, 충전되도록 결정성 실리콘막(307a)이 형성되고, 또한, 제 2 절연막(303)의 상면부(볼록부)에는 결정성 실리콘막(307b)이 형성되어 있다.
도 28a는, 도 27a의 단면을 확대 관찰한 단면 TEM 사진이며, 도 28b는 그 모식도이다. 해당 사진으로서는, 제 3 절연막(305)이 관찰된다. 결정성 실리콘막(307a)의 내부에는 전혀 결정입계나 결함이 관찰되지 않고, 매우 높은 결정성을 가지고 있는 것이 관찰되었다.
본 발명은, 결정성이 양호한 결정성 실리콘막(307a)을 채널형성영역으로서 사용하고, 또한, 결정성이 열등한 결정성 실리콘막(307b)을 적극적으로 전극 또는 배선으로서 사용함으로써, 고속동작이 가능하고 전류구동능력이 높으며, 또한 복수의 소자 사이에서 변동이 작은 박막트랜지스터 또는 해당 박막트랜지스터군을 높은집적도로 집적하여 구성되는 반도체장치를 제공할 수 있다.
이상 설명한 바와 같이, 절연막에 의해 요철형상을 갖는 직선형 스트라이프 패턴을 형성하고, 그 위에 비정질 반도체막을 적층하여, 레이저광의 조사에 의해 용융상태를 거쳐 결정화시킴으로써 오목부에 반도체를 주입하여 응고시켜, 오목부 이외의 영역에 결정화에 따른 왜곡 또는 응력을 집중시킬 수 있고, 결정입계 등 결정성이 나쁜 영역을 선택적으로 형성하는 것이 가능하게 된다.
그리고, 트랜지스터 등의 반도체소자, 특히 그 채널형성영역의 장소를 지정하여, 결정입계가 존재하지 않는 결정성 반도체막을 완성할 수 있다. 이것에 의해 준비없이 개재하는 결정입계나 결정결함으로 특성이 변동하는 요인을 제거할 수 있고, 특성변동이 작은 트랜지스터 또는 트랜지스터 소자군을 형성할 수 있다.
이상과 같이, 본 발명은, 결정성이 양호한 결정성 반도체막을 채널형성영역으로서 사용하고, 또한, 결정성이 열등한 결정성 반도체막을 적극적으로 전극 또는 배선으로서 사용함으로써 고속동작이 가능하고 전류구동능력이 높으며, 또한 복수의 소자 사이에서 변동이 작은 반도체소자 또는 해당 반도체 소자군을 높은 집적도로 집적하여 구성되는 반도체장치를 제공할 수 있다.

Claims (20)

  1. 절연표면 상에, 결정입계를 갖지 않고 복수의 결정방위를 포함하는 제 1 결정성 반도체영역과,
    상기 제 1 결정성 반도체영역이 연결되고, 도전성을 갖는 제 2 결정성 반도체영역을 구비한 반도체소자에 있어서,
    상기 제 1 결정성 반도체영역은, 상기 절연표면 상에 설치된 직선형 스트라이프 패턴으로 연장되는 절연막과 평행한 방향으로 연장되고, 상기 제 2 결정성 반도체영역은, 상기 직선형 스트라이프 패턴으로 연장되는 절연막에 걸쳐 설치된 것을 특징으로 하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 절연표면은, 유리기판 상에 설치된 절연막의 표면인 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 직선형 스트라이프 패턴으로 연장되는 절연막의 폭은 0.1∼10㎛이고, 인접 패턴간격은 0.01∼2㎛이고, 막두께는 0.01∼3㎛인 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서,
    상기 제 1 결정성 반도체영역의 막두께는, 상기 직선형 스트라이프 패턴으로 연장되는 절연막의 막두께와 같은 것을 특징으로 하는 반도체소자.
  5. 청구항 1에 따른 상기 반도체소자가 텔레비전 수상기, 비디오 카메라, 퍼스널 컴퓨터, PDA(Personal Digital Assistant), 음향재생장치, 디지털 카메라 및 휴대전화로 이루어진 군으로 선택된 하나에 포함되는 것을 특징으로 하는 반도체장치.
  6. 절연표면 상에, 결정입계를 갖지 않고 복수의 결정방위를 포함하는 제 1 결정성 반도체영역과,
    상기 제 1 결정성 반도체영역이 연결되고, 도전성을 갖는 제 2 결정성 반도체영역을 구비한 반도체소자에 있어서,
    상기 제 1 결정성 반도체영역은, 상기 절연표면 상에 설치된 직선형 스트라이프 패턴으로 연장되는 절연막과 평행한 방향으로 연장되고,
    상기 제 2 결정성 반도체영역은, 상기 직선형 스트라이프 패턴으로 연장되는 절연막에 걸쳐 설치된 배선으로서 사용된 것을 특징으로 하는 반도체소자.
  7. 제 6 항에 있어서,
    상기 절연표면은, 유리기판 상에 설치된 절연막의 표면인 것을 특징으로 하는 반도체소자.
  8. 제 6 항에 있어서,
    상기 직선형 스트라이프 패턴으로 연장되는 절연막의 폭은 0.1∼10㎛이고, 인접 패턴간격은 0.01∼2㎛이고, 막두께는 0.01∼3㎛인 것을 특징으로 하는 반도체소자.
  9. 제 6 항에 있어서,
    상기 제 1 결정성 반도체영역의 막두께는, 상기 직선형 스트라이프 패턴으로 연장되는 절연막의 막두께와 같은 것을 특징으로 하는 반도체소자.
  10. 청구항 6에 따른 상기 반도체소자가 텔레비전 수상기, 비디오 카메라, 퍼스널 컴퓨터, PDA(Personal Digital Assistant), 음향재생장치, 디지털 카메라 및 휴대전화로 이루어진 군으로 선택된 하나에 포함되는 것을 특징으로 하는 반도체장치.
  11. 절연표면 상에, 결정입계를 갖지 않고 복수의 결정방위를 포함하는 제 1 결정성 반도체영역과,
    상기 제 1 결정성 반도체영역이 연결되고, 도전성을 갖는 제 2 결정성 반도체영역을 구비한 반도체소자에 있어서,
    상기 제 1 결정성 반도체영역은, 상기 절연표면 상에 설치된 직선형 스트라이프 패턴으로 연장되는 절연막과 평행한 방향으로 연장되고,
    상기 제 2 결정성 반도체영역은, 상기 직선형 스트라이프 패턴으로 연장되는 절연막에 걸쳐 설치되고,
    상기 제 2 결정성 반도체영역은, 상기 제 1 결정성 반도체영역보다도 막두께가 얇은 부분을 포함한 것을 특징으로 하는 반도체소자.
  12. 제 11 항에 있어서,
    상기 절연표면은, 유리기판 상에 설치된 절연막의 표면인 것을 특징으로 하는 반도체소자.
  13. 제 11 항에 있어서,
    상기 직선형 스트라이프 패턴으로 연장되는 절연막의 폭은 0.1∼10㎛이고, 인접 패턴간격은 0.01∼2㎛이고, 막두께는 0.01∼3㎛인 것을 특징으로 하는 반도체소자.
  14. 제 11 항에 있어서,
    상기 제 1 결정성 반도체영역의 막두께는, 상기 직선형 스트라이프 패턴으로 연장되는 절연막의 막두께와 같은 것을 특징으로 하는 반도체소자.
  15. 청구항 11에 따른 상기 반도체소자가 텔레비전 수상기, 비디오 카메라, 퍼스널 컴퓨터, PDA(Personal Digital Assistant), 음향재생장치, 디지털 카메라 및 휴대전화로 이루어진 군으로 선택된 하나에 포함되는 것을 특징으로 하는 반도체장치.
  16. 절연표면 상에 결정입계를 갖지 않고, 복수의 결정방위를 포함하는 제 1 결정성 반도체영역과,
    상기 제 1 결정성 반도체영역이 연결되고, 도전성을 갖는 제 2 결정성 반도체영역을 구비한 반도체소자에 있어서,
    상기 제 1 결정성 반도체영역은, 상기 절연표면 상에 설치된 직선형 스트라이프 패턴으로 연장되는 절연막과 평행한 방향으로 연장되고,
    상기 제 2 결정성 반도체영역은, 상기 직선형 스트라이프 패턴으로 연장되는절연막에 걸쳐 설치된 배선으로서 사용되며,
    상기 제 2 결정성 반도체영역은, 상기 제 1 결정성 반도체영역보다도 막두께가 얇은 부분을 포함한 것을 특징으로 하는 반도체소자.
  17. 제 16 항에 있어서,
    상기 절연표면은, 유리기판 상에 설치된 절연막의 표면인 것을 특징으로 하는 반도체소자.
  18. 제 16 항에 있어서,
    상기 직선형 스트라이프 패턴으로 연장되는 절연막의 폭은 0.1∼10㎛이고, 인접 패턴간격은 0.01∼2㎛이고, 막두께는 0.01∼3㎛인 것을 특징으로 하는 반도체소자.
  19. 제 16 항에 있어서,
    상기 제 1 결정성 반도체영역의 막두께는, 상기 직선형 스트라이프 패턴으로 연장되는 절연막의 막두께와 같은 것을 특징으로 하는 반도체소자.
  20. 청구항 16에 따른 상기 반도체소자가 텔레비전 수상기, 비디오 카메라, 퍼스널 컴퓨터, PDA(Personal Digital Assistant), 음향재생장치, 디지털 카메라 및 휴대전화로 이루어진 군으로 선택된 하나에 포함되는 것을 특징으로 하는 반도체장치.
KR1020030013622A 2002-03-05 2003-03-05 반도체소자 및 그것을 사용한 반도체장치 KR100979926B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2002059418 2002-03-05
JPJP-P-2002-00059418 2002-03-05
JPJP-P-2002-00118322 2002-04-19
JP2002118322 2002-04-19

Publications (2)

Publication Number Publication Date
KR20030074214A true KR20030074214A (ko) 2003-09-19
KR100979926B1 KR100979926B1 (ko) 2010-09-03

Family

ID=28043677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030013622A KR100979926B1 (ko) 2002-03-05 2003-03-05 반도체소자 및 그것을 사용한 반도체장치

Country Status (4)

Country Link
US (1) US7705357B2 (ko)
KR (1) KR100979926B1 (ko)
CN (2) CN101217150B (ko)
TW (1) TWI267131B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666082B1 (ko) * 2005-04-01 2007-01-10 이근태 디젤엔진의 식물성 기름 가열장치

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4011344B2 (ja) * 2001-12-28 2007-11-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
EP1326273B1 (en) 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
US6884668B2 (en) * 2002-02-22 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
TWI303882B (en) * 2002-03-26 2008-12-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP2006054073A (ja) * 2004-08-10 2006-02-23 Fujitsu Hitachi Plasma Display Ltd プラズマディスプレイパネルの製造方法
US7710739B2 (en) * 2005-04-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR100745761B1 (ko) * 2006-02-07 2007-08-02 삼성전자주식회사 다이오드겸용 저항소자를 구비하는 상변화 램과 그 제조 및동작 방법
US7968884B2 (en) * 2006-12-05 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8067772B2 (en) * 2006-12-05 2011-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2008252068A (ja) * 2007-03-08 2008-10-16 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP5371144B2 (ja) 2007-06-29 2013-12-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法、並びに電子機器
ES2383312T3 (es) * 2007-09-21 2012-06-20 Total Petrochemicals Research Feluy Tubos para transportar agua que contiene dióxido de cloro
KR101133827B1 (ko) * 2007-12-25 2012-04-06 가부시키가이샤 아루박 박막 트랜지스터의 제조 방법 및 박막 트랜지스터
TWI406106B (zh) * 2009-11-13 2013-08-21 Ind Tech Res Inst 以飛秒雷射製作多晶矽圖案的方法和系統
EP2506303A4 (en) * 2009-11-27 2017-11-22 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing the same
KR101836067B1 (ko) * 2009-12-21 2018-03-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 박막 트랜지스터와 그 제작 방법
TWI535028B (zh) * 2009-12-21 2016-05-21 半導體能源研究所股份有限公司 薄膜電晶體
US8476744B2 (en) 2009-12-28 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with channel including microcrystalline and amorphous semiconductor regions
US8704230B2 (en) 2010-08-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9230826B2 (en) 2010-08-26 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Etching method using mixed gas and method for manufacturing semiconductor device
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN103943630B (zh) * 2013-12-24 2017-08-25 厦门天马微电子有限公司 Tft基板及其制作方法、显示面板

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385937A (en) * 1980-05-20 1983-05-31 Tokyo Shibaura Denki Kabushiki Kaisha Regrowing selectively formed ion amorphosized regions by thermal gradient
US4330363A (en) * 1980-08-28 1982-05-18 Xerox Corporation Thermal gradient control for enhanced laser induced crystallization of predefined semiconductor areas
JPS57196522A (en) 1981-05-28 1982-12-02 Toshiba Corp Manufacture of semiconductor device
JPS5815226A (ja) 1981-07-20 1983-01-28 Nec Corp レ−ザアニ−リング法
JPS58130517A (ja) 1982-01-29 1983-08-04 Hitachi Ltd 単結晶薄膜の製造方法
JPS61241909A (ja) 1985-04-19 1986-10-28 Agency Of Ind Science & Technol Ｓｏｉ結晶形成法
JPH0810668B2 (ja) 1985-10-31 1996-01-31 旭硝子株式会社 多結晶シリコン膜の製造方法
JPS62206812A (ja) * 1986-03-07 1987-09-11 Agency Of Ind Science & Technol 半導体装置の製造方法
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
KR970008455B1 (en) * 1988-03-18 1997-05-24 Seiko Epson Corp Thin film transistor
US5163220A (en) * 1991-10-09 1992-11-17 The Unites States Of America As Represented By The Secretary Of The Army Method of enhancing the electrical conductivity of indium-tin-oxide electrode stripes
KR100269350B1 (ko) * 1991-11-26 2000-10-16 구본준 박막트랜지스터의제조방법
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JP3205373B2 (ja) * 1992-03-12 2001-09-04 株式会社日立製作所 液晶表示装置
US5828082A (en) * 1992-04-29 1998-10-27 Industrial Technology Research Institute Thin film transistor having dual insulation layer with a window above gate electrode
US5403762A (en) * 1993-06-30 1995-04-04 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a TFT
JPH06349735A (ja) * 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
TW264575B (ko) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
US6700133B1 (en) * 1994-03-11 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3238581B2 (ja) * 1994-08-31 2001-12-17 株式会社半導体エネルギー研究所 半導体回路
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH0888369A (ja) 1994-09-14 1996-04-02 Fuji Xerox Co Ltd 半導体装置
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
US5854803A (en) * 1995-01-12 1998-12-29 Semiconductor Energy Laboratory Co., Ltd. Laser illumination system
JP3727034B2 (ja) 1995-01-13 2005-12-14 株式会社半導体エネルギー研究所 レーザー照射装置
JP3176527B2 (ja) * 1995-03-30 2001-06-18 シャープ株式会社 半導体装置の製造方法
US5956581A (en) * 1995-04-20 1999-09-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JPH09129891A (ja) 1995-11-01 1997-05-16 Sharp Corp 薄膜半導体装置
JP3453972B2 (ja) * 1995-12-27 2003-10-06 トヨタ自動車株式会社 レーザ溶接方法および装置
JP3476320B2 (ja) * 1996-02-23 2003-12-10 株式会社半導体エネルギー研究所 半導体薄膜およびその作製方法ならびに半導体装置およびその作製方法
JPH09321310A (ja) * 1996-05-31 1997-12-12 Sanyo Electric Co Ltd 半導体装置の製造方法
US5886376A (en) * 1996-07-01 1999-03-23 International Business Machines Corporation EEPROM having coplanar on-insulator FET and control gate
US5981974A (en) * 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
JP2877103B2 (ja) * 1996-10-21 1999-03-31 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
JP3716580B2 (ja) * 1997-02-27 2005-11-16 セイコーエプソン株式会社 液晶装置及びその製造方法、並びに投写型表示装置
KR100307385B1 (ko) * 1997-03-05 2001-12-15 구본준, 론 위라하디락사 액정표시장치의구조및그제조방법
JP4566294B2 (ja) 1997-06-06 2010-10-20 株式会社半導体エネルギー研究所 連続粒界結晶シリコン膜、半導体装置
US6307214B1 (en) * 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
KR100269520B1 (ko) * 1997-07-29 2000-10-16 구본준 박막트랜지스터, 액정표시장치와 그 제조방법
JP2000031488A (ja) * 1997-08-26 2000-01-28 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3943245B2 (ja) * 1997-09-20 2007-07-11 株式会社半導体エネルギー研究所 半導体装置
JPH11121753A (ja) 1997-10-14 1999-04-30 Hitachi Ltd 半導体装置及びその製造方法
JPH11177102A (ja) * 1997-12-08 1999-07-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000068520A (ja) 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
US6528397B1 (en) * 1997-12-17 2003-03-04 Matsushita Electric Industrial Co., Ltd. Semiconductor thin film, method of producing the same, apparatus for producing the same, semiconductor device and method of producing the same
KR100292048B1 (ko) * 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
KR100296110B1 (ko) * 1998-06-09 2001-08-07 구본준, 론 위라하디락사 박막트랜지스터 제조방법
JP4663047B2 (ja) * 1998-07-13 2011-03-30 株式会社半導体エネルギー研究所 レーザー照射装置及び半導体装置の作製方法
KR100271813B1 (ko) * 1998-09-28 2000-11-15 구본준 실리콘 박막을 결정화하는 방법과 이를 이용한 박막트랜지스터및 그 제조방법
TW457553B (en) * 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus
US6586802B2 (en) * 1999-01-14 2003-07-01 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
KR100654927B1 (ko) * 1999-03-04 2006-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작방법
JP4053691B2 (ja) 1999-06-29 2008-02-27 三井化学株式会社 ホスフィンオキシド化合物およびその製造方法
JP3897965B2 (ja) 1999-08-13 2007-03-28 株式会社半導体エネルギー研究所 レーザー装置及びレーザーアニール方法
TW473783B (en) * 1999-08-13 2002-01-21 Semiconductor Energy Lab Laser apparatus, laser annealing method, and manufacturing method of a semiconductor device
JP4646368B2 (ja) 1999-08-31 2011-03-09 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP3645755B2 (ja) * 1999-09-17 2005-05-11 日本電気株式会社 薄膜トランジスタおよびその製造方法
US6509217B1 (en) * 1999-10-22 2003-01-21 Damoder Reddy Inexpensive, reliable, planar RFID tag structure and method for making same
US6410368B1 (en) * 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP4776767B2 (ja) 1999-10-26 2011-09-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
GB9927287D0 (en) * 1999-11-19 2000-01-12 Koninkl Philips Electronics Nv Top gate thin film transistor and method of producing the same
JP2001147446A (ja) * 1999-11-19 2001-05-29 Hitachi Ltd 液晶表示装置とその製造方法
US6653657B2 (en) * 1999-12-10 2003-11-25 Semoconductor Energy Laboratory Co., Ltd. Semiconductor device and a method of manufacturing the same
US6780687B2 (en) * 2000-01-28 2004-08-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a heat absorbing layer
US6747289B2 (en) * 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5057613B2 (ja) 2000-04-27 2012-10-24 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US7662677B2 (en) * 2000-04-28 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
JP4558140B2 (ja) 2000-05-02 2010-10-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683761B2 (ja) 2000-05-12 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6746901B2 (en) * 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP2001332741A (ja) * 2000-05-25 2001-11-30 Sony Corp 薄膜トランジスタの製造方法
US7078321B2 (en) * 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100601454B1 (ko) * 2000-10-04 2006-07-14 엘지.필립스 엘시디 주식회사 멀티 도메인 액정표시장치 및 그 제조방법
TWI230207B (en) * 2000-11-10 2005-04-01 Hannstar Display Corp Method for metal line surface treatment
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
JP2002324808A (ja) 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI221645B (en) * 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP4071005B2 (ja) 2001-01-29 2008-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US6635555B2 (en) * 2001-02-28 2003-10-21 Sharp Laboratories Of America, Inc. Method of controlling crystallographic orientation in laser-annealed polycrystalline silicon films
GB0108309D0 (en) * 2001-04-03 2001-05-23 Koninkl Philips Electronics Nv Matrix array devices with flexible substrates
US6602758B2 (en) * 2001-06-15 2003-08-05 Agere Systems, Inc. Formation of silicon on insulator (SOI) devices as add-on modules for system on a chip processing
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6933527B2 (en) * 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US6841797B2 (en) * 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
TW200302511A (en) * 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) * 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6812491B2 (en) * 2002-03-22 2004-11-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory cell and semiconductor memory device
US6841434B2 (en) * 2002-03-26 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
TWI303882B (en) * 2002-03-26 2008-12-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100666082B1 (ko) * 2005-04-01 2007-01-10 이근태 디젤엔진의 식물성 기름 가열장치

Also Published As

Publication number Publication date
US20040026696A1 (en) 2004-02-12
CN1444285A (zh) 2003-09-24
US7705357B2 (en) 2010-04-27
CN101217150A (zh) 2008-07-09
TW200304178A (en) 2003-09-16
CN100350617C (zh) 2007-11-21
KR100979926B1 (ko) 2010-09-03
TWI267131B (en) 2006-11-21
CN101217150B (zh) 2011-04-06

Similar Documents

Publication Publication Date Title
KR100979926B1 (ko) 반도체소자 및 그것을 사용한 반도체장치
JP6726731B2 (ja) 薄膜トランジスタの作製方法
US7704812B2 (en) Semiconductor circuit and method of fabricating the same
US6847050B2 (en) Semiconductor element and semiconductor device comprising the same
JP4137460B2 (ja) 半導体装置の作製方法
US20030141521A1 (en) Semiconductor device and method of manufacturing the same
JP4141292B2 (ja) 半導体装置
JP4230159B2 (ja) 半導体装置の作製方法
JP4137461B2 (ja) 半導体装置の作製方法
JP4137473B2 (ja) 半導体装置の作製方法
JP4338996B2 (ja) 半導体装置の作製方法
JP4141307B2 (ja) 半導体装置の作製方法
JP4689150B2 (ja) 半導体回路及びその作製方法
JP4526773B2 (ja) 半導体装置の作製方法
JP2004006679A (ja) 半導体素子及びそれを用いた半導体装置
JP2005340852A (ja) 半導体装置及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee